CN113035885A - 半导体器件 - Google Patents
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Abstract
本发明公开了一种半导体器件，该半导体器件包括：具有第一区域和第二区域的衬底；栅电极，堆叠在第一区域中并形成具有阶梯形状的焊盘区域，在第二区域中延伸不同的长度；层间绝缘层，与栅电极交替地堆叠；沟道结构，在第一区域中穿过栅电极并包括沟道层；分隔区域，在第一区域和第二区域中穿过栅电极；蚀刻停止层，设置于在第二区域中形成焊盘区域的栅电极当中的最上面的栅电极上，不与第一区域和分隔区域重叠；单元区域绝缘层，覆盖栅电极和蚀刻停止层；以及接触插塞，穿过第二区域中的单元区域绝缘层和蚀刻停止层并连接到焊盘区域中的栅电极。
Description
技术领域
本发明构思涉及半导体器件。
背景技术
半导体器件是其功能取决于半导体材料的电子特性的电子部件。半导体器件正变得越来越小，并且需要高容量数据处理。因此，必须提高构成这样的半导体器件的半导体元件的集成度。具有垂直晶体管结构的半导体器件的集成度明显高于具有常规平面晶体管结构的半导体器件的集成度。
发明内容
本发明构思的至少一个示例实施方式提供了一种具有改善的可靠性的半导体器件。
根据本发明构思的一示例实施方式，一种半导体器件包括：具有第一区域和第二区域的衬底；栅电极，在第一方向上堆叠在衬底上并且在第一区域中彼此间隔开，栅电极沿着第二方向延伸到第二区域中不同的长度以形成具有阶梯形状的焊盘区域；层间绝缘层，与栅电极交替地堆叠；沟道结构，在第一区域中穿过栅电极，在第一方向上延伸并且包括沟道层；分隔区域，在第一区域和第二区域中穿过栅电极并在第二方向上延伸；蚀刻停止层，设置于在第二区域中形成焊盘区域的栅电极当中的最上面的栅电极上，不与第一区域和分隔区域重叠；单元区域绝缘层，覆盖栅电极和蚀刻停止层；以及接触插塞，从第二区域中的上部分穿过单元区域绝缘层和蚀刻停止层并连接到焊盘区域中的栅电极。
根据本发明构思的一示例实施方式，一种半导体器件包括：栅电极，在第一方向上堆叠在衬底上并且彼此间隔开，该栅电极沿着第二方向延伸不同的长度以形成具有阶梯形状的焊盘区域；分隔区域，穿过栅电极并在第二方向上延伸；蚀刻停止层，设置在形成焊盘区域的栅电极当中的最上面的栅电极上；以及接触插塞，穿过蚀刻停止层并连接到焊盘区域中的栅电极，其中蚀刻停止层与分隔区域的侧表面间隔开。
根据本发明构思的一示例实施方式，一种半导体器件包括：具有第一区域和第二区域的衬底；栅电极，在第一方向上堆叠在衬底上并且在第一区域中彼此间隔开，栅电极沿着第二方向延伸到第二区域中不同的长度以形成具有阶梯形状的焊盘区域；沟道结构，在第一区域中穿过栅电极，在第一方向上延伸并且包括沟道层；分隔区域，在第一区域和第二区域中穿过栅电极并在第二方向上延伸；蚀刻停止层，设置于在第二区域中形成焊盘区域的栅电极当中的最上面的栅电极上；以及接触插塞，穿过蚀刻停止层并连接到焊盘区域中的栅电极，其中，蚀刻停止层在第二方向上的第一端部位于第一区域和第二区域之间的边界处，蚀刻停止层在与第一方向和第二方向垂直的第三方向上的相反两侧与分隔区域的侧表面接触或与分隔区域间隔开。
附图说明
通过结合附图进行的以下详细描述，本发明构思将被更清楚地理解，在附图中：
图1是示出根据发明构思的一示例实施方式的半导体器件的示意性平面图。
图2A至图2C是示出根据发明构思的示例实施方式的半导体器件的示意性截面图。
图3A和图3B是示出根据发明构思的示例实施方式的半导体器件的示意性平面图和截面图。
图4是示出根据发明构思的示例实施方式的半导体器件的示意性截面图。
图5A和图5B是示出根据发明构思的示例实施方式的半导体器件的示意性截面图。
图6A和图6B是示出根据发明构思的示例实施方式的半导体器件的示意性平面图和截面图。
图7是示出根据示例实施方式的半导体器件的示意性截面图。
图8是示出根据发明构思的示例实施方式的半导体器件的示意性平面图。
图9是示出根据发明构思的示例实施方式的半导体器件的示意性截面图。
图10A至图15B是示出根据发明构思的一示例实施方式的制造半导体器件的方法的示意性平面图和截面图。
具体实施方式
在下文中，将参照附图描述本发明构思的示例实施方式。
图1是示出根据发明构思的一示例实施方式的半导体器件的示意性平面图。
图2A至图2C是示出根据发明构思的示例实施方式的半导体器件的示意性截面图。图2A至图2C分别示出图1的半导体器件的沿着线I-I'、II-II'和III-III'截取的截面图。
参照图1至图2C，半导体器件100包括具有第一区域A和第二区域B的衬底101、堆叠在衬底101上的栅电极130、设置在第一区域A中以穿过栅电极130的沟道结构CH、穿过栅电极130并在第一区域A和第二区域B中延伸的分隔区域MS、在第二区域B的每个部分中设置在栅电极130当中的最上面的栅电极130上的蚀刻停止层160、以及穿过蚀刻停止层160并连接到栅电极130的接触插塞180。在一示例实施方式中，设置在第一区域A中的最上面的栅电极130的部分未被蚀刻停止层160覆盖。在一示例实施方式中，每个沟道结构CH包括外延层105、沟道层140、栅极电介质层145、沟道绝缘层150和沟道焊盘155。半导体器件100可以进一步包括在衬底101上与栅电极130交替堆叠的层间绝缘层120、穿过栅电极130的一部分的上分隔区域SS、以及单元区域绝缘层190。例如，上分隔区域SS可穿过最上面的栅电极130中的一些。
在一示例实施方式中，衬底101的第一区域A是其中栅电极130被垂直地堆叠并且沟道结构CH设置在其中的区域，并且可以是存储单元设置在其中的区域。在一示例实施方式中，第二区域B是其中栅电极130延伸不同长度的区域，并且可以对应于用于电连接存储单元与驱动存储单元的***电路区域的电路元件的区域。第二区域B可以在至少一个方向上(例如在X方向上)邻近第一区域A的至少一端设置。
衬底101可以具有在X方向和Y方向上延伸的上表面。衬底101可以包括半导体材料，诸如IV族半导体、III-V族化合物半导体或II-VI族化合物半导体。例如，IV族半导体可以包括硅、锗或硅锗。衬底101可以被提供为体晶片或外延层。
栅电极130可以与层间绝缘层120交替地堆叠以形成堆叠结构GS。栅电极130可以从衬底101开始依次包括形成接地选择晶体管的一部分的下栅电极130L、形成存储单元的一部分的存储单元栅电极130M和形成串选择晶体管的一部分的上栅电极130U。存储单元栅电极130M的数量可以根据半导体器件100的容量确定。在一些实施方式中，下栅电极130L和上栅电极130U可以分别是一个或两个或更多个，并且可以具有与存储单元栅电极130M相同或不同的结构。在一示例实施方式中，上栅电极130U进一步包括设置在串选择晶体管的上部分中并形成用于利用栅极诱导漏极泄漏电流(GIDL)现象进行擦除操作的擦除晶体管的一部分的上栅电极130U。在一示例实施方式中，栅电极130的一部分，例如，存储单元栅电极130M的与下栅电极130L和上栅电极130U相邻的部分，是虚设栅电极。
栅电极130可以在第一区域A中彼此间隔开地垂直堆叠，并且可以在第二区域B中延伸不同的长度，以形成具有拥有阶梯形状的阶梯差结构的焊盘区域PAD。在本说明书中，焊盘区域PAD可以用作指代具有阶梯形状的整个区域的术语，其中相对下面的栅电极130比上面的栅电极130延伸得更长，从而暴露出下面的栅电极130的端部。如图2A所示，在栅电极130的除了下栅电极130L和上栅电极130U之外的至少一部分中，预定数量的栅电极130，例如一个、两个、四个或六个栅电极130，形成一个栅极组，以在X方向上在栅极组之间形成阶梯差结构。如图1和图2C所示，形成一个栅极组的栅电极130可以被布置为在Y方向上相对于彼此具有阶梯差结构。
如图1所示，栅电极130可以通过在X方向上延伸的一对分隔区域MS在Y方向上与相邻的栅电极130分隔开。该对分隔区域MS之间的栅电极130可以形成单个存储块，但是该单个存储块的范围不限于此。栅电极130的一部分，例如，每个存储单元栅电极130M，可以形成单个存储块中的单个层。栅电极130可以包括半导体材料，例如，多晶硅(Si)。
层间绝缘层120可以设置在栅电极130之间。像栅电极130一样，层间绝缘层120可以设置为在垂直于衬底101的上表面的方向上彼此间隔开，并且可以在X方向上延伸。层间绝缘层120可以包括诸如硅氧化物或硅氮化物的绝缘材料。
分隔区域MS可以设置为在第一区域A和第二区域B中穿过栅电极130并且在X方向上延伸。在发明构思的一示例实施方式中，分隔区域MS彼此平行地设置。分隔区域MS可以穿过堆叠在衬底101上的全部栅电极130连接到衬底101。在实施方式中，分隔区域MS的布置位置、数量等不限于图1中示出的那些。
如图2B和图2C所示，导电层110和分隔绝缘层107布置在分隔区域MS中。导电层110可以通过分隔绝缘层107与栅电极130间隔开。导电层110可以用作半导体器件100的公共源极线或用作连接到公共源极线的接触插塞。
上分隔区域SS可以在X方向上在分隔区域MS之间延伸。上分隔区域SS可以设置在第二区域B的一部分和第一区域A中，以穿过栅电极130的一部分(包括栅电极130当中的最上面的栅电极130)。如图2B所示，上分隔区域SS例如可以在Y方向上将三个栅电极130彼此分隔开。在各种实施方式中，由上分隔区域SS分隔开的栅电极130的数量可以变化。上分隔区域SS可以包括上绝缘层103。
沟道结构CH可以形成一个存储单元串，并且可以在第一区域A中以行和列彼此间隔开。沟道结构CH可以布置为形成网格，或者可以布置为在一个方向上具有Z字形形式。例如，沟道结构CH可以布置为彼此对准的列或布置为从彼此偏移以形成Z字形的列。沟道结构CH可以具有柱形状，并且可以具有侧壁，使得根据高宽比，随着沟道结构CH更靠近衬底101，沟道结构CH的宽度变得更窄。在一示例实施方式中，设置在第一区域A的与第二区域B相邻的端部(或边缘部分)中的沟道结构CH是虚设沟道。另外，与上分隔区域SS重叠的沟道结构CH也可以是虚设沟道。在一示例实施方式中，虚设沟道具有与沟道结构CH相同或相似的结构，但是在半导体器件100中不执行实质功能。在一示例实施方式中，向虚设沟道施加电流或电压不影响半导体器件100的存储单元的状态。在一示例实施方式中，虚设沟道不连接到任何有效位线。
参照图2B的放大图，沟道层140可以设置在沟道结构CH中。在沟道结构CH中，沟道层140可以形成为具有围绕其中的沟道绝缘层150的环形形状，但是可以在没有沟道绝缘层150的情况下具有柱形状，诸如圆柱形状或有角的柱形状。沟道层140的下部分可以连接到外延层105。沟道层140可以包括诸如多晶硅或单晶硅的半导体材料，并且该半导体材料可以是未掺杂的材料或包括p型或n型杂质的材料。
栅极电介质层145可以设置在栅电极130和沟道层140之间。在发明构思的一示例实施方式中，栅极电介质层145沿着沟道层140垂直于衬底101的上表面延伸。尽管未具体示出，但是栅极电介质层145可以包括从沟道层140顺序地堆叠的隧穿层、电荷存储层和阻挡层。隧穿层可以使电荷隧穿到电荷存储层中，并且可以包括例如硅氧化物(SiO2)、硅氮化物(Si3N4)、硅氮氧化物(SiON)或其组合。电荷存储层可以是电荷俘获层或浮栅导电层。阻挡层可以包括硅氧化物(SiO2)、硅氮化物(Si3N4)、硅氮氧化物(SiON)、高k电介质材料或其组合。
外延层105可以设置在衬底101上在沟道结构CH的下端，并且可以设置在至少一个栅电极130的侧表面上。外延层105可以设置在衬底101的凹入区域中。在一示例实施方式中，外延层105的上表面高于最下面的栅电极130的上表面，并且低于直接设置在最下面的栅电极130上的栅电极130的下表面，但不限于此。在一示例实施方式中，外延层105被省略，在这种情况下，沟道层140直接连接到衬底101。
沟道焊盘155可以在沟道结构CH中设置在沟道层140上。沟道焊盘155可以设置为覆盖沟道绝缘层150的上表面并且电连接到沟道层140。沟道焊盘155可以包括例如掺杂的多晶硅。在分隔区域MS和上分隔区域SS之间设置在沿Y方向的一直线上的沟道结构CH可以根据连接到沟道焊盘155的上布线结构的布置分别连接到不同的位线。
在一示例实施方式中，蚀刻停止层160设置在形成焊盘区域PAD的栅电极130当中的最上面的栅电极130的上表面上。在形成接触插塞180时，蚀刻停止层160可以是用于控制蚀刻深度的层。例如，蚀刻停止层160可以防止接触插塞180穿过多于单个最上面的栅电极。蚀刻停止层160可以从上部分延伸到下部分，以沿着焊盘区域PAD具有阶梯形状。详细地，蚀刻停止层160可以覆盖最上面的栅电极130的暴露的上表面和侧表面，并且可以延伸以覆盖层间绝缘层120的侧表面。
蚀刻停止层160可以设置在第二区域B的在其中未设置分隔区域MS的部分中。因此，蚀刻停止层160在平面图中不与第一区域A和分隔区域MS重叠，如图1所示。蚀刻停止层160可以在一对分隔区域MS之间设置为单一层。在一示例实施方式中，蚀刻停止层160与最靠近第二区域B的沟道结构CH间隔开第一距离D1。蚀刻停止层160可以被设置为接触分隔区域MS的侧表面，如图2C所示。因此，整个蚀刻停止层160可以被设置为与形成焊盘区域PAD的栅电极130和衬底101的在栅电极130外侧的一部分重叠。
蚀刻停止层160的在X方向上的第一端部可以位于第一区域A和第二区域B之间的边界处或邻近该边界安置。蚀刻停止层160的在X方向上的第二端部可以被定位为在衬底101的上表面上接触衬底101。例如，蚀刻停止层160的第二端部可以在第二区域B中接触衬底101的上表面。在一示例实施方式中，蚀刻停止层160的第二端部不延伸到衬底101的上表面上，而位于最下面的栅电极130上。蚀刻停止层160的在Y方向上的两个端部可以被定位为接触分隔区域MS的侧表面。通过所述端部，蚀刻停止层160可以在图1的平面图上具有矩形形状。
在发明构思的一示例实施方式中，蚀刻停止层160包括与栅电极130和单元区域绝缘层190不同的材料。蚀刻停止层160可以包括金属氧化物。在一示例实施方式中，蚀刻停止层160完全由金属氧化物制成。例如，蚀刻停止层160可以包括铝氧化物(AlxOy)、铪氧化物(HfxOy)、钽氧化物(TaxOy)、钛氧化物(TixOy)、钇氧化物(YxOy)、锆氧化物(ZrxOy)、镧氧化物(LaxOy)、镧铝氧化物(LaAlxOy)、镧铪氧化物(LaHfxOy)、铪铝氧化物(HfAlxOy)和镨氧化物(Pr2O3)中的任何一种。
因为蚀刻停止层160可以仅设置于在其上设置有接触插塞180的栅电极130的焊盘区域PAD中，所以在形成沟道结构CH和分隔区域MS时，可以容易地执行蚀刻工艺。另外，分隔区域MS可以形成为使得分隔区域MS的下端的位置沿X方向保持在相同或基本相同的高度水平上。
单元区域绝缘层190可以被设置为覆盖衬底101、栅电极130和蚀刻停止层160。在一示例实施方式中，单元区域绝缘层190包括多个绝缘层。单元区域绝缘层190可以包括诸如硅氧化物、硅氮化物等的绝缘材料。
接触插塞180可以从上部分穿过单元区域绝缘层190以及蚀刻停止层160的一部分，并且可以分别连接到形成焊盘区域PAD的栅电极130当中的最上面的栅电极130。接触插塞180可以使栅电极130部分地凹入，并且可以连接到栅电极130。例如，接触插塞180可以延伸到最上面的栅电极的凹陷中。接触插塞180可以连接到在其上的布线170。接触插塞180可以将栅电极130电连接到***电路区域的电路元件。在示例实施方式中，接触插塞180的布置位置、数量和形状可以被各种各样地改变。例如，接触插塞180中的一个可以仅连接到栅电极130之一。接触插塞180和布线170可以包括导电材料，例如，钨(W)、铜(Cu)、铝(Al)等。
图3A和图3B是示出根据示例实施方式的半导体器件的示意性平面图和截面图。图3B示出沿图3A的线III-III'截取的截面图。
参照图3A和图3B，在半导体器件100a中，蚀刻停止层160a不仅在X方向上与沟道结构CH间隔开第一距离D1，而且在Y方向上与分隔区域MS间隔开第二距离D2。在一示例实施方式中，第二距离D2小于分隔区域MS与相邻的接触插塞180之间的第三距离D3。详细地，蚀刻停止层160a可以与分隔区域MS的在Y方向上的两个侧表面间隔开。在间隔开的区域中，最上面的栅电极130可以在向上的方向上从蚀刻停止层160a暴露，以接触单元区域绝缘层190。例如，在被单元区域绝缘层190覆盖之前，在间隔开的区域中的最上面的栅电极130将被暴露。
在一示例实施方式中，在形成分隔区域MS之前，在比分隔区域MS相对更宽的区域(包括在其中将要形成分隔区域MS的区域)中的初始蚀刻停止层160P(见图11A和图11B)被去除以形成蚀刻停止层160a。结果，可以在其中没有形成蚀刻停止层160a的区域中稳定地形成分隔区域MS。
图4是示出根据发明构思的一示例实施方式的半导体器件的示意性截面图。图4示出对应于图2A的区域。
参照图4，在半导体器件100b中，栅电极130在焊盘区域PAD中具有被加厚以稳定地连接到接触插塞180的端部区域RR。接触插塞180可以在栅电极130的端部区域RR中连接到栅电极130。在这种情况下，即使接触插塞180使栅电极130凹入的深度是相对深的，接触插塞180也可以稳定地连接到栅电极130。例如，接触插塞180可以穿过最上面的栅电极的被加厚的部分(即，端部区域RR)延伸到最上面的栅电极的凹陷中。
图5A和图5B是示出根据发明构思的一示例实施方式的半导体器件的示意性截面图。图5A示出对应于图2A的区域，图5B示出对应于图2B的区域。
参照图5A和图5B，半导体器件100c进一步包括在衬底101的上表面上布置在衬底101和最下面的层间绝缘层120之间的第一水平导电层102和第二水平导电层104。另外，在半导体器件100c中，沟道结构CHc的结构可以与图1至图2C的实施方式的沟道结构不同，并且分隔区域MSc可以由分隔绝缘层107形成。例如，与图2C的分隔区域MS不同，分隔区域MSc不包括导电层110。
第一水平导电层102和第二水平导电层104的至少一部分可以用作半导体器件100c的公共源极线的一部分，并且还可以与衬底101一起用作公共源极线。如图5B的放大图所示，第一水平导电层102设置在沟道层140周围并且直接连接到沟道层140。第一水平导电层102和第二水平导电层104可以包括半导体材料，例如，多晶硅。在这种情况下，至少第一水平导电层102可以是被掺杂的层，第二水平导电层104可以是被掺杂的层或包括从第一水平导电层102扩散的杂质的层。
与图2A的沟道结构不同，沟道结构CHc不包括外延层105(参照图2A)，而是可以具有其中沟道层140延伸到其下端以连接到第一水平导电层102的结构。
图6A和图6B是示出根据发明构思的一示例实施方式的半导体器件的示意性平面图和截面图。图6B示出沿图6A的线I-I'截取的截面图。
参照图6A和图6B，在半导体器件100d中，栅电极130d的材料和栅极电介质层145d的结构与图1至图2C的实施方式的栅电极的材料和栅极电介质层的结构不同。另外，半导体器件100d包括穿过栅电极130d并在X方向上延伸的第一分隔区域MS1和第二分隔区域MS2，并且可以进一步包括在衬底101的第二区域B中的虚设沟道结构DCH。
在一示例实施方式中，栅电极130d包括诸如钨(W)的金属材料。在一示例实施方式中，栅电极130d完全由金属材料制成。在示例实施方式中，栅电极130d可以进一步包括扩散阻挡层。例如，扩散阻挡层可以包括钨氮化物(WN)、钽氮化物(TaN)、钛氮化物(TiN)或其组合。
栅极电介质层145d可以包括第一电介质层145A和第二电介质层145B。第一电介质层145A可以沿着栅电极130d在水平方向上延伸以围绕栅电极130d。第二电介质层145B可以沿着沟道结构CH垂直于衬底101的上表面延伸。
在一示例实施方式中，第一分隔区域MS1和第二分隔区域MS2彼此平行地布置。第一分隔区域MS1和第二分隔区域MS2可以穿过堆叠在衬底101上的全部栅电极130以连接到衬底101。第一分隔区域MS1可以沿着第一区域A和第二区域B延伸为单个形式，第二分隔区域MS2可以间歇地布置在第一区域A和第二区域B中。例如，第一分隔区域MS1可以包括沿着第一区域A和第二区域B延伸的单一整体层。在示例实施方式中，第一分隔区域MS1和第二分隔区域MS2的布置顺序、数量等可以被各种各样地改变。第一分隔区域MS1和第二分隔区域MS2中的每个可以包括导电层110和分隔绝缘层107，类似于图1至图2C的分隔区域MS。
虚设沟道结构DCH可以规则地布置在衬底101的第二区域B中。例如，虚设沟道结构DCH可以是彼此等距的。虚设沟道结构DCH可以具有与沟道结构CH相同的内部结构，并且可以具有与沟道结构CH相同或不同的尺寸和形状。
在半导体器件100d中，蚀刻停止层160可以设置为不与第一分隔区域MS1和第二分隔区域MS2重叠。蚀刻停止层160可以与第一分隔区域MS1和第二分隔区域MS2的侧表面接触或间隔开。在一示例实施方式中，当在蚀刻停止层160之前形成虚设沟道结构DCH时，蚀刻停止层160可以形成在虚设沟道结构DCH的上表面上。替代地，在示例实施方式中，当在虚设沟道结构DCH之前形成蚀刻停止层160时，虚设沟道结构DCH可以设置为穿过蚀刻停止层160。
半导体器件100d可以通过与以下参照图10A至图15B描述的图1至图2C的半导体器件100的制造方法不同的制造方法制造。具体地，首先，可以与层间绝缘层120交替地堆叠栅极牺牲层，可以通过在其中布置第一分隔区域MS1和第二分隔区域MS2的区域中形成的开口去除栅极牺牲层，然后可以形成第一电介质层145A和栅电极130d。在栅极牺牲层的去除操作中，为了栅极牺牲层的容易去除，除了第一分隔区域MS1之外，可以进一步形成第二分隔区域MS2。在栅极牺牲层的去除期间，可以形成虚设沟道结构DCH以稳定地支撑层间绝缘层120的堆叠结构。
图7是示出根据发明构思的一示例实施方式的半导体器件的示意性截面图。图7示出对应于图2A的区域。
参照图7，在半导体器件100e中，栅电极130的堆叠结构可以包括在垂直方向上堆叠的下堆叠结构ST1和上堆叠结构ST2，沟道结构CHe可以包括在垂直方向上堆叠的第一沟道结构CH1和第二沟道结构CH2。当堆叠的栅电极130的数量相对大时，可以引入沟道结构CHe的结构以稳定地形成沟道结构CHe。
沟道结构CHe可以具有以下形式：在下部分中的第一沟道结构CH1和在上部分中的第二沟道结构CH2彼此连接，并且由于在彼此连接的区域中的宽度的差异而具有弯曲部分。例如，第一沟道结构CH1可以经由该弯曲部分连接到第二沟道结构CH2。第一沟道结构CH1中的沟道层140、栅极电介质层145和沟道绝缘层150与第二沟道结构CH2中的沟道层140、栅极电介质层145和沟道绝缘层150可以在第一沟道结构CH1和第二沟道结构CH2之间彼此连接。在一示例实施方式中，沟道焊盘155仅在上部分中设置在第二沟道结构CH2的上端上。在另一示例实施方式中，第一沟道结构CH1和第二沟道结构CH2中的每个包括沟道焊盘155，在这种情况下，第一沟道结构CH1的沟道焊盘155可以连接到第二沟道结构CH2的沟道层140。
栅电极130可以形成具有阶梯形状的焊盘区域PAD，同时分别在下堆叠结构ST1和上堆叠结构ST2中形成阶梯结构。单元区域绝缘层190e可以包括覆盖下堆叠结构ST1的第一绝缘层192和覆盖上堆叠结构ST2的第二绝缘层194。
蚀刻停止层160e可以包括设置在下堆叠结构ST1的栅电极130上的第一蚀刻停止层160A和设置在上堆叠结构ST2的栅电极130上的第二蚀刻停止层160B。在一示例实施方式中，第一蚀刻停止层160A和第二蚀刻停止层160B在垂直方向上彼此间隔开。例如，由于第一绝缘层192设置在第一蚀刻停止层160A和第二蚀刻停止层160B之间，所以第一蚀刻停止层160A和第二蚀刻停止层160B可以间隔开。
图8是示出根据发明构思的一示例实施方式的半导体器件的示意性平面图。
参照图8，在半导体器件100f中，除了第一区域A和第二区域B之外，衬底101可以进一步包括第三区域C。第三区域C可以位于第二区域B的外侧，不面对第一区域A。第三区域C可以是***电路区域，其中布置有电连接到栅电极130的电路元件220。每个电路元件220可以包括有源区域205和电路栅电极225。电路栅极绝缘层可以插设在电路栅电极225和有源区域205之间。在示例实施方式中，电路元件220可以具有各种尺寸和布置。
在发明构思的一示例实施方式中，蚀刻停止层160不设置在第一区域A中并且不设置在第三区域C中。因此，在蚀刻停止层160中，在X方向上的第一端部可以位于第一区域A和第二区域B之间的边界处或附近，另一侧的第二端部可以位于第二区域B和第三区域C之间的边界处或附近。例如，蚀刻停止层160可以从第一区域A和第二区域B之间的边界延伸到第二区域B和第三区域C之间的边界。在蚀刻停止层160中，在Y方向上的两个端部可以与分隔区域MS的侧表面接触或者与分隔区域MS的侧表面间隔开。在发明构思的一示例实施方式中，分隔区域MS不设置在第三区域C中。
图9是示出根据发明构思的一示例实施方式的半导体器件的示意性截面图。图9示出对应于图2A的区域。
参照图9，半导体器件100g包括存储单元区域CELL和***电路区域PERI。存储单元区域CELL可以设置在***电路区域PERI上。在一示例实施方式中，存储单元区域CELL设置在***电路区域PERI下方。
如以上参照图1至图2C描述的，存储单元区域CELL可以包括衬底101、栅电极130、沟道结构CH、分隔区域MS、蚀刻停止层160和接触插塞180。存储单元区域CELL可以具有根据如以上参照图3A至图7描述的各种实施方式的结构。
***电路区域PERI可以包括基础衬底201以及布置在基础衬底201上的电路元件220g、电路接触插塞270和电路布线280。
基础衬底201可以具有在X方向和Y方向上延伸的上表面。在基础衬底201中，元件分隔层可以分隔开地形成以限定有源区域。包括杂质的源极/漏极区域205可以设置在有源区域的一部分中。基础衬底201可以包括半导体材料，诸如IV族半导体、III-V族化合物半导体或II-VI族化合物半导体。
电路元件220g可以包括平面晶体管。每个电路元件220g可以包括电路栅极绝缘层222、间隔物层224和电路栅电极225。源极/漏极区域205可以设置在基础衬底201中在电路栅电极225的两侧。例如，源极/漏极区域205中的设置在电路栅电极225的一侧的源极/漏极区域可以用作晶体管的源电极，源极/漏极区域205中的设置在电路栅电极225的另一侧的另一个源极/漏极区域可以用作晶体管的漏电极。
***区域绝缘层290可以设置在基础衬底201上的电路元件220g上。电路接触插塞270可以穿过***区域绝缘层290以连接到源极/漏极区域205。电信号可以通过电路接触插塞270被施加到电路元件220g。在未示出的区域中，电路接触插塞270也可以连接到电路栅电极225。电路布线280可以连接到电路接触插塞270，并且可以被设置为多个层。在未示出的区域中，存储单元区域CELL的栅电极130可以通过穿过***电路区域PERI的贯穿区域中的贯穿通路连接到***电路区域PERI的电路元件220g。
半导体器件100g可以通过制备***电路区域PERI并在其上形成存储单元区域CELL的衬底101来制备存储单元区域CELL而制造。衬底101可以具有与基础衬底201相同的尺寸，或者可以形成得小于基础衬底201。
图10A至图15B是示出根据发明构思的一示例实施方式的制造半导体器件的方法的示意性平面图和截面图。
参照图10A和图10B，在衬底101上交替地堆叠栅电极130和层间绝缘层120，去除栅电极130的一部分和层间绝缘层120的一部分，因而栅电极130在沿X方向延伸的同时具有不同的长度，并且形成上分隔区域SS。
栅电极130和层间绝缘层120可以通过沉积工艺交替地沉积以形成堆叠结构GS。在一示例实施方式中，堆叠结构GS的层间绝缘层120的厚度彼此相同。在一替代示例实施方式中，堆叠结构GS的层间绝缘层120的厚度彼此不同。例如，在层间绝缘层120当中，最下面的层间绝缘层120可以形成得相对薄，最上面的层间绝缘层120可以形成得相对厚。层间绝缘层120和栅电极130的厚度以及形成它们的膜的数量可以以与示出的方式不同的方式被各种各样地改变。
在衬底101的第二区域B中，可以对栅电极130重复地执行光刻和蚀刻工艺，使得上面的栅电极130延伸得少于下面的栅电极130。例如，上面的栅电极130的宽度可以小于下面的栅电极130的宽度。结果，栅电极130可以形成具有阶梯形状的焊盘区域PAD。在示例实施方式中，栅电极130可以仅在X方向上具有阶梯形状，或者可以在X方向和Y方向两者上具有阶梯形状。在图4的实施方式的情况下，通过在借助将栅电极130延伸得比其上的栅电极130更长而暴露的区域中进一步沉积形成栅电极130的材料，栅电极130可以在端部区域RR中形成为具有相对厚的厚度。
上分隔区域SS可以通过使用掩模层暴露在其中将要形成上分隔区域SS的区域并从最上面的部分去除预定数量的栅电极130和层间绝缘层120而形成。如图2B所示，上分隔区域SS可以延伸到上栅电极130U下面。可以通过在其中栅电极130和层间绝缘层120被去除的区域中沉积绝缘材料而形成上绝缘层103。上绝缘层103可以由例如与层间绝缘层120相同的材料制成。
参照图11A和图11B，形成初始蚀刻停止层160P以覆盖堆叠结构GS。
初始蚀刻停止层160P可以形成在全部衬底101上。初始蚀刻停止层160P可以形成为覆盖堆叠结构GS的最上面的栅电极130的上表面。在焊盘区域PAD中，初始蚀刻停止层160P可以沿着栅电极130的轮廓覆盖栅电极130的侧表面和层间绝缘层120的侧表面，以形成为具有阶梯形状。除了栅电极130的上表面之外，初始蚀刻停止层160P还可以形成为覆盖衬底101的第一区域A中的上分隔区域SS。
在发明构思的一示例实施方式中，初始蚀刻停止层160P包括与栅电极130以及稍后将形成的单元区域绝缘层190(见图2A)不同的材料。初始蚀刻停止层160P可以由相对于栅电极130和单元区域绝缘层190具有蚀刻选择性的材料形成。例如，栅电极130可以包括多晶硅，单元区域绝缘层190可以包括硅氧化物或硅氮化物，初始蚀刻停止层160P可以包括金属氧化物。当初始蚀刻停止层160P包括金属氧化物时，初始蚀刻停止层160P可以在特定蚀刻条件下通过湿蚀刻工艺被更容易地去除，并且在特定蚀刻条件下通过干蚀刻工艺不太容易去除。
参照图12A和图12B，图案化初始蚀刻停止层160P以形成蚀刻停止层160。
初始蚀刻停止层160P可以使用通过光刻工艺形成的光掩模层被图案化。在第一区域A和第二区域B中的将要在其中形成分隔区域MS(见图1)的区域中的初始蚀刻停止层160P可以被去除。去除操作可以例如通过湿蚀刻工艺执行。因此，蚀刻停止层160可以仅保留在第二区域B的除了在其中将要形成分隔区域MS的区域之外的部分中。在图3A和图3B的实施方式中，在这个操作中，可以去除在包括将要在其中形成分隔区域MS的区域并且比将要在其中形成分隔区域MS的区域宽的区域中的初始蚀刻停止层160P。结果，可以形成蚀刻停止层160a。
在示例实施方式中，可以额外地执行用于蚀刻停止层160的热处理工艺。通过热处理工艺，蚀刻停止层160可以被硬化以具有相对硬的膜特性。
参照图13A和图13B，沟道结构CH被形成为穿过堆叠结构GS。
首先，形成单元区域绝缘层190以覆盖堆叠结构GS的上部分。沟道结构CH可以通过以下形成：各向异性地蚀刻栅电极130和层间绝缘层120以形成具有孔形状的沟道孔，然后填充沟道孔。由于堆叠结构GS的高度，沟道结构CH的侧壁可能不垂直于衬底101的上表面。沟道结构CH可以形成为使衬底101的一部分凹入。例如，沟道结构CH可以延伸到衬底101的凹陷中。由于沟道孔可以形成于在其中未设置蚀刻停止层160的区域中，所以形成操作可以被容易地执行。
接下来，在沟道孔中顺序地形成外延层105、栅极电介质层145、沟道层140、沟道绝缘层150和沟道焊盘155。
外延层105可以使用选择性外延生长(SEG)工艺形成。外延层105可以形成为单层或多层。外延层105可以包括具有或不具有掺杂杂质的多晶硅、单晶硅、多晶锗或单晶锗。
栅极电介质层145可以使用原子层沉积(ALD)工艺或化学气相沉积(CVD)工艺被形成为具有均匀的厚度。沟道层140可以在沟道结构CH中形成在栅极电介质层145上。沟道绝缘层150可以形成为填充沟道结构CH，并且可以是绝缘材料。在发明构思的一示例实施方式中，沟道层140的内部也用导电材料填充，而不用沟道绝缘层150填充。沟道焊盘155可以由导电材料制成，例如由多晶硅制成。
参照图14A和图14B，可以形成穿过堆叠结构GS的分隔区域MS。
在一示例实施方式中，首先，通过使用光刻工艺形成掩模层并蚀刻(例如，各向异性蚀刻)堆叠结构GS，在将要在其中形成分隔区域MS的区域中形成开口(或贯穿孔)。在形成开口之前，可以在沟道结构CH上进一步形成单元区域绝缘层190，以保护在下方的沟道结构CH。接下来，在开口中形成导电层110和分隔绝缘层107以形成分隔区域MS。
由于蚀刻停止层160未设置于在其中将要形成分隔区域MS的区域中，所以形成开口的工艺可以被容易地执行。详细地，由于栅电极130可以在第二区域B中形成焊盘区域PAD，所以最上面的栅电极130可以位于不同的高度水平。因此，开口可以通过蚀刻包括设置在不同高度水平的栅电极130的堆叠结构GS形成。即使在这种情况下，由于在将要在其中形成分隔区域MS的区域中未设置用作蚀刻操作的阻挡物的蚀刻停止层160，所以开口的下端可以形成为具有沿X方向的基本恒定的位置。
参照图15A和图15B，形成穿过单元区域绝缘层190的接触孔PH，以暴露形成焊盘区域PAD的栅电极130。
形成接触孔PH的操作可以使用两步蚀刻操作执行。在第一蚀刻操作中，接触孔PH可以从上部分穿过单元区域绝缘层190以暴露蚀刻停止层160。接触孔PH可以使蚀刻停止层160部分地凹入。第一蚀刻操作可以通过例如干蚀刻工艺执行。在第二蚀刻操作中，可以去除由接触孔PH暴露的蚀刻停止层160以暴露下部分中的最上面的栅电极130。接触孔PH可以使栅电极130部分地凹入。例如，可以执行第二蚀刻操作以去除最上面的栅电极130的一部分以在栅电极中形成凹陷。第二蚀刻操作可以通过例如湿蚀刻工艺执行，并且蚀刻停止层160可以被选择性地去除。
在这个操作中，由于蚀刻停止层160可以设置在最上面的栅电极130上，所以可以通过最小数量的光刻工艺(例如，通过单个光刻工艺)在焊盘区域PAD上同时形成具有不同深度的接触孔PH。
接下来，再次参照图1至图2C，可以形成接触插塞180和布线170。
首先，可以通过在接触孔PH中填充导电材料来形成接触插塞180。此后，可以形成连接到接触插塞180的布线170。
通过在一些区域中选择性地设置蚀刻停止层，可以实现具有改善的可靠性的半导体器件。
尽管上面已经示出和描述了发明构思的示例实施方式，但是对于本领域技术人员而言明显的是，在不脱离本发明构思的范围的情况下可以进行修改和变型。
本专利申请要求享有于2019年12月24日向韩国知识产权局提交的韩国专利申请第10-2019-0173879号的优先权权益，其公开内容通过引用整体合并于此。
Claims (20)
1.一种半导体器件，包括：
具有第一区域和第二区域的衬底；
多个栅电极，在所述第一区域中在第一方向上堆叠在所述衬底上并且彼此间隔开，所述栅电极沿着第二方向延伸到所述第二区域中不同的长度以形成具有阶梯形状的焊盘区域；
多个层间绝缘层，与所述栅电极交替地堆叠；
多个沟道结构，在所述第一区域中穿过所述栅电极，在所述第一方向上延伸并且包括沟道层；
多个分隔区域，在所述第一区域和所述第二区域中穿过所述栅电极并在所述第二方向上延伸；
蚀刻停止层，在所述第二区域中设置在形成所述焊盘区域的所述栅电极当中的在每个阶梯处最上面的栅电极上，不与所述第一区域和所述分隔区域重叠；
单元区域绝缘层，覆盖所述栅电极和所述蚀刻停止层；以及
多个接触插塞，在所述第二区域中穿过所述单元区域绝缘层和所述蚀刻停止层并在所述焊盘区域中连接到所述栅电极。
2.根据权利要求1所述的半导体器件，其中，所述蚀刻停止层与所述沟道结构的侧表面间隔开。
3.根据权利要求1所述的半导体器件，其中，所述蚀刻停止层在垂直于所述第一方向和所述第二方向的第三方向上与所述分隔区域的侧表面间隔开。
4.根据权利要求1所述的半导体器件，其中，所述蚀刻停止层沿着所述焊盘区域连续地延伸以形成阶梯形状。
5.根据权利要求1所述的半导体器件，其中，所述蚀刻停止层包括金属氧化物。
6.根据权利要求1所述的半导体器件，其中，所述栅电极包括半导体材料。
7.根据权利要求1所述的半导体器件，其中，所述栅电极包括金属。
8.根据权利要求7所述的半导体器件，进一步包括：多个虚设沟道结构，所述多个虚设沟道结构在所述第二区域中穿过所述栅电极，在所述第一方向上延伸并且包括所述沟道层。
9.根据权利要求1所述的半导体器件，其中，所述分隔区域包括导电层和设置在所述导电层与所述栅电极之间的分隔绝缘层。
10.根据权利要求1所述的半导体器件，进一步包括至少一个水平导电层，所述至少一个水平导电层水平地设置在所述衬底上并且在所述栅电极和所述层间绝缘层下方，并且设置为与所述沟道层直接接触。
11.根据权利要求1所述的半导体器件，其中，所述蚀刻停止层的端部与所述衬底的上表面接触。
12.根据权利要求1所述的半导体器件，其中，所述栅电极和所述层间绝缘层形成在所述第一方向上堆叠的第一堆叠结构和第二堆叠结构，
其中，所述蚀刻停止层包括在所述焊盘区域中分别位于所述第一堆叠结构和所述第二堆叠结构上的第一蚀刻停止层和第二蚀刻停止层。
13.根据权利要求1所述的半导体器件，其中，所述衬底进一步具有位于所述第二区域的外侧且在其中设置有电路元件的第三区域，
其中，所述蚀刻停止层从所述第一区域和所述第二区域之间的边界延伸到所述第二区域和所述第三区域之间的边界。
14.一种半导体器件，包括：
多个栅电极，在第一方向上堆叠在衬底上并且彼此间隔开，所述栅电极沿着第二方向延伸不同的长度以形成具有阶梯形状的焊盘区域；
多个分隔区域，穿过所述栅电极并在所述第二方向上延伸；
蚀刻停止层，设置在形成所述焊盘区域的所述栅电极当中的最上面的栅电极上；以及
多个接触插塞，穿过所述蚀刻停止层并在所述焊盘区域中连接到所述栅电极，
其中所述蚀刻停止层与所述分隔区域的侧表面间隔开。
15.根据权利要求14所述的半导体器件，进一步包括沟道结构，所述沟道结构穿过所述栅电极，在所述第一方向上延伸，并且包括沟道层。
16.根据权利要求15所述的半导体器件，其中，所述衬底具有第一区域和位于所述第一区域的至少一侧的第二区域，
其中，所述沟道结构设置在所述第一区域中，并且所述蚀刻停止层设置在所述第二区域的一部分中。
17.根据权利要求14所述的半导体器件，进一步包括在所述第一方向上与所述衬底间隔开并且在其上布置有电路元件的基础衬底。
18.一种半导体器件，包括：
具有第一区域和第二区域的衬底；
多个栅电极，在所述第一区域中在第一方向上堆叠在所述衬底上并彼此间隔开，所述栅电极沿着第二方向延伸到所述第二区域中不同的长度以形成具有阶梯形状的焊盘区域；
多个沟道结构，在所述第一区域中穿过所述栅电极，在所述第一方向上延伸并且包括沟道层；
多个分隔区域，在所述第一区域和所述第二区域中穿过所述栅电极并在所述第二方向上延伸；
蚀刻停止层，在所述第二区域中设置在形成所述焊盘区域的所述栅电极当中的在每个阶梯处最上面的栅电极上；以及
多个接触插塞，穿过所述蚀刻停止层并在所述焊盘区域中连接到所述栅电极，
其中所述蚀刻停止层在所述第二方向上的第一端部位于所述第一区域和所述第二区域之间的边界处，并且所述蚀刻停止层在与所述第一方向和所述第二方向垂直的第三方向上的相反两侧与所述分隔区域的侧表面接触或者与所述分隔区域间隔开。
19.根据权利要求18所述的半导体器件，其中，所述蚀刻停止层的在所述第二方向上的与所述蚀刻停止层的所述第一端部相反的第二端部位于所述衬底的上表面上。
20.根据权利要求18所述的半导体器件，其中，所述蚀刻停止层在平面图中具有矩形形状。
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