KR102580527B1 - 3d nand를 위한 부분 페이지 감지 모드, 방법 및 장치 - Google Patents

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Abstract

비트 라인 전압(VBLC)이 메모리 셀 어레이의 제1 부분 페이지의 제1 비트 라인들에 인가되는 동안, 제2 부분 페이지의 제2 비트 라인들이 플로팅되는, 부분 페이지 감지 방법 및 시스템이 제공된다. 제2 부분 페이지의 제2 비트 라인들은 제1 부분 페이지의 제1 비트 라인들과 인터리빙된 비트 라인들이다. 하나 이상의 추가적인 부분 페이지와 연관된 비트 라인들이 접지되거나 플로팅될 수 있다. 제1 비트 라인들 중 하나에 인접한 추가적인 부분 페이지와 연관된 비트 라인이 플로팅될 수 있다.

Description

3D NAND를 위한 부분 페이지 감지 모드, 방법 및 장치
관련 출원의 상호 참조
본 출원은 2019년 6월 26일자로 출원된 미국 정규 출원 제16/453,202호에 대한 우선권 및 그의 이익을 주장한다.
배경
기술분야
예시적인 실시예들과 일치하는 시스템들, 장치들, 및 방법들은 3차원(3D) NAND 플래시 메모리들의 스캐닝에 관한 것이며, 보다 구체적으로는 3D NAND 플래시 메모리 디바이스들을 위한 비선택된 부분 페이지들의 비트 라인들(BL)의 바이어싱을 포함하는 부분 페이지 감지(PPS)에 관한 것이다.
3D NAND 플래시 메모리는 메모리 셀들이 다수의 층들로 수직으로 적층되는 비휘발성 플래시 메모리의 한 종류이다. 3D NAND는 비트당 더 낮은 가격으로 더 높은 밀도를 달성하기 위해서 2차원(2D) NAND 기술의 스케일링에서 직면한 문제들을 해소하기 위해 개발되었다.
메모리 셀은 전자 정보를 저장할 수 있는 전자 디바이스 또는 컴포넌트이다. 비휘발성 메모리는 플로팅-게이트 트랜지스터들, 전하 트랩 트랜지스터들, 또는 다른 트랜지스터들을 메모리 셀들로서 이용할 수 있다. 플로팅-게이트 트랜지스터 또는 전하 트랩 트랜지스터의 임계 전압을 조정하는 능력은 트랜지스터가, 단일 데이터 비트를 저장하는 단일-레벨 셀(SLC)과 같은, 비휘발성 저장 요소(즉, 메모리 셀)로서의 역할을 할 수 있게 한다. 몇몇 경우들에서 다수의 임계 전압들 또는 임계 전압 범위들을 프로그래밍하고 판독함으로써 메모리 셀당 하나 초과의 데이터 비트가 (예를 들어, 멀티-레벨 셀에서) 제공될 수 있다. 그러한 셀들은 셀당 2 비트를 저장하는 멀티-레벨 셀(MLC); 셀당 3 비트를 저장하는 트리플-레벨 셀(TLC); 및 셀당 4 비트를 저장하는 쿼드-레벨 셀(QLC)을 포함하지만, 이로 제한되지 않는다.
도 1은 예시적인 3D NAND 메모리(100)의 다이어그램을 예시한다. 메모리(100)는 실리콘 기판과 같은 기판(34) 위에 모놀리식으로 형성된 다수의 물리 층들을 포함한다.
저장 요소들, 예를 들어 메모리 셀들(301)은 물리 층들 내에 어레이들로 배열된다. 메모리 셀(301)은 워드 라인(300)과 전도성 채널(42) 사이의 전하 트랩 구조물(44)을 포함한다. 전하는 워드 라인(300)에 대한 전도성 채널(42)의 바이어싱을 통해 전하 트랩 구조물(44) 내로 주입되거나 그로부터 유출될 수 있다. 예를 들어, 전하 트랩 구조물(44)은 실리콘 질화물을 포함할 수 있고, 실리콘 산화물과 같은 게이트 유전체에 의해 워드 라인(300) 및 전도성 채널(42)로부터 분리될 수 있다. 전하 트랩 구조물(44) 내의 전하의 양은 메모리 셀(301)의 판독 동작 동안 전도성 채널(42)을 통한 전류의 양에 영향을 미치며, 메모리 셀(301)에 저장된 하나 이상의 비트 값들을 나타낸다.
3D 메모리(100)는 다수의 소거 블록들(80)을 포함한다. 각각의 블록(80)은 워드 라인들(300)의 스택을 포함하는 물리 층들의 "수직 슬라이스"를 포함한다. 다수의 전도성 채널들(42)(도 1에 도시된 바와 같이, 실질적으로 수직 배향을 가짐)이 워드 라인들(300)의 스택을 통해 연장된다. 각각의 전도성 채널(42)은 각각의 워드 라인(300) 내의 저장 요소에 결합되어, 전도성 채널(42)을 따라 연장되는 저장 요소들의 NAND 스트링을 형성한다. 도 1은 예시의 명료함을 위해 3개의 블록(80), 각각의 블록(80) 내의 5개의 워드 라인(300), 및 각각의 블록(80) 내의 3개의 전도성 채널(42)을 예시한다. 그러나, 3D 메모리(100)는 3개 초과의 블록, 블록당 5개 초과의 워드 라인, 및 블록당 3개 초과의 전도성 채널을 가질 수 있다.
판독/기입 회로부(68)가 다음의 다수의 전도성 라인들을 통해 전도성 채널들(420)에 결합된다: 전도성 채널들의 제1 단부(예컨대, 기판(34)으로부터 가장 멀리 떨어져 있는 단부)에 있는 제1 비트 라인(BL0), 제2 비트 라인(BL1), 및 제3 비트 라인(BL2)으로서 예시된 비트 라인들, 및 전도성 채널들의 제2 단부(예컨대, 기판(234)에 더 가까운 또는 그 내에 있는 단부)에 있는 제1 소스 라인(SL0), 제2 소스 라인(SL1), 및 제3 소스 라인(SL2)으로서 예시된 소스 라인들. 판독/기입 회로부(68)는 "P"개의 제어 라인들을 통해 비트 라인들(BL0-BL2)에 결합되고, "M"개의 제어 라인들을 통해 소스 라인들(SL0-SL2)에 결합되고, "M"개의 제어 라인들을 통해 워드 라인들(300)에 결합되는 것으로서 예시되어 있다. P, M, 및 N 각각은 3D 메모리(100)의 특정 구성에 기초하여 양의 정수 값을 가질 수 있다.
전도성 채널들(42) 각각은 제1 단부에서 비트 라인(BL)에, 그리고 제2 단부에서 소스 라인(SL)에 결합된다. 따라서, 전도성 채널들(42)의 그룹이 특정 비트 라인(BL)에 그리고 상이한 소스 라인들(SL)에 직렬로 결합될 수 있다.
각각의 전도성 채널(42)이 단일 전도성 채널로서 예시되어 있지만, 전도성 채널들(42) 각각은 스택 구성인 다수의 전도성 채널들을 포함할 수 있음에 유의한다. 스택형 구성의 다수의 전도성 채널들은 하나 이상의 커넥터들에 의해 결합될 수 있다. 또한, 당업자에 의해 이해될 바와 같이 추가적인 층들 및/또는 트랜지스터들(예시되지 않음)이 포함될 수 있다.
판독/기입 회로부(68)는 3D 메모리(100)에 대해 수행되는 판독 및 기입 동작들을 가능하게 하고/하거나 유발한다. 예를 들어, 데이터가 워드 라인(300)에 결합된 저장 요소들에 저장될 수 있고, 판독/기입 회로부(68)가 하나 이상의 감지 블록들(36)을 사용하여 메모리 셀들(301)로부터 비트 값들을 판독할 수 있다.
판독/기입 회로부(68)는 하나 이상의 감지 블록들(36)을 포함한다. 감지 블록들(36)은 메모리 셀(301)에 저장된 하나 이상의 값들을 판독하거나 감지하는 데 이용된다. 하나의 접근법에서, 하나의 감지 블록(36)이 NAND 스트링들의 그룹에 대해 제공되며, 이들 각각은 특정 비트 라인(BL)에 결합된다. 각각의 감지 블록(36)은 메모리 컨트롤러(도 1에 예시되지 않음)를 포함할 수 있다. 각각의 감지 블록(36)은 또한 각각의 NAND 스트링에 대한 감지 모듈을 포함한다. 대안적으로, 감지 블록(36)이 짝수 또는 홀수 번호의 비트 라인들과 같은, 소정 간격의 비트 라인들에 결합될 수 있다.
판독 동작 동안, 컨트롤러가 컴퓨터, 스마트폰, 또는 랩톱 컴퓨터와 같은 호스트 디바이스로부터 요청을 수신할 수 있다. 컨트롤러는 선택된 워드 라인의 저장 요소들이 감지되게 하기 위해 적절한 신호들을 제어 라인들에 인가함으로써 판독/기입 회로부(68)가 3D 메모리(100)의 특정 저장 요소들로부터 비트들을 판독하게 할 수 있다. 따라서, 스택형 구성의 다수의 전도성 채널들을 갖는 3D 메모리(100)는 하나 이상의 저장 요소로부터 판독하고 그에 데이터를 기입하도록 구성될 수 있다.
도 2a 및 도 2b는 감지 동작 동안의 예시적인 인접 비트 라인들, 비트 라인들에 인가되는 구동 신호들, 및 결과적인 어레이 신호들을 예시한다. 도 2a는 도시된 바와 같은 구동 신호들이 3개의 비트 라인 각각에 인가되는 감지 동작 동안의 3개의 예시적인 인접 비트 라인을 예시한다. 예를 들어, 구동 신호는 0V로부터 0.5V로 램핑할 수 있다. 당업자에게 이해될 바와 같이, 신호가 드라이버 라인, 예를 들어 도 2a의 비트 라인들에 인가될 때, 결과적인 어레이 신호는 얼마간의 지연을 경험하여, 도 2a에 도시된 바와 같이 어레이 신호들의 "라운딩"을 초래할 것이다. 도 2a의 경우에, 동일한 구동 신호들이 모든 비트 라인들에 인가되고, 이에 따라 비트 라인들 사이에 상호작용이 없고, 인접 비트 라인들 사이에 용량이 생성되지 않는다. 결과적으로, 대응하는 어레이 신호들은, 도 2a의 가파른 상승 에지들에 도시된 바와 같이, 최종 5V로 빠르게 램프-업한다.
도 2b는 중심 비트 라인만이 예를 들어 0V로부터 0.5V로 구동되고 다른 비트 라인들은 0V로 유지되는 감지 동작 동안의 3개의 예시적인 인접 비트 라인을 예시한다. 이 경우에, 구동된 비트 라인과 인접 비트 라인들의 전압 사이에 차이가 존재하여, 도시된 바와 같이, 중심 비트 라인과 인접 비트 라인들 사이의 용량 결합을 야기한다. 이에 따라, 용량은 중심 비트 라인에 대응하는 어레이 신호의 램프 레이트를 느리게 한다. 그때, 용량 결합으로 인해, 비구동된 비트 라인들에 대응하는 어레이 신호들은 다시 0V로 램프 다운하기 전에 소량 램프 업한다.
이에 따라, 중요한 것은, 구동된 비트 라인이 0V로 유지되는 비트 라인들에 인접할 때, 대응하는 어레이 신호는 느리게 램프 업한다.
3D NAND 워드 라인의 프로그래밍 동안, 프로그램 루프는 다음 3개의 단계를 포함한다: 프리차지 단계, 프로그램 단계, 및 검증 단계. 프리차지 단계 동안, 매우 낮은 프리차지 전압이 프로그래밍되는 셀들 모두에 인가된다. 프로그램 단계 동안, 프로그램 전압(VPGM)이 특정 워드 라인에 인가되고 통과 전압(VUSEL)이 다른 워드 라인들에 인가되며, VPGM은 예를 들어 20V일 수 있다. 검증 단계 동안, 검증 전압(VCGRV)이 특정 워드 라인들에 인가되고 비트 라인 전압(VBLC)이 비트 라인들에 인가되며 이어서 감지가 수행된다. VBLC는 예를 들어 0.3V일 수 있다. 감지 동작의 타이밍이 중요하다. VBLC가 인가된 후에 너무 빨리 감지가 수행되는 경우, 완전한 램프-업을 위한 충분한 시간이 없었고, 감지는 부정확하다. 대안적으로, 감지에서 너무 긴 지연이 존재하는 경우, 프로그램 시간이 증가하고 프로그램 성능을 저하시킨다.
몇몇 예들에서, 전체 스트링, 즉 "페이지"가 프로그래밍되기보다는, 고성능 응용들을 위해, 페이지가 2개 이상의 "부분 페이지들"로 분할되고 한 번에 부분 페이지들 중 단지 하나만이 프로그래밍되는 부분 페이지 프로그래밍(PPP) 및 부분 페이지 감지(PPS)가 사용될 수 있다. 고유한 3D NAND 멀티-스트링 아키텍처로 인해, PPP 및 PPS는 단일-레벨 셀들(SLC)과 관련하여서만 사용된다. PPS는 (판독 및 검증 동작들을 위한) 더 빠른 감지 및 더 낮은 인트라클래스 상관 계수(Icc)를 제공하도록 의도된다.
도 3은 3D NAND 메모리 내의 셀들의 층의 단면도를 예시하고, 셀들의 4개의 스트링들(스트링들 0, 1, 2 및 3)을 도시하고 있다. 수직 라인들은 예시된 셀들에 접속하는 비트 라인들을 나타낸다. 도 3은 2개의 부분 페이지들로 분할된 스트링 0을 예시한다. 이 경우에, 블록은 블록 내의 메모리 셀들의 50%를 각각 포함하는, 2개의 부분 페이지로 분할된다. 2개의 부분 페이지로 분할된 블록에 관한 감지는 ½ 부분 페이지 감지(2PPS)로 지칭된다. 블록이 셀들의 25%를 각각 포함하는, 4개의 부분 페이지로 분할될 때, 감지는 ¼ 부분 페이지 감지(4PPP)로 지칭된다.
도 4a, 도 4b, 및 도 4c는 전체 페이지 감지, ½ 부분 페이지 감지(2PPP), 및 ¼ 부분 페이지 감지(4PPP)와, 대응하는 비트 라인들의 다이어그램들을 예시하고 있다.
도 4a는 스트링 0에 대해 수행되는 전체 페이지 감지의 다이어그램을 제공한다. 전체 페이지 감지가 수행되는 프로그래밍 루프의 검증 단계 동안, 검증 전압(VBLC), 예를 들어 0.3V가 도 4a에서 굵은 실선들로서 예시된 모든 비트 라인들에 인가된다. 이에 따라, 동일한 전압, VBLC가 모든 인접 비트 라인들에 인가된다.
도 4b는 스트링 0의 하나의 부분 페이지에 대해 수행되는 ½ 부분 페이지 감지(2PPS)의 다이어그램을 제공한다. 이 예에 따르면, 부분 페이지는 메모리 홀들의 처음 2개의 행 또는 마지막 2개의 행을 포함한다. 이에 따라, VBLC는 메모리 홀들의 처음 2개 또는 마지막 2개의 행들에만 인가되고, 나머지 부분 페이지는 접지된다. 비트 라인 인터리빙으로 인해, 이것은 "교번 BL 충전"에 대응하는데, 이는 VBLC가 도 4b에서 굵은 실선들로서 도시된 하나씩 거른 비트 라인(즉, 교번하는 비트 라인들)에 인가됨을 의미한다. 이 경우에, PP#1이 선택되고, 굵은 검은 선들로 도시된, PP#1에 대응하는 비트 라인들이 VBLC로 구동된다. 파선들로 도시된, 비선택된 PP#0에 대응하는 인접 비트 라인들은 접지된다. 실선들로 표현된 그러한 비트 라인들과 구별하기 위해, 소정 비트 라인들이 파선들로 표현되지만, 모든 비트 라인들은 그 안의 끊어짐을 갖지 않는 연속 도체들이라는 점에 유의해야 한다. 따라서, VBLC, 예를 들어 0.3V로 충전되는 각각의 비트 라인은 0V로 유지되는 2개의 비트 라인에 인접한다.
도 4c는 스트링 0의 하나의 부분 페이지에 대해 수행되는 ¼ 부분 페이지 감지(4PPS)의 다이어그램을 제공한다. 이 예에 따르면, 부분 페이지는 메모리 홀들의 처음 2개의 행 또는 마지막 2개의 행의 절반을 포함한다. PP#0, PP#1, PP#2 및 PP#3 각각의 하나의 영역만이 도시되지만, 이것은 단지 최소 반복 가능한 물리 단위일 뿐이라는 점에 유의한다. 다시 말해서, PP#0, PP#1, PP#2 및 PP#3을 포함하는 도시된 영역이 반복될 수 있다. 이에 따라, VBLC는 하나의 부분 페이지에만 인가되고 다른 것들은 접지된다. 이 경우에, PP#2가 선택되고, 굵은 실선들로서 도시된 PP#2에 대응하는 비트 라인들은 VBLC로 구동된다. 파선들로 도시된 비선택된 PP#0, PP#1 및 PP#3에 대응하는 비트 라인들은 접지된다. 이것은 PP#2 및 PP#0의 비트 라인들에 대한 교번 BL 충전에 대응한다.
도 5a 및 도 5b는 페이지가 2개의 부분 페이지들로 분할되는 2PPS와 비교한 바와 같은 전체 페이지 감지(도 5a)에 대한 상이한 감지 시간들을 예시하고 있다. 언급된 바와 같이, PPS는 스트링의 일부만이 감지되고 있기 때문에 더 빠른 감지를 제공하도록 의도된다. 그러나, 도 5a 및 도 5b에 도시된 바와 같이, PPS는 프로그래밍 동안 상당한 실패를 보인다는 것이 본 발명자들에 의해 발견되었다. 구체적으로, PPS는 예상 밖으로 전체 페이지 감지보다 훨씬 더 긴 검증 시간을 필요로 하며, 또한 Icc가 예상 밖으로 높다. 이에 따라, 이것은 관련 기술의 PPP 및 PPS 동작들을 사실상 쓸모 없게 만드는 명백한 문제이다.
전술된 바와 같이, 관련 기술 2PPS에서, 교번 비트 라인 충전은 인접 비트 라인들 사이의 강한 비트 라인-비트 라인 용량 결합을 야기하여, 도 2b를 참조하여 전술된 느린 감지/판독 시간을 야기한다. 마찬가지로, 관련 기술 4PPS에서, 하나의 부분 페이지가 감지될 때, VBLC로 충전된 비트 라인들이 다른 부분 페이지에 대한 비트 라인들과 인터리빙되고, 비트 라인들 사이의 비트 라인-비트 라인 용량 결합은 감지/판독 시간을 상당히 느리게 한다.
예시적인 실시예들은 적어도 위의 문제들 및/또는 불리한 점들과 위에 기술되지 않은 다른 불리한 점들을 해소할 수 있다. 또한, 예시적인 실시예들은 위에 기술된 불리한 점들을 극복하도록 요구되지 않으며, 위에 기술된 문제들 중 임의의 것을 극복하지 않을 수 있다.
예시적인 실시예의 태양에 따르면, 부분 페이지 감지 방법은 메모리 셀 어레이의 제1 비트 라인들에 비트 라인 전압을 인가하는 단계 - 메모리 셀 어레이는 메모리 셀들의 복수의 스트링들을 포함하고, 메모리 셀들의 각각의 스트링은 제1 비트 라인들에 접속된 제1 부분 페이지, 및 제1 비트 라인들과 인터리빙된 제2 비트 라인들에 접속된 제2 부분 페이지를 포함하는 복수의 부분 페이지들로 분할됨 - 를 포함할 수 있다. 방법은, 제1 비트 라인들에 비트 라인 전압을 인가하는 동안, 제2 비트 라인들을 플로팅시키는 단계, 및 추가적으로, 제1 부분 페이지 내의 메모리 셀들을 판독하는 것 및 감지하는 것 중 하나를 수행하는 단계를 추가로 포함한다.
제1 비트 라인들에 접속된 제1 부분 페이지, 및 제1 비트 라인들과 인터리빙된 제2 비트 라인들에 접속된 제2 부분 페이지에 더하여, 부분 페이지들은 또한 제3 비트 라인들에 접속된 제3 부분 페이지, 및 제3 비트 라인들과 인터리빙된 제4 비트 라인들에 접속된 제4 부분 페이지를 포함할 수 있다. 방법은, 제1 비트 라인들에 비트 라인 전압을 인가하고 제2 비트 라인들을 플로팅시키는 동안, 제3 비트 라인들 및 제4 비트 라인들을 접지시키는 단계를 추가로 포함할 수 있다.
방법은, 제1 비트 라인들에 비트 라인 전압을 인가하고 제2 비트 라인들을 플로팅시키는 동안, 제3 비트 라인들 및 제4 비트 라인들을 플로팅시키는 단계를 추가로 포함할 수 있다.
방법은, 제1 비트 라인들에 비트 라인 전압을 인가하는 동안, 제3 비트 라인들을 접지시키고, 제1 비트 라인들 중 하나에 인접한 제4 비트 라인들 중 하나인 경계 제4 비트 라인을 플로팅시키고, 제1 비트 라인들 중 임의의 하나에 인접하지 않은 제4 비트 라인들을 접지시키는 단계를 추가로 포함할 수 있다.
방법은, 제1 비트 라인들에 비트 라인 전압을 인가하는 동안, 제3 비트 라인들을 접지시키고, 제1 비트 라인들 중 하나에 인접한 제4 비트 라인들 중 하나인 경계 제4 비트 라인에 검증 전압을 인가하고, 제1 비트 라인들 중 임의의 하나에 인접하지 않은 제4 비트 라인들을 접지시키는 단계를 추가로 포함할 수 있다.
다른 예시적인 실시예의 태양에 따르면, 비휘발성 메모리 저장 시스템은 워드 라인에 결합된 메모리 셀 어레이 - 메모리 셀 어레이는 메모리 셀들의 복수의 스트링들을 포함하고, 메모리 셀들의 각각의 스트링은 제1 비트 라인들에 접속된 제1 부분 페이지, 및 제1 비트 라인들과 인터리빙된 제2 비트 라인들에 접속된 제2 부분 페이지를 포함하는 복수의 부분 페이지들로 분할됨 -; 및 동작 회로 및 감지 회로를 포함하는 부분 페이지 회로를 포함한다. 동작 회로는 제1 비트 라인들에 비트 라인 전압을 인가하고, 제1 비트 라인들에 비트 라인 전압을 인가하는 동안, 제2 비트 라인들을 플로팅시키도록 구성된다. 감지 회로는 제1 부분 페이지 내의 메모리 셀들을 판독하는 것 및 감지하는 것 중 하나를 수행하도록 구성된다.
동작 회로는, 제1 비트 라인들에 비트 라인 전압을 인가하는 동안, 제3 비트 라인들 및 제4 비트 라인들을 접지시키도록 추가로 구성될 수 있다.
동작 회로는, 제1 비트 라인들에 비트 라인 전압을 인가하는 동안, 제3 비트 라인들 및 제4 비트 라인들을 플로팅시키도록 추가로 구성될 수 있다.
동작 회로는, 제1 비트 라인들에 비트 라인 전압을 인가하는 동안, 제3 비트 라인들을 접지시키고, 제1 비트 라인들 중 하나에 인접한 제4 비트 라인들 중 하나인 경계 제4 비트 라인을 플로팅시키고, 제1 비트 라인들 중 임의의 하나에 인접하지 않은 제4 비트 라인들을 접지시키도록 추가로 구성될 수 있다.
다른 예시적인 실시예의 태양에 따르면, 프로세서에 의해 실행될 때, 프로세서로 하여금 위에서 논의된 태양들 중 하나 이상에 따른 방법을 실행하게 하는 프로그램이 기록된, 비휘발성 컴퓨터 판독가능 매체가 제공될 수 있다.
위의 그리고/또는 다른 태양들이 첨부 도면들과 관련하여 취해진, 예시적인 실시예들의 하기 설명으로부터 명백해지고 보다 쉽게 인식될 것이다.
도 1은 예시적인 3D NAND 메모리(100)의 다이어그램을 예시한다.
도 2a 및 도 2b는 감지 동작 동안의 예시적인 인접 비트 라인들, 비트 라인들에 인가되는 구동 신호들, 및 결과적인 어레이 신호들을 예시한다.
도 3은 3D NAND 메모리 내의 셀들의 층의 단면도를 예시한다.
도 4a, 도 4b, 및 도 4c는, 각각, 전체 페이지 감지, ½ 부분 페이지 감지(2PPS), 및 ¼ 부분 페이지 감지(4PPS)와, 대응하는 비트 라인들의 다이어그램들을 예시한다.
도 5a 및 도 5b는 2PPS와 비교한 바와 같은 전체 페이지 감지(도 5a)에 대한 상이한 감지 시간들을 예시한다.
도 6a 및 도 6b는, 각각, 관련 기술 및 예시적인 실시예에 따른 2PPS의 개략적 예시들이다.
도 7은 도 6a의 관련 기술과 비교한 바와 같은 도 6b의 예시적인 실시예에 따른 램프 업 속도에 있어서의 예시적인 개선들을 예시한다.
도 8a, 도 8b, 도 8c 및 도 8d는 관련 기술(도 8a) 및 예시적인 실시예들(도 8b, 도 8c 및 도 8d)에 따른 4PPS의 개략적 예시들이다.
도 9는 예시적인 실시예에 따른 PPS를 구현하도록 구성된 시스템 및 디바이스를 예시하는 개략 블록 다이어그램이다.
도 10은 예시적인 실시예에 따른 부분 페이지 회로를 예시하는 블록 다이어그램이다.
이제 첨부 도면들에 예시된 예시적인 실시예들을 상세히 참조할 것이며, 첨부 도면들에서 유사한 도면 부호들은 전체에 걸쳐 유사한 요소들을 지시한다. 이와 관련하여, 예시적인 실시예들은 상이한 형태들을 가질 수 있고, 본 명세서에 기재된 설명들로 제한되는 것으로 해석되지 않을 수 있다.
본 명세서에서 사용될 때 용어들 "포함한다", "포함하는", "포괄한다", 및/또는 "포괄하는"은 언급된 특징들, 정수들, 단계들, 동작들, 요소들, 및/또는 컴포넌트들의 존재를 명시하지만, 하나 이상의 다른 특징들, 정수들, 단계들, 동작들, 요소들, 컴포넌트들, 및/또는 이들의 그룹들의 존재 또는 부가를 배제하지는 않는다는 것이 이해될 것이다.
용어들 "제1", "제2", "제3" 등 및 "1차", "2차", "3차" 등이 다양한 동작들, 요소들, 컴포넌트들, 영역들, 층들 및/또는 섹션들을 설명하기 위해 본 명세서에서 사용될 수 있지만, 이러한 동작들, 요소들, 컴포넌트들, 영역들, 층들 및/또는 섹션들은 이러한 용어들에 의해 제한되지 않을 수 있음이 추가로 이해될 것이다. 이러한 용어들은 단지 하나의 요소, 컴포넌트, 영역, 층 또는 섹션을 다른 요소, 컴포넌트, 영역, 층 또는 섹션과 구별하기 위해서만 사용된다.
본 명세서에서 사용되는 바와 같이, 용어 "및/또는"은 관련된 열거된 항목들 중 하나 이상의 임의의 그리고 모든 조합들을 포함한다. 요소들의 목록에 후행할 때 "~ 중 적어도 하나"와 같은 표현들은 요소들의 전체 목록을 수식하며, 목록 중의 개개의 요소들을 수식하지 않는다. 또한, 본 명세서에 기재된 "유닛", "-기(-er, -or)", "모듈" 및 "유닛"과 같은 용어들은 적어도 하나의 기능 또는 동작을 수행하기 위한 요소를 지칭하며, 하드웨어, 소프트웨어, 또는 하드웨어와 소프트웨어의 조합으로 구현될 수 있다.
다양한 용어들이 특정 시스템 컴포넌트들을 지칭하는 데 사용된다. 상이한 회사들이 소정 컴포넌트를 상이한 명칭들로 지칭할 수 있다 - 본 문서는 명칭이 상이하지만 기능은 상이하지 않은 컴포넌트들을 구별하려 하지 않는다.
이러한 예시적인 실시예들이 속하는 기술 분야의 당업자에게 명백한 이러한 예시적인 실시예들의 내용들의 상세한 설명은 본 명세서로부터 생략될 수 있다.
전술된 바와 같이, 관련 기술 2PPS 및 4PPS는 교번 비트 라인 충전이 강한 비트 라인-비트 라인 용량 결합 및 느린 램프-업을 야기한다는 점에서 문제가 있다.
도 6a 및 도 6b는, 각각, 관련 기술 및 예시적인 실시예에 따른 2PPS의 개략적 예시들이다. 도 6a에 도시된 바와 같이, 굵은 실선들로서 도시된 선택된 PP#1에 대응하는 비트 라인들은 VBLC로 구동되고, 파선들로서 도시된 비선택된 PP#0에 대응하는 비트 라인들은 접지된다. 위에서 논의된 바와 같이, 이것은 인접 비트 라인들 사이의 바람직하지 않은 용량 결합 및 긴 감지/판독 시간들을 야기한다.
도 6b에 도시된 예시적인 실시예에 따르면, 비선택된 부분 페이지들 내의 셀들은 접지되기보다는 플로팅된다. 따라서, 굵은 실선들로서 도시된 선택된 PP#1에 대응하는 비트 라인들은 VBLC로 구동되고, 플로팅되는 비선택된 PP#0의 셀들에 대응하는 비트 라인들은 가는 실선들로서 도시된다. 비선택된 비트 라인들의 플로팅은, 비선택된 비트 라인들이 접지되는 관련 기술과 비교할 때, 상당히 감소된 용량 결합을 야기하여, 선택된 부분 페이지에서의 더 빠른 램프 업/다운 속도들, 및 더 짧은 감지/판독 시간들을 야기한다.
도 7은 도 6a의 관련 기술과 비교한 바와 같은 도 6b의 예시적인 실시예에 따른 램프 업 속도에 있어서의 예시적인 개선들을 예시한다. 도시된 바와 같이, 비선택된 부분 페이지에 대응하는 비트 라인들이 플로팅되어 있는 도 6b의 예시적인 실시예는 상당히 더 빠른 램프-업 시간을 제공할 수 있으며, 이는 더 빠른 전송/판독 시간들로 이어진다.
도 8a, 도 8b, 도 8c 및 도 8d는 관련 기술(도 8a) 및 예시적인 실시예들(도 8b, 도 8c 및 도 8d)에 따른 4PPS의 개략적 예시들이다. 도 8a에 도시된 바와 같이, 굵은 실선들로서 도시된 선택된 PP#2에 대응하는 비트 라인들은 VBLC로 구동되고, 파선들로서 도시된 비선택된 PP#0, PP#1, 및 PP#3에 대응하는 비트 라인들은 접지된다. 위에서 논의된 바와 같이, 이것은 바람직하지 않은 용량 결합 및 긴 감지/판독 시간들을 야기한다.
도 8b에 도시된 예시적인 실시예에 따르면, 선택된 부분 페이지의 비트 라인들과 인터리빙된 비트 라인들에 대응하는 비선택된 부분 페이지 내의 셀들은 접지되기보다는 플로팅되고, 다른 비선택된 부분 페이지들에 대응하는 비트 라인들은 접지된다. 비선택된, 인터리빙된 비트 라인들의 플로팅은, 비선택된 비트 라인들이 접지되는 관련 기술과 비교할 때, 상당히 감소된 용량 결합을 야기하여, 선택된 부분 페이지에서의 더 빠른 램프 업/다운 속도들, 및 더 짧은 감지/판독 시간들을 야기한다. 도 8b에 도시된 바와 같이, 굵은 실선들로서 도시된 선택된 PP#2에 대응하는 비트 라인들은 VBLC로 구동된다. 선택된 PP#2의 비트 라인들에 물리적으로 인접하고 가는 실선들로서 도시된 비선택된 PP#0에 대응하는 비트 라인들은 플로팅된다. 비선택된 PP#1 및 PP#3에 대응하는 비트 라인들은 파선들로서 도시되고 접지된다. 이러한 배열은, 비선택된 부분 페이지들의 비트 라인들 모두가 접지되는 관련 기술과 비교할 때, 선택된 부분 페이지에서의 더 빠른 램프 업/다운 속도들, 및 더 짧은 감지/판독 시간들을 야기한다.
그러나, 도 8b의 예시적인 실시예에 따르면, VBLC로 구동되는, 선택된 부분 페이지 #2의 비트 라인들 중 하나는 접지되는, 비선택된 부분 페이지 #1의 비트 라인에 인접한다는 점에 유의한다. 이것은 선택된 부분 페이지 #2의 이러한 단일 비트 라인과 연관된 셀들에 대한 바람직하지 않는 용량 결합 및 더 긴 감지/판독 시간을 야기할 수 있다.
도 8c에 도시된 예시적인 실시예에 따르면, 도 8b의 예시적인 실시예에서와 같이, 선택된 부분 페이지의 비트 라인들과 인터리빙된 비트 라인들에 대응하는 비선택된 부분 페이지 내의 셀들은 접지되기보다는 플로팅된다. 그러나, 도 8b의 예시적인 실시예와는 대조적으로, 비선택된 PP#1의 비트 라인들 중 하나는 가는 실선으로 도시된 바와 같이 플로팅된다. PP#1의 단일의 비선택된 비트 라인의 이러한 플로팅은 선택된 PP#3의 단일 비트 라인에 관한 전술한 문제를 해결한다.
도 8d에 도시된 예시적인 실시예에 따르면, 모든 비선택된 부분 페이지들 PP#0, PP#1 및 PP#3 내의 셀들은 접지되기보다는 플로팅된다. 도 8b 및 도 8c의 실시예들과 관련하여 논의된 바와 같이, 비선택된 비트 라인들의 플로팅은, 관련 기술과 비교할 때, 상당히 감소된 용량 결합을 야기하여, 더 빠른 램프 업/다운 속도들 및 더 짧은 감지/판독 시간들을 야기한다.
도 9는 전술한 예시적인 실시예들에 따른 PPS를 구현하도록 구성된 시스템(200) 및 디바이스(250)를 예시하는 개략 블록 다이어그램이다. 컴퓨팅 디바이스(250)는 메모리 디바이스(220)의 메모리 매체(222)를 위한 하나 이상의 부분 페이지 회로들(240)을 포함한다.
메모리 디바이스(220)는, 적어도 부분적으로, 프로세서(211), 휘발성 메모리(212), 및 통신 인터페이스(213)를 포함할 수 있는 컴퓨팅 디바이스(250)의 메모리 시스템(200) 상에서 동작하고/하거나 그와 통신할 수 있다. 프로세서(211)는 하나 이상의 중앙 처리 장치들(CPU), 하나 이상의 범용 프로세서들, 하나 이상의 주문형 프로세서들, 하나 이상의 프로세서 코어들 등을 포함할 수 있다.
부분 페이지 회로(240)는, 도 1과 관련하여 위에서 논의된 판독/기입 회로부와 유사하게, 메모리 매체들(222)의 어레이에 인접하게 그리고/또는 그 옆에, 메모리 요소(223)의 에지 및/또는 주변에 또는 그를 향해 배치될 수 있다. 대안적으로, 부분 페이지 회로(240)는 메모리 매체들(222)의 어레이와는 상이한, 집적 회로 디바이스의 레벨, 층, 및/또는 평면 상에 배치될 수 있다(예컨대, 어레이와 평행하고 그로부터 오프셋된, 어레이 아래의 CMOS 또는 다른 회로 등). 부분 페이지 회로는, 예를 들어, VBLC를 자동으로 인가하는 것, 접지 전압을 하나 이상의 비트 라인들에 자동으로 인가하는 것, 하나 이상의 비트 라인들을 자동으로 플로팅시키는 것, 2개 이상의 부분 페이지들을 자동으로 정의하는 것, 프로그래밍 및/또는 판독/스캐닝을 위해 2개 이상의 부분 페이지들 중 하나를 자동으로 선택하는 것, 및 메모리 요소의 셀들의 비트 값들을 판독하고/하거나 메모리 요소의 셀들의 임계 전압(Vt)을 감지함으로써 판독 및/또는 스캐닝을 자동으로 수행하는 것을 포함하지만 이로 제한되지는 않는 본 명세서에 설명된 예시적인 실시예들을 자동으로 수행할 수 있다.
도 10은 예시적인 실시예에 따른 부분 페이지 회로(240)를 예시하는 블록 다이어그램이다. 부분 페이지 회로(240)는 VBLC를 자동으로 인가하고, 하나 이상의 비트 라인들에 접지 전압을 자동으로 인가하고, 하나 이상의 비트 라인들을 자동으로 플로팅시키도록 구성된 임의의 회로일 수 있는 동작 회로(252)를 포함할 수 있다. 부분 페이지 회로는 또한 셀들의 비트 값들을 판독하고/하거나 셀들의 임계 전압(Vt)을 감지함으로써 선택된 부분 페이지의 판독 및/또는 스캐닝을 자동으로 수행하도록 구성된 임의의 회로일 수 있는 감지 회로를 포함할 수 있다.
메모리 디바이스(220)는 컴퓨팅 디바이스(210)에 대하여 임의의 하나 이상의 다양한 위치들에 배치될 수 있고, 하나 이상의 인쇄 회로 보드들, 저장 하우징들, 및/또는 다른 기계적 및/또는 전기적 지지 구조물들 상에 배치된 반도체 칩들 또는 패키지들 또는 다른 집적 회로 디바이스들과 같은, 하나 이상의 메모리 요소들(223)을 포함할 수 있다. 예를 들어, 메모리 디바이스(220)는 하나 이상의 DIMM(direct inline memory module) 카드, 하나 이상의 확장 카드 및/또는 도터 카드, 메모리 카드, USB(universal serial bus) 드라이브, SSD(solid-state-drive) 또는 다른 하드 드라이브 디바이스를 포함할 수 있고/있거나, 다른 메모리 및/또는 저장장치 폼 팩터를 가질 수 있다. 메모리 디바이스(220)는 컴퓨팅 디바이스(210)의 마더보드와 통합되고/되거나 그 상에 장착될 수 있거나, 컴퓨팅 디바이스(210)의 포트 및/또는 슬롯 내에 설치될 수 있거나, 상이한 컴퓨팅 디바이스(210) 및/또는 네트워크(215) 상의 전용 저장 어플라이언스 상에 설치될 수 있거나, 외부 버스(예컨대, 외부 하드 드라이브)를 통해 컴퓨팅 디바이스(210)와 통신할 수 있거나, 등등일 수 있다.
메모리 매체(222)의 요소(223)는 RAM(random-access memory), DRAM(dynamic RAM), SDRAM(synchronous DRAM), DDR(double data rate) SDRAM, SRAM(static RAM), T-RAM(thyristor RAM), Z-RAM(zero-capacitor RAM) 등과 같은 휘발성 메모리 매체(222)를 포함할 수 있다. 대안적으로, 메모리 매체(222)의 요소(223)는 ReRAM, 멤리스터(Memristor) 메모리, 프로그래밍가능 금속화 셀 메모리, 상변화 메모리(PCM, PCME, PRAM, PCRAM, 오보닉(ovonic) 통합 메모리, 칼코겐화물 RAM, 또는 C-RAM), NAND 플래시 메모리(예컨대, 2D NAND 플래시 메모리, 3D NAND 플래시 메모리), NOR 플래시 메모리, 나노 RAM 또는 NRAM(nano random access memory), 나노결정 유선-기반 메모리, 실리콘-산화물 기반 10 나노미터 미만 프로세스 메모리, 그래핀(graphene) 메모리, 실리콘-산화물-질화물-산화물-실리콘(SONOS) 메모리, 프로그래밍가능 금속화 셀(PMC) 메모리, CBRAM(conductive-bridging RAM), MRAM(magneto-resistive RAM), 자기 저장 매체(예컨대, 하드 디스크, 테이프), 광 저장 매체 등과 같은 비휘발성 메모리 매체(222)를 포함할 수 있다. 이에 따라, 메모리 디바이스(220)는, 예를 들어, 저장된 전압 레벨들 또는 저장된 저항 레벨들에 의존할 수 있다. 메모리 매체(222)의 하나 이상의 요소(223)는, 소정 실시예에서, SCM(storage class memory)을 포함한다. 도 1과 관련하여 전술한 3D NAND 메모리는 메모리 매체(222)의 요소(223)의 일례이다.
메모리 디바이스(220)는 프로세서(211)의 메모리 버스 상에(예컨대, 휘발성 메모리(212)와 동일한 메모리 버스 상에, 휘발성 메모리(212)와는 상이한 메모리 버스 상에, 휘발성 메모리(212) 대신에, 등등) 배치될 수 있다. 대안적으로, 메모리 디바이스(220)는 PCI Express 또는 PCIe(peripheral component interconnect express) 버스, SATA(serial Advanced Technology Attachment) 버스, PATA(parallel Advanced Technology Attachment) 버스, SCSI(small computer system interface) 버스, 파이어와이어 버스, 파이버 채널 접속, USB(Universal Serial Bus), PCIe-AS(PCIe Advanced Switching) 버스 등과 같은, 컴퓨팅 디바이스(210)의 주변기기용 버스 상에 배치될 수 있다. 대안적으로, 메모리 디바이스(220)는 이더넷 네트워크, 인피니밴드(Infiniband) 네트워크, 네트워크(215)를 통한 SCSI(Small Computer System Interface) RDMA(remote direct memory access), SAN(storage area network), LAN(local area network), WAN(wide area network), 예컨대 인터넷, 다른 유선 및/또는 무선 네트워크(215) 등과 같은 데이터 네트워크(215) 상에 배치될 수 있다.
컴퓨팅 디바이스(250)는 비일시적 컴퓨터 판독가능 저장 매체(214)를 추가로 포함할 수 있다. 컴퓨터 판독가능 저장 매체(214)에는 컴퓨팅 디바이스(210)(예를 들어, 프로세서(211))로 하여금 본 명세서에 설명된 하나 이상의 예시적인 실시예에 따른 동작들을 수행하게 하도록 구성된 실행가능 명령어들이 저장되어 있을 수 있다.
부분 페이지 회로(240)는 메모리 요소(223)의 하드웨어, 디바이스 드라이버의 컴퓨터 실행가능 프로그램 코드, 메모리 요소(223)를 위한 메모리 매체 컨트롤러 및/또는 메모리 컨트롤러(226)의 펌웨어, 다른 전기 컴포넌트 등을 포함할 수 있다. 부분 페이지 회로(240)는 메모리 요소(223)(예컨대, 온-다이 부분 페이지 회로(240) 및/또는 다른 통합 하드웨어) 상에 통합될 수 있다. 비휘발성 메모리 컨트롤러(226)는 버스(227)에 의해 비휘발성 메모리 매체(222)에 통신가능하게 결합될 수 있다.
메모리 디바이스(220)는 하나 이상의 메모리 디바이스들(220) 및/또는 메모리 요소들(223) - 이들 중 하나 이상은 온-다이 부분 페이지 회로(240)를 포함할 수 있음 - 을 관리하는 메모리 컨트롤러(226)를 포함할 수 있다. 메모리 디바이스(들)(220)는 복수의 어드레싱가능 매체 저장 위치로 배열되고/되거나 분할되는 솔리드 스테이트 저장 디바이스(들) 및/또는 반도체 저장 디바이스(들)와 같은 기록, 메모리 및/또는 저장 디바이스들을 포함할 수 있다. 본 명세서에서 사용되는 바와 같이, 매체 저장 위치는 메모리의 임의의 물리적 유닛(예컨대, 메모리 디바이스(220) 상의 임의의 수량의 물리적 저장 매체)을 지칭한다. 메모리 유닛 및/또는 영역은 하기를 포함할 수 있지만, 이들로 제한되지 않는다: 페이지, 메모리 분할, 블록, 섹터, 물리적 저장 위치들(예컨대, 로직 페이지들, 로직 블록들)의 모음 또는 세트 등.
도 10에 예시된 부분 페이지 회로(240)는, 도 1과 관련하여 논의된 바와 같이, 비트 라인들, 소스 라인들, 및 워드 라인들에 의해 메모리 요소(223)의 전도성 채널들에 결합될 수 있다. 이러한 방식으로, 부분 페이지 회로는 VBLC를 비트 라인들 중 하나 이상에 인가할 수 있고/있거나, 비트 라인들 중 임의의 하나 이상을 접지시키거나 플로팅시킬 수 있다. 감지 회로(251)는 메모리 요소(223)의 메모리 셀들로부터 비트 값들을 판독할 수 있거나, 검증 동작에서 메모리 요소의 메모리 셀들의 임계 전압을 감지할 수 있다.
본 명세서에 설명된 예시적인 실시예들은 설명적인 의미로만 고려될 수 있으며 제한의 목적이 아니라는 것이 이해될 수 있다. 각각의 예시적인 실시예 내의 특징들 또는 태양들의 설명은 다른 예시적인 실시예들 내의 다른 유사한 특징들 또는 태양들에 이용가능한 것으로 고려될 수 있다.
예시적인 실시예들이 도면을 참조하여 설명되었지만, 하기 청구범위에 의해 한정되는 바와 같은 사상 및 범위로부터 벗어남이 없이 형태 및 상세 사항들에 있어서의 다양한 변화들이 그 안에서 이루어질 수 있음이 당업자에 의해 이해될 것이다.

Claims (12)

  1. 부분 페이지 감지 방법으로서,
    메모리 셀 어레이의 제1 비트 라인들에 비트 라인 전압(VBLC)을 인가하는 단계 - 상기 메모리 셀 어레이는 메모리 셀들의 복수의 스트링들을 포함하고, 메모리 셀들의 각각의 스트링은 상기 제1 비트 라인들에 접속된 제1 부분 페이지, 및 상기 제1 비트 라인들과 인터리빙된 제2 비트 라인들에 접속된 제2 부분 페이지를 포함하는 복수의 부분 페이지들로 분할됨 -;
    상기 제1 비트 라인들에 상기 VBLC를 인가하는 동안, 상기 제2 비트 라인들을 플로팅시키는 단계; 및
    상기 제1 부분 페이지 내의 메모리 셀들을 판독하는 것 및 감지하는 것 중 하나를 수행하는 단계를 포함하는, 방법.
  2. 제1항에 있어서, 상기 복수의 부분 페이지들은 상기 제1 비트 라인들에 접속된 상기 제1 부분 페이지, 상기 제1 비트 라인들과 인터리빙된 상기 제2 비트 라인들에 접속된 상기 제2 부분 페이지, 제3 비트 라인들에 접속된 제3 부분 페이지, 및 상기 제3 비트 라인들과 인터리빙된 제4 비트 라인들에 접속된 제4 부분 페이지를 포함하고, 상기 방법은,
    상기 제1 비트 라인들에 상기 VBLC를 인가하고 상기 제2 비트 라인들을 플로팅시키는 동안, 상기 제3 비트 라인들 및 상기 제4 비트 라인들을 접지시키는 단계를 추가로 포함하는, 방법.
  3. 제1항에 있어서, 상기 복수의 부분 페이지들은 상기 제1 비트 라인들에 접속된 상기 제1 부분 페이지, 상기 제1 비트 라인들과 인터리빙된 상기 제2 비트 라인들에 접속된 상기 제2 부분 페이지, 제3 비트 라인들에 접속된 제3 부분 페이지, 및 상기 제3 비트 라인들과 인터리빙된 제4 비트 라인들에 접속된 제4 부분 페이지를 포함하고, 상기 방법은,
    상기 제1 비트 라인들에 상기 VBLC를 인가하고 상기 제2 비트 라인들을 플로팅시키는 동안, 상기 제3 비트 라인들 및 상기 제4 비트 라인들을 플로팅시키는 단계를 추가로 포함하는, 방법.
  4. 제1항에 있어서, 상기 복수의 부분 페이지들은 상기 제1 비트 라인들에 접속된 상기 제1 부분 페이지, 상기 제1 비트 라인들과 인터리빙된 상기 제2 비트 라인들에 접속된 상기 제2 부분 페이지, 제3 비트 라인들에 접속된 제3 부분 페이지, 및 상기 제3 비트 라인들과 인터리빙된 제4 비트 라인들에 접속된 제4 부분 페이지를 포함하고, 상기 방법은,
    상기 제1 비트 라인들에 상기 VBLC를 인가하는 동안,
    상기 제3 비트 라인들을 접지시키고,
    상기 제1 비트 라인들 중 하나에 인접한 상기 제4 비트 라인들 중 하나인 경계 제4 비트 라인을 플로팅시키고,
    상기 제1 비트 라인들 중 임의의 하나에 인접하지 않은 상기 제4 비트 라인들을 접지시키는 단계를 추가로 포함하는, 방법.
  5. 비휘발성 메모리 저장 시스템으로서,
    워드 라인에 결합된 메모리 셀 어레이 - 상기 메모리 셀 어레이는 메모리 셀들의 복수의 스트링들을 포함하고, 메모리 셀들의 각각의 스트링은 제1 비트 라인들에 접속된 제1 부분 페이지, 및 상기 제1 비트 라인들과 인터리빙된 제2 비트 라인들에 접속된 제2 부분 페이지를 포함하는 복수의 부분 페이지들로 분할됨 -; 및
    동작 회로 및 감지 회로를 포함하는 부분 페이지 회로를 포함하며,
    상기 동작 회로는, 상기 제1 비트 라인들에 비트 라인 전압(VBLC)을 인가하고, 상기 제1 비트 라인들에 상기 VBLC를 인가하는 동안, 상기 제2 비트 라인들을 플로팅시키도록 구성되고,
    상기 감지 회로는 상기 제1 부분 페이지 내의 메모리 셀들을 판독하는 것 및 감지하는 것 중 하나를 수행하도록 구성되는, 시스템.
  6. 제5항에 있어서, 상기 복수의 부분 페이지들은 상기 제1 비트 라인들에 접속된 상기 제1 부분 페이지, 상기 제1 비트 라인들과 인터리빙된 상기 제2 비트 라인들에 접속된 상기 제2 부분 페이지, 제3 비트 라인들에 접속된 제3 부분 페이지, 및 상기 제3 비트 라인들과 인터리빙된 제4 비트 라인들에 접속된 제4 부분 페이지를 포함하고,
    상기 동작 회로는, 상기 제1 비트 라인들에 상기 VBLC 전압을 인가하는 동안, 상기 제3 비트 라인들 및 상기 제4 비트 라인들을 접지시키도록 추가로 구성되는, 시스템.
  7. 제5항에 있어서, 상기 복수의 부분 페이지들은 상기 제1 비트 라인들에 접속된 상기 제1 부분 페이지, 상기 제1 비트 라인들과 인터리빙된 상기 제2 비트 라인들에 접속된 상기 제2 부분 페이지, 제3 비트 라인들에 접속된 제3 부분 페이지, 및 상기 제3 비트 라인들과 인터리빙된 제4 비트 라인들에 접속된 제4 부분 페이지를 포함하고,
    상기 동작 회로는, 상기 제1 비트 라인들에 상기 VBLC를 인가하는 동안, 상기 제3 비트 라인들 및 상기 제4 비트 라인들을 플로팅시키도록 추가로 구성되는, 시스템.
  8. 제5항에 있어서, 상기 복수의 부분 페이지들은 상기 제1 비트 라인들에 접속된 상기 제1 부분 페이지, 상기 제1 비트 라인들과 인터리빙된 상기 제2 비트 라인들에 접속된 상기 제2 부분 페이지, 제3 비트 라인들에 접속된 제3 부분 페이지, 및 상기 제3 비트 라인들과 인터리빙된 제4 비트 라인들에 접속된 제4 부분 페이지를 포함하고,
    상기 동작 회로는, 상기 제1 비트 라인들에 상기 VBLC를 인가하는 동안, 상기 제3 비트 라인들을 접지시키고, 상기 제1 비트 라인들 중 하나에 인접한 상기 제4 비트 라인들 중 하나인 경계 제4 비트 라인을 플로팅시키고, 상기 제1 비트 라인들 중 임의의 하나에 인접하지 않은 상기 제4 비트 라인들을 접지시키도록 추가로 구성되는, 시스템.
  9. 프로세서에 의해 실행될 때, 상기 프로세서로 하여금 방법을 실행하게 하는 프로그램이 기록된 비휘발성 컴퓨터 판독가능 매체로서, 상기 방법은,
    메모리 셀 어레이의 제1 비트 라인들에 비트 라인 전압(VBLC)을 인가하는 단계 - 상기 메모리 셀 어레이는 메모리 셀들의 복수의 스트링들을 포함하고, 메모리 셀들의 각각의 스트링은 상기 제1 비트 라인들에 접속된 제1 부분 페이지, 및 상기 제1 비트 라인들과 인터리빙된 제2 비트 라인들에 접속된 제2 부분 페이지를 포함하는 복수의 부분 페이지들로 분할됨 -;
    상기 제1 비트 라인들에 상기 VBLC를 인가하는 동안, 상기 제2 비트 라인들을 플로팅시키는 단계; 및
    상기 제1 부분 페이지의 상기 메모리 셀들 각각의 전압을 결정하는 단계를 포함하는, 비휘발성 컴퓨터 판독가능 매체.
  10. 제9항에 있어서, 상기 복수의 부분 페이지들은 상기 제1 비트 라인들에 접속된 상기 제1 부분 페이지, 상기 제1 비트 라인들과 인터리빙된 상기 제2 비트 라인들에 접속된 상기 제2 부분 페이지, 제3 비트 라인들에 접속된 제3 부분 페이지, 및 상기 제3 비트 라인들과 인터리빙된 제4 비트 라인들에 접속된 제4 부분 페이지를 포함하고, 상기 방법은,
    상기 제1 비트 라인들에 상기 VBLC를 인가하고 상기 제2 비트 라인들을 플로팅시키는 동안, 상기 제3 비트 라인들 및 상기 제4 비트 라인들을 접지시키는 단계를 추가로 포함하는, 비휘발성 컴퓨터 판독가능 매체.
  11. 제9항에 있어서, 상기 복수의 부분 페이지들은 상기 제1 비트 라인들에 접속된 상기 제1 부분 페이지, 상기 제1 비트 라인들과 인터리빙된 상기 제2 비트 라인들에 접속된 상기 제2 부분 페이지, 제3 비트 라인들에 접속된 제3 부분 페이지, 및 상기 제3 비트 라인들과 인터리빙된 제4 비트 라인들에 접속된 제4 부분 페이지를 포함하고, 상기 방법은,
    상기 제1 비트 라인들에 상기 VBLC를 인가하고 상기 제2 비트 라인들을 플로팅시키는 동안, 상기 제3 비트 라인들 및 상기 제4 비트 라인들을 플로팅시키는 단계를 추가로 포함하는, 비휘발성 컴퓨터 판독가능 매체.
  12. 제9항에 있어서, 상기 복수의 부분 페이지들은 상기 제1 비트 라인들에 접속된 상기 제1 부분 페이지, 상기 제1 비트 라인들과 인터리빙된 상기 제2 비트 라인들에 접속된 상기 제2 부분 페이지, 제3 비트 라인들에 접속된 제3 부분 페이지, 및 상기 제3 비트 라인들과 인터리빙된 제4 비트 라인들에 접속된 제4 부분 페이지를 포함하고, 상기 방법은,
    상기 제1 비트 라인들에 상기 VBLC를 인가하는 동안,
    상기 제3 비트 라인들을 접지시키고,
    상기 제1 비트 라인들 중 하나에 인접한 상기 제4 비트 라인들 중 하나인 경계 제4 비트 라인을 플로팅시키고,
    상기 제1 비트 라인들 중 임의의 하나에 인접하지 않은 상기 제4 비트 라인들을 접지시키는 단계를 추가로 포함하는, 비휘발성 컴퓨터 판독가능 매체.
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