KR20190092937A - 메모리 컨트롤러 및 그 동작 방법 - Google Patents

메모리 컨트롤러 및 그 동작 방법 Download PDF

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KR20190092937A
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Abstract

본 기술은 전자 장치에 관한 것으로, 본 기술에 따른 비정상적인 문턱 전압 분포를 감지하는 메모리 컨트롤러는, 문턱전압의 크기에 따라 구분되는 소거 상태 및 제1 프로그램 상태 내지 제n 프로그램 상태(n은 1보다 큰 자연수) 중 어느 하나의 상태를 갖는 선택된 메모리 셀들에 대한 리드 동작을 수행하는 메모리 컨트롤러이고, 상기 리드 동작이 페일되면, 상기 선택된 메모리 셀들을 리드할 최적 리드 전압들을 결정하기 위한 어시스트 리드 동작을 수행하고, 상기 리드 동작 및 어시스트 리드 동작에 따라 획득된 리드 관련 정보를 기초로 상기 선택된 메모리 셀들의 문턱전압 분포가 비정상 분포인지 여부를 판단하는 리드 페일 결정부 및 상기 선택된 메모리 셀들의 문턱전압 분포가 비정상 분포인지 여부에 따라 상기 최적 리드 전압들로 상기 선택된 메모리 셀들을 리드한 하드 디시젼 데이터에 대해 에러 정정 디코딩을 수행하는 에러 정정 엔진을 포함한다.

Description

메모리 컨트롤러 및 그 동작 방법{MEMORY CONTROLLER AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 메모리 컨트롤러 및 그 동작 방법에 관한 것이다.
저장 장치는 컴퓨터, 스마트폰, 스마트패드 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 저장 장치는 데이터를 저장하는 장치에 따라, 하드 디스크 드라이브(HDD, Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치와 솔리드 스테이트 드라이브(SSD, Solid State Drive), 메모리 카드 등과 같이 반도체 메모리, 특히 불휘발성 메모리에 데이터를 저장하는 장치를 포함한다.
저장 장치는 데이터가 저장되는 메모리 장치와 메모리 장치에 데이터를 저장하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리와 불휘발성 메모리로 구분될 수 있다. 여기서 불휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등을 포함한다.
본 발명의 실시 예는 비정상적인 문턱 전압 분포를 감지하는 메모리 컨트롤러 및 그 동작 방법을 제공한다.
본 발명의 실시 예에 따른 문턱전압의 크기에 따라 구분되는 소거 상태 및 제1 프로그램 상태 내지 제n 프로그램 상태(n은 1보다 큰 자연수) 중 어느 하나의 상태를 갖는 선택된 메모리 셀들에 대한 리드 동작을 수행하는 메모리 컨트롤러는, 상기 리드 동작이 페일되면, 상기 선택된 메모리 셀들을 리드할 최적 리드 전압들을 결정하기 위한 어시스트 리드 동작을 수행하고, 상기 리드 동작 및 어시스트 리드 동작에 따라 획득된 리드 관련 정보를 기초로 상기 선택된 메모리 셀들의 문턱전압 분포가 비정상 분포인지 여부를 판단하는 리드 페일 결정부 및 상기 선택된 메모리 셀들의 문턱전압 분포가 비정상 분포인지 여부에 따라 상기 최적 리드 전압들로 상기 선택된 메모리 셀들을 리드한 하드 디시젼 데이터에 대해 에러 정정 디코딩을 수행하는 에러 정정 엔진을 포함한다.
본 발명의 실시 예에 따른 메모리 컨트롤러의 동작 방법은, 문턱전압의 크기에 따라 구분되는 소거 상태 및 제1 프로그램 상태 내지 제n 프로그램 상태(n은 1보다 큰 자연수) 중 어느 하나의 상태를 갖는 선택된 메모리 셀들에 대한 노멀 리드 동작을 수행하는 단계, 상기 노멀 리드 동작이 페일되면, 상기 선택된 메모리 셀들을 리드할 최적 리드 전압들을 결정하기 위한 어시스트 리드 동작을 수행하는 단계, 상기 노멀 리드 동작, 어시스트 리드 동작에 따라 획득된 리드 관련 정보를 기초로 상기 선택된 메모리 셀들의 문턱전압 분포가 비정상 분포인지 여부를 판단하는 단계 및 상기 선택된 메모리 셀들의 문턱전압 분포가 비정상 분포인지 여부에 따라 상기 최적 리드 전압들로 상기 선택된 메모리 셀들을 리드한 하드 디시젼 데이터에 대해 에러 정정 디코딩을 수행하는 단계를 포함한다.
본 기술에 따르면, 비정상적인 문턱 전압 분포를 감지하는 메모리 컨트롤러 및 그 동작 방법이 제공된다.
도 1은 본 발명의 실시 예에 따른 메모리 컨트롤러를 포함하는 저장 장치를 설명하기 위한 도면이다.
도 2는 도 1의 메모리 컨트롤러의 구조를 설명하기 위한 도면이다.
도 3은 본 발명의 실시 예에 따른 메모리 컨트롤러의 동작을 설명하는 순서도이다.
도 4는 정상적인 문턱 전압 분포를 설명하기 위한 도면이다.
도 5는 본 발명의 일 실시 예에 따른 비정상분포를 감지하는 방법을 설명하기 위한 도면이다.
도 6은 본 발명의 다른 실시 예에 따른 비정상분포를 감지하는 방법을 설명하기 위한 도면이다.
도 7은 본 발명의 다른 실시 예에 따른 비정상분포를 감지하는 방법을 설명하기 위한 도면이다.
도 8은 본 발명의 다른 실시 예에 따른 비정상분포를 감지하는 방법을 설명하기 위한 도면이다.
도 9는 본 발명의 다른 실시 예에 따른 비정상분포를 감지하는 방법을 설명하기 위한 도면이다.
도 10은 도 1의 리드 페일 제어부(210)의 구성을 설명하기 위한 블록도이다.
도 11은 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.
도 12는 도 11의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 13은 도 12의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 14는 도 12의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 15는 도 11의 메모리 셀 어레이에 포함된 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKc)의 실시 예를 보여주는 회로도이다.
도 16은 도 1의 메모리 컨트롤러의 다른 실시 예를 설명하기 위한 도면이다.
도 17은 본 발명의 실시 예에 따른 저장 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 18은 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.
도 19는 본 발명의 실시 예에 따른 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 서술된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
실시 예를 설명함에 있어서 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 메모리 컨트롤러를 포함하는 저장 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 저장 장치(50)는 메모리 장치(100), 메모리 컨트롤러(200)를 포함할 수 있다.
메모리 장치(100)는 데이터를 저장할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작한다. 메모리 장치(100)는 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다. 메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록은 복수의 메모리 셀들을 포함할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 따라 메모리 블록에 순차적으로 또는 랜덤한 순서에 따라 데이터를 저장할 수 있다. 실시 예에서, 메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다.
실시 예에서, 메모리 장치(100)는 3차원 어레이 구조(three-dimensional array structure)로 구현될 수 있다. 본 발명은 전하 저장층이 전도성 부유 게이트(floating gate; FG)로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(charge trap flash; CTF)에도 적용될 수 있다.
메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 대해 커맨드에 해당하는 동작을 수행할 수 있다. 예를 들면, 메모리 장치(100)는 쓰기 동작 (프로그램 동작), 리드 동작 및 소거 동작을 수행할 수 있다. 프로그램 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 데이터를 프로그램 할 것이다. 리드 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
메모리 컨트롤러(200)는 호스트(300)의 요청(request)에 따라 또는 호스트(300)의 요청과 무관하게 메모리 장치(100)의 동작을 제어할 수 있다.
예를 들어, 메모리 컨트롤러(200)는 호스트(300)의 요청(request)에 따라 프로그램 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100)를 제어할 수 있다. 프로그램 동작 시, 메모리 컨트롤러(200)는 프로그램 커맨드, 물리 어드레스 및 데이터를 메모리 장치(100)에 제공할 수 있다. 리드 동작 시, 메모리 컨트롤러(200)는 읽기 커맨드 및 물리 어드레스를 메모리 장치(100)에 제공할 수 있다. 소거 동작 시, 메모리 컨트롤러(200)는 소거 커맨드 및 물리 어드레스를 메모리 장치(100)에 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터의 요청 없이, 자체적으로 프로그램 커맨드, 어드레스 및 데이터를 생성하고, 메모리 장치(100)에 전송할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 웨어 레벨링(wear leveling)을 위한 프로그램 동작, 가비지 컬렉션(garbage collection)을 위한 프로그램 동작과 같은 배경(background) 동작들을 수행하기 위해 커맨드, 어드레스 및 데이터를 메모리 장치(100)로 제공할 수 있다.
메모리 컨트롤러(200)는 메모리 장치(100)를 제어하기 위한 펌웨어(firmware, FW)를 실행할 수 있다. 메모리 장치(100)가 플래시 메모리 장치인 경우, 메모리 컨트롤러(200)는 호스트(300)와 메모리 장치(100)의 통신을 제어하기 위한 플래시 변환 레이어(Flash Translation Layer, FTL)와 같은 펌웨어를 운용하도록 구성될 수 있다. 구체적으로 메모리 컨트롤러(200)는 호스트(300)로부터의 요청(request)에 포함된 논리 어드레스(Logical Address)를 물리 어드레스(Physical Address)로 변환할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 에러 비트 정정을 수행하는 ECC엔진(미도시)을 포함할 수 있다. ECC엔진은 ECC 인코더와 ECC디코더를 포함할 수 있다. ECC인코더는 메모리 장치(100)에 저장할 원본 데이터에 대해 에러 정정 인코딩을 수행하고, 패리티(parity) 비트가 부가된 쓰기 데이터를 생성할 수 있다. 패리티 비트는 메모리 장치(100)에 저장될 수 있다. ECC 디코더는 메모리 장치(100)로부터 리드한 리드 데이터에 대해서 에러 정정 디코딩을 수행한다. 리드 데이터에 포함된 에러 비트의 수가 ECC엔진이 정정할 수 있는 최대 정정 비트 수를 초과하면, 에러 정정 디코딩이 실패할 것이다. 에러 정정 디코딩의 실패는 리드 동작이 페일되었음을 나타내고, 이는 리드 동작에 따라 원본 데이터가 복구되지 않았음을 나타낼 수 있다. 반대로, 리드 데이터에 포함된 에러 비트의 수가 ECC엔진이 정정할 수 있는 최대 정정 비트 수를 초과하지 않으면, 에러 정정 디코딩은 성공할 것이다. 에러 정정 디코딩의 성공은 리드 동작이 패스되었음을 나타내고, 리드 동작에 따라 원본 데이터가 복구되었음을 나타낸다.
실시 예에서, 리드 동작에 페일되면, 메모리 컨트롤러(200)는 원본 데이터 복구를 위한 일련의 동작들을 수행할 수 있다. 이를 위해, 메모리 컨트롤러(200)는 리드 페일 제어부(210)를 포함할 수 있다.
리드 페일 제어부(210)는 메모리 장치(100)가 수행한 리드 동작이 페일되면, 미리 정해진 디펜스 코드 동작(Defence Code Operation)에 따라 원본 데이터를 복구하기 위한 동작을 수행할 수 있다. 실시 예에서, 디펜스 코드 동작은 리드 리트라이 동작을 포함한다. 또는 실시 예에서, 디펜스 코드 동작은 최적 리드 전압을 결정하기 위해 서로 다른 전압 레벨을 갖는 리드 전압들을 이용하여 선택된 페이지를 리드하는 동작들을 포함할 수 있다. 또는 실시 예에서, 결정된 최적 리드 전압을 이용하여 선택된 페이지를 리드하는 동작을 포함할 수 있다.
본 발명의 실시 예에 따르면, 리드 페일 제어부(210)는 최적 리드 전압을 결정하는 과정에서 획득된 정보를 이용하여, 비정상적인 문턱전압 분포를 검출할 수 있다. 비정상적인 문턱전압 분포를 갖는 페이지 데이터에 대한 에러 정정 디코딩은 실패할 가능성이 높다.
따라서, 리드 페일 제어부(210)는 비정상적인 문턱전압 분포를 검출하고, 비정상적인 문턱전압 분포가 검출되면, 최적 리드 전압을 이용한 하드 디시전 리드의 수행을 생략할 수 있다.
리드 페일 제어부(210)가 비정상적인 분포를 검출하는 방법에 대해서는 후술하는 도 4 내지 9를 통해 보다 상세하게 설명한다.
호스트(300)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 저장 장치(50)와 통신할 수 있다.
도 2는 도 1의 메모리 컨트롤러(200)의 구조를 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 컨트롤러(200)는 프로세서(201), 롬(ROM, 202), 호스트 인터페이스(203), 메모리 인터페이스(204) 및 ECC엔진(205)를 포함할 수 있다.
프로세서(201)는 회로, 로직, 코드 또는 이들의 조합으로 구현가능하며, 프로세서(201)를 포함한 저장 장치의 동작을 전반적으로 제어한다. 저장 장치에 전원이 인가되면, 프로세서(201)는 롬(202)에 저장된 펌웨어(firmware)를 구동시킴으로써 저장 장치의 전반적인 동작을 제어할 수 있다. 또한, 프로세서(201)는 호스트에서 인가되는 명령어를 해석하고, 해석 결과에 따라 메모리 장치의 전반적인 동작을 제어할 수 있다.
실시 예에서, 도 1을 참조하여 설명된 리드 페일 제어부(210)는 펌웨어(firmware)에 의해 구현되고, 펌웨어(firmware)의 기능 중 하나로 포함될 수 있다. 실시 예에서, 리드 페일 제어부(210)는 디펜스 코드 동작을 제어하는 펌웨어(firmware) 기능을 나타낼 수 있다.
롬(202)은 저장 장치를 구동하기 위한 펌웨어 코드를 저장할 수 있다. 다양한 실시 예에서, 펌웨어 코드는 롬(202) 이외에 메모리 장치에 저장될 수도 있다.
호스트 인터페이스(203)는 USB(Universal Serial Bus), MMC(Multi-Media Card), PCI-E(Peripheral Component Interconnect-Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신하도록 구성될 수 있다.
메모리 인터페이스(204)는 메모리 컨트롤러(200)와 메모리 장치 사이에 인터페이스를 수행할 수 있다. 구체적으로, 메모리 인터페이스(204)를 통해서 도 1을 통해 설명된 커맨드가 메모리 장치로 제공될 수 있으며, 또한 메모리 컨트롤러(200)로부터 메모리 장치로 데이터가 전송될 수 있다. 또한, 메모리 장치로부터 출력되는 데이터는 메모리 인터페이스(204)를 통해서 메모리 컨트롤러(200)로 제공된다.
ECC엔진(205)은 메모리 장치로부터 리드된 리드 데이터에 포함된 에러 비트를 검출 하고, 정정할 수 있다. ECC엔진(205)은 ECC 인코더(206)와 ECC디코더(207)를 포함할 수 있다. ECC인코더(206)는 메모리 장치에 저장할 원본 데이터에 대해 에러 정정 인코딩을 수행하고, 패리티(parity) 비트가 부가된 쓰기 데이터를 생성할 수 있다. 패리티 비트는 메모리 장치에 저장될 수 있다. ECC 디코더(207)는 메모리 장치로부터 리드한 리드 데이터에 대해서 에러 정정 디코딩을 수행한다. 리드 데이터에 포함된 에러 비트의 수가 ECC엔진(205)이 정정할 수 있는 최대 정정 비트 수를 초과하면, 에러 정정 디코딩이 실패할 것이다. 에러 정정 디코딩의 실패는 리드 동작이 페일되었음을 나타내고, 이는 리드 동작에 따라 원본 데이터가 복구되지 않았음을 나타낼 수 있다. 반대로, 리드 데이터에 포함된 에러 비트의 수가 ECC엔진(205)이 정정할 수 있는 최대 정정 비트 수를 초과하지 않으면, 에러 정정 디코딩은 성공할 것이다. 에러 정정 디코딩의 성공은 리드 동작이 패스되었음을 나타내고, 리드 동작에 따라 원본 데이터가 복구되었음을 나타낸다.
실시 예에서, ECC엔진(205)은 LDPC(low density parity check) code, BCH (Bose, Chaudhri, Hocquenghem) Code, turbo code, 리드-솔로몬 코드(Reed-Solomon code), convolution code, RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation), 해밍 코드(hamming code) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러를 정정할 수 있다.
도 3은 본 발명의 실시 예에 따른 메모리 컨트롤러의 동작을 설명하는 순서도이다.
메모리 컨트롤러는 메모리 장치의 선택된 페이지 데이터의 리드 요청을 수신하고, 메모리 장치에 선택된 페이지에 대한 노멀 리드 커맨드를 제공할 수 있다. 도 3의 순서도는 메모리 장치로부터 제공된 리드 데이터의 에러 정정 디코딩에 실패한 경우에 수행되는 메모리 컨트롤러의 동작을 설명한 것이다.
도 3을 참조하면, 메모리 컨트롤러는 S301단계에서, 어시스트 리드 동작을 수행한다. 어시스트 리드 동작은 노멀 리드 동작이 페일 되었을 때, 디펜스 코드 동작에 따라 최적 리드 전압을 결정하기 위해 수행되는 리드 동작일 수 있다. 즉, 어시스트 리드 동작은 최적 리드 전압을 결정하기 위해 수행되는 모든 리드 동작들을 포함할 수 있다.
S301단계에서 수행되는 어시스트 리드 동작과 이전의 페일된 리드 동작에 따라 여러가지 리드 관련 정보들이 획득될 수 있다. 리드 관련 정보는 리드 전압이 인가되었을 때, 턴 온되는 온(On) 셀 또는 턴 오프되는 오프(OFF) 셀들의 수에 관한 셀 카운트 정보, 최적 리드 전압이 존재할 수 있는 범위에 관한 리드 전압 범위 정보 및 최적 리드 전압들 간의 간격에 관한 리드 전압 간격 정보 중 어느 하나를 포함할 수 있다.
S302단계에서, 메모리 컨트롤러는 최적 리드 전압을 결정할 수 있다. 메모리 컨트롤러가 최적 리드 전압을 결정하는 방식 또는 방법은 본 발명의 요지가 아니므로, 다양한 방법에 따라 최적 리드 전압이 결정될 수 있다. 예를 들어, 최적 리드 전압은 문턱 전압 분포의 기울기를 이용해서 결정될 수 있다. 또는 최적 리드 전압은 리드 전압에 따라 결정되는 셀 카운트 수를 이용하여 결정될 수 있다.
S305단계에서, 메모리 컨트롤러는 선택된 메모리 셀들의 문턱전압 분포가 비정상 분포인지 여부를 판단할 수 있다. 메모리 셀들의 문턱전압 분포가 비정상 분포인지 판단하는 방법에 대해서는 후술하는 도 4 내지 10에 대한 설명에서 보다 상세하게 설명한다.
S305단계에서 판단한 결과 메모리 셀들의 문턱전압 분포가 비정상 분포이면, S307 내지 S313단계를 통해 수행되는 에러 정정 디코딩 단계를 수행하지 않고, S317단계로 진행하여 리드 페일을 출력할 수 있다.
S305단계에서 판단한 결과, 메모리 셀들의 문턱전압 분포가 정상 분포이면, S307단계로 진행한다.
S307단계에서, 메모리 컨트롤러는 하드 디코딩을 수행할 수 있다. 구체적으로, 메모리 컨트롤러는 최적 리드 전압을 이용하여 선택된 페이지를 리드 할 것을 지시하는 커맨드를 메모리 장치에 제공할 수 있다. 이후, 메모리 컨트롤러는 최적 리드 전압을 이용하여 리드된 리드 데이터에 대한 에러 정정 디코딩인 하드 디코딩을 수행할 수 있다. 여기서 최적 리드 전압을 이용하여 리드된 리드 데이터는 하드 디시젼 데이터(hard decision data)일 수 있다.
S309단계에서, 메모리 컨트롤러는 하드 디코딩의 성공 여부를 판단할 수 있다. 최적 리드 전압을 이용하여 리드된 리드 데이터에 포함된 에러 비트의 수가 ECC엔진이 정정가능한 최대 정정 비트 수를 초과하면, 디코딩이 실패한 것이므로, S311단계로 진행한다. 최적 리드 전압을 이용하여 리드된 리드 데이터에 포함된 에러 비트의 수가 ECC엔진이 정정가능한 최대 정정 비트 수를 초과하지 않으면, 디코딩이 성공한 것이므로, 원본 데이터가 복구될 수 있다. 따라서, S315단계로 진행하여 리드 패스를 출력할 수 있다.
S311단계에서, 메모리 컨트롤러는 소프트 디코딩을 수행할 수 있다. 구체적으로, 메모리 컨트롤러는 하드 디시젼 데이터에 부가되는 확률 정보인 소프트 디시젼 데이터(soft decision data)를 메모리 컨트롤러로부터 제공받을 수 있다. 소프트 디시젼 데이터는 최적 리드 전압과 상이한 리드 전압으로 선택된 페이지를 리드한 리드 데이터일 수 있다. 메모리 컨트롤러는 소프트 디시젼 데이터에 대한 에러 정정 디코딩인 소프트 디코딩을 수행할 수 있다.
S313단계에서, 메모리 컨트롤러는 소프트 디코딩의 성공 여부를 판단할 수 있다. 소프트 디시젼 데이터 에 포함된 에러 비트의 수가 ECC엔진이 정정가능한 최대 정정 비트 수를 초과하면, 디코딩이 실패한 것이므로, S317단계로 진행하여 리드 페일을 출력할 수 있다. 소프트 디시젼 데이터에 포함된 에러 비트의 수가 ECC엔진이 정정가능한 최대 정정 비트 수를 초과하지 않으면, 디코딩이 성공한 것이므로, 원본 데이터가 복구될 수 있다. 따라서, S315단계로 진행하여 리드 패스를 출력할 수 있다.
도 4는 정상적인 문턱 전압 분포를 설명하기 위한 도면이다.
도 4를 참조하면, 선택된 페이지에 포함된 메모리 셀들의 문턱 전압 분포가 도시된다. 도 4에서는, 하나의 메모리 셀에 2 비트의 데이터가 저장되는 MLC(Multi Level Cell)을 예로 들어 설명한다. 가로 축은 메모리 셀들의 문턱전압을 나타낸 것이고, 세로축은 메모리 셀들의 수를 나타낸다.
선택된 메모리 셀들은 소거 상태(E), 제1 프로그램 상태(PV1), 제2 프로그램 상태(PV2) 및 제3 프로그램 상태(PV3) 중 어느 하나의 상태에 포함되도록 프로그램 될 수 있다.
소거 상태(E)에 해당하는 메모리 셀들은 데이터 “11”을 저장하고, 제1 프로그램 상태(PV1)에 해당하는 메모리 셀들은 “10” 데이터를 저장하며, 제2 프로그램 상태(PV2)에 해당하는 메모리 셀들은 “00” 데이터를 저장하고, 제3 프로그램 상태(PV3)에 해당하는 메모리 셀들은 “01”데이터를 각각 저장할 수 있다.
소거 상태(E)와 제1 프로그램 상태를 구분하는 리드 전압은 제1 리드 전압(R1)이고, 제1 프로그램 상태(PV1)와 제2 프로그램 상태(PV2)를 구분하는 리드 전압은 제2 리드 전압(R2)이고, 제2 프로그램 상태(PV2)와 제3 프로그램 상태(PV3)를 구분하는 리드 전압은 제3 리드 전압(R3)일 수 있다.
이상적인 경우를 가정하면, 소거 상태(E), 제1 프로그램 상태(PV1), 제2 프로그램 상태(PV2) 및 제3 프로그램 상태(PV3) 각각에 해당하는 메모리 셀들의 수는 동일할 수 있다. 예컨대, 소거 상태(E), 제1 프로그램 상태(PV1), 제2 프로그램 상태(PV2) 및 제3 프로그램 상태(PV3) 각각에 해당하는 메모리 셀들의 수가 1000개인 경우를 가정한다.
도 5는 본 발명의 일 실시 예에 따른 비정상분포를 감지하는 방법을 설명하기 위한 도면이다.
도 5를 참조하면, 도 4의 경우와 비교하여, 소거 상태(E)의 메모리 셀들의 수가 1000개에서 400개로 감소하고, 반대로 제1 프로그램 상태(PV1) 및 제3 프로그램 상태(PV3)에 해당하는 메모리 셀들의 수가 1000개에서 1300개로 증가한 것을 볼 수 있다.
도 5에서 설명하는 문턱 전압 분포는 정상적으로 프로그램이 수행된 페이지에 프로그램이 중복 수행된 오버 라이트가 수행된 경우의 문턱 전압 분포이다.
소거 상태(E)의 메모리 셀들의 셀 카운트는 제1 리드 전압(R1)을 감안하여, 일정 수준 이상을 유지하여야 한다. 설령, 디스터브(Disturb)의 손실을 감안 하더라도 소거 상태(E)의 메모리 셀들이 일정 수준 이하인 경우에는 오버 라이트 상태인 것으로 추정할 수 있다.
따라서, 메모리 컨트롤러는 노멀 리드 전압에 따라 결정되는 각각의 상태들에 해당하는 셀 카운트를 이용하여, 선택된 메모리 셀들의 문턱전압 분포가 비정상 분포인지를 결정할 수 있다. 예를 들어, 메모리 컨트롤러는 소거 상태(E)에 해당하는 메모리 셀들의 수가 미리 설정된 기준 값(예를 들어, 정상 상태의 50%)보다 작으면 선택된 메모리 셀들의 문턱전압 분포가 비정상 분포인 것으로 결정할 수 있다.
도 6은 본 발명의 다른 실시 예에 따른 비정상분포를 감지하는 방법을 설명하기 위한 도면이다.
도 6을 참조하면, 제1 리드 전압(R1)보다 낮은 문턱전압을 갖는 메모리 셀들이 1400개이고, 제1 리드 전압(R1)과 제2 리드 전압(R2) 사이의 문턱전압을 갖는 메모리 셀들이 1400개이며, 제2 리드 전압(R2)과 제3 리드 전압(R3) 사이의 문턱전압을 갖는 메모리 셀들이 1200개 이고, 제3 리드 전압(R3)보다 높은 문턱전압을 갖는 메모리 셀들은 0개이다.
일반적으로, 프로그램 동작이 수행 중에 서든 파워 오프(Sudden Power Off)가 발생하는 경우, 가장 높은 프로그램 상태를 갖는 메모리 셀들에 대한 프로그램 동작이 제대로 수행되지 않을 수 있다. 따라서, 최상위 리드 전압을 기준으로 셀 카운트가 정상보다 적은 경우 또는 최상위 리드 전압보다 높은 문턱 전압을 갖는 메모리 셀들이 없는 경우, 서든 파워 오프 상황으로 추정할 수 있다.
따라서, 메모리 컨트롤러는 노멀 리드 전압에 따라 결정되는 각각의 상태들에 해당하는 셀 카운트를 이용하여, 선택된 메모리 셀들의 문턱전압 분포가 비정상 분포인지를 결정할 수 있다. 예를 들어, 메모리 컨트롤러는 최상위 리드 전압인 제3 리드 전압(R3)보다 높은 문턱전압을 갖는 메모리 셀들의 수가 미리 설정된 기준 값보다 작으면 선택된 메모리 셀들의 문턱전압 분포가 비정상 분포인 것으로 결정할 수 있다.
도 7 본 발명의 다른 실시 예에 따른 비정상분포를 감지하는 방법을 설명하기 위한 도면이다.
도 7에서 a)는 이상적인 경우의 문턱전압 분포를 나타낸 도면이다.
도 7의 실시 예에서는, 최적 리드 전압의 범위에 따라 비정상 분포를 감지하는 방법이 도시된다.
도 7 a)를 참조하면, 하나의 메모리 셀에 2 비트의 데이터가 저장되는 MLC(Multi Level Cell)를 가정한다. 가로 축은 메모리 셀들의 문턱전압을 나타낸 것이고, 세로축은 메모리 셀들의 수를 나타낸다.
선택된 메모리 셀들은 소거 상태(E), 제1 프로그램 상태(PV1), 제2 프로그램 상태(PV2) 및 제3 프로그램 상태(PV3) 중 어느 하나의 상태에 포함되도록 프로그램 될 수 있다.
소거 상태(E)와 제1 프로그램 상태를 구분하는 리드 전압은 제1 리드 전압(R1)이고, 제1 프로그램 상태(PV1)와 제2 프로그램 상태(PV2)를 구분하는 리드 전압은 제2 리드 전압(R2)이고, 제2 프로그램 상태(PV2)와 제3 프로그램 상태(PV3)를 구분하는 리드 전압은 제3 리드 전압(R3)일 수 있다.
소거 상태(E), 제1 프로그램 상태(PV1), 제2 프로그램 상태(PV2) 및 제3 프로그램 상태(PV3) 각각의 문턱 전압 분포의 중앙 값은 제1 전압(V1), 제2 전압(V2), 제3 전압(V3) 및 제4 전압(V4)일 수 있다.
도 7에서 b)는 비정상 분포를 나타낸 도면이다.
메모리 컨트롤러는 결정된 최적 리드 전압이 신뢰구간에 포함되어 있는지에 따라 비정상 분포여부를 결정할 수 있다. 신뢰구간은 이상적인 문턱전압 분포에서 소거 상태(E), 제1 프로그램 상태(PV1), 제2 프로그램 상태(PV2) 및 제3 프로그램 상태(PV3) 각각의 문턱 전압 분포의 중앙 값들 사이의 범위일 수 있다.
실시 예에서, 제1 최적 리드 전압(R1')의 신뢰구간은 제1 전압(V1)과 제2 전압(V2) 사이일 수 있다. 제2 최적 리드 전압(R2')의 신뢰구간은 제2 전압(V2)과 제3 전압(V3) 사이일 수 있다. 제3 최적 리드 전압(R3')의 신뢰구간은 제3 전압(V3)과 제4 전압(V4) 사이일 수 있다.
도 7의 b)에서, 제2 최적 리드 전압(R2') 및 제3 최적 리드 전압(R3')이 대응되는 신뢰구간을 벗어나 있으므로 비정상 분포이다.
도 8 및 도 9는 다른 실시 예에 따른 비정상분포를 감지하는 방법을 설명하기 위한 도면이다.
도 8 및 도 9에서 a)는 각각 이상적인 경우의 문턱전압 분포를 나타낸 도면이고, b)는 비정상 분포를 나타낸 도면이다.
도 8 및 9의 실시 예에서는, 최적 리드 전압간의 간격에 따라 비정상 분포를 감지하는 방법이 도시된다.
도 8의 a) 및 9의 a)를 참조하면, 하나의 메모리 셀에 2 비트의 데이터가 저장되는 MLC(Multi Level Cell)를 가정한다. 가로 축은 메모리 셀들의 문턱전압을 나타낸 것이고, 세로축은 메모리 셀들의 수를 나타낸다.
선택된 메모리 셀들은 소거 상태(E), 제1 프로그램 상태(PV1), 제2 프로그램 상태(PV2) 및 제3 프로그램 상태(PV3) 중 어느 하나의 상태에 포함되도록 프로그램 될 수 있다.
소거 상태(E)와 제1 프로그램 상태를 구분하는 리드 전압은 제1 리드 전압(R1)이고, 제1 프로그램 상태(PV1)와 제2 프로그램 상태(PV2)를 구분하는 리드 전압은 제2 리드 전압(R2)이고, 제2 프로그램 상태(PV2)와 제3 프로그램 상태(PV3)를 구분하는 리드 전압은 제3 리드 전압(R3)일 수 있다.
메모리 컨트롤러는 결정된 최적 리드 전압들 간의 간격이 최소 간격보다 좁은 지 또는 최대 간격보다 넓은 지 여부에 따라 비정상 분포여부를 결정할 수 있다.
일반적으로 프로그램 동작이 수행 중에 서든 파워 오프(Sudden Power Off)가 발생하는 경우, 문턱전압 분포는 정상 간격 대비 높은 프로그램 상태(예를 들어 PV2, PV3)에서는 좁게 형성될 수 있다. 또는 최적 리드 전압 간격이 일정하지 않게 형성될 수 있다.
따라서, 메모리 컨트롤러는 결정된 최적 리드 전압들 간의 간격이 최소 간격(Min Width)보다 좁거나, 최대 간격(Max Width)보다 넓은 경우, 비정상 분포로 결정할 수 있다.
도 8의 b)는 제2 최적 리드 전압(R2')과 제3 최적 리드 전압(R3')의 간격이 최소 간격(Min Width)보다 좁은 경우를 나타내고, 도 9의 b)는 제2 최적 리드 전압(R2')과 제3 최적 리드 전압(R3')의 간격이 최대 간격(Max Width)보다 넓은 경우를 나타낸다.
도 10은 도 1의 리드 페일 제어부(210)의 구성을 설명하기 위한 블록도이다.
도 10을 참조하면, 리드 페일 제어부(210)는 리드 전압 결정부(211), 이상 분포 검출부(212) 및 리드 정보 저장부(213)를 포함할 수 있다.
리드 전압 결정부(211)는 노멀 리드 동작이 페일되면, 어시스트 리드 동작을 이용하여 최적 리드 전압을 결정할 수 있다. 구체적으로, 리드 전압 결정부(211)는 메모리 장치로부터 리드 데이터(RDATA)를 수신할 수 있다. 리드 데이터(RDATA)는 노멀 리드 전압으로 선택된 메모리 셀들을 리드한 데이터일 수 있다. 또는 리드 데이터(RDATA)는 어시스트 리드 전압으로 선택된 메모리 셀들을 리드한 데이터일 수 있다. 리드 데이터(RDATA)는 최적 리드 전압으로 선택된 메모리 셀들을 리드한 데이터일 수 있다. 리드 전압 결정부(211)는 노멀 리드 동작, 어시스트 리드 동작 또는 최적 리드 전압을 이용한 리드 동작을 통해 획득된 셀 카운트를 리드 정보 저장부(213)에 저장할 수 있다.
리드 전압 결정부(211)는 결정된 최적 리드 전압(Optimal Read Bias)을 이상 분포 검출부(212)에 제공할 수 있다.
이상 분포 검출부(212)는 리드 전압 결정부(211)로부터 최적 리드 전압(Optimal Read Bias)을 제공받을 수 있다. 이상 분포 검출부(212)는 최적 리드 전압(Optimal Read Bias)과, 리드 정보 저장부(213)에 저장된 리드 관련 정보를 기초로 선택된 메모리 셀들의 문턱전압 분포가 비정상 분포인지 여부를 판단할 수 있다. 이상 분포 검출부(212)는 비정상 분포를 검출하고, 비정상 분포가 검출되면, 리드 페일(FAIL)신호를 출력할 수 있다.
실시 예에서, 이상 분포 검출부(212)는 노멀 리드 전압에 따라 결정되는 각각의 상태들에 해당하는 셀 카운트 정보(213a)를 이용하여, 선택된 메모리 셀들의 문턱전압 분포가 비정상 분포인지를 결정할 수 있다. 예를 들어, 이상 분포 검출부(212)는 소거 상태(E)에 해당하는 메모리 셀들의 수가 미리 설정된 기준 값(예를 들어, 정상 상태의 50%)보다 작으면 선택된 메모리 셀들의 문턱전압 분포가 비정상 분포인 것으로 결정할 수 있다.
실시 예에서, 이상 분포 검출부(212)는 노멀 리드 전압에 따라 결정되는 각각의 상태들에 해당하는 셀 카운트 정보(213a)를 이용하여, 선택된 메모리 셀들의 문턱전압 분포가 비정상 분포인지를 결정할 수 있다. 예를 들어, 이상 분포 검출부(212)는 최상위 리드 전압인 제3 리드 전압(R3)보다 높은 문턱전압을 갖는 메모리 셀들의 수가 미리 설정된 기준 값보다 작으면 선택된 메모리 셀들의 문턱전압 분포가 비정상 분포인 것으로 결정할 수 있다.
실시 예에서, 이상 분포 검출부(212)는 최적 리드 전압(Optimal Read Bias)이 신뢰구간에 포함되어 있는지에 따라 비정상 분포여부를 결정할 수 있다. 신뢰구간은 이상적인 문턱전압 분포에서 소거 상태(E), 제1 프로그램 상태(PV1), 제2 프로그램 상태(PV2) 및 제3 프로그램 상태(PV3) 각각의 문턱 전압 분포의 중앙 값들 사이의 범위일 수 있다. 신뢰구간은 리드 정보 저장부(213)의 리드 전압 범위 정보(213b)에 미리 저장되어 있을 수 있다. 이상 분포 검출부(212)는 최적 리드 전압(Optimal Read Bias)이 신뢰구간에 포함되지 않으면, 선택된 메모리 셀들의 문턱전압 분포가 비정상 분포인 것으로 결정할 수 있다.
실시 예에서, 이상 분포 검출부(212)는 최적 리드 전압(Optimal Read Bias) 간의 간격에 따라 비정상 분포를 감지할 수 있다. 예를 들어, 이상 분포 검출부(212)는 결정된 최적 리드 전압들 간의 간격이 최소 간격(Min Width)보다 좁거나, 최대 간격(Max Width)보다 넓은 경우, 비정상 분포로 결정할 수 있다. 최소 간격(Min Width) 및 최대 간격(Max Width)은 리드 정보 저장부(213)의 리드 전압 간격 정보(213c)에 미리 저장되어 있을 수 있다.
리드 정보 저장부(213)는 리드 관련 정보를 저장할 수 있다. 리드 관련 정보는 리드 동작의 수행에 따라 획득될 수 있다. 또는 리드 관련 정보는 사전에 미리 저장되어 있을 수 있다.
리드 정보 저장부(213)는 셀카운트 정보(213a), 리드 전압 범위 정보(213b) 및 리드 전압 간격 정보(213c) 중 적어도 어느 하나를 저장할 수 있다.
셀카운트 정보(213a)는 리드 전압이 인가되었을 때, 턴 온되는 온(On) 셀 또는 턴 오프되는 오프(OFF) 셀들의 수에 관한 정보일 수 있다.
리드 전압 범위 정보(213b)는 최적 리드 전압(Optimal Read Bias)이 존재하여야 하는 신뢰구간에 관한 정보일 수 있다.
리드 전압 간격 정보(213c)는 최적 리드 전압(Optimal Read Bias)간의 최소 간격(Min Width) 및 최대 간격(Max Width)에 관한 정보일 수 있다.
실시 예에서, 리드 페일 제어부(210)는 ECC엔진(220)에 하드 디시젼 데이터 또는 소프트 디시젼 데이터를 제공할 수 있다. ECC엔진(220)은 도 2를 참조하여 설명된 ECC엔진(220)일 수 있다. ECC 디코더는 하드 디시젼 데이터 또는 소프트 디시젼 데이터에 대한 하드 디코딩 또는 소프트 디코딩을 각각 수행하고, 그 결과를 리드 페일 제어부(210)에 제공할 수 있다.
본 발명의 실시 예에 따라 메모리 컨트롤러는 선택된 메모리 셀들의 문턱 전압 분포가 비정상 분포인 경우를 감지할 수 있다. 메모리 컨트로러는 비정산 분포인 경우, 에러 정정 디코딩을 수행하지 않고, 리드 페일로 처리하여, 불필요한 에러 정정 디코딩 동작이 수행되는 것을 방지할 수 있다.
다양한 실시 예에서, 비정상 분포의 유형에 따라 메모리 컨트롤러는 에러 처리 동작을 상이하게 적용할 수 있다. 예를 들어, 비정상 분포들 중 서든 파워 오프(Sudden Power Off)가 발생한 경우로 판단되는 경우, SPO에 대한 처리를 수행함으로써, 해당 메모리 블록이 베드 블록 처리되는 것을 방지할 수 있다. 또는 비정상 분포들 중 SPO가 아닌 경우에는 배드 블록으로 처리할 수 있을 것이다.
도 11은 도 1의 메모리 장치(100)의 구조를 설명하기 위한 도면이다.
도 11을 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 주변 회로(120) 및 제어 로직(130)을 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 어드레스 디코더(121)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(123)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 복수의 메모리 셀들은 동일 워드라인에 연결된 메모리 셀들을 하나의 페이지로 정의된다. 즉 메모리 셀 어레이(110)는 다수의 페이지로 구성된다. 실시 예에서, 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 더미 셀들을 포함할 수 있다. 더미 셀들은 드레인 선택 트랜지스터와 메모리 셀들 사이와 소스 선택 트랜지스터와 메모리 셀들 사이에 적어도 하나 이상 직렬로 연결될 수 있다.
메모리 장치(100)의 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 있다.
주변 회로(120)는 어드레스 디코더(121), 전압 발생기(122), 읽기 및 쓰기 회로(123) 및 데이터 입출력 회로(124)를 포함할 수 있다.
주변 회로(120)는 메모리 셀 어레이(110)를 구동한다. 예를 들어 주변 회로(120)는 프로그램 동작, 리드 동작 및 소거 동작을 수행하도록 메모리 셀 어레이(110)를 구동할 수 있다.
어드레스 디코더(121)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 행 라인들(RL)은 드레인 선택 라인들, 워드 라인들, 소스 선택 라인들 및 공통 소스 라인을 포함할 수 있다. 실시 예에서, 워드 라인들은 노멀 워드 라인들과 더미 워드 라인들을 포함할 수 있다. 실시 예에서, 행 라인들(RL)은 파이프 선택 라인을 더 포함할 수 있다.
어드레스 디코더(121)는 제어 로직(130)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(121)는 제어 로직(130)으로부터 어드레스(ADDR)를 수신한다.
어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 블록 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록을 선택한다. 어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 행 어드레스에 따라 전압 발생기(122)로부터 제공받은 전압들을 적어도 하나의 워드 라인(WL)에 인가하여 선택된 메모리 블록의 적어도 하나의 워드 라인을 선택할 수 있다.
프로그램 동작 시에, 어드레스 디코더(121)는 선택된 워드 라인에 프로그램 전압을 인가하고 비선택된 워드 라인들에 프로그램 전압보다 낮은 레벨의 패스 전압을 인가할 것이다. 프로그램 검증 동작 시에, 어드레스 디코더(121)는 선택된 워드 라인에 검증 전압을 인가하고 비선택된 워드 라인들에 검증 전압보다 높은 검증 패스 전압을 인가할 것이다.
리드 동작 시에, 어드레스 디코더(121)는 선택된 워드 라인에 읽기 전압을 인가하고, 비선택된 워드 라인들에 읽기 전압보다 높은 패스 전압을 인가할 것이다.
실시 예에서, 메모리 장치(100)의 소거 동작은 메모리 블록 단위로 수행된다. 소거 동작 시에 메모리 장치(100)에 입력되는 어드레스(ADDR)는 블록 어드레스를 포함한다. 어드레스 디코더(121)는 블록 어드레스를 디코딩하고, 디코딩된 블록 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다. 소거 동작 시, 어드레스 디코더(121)는 선택된 메모리 블록에 입력되는 워드 라인들에 접지 전압을 인가할 수 있다.
실시 예에서, 어드레스 디코더(121)는 전달된 어드레스(ADDR) 중 열 어드레스를 디코딩하도록 구성될 수 있다. 디코딩된 열 어드레스(DCA)는 읽기 및 쓰기 회로(123)에 전달될 수 있다. 예시적으로, 어드레스 디코더(121)는 행 디코더, 열 디코더, 어드레스 버퍼 등과 같은 구성 요소들을 포함할 수 있다.
전압 발생기(122)는 메모리 장치(100)에 공급되는 외부 전원 전압을 이용하여 복수의 전압들을 발생하도록 구성된다. 전압 발생기(122)는 제어 로직(130)의 제어에 응답하여 동작한다.
실시 예로서, 전압 발생기(122)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 발생기(122)에서 생성된 내부 전원 전압은 메모리 장치(100)의 동작 전압으로서 사용된다.
실시 예로서, 전압 발생기(122)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 전압들을 생성할 수 있다. 전압 발생기(122)는 메모리 장치(100)에서 요구되는 다양한 전압들을 생성하도록 구성될 수 있다. 예를 들어, 전압 발생기(122)는 복수의 프로그램 전압들, 복수의 패스 전압들, 복수의 선택 읽기 전압들, 복수의 비선택 읽기 전압들을 생성할 수 있다.
예를 들면, 전압 발생기(122)는 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(130)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다.
생성된 복수의 전압들은 어드레스 디코더(121)에 의해 메모리 셀 어레이(110)에 공급될 수 있다.
읽기 및 쓰기 회로(123)는 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)을 포함한다. 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 제어 로직 (130)의 제어에 응답하여 동작한다.
제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(124)와 데이터를 통신한다. 프로그램 시에, 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(124) 및 데이터 라인들(DL)을 통해 저장될 데이터(DATA)를 수신한다.
프로그램 동작 시, 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 워드 라인에 프로그램 펄스가 인가될 때, 저장될 데이터(DATA)를 데이터 입출력 회로(124)를 통해 수신한 데이터(DATA)를 비트 라인들(BL1~BLm)을 통해 선택된 메모리 셀들에 전달할 것이다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램 된다. 프로그램 허용 전압(예를 들면, 접지 전압)이 인가되는 비트 라인과 연결된 메모리 셀은 상승된 문턱 전압을 가질 것이다. 프로그램 금지 전압(예를 들면, 전원 전압)이 인가되는 비트 라인과 연결된 메모리 셀의 문턱 전압은 유지될 것이다. 프로그램 검증 동작 시에, 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 메모리 셀들로부터 비트 라인들(BL1~BLm)을 통해 페이지 데이터를 읽는다.
리드 동작 시, 읽기 및 쓰기 회로(123)는 선택된 페이지의 메모리 셀들로부터 비트 라인들(BL)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 데이터 입출력 회로(124)로 출력한다.
소거 동작 시에, 읽기 및 쓰기 회로(123)는 비트 라인들(BL)을 플로팅(floating) 시킬 수 있다. 실시 예로서, 읽기 및 쓰기 회로(123)는 열 선택 회로를 포함할 수 있다.
데이터 입출력 회로(124)는 데이터 라인들(DL)을 통해 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)에 연결된다. 데이터 입출력 회로(124)는 제어 로직(130)의 제어에 응답하여 동작한다.
데이터 입출력 회로(124)는 입력되는 데이터를 수신하는 복수의 입출력 버퍼들(미도시)을 포함할 수 있다. 프로그램 동작시, 데이터 입출력 회로(124)는 외부 컨트롤러(미도시)로부터 저장될 데이터(DATA)를 수신한다. 데이터 입출력 회로(124)는 리드 동작 시, 읽기 및 쓰기 회로(123)에 포함된 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)로부터 전달된 데이터를 외부 컨트롤러로 출력한다.
제어 로직(130)은 어드레스 디코더(121), 전압 발생기(122), 읽기 및 쓰기 회로(123) 및 데이터 입출력 회로(124)에 연결될 수 있다. 제어 로직(130)은 메모리 장치(100)의 제반 동작을 제어하도록 구성될 수 있다. 제어 로직(130)은 외부 장치로부터 전달되는 커맨드(CMD)에 응답하여 동작할 수 있다.
도 12는 도 11의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 12를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 가질 수 있다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 13 및 도 14를 참조하여 더 상세히 설명된다.
도 13은 도 12의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 13을 참조하면 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시 예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 메모리 블록(BLKa) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 13에서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)을 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다.
실시 예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 13에서, 제 1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결되어 있다. 제 2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결되어 있다.
다른 실시 예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
제 1 내지 제 n 메모리 셀들(MC1~MCn)은 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트 라인에 연결된다. 도 9에서, 제 1 열의 셀 스트링들(CS11, CS21)은 제 1 비트 라인(BL1)에 연결되어 있다. 제 m 열의 셀 스트링들(CS1m, CS2m)은 제 m 비트 라인(BLm)에 연결되어 있다.
행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제 1 행의 셀 스트링들(CS11~CS1m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제 2 행의 셀 스트링들(CS21~CS2m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCp) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MCp+1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKa)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKa)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKa)의 크기는 감소하는 반면 메모리 블록(BLKa)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKa)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 14는 도 12의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 14를 참조하면 메모리 블록(BLKb)은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 메모리 블록(BLK1') 하부의 기판(미도시) 위에 적층된, 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn) 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
각 셀 스트링의 소스 선택 트랜지스터(SST)은 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결된다. 제 1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결된다. 제 2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결된다. 다른 실시 예로서, 셀 스트링들(CS11'~CS1m', CS21'~CS2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)과 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 14의 메모리 블록(BLKb)은 도 13의 메모리 블록(BLKa)과 유사한 등가 회로를 갖는다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCn) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MC1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKb)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKb)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKb)의 크기는 감소하는 반면 메모리 블록(BLKb)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKb)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 15는 도 11의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKc)의 실시 예를 보여주는 회로도이다.
도 15를 참조하면, 메모리 블록(BKLc)은 복수의 스트링들(SR)을 포함한다. 복수의 스트링들(SR)은 복수의 비트 라인들(BL1~BLn)에 각각 연결될 수 있다. 각 스트링(SR)은 소스 선택 트랜지스터(SST), 메모리 셀들(MC), 그리고 드레인 선택 트랜지스터(DST)를 포함한다.
각 스트링(SR)의 소스 선택 트랜지스터(SST)는 메모리 셀들(MC) 및 공통 소스 라인(CSL)의 사이에 연결된다. 복수의 스트링들(SR)의 소스 선택 트랜지스터들(SST)은 공통 소스 라인(CSL)에 공통으로 연결된다.
각 스트링(SR)의 드레인 선택 트랜지스터(DST)는 메모리 셀들(MC) 및 비트 라인(BL)의 사이에 연결된다. 복수의 스트링들(SR)의 드레인 선택 트랜지스터들(DST)은 복수의 비트 라인들(BL1~BLn)에 각각 연결된다.
각 스트링(SR)에서, 소스 선택 트랜지스터(SST) 및 드레인 선택 트랜지스터(DST) 사이에 복수의 메모리 셀들(MC)이 제공된다. 각 스트링(SR)에서, 복수의 메모리 셀들(MC)은 직렬 연결될 수 있다.
복수의 스트링들(SR)에서, 공통 소스 라인(CSL)으로부터 동일한 순서에 위치한 메모리 셀들(MC)은 하나의 워드 라인에 공통으로 연결될 수 있다. 복수의 스트링들(SR)의 메모리 셀들(MC)은 복수의 워드 라인들(WL1~WLm)에 연결될 수 있다.
메모리 블록(BLKc)에서, 소거는 메모리 블록 단위로 수행될 수 있다. 메모리 블록 단위로 소거가 수행될 때, 메모리 블록(BLKc)의 모든 메모리 셀들(MC)이 하나의 소거 요청에 따라 동시에 소거될 수 있다.
도 16은 도 1의 메모리 컨트롤러(200)의 다른 실시 예를 설명하기 위한 도면이다.
메모리 컨트롤러(1000)는 호스트(Host) 및 메모리 장치에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 메모리 컨트롤러(1000)는 메모리 장치를 액세스하도록 구성된다. 예를 들면, 메모리 컨트롤러(1000)는 메모리 장치의 쓰기, 읽기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 메모리 컨트롤러(1000)는 메모리 장치 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(1000)는 메모리 장치를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
도 16을 참조하면, 메모리 컨트롤러(1000)는 프로세서부(Processor; 1010), 메모리 버퍼부(Memory Buffer; 1020), 에러 정정부(ECC; 1030), 호스트 인터페이스(Host Interface; 1040), 버퍼 제어부(Buffer Control Circuit; 1050), 메모리 인터페이스(Memory Interface; 1060) 그리고 버스(Bus; 1070)를 포함할 수 있다.
버스(1070)는 메모리 컨트롤러(1000)의 구성 요소들 사이에 채널(channel)을 제공하도록 구성될 수 있다.
프로세서부(1010)는 메모리 컨트롤러(1000)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서부(1010)는 호스트 인터페이스(1040)를 통해 외부의 호스트와 통신하고, 메모리 인터페이스(1060)를 통해 메모리 장치와 통신할 수 있다. 또한 프로세서부(1010)는 버퍼 제어부(1050)를 통해 메모리 버퍼부(1020)와 통신할 수 있다. 프로세서부(1010)는 메모리 버퍼부(1020)를 동작 메모리, 캐시 메모리(cache memory) 또는 버퍼 메모리(buffer memory)로 사용하여 저장 장치의 동작을 제어할 수 있다.
프로세서부(1010)는 플래시 변환 계층(FTL)의 기능을 수행할 수 있다. 프로세서부(1010)는 플래시 변환 계층(FTL)을 통해 호스트가 제공한 논리 블록 어드레스(logical block address, LBA)를 물리 블록 어드레스(physical block address, PBA)로 변환할 수 있다. 플래시 변환 계층(FTL)은 맵핑 테이블을 이용하여 논리 블록 어드레스(LBA)를 입력 받아, 물리 블록 어드레스(PBA)로 변환시킬 수 있다. 플래시 변환 계층의 주소 맵핑 방법에는 맵핑 단위에 따라 여러 가지가 있다. 대표적인 어드레스 맵핑 방법에는 페이지 맵핑 방법(Page mapping method), 블록 맵핑 방법(Block mapping method), 그리고 혼합 맵핑 방법(Hybrid mapping method)이 있다.
프로세서부(1010)는 호스트(Host)로부터 수신된 데이터를 랜더마이즈하도록 구성된다. 예를 들면, 프로세서부(1010)는 랜더마이징 시드(seed)를 이용하여 호스트(Host)로부터 수신된 데이터를 랜더마이즈할 것이다. 랜더마이즈된 데이터는 저장될 데이터로서 메모리 장치에 제공되어 메모리 셀 어레이에 프로그램된다.
프로세서부(1010)는 리드 동작 시 메모리 장치로부터 수신된 데이터를 디랜더마이즈하도록 구성된다. 예를 들면, 프로세서부(1010)는 디랜더마이징 시드를 이용하여 메모리 장치로부터 수신된 데이터를 디랜더마이즈할 것이다. 디랜더마이즈된 데이터는 호스트(Host)로 출력될 것이다.
실시 예로서, 프로세서부(1010)는 소프트웨어(software) 또는 펌웨어(firmware)를 구동함으로써 랜더마이즈 및 디랜더마이즈를 수행할 수 있다.
실시 예에서, 프로세서부(1010)는 도 1을 참조하여 설명된 리드 페일 제어부(210)의 비정상 분포 감지동작을 수행할 수 있다.
메모리 버퍼부(1020)는 프로세서부(1010)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. 메모리 버퍼부(1020)는 프로세서부(1010)가 실행하는 코드들 및 커맨드들을 저장할 수 있다. 메모리 버퍼부(1020)는 프로세서부(1010)에 의해 처리되는 데이터를 저장할 수 있다. 메모리 버퍼부(1020)는 SRAM(Static RAM), 또는 DRAM(Dynamic RAM)을 포함할 수 있다.
에러 정정부(1030)는 에러 정정을 수행할 수 있다. 에러 정정부(1030)는 메모리 인터페이스(1060)를 통해 메모리 장치에 기입될 데이터에 기반하여 에러 정정 인코딩(ECC encoding)을 수행할 수 있다. 에러 정정 인코딩 된 데이터는 메모리 인터페이스(1060)를 통해 메모리 장치로 전달될 수 있다. 에러 정정부(1030)는 메모리 장치로부터 메모리 인터페이스(1060)를 통해 수신되는 데이터에 대해 에러 정정 디코딩(ECC decoding)을 수행할 수 있다. 예시적으로, 에러 정정부(1030)는 메모리 인터페이스(1060)의 구성 요소로서 메모리 인터페이스(1060)에 포함될 수 있다.
호스트 인터페이스(1040)는 프로세서부(1010)의 제어에 따라, 외부의 호스트와 통신하도록 구성된다. 호스트 인터페이스(1040)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 통신하도록 구성될 수 있다.
버퍼 제어부(1050)는 프로세서부(1010)의 제어에 따라, 메모리 버퍼부(1020)를 제어하도록 구성된다.
메모리 인터페이스(1060)는 프로세서부(1010)의 제어에 따라, 메모리 장치와 통신하도록 구성된다. 메모리 인터페이스(1060)는 채널을 통해 커맨드, 어드레스 및 데이터를 메모리 장치와 통신할 수 있다.
예시적으로, 메모리 컨트롤러(1000)는 메모리 버퍼부(1020) 및 버퍼 제어부(1050)를 포함하지 않을 수 있다.
예시적으로, 프로세서부(1010)는 코드들을 이용하여 메모리 컨트롤러(1000)의 동작을 제어할 수 있다. 프로세서부(1010)는 메모리 컨트롤러(1000)의 내부에 제공되는 불휘발성 메모리 장치(예를 들어, Read Only Memory)로부터 코드들을 로드할 수 있다. 다른 예로서, 프로세서부(1010)는 메모리 장치로부터 메모리 인터페이스(1060)를 통해 코드들을 로드(load)할 수 있다.
예시적으로, 메모리 컨트롤러(1000)의 버스(1070)는 제어 버스(control bus) 및 데이터 버스(data bus)로 구분될 수 있다. 데이터 버스는 메모리 컨트롤러(1000) 내에서 데이터를 전송하고, 제어 버스는 메모리 컨트롤러(1000) 내에서 커맨드, 어드레스와 같은 제어 정보를 전송하도록 구성될 수 있다. 데이터 버스와 제어 버스는 서로 분리되며, 상호간에 간섭하거나 영향을 주지 않을 수 있다. 데이터 버스는 호스트 인터페이스(1040), 버퍼 제어부(1050), 에러 정정부(1030) 및 메모리 인터페이스(1060)에 연결될 수 있다. 제어 버스는 호스트 인터페이스(1040), 프로세서부(1010), 버퍼 제어부(1050), 메모리 버퍼부(1020) 및 메모리 인터페이스(1060)에 연결될 수 있다.
도 17은 본 발명의 실시 예에 따른 저장 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 17을 참조하면, 메모리 카드 시스템(2000)은 메모리 컨트롤러(2100), 메모리 장치 (2200), 및 커넥터(2300)를 포함한다.
메모리 컨트롤러(2100)는 메모리 장치(2200)와 연결된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 액세스하도록 구성된다. 예를 들어, 메모리 컨트롤러(2100)는 메모리 장치(2200)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 메모리 컨트롤러(2100)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)와 동일하게 구현될 수 있다.
예시적으로, 메모리 컨트롤러(2100)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
메모리 컨트롤러(2100)는 커넥터(2300)를 통해 외부 장치와 통신할 수 있다. 메모리 컨트롤러(2100)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 메모리 컨트롤러(2100)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다. 예시적으로, 커넥터(2300)는 상술된 다양한 통신 규격들 중 적어도 하나에 의해 정의될 수 있다.
예시적으로, 메모리 장치(2200)는 EEPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(Spin-Torque Magnetic RAM) 등과 같은 다양한 불휘발성 메모리 소자들로 구현될 수 있다.
메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 범용 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 18은 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.
도 18을 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함한다. SSD(3200)는 신호 커넥터(3001)를 통해 호스트(3100)와 신호(SIG)를 주고 받고, 전원 커넥터(3002)를 통해 전원(PWR)을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 복수의 플래시 메모리들(3221~322n), 보조 전원 장치(3230), 및 버퍼 메모리(3240)를 포함한다.
실시 예에서, SSD 컨트롤러(3210)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)의 기능을 수행할 수 있다.
SSD 컨트롤러(3210)는 호스트(3100)로부터 수신된 신호(SIG)에 응답하여 복수의 플래시 메모리들(3221~322n)을 제어할 수 있다. 예시적으로, 신호(SIG)는 호스트(3100) 및 SSD(3200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호(SIG)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.
보조 전원 장치(3230)는 전원 커넥터(3002)를 통해 호스트(3100)와 연결된다. 보조 전원 장치(3230)는 호스트(3100)로부터 전원(PWR)을 입력받고, 충전할 수 있다. 보조 전원 장치(3230)는 호스트(3100)로부터의 전원 공급이 원활하지 않을 경우, SSD(3200)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(3230)는 SSD(3200) 내에 위치할 수도 있고, SSD(3200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(3230)는 메인 보드에 위치하며, SSD(3200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(3240)는 SSD(3200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(3240)는 호스트(3100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(3221~322n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(3221~322n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(3240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 불휘발성 메모리들을 포함할 수 있다.
도 19는 본 발명의 실시 예에 따른 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
도 19를 참조하면, 사용자 시스템(4000)은 애플리케이션 프로세서(4100), 메모리 모듈(4200), 네트워크 모듈(4300), 스토리지 모듈(4400), 및 사용자 인터페이스(4500)를 포함한다.
애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들, 운영체제(OS; Operating System), 또는 사용자 프로그램 등을 구동시킬 수 있다. 예시적으로, 애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 애플리케이션 프로세서(4100)는 시스템-온-칩(SoC; System-on-Chip)으로 제공될 수 있다.
메모리 모듈(4200)은 사용자 시스템(4000)의 주 메모리, 동작 메모리, 버퍼 메모리, 또는 캐쉬 메모리로 동작할 수 있다. 메모리 모듈(4200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR3 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 불휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예시적으로 애플리케이션 프로세서(4100) 및 메모리 모듈(4200)은 POP(Package on Package)를 기반으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다.
네트워크 모듈(4300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(4300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, Wi-Fi 등과 같은 무선 통신을 지원할 수 있다. 예시적으로, 네트워크 모듈(4300)은 애플리케이션 프로세서(4100)에 포함될 수 있다.
스토리지 모듈(4400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(4400)은 애플리케이션 프로세서(4100)로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(4400)은 스토리지 모듈(4400)에 저장된 데이터를 애플리케이션 프로세서(4100)로 전송할 수 있다. 예시적으로, 스토리지 모듈(4400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 불휘발성 반도체 메모리 소자로 구현될 수 있다. 예시적으로, 스토리지 모듈(4400)은 사용자 시스템(4000)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다.
예시적으로, 스토리지 모듈(4400)은 복수의 불휘발성 메모리 장치들을 포함할 수 있고, 복수의 불휘발성 메모리 장치들은 도 11 내지 도 15를 참조하여 설명된 메모리 장치와 동일하게 동작할 수 있다. 스토리지 모듈(4400)은 도 1을 참조하여 설명된 저장 장치(50)와 동일하게 동작할 수 있다.
사용자 인터페이스(4500)는 애플리케이션 프로세서(4100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(4500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(4500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
이상과 같이 본 발명은 비록 한정된 실시 예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시 예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 실시 예들에서, 모든 단계는 선택적으로 수행의 대상이 되거나 생략의 대상이 될 수 있다. 또한 각 실시 예에서 단계들은 반드시 순서대로 일어날 필요는 없으며, 뒤바뀔 수 있다. 한편, 본 명세서와 도면에 개시된 본 명세서의 실시 예들은 본 명세서의 기술 내용을 쉽게 설명하고 본 명세서의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 명세서의 범위를 한정하고자 하는 것은 아니다. 즉 본 명세서의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
한편, 본 명세서와 도면에는 본 발명의 바람직한 실시 예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
50: 저장 장치
100: 메모리 장치
200: 메모리 컨트롤러
210: 리드 페일 제어부
300: 호스트

Claims (20)

  1. 문턱전압의 크기에 따라 구분되는 소거 상태 및 제1 프로그램 상태 내지 제n 프로그램 상태(n은 1보다 큰 자연수) 중 어느 하나의 상태를 갖는 선택된 메모리 셀들에 대한 리드 동작을 수행하는 메모리 컨트롤러에 있어서,
    상기 리드 동작이 페일되면, 상기 선택된 메모리 셀들을 리드할 최적 리드 전압들을 결정하기 위한 어시스트 리드 동작을 수행하고, 상기 리드 동작 및 어시스트 리드 동작에 따라 획득된 리드 관련 정보를 기초로 상기 선택된 메모리 셀들의 문턱전압 분포가 비정상 분포인지 여부를 판단하는 리드 페일 결정부; 및
    상기 선택된 메모리 셀들의 문턱전압 분포가 비정상 분포인지 여부에 따라 상기 최적 리드 전압들로 상기 선택된 메모리 셀들을 리드한 하드 디시젼 데이터에 대해 에러 정정 디코딩을 수행하는 에러 정정 엔진;을 포함하는 메모리 컨트롤러.
  2. 제 1항에 있어서, 상기 리드 페일 결정부는,
    상기 메모리 셀들을 리드한 리드 데이터를 수신하고, 상기 리드 데이터를 이용하여 상기 최적 리드 전압들을 결정하는 리드 전압 결정부;
    상기 최적 리드 전압들 및 상기 리드 관련 정보에 따라 상기 선택된 메모리 셀들의 문턱전압 분포가 비정상 분포인지 여부를 검출하는 이상 분포 검출부; 및
    상기 리드 관련 정보를 저장하는 리드 정보 저장부;를 포함하는 메모리 컨트롤러.
  3. 제 2항에 있어서, 상기 이상 분포 검출부는,
    상기 리드 동작에 사용된 노멀 리드 전압에 따라 결정되는 상기 소거 상태 및 제1 프로그램 상태 내지 제n 프로그램 상태 각각에 해당하는 메모리 셀들 수에 관한 셀 카운트 정보를 기초로 상기 선택된 메모리 셀들의 문턱전압 분포가 비정상 분포인지 여부를 검출하는 메모리 컨트롤러.
  4. 제 3항에 있어서, 상기 이상 분포 검출부는,
    상기 노멀 리드 전압으로 결정된 상기 소거 상태에 해당하는 메모리 셀들의 수가 미리 설정된 미리 설정된 제1 기준값보다 작으면, 상기 선택된 메모리 셀들의 문턱전압 분포가 비정상 분포인 것으로 결정하는 메모리 컨트롤러.
  5. 제 3항에 있어서, 상기 이상 분포 검출부는,
    상기 노멀 리드 전압으로 결정된 상기 제n 프로그램 상태에 속하는 메모리 셀들의 수가 미리 설정된 제2 기준값보다 작으면 상기 선택된 메모리 셀들의 문턱전압 분포가 비정상 분포인 것으로 결정하는 메모리 컨트롤러.
  6. 제 3항에 있어서, 상기 이상 분포 검출부는,
    상기 노멀 리드 전압 중 최상위 리드 전압보다 높은 문턱전압을 갖는 메모리 셀들의 수가 미리 설정된 제2 기준값보다 작으면 상기 선택된 메모리 셀들의 문턱전압 분포가 비정상 분포인 것으로 결정하는 메모리 컨트롤러.
  7. 제 2항에 있어서, 상기 이상 분포 검출부는,
    상기 최적 리드 전압들이 미리 저장된 신뢰구간에 속하는지에 따라 상기 선택된 메모리 셀들의 문턱전압 분포가 비정상 분포인지 여부를 검출하는 메모리 컨트롤러.
  8. 제 7항에 있어서, 상기 이상 분포 검출부는,
    상기 신뢰구간은 상기 소거 상태 및 제1 프로그램 상태 내지 제n 프로그램 상태(n은 1보다 큰 자연수) 각각에 대응하는 문턱 전압 분포들의 중앙 값들 사이의 구간들로 구성되는 메모리 컨트롤러.
  9. 제 7항에 있어서, 상기 이상 분포 검출부는,
    상기 최적 리드 전압들이 상기 신뢰구간을 벗어나면 상기 선택된 메모리 셀들의 문턱전압 분포가 비정상 분포인 것으로 결정하는 메모리 컨트롤러.
  10. 제 2항에 있어서, 상기 이상 분포 검출부는,
    상기 최적 리드 전압들의 간격이 미리 설정된 최소 간격보다 좁거나 최대 간격보다 넓으면, 상기 선택된 메모리 셀들의 문턱전압 분포가 비정상 분포인 것으로 결정하는 메모리 컨트롤러.
  11. 제 2항에 있어서, 상기 리드 정보 저장부는,
    리드 전압이 인가되었을 때, 턴 온되는 온 셀 또는 턴 오프되는 오프 셀들의 수에 관한 정보인 셀카운트 정보, 상기 최적 리드 전압들이 존재하여야 하는 신뢰구간에 관한 정보인 리드 전압 범위 정보 및 상기 최적 리드 전압들 간의 최소 간격 및 최대 간격에 관한 정보인 리드 전압 간격 정보 중 적어도 어느 하나를 저장하는 메모리 컨트롤러.
  12. 제 1항에 있어서, 상기 에러 정정 엔진은,
    상기 선택된 메모리 셀들의 문턱전압 분포가 비정상 분포이면, 상기 에러 정정 디코딩을 생략하는 메모리 컨트롤러.
  13. 문턱전압의 크기에 따라 구분되는 소거 상태 및 제1 프로그램 상태 내지 제n 프로그램 상태(n은 1보다 큰 자연수) 중 어느 하나의 상태를 갖는 선택된 메모리 셀들에 대한 노멀 리드 동작을 수행하는 단계;
    상기 노멀 리드 동작이 페일되면, 상기 선택된 메모리 셀들을 리드할 최적 리드 전압들을 결정하기 위한 어시스트 리드 동작을 수행하는 단계;
    상기 노멀 리드 동작, 어시스트 리드 동작에 따라 획득된 리드 관련 정보를 기초로 상기 선택된 메모리 셀들의 문턱전압 분포가 비정상 분포인지 여부를 판단하는 단계; 및
    상기 선택된 메모리 셀들의 문턱전압 분포가 비정상 분포인지 여부에 따라 상기 최적 리드 전압들로 상기 선택된 메모리 셀들을 리드한 하드 디시젼 데이터에 대해 에러 정정 디코딩을 수행하는 단계;를 포함하는 메모리 컨트롤러의 동작 방법.
  14. 제 13항에 있어서, 상기 판단하는 단계는,
    상기 노멀 리드 동작에 사용된 노멀 리드 전압에 따라 결정되는 상기 소거 상태 및 제1 프로그램 상태 내지 제n 프로그램 상태 각각에 해당하는 메모리 셀들 수에 관한 셀 카운트 정보를 기초로 상기 선택된 메모리 셀들의 문턱전압 분포가 비정상 분포인지 여부를 결정하는 동작 방법.
  15. 제 13항에 있어서, 상기 판단하는 단계는,
    상기 노멀 리드 동작에 사용된 노멀 리드 전압으로 결정된 상기 소거 상태에 해당하는 메모리 셀들의 수가 미리 설정된 미리 설정된 제1 기준값보다 작으면, 상기 선택된 메모리 셀들의 문턱전압 분포가 비정상 분포인 것으로 결정하는 동작 방법.
  16. 제 13항에 있어서, 상기 판단하는 단계는,
    상기 노멀 리드 동작에 사용된 노멀 리드 전압으로 결정된 상기 제n 프로그램 상태에 속하는 메모리 셀들의 수가 미리 설정된 제2 기준값보다 작으면 상기 선택된 메모리 셀들의 문턱전압 분포가 비정상 분포인 것으로 결정하는 동작 방법.
  17. 제 13항에 있어서, 상기 판단하는 단계는,
    상기 노멀 리드 동작에 사용된 노멀 리드 전압 중 최상위 리드 전압보다 높은 문턱전압을 갖는 메모리 셀들의 수가 미리 설정된 제2 기준값보다 작으면 상기 선택된 메모리 셀들의 문턱전압 분포가 비정상 분포인 것으로 결정하는 동작 방법.
  18. 제 13항에 있어서, 상기 판단하는 단계는,
    상기 최적 리드 전압들이 미리 저장된 신뢰구간에 속하는지에 따라 상기 선택된 메모리 셀들의 문턱전압 분포가 비정상 분포인지 여부를 결정하는 동작 방법.
  19. 제 13항에 있어서, 상기 판단하는 단계는,
    상기 최적 리드 전압들의 간격이 미리 설정된 최소 간격보다 좁거나 최대 간격보다 넓으면, 상기 선택된 메모리 셀들의 문턱전압 분포가 비정상 분포인 것으로 결정하는 동작 방법.
  20. 제 13항에 있어서, 상기 에러 정정 디코딩을 수행하는 단계는,
    상기 선택된 메모리 셀들의 문턱전압 분포가 비정상 분포이면, 상기 에러 정정 디코딩을 생략하는 동작 방법.
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