KR20210076581A - 전자부품 내장기판 - Google Patents

전자부품 내장기판 Download PDF

Info

Publication number
KR20210076581A
KR20210076581A KR1020190167949A KR20190167949A KR20210076581A KR 20210076581 A KR20210076581 A KR 20210076581A KR 1020190167949 A KR1020190167949 A KR 1020190167949A KR 20190167949 A KR20190167949 A KR 20190167949A KR 20210076581 A KR20210076581 A KR 20210076581A
Authority
KR
South Korea
Prior art keywords
layer
core
build
electronic component
disposed
Prior art date
Application number
KR1020190167949A
Other languages
English (en)
Inventor
황미선
강덕만
장준형
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020190167949A priority Critical patent/KR20210076581A/ko
Priority to US16/820,172 priority patent/US11076487B2/en
Priority to CN202010449065.XA priority patent/CN112992800B/zh
Publication of KR20210076581A publication Critical patent/KR20210076581A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/315—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the encapsulation having a cavity
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/09—Use of materials for the conductive, e.g. metallic pattern
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0011—Working of insulating substrates or insulating layers
    • H05K3/0017—Etching of the substrate by chemical or physical means
    • H05K3/0026—Etching of the substrate by chemical or physical means by laser ablation
    • H05K3/0032—Etching of the substrate by chemical or physical means by laser ablation of organic insulating material
    • H05K3/0035—Etching of the substrate by chemical or physical means by laser ablation of organic insulating material of blind holes, i.e. having a metal layer at the bottom
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4697—Manufacturing multilayer circuits having cavities, e.g. for mounting components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H01L2224/02331—Multilayer structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02381—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/031—Manufacture and pre-treatment of the bonding area preform
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

본 개시는 제1절연바디, 및 상기 제1절연바디 상에 또는 내에 각각 배치된 복수 층의 코어 배선층을 포함하며, 두께 방향으로 상기 제1절연바디의 적어도 일부를 관통하며 하측에 스타퍼층이 배치된 캐비티를 갖는 코어 구조체; 및 상기 캐비티 내에 배치되며, 상기 스타퍼층에 부착된 전자부품; 을 포함하며, 상기 스타퍼층은, 상기 제1절연바디에 매립되며 상기 캐비티에 의하여 내측면의 적어도 일부가 상기 제1절연바디로부터 노출되는 제1금속층, 및 상기 제1금속층의 하측에 배치되며 상면의 적어도 일부가 상기 전자부품이 부착되는 상기 캐비티의 바닥면으로 제공되는 제2금속층을 포함하고, 상기 캐비티는 상기 제1금속층의 내측면 및 상기 제1절연바디의 내측면을 각각 제1벽면 및 제2벽면으로 가지며, 상기 제1벽면의 기울기와 상기 제2벽면의 기울기가 서로 다른, 전자부품 내장기판에 관한 것이다.

Description

전자부품 내장기판{SUBSTRATE WITH ELECTRONIC COMPONENT EMBEDDED THEREIN}
본 개시는 전자부품 내장기판에 관한 것이다.
최근 5G 시대가 도래하면서 스마트폰 메인보드에 실장해야 될 부품의 수가 증가하는 추세이다. 또한, 기존 4G LTE 통신과의 호환성을 유지하면서 5G 통신을 위한 안테나, 베이스밴드(Baseband) 모뎀 등의 부품을 메인보드에 추가로 실장할 공간 확보가 필요한 상황이다. 이에, 각 부품의 소형화 외에도, 기존 부품을 SiP(System in Package) 형태로 모듈화함으로써 소형화하는 것이 고려되고 있다.
본 개시의 여러 목적 중 하나는 전자부품 내장을 위한 캐비티의 풋(Foot) 사이즈 감소가 가능한 전자부품 내장기판을 제공하는 것이다.
본 개시의 여러 목적 중 다른 하나는 SiP 형태로 모듈화 및 소형화가 가능한 전자부품 내장기판을 제공하는 것이다.
본 개시를 통하여 제안하는 여러 해결 수단 중 캐비티 형성을 위하여 제공되는 스타퍼층으로 복수 층의 금속층을 이용하며, 이를 통하여 다단의 스타퍼 역할을 수행하여, 캐비티의 벽면의 기울기를 제어하는 것이다.
예를 들면, 본 개시에서 제안하는 일례에 따른 전자부품 내장기판은 제1절연바디, 및 상기 제1절연바디 상에 또는 내에 각각 배치된 복수 층의 코어 배선층을 포함하며, 두께 방향으로 상기 제1절연바디의 적어도 일부를 관통하며 하측에 스타퍼층이 배치된 캐비티를 갖는 코어 구조체; 및 상기 캐비티 내에 배치되며, 상기 스타퍼층에 부착된 전자부품; 을 포함하며, 상기 스타퍼층은, 상기 제1절연바디에 매립되며 상기 캐비티에 의하여 내측면의 적어도 일부가 상기 제1절연바디로부터 노출되는 제1금속층, 및 상기 제1금속층의 하측에 배치되며 상면의 적어도 일부가 상기 전자부품이 부착되는 상기 캐비티의 바닥면으로 제공되는 제2금속층을 포함하고, 상기 캐비티는 상기 제1금속층의 내측면 및 상기 제1절연바디의 내측면을 각각 제1벽면 및 제2벽면으로 가지며, 상기 제1벽면의 기울기와 상기 제2벽면의 기울기가 서로 다른 것일 수 있다.
본 개시를 통하여 제안하는 여러 해결 수단 중 다른 하나는 전자부품 내장기판 상에 표면실장 부품을 배치하여 모듈화 구조를 도입하는 것이다.
예를 들면, 상술한 일례에 따른 전자부품 내장기판의 구조 상에는 전기연결금속을 통하여 하나 이상의 표면실장 부품이 실장될 수 있다.
본 개시의 여러 효과 중 일 효과로서 전자부품 내장을 위한 캐비티의 풋 사이즈 감소가 가능한 전자부품 내장기판을 제공할 수 있다.
본 개시의 여러 목적 중 다른 일 효과로서 SiP 형태로 모듈화 및 소형화가 가능한 전자부품 내장기판을 제공할 수 있다.
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도 3은 전자부품 내장기판의 일례를 개략적으로 나타낸 단면도다.
도 4는 도 3의 전자부품 내장기판의 개략적인 Ⅰ-Ⅰ' 절단 평면도다.
도 5는 도 3의 전자부품 내장기판의 R 영역의 개략적은 확대 단면도다.
도 6은 도 3의 전자부품 내장기판의 R 영역을 전자현미경으로 보았을 때의 개략적인 확대 단면 사진이다.
도 7은 도 3의 전자부품 내장기판의 R 영역을 금속층을 강조하여 전자현미경으로 보았을 때의 개략적인 확대 단면 사진이다.
도 8 내지 도 10은 도 3의 전자부품 내장기판의 제조 일례를 개략적으로 나타낸 공정도다.
이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도다.
도면을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 전자부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 전자부품이 포함될 수 있음은 물론이다. 또한, 이들 전자부품(1020)이 서로 조합될 수 있음은 물론이다. 칩 관련부품(1020)은 상술한 칩이나 전자부품을 포함하는 패키지 형태일 수도 있다.
네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련 전자부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함된다. 다만, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 칩 부품 형태의 수동소자 등이 포함될 수 있다. 또한, 기타부품(1040)이 칩 관련 전자부품(1020) 및/또는 네트워크 관련 전자부품(1030)과 서로 조합될 수도 있음은 물론이다.
전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 전자부품을 포함할 수 있다. 다른 전자부품의 예를 들면, 카메라 모듈(1050), 안테나 모듈(1060), 디스플레이(1070), 배터리(1080) 등이 있다. 다만, 이에 한정되는 것은 아니고, 오디오 코덱, 비디오 코덱, 전력 증폭기, 나침반, 가속도계, 자이로스코프, 스피커, 대량 저장 장치(예컨대, 하드디스크 드라이브), CD(compact disk), DVD(digital versatile disk) 등일 수도 있다. 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 전자부품 등이 포함될 수 있음은 물론이다.
전자기기(1000)는, 스마트폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도면을 참조하면, 전자기기는, 예를 들면, 스마트폰(1100)일 수 있다. 스마트폰(1100)의 내부에는 메인보드(1110)가 수용되어 있으며, 이러한 메인보드(1110)에는 다양한 전자부품(1120)들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라 모듈(1130) 및/또는 스피커(1140)와 같이 메인보드(1110)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 전자부품이 내부에 수용되어 있다. 전자부품(1120) 중 일부는 상술한 칩 관련부품일 수 있으며, 예를 들면, 반도체 패키지(1121)일 수 있으나, 이에 한정되는 것은 아니다. 반도체 패키지(1121)는 다층 인쇄회로기판 내에 전자부품이 내장된 형태, 및/또는 전자부품이 표면실장 된 형태일 수 있으나, 이에 한정되는 것은 아니다. 한편, 전자기기는 반드시 스마트폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.
도 3은 전자부품 내장기판의 일례를 개략적으로 나타낸 단면도다.
도 4는 도 3의 전자부품 내장기판의 개략적인 Ⅰ-Ⅰ' 절단 평면도다.
도 5는 도 3의 전자부품 내장기판의 R 영역의 개략적은 확대 단면도다.
도 6은 도 3의 전자부품 내장기판의 R 영역을 전자현미경으로 보았을 때의 개략적인 확대 단면 사진이다.
도 7은 도 3의 전자부품 내장기판의 R 영역을 금속층을 강조하여 전자현미경으로 보았을 때의 개략적인 확대 단면 사진이다.
도면을 참조하면, 일례에 따른 전자부품 내장기판(100)은 코어 구조체(110), 전자부품(120), 빌드업 구조체(160), 제1패시베이션층(170) 및 제2패시베이션층(180)을 포함한다. 코어 구조체(110)는 두께 방향으로 제1절연바디(111a, 111b, 111c)의 일부(111a, 111c)를 관통하는 캐비티(110H)를 가진다. 캐비티(110H)의 하측에는 바닥면으로 스타퍼층(115)이 배치된다. 스타퍼층(115)은 복수 층의 금속층(115a, 115b)을 포함한다. 예를 들면, 스타퍼층(115)은 제1절연바디(111a, 111b, 111c)에 매립되며 캐비티(110H)에 의하여 내측면의 적어도 일부가 제1절연바디(111a, 111b, 111c)로부터 노출되는 제1금속층(115a), 및 제1금속층(115a)의 하측에 배치되며 상면의 적어도 일부가 전자부품(120)이 부착되는 캐비티(110H)의 바닥면으로 제공되는 제2금속층(115b)을 포함할 수 있다. 제1 및 제2금속층(115a, 115b)은 캐비티(110H) 형성 과정에서 2단 스타퍼로 기능할 수 있다. 따라서, 캐비티(110H)의 제1금속층(115a)의 내측면에 의하여 제공되는 제1벽면과, 캐비티(110H)의 제1절연바디(111a, 111b, 111c)의 내측면에 의하여 제공되는 제2벽면이, 서로 다른 기울기(α1, α2)를 가질 수 있다. 예를 들면, 제1벽면의 기울기(α1)는 제2벽면보다 기울기(α2)보다 더 클 수 있다.
한편, 상술한 바와 같이, 최근 기판 내에 능동부품 및/또는 수동부품을 내장하는 기술이 요구되고 있다. 이러한 전자부품 내장기판의 구조에 있어서, 대칭(Symmetric) 구조인 경우 비대칭(Asymmetric) 구조에 비하여 휨 제어가 상대적으로 용이한 장점을 갖는다. 다만, 불필요한 층 수를 없애면서, 전자부품의 두께를 충분히 확보하기 위해서는 비대칭 구조가 요구된다. 한편, 비대칭 구조의 기판에 전자부품을 내장 및 매립하기 위해서는 블라인드 형태의 캐비티를 형성하는 것이 필요하다. 이러한 캐비티 형성을 위하여 레이저 가공이나 블라스트 가공을 고려해볼 수 있으며, 이 경우 가공 깊이 조절을 위하여 금속 재질의 스타퍼층이 요구될 수 있다. 블라인드 캐비티의 경우, 가공 결과 탑 사이즈와 바텀 사이즈의 차이가 발생할 수 있으며, 이를 보통 풋이라 한다. 풋 사이즈가 클 경우, 패키지 면적 감소를 저해시키는 요인이 되는바, 풋 사이즈 감소가 중요해지고 있다.
반면, 일례에 따른 전자부품 내장기판(100)은 캐비티(110H) 형성을 위하여 바닥면을 제공하는 스타퍼층(115)이 복수 층의 금속층(115a, 115b)으로 구성되어 있으며, 이를 통하여 후술하는 공정에서 알 수 있듯이, 다단 형태의 스타퍼 기능을 수행할 수 있다. 그 결과, 캐비티(110H)의 벽면의 기울기(α1, α2)를 제어할 수 있다. 예를 들면, 캐비티(110H)의 제1금속층(115a)의 내측면에 의하여 제공되는 제1벽면과, 캐비티(110H)의 제1절연바디(111a, 111b, 111c)의 내측면에 의하여 제공되는 제2벽면이, 서로 다른 기울기(α1, α2)를 가질 수 있다. 예를 들면, 제1벽면의 기울기(α1)는 제2벽면보다 기울기(α2)보다 더 클 수 있다. 예를 들면, 제1벽면의 기울기(α1)는 대략 85° 이상으로 수직에 가까울 수 있으며, 제2벽면의 기울기(α2)는 대략 75° 이상으로, 제1벽면의 기울기(α1)보다는 작지만, 일반적인 블라인드 캐비티의 경우 보다는 기울기가 더 클 수 있다. 여기서, 제1 및 제2벽면의 기울기(α1, α2)는 캐비티(110H)에 노출되지 않은 밑면, 즉 제1절연바디(111a, 111b, 111c) 내의 밑면과 벽면이 이루는 각도로 판단한다. 제1벽면의 기울기(α1)가 제2벽면의 기울기(α2)보다 상대적으로 더 큰바, 풋을 효과적으로 감소시킬 수 있고, 그 결과 패키지 사이즈 감소의 효과도 가질 수 있다. 제2벽면의 기울기(α2)가 제1벽면의 기울기(α1)보다 상대적으로 더 작되, 일반적인 블라인드 캐비티의 기울기보다는 큰바, 상술한 풋 감소 및 패키지 감소 효과를 크게 저해시키지 않으면서도, 전자부품(120)을 캐비티(110H)에 배치하기가 용이해지며, 따라서 전자부품(120) 배치 및 내장 공정의 효율을 개선시킬 수도 있다.
한편, 제1 및 제2금속층(115a, 115b)은 서로 다른 금속물질을 포함할 수 있다. 예를 들면, 제1 및 제2금속층(115a, 115b)의 금속물질은 서로 다른 에칭액에 의하여 선택적으로 제거가 가능할 수 있다. 이러한 관점에서, 제1금속층(115a)은 구리(Cu)를 포함할 수 있고, 제2금속층(115b)은 니켈(Ni)을 포함할 수 있다. 다만, 이에 한정되는 것은 아니며, 구리(Cu)/니켈(Ni) 조합 외에도 서로 다른 에칭률을 갖는 금속의 조합, 즉 서로 다른 에칭액에 의하여 선택적으로 제거가 가능한 조합이라면, 다른 금속물질의 조합이 이용될 수 있음은 물론이다. 이와 같은 조합의 금속물질을 이용하는 경우, 후술하는 공정에서와 같이 다중으로 캐비티(110H) 가공이 가능한바, 풋을 용이하게 제거할 수 있으며, 따라서 상술한 바와 같은 캐비티(110H)의 벽면의 기울기(α1, α2) 제어가 보다 용이할 수 있다.
한편, 제1금속층(115a)의 제1절연바디(111a, 111b, 111c)와 접하는 상면은 제2금속층(115b)과 접하는 하면보다 표면 거칠기가 더 클 수 있다. 표면 거칠기는, 예를 들면, 중심선 평균 거칠기(Ra) 및/또는 십점 평균 거칠기(Rz)일 수 있다. 이를 통하여, 제1금속층(115a)과 제1절연바디(111a, 111b, 111c) 사이의 이종 재료 접합력을 개선할 수 있으며, 계면 박리 등의 신뢰성 문제를 개선할 수 있다.
한편, 스타퍼층(115)은 제2금속층(115b)을 포함하며 캐비티(110H)에 의하여 제1절연바디(111a, 111b, 111c)로부터 노출된 중앙 영역과, 제1 및 제2금속층(115a, 115b)을 포함하며 제1절연바디(111a, 111b, 111c)에 매립된 테두리 영역을 가지며, 이때 중앙 영역에서의 스타퍼층(115)의 두께는 테두리 영역에서의 스타퍼층(115)의 두께보다 얇을 수 있다. 이는, 중앙 영역에서의 제1금속층(115a)의 경우는 공정 과정에서 에칭에 의하여 제거될 수 있기 때문이다.
이하, 도면을 참조하여 일례에 따른 전자부품 내장기판(100)에 포함되는 각각의 구성에 대하여 보다 자세히 설명한다.
코어 구조체(110)는 제1코어 절연층(111a), 제1코어 절연층(111a)의 하면 상에 각각 배치된 제1코어 배선층(112a) 및 스타퍼층(115), 제1코어 절연층(111a)의 상면 상에 배치된 제2코어 배선층(112b), 제1코어 절연층(111a)의 하면 상에 배치되며 제1코어 배선층(112a) 및 스타퍼층(115) 각각의 적어도 일부를 덮는 제2코어 절연층(111b), 제2코어 절연층(111b)의 하면 상에 배치된 제3코어 배선층(112c), 제1코어 절연층(111a)의 상면 상에 배치되며 제2코어 배선층(112b)의 적어도 일부를 덮는 제3코어 절연층(111c), 및 제3코어 절연층(111c)의 상면 상에 배치된 제4코어 배선층(112d)을 포함한다. 코어 구조체(110)는 제1코어 절연층(111a)을 관통하며 제1 및 제2코어 배선층(112a, 112b)을 연결하는 제1코어 비아층(113a), 제2코어 절연층(111b)을 관통하며 제1 및 제3코어 배선층(112a, 112c)을 연결하는 제2코어 비아층(113b), 및 제3코어 절연층(111c)을 관통하며 제2 및 제4코어 배선층(112b, 112d)을 연결하는 제3코어 비아층(113a)을 더 포함한다.
코어 구조체(110)는 구체적인 재료에 따라 전자부품 내장기판(100)의 강성을 보다 개선시킬 수 있으며, 제1빌드업 절연층(130)의 두께 균일성 확보 등의 역할을 수행할 수 있다. 또한, 코어 구조체(110)는 제1 내지 제4코어 배선층(112a, 112b, 112c, 112d)과 제1 내지 제3코어 비아층(113a, 113b, 113c)를 포함하는바, 다양한 회로 설계가 가능하며, 상하 전기적 연결 경로도 제공할 수 있다. 또한, 코어 구조체(110)는 전자부품(120)의 백면보다 하측에 배치되는 제3코어 배선층(112c)을 포함하는바, 이를 통하여 백사이드 배선층을 쉽게 제공할 수 있다. 코어 구조체(110)는 도면에 도시한 것 보다 다층으로 구성될 수도 있다. 한편, 코어 구조체(110)의 코어 배선층(112a, 112b, 112c, 112d)의 수는 빌드업 구조체(160)의 빌드업 배선층(132, 142, 152)의 수보다 많을 수 있다.
코어 구조체(110)는 캐비티(110H)를 가진다. 캐비티(110H)의 바닥면으로 스타퍼층(115)이 배치된다. 캐비티(110H)는 제1코어 절연층(111a)과 제3코어 절연층(111b)을 관통하되, 제2코어 절연층(111b)은 관통하지 않는, 블라인드 형태일 수 있다. 캐비티(110H)는 상측에서 하측으로 향할수록 단면의 폭이 좁아지는 테이퍼진 프로파일을 가질 수 있으나, 이에 한정되는 것은 아니다.
제1코어 절연층(111a)의 재료로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 CCL(Copper Clad Laminated)의 절연재가 이용될 수 있다. 제2 및 제3코어 절연층(111b, 111c)의 재료로도 각각 절연물질이 사용될 수 있는데, 이때 절연물질로는 RCC(Resin Coated Copper)의 절연재가 이용될 수 있다. 다만, 이에 한정되는 것은 아니며, 이와 별개로, 제1 내지 제3코어 절연층(111a, 111b, 111c) 각각의 재료로 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 무기필러와 함께 유리섬유 등의 심재에 함침된 수지, 예를 들면, 프리프레그(Prepreg) 등이 사용될 수도 있다. 유리섬유 등을 포함하는 프리프레그와 같은 강성이 높은 자재를 사용하면, 휨 제어에 보다 효과적일 수 있다. 제2 및 제3코어 절연층(111b, 111c)은 동일한 종류의 재료를 포함할 수 있다. 제1코어 절연층(111a)은 제2 및 제3코어 절연층(111b, 111c) 각각보다 두꺼울 수 있다.
제1 내지 제4코어 배선층(112a, 112b, 112c, 112d)은 각각 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 포함할 수 있다. 제1 내지 제4코어 배선층(112a, 112b, 112c, 112d)은 각각 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴 및 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 이들 패턴은 각각 라인(line), 플레인(plane), 또는 패드(pad) 형태를 가질 수 있다. 제1 내지 제4코어 배선층(112a, 112b, 112c, 112d)은 AP(Additive Process), SAP(Semi AP), MSAP(Modified SAP), TT(Tenting) 등의 도금 공정으로 형성될 수 있으며, 그 결과 각각 무전해 도금층인 시드층과 이러한 시드층을 기초로 형성되는 전해 도금층을 포함할 수 있다. 가장 아래 층으로, 동박을 더 포함할 수도 있다. 한편, 제1 및 제2코어 배선층(112a, 112b)은 CCL을 기초로 형성될 수 있는바, 제일 아래층으로 동박층도 가질 수 있다.
제1 내지 제3코어 비아층(113a, 113b, 113c)은 제1 내지 제3코어 절연층(111a, 111b, 111c)을 각각 관통하며, 제1 내지 제4코어 배선층(112a, 112b, 112c, 112d)을 상하로 연결한다. 제1 내지 제3코어 비아층(113a, 113b, 113c)도 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 포함할 수 있다. 제1 내지 제3코어 비아층(113a, 113b, 113c)은 각각 설계 디자인에 따라서 신호용 접속비아, 그라운드용 접속비아, 파워용 접속비아 등을 포함할 수 있다. 제1 내지 제3코어 비아층(113a, 113b, 113c)의 접속비아는 각각 금속 물질로 완전히 충전될 수 있으며, 또는 금속 물질이 비아 홀의 벽면을 따라 형성된 것일 수도 있다. 제1코어 비아층(113a)은 모래시계 또는 원기둥 형태를 가질 수 있다. 제2 및 제3코어 비아층(113b, 113c)은 제1코어 비아층(113a)을 사이에 두고 서로 반대 방향으로 테이퍼진 프로파일을 가질 수 있다. 제1 내지 제3코어 비아층(113a, 113b, 113c)도 도금 공정, 예를 들면, AP, SAP, MSAP, TT 등의 공정으로 형성될 수 있으며, 그 결과 무전해 도금층인 시드층과 이러한 시드층을 기초로 형성되는 전해 도금층을 포함할 수 있다. 한편, 제1코어 비아층(113a)은 CCL을 기초로 형성될 수 있는바, 제일 아래층으로 동박층도 가질 수 있다. 제1코어 비아층(113a)의 접속비아는 제1 및 제2코어 배선층(112a, 112b)의 패드 패턴과 경계 없이 일체화될 수 있다. 제2 및 제3코어 비아층(113b, 113c) 각각의 접속비아는 제3 및 제4코어 배선층(112c, 112d) 각각의 패드 패턴과 경계 없이 패드 패턴과 일체화될 수 있다.
스타퍼층(115)은 제1코어 절연층(111a)의 하면 상에 배치되며, 제2코어 절연층(111b)으로 덮인다. 스타퍼층(115)은 제1금속층(115a)과 제2금속층(115b)을 포함한다. 제1금속층(115a)은 제1코어 배선층(112a)과 동일한 도금 공정, 예를 들면, AP, SAP, MSAP, TT 등의 공정으로 형성될 수 있으며, 그 결과 무전해 도금층인 시드층과 이러한 시드층을 기초로 형성되는 전해 도금층을 포함할 수 있다. 가장 아래 층으로, 동박을 더 포함할 수도 있다. 제1금속층(115a)은 제1코어 배선층(112a)과 동일한 도금 공정으로 동시에 형성될 수 있으며, 따라서 제1코어 배선층(112a)과 동일 레벨에 배치될 수 있으며, 동일한 금속 물질, 예컨대 구리(Cu) 등을 포함할 수 있다. 제2금속층(115b)은 제1금속층(115a) 상에 상술한 도금 공정으로 형성될 수 있다. 제2금속층(115b)은 제1금속층(115a)과 다른 금속 물질, 예를 들면, 서로 다른 에칭액에 의하여 선택적으로 제거가 가능한 금속 물질을 포함할 수 있으며, 제1금속층(115a)이 구리(Cu)를 포함하는 경우에는, 제한되지 않는 일례로서, 예컨대 니켈(Ni)을 포함할 수 있다. 평면 상에서, 제1금속층(115a)은 캐비티(110H)를 연속적으로 둘러싸도록 형성된 링 형태를 가질 수 있으며, 제2금속층(115b)은 플레인 형태, 예컨대 직사각형 또는 정사각형 형태를 가질 수 있다.
전자부품(120)은 캐비티(110H) 내에 배치된다. 전자부품(120)의 백면은 에폭시 수지와 같은 접착 성분의 수지를 포함하는 공지의 접착제(125), 예를 들면, 다이 부착 필름(DAF: Die Attach Film)을 통하여 스타퍼층(115), 예를 들면 제2금속층(115b)에 부착될 수 있다. 전자부품(120)은 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 IC일 수 있다. 예를 들면, 전자부품(120)은 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 필드 프로그램어블 게이트 어레이(FPGA), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 프로세서칩, 구체적으로는 어플리케이션 프로세서(AP: Application Processor)일 수 있으나, 이에 한정되는 것은 아니며, 그 외에도 기타 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리나, 아날로그-디지털 컨버터, 또는 ASIC(application-specific IC) 등의 로직 등일 수도 있다. 한편, 전자부품(120)은 칩 형태의 수동부품일 수도 있다.
전자부품(120)은 액티브 웨이퍼를 기반으로 형성된 것일 수 있다. 전자부품(120)의 바디를 이루는 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 바디에는 다양한 회로가 형성되어 있을 수 있다. 바디의 활성면에는 접속패드(120P)가 배치될 수 있다. 접속패드(120P)는 전자부품(120)을 다른 구성요소와 전기적으로 연결시키기 위한 것으로, 형성물질로는 구리(Cu) 알루미늄(Al) 등의 도전성 물질을 특별한 제한 없이 사용할 수 있다. 바디의 활성면 상에는 접속패드(120P)의 적어도 일부를 덮으며 적어도 일부를 노출시키는 패시베이션막이 배치될 수 있다. 패시베이션막은 산화막 또는 질화막일 수 있으며, 이들의 이중층일 수도 있다. 기타 필요한 위치에 절연막 등이 더 배치될 수 있다. 전자부품(120)은 베어 다이(Bare die)일 수 있으나, 이에 한정되는 것은 아니며, 재배선 영역을 갖는 패키지드 다이(Packaged die)일 수도 있다.
빌드업 구조체(160)는 코어 구조체(110) 및 전자부품(120) 각각의 적어도 일부를 덮으며 캐비티(110H)의 적어도 일부를 채우는 제1빌드업 절연층(130), 제1빌드업 절연층(130) 상에 배치된 제1빌드업 배선층(132), 제1빌드업 절연층(130) 상에 배치되며 제1빌드업 배선층(132)의 적어도 일부를 덮는 제2빌드업 절연층(140), 제2빌드업 절연층(140) 상에 배치된 제2빌드업 배선층(142), 제2빌드업 절연층(140) 상에 배치되며 제2빌드업 배선층(142)의 적어도 일부를 덮는 제3빌드업 절연층(150), 및 제3빌드업 절연층(150) 상에 배치된 제3빌드업 배선층(152)을 포함한다. 빌드업 구조체(160)는 제1빌드업 절연층(130)을 관통하며 제1빌드업 배선층(132)을 접속패드(120P) 및 제4코어 배선층(112d)과 연결하는 제1빌드업 비아층(133), 제2빌드업 절연층(140)을 관통하며 제1 및 제2빌드업 배선층(132, 142)을 연결하는 제2빌드업 비아층(143), 및 제3빌드업 절연층(150)을 관통하며 제2 및 제3빌드업 배선층(142, 152)을 연결하는 제3빌드업 비아층(153)을 더 포함한다.
빌드업 구조체(160)는 상측 방향으로 보다 많은 배선 설계가 가능하도록 한다. 빌드업 구조체(160)는 제1 내지 제3빌드업 배선층(132, 142, 152)과 제1 내지 제3빌드업 비아층(133, 143, 153)을 포함하는바, 다양한 회로 설계가 가능하며, 상하 전기적 연결 경로도 제공할 수 있다. 빌드업 구조체(160)는 도면에 도시한 것 보다 다층으로 구성될 수도 있다. 다만, 이에 한정되는 것은 아니며, 오히려 도면에 도시한 것 보다 적은 층으로 구성될 수도 있다.
제1 내지 제3빌드업 절연층(130, 140, 150)은 코어 구조체(110) 및 전자부품(120) 상에 순차적으로 라미네이트된 것일 수 있다. 제1빌드업 절연층(130)은 코어 구조체(110) 및 전자부품(120) 각각의 적어도 일부를 덮을 수 있다. 또한, 캐비티(110H)의 적어도 일부를 채울 수 있다. 제1 내지 제3빌드업 절연층(130, 140, 150)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합된 수지, 예를 들면, ABF(Ajinomoto Build-up Film) 등이 사용될 수 있다. 제1 내지 제3빌드업 절연층(130, 140, 150)은 서로 동일한 종류의 재료를 포함할 수 있다. 제1 내지 제3빌드업 절연층(130, 140, 150)은 경화 후 일체화되어 경계 구분이 그 자체로는 어려울 수도 있다.
제1 내지 제3빌드업 배선층(132, 142, 152)은 각각 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 포함할 수 있다. 제1 내지 제3빌드업 배선층(132, 142, 152)도 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GND) 패턴, 파워(PWR) 패턴, 신호(S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴 및 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 이들 패턴은 각각 라인(line), 플레인(plane), 또는 패드(pad) 형태를 가질 수 있다. 제1 내지 제3빌드업 배선층(132, 142, 152)도 도금 공정, 예를 들면, AP, SAP, MSAP, TT 등의 공정으로 형성될 수 있으며, 무전해 도금층인 시드층과 이러한 시드층을 기초로 형성되는 전해 도금층을 포함할 수 있다. 가장 아래 층으로, 동박을 더 포함할 수도 있다.
제1 내지 제3빌드업 비아층(133, 143, 153)은 제1 내지 제3빌드업 절연층(130, 140, 150)을 각각 관통한다. 제1빌드업 비아층(133)은 제1빌드업 배선층(132)을 전자부품(120)의 접속패드(120P)와 연결한다. 또한, 제4코어 배선층(112d)과 연결한다. 제2 및 제3빌드업 비아층(143, 153)은 제1 내지 제3빌드업 배선층(132, 142, 152)을 상하로 연결한다. 제1 내지 제3빌드업 비아층(133, 143, 153)도 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 포함할 수 있다. 제1 내지 제3빌드업 비아층(133, 143, 153)도 설계 디자인에 따라서 신호용 접속비아, 그라운드용 접속비아, 파워용 접속비아 등을 포함할 수 있다. 제1 내지 제3빌드업 비아층(133, 143, 153)은 금속 물질로 완전히 충전될 수 있으며, 또는 금속 물질이 비아 홀의 벽면을 따라 형성된 것일 수도 있다. 제1 내지 제3빌드업 비아층(133, 143, 153)은 서로 동일한 방향으로 테이퍼진 프로파일을 가질 수 있다. 예컨대, 단면 상으로 상측의 폭이 하측의 폭보다 넓을 수 있다. 제1 내지 제3빌드업 비아층(133, 143, 153)도 도금 공정, 예를 들면, AP, SAP, MSAP, TT 등의 공정으로 형성될 수 있으며, 무전해 도금층인 시드층과 이러한 시드층을 기초로 형성되는 전해 도금층을 포함할 수 있다. 제1 내지 제3빌드업 비아층(133, 143, 153) 각각의 접속비아는 제1 내지 제3빌드업 배선층(132, 142, 152) 각각의 패드 패턴과 경계 없이 패드 패턴과 일체화될 수 있다.
제1패시베이션층(170)은 제3코어 배선층(112c)을 외부의 물리적 화학적 손상 등으로부터 보호할 수 있다. 제1패시베이션층(170)은 제2코어 절연층(111b)의 하면 상에 배치되어 제3코어 배선층(112c)의 적어도 일부를 덮을 수 있으며, 제3코어 배선층(112c)의 적어도 일부를 각각 노출시키는 제1개구를 복수 개로 가질 수 있다. 제1패시베이션층(170)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 상술한 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합된 수지, 예를 들면, ABF가 사용될 수 있다. 다만, 이에 한정되는 것은 아니며, 감광성 절연물질, 예컨대 SR(Solder Resist)가 사용될 수도 있다.
제2패시베이션층(180)은 제3빌드업 배선층(152)을 외부의 물리적 화학적 손상 등으로부터 보호할 수 있다. 제2패시베이션층(180)은 제3빌드업 절연층(150)의 상면 상에 배치되어 제3빌드업 배선층(152)의 적어도 일부를 덮을 수 있으며, 제3빌드업 배선층(152)의 적어도 일부를 각각 노출시키는 제2개구를 복수 개로 가질 수 있다. 제2패시베이션층(180)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 상술한 ABF나 SR 등이 사용될 수 있다. 필요에 따라서, 제2패시베이션층(180)은 제1패시베이션층(170)과는 다른 종류의 재료를 포함할 수 있으며, 예컨대 열팽창계수(CTE)가 더 작을 수 있다. 이를 통하여, 기판의 상부 및 하부의 열팽창계수 편차를 보다 개선할 수 있다.
제1전기연결금속(190)은 제1패시베이션층(170)의 제1개구 상에 각각 배치된다. 제1전기연결금속(190)은 노출된 제3코어 배선층(112c)과 각각 연결된다. 제1전기연결금속(190)은 전자부품 내장기판(100)을 외부와 물리적 및/또는 전기적으로 연결시킨다. 예를 들면, 전자부품 내장기판(100)은 제1전기연결금속(190)을 통하여 전자기기의 메인보드나 다른 BGA(Ball Grid Array) 기판 등에 실장될 수 있다. 제1전기연결금속(190)은 주석(Sn) 또는 주석(Sn)을 포함하는 합금, 예를 들면, 솔더(solder) 등으로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다. 제1전기연결금속(190)은 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 제1전기연결금속(190)은 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 필라(pillar) 및 솔더를 포함할 수 있으며, 단일층으로 형성되는 경우에는 주석-은 솔더나 구리를 포함할 수 있으나, 역시 이는 일례에 불과하며 이에 한정되는 것은 아니다. 제1전기연결금속(190)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 설계 사항에 따라 변형이 가능하다. 필요에 따라서, 복수의 제1개구 상에는 각각 언더범프금속(UBM: Under Bump Metal)이 배치될 수 있으며, 제1전기연결금속(190)은 언더범프금속에 각각 연결될 수 있다.
제2패시베이션층(180) 상에는 표면실장 부품(210)이 더 배치될 수 있다. 표면실장 부품(210)은 각각 제2전기연결금속(220)을 통하여 제2패시베이션층(180) 상에 표면실장 형태로 배치될 수 있다. 표면실장 부품(210)은 능동부품 및/또는 수동부품일 수 있다. 능동부품으로는 전자부품(120)에 대하여 설명한 상술한 IC 등을 그 예로 들 수 있다. 수동부품으로는 MLCC(Multi-Layer Ceramic Capacitor)와 같은 칩 형태의 커패시터, PI(Power Inductor)와 같은 칩 형태의 인덕터 등을 그 예로 들 수 있다. 제2전기연결금속(220)은 각각 주석(Sn) 또는 주석(Sn)을 포함하는 합금, 예를 들면, 솔더 등을 포함할 수 있다. 필요에 따라서, 제2패시베이션층(180) 상에는 표면실장 부품(210)을 덮는 몰딩재가 더 배치될 수 있으며, 몰딩재는 공지의 EMC(Epoxy Molding Compound)일 수 있으나, 이에 한정되는 것은 아니다. 표면실장 부품(210)이 더 배치되는 경우, 전자부품 내장기판(100)은 SiP로 활용될 수 있다.
한편, 일례에 따른 전자부품 내장기판(100)은 복수의 캐비티(110H)를 가질 수 있으며, 이때 각각의 캐비티(110H)에 상술한 스타퍼층(115)이 적용될 수 있다. 각각의 캐비티(110H)에는 동일하거나 서로 다른 전자부품이 각각 배치될 수 있다.
도 8 내지 도 10은 도 3의 전자부품 내장기판의 제조 일례를 개략적으로 나타낸 공정도다.
도 8을 참조하면, 먼저, 제1코어 절연층(111a)으로 이용되는 CCL 등을 준비한다. CCL은 절연재 상하면에 동박이 적층된 것일 수 있다. 그 후, 기계적 드릴 등으로 CCL에 제1코어 비아층(113a)을 위한 비아홀을 형성한다. 그 후, 도금 공정으로 제1 및 제2코어 배선층(112a, 112b)과 제1코어 비아층(113a)을 형성한다. 또한, 제1 및 제2금속층(115a, 115b)을 포함하는 스타퍼층(115)을 형성한다. 그 후, 제1코어 절연층(111a)의 상하측에 RCC 등을 이용하여 프리프레그를 라미네이트하여 제2 및 제3코어 절연층(111b, 111c)을 형성한다. RCC는 절연재 상에 동박이 적층된 것일 수 있다. 또한, 레이저 가공 등으로 제2 및 제3코어 비아층(113b, 113c)을 위한 비아홀을 형성한다. 그 후, 도금 공정으로 제3 및 제4코어 배선층(112c, 112d)과 제2 및 제3코어 비아층(113b, 113c)을 형성한다. 필요에 따라서는, 일련의 과정을 통하여 제조된 코어 구조체(110)의 하측에 ABF 등의 제1패시베이션층(170)을 사이에 두고 디테치 캐리어 필름(310)을 부착할 수 있다. 다음으로, 코어 구조체(110) 상측에 패터닝된 드라이 필름 등을 부착하고, 샌드 블라스트에 의한 코어 절연층(111a, 111c) 제거를 통하여 제1금속층(115a)까지의 깊이를 갖는 1차 캐비티(110H')를 형성한다. 이때, 1차 캐비티(110H')의 벽면은 일반적인 블라인드 캐비티와 유사하게 50~65°의 기울기를 가질 수 있다.
도 9를 참조하면, 다음으로, 상측에 패터닝된 드라이 필름 등을 부착하고, 제1금속층(115a)을 선택적으로 에칭하는 에칭액을 이용하여 제1금속층(115a)을 선택적으로 제거한다. 그 결과, 2차 캐비티(110H'')가 형성되며, 2차 캐비티(110H'')를 통해서 제2금속층(115b)의 표면이 노출된다. 또한, 2차 캐비티(110H'')의 벽면에 돌출 형상의 풋이 형성된다. 다음으로, 코어 구조체(110) 상측에 패터닝된 드라이 필름 등을 부착하고, 샌드 블라스트로 돌출 형상의 풋을 제거하여 3차 캐비티(110H)를 형성한다. 이때, 3차 캐비티(110H)는 돌출된 풋 부분이 제거되어, 제1금속층(115a)의 내측면을 노출시키도록 형성된다. 예컨대, 3차 캐비티(110H) 형성 과정에서, 제1금속층(115a)은 가이드 역할을 수행할 수 있으며, 제2금속층(115b)은 스타퍼 역할을 수행할 수 있다. 이때, 3차 캐비티(110H)의 벽면은 대략 85° 이상으로 수직에 가까운 제1기울기(α1)와, 대략 75° 이상이나 제1기울기(α1)보다는 기울기가 작은 제2기울기(α2)를 가질 수 있다.
도 10을 참조하면, 다음으로, 접착제(125)를 이용하여 전자부품(120)을 페이스-업 형태로 캐비티(110H) 내의 스타퍼층(115) 상에 부착한다. 다음으로, ABF 라미네이트 등으로 제1빌드업 절연층(130)을 형성한다. 그 후, 레이저 가공 등으로 비아홀을 형성하고, 도금 공정으로 제1빌드업 배선층(132)과 제1빌드업 비아층(133)을 형성한다. 유사한 방법으로 제2빌드업 절연층(140)과 제2빌드업 배선층(142)과 제2빌드업 비아층(143)을 형성한다. 또한, 유사한 방법으로 제3빌드업 절연층(150)과 제3빌드업 배선층(152)과 제3빌드업 비아층(153)을 형성한다. 일련의 과정으로 빌드업 구조체(160)가 형성된다. 필요에 따라서, 빌드업 구조체(160)의 상측에 ABF 라미네이션이나 SR 도포 및 경화 등으로 제2패시베이션층(180)을 형성한다. 제1패시베이션층(170)은 이와 동시에 또는 상술한 바와 같이 전 단계에서 미리 형성할 수 있다. 디테치 캐리어 필름은 분리하며, 필요에 따라서, 제1 및 제2패시베이션층(170, 180)에 제1 및 제2개구를 형성할 수 있다. 또한, 필요에 따라서, 제1 및 제2전기연결금속(190, 220)을 형성하여 표면실장 부품(210)을 실장할 수 있다.
일련의 과정을 통하여 상술한 일례에 따른 전자부품 내장기판(100)이 제조될 수 있으며, 그 외에 다른 내용은 상술한 바와 동일한바, 자세한 설명은 생략한다.
본 개시에서 측부, 측면 등의 표현은 편의상 도면을 기준으로 좌/우 방향 또는 그 방향에서의 면을 의미하는 것으로 사용하였고, 상측, 상부, 상면 등의 표현은 편의상 도면을 기준으로 위 방향 또는 그 방향에서의 면을 의미하는 것으로 사용하였으며, 하측, 하부, 하면 등은 편의상 아래 방향 또는 그 방향에서의 면을 의미하는 것으로 사용하였다. 더불어, 측부, 상측, 상부, 하측, 또는 하부에 위치한다는 것은 대상 구성요소가 기준이 되는 구성요소와 해당 방향으로 직접 접촉하는 것뿐만 아니라, 해당 방향으로 위치하되 직접 접촉하지는 않는 경우도 포함하는 개념으로 사용하였다. 다만, 이는 설명의 편의상 방향을 정의한 것으로, 특허청구범위의 권리범위가 이러한 방향에 대한 기재에 의하여 특별히 한정되는 것이 아니며, 상/하의 개념 등은 언제든지 바뀔 수 있다.
본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 접착제 층 등을 통하여 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, 제1, 제2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수도 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수도 있다.
본 개시에서 사용된 일례 라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

Claims (16)

  1. 제1절연바디, 및 상기 제1절연바디 상에 또는 내에 각각 배치된 복수 층의 코어 배선층을 포함하며, 두께 방향으로 상기 제1절연바디의 적어도 일부를 관통하며 하측에 스타퍼층이 배치된 캐비티를 갖는 코어 구조체; 및
    상기 캐비티 내에 배치되며, 상기 스타퍼층에 부착된 전자부품; 을 포함하며,
    상기 스타퍼층은, 상기 제1절연바디에 매립되며 상기 캐비티에 의하여 내측면의 적어도 일부가 상기 제1절연바디로부터 노출되는 제1금속층, 및 상기 제1금속층의 하측에 배치되며 상면의 적어도 일부가 상기 전자부품이 부착되는 상기 캐비티의 바닥면으로 제공되는 제2금속층을 포함하고,
    상기 캐비티는 상기 제1금속층의 내측면 및 상기 제1절연바디의 내측면을 각각 제1벽면 및 제2벽면으로 가지며,
    상기 제1벽면의 기울기와 상기 제2벽면의 기울기가 서로 다른,
    전자부품 내장기판.
  2. 제 1 항에 있어서,
    상기 제1벽면의 기울기가 상기 제2벽면의 기울기보다 더 큰,
    전자부품 내장기판.
  3. 제 1 항에 있어서,
    상기 제1금속층과 상기 제2금속층은 서로 다른 금속물질을 포함하는,
    전자부품 내장기판.
  4. 제 3 항에 있어서,
    상기 제1금속층의 금속물질과 상기 제2금속층의 금속물질은 서로 다른 에칭액에 의하여 선택적으로 제거가 가능한,
    전자부품 내장기판.
  5. 제 3 항에 있어서,
    상기 제1금속층은 구리(Cu)를 포함하며,
    상기 제2금속층은 니켈(Ni)을 포함하는,
    전자부품 내장기판.
  6. 제 1 항에 있어서,
    상기 제1금속층의 내측면은 상기 캐비티를 연속적으로 둘러싸는,
    전자부품 내장기판.
  7. 제 1 항에 있어서,
    상기 제1금속층은 상기 제1절연바디와 접하는 상면이 상기 제2금속층과 접하는 하면보다 표면 거칠기가 더 큰,
    전자부품 내장기판.
  8. 제 1 항에 있어서,
    상기 제1금속층은 상기 복수 층의 코어 배선층 중 어느 하나와 동일 레벨에 배치된,
    전자부품 내장기판.
  9. 제 1 항에 있어서,
    상기 스타퍼층은, 상기 제2금속층을 포함하며 상기 캐비티에 의하여 상기 제1절연바디로부터 노출된 제1영역, 및 상기 제1 및 제2금속층을 포함하며 상기 제1절연바디에 매립된 제2영역을 가지며,
    상기 제1영역에서의 상기 스타퍼층의 두께가 상기 제2영역에서의 상기 스타퍼층의 두께보다 더 얇은,
    전자부품 내장기판.
  10. 제 1 항에 있어서,
    상기 전자부품은 접속패드가 배치된 제1면 및 상기 제1면의 반대측인 제2면을 가지며, 상기 제2면이 다이 부착 필름(DAF)을 통해서 상기 스타퍼층에 부착된,
    전자부품 내장기판.
  11. 제 1 항에 있어서,
    상기 코어 구조체는 제1코어 절연층, 상기 제1코어 절연층의 일면 상에 각각 배치된 제1코어 배선층 및 상기 스타퍼층, 상기 제1코어 절연층의 타면 상에 배치된 제2코어 배선층, 상기 제1코어 절연층의 일면 상에 배치되며 상기 제1코어 배선층 및 상기 스타퍼층 각각의 적어도 일부를 덮는 제2코어 절연층, 상기 제1코어 절연층의 타면 상에 배치되며 상기 제2코어 배선층의 적어도 일부를 덮는 제3코어 절연층, 상기 제2코어 절연층 상에 배치된 제3코어 배선층, 상기 제3코어 절연층 상에 배치된 제4코어 배선층, 상기 제1코어 절연층을 관통하며 상기 제1 및 제2코어 배선층을 연결하는 제1코어 비아층, 상기 제2코어 절연층을 관통하며 상기 제1 및 제3코어 배선층을 연결하는 제2코어 비아층, 및 상기 제3코어 절연층을 관통하며 상기 제2 및 제4코어 배선층을 연결하는 제3코어 비아층을 포함하며,
    상기 제1절연바디는 상기 제1 내지 제3코어 절연층을 포함하고,
    상기 복수 층의 코어 배선층은 상기 제1 내지 제4코어 배선층을 포함하며,
    상기 제1코어 절연층은 상기 제2 및 제3코어 절연층 각각보다 두껍고,
    상기 제2 및 제3코어 비아층은 서로 반대 방향의 테이퍼진 프로파일을 갖는,
    전자부품 내장기판.
  12. 제 1 항에 있어서,
    상기 코어 구조체 및 상기 전자부품 각각의 적어도 일부를 덮으며 상기 캐비티의 적어도 일부를 채우는 제2절연바디, 및 상기 제2절연바디 상에 또는 내에 각각 배치된 한층 이상의 빌드업 배선층을 포함하는 빌드업 구조체; 를 더 포함하는,
    전자부품 내장기판.
  13. 제 12 항에 있어서,
    상기 빌드업 구조체는 상기 코어 구조체 및 상기 전자부품 각각의 적어도 일부를 덮으며 상기 캐비티의 적어도 일부를 채우는 제1빌드업 절연층, 상기 제1빌드업 절연층 상에 배치된 제1빌드업 배선층, 및 상기 제1빌드업 절연층을 관통하며 상기 제1빌드업 배선층을 상기 전자부품 및 상기 복수 층의 코어 배선층과 각각 연결하는 제1빌드업 비아층을 포함하며,
    상기 제2절연바디는 상기 제1빌드업 절연층을 포함하고,
    상기 한층 이상의 빌드업 배선층은 상기 제1빌드업 배선층을 포함하며,
    상기 제1빌드업 비아층은 상기 코어 구조체를 향하는 방향으로 단면의 폭이 좁아지는 테이퍼진 프로파일을 갖는,
    전자부품 내장기판.
  14. 제 13 항에 있어서,
    상기 빌드업 구조체는 상기 제1빌드업 절연층 상에 배치되며 상기 제1빌드업 배선층의 적어도 일부를 덮는 제2빌드업 절연층, 상기 제2빌드업 절연층 상에 배치된 제2빌드업 배선층, 및 상기 제2빌드업 절연층을 관통하며 상기 제1 및 제2빌드업 배선층을 연결하는 제2빌드업 비아층을 더 포함하며,
    상기 제2절연바디는 상기 제2빌드업 절연층을 더 포함하고,
    상기 한층 이상의 빌드업 배선층은 상기 제2빌드업 배선층을 더 포함하며,
    상기 제2빌드업 비아층은 상기 코어 구조체를 향하는 방향으로 단면의 폭이 좁아지는 테이퍼진 프로파일을 갖는,
    전자부품 내장기판.
  15. 제 12 항에 있어서,
    상기 코어 구조체의 상기 빌드업 구조체가 배치된 측의 반대측 상에 배치되며, 상기 복수 층의 코어 배선층 중 어느 하나의 적어도 일부를 각각 노출시키는 복수의 제1개구를 갖는 제1패시베이션층; 및
    상기 복수의 제1개구 상에 각각 배치되며, 상기 노출된 코어 배선층의 적어도 일부와 각각 연결된 복수의 제1전기연결금속; 을 더 포함하는,
    전자부품 내장기판.
  16. 제 15 항에 있어서,
    상기 빌드업 구조체의 상기 코어 구조체가 배치된 측의 반대측 상에 배치되며, 상기 한층 이상의 빌드업 배선층 중 어느 하나의 적어도 일부를 각각 노출시키는 복수의 제2개구를 갖는 제2패시베이션층;
    상기 복수의 제2개구 상에 각각 배치되며, 상기 노출된 빌드업 배선층의 적어도 일부와 각각 연결된 복수의 제2전기연결금속; 및
    상기 제2패시베이션층 상에 상기 복수의 제2전기연결금속을 통하여 실장된 하나 이상의 표면실장 부품; 을 더 포함하는,
    전자부품 내장기판.
KR1020190167949A 2019-12-16 2019-12-16 전자부품 내장기판 KR20210076581A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020190167949A KR20210076581A (ko) 2019-12-16 2019-12-16 전자부품 내장기판
US16/820,172 US11076487B2 (en) 2019-12-16 2020-03-16 Electronic component embedded substrate
CN202010449065.XA CN112992800B (zh) 2019-12-16 2020-05-25 电子组件嵌入式基板

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190167949A KR20210076581A (ko) 2019-12-16 2019-12-16 전자부품 내장기판

Publications (1)

Publication Number Publication Date
KR20210076581A true KR20210076581A (ko) 2021-06-24

Family

ID=76320709

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190167949A KR20210076581A (ko) 2019-12-16 2019-12-16 전자부품 내장기판

Country Status (3)

Country Link
US (1) US11076487B2 (ko)
KR (1) KR20210076581A (ko)
CN (1) CN112992800B (ko)

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101100674B1 (ko) * 2004-06-30 2012-01-03 엘지디스플레이 주식회사 씨오티 구조 액정표시장치용 어레이 기판 제조방법
TWI363411B (en) * 2008-07-22 2012-05-01 Advanced Semiconductor Eng Embedded chip substrate and fabrication method thereof
CN103270819B (zh) * 2010-10-20 2016-12-07 Lg伊诺特有限公司 印刷电路板及其制造方法
US8745860B2 (en) * 2011-03-11 2014-06-10 Ibiden Co., Ltd. Method for manufacturing printed wiring board
KR101304359B1 (ko) 2012-04-18 2013-09-11 대덕전자 주식회사 캐비티 인쇄회로기판 제조방법
US9215805B2 (en) * 2012-04-27 2015-12-15 Ibiden Co., Ltd. Wiring board with built-in electronic component and method for manufacturing the same
JP2014116548A (ja) * 2012-12-12 2014-06-26 Ngk Spark Plug Co Ltd 多層配線基板およびその製造方法
KR102016487B1 (ko) * 2014-10-28 2019-09-02 삼성전기주식회사 인쇄회로기판 및 그 제조방법
US9633934B2 (en) * 2014-11-26 2017-04-25 Taiwan Semiconductor Manufacturing Company, Ltd. Semicondutor device and method of manufacture
JP2016149411A (ja) * 2015-02-10 2016-08-18 イビデン株式会社 半導体素子内蔵配線板及びその製造方法
KR20170037331A (ko) * 2015-09-25 2017-04-04 삼성전기주식회사 인쇄회로기판 및 그 제조방법
US10045443B2 (en) * 2016-08-29 2018-08-07 At & S Austria Technologie & Systemtechnik Aktiengesellschaft Matching inclination of cavity sidewall and medium supply device for manufacturing component carrier
KR101942744B1 (ko) * 2017-11-03 2019-01-28 삼성전기 주식회사 팬-아웃 반도체 패키지
KR102039712B1 (ko) * 2017-11-30 2019-11-26 삼성전자주식회사 팬-아웃 반도체 패키지
JP2020184596A (ja) * 2019-05-09 2020-11-12 イビデン株式会社 電子部品内蔵配線板及びその製造方法

Also Published As

Publication number Publication date
CN112992800B (zh) 2024-07-23
US20210185819A1 (en) 2021-06-17
CN112992800A (zh) 2021-06-18
US11076487B2 (en) 2021-07-27

Similar Documents

Publication Publication Date Title
US10903170B2 (en) Substrate having embedded interconnect structure
US10818621B2 (en) Fan-out semiconductor package
TWI758571B (zh) 扇出型半導體封裝
KR20200035600A (ko) 팬-아웃 반도체 패키지
KR102538180B1 (ko) 패드 오픈 구조체 및 이를 포함하는 반도체 패키지
KR20200059533A (ko) 반도체 패키지
TWI781334B (zh) 半導體封裝
TWI807022B (zh) 半導體封裝
KR20200058776A (ko) 팬-아웃 반도체 패키지
US10403583B2 (en) Fan-out semiconductor package
US11244905B2 (en) Substrate with electronic component embedded therein
US11587878B2 (en) Substrate having electronic component embedded therein
US11640952B2 (en) Electronic component embedded substrate
US11183462B2 (en) Substrate having electronic component embedded therein
US11495546B2 (en) Substrate having electronic component embedded therein
KR20220135442A (ko) 연결구조체 내장기판 및 이를 포함하는 기판구조체
KR20220033234A (ko) 인쇄회로기판 및 전자부품 내장기판
US11076487B2 (en) Electronic component embedded substrate
KR20220001634A (ko) 인쇄회로기판
KR20210073804A (ko) 전자부품 내장기판
KR20210078951A (ko) 전자부품 내장기판
US20240032208A1 (en) Printed circuit board and method of manufacturing the same
US20240172368A1 (en) Printed circuit board

Legal Events

Date Code Title Description
E902 Notification of reason for refusal