CN112992800A - 电子组件嵌入式基板 - Google Patents

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Abstract

本发明提供一种电子组件嵌入式基板，所述电子组件嵌入式基板包括芯结构，所述芯结构包括第一绝缘主体和芯布线层并且具有腔和阻挡层。电子组件设置在所述腔中。所述阻挡层包括：第一金属层，嵌在所述第一绝缘主体中并且所述第一金属层的内表面的一部分从所述第一绝缘主体暴露；以及第二金属层，设置在所述第一金属层下方并且所述第二金属层的上表面的至少一部分被设置为所述腔的底表面。所述腔具有第一壁表面和第二壁表面，所述第一金属层的内表面和所述第一绝缘主体的内表面分别作为所述第一壁表面和所述第二壁表面，并且所述第一壁表面的倾斜度不同于所述第二壁表面的倾斜度。

Description

电子组件嵌入式基板
本申请要求于2019年12月16日在韩国知识产权局提交的第10-2019-0167949号韩国专利申请的优先权的权益，该韩国专利申请的公开内容通过引用被全部包含于此。
技术领域
本公开涉及一种电子组件嵌入式基板。
背景技术
近来，随着5G时代的到来，安装在智能电话的母板上的组件的数量正在增加。此外，有必要在与现有的4G长期演进(LTE)通信保持兼容的同时确保用于在母板上另外安装诸如用于5G通信的天线和基带调制解调器的组件的空间。因此，除了每个组件的小型化之外，正在考虑通过使现有的组件以***级封装(SiP)的形式进行模块化而小型化。
发明内容
本公开的一方面可提供一种脚尺寸可减小的电子组件嵌入式基板。
本公开的另一方面可提供一种可按照SiP的形式进行模块化和小型化的电子组件嵌入式基板。
本公开中建议的多个方案中的一个可使用多个层的金属层作为被设置为用于形成腔的阻挡层，从而用作多级阻挡件，以控制腔的壁表面的倾斜度。
根据本公开的一方面，一种电子组件嵌入式基板可包括：芯结构，包括第一绝缘主体以及分别设置在所述第一绝缘主体上或设置在所述第一绝缘主体中的多个芯布线层，所述芯结构具有腔和阻挡层，所述腔在厚度方向上穿透所述第一绝缘主体的至少一部分，并且所述阻挡层设置在所述腔的下侧上。电子组件设置在所述腔中并且附着到所述阻挡层。所述阻挡层包括：第一金属层，嵌在所述第一绝缘主体中并且所述第一金属层的内表面的至少一部分从所述第一绝缘主体暴露；以及第二金属层，设置在所述第一金属层下方并且所述第二金属层的上表面的至少一部分被设置为所述腔的底表面，所述电子组件附着到所述腔的所述底表面。所述腔具有第一壁表面和第二壁表面，所述第一金属层的所述内表面和所述第一绝缘主体的内表面分别作为所述第一壁表面和所述第二壁表面，并且所述第一壁表面的倾斜度和所述第二壁表面的倾斜度彼此不同。
本公开中建议的多个方案中的另一个可通过将表面安装组件设置在电子组件嵌入式基板上而引入模块化结构。
例如，一个或更多个表面安装组件可通过电连接金属凸块安装在根据上述示例的电子组件嵌入式基板上。
根据本公开的另一方面，一种电子组件嵌入式基板包括：芯结构，包括第一绝缘主体以及分别设置在所述第一绝缘主体上或设置在所述第一绝缘主体中多个芯布线层，所述芯结构具有腔和阻挡层，所述腔在厚度方向上穿透所述第一绝缘主体的至少一部分，并且所述阻挡层设置在所述腔的下侧上。所述阻挡层包括第一金属层和第二金属层，所述第一金属层和所述第二金属层包含不同的金属材料并且在所述厚度方向上彼此叠置，所述腔穿透所述第一金属层，并且所述第二金属层一体地延伸跨过所述腔的下表面。所述第一金属层的侧壁表面形成所述腔的侧壁的一部分，并且所述第一金属层的所述侧壁表面不与所述腔的所述下表面正交。
附图说明
通过以下结合附图进行的详细描述，本公开的以上和其他方面、特征及其他优点将被更清楚地理解，在附图中：
图1是示出电子装置***的示例的示意性框图；
图2是示出电子装置的示例的示意性透视图；
图3是示出电子组件嵌入式基板的示例的示意性截面图；
图4是沿图3的线I-I′截取的电子组件嵌入式基板的示意性切平面图；
图5是图3的电子组件嵌入式基板的区域R的示意性放大截面图；
图6是当用电子显微镜观察时图3的电子组件嵌入式基板的区域R的放大的截面照片；
图7是当用电子显微镜观察时图3的电子组件嵌入式基板的区域R的突出金属层的放大的截面照片；以及
图8至图10是示出制造图3的电子组件嵌入式基板的示例的示意性工艺图。
具体实施方式
在下文中，现将参照附图详细描述本公开的示例性实施例。
图1是示出电子装置***的示例的示意性框图。
参照图1，电子装置1000可将主板1010容纳在其中。主板1010可包括物理连接和/或电连接到其的芯片相关组件1020、网络相关组件1030、其他组件1040等。这些组件可通过各种信号线1090连接到下面将要描述的其他组件。
芯片相关组件1020可包括：存储器芯片，诸如易失性存储器(例如，动态随机存取存储器(DRAM))、非易失性存储器(例如，只读存储器(ROM))、闪存等；应用处理器芯片，诸如中央处理器(例如，中央处理单元(CPU))、图形处理器(例如，图形处理单元(GPU))、数字信号处理器、密码处理器、微处理器、微控制器等；以及逻辑芯片，诸如模数转换器(ADC)、专用集成电路(ASIC)等。然而，芯片相关组件1020不限于此，而是还可包括其他类型的芯片相关组件。此外，芯片相关组件1020可彼此组合。芯片相关组件1020可以是包括上述芯片或电子组件的封装件的形式。
网络相关组件1030可包括与诸如以下的协议兼容和/或实现诸如以下的协议的组件：无线保真(Wi-Fi)(电气与电子工程师协会(IEEE)802.11族等)、全球微波接入互操作性(WiMAX)(IEEE 802.16族等)、IEEE 802.20、长期演进(LTE)、演进仅数据(Ev-DO)、高速分组接入+(HSPA+)、高速下行链路分组接入+(HSDPA+)、高速上行链路分组接入+(HSUPA+)、增强型数据GSM环境(EDGE)、全球移动通信***(GSM)、全球定位***(GPS)、通用分组无线业务(GPRS)、码分多址(CDMA)、时分多址(TDMA)、数字增强型无绳电信(DECT)、蓝牙、3G协议、4G协议和5G协议以及在上述协议之后指定的任意其他无线协议和有线协议。然而，网络相关组件1030不限于此，而是还可包括与各种其他无线标准或协议或者有线标准或协议兼容和/或实现各种其他无线标准或协议或者有线标准或协议的组件。此外，网络相关组件1030可与上述芯片相关组件1020一起彼此组合。
其他组件1040可包括高频电感器、铁氧体电感器、功率电感器、铁氧体磁珠、低温共烧陶瓷(LTCC)、电磁干扰(EMI)滤波器、多层陶瓷电容器(MLCC)等。然而，其他组件1040不限于此，并且还可包括用于各种其他目的的呈片式组件形式的无源组件等。此外，其他组件1040可与上述芯片相关组件1020和/或网络相关组件1030组合。
根据电子装置1000的类型，电子装置1000可包括可物理连接和/或电连接到主板1010的其他电子组件或者可不物理连接和/或电连接到主板1010的其他电子组件。其他电子组件的示例可包括相机1050、天线1060、显示器1070、电池1080等。然而，其他电子组件不限于此，并且还可包括音频编解码器、视频编解码器、功率放大器、指南针、加速度计、陀螺仪、扬声器、大容量存储装置(例如，硬盘驱动器)、光盘(CD)驱动器、数字通用磁盘(DVD)驱动器等。此外，可根据电子装置1000的类型而包括用于各种目的的其他电子组件。
电子装置1000可以是智能电话、个人数字助理(PDA)、数字摄像机、数码相机、网络***、计算机、监视器、平板个人计算机(PC)、膝上型PC、上网本PC、电视机、视频游戏机、智能手表、汽车组件等。然而，电子装置1000不限于此，并且可以是处理数据的任意其他电子装置。
图2是示出电子装置的示例的示意性透视图。
参照图2，电子装置可以是例如，智能电话1100。主板1110可被容纳在智能电话1100中，并且各种电子组件1120可物理连接和/或电连接到主板1110。此外，可物理连接和/或电连接到主板1110或者可不物理连接和/或电连接到主板1110的其他电子组件(诸如，相机模块1130和/或扬声器1140)可容纳在智能电话1100中。电子组件1120中的一些可以是上述芯片相关组件，例如，半导体封装件1121，但不限于此。半导体封装件1121可以是其中电子组件嵌在多层印刷电路板中的形式和/或其中电子组件表面安装在多层印刷电路板上的形式，但不限于此。另一方面，电子装置不必然局限于智能电话1100，而可以是如上所述的其他电子装置。
图3是示出电子组件嵌入式基板的示例的示意性截面图。
图4是沿图3的线I-I′截取的电子组件嵌入式基板的示意性切平面图。
图5是图3的电子组件嵌入式基板的区域R的示意性放大截面图。
图6是当用电子显微镜观察时图3的电子组件嵌入式基板的区域R的示意性放大的截面照片。
图7是当用电子显微镜观察时图3的电子组件嵌入式基板的区域R的突出金属层的示意性放大的截面照片。
参照图3至图7，根据示例的电子组件嵌入式基板100可包括芯结构110、电子组件120、积聚结构160、第一钝化层170和第二钝化层180。芯结构110可具有腔110H，腔110H在厚度方向上穿透第一绝缘主体111a、111b和111c的111a部分和111c部分。阻挡层115可在腔110H的下侧上被设置为腔110H的底表面。阻挡层115可包括多个金属层115a和115b。例如，阻挡层115可包括：第一金属层115a，嵌在第一绝缘主体111a、111b和111c中并且第一金属层115a的内表面的至少一部分从第一绝缘主体111a、111b和111c暴露；以及第二金属层115b，设置在第一金属层115a下方并且第二金属层115b的上表面的至少一部分被设置为腔110H的底表面，电子组件120附着到腔110H的底表面。第一金属层115a和第二金属层115b可在形成腔110H的工艺中起两级阻挡件的作用。因此，腔110H的通过第一金属层115a的内表面提供的第一壁表面与腔110H的通过第一绝缘主体111a、111b和111c的内表面提供的第二壁表面可具有不同的倾斜度α1和α2。例如，第一壁表面的倾斜度α1可大于第二壁表面的倾斜度α2。此外，第一壁表面和第二壁表面可不与腔110H的底表面正交。
另外，如上所述，近来，用于将有源组件和/或无源组件嵌入基板中的技术的开发已增加。在这样的电子组件嵌入式基板的结构中，与非对称结构相比，在对称结构中的翘曲控制可相对容易。然而，非对称结构是用于通过消除不必要的层来提供减小厚度的结构。另外，为了将电子组件嵌入和埋入非对称结构的基板中，腔通常以盲腔的形式形成。为了形成这样的腔，可考虑激光加工或喷砂加工。在这种情况下，可使用利用金属材料形成的阻挡层以调节加工深度。在盲腔的情况下，作为加工的结果，可能出现顶部尺寸和底部尺寸之间的差(通常称为脚(foot))。由于大的脚尺寸是抑制封装面积的减小的因素，因此脚尺寸的减小变得重要。
另一方面，在根据示例的电子组件嵌入式基板100中，设置为腔110H的底表面的阻挡层115可包括多个金属层115a和115b，并且可执行多级阻挡件功能(如在后面描述的工艺中可看出的)。结果，可控制腔110H的壁表面的倾斜度α1和α2。例如，腔110H的通过第一金属层115a的内表面提供的第一壁表面与腔110H的通过第一绝缘主体111a、111b和/或111c的内表面提供的第二壁表面可分别具有不同的倾斜度α1和α2。例如，第一壁表面的倾斜度α1可大于第二壁表面的倾斜度α2。例如，第一壁表面的倾斜度α1可接近竖直(大约85°或更大)，并且第二壁表面的倾斜度α2可以是大约75°或更大，并且第二壁表面的倾斜度α2小于第一壁表面的倾斜度α1但可大于普通盲腔的倾斜度。此外，腔110H的壁表面可不与腔110H的底表面正交。这里，第一壁表面的倾斜度α1和第二壁表面的倾斜度α2可通过由未暴露于腔110H的底表面(即，第一绝缘主体111a、111b和111c中的底表面)与壁表面形成的角度来确定。由于第一壁表面的倾斜度α1大于第二壁表面的倾斜度α2，因此可有效地减小脚，结果，封装尺寸也可减小。由于第二壁表面的倾斜度α2小于第一壁表面的倾斜度α1，但大于普通盲腔的倾斜度，因此可容易将电子组件120设置在腔110H中，而不显著抑制上述脚减小效果和封装减小效果，并且还可提高设置和嵌入电子组件120的工艺的效率。
另外，第一金属层115a和第二金属层115b可包括不同的金属材料。例如，可通过不同的蚀刻溶液选择性地去除第一金属层115a的金属材料和第二金属层115b的金属材料。就此而言，第一金属层115a可包含铜(Cu)，并且第二金属层115b可包含镍(Ni)。然而，金属材料不限于此，并且除了铜(Cu)/镍(Ni)的组合之外，还可使用其他金属材料的组合，只要其是具有不同蚀刻速率的金属的组合(即，可通过不同蚀刻溶液选择性地被去除的组合)即可。在使用这样的组合的金属材料的情况下，如在后面描述的工艺中，由于可以以多种方式加工腔110H，因此可容易地去除脚。因此，可更容易地控制如上所述的腔110H的壁表面的倾斜度α1和α2。
另外，第一金属层115a的接触第一绝缘主体111a、111b和/或111c的上表面可具有比第一金属层115a的接触第二金属层115b的下表面的表面粗糙度大的表面粗糙度。表面粗糙度可以是例如，中心线平均粗糙度Ra和/或十点平均粗糙度Rz。由此，可改善第一金属层115a与第一绝缘主体111a、111b和/或111c之间的异质材料的粘合性，并且可解决诸如界面分层等的可靠性问题。
另外，阻挡层115可具有：中央区域，包括第二金属层115b并且通过腔110H从第一绝缘主体111a、111b和111c暴露；以及边缘区域，包括第一金属层115a和第二金属层115b并且嵌在第一绝缘主体111a、111b和111c中。在这种情况下，阻挡层115在中央区域中的厚度可比阻挡层115在边缘区域中的厚度薄。这是因为在中央区域中的第一金属层115a可在制造工艺中通过蚀刻被去除至少一部分。
在下文中，将参照附图更详细地描述包括在根据示例的电子组件嵌入式基板100中的各个组件。
芯结构110可包括：第一芯绝缘层111a；第一芯布线层112a和阻挡层115，均设置在第一芯绝缘层111a的下表面上；第二芯布线层112b，设置在第一芯绝缘层111a的上表面上；第二芯绝缘层111b，设置在第一芯绝缘层111a的下表面上并且覆盖第一芯布线层112a和阻挡层115中的每者的至少一部分；第三芯布线层112c，设置在第二芯绝缘层111b的下表面上；第三芯绝缘层111c，设置在第一芯绝缘层111a的上表面上并且覆盖第二芯布线层112b的至少一部分；以及第四芯布线层112d，设置在第三芯绝缘层111c的上表面上。芯结构110还可包括：第一芯过孔层113a，穿透第一芯绝缘层111a并且使第一芯布线层112a和第二芯布线层112b彼此连接；第二芯过孔层113b，穿透第二芯绝缘层111b并且使第一芯布线层112a和第三芯布线层112c彼此连接；以及第三芯过孔层113c，穿透第三芯绝缘层111c并且使第二芯布线层112b和第四芯布线层112d彼此连接。
芯结构110还可根据特定材料来提高电子组件嵌入式基板100的刚性，并且用于确保第一积聚绝缘层130的厚度的均匀性。此外，芯结构110可包括设计各种电路并且还提供上下电连接路径的第一芯布线层112a、第二芯布线层112b、第三芯布线层112c和第四芯布线层112d以及第一芯过孔层113a、第二芯过孔层113b和第三芯过孔层113c。此外，芯结构110可包括设置在电子组件120的背表面下方的第三芯布线层112c，因此，可容易地提供背侧布线层。芯结构110可被构造有比附图中所示的层更多的层。另外，芯结构110的芯布线层112a、112b、112c和112d的数量可大于积聚结构160的积聚布线层132、142和152的数量。
芯结构110可具有腔110H。阻挡层115可设置为腔110H的底表面。腔110H可以是穿透第一芯绝缘层111a和第三芯绝缘层111c但不穿透第二芯绝缘层111b的盲腔的形式。腔110H可具有其中截面的宽度从上侧到下侧变窄的锥形轮廓，但不限于此。
绝缘材料可用作第一芯绝缘层111a的材料。在这种情况下，可使用覆铜层压板(CCL)的绝缘材料作为该绝缘材料。绝缘材料可用作第二芯绝缘层111b和第三芯绝缘层111c的材料。在这种情况下，可使用涂覆有树脂的铜(RCC)的绝缘材料作为该绝缘材料。然而，第一芯绝缘层、第二芯绝缘层和第三芯绝缘层的材料不限于此，可使用诸如环氧树脂的热固性树脂、诸如聚酰亚胺的热塑性树脂或者与无机填料一起浸到诸如玻璃纤维的芯材料中的树脂(例如，半固化片等)分别作为第一芯绝缘层111a、第二芯绝缘层111b和第三芯绝缘层111c中的每个的材料。当使用具有高刚度的材料(诸如，包含玻璃纤维的半固化片等)时，在翘曲控制方面可更有效。第二芯绝缘层111b和第三芯绝缘层111c可包括相同种类的材料。第一芯绝缘层111a的厚度可大于第二芯绝缘层111b的厚度和第三芯绝缘层111c的厚度。
第一芯布线层112a、第二芯布线层112b、第三芯布线层112c和第四芯布线层112d可包含诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的金属材料。第一芯布线层112a、第二芯布线层112b、第三芯布线层112c和第四芯布线层112d可根据设计执行各种功能。例如，第一芯布线层112a、第二芯布线层112b、第三芯布线层112c和第四芯布线层112d可包括接地(GND)图案、电力(PWR)图案、信号(S)图案等。这里，信号(S)图案可包括除了接地(GND)图案、电力(PWR)图案等之外的各种信号图案(诸如，数据信号图案等)。这些图案中的每个可以是线、面或焊盘的形式。第一芯布线层112a、第二芯布线层112b、第三芯布线层112c和第四芯布线层112d可通过诸如加成工艺(AP)、半AP(SAP)、改进的SAP(MSAP)或封孔(TT，tenting)的镀覆工艺形成，因此第一芯布线层112a、第二芯布线层112b、第三芯布线层112c和第四芯布线层112d均可包括种子层(无电镀层)和基于种子层形成的电解镀层。第一芯布线层112a、第二芯布线层112b、第三芯布线层112c和第四芯布线层112d还可包括作为最低层的铜箔。另外，第一芯布线层112a和第二芯布线层112b可基于CCL形成，因此可具有作为最低层的铜箔层。
第一芯过孔层113a、第二芯过孔层113b和第三芯过孔层113c可分别穿透第一芯绝缘层111a、第二芯绝缘层111b和第三芯绝缘层111c，并且竖直连接第一芯布线层112a、第二芯布线层112b、第三芯布线层112c和第四芯布线层112d。第一芯过孔层113a、第二芯过孔层113b和第三芯过孔层113c还可包含诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的金属材料。第一芯过孔层113a、第二芯过孔层113b和第三芯过孔层113c可根据设计分别包括信号连接过孔、接地连接过孔和电力连接过孔。第一芯过孔层113a、第二芯过孔层113b和第三芯过孔层113c中的每个的连接过孔可利用金属材料完全填充，或者还可利用沿着通路孔的壁表面形成的金属材料而形成。第一芯过孔层113a的连接过孔可具有沙漏或圆柱形形状。第二芯过孔层113b的连接过孔和第三芯过孔层113c的连接过孔可具有在相反方向上的锥形轮廓并且第一芯过孔层113a介于第二芯过孔层113b和第三芯过孔层113c之间。第一芯过孔层113a、第二芯过孔层113b和第三芯过孔层113c也可通过例如AP、SAP、MSAP、TT等的镀覆工艺形成，因此可包括种子层(无电镀层)和基于种子层形成的电解镀层。另外，第一芯过孔层113a可基于CCL形成，因此可具有作为最低层的铜箔层。第一芯过孔层113a的连接过孔可与第一芯布线层112a和第二芯布线层112b的焊盘图案一体化而没有边界。第二芯过孔层113b的连接过孔可与第三芯布线层112c的焊盘图案一体化而与该焊盘图案没有边界，并且第三芯过孔层113c的连接过孔可与第四芯布线层112d的焊盘图案一体化而与该焊盘图案没有边界。
阻挡层115可设置在第一芯绝缘层111a的下表面上并且用第二芯绝缘层111b覆盖。阻挡层115可包括第一金属层115a和第二金属层115b。第一金属层115a可通过与第一芯布线层112a的镀覆工艺(例如，诸如AP、SAP、MSAP或TT的工艺)相同的镀覆工艺形成，因此可包括种子层(无电镀层)和基于种子层形成的电解镀层。第一金属层115a还可包括作为最低层的铜箔。第一金属层115a可通过与第一芯布线层112a相同的镀覆工艺同时形成，因此可设置在与第一芯布线层112a的高度相同的高度处。因此，第一金属层115a可包含与第一芯布线层112a的金属材料相同的金属材料，例如铜(Cu)等。第二金属层115b可通过上述镀覆工艺形成在第一金属层115a上。第二金属层115b可包含与第一金属层115a的金属材料不同的金属材料，例如，可通过不同的蚀刻溶液选择性地去除的金属材料。当第一金属层115a包含铜(Cu)时，第二金属层115b可包含例如镍(Ni)，而没有限制。在平面图中，第一金属层115a可具有形成为连续地围绕腔110H的环形形状，例如，第一金属层115a的内表面可连续地围绕腔110H，并且第二金属层115b可具有面形状，例如，矩形形状或方形形状。
电子组件120可设置在腔110H中。电子组件120的背表面(即，与有效表面相对的表面)可通过包括树脂或粘合组件(诸如，环氧树脂)的粘合剂125(例如，芯片附着膜(DAF))附着到阻挡层115(例如，第二金属层115b)。电子组件120可以是将数量为数百至数百万个的元件或更多的元件集成在单个芯片中而提供的集成电路(IC)。例如，电子组件120可以是诸如中央处理器(例如，CPU)、图形处理器(例如，GPU)、现场可编程门阵列(FPGA)、数字信号处理器、密码处理器、微处理器、微控制器等的处理器芯片(更具体地，应用处理器(AP))，但不限于此。例如，电子组件120还可以是诸如易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、闪存等的存储器，或者是诸如模数转换器、专用IC(ASIC)等的逻辑芯片。另外，电子组件120可以是呈片形式的无源组件。
电子组件120可基于有效晶圆形成。电子组件120的主体的基体材料可以是硅(Si)、锗(Ge)、砷化镓(GaAs)等。可在主体上形成各种电路。连接焊盘120P可设置在主体的有效表面上。连接焊盘120P可将电子组件120电连接到其他组件。连接焊盘120P的材料可以是诸如铜(Cu)、铝(Al)等的导电材料而没有具体限制。覆盖连接焊盘120P的至少一部分并且使连接焊盘120P的至少一部分暴露的钝化膜可设置在主体的有效表面上。钝化膜可以是氧化物膜或氮化物膜，或者氧化物膜和氮化物膜的双层。绝缘层等可进一步设置在合适的位置。电子组件120可以是裸片，但不限于此，并且可以是具有重新分布区域的封装芯片。
积聚结构160可包括：第一积聚绝缘层130，覆盖芯结构110和电子组件120中的每者的至少一部分并且填充腔110H的至少一部分；第一积聚布线层132，设置在第一积聚绝缘层130上；第二积聚绝缘层140，设置在第一积聚绝缘层130上并且覆盖第一积聚布线层132的至少一部分；第二积聚布线层142，设置在第二积聚绝缘层140上；第三积聚绝缘层150，设置在第二积聚绝缘层140上并覆盖第二积聚布线层142的至少一部分；以及第三积聚布线层152，设置在第三积聚绝缘层150上。第一积聚绝缘层130、第二积聚绝缘层140和第三积聚绝缘层150可构成第二绝缘主体。积聚结构160还可包括：第一积聚过孔层133，穿透第一积聚绝缘层130并且使第一积聚布线层132连接到连接焊盘120P和第四芯布线层112d；第二积聚过孔层143，穿透第二积聚绝缘层140并且使第一积聚布线层132和第二积聚布线层142彼此连接；以及第三积聚过孔层153，穿透第三积聚绝缘层150并且使第二积聚布线层142和第三积聚布线层152彼此连接。
积聚结构160可允许在向上方向上的更多布线设计。积聚结构160可包括可设计各种电路并且还提供上下电连接路径的第一积聚布线层132、第二积聚布线层142和第三积聚布线层152以及第一积聚过孔层133、第二积聚过孔层143和第三积聚过孔层153。积聚结构160可被构造有比附图中所示的层多的层。然而，积聚结构160不限于此，可选地，积聚结构160可被构造有比附图中所示的层少的层。
第一积聚绝缘层130、第二积聚绝缘层140和第三积聚绝缘层150可顺序地层压在芯结构110和电子组件120上。第一积聚绝缘层130可覆盖芯结构110和电子组件120中的每者的至少一部分。此外，第一积聚绝缘层130可填充腔110H的至少一部分。第一积聚绝缘层130、第二积聚绝缘层140和第三积聚绝缘层150中的每个的材料没有具体限制。例如，绝缘材料可用作第一积聚绝缘层130、第二积聚绝缘层140和第三积聚绝缘层150的材料。在这种情况下，诸如环氧树脂的热固性树脂、诸如聚酰亚胺的热塑性树脂、其中热固性树脂或热塑性树脂与无机填料混合的树脂(例如，ABF(AjinomotoBuild-upFilm，味之素堆积膜)等)可用作该绝缘材料。第一积聚绝缘层130、第二积聚绝缘层140和第三积聚绝缘层150可包括彼此相同种类的材料。由于第一积聚绝缘层130、第二积聚绝缘层140和第三积聚绝缘层150在固化之后被一体化，因此可难以通过它们本身而将边界分开。
第一积聚布线层132、第二积聚布线层142和第三积聚布线层152均可包含诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的金属材料。第一积聚布线层132、第二积聚布线层142和第三积聚布线层152也可根据设计执行各种功能。例如，第一积聚布线层132、第二积聚布线层142和第三积聚布线层152可包括接地(GND)图案、电力(PWR)图案、信号(S)图案等。这里，信号(S)图案可包括除了接地(GND)图案、电力(PWR)图案等之外的各种信号图案(诸如，数据信号图案等)。这些图案中的每个可以是线、面或焊盘的形式。第一积聚布线层132、第二积聚布线层142和第三积聚布线层152也可通过例如AP、SAP、MSAP、TT等的镀覆工艺形成，并且可包括种子层(无电镀层)和基于种子层形成的电解镀层。第一积聚布线层132、第二积聚布线层142和第三积聚布线层152还可包括作为最低层的铜箔。
第一积聚过孔层133、第二积聚过孔层143和第三积聚过孔层153分别穿透第一积聚绝缘层130、第二积聚绝缘层140和第三积聚绝缘层150。第一积聚过孔层133可将第一积聚布线层132连接到电子组件120的连接焊盘120P。此外，第一积聚过孔层133可将第一积聚布线层132连接到第四芯布线层112d。第二积聚过孔层143和第三积聚过孔层153可使第一积聚布线层132、第二积聚布线层142和第三积聚布线层152彼此竖直连接。第一积聚过孔层133、第二积聚过孔层143和第三积聚过孔层153也可包含诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的金属材料。第一积聚过孔层133、第二积聚过孔层143和第三积聚过孔层153也可根据设计包括信号连接过孔、接地连接过孔和电力连接过孔。第一积聚过孔层133、第二积聚过孔层143和第三积聚过孔层153中的每个的连接过孔可利用金属材料完全填充，或者可利用沿着通路孔的壁表面形成的金属材料形成。第一积聚过孔层133、第二积聚过孔层143和第三积聚过孔层153中的每个的连接过孔可具有在相同方向上的锥形轮廓。例如，第一积聚过孔层133、第二积聚过孔层143和第三积聚过孔层153中的每个的连接过孔可具有在截面上上宽度大于下宽度的锥形轮廓。例如，第一积聚过孔层133、第二积聚过孔层143和第三积聚过孔层153中的每个的连接过孔可具有截面的宽度在朝向芯结构110的方向上变窄的锥形轮廓。第一积聚过孔层133、第二积聚过孔层143和第三积聚过孔层153也可通过例如AP、SAP、MSAP、TT等的镀覆工艺形成，并且可包括种子层(无电镀层)和基于种子层形成的电解镀层。第一积聚过孔层133、第二积聚过孔层143和第三积聚过孔层153中的每个的连接过孔可与第一积聚布线层132、第二积聚布线层142和第三积聚布线层152中的每个的焊盘图案一体化而与焊盘图案没有边界。
第一钝化层170可保护第三芯布线层112c免受外部物理损坏或化学损坏。第一钝化层170可设置在第二芯绝缘层111b的下表面上以覆盖第三芯布线层112c的至少一部分，并且具有分别使第三芯布线层112c的至少一部分暴露的多个第一开口。第一钝化层170的材料没有具体限制。例如，绝缘材料可用作第一钝化层170的材料。在这种情况下，诸如环氧树脂的热固性树脂、诸如聚酰亚胺的热塑性树脂、其中热固性树脂或热塑性树脂与无机填料混合的树脂(例如，ABF等)可用作该绝缘材料。然而，第一钝化层170的材料没有限制，并且可使用诸如阻焊剂(SR)的感光绝缘材料。
第二钝化层180可保护第三积聚布线层152免受外部物理损坏或化学损坏。第二钝化层180可设置在第三积聚绝缘层150的上表面上以覆盖第三积聚布线层152的至少一部分，并且具有分别使第三积聚布线层152的至少一部分暴露的多个第二开口。第二钝化层180的材料没有具体限制。例如，绝缘材料可用作第二钝化层180的材料。在这种情况下，上述ABF、SR等可用作该绝缘材料。如果需要，第二钝化层180可包括与第一钝化层170不同种类的材料。例如，第二钝化层180可具有更小的热膨胀系数(CTE)。由此，可进一步改善基板的上部和下部的热膨胀系数的偏差。
第一电连接金属凸块190各自可设置在第一钝化层170的第一开口中的对应的一个中。第一电连接金属凸块190各自可连接到暴露的第三芯布线层112c。第一电连接金属凸块190可将电子组件嵌入式基板100物理连接和/或电连接到外部。例如，电子组件嵌入式基板100可通过第一电连接金属凸块190安装在电子装置的主板上或另一球栅阵列(BGA)基板上。第一电连接金属凸块190中的每个可利用锡(Sn)或含锡(Sn)的合金(例如，焊料等)形成。然而，这仅仅是示例，并且第一电连接金属凸块190中的每个的材料不具体限于此。第一电连接金属凸块190中的每个可以是焊盘、焊球、引脚等。第一电连接金属凸块190可形成为多层或单层。当第一电连接金属凸块190形成为多层时，第一电连接金属凸块190可包括铜(Cu)柱和焊料。当第一电连接金属凸块190形成为单层时，第一电连接金属凸块190可包括锡-银焊料或铜(Cu)。然而，这仅仅是示例，并且第一电连接金属凸块190不限于此。第一电连接金属凸块190的数量、间隔、布置形式等没有具体限制，并且可根据设计原则进行修改。如果需要，可将凸块下金属(UBM)设置在多个第一开口中的每个上，并且第一电连接金属凸块190各自可连接到凸块下金属。
表面安装组件210可进一步设置在第二钝化层180上。表面安装组件210可通过第二电连接金属凸块220以表面安装的形式设置在第二钝化层180上。表面安装组件210可包括有源组件和/或无源组件。有源组件的示例可包括与电子组件120相关的上述的IC等。无源组件的示例可包括片式电容器(诸如，多层陶瓷电容器(MLCC))、片式电感器(诸如，功率电感器(PI))等。第二电连接金属凸块220各自可设置在第二钝化层180的第二开口中的对应的一个中，并且各自可连接到暴露的第三积聚布线层152的至少一部分。第二电连接金属凸块220可包括锡(Sn)或含锡(Sn)的合金(例如，焊料等)。如果需要，可将覆盖表面安装组件210的模制材料进一步设置在第二钝化层180上。模制材料可以是已知的环氧塑封料(EMC)，但不限于此。当进一步设置表面安装组件210时，电子组件嵌入式基板100可用作SiP。
另外，根据示例的电子组件嵌入式基板100可具有多个腔110H。在这种情况下，上述阻挡层115可应用于腔110H中的每个。可在腔110H中的每个中设置相同的电子组件或不同的电子组件。
图8至图10是示出制造图3的电子组件嵌入式基板的示例的示意性工艺图。
参照图8，首先，制备用作第一芯绝缘层111a的CCL等。可通过将铜箔层压在绝缘材料的上表面和下表面上来形成CCL。接着，可使用机械钻孔等在CCL中形成用于第一芯过孔层113a的通路孔。接着，可通过镀覆工艺形成第一芯布线层112a和第二芯布线层112b以及第一芯过孔层113a。此外，可形成包括第一金属层115a和第二金属层115b的阻挡层115。接着，可通过使用RCC等将半固化片层压在第一芯绝缘层111a的上侧和下侧上来形成第二芯绝缘层111b和第三芯绝缘层111c。可通过将铜箔层压在绝缘材料上来形成RCC。此外，可通过激光加工等形成用于第二芯过孔层113b和第三芯过孔层113c的通路孔。接着，可通过镀覆工艺形成第三芯布线层112c和第四芯布线层112d以及第二芯过孔层113b和第三芯过孔层113c。如果需要，可将分离载体膜附着到通过一系列工艺制造的芯结构110的下侧并且使第一钝化层170(诸如，ABF)介于分离载体膜和芯结构110之间。接着，可将图案化的干膜附着到芯结构110的上侧，并且可通过喷砂去除芯绝缘层111a和111c来形成具有到第一金属层115a的深度的第一腔110H'。在这种情况下，第一腔110H'的壁表面可具有与普通盲腔类似的50°至65°的倾斜度。
参照图9，接着，可将图案化的干膜等附着到芯结构110的上侧，并且可使用用于选择性地蚀刻第一金属层115a的蚀刻溶液来选择性地去除第一金属层115a。结果，可形成第二腔110H”，并且第二金属层115b的表面可通过第二腔110H”暴露。此外，可在第二腔110H”的壁表面上形成具有突出形状的脚。接着，可通过将图案化的干膜附着到芯结构110的上侧并且通过喷砂去除具有突出形状的脚来形成第三腔110H(即，上述腔110H)。在这种情况下，第三腔110H可形成为使得突出的脚部被去除以使第一金属层115a的内表面暴露。例如，在形成第三腔110H的工艺中，第一金属层115a可用作引导件，并且第二金属层115b可用作阻挡件。在这种情况下，第三腔110H的壁表面可具有接近竖直的第一倾斜度α1(大约85°或更大)以及第二倾斜度α2(大约75°或更大但小于第一倾斜度α1)。
参照图10，接着，可使用粘合剂125在腔110H中将电子组件120以面朝上的形式附着到阻挡层115上。接着，可利用ABF层压体等形成第一积聚绝缘层130。接着，可通过激光加工等形成通路孔，并且可通过镀覆工艺形成第一积聚布线层132和第一积聚过孔层133。可按照类似的方式形成第二积聚绝缘层140、第二积聚布线层142和第二积聚过孔层143。此外，可按照类似的方式形成第三积聚绝缘层150、第三积聚布线层152和第三积聚过孔层153。可通过一系列工艺形成积聚结构160。如果需要，可通过ABF层压或SR涂覆和固化在积聚结构160的上侧上形成第二钝化层180。可同时或在如上所述的先前操作中提前形成第一钝化层170。可使分离载体膜分离，如果需要，可在第一钝化层170中形成第一开口，并且可在第二钝化层180中形成第二开口。此外，如果需要，可形成第一电连接金属凸块190和第二电连接金属凸块220以安装表面安装组件210。
可通过一系列工艺制造根据上述示例的电子组件嵌入式基板100，并且其他细节与上述相同，因此将省略其详细描述。
在此，为了方便起见，侧部、侧表面等被用于表示参照附图中所示的方向的左方向或右方向或者左表面或右表面；为了方便起见，上侧、上部、上表面等用于表示参照附图中所示的方向的向上方向或向上表面；为了方便起见，下侧、下部、下表面等用于表示参照附图中所示的方向的向下方向或下表面。此外，短语“设置在侧部、上侧、上部、下侧或下部”已被用作包括目标组件设置在对应方向上，但不直接接触参考组件的情况以及目标组件在对应方向上直接接触参考组件的情况的概念。然而，定义这些方向是为了便于说明，并且权利要求书并不受如上所述定义的方向的特别限制，并且上部和下部的概念可随时改变。
本公开中组件与另一组件的“连接”的含义包括通过粘合层的间接连接以及两个组件之间的直接连接。此外，“电连接”意味着包括物理连接和物理断开的概念。可理解的是，当用“第一”和“第二”来表示元件时，该元件不由此受限。术语第一、第二等可仅用于将一个元件与其他元件区分开的目的，并且可不限制元件的顺序或重要性。在一些情况下，在不脱离本公开的范围的情况下，第一组件可被命名为第二组件，并且第二组件也可类似地被命名为第一组件。
在此使用的术语“示例实施例”不表示同样的示例性实施例，并且可被提供以强调与另一示例性实施例的特定特征或特性不同的特定特征或特性。然而，在此提供的示例性实施例可通过整体地或部分地彼此组合来实现。例如，除非提供了相反或矛盾的描述，否则在特定示例性实施例中描述的内容，即使其未在另一示例性实施例中描述，也可被理解为与另一示例性实施例相关。
在此使用的术语仅用于描述示例性实施例而非限制本公开。在这种情况下，除非在上下文中另有解释，否则单数术语包括复数形式。
如上所述，根据本公开中的示例性实施例，可提供脚尺寸可减小的电子组件嵌入式基板。
此外，可提供可按照SiP的形式进行模块化和小型化的电子组件嵌入式基板。
尽管以上已经示出和描述了示例性实施例，但是对于本领域技术人员将显而易见的是，在不脱离本发明的由所附权利要求限定的范围的情况下，可做出修改和变型。

Claims (20)

1.一种电子组件嵌入式基板，包括：
芯结构，包括第一绝缘主体以及分别设置在所述第一绝缘主体上或设置在所述第一绝缘主体中的多个芯布线层，所述芯结构具有腔且具有阻挡层，所述腔在厚度方向上穿透所述第一绝缘主体的至少一部分，并且所述阻挡层设置在所述腔的下侧上；以及
电子组件，设置在所述腔中并且附着到所述阻挡层，
其中，所述阻挡层包括：第一金属层，嵌在所述第一绝缘主体中并且所述第一金属层的内表面的至少一部分从所述第一绝缘主体暴露；以及第二金属层，设置在所述第一金属层下方并且所述第二金属层的上表面的至少一部分被设置为所述腔的底表面，所述电子组件附着到所述腔的所述底表面，
所述腔具有第一壁表面和第二壁表面，所述第一金属层的内表面和所述第一绝缘主体的内表面分别作为所述第一壁表面和所述第二壁表面，并且
所述第一壁表面的倾斜度和所述第二壁表面的倾斜度彼此不同。
2.根据权利要求1所述的电子组件嵌入式基板，其中，所述第一壁表面的倾斜度大于所述第二壁表面的倾斜度。
3.根据权利要求1所述的电子组件嵌入式基板，其中，所述第一金属层和所述第二金属层包含不同的金属材料。
4.根据权利要求3所述的电子组件嵌入式基板，其中，所述第一金属层的金属材料和所述第二金属层的金属材料利用不同的蚀刻溶液被选择性地去除。
5.根据权利要求3所述的电子组件嵌入式基板，其中，所述第一金属层包含铜，并且
所述第二金属层包含镍。
6.根据权利要求1所述的电子组件嵌入式基板，其中，所述第一金属层的内表面连续地围绕所述腔。
7.根据权利要求1所述的电子组件嵌入式基板，其中，所述第一金属层的与所述第一绝缘主体接触的上表面具有比所述第一金属层的与所述第二金属层接触的下表面的表面粗糙度大的表面粗糙度。
8.根据权利要求1所述的电子组件嵌入式基板，其中，所述第一金属层设置在与所述多个芯布线层中的一个芯布线层相同的高度上。
9.根据权利要求1所述的电子组件嵌入式基板，其中，所述阻挡层具有：第一区域，包括所述第二金属层并且通过所述腔从所述第一绝缘主体暴露；以及第二区域，包括所述第一金属层和所述第二金属层，并且嵌在所述第一绝缘主体中，并且
所述阻挡层的在所述第一区域中的厚度比所述阻挡层的在所述第二区域中的厚度薄。
10.根据权利要求1所述的电子组件嵌入式基板，其中，所述电子组件具有：第一表面，连接焊盘设置在所述第一表面上；以及第二表面，与所述第一表面相对，并且
所述第二表面通过芯片附着膜附着到所述阻挡层。
11.根据权利要求1所述的电子组件嵌入式基板，其中，所述芯结构包括：第一芯绝缘层；第一芯布线层和所述阻挡层，均设置在所述第一芯绝缘层的一个表面上；第二芯布线层，设置在所述第一芯绝缘层的另一表面上；第二芯绝缘层，设置在所述第一芯绝缘层上并且覆盖所述第一芯布线层和所述阻挡层中的每者的至少一部分；第三芯绝缘层，设置在所述第一芯绝缘层的所述另一表面上并且覆盖所述第二芯布线层的至少一部分；第三芯布线层，设置在所述第二芯绝缘层上；第四芯布线层，设置在所述第三芯绝缘层上；第一芯过孔层，穿透所述第一芯绝缘层并且使所述第一芯布线层和所述第二芯布线层彼此连接；第二芯过孔层，穿透所述第二芯绝缘层并且使所述第一芯布线层和所述第三芯布线层彼此连接；以及第三芯过孔层，穿透所述第三芯绝缘层并且使所述第二芯布线层和所述第四芯布线层彼此连接，
所述第一绝缘主体包括所述第一芯绝缘层、所述第二芯绝缘层和所述第三芯绝缘层，
所述多个芯布线层包括所述第一芯布线层、所述第二芯布线层、所述第三芯布线层和所述第四芯布线层，
所述第一芯绝缘层的厚度大于所述第二芯绝缘层和所述第三芯绝缘层中的每者的厚度，并且
所述第二芯过孔层和所述第三芯过孔层具有在相反方向上渐缩的轮廓。
12.根据权利要求1所述的电子组件嵌入式基板，所述电子组件嵌入式基板还包括积聚结构，所述积聚结构包括：第二绝缘主体，覆盖所述芯结构和所述电子组件中的每者的至少一部分并且填充所述腔的至少一部分；以及一个或更多个积聚布线层，各自设置在所述第二绝缘主体上或设置在所述第二绝缘主体中。
13.根据权利要求12所述的电子组件嵌入式基板，其中，所述积聚结构包括：第一积聚绝缘层，覆盖所述芯结构和所述电子组件中的每者的至少一部分并且填充所述腔的至少一部分；第一积聚布线层，设置在所述第一积聚绝缘层上；以及第一积聚过孔层，穿透所述第一积聚绝缘层并且将所述第一积聚布线层连接到所述电子组件和所述多个芯布线层，
所述第二绝缘主体包括所述第一积聚绝缘层，
所述一个或更多个积聚布线层包括所述第一积聚布线层，并且
所述第一积聚过孔层的连接过孔具有截面的宽度在朝向所述芯结构的方向上变窄的锥形轮廓。
14.根据权利要求13所述的电子组件嵌入式基板，其中，所述积聚结构还包括：第二积聚绝缘层，设置在所述第一积聚绝缘层上并且覆盖所述第一积聚布线层的至少一部分：第二积聚布线层，设置在所述第二积聚绝缘层上；以及第二积聚过孔层，穿透所述第二积聚绝缘层并且使所述第一积聚布线层和所述第二积聚布线层彼此连接，
所述第二绝缘主体还包括所述第二积聚绝缘层，
所述一个或更多个积聚布线层还包括所述第二积聚布线层，并且
所述第二积聚过孔层的连接过孔具有截面的宽度在朝向所述芯结构的所述方向上变窄的锥形轮廓。
15.根据权利要求12所述的电子组件嵌入式基板，所述电子组件嵌入式基板还包括：
第一钝化层，设置在所述芯结构的与其上设置所述积聚结构的一侧相对的另一侧上，所述第一钝化层具有多个第一开口，所述多个第一开口使所述多个芯布线层中的一个的对应部分暴露；以及
多个第一电连接金属凸块，各自设置在所述多个第一开口的对应的一个上，并且各自连接到暴露的芯布线层的至少一部分。
16.根据权利要求15所述的电子组件嵌入式基板，所述电子组件嵌入式基板还包括：
第二钝化层，设置在所述积聚结构的与其上设置所述芯结构的一侧相对的另一侧上，所述第二钝化层具有多个第二开口，所述多个第二开口使所述一个或更多个积聚布线层中的一个的对应部分暴露；
多个第二电连接金属凸块，各自设置在所述多个第二开口的对应的一个上，并且各自连接到暴露的积聚布线层的至少一部分；以及
一个或更多个表面安装组件，通过所述多个第二电连接金属凸块安装在所述第二钝化层上。
17.一种电子组件嵌入式基板，包括：
芯结构，包括第一绝缘主体以及分别设置在所述第一绝缘主体上或设置在所述第一绝缘主体中的多个芯布线层，所述芯结构具有腔且具有阻挡层，所述腔在厚度方向上穿透所述第一绝缘主体的至少一部分，并且所述阻挡层设置在所述腔的下侧上，
其中，所述阻挡层包括第一金属层和第二金属层，所述第一金属层和所述第二金属层包含不同的金属材料并且在所述厚度方向上彼此叠置，所述腔穿透所述第一金属层，并且所述第二金属层一体地延伸跨过所述腔的下表面，并且
所述第一金属层的侧壁表面形成所述腔的侧壁的一部分，并且所述第一金属层的所述侧壁表面不与所述腔的所述下表面正交。
18.根据权利要求17所述的电子组件嵌入式基板，其中，所述第一绝缘主体的一部分的侧壁表面形成所述腔的所述侧壁的另一部分，并且所述第一绝缘主体的所述一部分的所述侧壁表面不与所述腔的所述下表面正交。
19.根据权利要求18所述的电子组件嵌入式基板，其中，所述第一金属层的所述侧壁表面的倾斜度大于所述第一绝缘主体的所述一部分的所述侧壁表面的倾斜度。
20.根据权利要求17所述的电子组件嵌入式基板，所述电子组件嵌入式基板还包括：
电子组件，设置在所述腔中并且附着到所述阻挡层的所述第二金属层；以及
积聚结构，包括：第二绝缘主体，覆盖所述芯结构和所述电子组件中的每者的至少一部分并且填充所述腔的至少一部分；以及一个或更多个积聚布线层，各自设置在所述第二绝缘主体上或设置在所述第二绝缘主体中。
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Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1716062A (zh) * 2004-06-30 2006-01-04 Lg.菲利浦Lcd株式会社 液晶显示器件的阵列基板的制造方法
KR20160049667A (ko) * 2014-10-28 2016-05-10 삼성전기주식회사 인쇄회로기판 및 그 제조방법
US20160233167A1 (en) * 2015-02-10 2016-08-11 Ibiden Co., Ltd. Semiconductor element built-in wiring board and method for manufacturing the same
CN106206530A (zh) * 2014-11-26 2016-12-07 台湾积体电路制造股份有限公司 半导体器件及其制造方法
US20170094797A1 (en) * 2015-09-25 2017-03-30 Samsung Electro-Mechanics Co., Ltd. Printed circuit board and method for manufacturing the same
CN109755234A (zh) * 2017-11-03 2019-05-14 三星电机株式会社 扇出型半导体封装件
KR20190064370A (ko) * 2017-11-30 2019-06-10 삼성전자주식회사 팬-아웃 반도체 패키지

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI363411B (en) * 2008-07-22 2012-05-01 Advanced Semiconductor Eng Embedded chip substrate and fabrication method thereof
CN103270819B (zh) * 2010-10-20 2016-12-07 Lg伊诺特有限公司 印刷电路板及其制造方法
US8745860B2 (en) * 2011-03-11 2014-06-10 Ibiden Co., Ltd. Method for manufacturing printed wiring board
KR101304359B1 (ko) 2012-04-18 2013-09-11 대덕전자 주식회사 캐비티 인쇄회로기판 제조방법
US9215805B2 (en) * 2012-04-27 2015-12-15 Ibiden Co., Ltd. Wiring board with built-in electronic component and method for manufacturing the same
JP2014116548A (ja) * 2012-12-12 2014-06-26 Ngk Spark Plug Co Ltd 多層配線基板およびその製造方法
US10045443B2 (en) * 2016-08-29 2018-08-07 At & S Austria Technologie & Systemtechnik Aktiengesellschaft Matching inclination of cavity sidewall and medium supply device for manufacturing component carrier
JP2020184596A (ja) * 2019-05-09 2020-11-12 イビデン株式会社 電子部品内蔵配線板及びその製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1716062A (zh) * 2004-06-30 2006-01-04 Lg.菲利浦Lcd株式会社 液晶显示器件的阵列基板的制造方法
KR20160049667A (ko) * 2014-10-28 2016-05-10 삼성전기주식회사 인쇄회로기판 및 그 제조방법
CN106206530A (zh) * 2014-11-26 2016-12-07 台湾积体电路制造股份有限公司 半导体器件及其制造方法
US20160233167A1 (en) * 2015-02-10 2016-08-11 Ibiden Co., Ltd. Semiconductor element built-in wiring board and method for manufacturing the same
US20170094797A1 (en) * 2015-09-25 2017-03-30 Samsung Electro-Mechanics Co., Ltd. Printed circuit board and method for manufacturing the same
CN109755234A (zh) * 2017-11-03 2019-05-14 三星电机株式会社 扇出型半导体封装件
KR20190064370A (ko) * 2017-11-30 2019-06-10 삼성전자주식회사 팬-아웃 반도체 패키지

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