KR101304359B1 - 캐비티 인쇄회로기판 제조방법 - Google Patents

캐비티 인쇄회로기판 제조방법 Download PDF

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김상진
서미림
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대덕전자 주식회사
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Abstract

본 발명은 절연층의 일 표면에 동박이 피복된 절연층/제1 동박의 구조에서, 제1 동박 표면 위, 캐비티를 제작하고자 하는 부위에 이종금속을 피복하고 그 위에 동박을 형성함으로써, 절연층/제1 동박/이종금속/제3 동박의 구조를 형성한다. 여기서, 이종금속은 동(Cu)을 식각하는 과정에 상대적으로 식각률이 낮아 선택식각(selective etch)를 할 수 있는 금속으로서, 납(Pb)을 사용할 수 있다.
본 발명은, 이종금속 표면 위의 제2 동박을 선정된 회로패턴에 따라 선택식각함으로써, 이종금속 표면 위에 선정된 패턴의 패드를 형성하는 것을 특징으로 한다. 한편, 절연층/제1 동박/이종금속/제3 동박의 구조의 절연층을 식각하여 리세스 구조, 즉 캐비티를 형성하는 과정에서 제1 동박은 에치스토퍼의 역할을 수행하며, 에치스토퍼로서의 역할을 완수하고 나면 캐비티 밑면을 구성하고 있던 제1 동박과 이종금속은 차례로 제거한다. 그리고 나면, 캐비티 밑면에는 제3 동박으로부터 패턴형성한 동박패드만이 잔류하게 되며, 캐비티 밑면의 동박패드에 BGA 타입의 칩을 표면실장할 수 있게 된다.

Description

캐비티 인쇄회로기판 제조방법{METHOD OF MANUFACTURING A CAVITY PRINTED CIRCUIT BOARD}
본 발명은 캐비티 인쇄회로기판(Cavity PCB; printed circuit board)에 관한 것으로서, 특히 칩을 속에 실장할 캐비티 밑면에 패드(pad)를 형성함으로써 칩을 표면실장할 수 있도록 하는 캐비티 인쇄회로기판 제조공법에 관한 것이다.
슬림형 노트북, 태블릿 PC 등과 같은 휴대용 전자제품은 구성되는 인쇄회로기판의 두께를 얇게 만드는 것을 요구하고 있다. 최근 들어 인쇄회로기판의 두께를 얇게 만들기 위하여, 캐비티 인쇄회로기판 기술이 적용되고 있다.
캐비티 인쇄회로기판이란, 적층기판 표면에 최종적으로 실장하는 칩의 돌출 두께로 인하여 기판 전체 두께가 두꺼워지는 것을 보상하기 위하여, 기판의 외층에 캐비티를 형성해서 속으로 움푹 리세스(recess)된 공간에 칩을 장착하는 기술이다. 즉, 절연층을 드릴 가공해서 캐비티를 형성하고, 캐비티 속의 리세스 공간에 반도체 칩을 실장함으로써 칩이 돌출되는 것을 보상하는 기술이다.
캐비티 인쇄회로기판을 제작하는 기술은, 본원 출원인의 선출원 발명, 대한민국 특허출원 10-2011-0124781호, 대한민국 특허공개 제10-2009-0070589호, 대한민국 특허공개 제10-2009-0096809호 등에 상술되어 있다. 전술한 종래기술을 요약하여 설명하면 다음과 같다.
중앙에 절연층을 두고 양표면에 동박이 형성된 동박적층판(CCL; copper cladded laminate) 양 표면 위에, 또 다시 절연층과 동박을 차례로 적층함으로써, 아래로부터 모두 4층의 동박회로와 그 사이사이에 2층의 절연층을 구비한 적층기판을 형성한다.
이어서, 상부면 외층으로부터 드릴 공정을 수행해서 2층의 절연층을 차례로 식각제거함으로써 칩을 실장할 리세스 공간, 즉 캐비티를 형성하데, 이때에 아래로부터 제2층의 동박은 드릴공정 과정에서 에치스토퍼(stopper) 역할을 하게 된다. 즉, 제2층의 동박은 에치스토퍼로서 캐비티 밑면으로 남게 되고, 제2층의 동박 위의 절연층이 모두 드릴 과정에서 제거되는 것이다.
따라서, 캐비티 밑면의 제2 동박은 에치스토퍼로서 역할을 수행하여야 하므로, 가령 BGA용 표면실장을 위한 패드를 형성하기 위해 제2층의 동박을 패턴형성하는 것이 불가능하다. 즉, 종래기술에 따른 캐비티 기판 제조기술에 따르면, 캐비티 밑면에 BGA 타입의 칩 실장을 위한 패드를 패턴형성하는 것이 불가능하다.
따라서, 본 발명의 제1 목적은 칩을 리세스된 구조, 즉 캐비티에 실장하되, 캐비티 밑면에 표면실장(surface mount)할 수 있는 캐비티 인쇄회로기판 제조공법을 제공하는 데 있다.
본 발명의 제2 목적은 상기 제1 목적에 부가하여, 캐비티 밑면에 BGA 타입의 칩을 표면실장할 수 있는 패드(pad)를 제조하는 공법을 제공하는데 있다.
본 발명의 제3 목적은 상기 제1, 제2 목적에 부가하여, 캐비티 밑면에 칩의 전면이 향하도록 표면실장할 수 있는 인쇄회로기판 제조공법을 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명은 절연층의 일 표면에 동박이 피복된 절연층/제1 동박의 구조에서, 제1 동박 표면 위, 캐비티를 제작하고자 하는 부위에 이종금속을 피복하고 그 위에 동박을 형성함으로써, 절연층/제1 동박/이종금속/제3 동박의 구조를 형성한다. 여기서, 이종금속은 동(Cu)을 식각하는 과정에 상대적으로 식각률이 낮아 선택식각(selective etch)를 할 수 있는 금속으로서, 납(Pb)을 사용할 수 있다.
본 발명은, 이종금속 표면 위의 제2 동박을 선정된 회로패턴에 따라 선택식각함으로써, 이종금속 표면 위에 선정된 패턴의 패드를 형성하는 것을 특징으로 한다. 한편, 절연층/제1 동박/이종금속/제3 동박의 구조의 절연층을 식각하여 리세스 구조, 즉 캐비티를 형성하는 과정에서 제1 동박은 에치스토퍼의 역할을 수행하며, 에치스토퍼로서의 역할을 완수하고 나면 캐비티 밑면을 구성하고 있던 제1 동박과 이종금속은 차례로 제거한다. 그리고 나면, 캐비티 밑면에는 제3 동박으로부터 패턴형성한 동박패드만이 잔류하게 되며, 캐비티 밑면의 동박패드에 BGA 타입의 칩을 표면실장할 수 있게 된다.
본 발명은, 캐비티 밑면에 동박패드를 제공하므로 표면실장을 하고자 하는 BGA 타입의 칩에 대해서, 칩 전면을 아래를 향하도록 배치하고 그대로 표면실장하는 것이 가능하게 된다. 그 결과, 본 발명은 리세스 구조를 채택함으로써 기판의 두께를 슬림하게 할 수 있을 뿐 아니라, 칩을 표면실장하는 것도 가능하게 되어, 전자제품의 두께를 더욱 슬림하게 만들 수 있다.
도1a 내지 도1n은 본 발명의 양호한 실시예에 따라 캐비티 기판을 제작하는 공법을 순차적으로 나타낸 도면.
본 발명은 전자부품을 표면실장하기 위한 캐비티 인쇄회로기판을 제조하는 방법에 있어서, (a) 절연층을 중앙에 두고 양면에 동박('제1 동박', '제2 동박')이 피복된 동박적층판의 일면 동박('제1 동박') 표면 위, 캐비티를 제작하고자 하는 부위에 이종금속을 형성하는 단계; (b) 이종금속 표면 위에 동박('제3 동박')을 형성하는 단계; (c) 선정된 회로패턴에 따라 제3 동박을 선택적으로 식각제거함으로써, 상기 이종금속 표면 위에 선정된 회로패턴의 동박패드를 형성하는 단계; (d) 상기 제1 동박을 에치스토퍼로 해서 상기 절연층을 식각함으로써 캐비티를 형성하는 단계; 및 (e) 에치스토퍼로 작용하던 제1 동박과 이종금속을 차례로 식각제거함으로써 캐비티 밑면에 상기 동박패드를 노출시키는 단계를 포함하는 캐비티 인쇄회로기판 제조방법을 제공한다.
이하에서는 첨부도면 도1a 내지 도1n을 참조해서 본 발명의 양호한 실시예를 상세히 설명하기로 한다.
도1a를 참조하면, 본 발명에 따른 공법의 시작재료의 실시예로써, 제1 절연층(10a) 양면에 동박(10b, 10c)이 적층된 구조물을 보여주고 있다. 본 발명의 양호한 실시예로서, 유리섬유질(glass fiber) 또는 필러(filler)가 함침된 레진(resin) 또는 프리프레그(PREPREG)를 제1 절연층 자재로 하는 동박적층판(CCL; copper cladded laminate)을 사용할 수 있다. 편의상, 도면부호 10c의 동박을 제1 동박, 도면부호 10b의 동박을 제2 동박이라 칭한다.
도1b를 참조하면, 회로패턴에 따라 층간 전기접속이 필요한 위치에 대해 드릴, 예를 들어 CNC 드릴 또는 레이저 드릴을 사용해서 홀(20)을 형성할 수 있다. 도1c를 참조하면, 구조물의 양표면에 마스크(30)를 피복하고, 제1 동박(10c) 위의 마스크(30)를 선택적으로 식각하되, 향후 캐비티를 제작할 위치에 해당하는 부위에 대응되는 동박(10c)의 표면이 노출되도록 마스크를 선택적으로 식각한다. 본 발명의 양호한 실시예로서, 제작할 캐비티의 너비보다는 약간 크게 동박(10c)의 표면을 노출하는 것이 바람직하며, 마스크(30)로서 드라이필름을 사용할 수 있다.
도1d를 참조하면, 도금 또는 증착 방법을 이용해서 노출된 동박(10c) 표면 위에 이종금속(40)을 코팅한다. 본 발명에 따른 이종금속의 양호한 실시예로서, 납(Pb)이 사용될 수 있으며, 이종금속은 배리어 메탈(barrier metal)로 작용하고, 동(Cu)을 식각하는 과정에서 상대적으로 식각률이 낮은 금속을 선택함으로써 선택식각(selective etch)이 가능하도록 한다. 이종금속을 형성하고 나면, 구조물 양면에 피복되어 있는 마스크(30)를 박리 제거한다.
결국, 마스크(30)를 박리함으로써 상부면의 제2 동박(10b), 하부면의 제1 동박(10c), 이종금속(40)과 홀(20) 내벽이 표면 노출된다. 여기에, 동도금을 실시해서, 도1e에 나타낸 바와 같이, 상부면의 동박(10b), 하부면의 동박(10c), 이종금속(40)과 홀(20) 내벽 전면에 동도금층을 형성한다.
도1e에서, 동도금이 덧씌워진 동박을 두껍게 도시하고 있으며, 상부면의 제2 동박(10b) 위에 동도금으로 덧쓰워진 동박을, 구별하지 않고 도면부호 50b로 함께 나타내고 있다. 하부면의 제1 동박(10c) 및 이종금속(40) 위에 동도금으로 덧씌워진 동박을 도면부호 50c로 나타내고 있음에 유의한다.
이어서, 선정된 회로패턴에 따라, 드라이필름 피복, 사진, 현상, 식각 등 일련의 이미지 공정을 진행함으로써, 상부면과 하부면의 동박(50b, 50c)에 회로패턴을 전사(pattern transfer)한다. 도1f를 참조하면, 상부면에 동박(50b)이 회로패턴에 따라 형성되어 있으며, 하부면에는 동박회로가 절연층(10a) 위에는 물론 이종금속(40) 표면 위에도 패턴형성되어 있다.
여기서, 도1f를 참조하면, 도면부호 10c로 나타낸 동박은 공정초기부터 존재하던 제1 동박으로서, 후속 캐비티 드릴 공정에서 에치스토퍼(etch stopper)로 작용하는 것이고, 도면부호 50d로 나타낸 동박, 즉 이종금속(40) 표면 위에 패턴형성된 동박(50d)은, 후속공정에서 칩 표면실장을 위한 패드(pad)로 작용하게 되는 것에 유의한다.
그리고 나면, 도1g에 도시한 바와 같이, 제2 절연층(60)과 동박(70b, 70c)을 적층하고 가열가압함으로써 라미네이트 공정을 진행한다. 본 발명의 양호한 실시예로서, 유리섬유질(glass fiber) 또는 필러(filler)가 함침된 레진(resin) 또는 프리프레그(PREPREG)를 제2 절연층 자재로 사용할 수 있다. 도1g 이후의 도면에서, 제1 절연층(10a)과 제2 절연층(60)을 서로 동일한 무늬로 표시하였다.
이때에, 라미네이트 공정 중에, 유리섬유질 또는 필러가 함침된 프리프레그 자재로부터 레진이 흘러나와, 홀(20)을 충진하게 된다. 도1g에서, 레진으로 충진하고 있는 홀 영역(도면부호 20의 영역), 유리섬유질 또는 필러가 함침된 영역(도면부호 60의 영역)을 구분하기 위해서 모래무늬의 조밀함을 달리해서 도시하고 있다. 편의상, 도면부호 70c의 동박을 하부면 외층동박, 도면부호 70b의 동박을 상부면 외층동박이라 칭하기로 한다.
도1h를 참조하면, 상부면과 하부면의 동박(70b, 70c)을 선택 식각함으로써 회로패턴을 전사한다. 이어서, 레이저 드릴 또는 기계적 드릴 공정을 진행해서, 홀을 형성한다. 도1i에서, 도면부호 80b의 홀은 동박(50b)과 동박(70b)을 층간접속하기 위한 홀이고, 도면부호 80c의 홀은 동박(50c)과 동박(70c)을 층간접속하기 위한 홀이다. 이때에, 칩이 리세스 실장될 캐비티(90)를 함께 드릴 또는 식각 제작하며, 도면부호 10c의 동박, 도면부호 50b의 동박, 도면부호 50c의 동박은 모두 식각과정에서 에치스토퍼(etch stopper)의 역할을 수행한다.
이어서, 기판 전면에 대해 동도금을 실시한다. 도1j를 참조하면, 동도금이 덧씌워진 동박에 대해서는 그 두께를 약간 두껍게 도시하고 있으며, 도면부호는 도1i에서 사용하던 그대로를 사용하고 있다.
도1k를 참조하면, 기판 양 표면의 동박에 대해 선정된 회로패턴에 따라, 포토마스크 도포, 사진, 현상, 식각 등 일련의 이미지 공정을 진행함으로써, 동박에 회로패턴을 전사한다. 도1k를 참도하면, 캐비티(90)의 측벽 및 밑면에 피복되었던 동박이 모두 박리 제거되었으며, 최초의 동박적층판을 구성하던 동박(10c) 역시 함께 제거되었음을 알 수 있다. 결국, 에치스토퍼 역할을 수행하였던 동박(10c)은 임무를 완수한 후 박리 제거되었으며, 캐비티(90) 밑면에는 이종금속(40)만이 잔류하고 있다.
이어서, 화학용액 또는 건식식각 방법으로 노출된 이종금속(40)을 식각 제거한다. 도1l은 이종금속(40)을 제거한 후의 모습을 나타낸 공정 단면도이다. 도1l을 참조하면, 캐비티(90) 밑면에 동박(50d)이 형성되어 있음을 확인할 수 있으며, 이는 BGA 타입의 칩을 표면실장하기 위한 패드로 제작될 수 있다.
그리고 나면, 도2m에 도시한 대로, 기판 양면에 솔더레지스트(100)을 피복하고, 본딩패드 또는 솔더볼패드로 사용한 동박의 표면이 노출되도록 솔더레지스트(100)를 개구한다. 도2n을 참조하면, 패드로 사용할 개구된 동박 표면 위는 금도금 또는 OSP 등과 같은 방청처리를 해서 코팅막(110)을 형성한다.
전술한 내용은 후술할 발명의 특허 청구 범위를 더욱 잘 이해할 수 있도록 본 발명의 특징과 기술적 장점을 다소 폭넓게 개선하였다. 본 발명의 특허 청구 범위를 구성하는 부가적인 특징과 장점들이 이하에서 상술 될 것이다. 개시된 본 발명의 개념과 특정 실시예는 본 발명과 유사 목적을 수행하기 위한 다른 구조의 설계나 수정의 기본으로서 즉시 사용될 수 있음이 당해 기술 분야의 숙련된 사람들에 의해 인식되어야 한다.
또한, 본 발명에서 개시된 발명 개념과 실시예가 본 발명의 동일 목적을 수행하기 위하여 다른 구조로 수정하거나 설계하기 위한 기초로서 당해 기술 분야의 숙련된 사람들에 의해 사용될 수 있을 것이다. 또한, 당해 기술 분야의 숙련된 사람에 의한 그와 같은 수정 또는 변경된 등가 구조는 특허 청구 범위에서 기술한 발명의 사상이나 범위를 벗어나지 않는 한도 내에서 다양한 진화, 치환 및 변경이 가능하다.
이상과 같이, 본 발명은 캐비티 밑면에 동박패드를 제공하므로 BGA 타입의 칩에 대해서, 칩 전면을 아래를 향하도록 배치하고 그대로 표면실장하는 것이 가능하게 된다. 그 결과, 본 발명은 리세스 구조를 채택함으로써 기판의 두께를 슬림하게 할 수 있을 뿐 아니라, 칩을 표면실장하는 것도 가능하게 되어, 전자제품의 두께를 더욱 슬림하게 만들 수 있다.
10a, 60 : 절연층
10c : 제1 동박
10b : 제2 동박
40 : 이종금속
100 : 솔더레지스트
110 : 금도금 또는 OSP 처리된 코팅막

Claims (6)

  1. 전자부품을 표면실장하기 위한 캐비티 인쇄회로기판을 제조하는 방법에 있어서,
    (a) 제1 절연층을 중앙에 두고 하부 표면에 제1 동박, 상부 표면에 제2 동박이 피복된 동박적층판에 대해서, 제1 동박 및 제2 동박의 표면에 마스크를 피복하고 캐비티를 제작할 부위에 해당하는 제1 동박 표면만이 노출되도록 상기 마스크를 선택식각하여 개구하고, 상기 노출된 제1 동박의 표면에만 이종금속을 형성하는 단계;
    (b) 상기 마스크를 제거하고 동도금을 실시하여 이종금속 표면, 제1 동박 표면, 제2 동박 표면 위에 제3 동박을 형성하는 단계;
    (c) 상기 단계 (b)의 구조물의 하부면에 대해서 선정된 회로패턴에 따라 제3 동박과 제1 동박을 차례로 선택식각 제거함으로써 상기 이종금속 표면 위에 선정된 회로패턴의 동박패드를 형성하고, 상기 단계 (b)의 구조물 상부면에 대해 선정된 회로패턴에 따라 제3 동박과 제2 동박을 차례로 식각제거함으로써 상기 제1 절연층의 표면을 노출하는 단계;
    (d) 상기 제1 동박을 에치스토퍼로 해서 표면이 노출된 제1 절연층을 식각함으로써 제1 동박을 밑면으로 하는 캐비티를 형성하는 단계; 및
    (e) 표면이 노출된 제1 동박을 식각제거하고, 그 결과 표면이 노출된 이종금속을 식각제거함으로써 캐비티 밑면에 동박패드를 노출시키는 단계
    를 포함하는 캐비티 인쇄회로기판 제조방법.
  2. 제1항에 있어서, 상기 단계 (b)에 선행해서, 동박적층판의 제1 동박과 제2 동박을 층간접속하기 위한 홀가공 단계를 더 포함하는 캐비티 인쇄회로기판 제조방법.
  3. 제1항에 있어서, 상기 단계 (c)에 후속해서,
    (c1) 상기 단계 (c)의 구조물의 하부면에 제4 절연층과 제4 동박을 적층하고, 상부면에 제5 절연층과 제5 동박을 적층하여 가열가압 라미네이트 하고, 상기 제4 동박 및 제5 동박 각각에 대해 선정된 회로패턴을 전사하여 회로를 형성하는 단계
    (c2) 표면이 노출된 제4절연층을 식각하여 제1동박의 표면을 노출하고, 표면이 노출된 제5 절연층을 식각하여 제1 절연층 표면을 선택적으로 노출하는 단계;
    를 더 포함하는 캐비티 인쇄회로기판 제조방법.
  4. 삭제
  5. 삭제
  6. 제1항에 있어서, 상기 단계 (e)에 후속해서, 상기 동박패드 표면에 금도금 또는 OSP 처리를 해서 코팅막을 형성하는 단계를 더 포함하는 캐비티 인쇄회로기판 제조방법.
KR1020120040187A 2012-04-18 2012-04-18 캐비티 인쇄회로기판 제조방법 KR101304359B1 (ko)

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