KR20220078343A - 반도체 메모리 장치 및 그의 제조 방법 - Google Patents

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김성순
김희수
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Abstract

본 기술은 반도체 메모리 장치 및 이의 제조 방법에 관한 것으로, 반도체 메모리 장치는 제1 소스막; 상기 제1 소스막 상의 제2 소스막; 상기 제2 소스막 상의 적층체; 상기 적층체 및 상기 제2 소스막을 관통하는 채널 구조체; 및 상기 적층체 및 상기 제2 소스막을 관통하는 공통 소스라인을 포함하고, 상기 제2 소스막은 에어갭 및 상기 에어갭을 둘러싸는 도전막을 포함한다.

Description

반도체 메모리 장치 및 그의 제조 방법{SEMICONDUCTOR MEMORY DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 메모리 장치 및 그의 제조방법에 관한 것으로, 보다 구체적으로 3차원 반도체 메모리 장치 및 그의 제조방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phosphide) 등과 같이 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리장치(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.
최근에는 휴대용 전자 기기의 사용이 증가하면서 불휘발성 반도체 메모리 장치의 사용이 증가하고 있으며, 휴대성 및 대용량화를 위하여 반도체 메모리 장치의 고집적화 및 대용량화가 요구되고 있다. 이러한 고집적화 및 대용량화를 위하여 3차원 반도체 메모리 장치가 제안된 바 있다.
본 발명의 실시예는 전기적인 특성을 개선하여 동작 신뢰성을 향상시킬 수 있는 반도체 메모리 장치 및 그의 제조방법을 제공한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 제1 소스막; 상기 제1 소스막 상의 제2 소스막; 상기 제2 소스막 상의 적층체; 상기 적층체 및 상기 제2 소스막을 관통하는 채널 구조체; 및 상기 적층체 및 상기 제2 소스막을 관통하는 공통 소스라인을 포함하고, 상기 제2 소스막은 에어갭 및 상기 에어갭을 둘러싸는 도전막을 포함한다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 제조 방법은 소스 희생 구조체를 포함하는 소스 구조체를 형성하는 단계; 상기 소스 구조체 상에 적층체를 형성하는 단계; 상기 적층체를 관통하는 트렌치를 형성하는 단계; 상기 트렌치를 통해 상기 소스 희생 구조체를 제거하여 캐비티를 형성하는 단계; 상기 캐비니 내에 에어갭을 포함하는 제1 물질막을 형성하는 단계; 상기 제1 물질막 일부를 식각하여 상기 에어갭의 일측부를 노출시키는 단계; 및 노출되는 상기 에어갭의 일측부에 접하는 제2 물질막을 형성하는 단계를 포함한다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 제조 방법은 소스 희생 구조체를 포함하는 소스 구조체를 형성하는 단계; 상기 소스 구조체 상에 적층체를 형성하는 단계; 상기 적층체 및 상기 소스 구조체를 관통하는 채널 구조체를 형성하는 단계; 상기 적층체를 관통하는 트렌치를 형성하는 단계; 상기 트렌치를 통해 상기 소스 희생 구조체를 제거하여 상기 채널 구조체의 하부 측면이 노출되는 캐비티를 형성하는 단계; 및 상기 캐비티 내에 에어갭을 포함하는 도전막을 형성하는 단계를 포함하며, 상기 도전막은 상기 채널 구조체의 하부 측벽 및 상기 에어갭의 상부면, 하부면 및 제1 측면에 접하는 제1 물질막 및 상기 에어갭의 제2 측면에 접하는 제2 물질막을 포함한다.
본 기술의 실시예에 따른 반도체 메모리 장치는 채널 구조체와 접하는 도전막의 내부에 심(Seam) 또는 보이드(Void)에 의한 공정 불량을 개선할 수 있으며, 이에 따라 반도체 메모리 장치의 전기적 특성 및 신뢰성이 개선될 수 있다.
도 1a는 본 발명의 실시예에 따른 반도체 메모리 장치의 평면도이다.
도 1b는 도 1a의 A-A'선에 따른 단면도이다.
도 2a 내지 도 2j는 본 발명의 실시 예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 3은 본 발명의 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 4는 본 발명의 실시예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
이하에서는, 본 발명의 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1a는 본 발명의 실시예에 따른 반도체 메모리 장치의 평면도이다. 도 1b는 도 1a의 A-A'선에 따른 단면도이다.
도 1a 및 1b를 참조하면, 본 실시예에 따른 반도체 메모리 장치는 기판(100)을 포함할 수 있다. 기판(100)은 제1 방향(D1) 및 제2 방향(D2)에 의해 정의되는 평면을 따라 확장된 플레이트의 형태를 가질 수 있다. 기판(100)은 단결정 반도체 기판일 수 있다. 예를 들어, 기판(100)은 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택시얼 성장(selective epitaxial growth) 방식을 통해 형성된 에피택시얼 박막일 수 있다.
기판(100)은 제1 적층 영역(SR1), 제2 적층 영역(SR2) 및 분리 영역(DR)을 포함할 수 있다. 제1 적층 영역(SR1) 및 제2 적층 영역(SR2)은 분리 영역(DR)을 사이에 두고 제1 방향(D1)으로 서로 이격될 수 있다. 분리 영역(DR)은 적층체들을 분리하는 복수개의 슬릿(slit) 영역들 중 하나일 수 있다.
기판(100) 상에 소스 구조체(SL)가 제공될 수 있다. 소스 구조체(SL)는 도전 물질을 포함할 수 있다.
일 예로, 도시된 것과 같이 소스 구조체(SL)는 제1 내지 제3 소스막들(SL1, SL2, SL3)을 포함할 수 있다. 다른 예로, 도시된 것과 달리 소스 구조체(SL)는 단일막으로 구성될 수도 있다. 이하에서는, 소스 구조체(SL)가 제1 내지 제3 소스막들(SL1, SL2, SL3)을 포함하는 것으로 예를 들어 설명하지만, 소스 구조체(SL)의 구조는 이에 한정되지 않을 수 있다.
도시된 것과 달리, 본 실시예와 다른 실시예에서는 기판(100)과 소스 구조체(SL) 사이에 주변회로 구조 및 연결 구조가 제공될 수도 있다. 주변회로 구조는 NMOS 트랜지스터들과 PMOS 트랜지스터들, 레지스터(resistor) 및 캐패시터(capacitor)를 포함할 수 있다. NMOS 트랜지스터들 및 PMOS 트랜지스터들, 레지스터, 및 캐패시터는 로우 디코더, 컬럼 디코더, 페이지 버퍼 회로 및 입출력 회로를 구성하는 소자들로 이용될 수 있다. 연결 구조는 콘택 플러그 및 배선을 포함할 수 있다.
설명의 편의를 위해, 본 실시예에서는 기판(100) 상에 소스 구조체(SL)가 직접 제공되는 것으로 설명한다. 제1 소스막(SL1)은 기판(100) 상에 제공될 수 있다. 제1 소스막(SL1)은 제1 방향(D1) 및 제2 방향(D2)에 의해 정의되는 평면을 따라 확장된 플레이트의 형태를 가질 수 있다. 일 예로, 제1 소스막(SL1)은 폴리 실리콘을 포함할 수 있다.
제1 소스막(SL1) 상에 제2 소스막(SL2)이 제공될 수 있다. 제2 소스막(SL2) 상에 제3 소스막(SL3)이 제공될 수 있다. 제3 소스막(SL3) 상에 적층체(CE)가 제공될 수 있다. 제2 및 제3 소스막들(SL2, SL3) 및 적층체(CE)는 기판(100)의 제1 및 제2 적층 영역들(SR1, SR2) 상에 제공될 수 있다. 공통 소스라인(200)은 기판(100)의 분리 영역(DR) 상에 제공될 수 있다. 공통 소스라인(200)은 적층체(CE), 제2 소스막(SL2) 및 제3 소스막(SL3)을 관통할 수 있다.
공통 소스라인(200)은 제2 방향(D2)으로 연장할 수 있다. 공통 소스라인(200)은 도전 물질을 포함할 수 있다. 일 예로, 공통 소스라인(200)은 폴리 실리콘 또는 텅스텐을 포함할 수 있다.
제2 소스막(SL2)은 제1 방향(D1) 및 제2 방향(D2)에 의해 정의되는 평면을 따라 확장된 플레이트의 형태를 가질 수 있다. 제2 소스막(SL2)은 도전막(CL) 및 에어갭(AG)을 포함할 수 있다. 도전막(CL)은 제1 소스막(SL1) 및 제3 소스막(SL3)과 연결될 수 있다. 에어갭(AG)은 도전막(CL) 내부에 제공될 수 있다. 다시 말하면, 에어갭(AG)은 도전막(CL)에 의해 둘러싸일 수 있다. 도전막(CL)은 제1 물질막(pCL1) 및 제2 물질막(pCL2)를 포함할 수 있다. 제1 물질막(pCL1)는 에어갭(AG)의 상부면, 하부면, 및 제1 측면에 접할 수 있다. 제2 물질막(pCL2)는 에어갭(AG)의 제2 측면에 접할 수 있다. 에어갭(AG)의 제1 측면은 후술하는 채널 구조체(CS)와 인접한 측면이며, 에어갭(AG)의 제2 측면은 공통 소스라인(200)과 인접한 측면이다. 에어갭(AG)은 제1 물질막(pCL1)에 의해 채널 구조체(CS)와 이격될 수 있으며, 제2 물질막(pCL2)에 의해 공통 소스라인(200)과 이격될 수 있다. 도전막(CL)은 후술하는 채널 구조체(CS)와 접할 수 있다. 예를 들어 도전막(CL) 중 제1 물질막(pCL1)은 채널 구조체(CS)와 접할 수 있다. 도전막(CL)은 공통 소스라인(200)과 접할 수 있다. 예를 들어 제1 물질막(pCL1) 및 제2 물질막(pCL2)은 공통 소스라인(200)과 접할 수 있다.
일 예로, 제1 물질막(pCL1)은 도펀트가 도핑된 폴리 실리콘을 포함할 수 있다. 일 예로, 제2 물질막(pCL2)은 폴리 실리콘 또는 도펀트가 도핑된 폴리 실리콘 또는 산화막 또는 금속막으로 형성될 수 있다.
제3 소스막(SL3)은 제1 방향(D1) 및 제2 방향(D2)에 의해 정의되는 평면을 따라 확장된 플레이트의 형태를 가질 수 있다. 일 예로, 제3 소스막(SL3)은 폴리 실리콘을 포함할 수 있다.
적층체(CE)는 제1 절연 패턴(IP1), 제2 절연 패턴들(IP2), 게이트 패턴들(GP) 및 캡핑 패턴들(CP)을 포함할 수 있다.
제3 소스막(SL3) 상에 제1 절연 패턴(IP1)이 제공될 수 있다. 일 예로, 제1 절연 패턴(IP1)은 실리콘 산화물을 포함할 수 있다.
제1 절연 패턴(IP1) 상에 제2 절연 패턴들(IP2) 및 게이트 패턴들(GP)이 제공될 수 있다. 제2 절연 패턴들(IP2) 및 게이트 패턴들(GP)은 제3 방향(D3)을 따라 교대로 적층될 수 있다. 제3 방향(D3)은 기판(100)의 상면과 교차하는 방향일 수 있다. 일 예로, 제3 방향(D3)은 기판(100)의 상면에 수직하는 방향일 수 있다.
게이트 패턴들(GP)은 게이트 도전막을 포함할 수 있다. 일 예로, 게이트 도전막은 도프트 실리콘막, 금속 실리사이드막, 텅스텐, 니켈 및 코발트 중 적어도 하나를 포함할 수 있고, 메모리 셀에 연결되는 워드 라인 또는 셀렉트 트랜지스터에 연결되는 셀렉트 라인으로 사용될 수 있다. 게이트 패턴들(GP)은 게이트 도전막을 둘러싸는 게이트 배리어막을 더 포함할 수 있다. 일 예로, 게이트 배리어막은 티타늄 질화물 및 탄탈륨 질화물 중 적어도 하나를 포함할 수 있다. 일 예로, 제2 절연 패턴들(IP2)은 실리콘 산화물을 포함할 수 있다.
각각의 캡핑 패턴들(CP)은 제2 절연 패턴들(IP2) 사이에 배치될 수 있다. 각각의 캡핑 패턴들(CP)은 게이트 패턴(GP)과 공통 소스라인(200) 사이에 제공될 수 있다. 캡핑 패턴(CP)에 의해 게이트 패턴(GP)과 공통 소스라인(200)이 이격될 수 있다. 캡핑 패턴(CP)에 의해 게이트 패턴(GP)과 공통 소스라인(200)이 전기적으로 분리될 수 있다. 일 예로, 캡핑 패턴들(CP)은 실리콘 산화물을 포함할 수 있다.
도시된 것과 달리, 캡핑 패턴들(CP)을 대신하여 절연 스페이서(미도시)가 게이트 패턴(GP)과 공통 소스라인(200)을 전기적으로 분리할 수도 있다. 절연 스페이서는 공통 소스라인(200)의 측벽을 따라 연장할 수 있다. 일 예로, 절연 스페이서는 실리콘 산화물을 포함할 수 있다.
본 실시예에 따른 반도체 메모리 장치는 적층체(CE)를 관통하는 채널 구조체들(CS)을 더 포함할 수 있다. 채널 구조체(CS)는 제2 소스막(SL2) 및 제3 소스막(SL3)을 관통할 수 있다. 채널 구조체들(CS)은 제3 방향(D3)으로 연장할 수 있다. 채널 구조체(CS)는 제1 소스막(SL1)에 접할 수 있다. 채널 구조체(CS)의 최하부는 제1 소스막(SL1) 내에 제공될 수 있다. 채널 구조체(CS)는 제2 소스막(SL2)에 접할 수 있다.
각각의 채널 구조체들(CS)은 필링막(FI), 필링막(FI)을 둘러싸는 채널막(CH), 채널막(CH)의 상부를 둘러싸는 제1 터널막(TI1), 채널막(CH)의 하부를 둘러싸는 제2 터널막(TI2), 제1 터널막(TI1)을 둘러싸는 제1 저장막(DS1), 제2 터널막(TI2)을 둘러싸는 제2 저장막(DS2), 제1 저장막(DS1)을 둘러싸는 제1 블로킹막(BI1) 및 제2 저장막(DS2)을 둘러싸는 제2 블로킹막(BI2)을 포함할 수 있다.
필링막(FI) 및 채널막(CH)은 제2 소스막(SL2)을 관통할 수 있다. 채널막(CH)의 측벽은 제2 소스막(SL2)의 도전막(CL)과 접할 수 있다. 즉, 채널막(CH)의 측벽은 제1 물질막(pCL1)와 접할 수 있다. 제1 및 제2 터널막들(TI1, TI2)은 제2 소스막(SL2)에 의해 제3 방향(D3)으로 서로 이격될 수 있다. 제1 및 제2 저장막들(DS1, DS2)은 제2 소스막(SL2)에 의해 제3 방향(D3)으로 서로 이격될 수 있다. 제2 터널막(TI2), 제2 저장막(DS2) 및 제2 블로킹막(BI2)은 제1 소스막(SL1) 내에 제공될 수 있다.
일 예로, 필링막(FI)은 실리콘 산화물을 포함할 수 있다. 일 예로, 채널막(CH)은 도프트 폴리 실리콘 또는 언도프트 폴리 실리콘을 포함할 수 있다. 제1 및 제2 터널막들(TI1, TI2)은 전하 터널링이 가능한 산화물을 포함할 수 있다. 일 예로, 제1 및 제2 터널막들(TI1, TI2)은 실리콘 산화물을 포함할 수 있다. 일 예로, 제1 및 제2 터널막들(TI1, TI2)은 전하 터널링이 가능한 제1 두께를 가질 수 있다. 제1 및 제2 저장막들(DS1, DS2)은 전하가 트랩될 수 있는 물질을 포함할 수 있다. 일 예로, 제1 및 제2 저장막들(DS1, DS2)은 질화물, 실리콘, 상변화 물질, 나노닷 중 적어도 하나를 포함할 수 있다. 제1 및 제2 블로킹막들(BI1, BI2)은 전하의 이동을 차단할 수 있는 산화물을 포함할 수 있다. 일 예로, 제1 및 제2 블로킹막들(BI1, BI2)은 실리콘 산화물을 포함할 수 있다. 일 예로, 제1 및 제2 블로킹막들(BI1, BI2)은 전하의 이동을 차단할 수 있는 제2 두께를 가질 수 있다. 제2 두께는 제1 두께보다 두꺼울 수 있다.
본 실시예에 따른 반도체 메모리 장치는 채널 구조체들(CS)과 연결되는 비트 라인들(BL)을 더 포함할 수 있다. 비트 라인들(BL)은 제1 방향(D1)으로 연장할 수 있다. 비트 라인들(BL)은 제2 방향(D2)으로 서로 이격되어 배열될 수 있다. 각각의 비트 라인들(BL)은 비트 라인 컨택들(미도시)을 통해 채널 구조체들(CS)과 전기적으로 연결될 수 있다. 비트 라인들(BL)은 도전 물질을 포함할 수 있다. 일 예로, 비트 라인들(BL)은 텅스텐, 알루미늄 또는 구리를 포함할 수 있다.
본 실시예에 따른 반도체 메모리 장치는 제2 소스막(SL2)이 도전막(CL) 및 에어갭(AG)을 포함할 수 있으며, 에어갭(AG)은 제2 물질막(pCL2)에 의해 공통 소스라인(200)과 이격될 수 있다. 또한. 제2 물질막(pCL2)의 형성 공정 시 에어갭(AG)의 제2 측면이 노출되도록 제1 물질막(pCL1)의 식각 공정을 수행하여 제2 소스막(SL2) 내에 형성되는 에어갭(AG)의 위치 및 수평 길이를 조절할 수 있으며, 에어갭(AG)이 제1 물질막(pCL1) 및 제2 물질막(pCL2)에 의해 감싸지므로 후속 수행되는 공정시 케미컬의 유입을 방지하여 제2 소스막(SL2)의 손상을 방지할 수 있다.
도 2a 내지 도 2j는 본 발명의 실시 예에 따른 반도체 메모리 장치의 제조방법을 설명하기 위한 단면도들이다.
설명의 간결함을 위해, 도 1a 및 도 1b를 참조하여 설명된 구성요소에 대해서는 동일한 도면 부호를 사용하며, 중복되는 설명은 생략하기로 한다.
아래에서 설명하는 제조 방법은, 도 1a 내지 도 1b에 따른 반도체 메모리 장치를 제조하는 방법의 하나의 실시예일 뿐이고, 도 1a 내지 도 1b에 따른 반도체 메모리 장치를 제조하는 방법은 아래에서 설명하는 제조 방법에 한정되지 않을 수 있다.
도 2a를 참조하면, 기판(100) 상에 소스 구조체(SL)를 형성할 수 있다. 소스 구조체(SL)는 제1 소스막(SL1), 소스 희생 구조체(SSC) 및 제3 소스막(SL3)을 포함할 수 있다.
일 예로, 도시된 것과 같이 소스 희생 구조체(SSC)는 제1 내지 제3 소스 희생막들(SSC1, SSC2, SSC3)을 포함할 수 있다. 다른 예로, 도시된 것과 달리 소스 희생 구조체(SSC)는 단일막으로 구성될 수도 있다. 이하에서는, 소스 희생 구조체(SSC)가 제1 내지 제3 소스 희생막들(SSC1, SSC2, SSC3)을 포함하는 것으로 예를 들어 설명하지만, 소스 희생 구조체(SSC)의 구조는 이에 한정되지 않을 수 있다.
기판(100) 상에 제1 소스막(SL1), 제1 내지 제3 소스 희생막들(SSC1, SSC2, SSC3), 및 제3 소스막(SL3)을 순차적으로 형성하여, 소스 구조체(SL)를 형성할 수 있다.
이어서, 소스 구조체(SL) 상에 제1 절연막(IL1)을 형성할 수 있고, 제1 절연막(IL1) 상에 제2 절연막들(IL2) 및 게이트 희생막들(GSC)을 교대로 적층할 수 있다.
일 예로, 제1 소스 희생막(SSC1)은 산화물 또는 고유전상수(high-k) 물질을 포함할 수 있다. 일 예로, 고유전상수 물질은 Al2O3를 포함할 수 있다. 일 예로, 제2 소스 희생막(SSC2)은 폴리 실리콘을 포함할 수 있다. 일 예로, 제3 소스 희생막(SSC3)은 산화물 또는 고유전상수(high-k) 물질을 포함할 수 있다.
일 예로, 제1 절연막(IL1) 및 제2 절연막(IL2)은 실리콘 산화물을 포함할 수 있다. 게이트 희생막(GSC)은 제2 절연막(IL2)에 대하여 식각 선택비가 높은 물질을 포함할 수 있다. 일 예로, 게이트 희생막(GSC)은 실리콘 질화물을 포함할 수 있다.
도 2b를 참조하면, 제1 내지 제3 소스 희생막들(SSC1, SSC2, SSC3), 제3 소스막(SL3), 제1 절연막(IL1), 제2 절연막들(IL2) 및 게이트 희생막들(GSC)을 관통하는 채널 구조체들(CS)을 형성할 수 있다. 채널 구조체(CS)는 예비 블로킹막(pBI), 예비 저장막(pDS), 예비 터널막(pTI), 채널막(CH) 및 필링막(FI)을 포함할 수 있다.
채널 구조체들(CS)을 형성하는 단계는, 제1 내지 제3 소스 희생막들(SSC1, SSC2, SSC3), 제3 소스막(SL3), 제1 절연막(IL1), 제2 절연막들(IL2) 및 게이트 희생막들(GSC)을 관통하는 홀들(HO)을 형성하는 단계, 및 각각의 홀들(HO)을 예비 블로킹막(pBI), 예비 저장막(pDS), 예비 터널막(pTI), 채널막(CH) 및 필링막(FI)으로 순차적으로 채우는 단계를 포함할 수 있다.
일 예로, 예비 블로킹막(pBI)은 실리콘 산화물을 포함할 수 있다. 일 예로, 예비 저장막(pDS)은 질화물, 실리콘, 상변화 물질, 나노닷 중 적어도 하나를 포함할 수 있다. 일 예로, 예비 터널막(pTI)은 실리콘 산화물을 포함할 수 있다.
제1 절연막(IL1), 제2 절연막들(IL2) 및 게이트 희생막들(GSC)을 관통하는 트렌치(TR)를 형성할 수 있다. 트렌치(TR)는 소스 구조체(SL)의 적어도 일부를 관통할 수 있다. 일 예로, 트렌치(TR)는 소스 구조체(SL)의 제3 소스막(SL3)을 관통할 수 있다.
트렌치(TR)는 제2 방향(D2)으로 연장할 수 있다. 트렌치(TR)에 의해, 제3 소스 희생막(SSC3)의 상면이 노출될 수 있고, 제3 소스막(SL3), 제1 및 제2 절연막들(IL1, IL2) 및 게이트 희생막들(GSC)의 측벽들이 노출될 수 있다. 트렌치(TR)는 기판(100)의 분리 영역(DR)과 수직적으로 중첩될 수 있다.
트렌치(TR)에 의해 노출된 제3 소스 희생막(SSC3)의 상면을 컨포멀하게 덮고, 제3 소스막(SL3), 제1 및 제2 절연막들(IL1, IL2) 및 게이트 희생막들(GSC)의 측벽들을 컨포멀하게 덮는 스페이서막(SP)을 형성할 수 있다.
일 예로, 도시된 것과 같이 스페이서막(SP)은 제1 내지 제3 스페이서막들(SP1, SP2, SP3)을 포함할 수 있다. 다른 예로, 도시된 것과 달리 스페이서막(SP)은 단일막으로 구성될 수도 있다. 이하에서는, 스페이서막(SP)이 제1 내지 제3 스페이서막들(SP1, SP2, SP3)을 포함하는 것으로 예를 들어 설명하지만, 스페이서막(SP)의 구조는 이에 한정되지 않을 수 있다.
제1 스페이서막(SP1)이 트렌치(TR)를 정의하는 표면들 상에 형성될 수 있다. 일 예로, 제1 스페이서막(SP1)은 실리콘 질화물을 포함할 수 있다. 제1 스페이서막(SP1) 상에 제2 스페이서막(SP2)을 형성할 수 있고, 제2 스페이서막(SP2) 상에 제3 스페이서막(SP3)을 형성할 수 있다. 일 예로, 제2 스페이서막(SP2)은 실리콘 산화물을 포함할 수 있고, 제3 스페이서막(SP3)은 실리콘 질화물을 포함할 수 있다.
홀들(HO) 및 트렌치(TR)의 형성에 따라, 제1 절연막(IL1)이 제1 절연 패턴(IP1)으로 형성될 수 있고, 제2 절연막들(IL2)이 제2 절연 패턴들(IP2)로 형성될 수 있다.
도 2c를 참조하면, 제1 내지 제3 스페이서막들(SP1, SP2, SP3) 각각의 일부 및 제2 소스 희생막(SSC2)을 제거할 수 있다. 제1 내지 제3 스페이서막들(SP1, SP2, SP3) 각각의 일부 및 제2 소스 희생막(SSC2)을 제거하는 단계는, 에치백(etchback) 공정을 통해 제1 내지 제3 스페이서막들(SP1, SP2, SP3) 각각의 일부, 제3 소스 희생막(SSC3)의 일부 및 제2 소스 희생막(SSC2)의 일부를 제거하는 단계 및 딥아웃 공정을 통해 제2 소스 희생막(SSC2)의 전부를 제거하는 단계를 포함할 수 있다.
제2 소스 희생막(SSC2)의 전부를 제거한 후에, 채널 구조체(CS)의 예비 블로킹막(pBI), 예비 저장막(pDS) 및 예비 터널막(pTI)이 패터닝될 수 있다. 패터닝에 의해, 예비 블로킹막(pBI)이 제1 및 제2 블로킹막들(BI1, BI2)로 형성될 수 있고, 예비 저장막(pDS)이 제1 및 제2 저장막들(DS1, DS2)로 형성될 수 있고, 예비 터널막(pTI)이 제1 및 제2 터널막들(TI1, TI2)로 형성될 수 있다. 채널 구조체(CS)의 예비 블로킹막(pBI), 예비 저장막(pDS) 및 예비 터널막(pTI)이 패터닝됨과 동시에, 제1 소스 희생막(SSC1) 및 제3 소스 희생막(SSC3)이 제거될 수 있고, 제2 및 제3 스페이서막들(SP2, SP3)이 제거될 수 있다. 제1 내지 제3 소스 희생막들(SSC1, SSC2, SSC3)이 제거되고, 예비 블로킹막(pBI), 예비 저장막(pDS) 및 예비 터널막(pTI)이 패터닝됨에 따라, 제1 소스막(SL1) 및 제3 소스막(SL3) 사이에 캐비티(CA)가 형성될 수 있다. 캐비티(CA)는 제1 내지 제3 소스 희생막들(SSC1, SSC2, SSC3)이 제거되어 형성된 빈 공간 및 예비 블로킹막(pBI), 예비 저장막(pDS) 및 예비 터널막(pTI)이 패터닝되어 형성된 빈 공간을 포함할 수 있다.
도 2d를 참조하면, 상술한 도 2c에서 형성된 캐비티(CA)의 일부 또는 전체 및 트렌치(TR)의 일부를 채우는 제1 물질막(pCL1)을 형성할 수 있다. 제1 물질막(pCL1)은 캐비티(CA) 내의 채워지되 내부에 심(seam) 또는 보이드(void)와 같은 에어갭(AG)들을 포함할 수 있다. 제1 물질막(pCL1)은 캐비티(CA)를 정의하는 제1 소스막(SL1), 제3 소스막(SL3), 채널 구조체(CS)의 표면들을 덮을 수 있다. 제1 물질막(pCL1)은 제1 스페이서막(SP1)의 측벽을 덮을 수 있다. 제1 물질막(pCL1)은 트렌치(TR) 및 캐비티(CA2)에 의해 노출되는 표면들을 따라 형성될 수 있다.
제1 물질막(pCL1)은 불순물이 도핑된 폴리 실리콘으로 형성될 수 있다. 예를 들어, 제1 물질막(pCL1)은 Boron, Phosphorus, Arsenic, Carbon, Nitrogen, Hydrogen 들 중 적어도 하나 이상의 도펀트가 도핑된 폴리 실리콘으로 형성될 수 있다.
도 2e를 참조하면, 식각 공정을 수행하여 제1 물질막(pCL1) 내부에 형성된 에어갭(AG)을 노출시킨다. 식각 공정은 건식 식각 공정 또는 습식 식각 공정을 이용하여 수행할 수 있다. 식각 공정은 제1 물질막(pCL1)을 식각할 수 있는 식각 가스 및 케미컬을 사용하여 등방성 또는 수평 방향으로 식각률이 높도록 식각 공정 레시피를 구성할 수 있다. 예를 들어 식각 공정 시 HBr, Cl2, F2, SC-1, NF4, NH3들 중 적어도 어느 하나를 이용하여 제1 물질막(pCL1) 내부에 형성된 에어갭(AG)의 일측면을 노출시킨다. 이때 에어갭(AG)의 개구부 부분은 입구의 넓이가 내부보다 넓도록 형성될 수 있다.
도 2f를 참조하면, 제1 물질막(pCL1)의 노출된 표면을 따라 제2 물질막(pCL2)을 형성한다. 이때, 제2 물질막(pCL2)은 에어갭(AG)의 일부 영역 내에까지 형성되며, 에어갭(AG)의 노출된 일측면은 제2 물질막(pCL2)에 의해 차폐된다. 이로 인하여 에어갭(AG)은 제1 물질막(pCL1) 형성 공정 시 제1 물질막(pCL1) 내에 형성된 도 2d의 에어갭(AG) 보다 수평 방향으로 길이가 감소될 수 있으며, 인접한 에어갭(AG)과의 연속성이 차단된다.
제2 물질막(pCL2)은 Boron, Phosphorus, Arsenic, Carbon, Nitrogen, Hydrogen 들 중 적어도 하나 이상의 도펀트가 도핑된 폴리 실리콘 또는 폴리 실리콘 또는 산화막 또는 금속막으로 형성될 수 있다.
제2 물질막(pCL2)을 형성하기 전에 제1 물질막(pCL1)의 표면을 따라 산화물 또는 카본 계열의 박막(미도시)을 추가적으로 형성할 수 있다.
도 2g를 참조하면, 식각 공정을 수행하여 제1 스페이서막(SP1)의 측벽이 노출되도록 트렌치(TR) 내에 형성된 제2 물질막(pCL2) 및 제1 물질막(pCL1)을 제거한다. 상술한 식각 공정에 의해 제2 물질막(pCL2)은 에어갭(AG)의 일측면에만 잔류할 수 있으며, 캐비티 내에 형성된 제1 물질막(pCL1)의 측면이 노출될 수 있다. 도 2g에서는 제3 소스막(SL3)의 측벽에 제1 물질막(pCL1)이 잔류하는 것으로 도시하였으나, 상술한 식각 공정 시 제3 소스막(SL3)의 측벽에 형성된 제1 물질막(pCL1)이 제거되어 제3 소스막(SL3)의 측벽이 노출될 수도 있다. 상술한 식각 공정은 건식 식각 공정 또는 습식 식각 공정을 이용하여 수행될 수 있다.
캐비티 내에 형성된 제1 물질막(pCL1), 제2 물질막(pCL2) 및 에어갭(AG)은 제2 소스막(SL2)으로 정의될 수 있다.
도 2h를 참조하면, 제1 스페이서막(SP1)을 제거하고, 이에 따라 노출된 게이트 희생막들(GSC)을 제거할 수 있다. 게이트 희생막들(GSC)을 제거하기 위한 공정시 에어갭(AG)은 제2 물질막(pCL2)에 의해 개구부가 차폐되어 식각 케미컬이 에어갭(AG) 내로 유입되는 것이 방지될 수 있다.
추가적으로, 제1 스페이서막(SP1)을 제거하기 이전에 노출되는 제1 물질막(pCL1), 제2 물질막(pCL2) 및 제1 소스막(SL1)의 표면을 따라 베리어막이 형성될 수 있다. 베리어막은 실리콘 산화물로 형성될 수 있다. 베리어막은 노출되는 제1 물질막(pCL1), 제2 물질막(pCL2) 및 제1 소스막(SL1)의 표면을 산화시켜 형성할 수 있으며, 제1 물질막(pCL1), 제2 물질막(pCL2) 및 제1 소스막(SL1)의 표면 상에 균일한 두께 또는 균일한 막질을 갖도록 형성하는 것이 바람직하다. 베리어막은 후속 수행되는 게이트 희생막들(GSC)의 제거 공정 시 사용되는 식각액(예를 들어 인산)에 의한 제1 소스막(SL1), 제1 물질막(pCL1), 및 제2 물질막(pCL2)의 손상을 방지할 수 있다.
도 2i를 참조하면, 제2 절연 패턴들(IP2) 사이에 게이트 패턴들(GP)을 형성할 수 있다. 이어서, 게이트 패턴들(GP)을 덮는 캡핑 패턴들(CP)을 형성할 수 있다. 캡핑 패턴들(CP)은 이후에 형성되는 공통 소스라인(200)과 게이트 패턴들(GP)을 전기적으로 분리시키는 역할을 할 수 있다. 캡핑 패턴들(CP)은 게이트 패턴들(GP)을 일부를 산화시켜 형성될 수 있다. 또는, 게이트 패턴들(GP)의 일부를 제거하고, 게이트 패턴들(GP)의 일부가 제거된 빈 공간에 절연 물질을 형성하여 캡핑 패턴들(CP)이 형성될 수도 있다.
도 2j를 참조하면, 트렌치(TR) 및 캐비티(CA) 내에 공통 소스라인(200)을 형성할 수 있다. 공통 소스라인(200)은 트렌치(TR) 및 캐비티(CA)를 완전히 채울 수 있다. 이어서, 채널 구조체들(CS)과 연결되는 비트라인 컨택들을 형성할 수 있고, 비트라인 컨택들과 연결되는 비트 라인들을 형성할 수 있다.
도 3은 본 발명의 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 3을 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 장치(1120)는 도 1a 및 1b를 참조하여 설명한 구조를 포함할 수 있다. 메모리 장치(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 메모리 장치(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(Central Processing Unit)(1112), 호스트 인터페이스(1113), ECC 회로(Error Correction Code Circuit)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC 회로(1114)는 메모리 장치(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 장치(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PFI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer Small Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 4는 본 발명의 실시예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
도 4를 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(FIS), 모바일 디램 등이 더 포함될 수 있다.
메모리 시스템(1210)은 도 3을 참조하여 설명한 것과 같이, 메모리 장치(1212) 및 메모리 컨트롤러(1211)로 구성될 수 있다.
본 발명의 기술 사상은 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100: 기판
200: 공통 소스라인
SL1: 제1 소스막
SL2: 제2 소스막
SL3: 제3 소스막
AG : 에어갭
pCL1: 제1 물질막
pCL2: 제2 물질막
CE: 적층체
CS: 채널 구조체

Claims (20)

  1. 제1 소스막;
    상기 제1 소스막 상의 제2 소스막;
    상기 제2 소스막 상의 적층체;
    상기 적층체 및 상기 제2 소스막을 관통하는 채널 구조체; 및
    상기 적층체 및 상기 제2 소스막을 관통하는 공통 소스라인을 포함하고,
    상기 제2 소스막은 에어갭 및 상기 에어갭을 둘러싸는 도전막을 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 에어갭은 상기 채널 구조체 및 상기 공통 소스라인 사이의 영역에 배치되는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 에어갭은 상기 도전막에 의해 상기 채널 구조체 및 상기 공통 소스라인과 이격되는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 도전막은 상기 에어갭의 상부면, 하부면 및 상기 채널 구조체와 인접한 제1 측면과 접하는 제1 물질막; 및
    상기 공통 소스라인과 인접한 상기 에어갭의 제2 측면과 접하는 제2 물질막을 포함하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 제1 물질막은 불순물이 도핑된 폴리 실리콘인 반도체 메모리 장치.
  6. 제 4 항에 있어서,
    상기 제1 물질막은 Boron, Phosphorus, Arsenic, Carbon, Nitrogen, Hydrogen 들 중 적어도 하나 이상의 도펀트가 도핑된 폴리 실리콘인 반도체 메모리 장치.
  7. 제 4 항에 있어서,
    상기 제2 물질막은 폴리 실리콘, 불순물이 도핑된 폴리 실리콘, 산화막, 또는 금속막인 반도체 메모리 장치.
  8. 제 4 항에 있어서,
    상기 제1 물질막의 일부분은 상기 공통 소스라인에 접하는 반도체 메모리 장치.
  9. 제 4 항에 있어서,
    상기 제2 물질막의 일부분은 상기 공통 소스라인에 접하는 반도체 메모리 장치.
  10. 제 1 항에 있어서,
    상기 적층체는 교대로 적층된 절연 패턴들 및 게이트 패턴들을 포함하는 반도체 메모리 장치.
  11. 제 1 항에 있어서,
    상기 채널 구조체는 수직 방향으로 연장되는 채널막;
    상기 채널막을 감싸는 터널막;
    상기 터널막을 감싸는 저장막; 및
    상기 저장막을 감싸는 블로킹막을 포함하며,
    상기 제2 소스막은 상기 채널 구조체의 하부 영역의 상기 채널막과 접하는 반도체 메모리 장치.
  12. 소스 희생 구조체를 포함하는 소스 구조체를 형성하는 단계;
    상기 소스 구조체 상에 적층체를 형성하는 단계;
    상기 적층체를 관통하는 트렌치를 형성하는 단계;
    상기 트렌치를 통해 상기 소스 희생 구조체를 제거하여 캐비티를 형성하는 단계;
    상기 캐비니 내에 에어갭을 포함하는 제1 물질막을 형성하는 단계;
    상기 제1 물질막 일부를 식각하여 상기 에어갭의 일측부를 노출시키는 단계; 및
    노출되는 상기 에어갭의 일측부에 접하는 제2 물질막을 형성하는 단계를 포함하는 반도체 메모리 장치의 제조 방법.
  13. 제 12 항에 있어서,
    상기 트렌치 및 상기 캐비티의 빈 공간에 공통 소스라인을 형성하는 단계를 더 포함하는 반도체 메모리 장치의 제조 방법.
  14. 제 12 항에 있어서,
    상기 제2 물질막을 형성하는 단계는
    상기 에어갭이 상기 제2 물질막에 의해 차폐되도록 상기 제1 물질막의 표면을 따라 상기 제2 물질막을 형성하는 단계; 및
    상기 제2 물질막이 상기 에어갭의 일측부에만 잔류하도록 상기 제2 물질막 일부를 식각하는 단계를 포함하는 반도체 메모리 장치의 제조 방법.
  15. 제 12 항에 있어서,
    상기 제1 물질막을 식각하는 단계는 상기 에어갭의 개구부 부분의 입구의 넓이가 내부보다 넓도록 식각하는 반도체 메모리 장치의 제조 방법.
  16. 제 12 항에 있어서,
    상기 제1 물질막을 식각하는 단계는 HBr, Cl2, F2, SC-1, NF4, NH3 중 적어도 어느 하나를 이용하여 상기 제1 물질막의 일부를 식각하는 반도체 메모리 장치의 제조 방법.
  17. 소스 희생 구조체를 포함하는 소스 구조체를 형성하는 단계;
    상기 소스 구조체 상에 적층체를 형성하는 단계;
    상기 적층체 및 상기 소스 구조체를 관통하는 채널 구조체를 형성하는 단계;
    상기 적층체를 관통하는 트렌치를 형성하는 단계;
    상기 트렌치를 통해 상기 소스 희생 구조체를 제거하여 상기 채널 구조체의 하부 측면이 노출되는 캐비티를 형성하는 단계; 및
    상기 캐비티 내에 에어갭을 포함하는 도전막을 형성하는 단계를 포함하며,
    상기 도전막은 상기 채널 구조체의 하부 측벽 및 상기 에어갭의 상부면, 하부면 및 제1 측면에 접하는 제1 물질막 및 상기 에어갭의 제2 측면에 접하는 제2 물질막을 포함하는 반도체 메모리 장치의 제조 방법.
  18. 제 17 항에 있어서,
    상기 도전막을 형성하는 단계는 상기 캐비티 내에 상기 에어갭을 포함하는 상기 제1 물질막을 형성하는 단계;
    상기 에어갭의 상기 제2 측면이 노출되도록 상기 제1 물질막을 식각하는 단계;
    상기 에어갭의 상기 제2 측면이 차폐되도록 상기 상기 제1 물질막의 표면을 따라 상기 제2 물질막을 형성하는 단계; 및
    상기 제2 물질막이 상기 에어갭의 제2 측면에만 잔류하도록 상기 제2 물질막 일부를 식각하는 단계를 포함하는 반도체 메모리 장치의 제조 방법.
  19. 제 17 항에 있어서,
    상기 제1 물질막은 불순물이 도핑된 폴리 실리콘으로 형성하는 반도체 메모리 장치의 제조 방법.
  20. 제 17 항에 있어서,
    상기 제2 물질막은 폴리 실리콘, 불순물이 도핑된 폴리 실리콘, 산화막, 또는 금속막으로 형성하는 반도체 메모리 장치의 제조 방법.

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