CN112436014B - 半导体装置及其制造方法 - Google Patents

半导体装置及其制造方法 Download PDF

Info

Publication number
CN112436014B
CN112436014B CN202011055185.8A CN202011055185A CN112436014B CN 112436014 B CN112436014 B CN 112436014B CN 202011055185 A CN202011055185 A CN 202011055185A CN 112436014 B CN112436014 B CN 112436014B
Authority
CN
China
Prior art keywords
channel layer
layer
column
stack structure
channel
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202011055185.8A
Other languages
English (en)
Other versions
CN112436014A (zh
Inventor
李南宰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Priority to CN202011055185.8A priority Critical patent/CN112436014B/zh
Publication of CN112436014A publication Critical patent/CN112436014A/zh
Application granted granted Critical
Publication of CN112436014B publication Critical patent/CN112436014B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Geometry (AREA)
  • Ceramic Engineering (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明公开一种半导体装置，其包括被分别设置成偏置至第一列中的第一沟道层的一侧和第二列中的第一沟道层的一侧的第一列中的第二沟道层和第二列中的第二沟道层。第一列中的第一沟道层的一侧和第二列中的第一沟道层的一侧面向彼此相对的方向。

Description

半导体装置及其制造方法
本申请是申请日为2016年10月27日，申请号为201610953744.4，发明名称为“半导体装置及其制造方法”的专利申请的分案申请。
技术领域
本公开的方面涉及一种半导体装置及其制造方法，且更特别地，涉及一种包括三维存储器单元阵列的半导体装置及其制造方法。
背景技术
半导体装置可包括包含多个存储器单元的存储器单元阵列。存储器单元阵列可包括以各种结构布置的存储器单元。为了提高半导体装置的集成度，存储器单元可三维地布置在衬底上。
发明内容
根据本公开的方面，提供一种半导体装置，其包括：单元堆叠结构，其沿着第一轴的延伸方向延伸，单元堆叠结构具有分别面向与第一轴相交的第二轴的两个方向的第一侧壁和第二侧壁；第一列中的第一沟道层和第二列中的第一沟道层，其穿透单元堆叠结构；第一上部堆叠结构和第二上部堆叠结构，其通过沿第一列中的第一沟道层和第二列中的第一沟道层之间的边界延伸的第一上部缝隙彼此隔离，第一上部堆叠结构和第二上部堆叠结构设置在单元堆叠结构上；第一列中的第二沟道层，其穿透第一上部堆叠结构，与第一列中的第一沟道层重叠的第一列中的第二沟道层被偏置至第一列中的第一沟道层的面向第一侧壁的一侧；以及第二列中的第二沟道层，其穿透第二上部堆叠结构，与第二列中的第一沟道层重叠的第二列中的第二沟道层被偏置至第二列中的第一沟道层的面向第二侧壁的一侧。
根据本公开的方面，提供了一种半导体装置的制造方法，方法包括：形成穿透第一堆叠结构的第一列中的第一沟道层和第二列中的第一沟道层；在第一堆叠结构上形成第二堆叠结构以覆盖第一列中的第一沟道层和第二列中的第一沟道层；通过沿第一列中的第一沟道层和第二列中的第一沟道层之间的边界穿透第二堆叠结构形成将第二堆叠结构隔离成子堆叠结构的第一上部缝隙；以及形成穿透子堆叠结构的第一列中的第二沟道层和第二列中的第二沟道层，其中第一列中的第二沟道层和第二列中的第二沟道层分别与第一列中的第一沟道层和第二列中的第一沟道层重叠以被偏置至面向与第一上部缝隙相交的轴的两个方向的第一列中的第一沟道层的一侧和第二列中的第一沟道层的一侧。
附图说明
现在将在下文中参照附图更充分地描述示例性实施例；然而，它们可以体现为不同的形式且不应被解释为限于本文所阐述的实施例。相反，提供这些实施例使得本公开将是完整的和全面的，并且将本发明的范围充分地传达给本领域技术人员。
在附图中，为了清楚地说明，尺寸可被夸大。将理解的是，当元件被称为在两个元件“之间”时，可以是在两个元件之间仅有一个元件，或也可存在一个或多个中间元件。相似的参考标号始终指代相似的元件。
图1是根据本公开的实施例的半导体装置的框图。
图2是根据本公开的实施例的存储块的电路图。
图3A和图3B是示意性地说明根据本公开的实施例的堆叠结构和沟道层的视图。
图4A和图4B是说明根据本公开的实施例的单元堆叠结构和上部堆叠结构的立体图。
图5A和图5B是根据本公开的实施例的半导体装置的平面图和剖视图。
图6A和图6B是根据本公开的实施例的半导体装置的平面图和剖视图。
图7A-图7I是说明根据本公开的实施例的半导体装置的制造方法的剖视图。
图8A-图8C是说明根据本公开的实施例的半导体装置的制造方法的剖视图。
图9是说明根据本公开的实施例的存储器***的框图。
图10是说明包括参照图9描述的存储器***的计算***的框图。
具体实施方式
在下文中，将参照附图详细地描述本公开的示例性实施例。然而，本公开不限于实施例而是可以体现为不同的形式。提供这些实施例仅用于说明的目的以及本领域的技术人员充分理解本公开的范围。此外，本公开的范围应被理解为在由所附权利要求书限定的本公开的范围内。
实施例提供一种可提高集成度的半导体装置及其制造方法。
图1是根据本公开的实施例的半导体装置的框图。
参照图1，根据本公开的实施例的半导体装置包括被划分成多个存储块BLK1至BLKZ的存储器单元阵列。存储块BLK1至BLKZ中的每个包括沿第一轴I、第二轴II和第三轴III的延伸方向三维地布置的存储器单元。存储块BLK1至BLKZ中的每个可包括下部堆叠结构LML、堆叠在下部堆叠结构LML上的单元堆叠结构CML以及堆叠在单元堆叠结构CML上的上部堆叠结构UML。下部堆叠结构LML、单元堆叠结构CML以及上部堆叠结构UML中的每个可形成为包括两层或更多层的多层结构。稍后将参照图2详细地描述存储块BLK1至BLKZ中的每个的结构。
图2是根据本公开的实施例的存储块的电路图。
参照图2，存储块(例如BLK1)包括沿第一轴I、第二轴II和第三轴III的延伸方向布置的存储器单元MC1至MCn。在沿第三轴III的延伸方向的线上堆叠的第一至第n存储器单元MC1至MCn被串联连接以形成单元串CS11至CS1m和CS21至CS2m中的任何一个的至少一部分。单元串CS11至CS1m和CS21至CS2m中的每个进一步包括被串联连接至第一存储器单元MC1的源极选择晶体管SST和被串联连接至第n存储器单元MCn的漏极选择晶体管DST。第一至第n存储器单元MC1至MCn被设置在源极选择晶体管SST和漏极选择晶体管DST之间。
单元串CS11至CS1m和CS21至CS2m中的每个可包括至少一个源极选择晶体管SST。源极选择晶体管SST被堆叠在第一存储器单元MC1下方并被电连接至第一存储器单元MC1。虽然在该附图中未示出，但是串联连接的两层或更多层的源极选择晶体管SST可被堆叠在第一存储器单元MC1下方。源极选择晶体管SST被电连接至共源线CSL。共源线CSL可以设置在源极选择晶体管SST下方。
单元串CS11至CS1m和CS21至CS2m中的每个可包括至少一个漏极选择晶体管DST。漏极选择晶体管DST被堆叠在第n存储器单元MCn上方并被电连接至第n存储器单元MCn。虽然在该附图中未示出，但是串联连接的两层或更多层的漏极选择晶体管DST可被堆叠在第n存储器单元MCn上方。漏极选择晶体管DST被电连接至位线BL1到BLm中的任何一个。位线BL1至BLm可被设置在漏极选择晶体管DST上方。
第一至第n存储器单元MC1至MCn的栅极被连接至第一至第n字线WL1至WLn。第一至第n字线WL1至WLn被设置在不同的水平处。
单元串CS11至CS1m和CS21至CS2m的源极选择晶体管SST的栅极被连接至源极选择线SSL。源极选择线SSL被设置在低于第一至第n字线WL1至WLn的水平处。
位线BL1至BLm可被布置成在第一轴I的延伸方向上彼此间隔开。单元串CS11至CS1m和CS21至CS2m可被划分成在第一轴I的延伸方向上布置的第一至第m列。单元串CS11至CS1m和CS21至CS2m的第一至第m列被连接至与其对应的位线BL1至BLm。例如，在第一列中的单元串CS11和CS21被连接至第一位线BL1，在第m列中的单元串CS1m和CS2m被连接至第m位线BLm。
单元串CS11至CS1m和CS21至CS2m可被划分成在与第一轴I相交的第二轴II的延伸方向上布置的第一组和第二组。第一组和第二组单元串CS11至CS1m和CS21至CS2m被分别连接至第一漏极选择线DSL1和第二漏极选择线DSL2。例如，包括在第一组单元串CS11至CS1m中的漏极选择晶体管DST被连接至第一漏极选择线DSL1，包括在第二组单元串CS21到CS2m中的漏极选择晶体管DST被连接至第二漏极选择线DSL2。包括在第一组中的单元串CS11至CS1m可以Z字形图案布置。包括在第二组中的单元串CS21至CS2m可以Z字形图案布置。
单元串CS11至CS1m和CS21至CS2m可通过沟道层被电连接至共源线CSL和位线BL1至BLm。共源线CSL和单元串CS11至CS1m和CS21至CS2m可通过具有各种结构的堆叠结构来实现。
图3A和图3B是示意性地说明根据本公开的实施例的堆叠结构和沟道层的视图。堆叠结构中的每个可被形成为其中堆叠两个或更多个层的结构。然而，为了便于描述，图3A和图3B未详细地说明构成堆叠结构中的每个的层。稍后将参照图4A和图4B描述构成堆叠结构中的每个的层。
参照图3A和图3B，根据本公开的实施例的半导体装置中的每个可包括顺序地堆叠的下部堆叠结构LML、单元堆叠结构CML和上部堆叠结构UML。
下部堆叠结构LML可包括共源线CSL和源极选择堆叠结构ST_S。共源线CSL是对应于图2所示的共源线CSL的层。源极选择堆叠结构ST_S可包括图2所示的源极选择线SSL或可包括单层的源极选择线SSL或两层或更多层的源极选择线SSL。源极选择堆叠结构ST_S可进一步包括用于共源线CSL和源极选择线之间的绝缘或两层或更多层的源极选择线SSL之间的绝缘的下部绝缘层。
单元堆叠结构CML可包括对应于图2所示的第一至第n字线WL1至WLn的第一导电图案，以及用于第一导电图案之间的绝缘的第一层间绝缘层。第一层间绝缘层和第一导电图案可交替地堆叠。
上部堆叠结构UML可包括图2所示的第一漏极选择线DSL1或第二漏极选择线DSL2。上部堆叠结构UML可包括单层的第一漏极选择线DSL1或单层的第二漏极选择线DSL2。可选地，上部堆叠结构UML可包括两层或更多层的第一漏极选择线DSL1或者两层或更多层的第二漏极选择线DSL2。上部堆叠结构UML可进一步包括单层的第二层间绝缘层或者两层或更多层的第二层间绝缘层。
单元柱状物CPL穿透下部堆叠结构LML和单元堆叠结构CML，并且上部柱状物UPL穿透上部堆叠结构UML。
单元柱状物CPL可包括第一沟道层CH1以及包围第一沟道层CH1的多层衬垫层(liner layer)MLL。第一沟道层CH1可形成为中空型或埋入型(buried type)。中空型第一沟道层CH1的中央区域可填充有芯绝缘层(core insulating layer)CO。尽管未在这些附图中示出，但是埋入型第一沟道层CH1被定义为其中甚至由多层衬垫层MLL限定的孔的中央区域也被完全填充有半导体层的结构。多层衬垫层MLL可包括包围第一沟道层CH1的隧穿绝缘层TI、包围隧穿绝缘层TI的数据存储层DL以及包围数据存储层DL的阻挡绝缘层BI。数据存储层DL可由其中可存储数据的材料层形成。例如，数据存储层DL可由氮化硅层形成。
上部柱状物UPL可包括接触单元柱状物CPL的第一沟道层CH1的第二沟道层CH2以及包围第二沟道层CH2的侧壁的栅极绝缘层GI。当第一沟道层CH1形成为中空型时，第二沟道层CH2可朝第一沟道层CH1的中央区域延伸以接触中空型第一沟道层CH1的上部内壁。穿透上部堆叠结构UML的第二沟道层CH2的一部分可被设置成偏置至第一沟道层CH1的一侧。
第一沟道层CH1可如图3A所示接触共源线CSL的顶表面或可接触共源线CSL的侧壁。
参照图3A，单元柱状物CPL可通过穿透单元堆叠结构CML以及下部堆叠结构LML的源极选择堆叠结构ST_S接触共源线CSL的顶表面。
参照图3B，共源线CSL可包括第一源极层SL1以及堆叠在第一源极层SL1上的第二源极层SL2。单元柱状物CPL的第一沟道层CH1可延伸以穿透单元堆叠结构CML以及下部堆叠结构LML的源极选择堆叠结构ST_S和第二源极层SL2。第一沟道层CH1的底表面可被设置在第一源极层SL1的内部。单元柱状物CPL的多层衬垫层MLL在第一沟道层CH1和单元堆叠结构CML之间以及在第一沟道层CH1和源极选择堆叠结构ST_S之间延伸。虚拟衬垫层DLL可被设置在第一沟道层CH1和第一源极层SL1之间。虚拟衬垫层DLL和多层衬垫层MLL可通过第二源极层SL2彼此隔离。与多层衬垫层MLL类似，虚拟衬垫层DLL可包括隧穿绝缘层TI、数据存储层DL以及阻挡绝缘层BI。
本公开的实施例公开图3A和图3B所示的单元堆叠结构CML和上部堆叠结构UML的各种结构、结构的制造方法以及穿透上部堆叠结构的上部柱状物UPL的布置。在下文中，将参照图4A和图4B详细地描述构成单元堆叠结构CML和上部堆叠结构UML的层。
图4A和图4B是说明根据本公开的实施例的单元堆叠结构和上部堆叠结构的立体图。
参照图4A和图4B，根据本公开的实施例的半导体装置中的每个包括通过缝隙SI彼此隔离的单元堆叠结构CML以及设置在单元堆叠结构CML中的每个上的第一上部堆叠结构UML1和第二上部堆叠结构UML2。
单元堆叠结构CML中的每个包括交替堆叠的第一层间绝缘层ILD1和第一导电图案CP1至CPn。第一导电图案CP1至CPn对应于图2中描述的第一至第n字线WL1至WLn。
单元堆叠结构CML可沿第一轴I的延伸方向延伸并且单元堆叠结构CML可通过缝隙SI彼此隔离。因此，单元堆叠结构CML具有沿缝隙SI的侧壁限定的侧壁。例如，单元堆叠结构CML中的每个可包括第一侧壁SW1和第二侧壁SW2。缝隙SI可在第一轴I的延伸方向上并排延伸，第一侧壁SW1和第二侧壁SW2可在第一轴I的延伸方向上延伸。第一侧壁SW1和第二侧壁SW2面向与第一轴I相交的第二轴II的两个方向。具体地，第一侧壁SW1面向第二轴II的一个方向，第二侧壁SW2面向第二轴II的相反方向。
单元堆叠结构CML被第一沟道层穿透。第一沟道层可被划分为第一列、第二列和多个列。稍后将参照图5A和图6A详细的描述第一沟道层的布置。
如图4A所示的将单元堆叠结构CML彼此隔离的缝隙SI可延伸以限定第一上部堆叠结构UML1的一个侧壁和第二上部堆叠结构UML2的一个侧壁。在这种情况下，第一侧壁SW1可延伸直到第一上部堆叠结构UML1的高度，第二侧壁SW2可延伸直到第二上部堆叠结构UML2的高度。
可选地，如图4B所示的使单元堆叠结构CML彼此隔离的缝隙SI不穿透第一上部堆叠结构UML1和第二上部堆叠结构UML2，而是可仅延伸达到单元堆叠结构CML的高度以仅将单元堆叠结构CML彼此隔离。在这种情况下，第一上部堆叠结构UML1和第二上部堆叠结构UML2可具有通过第二上部缝隙USI2限定的侧壁。第二上部缝隙USI2与介于第二上部缝隙USI2之间的第一上部缝隙USI1一起被设置并且第二上部缝隙USI2可限定第一上部堆叠结构UML1的第三侧壁SW3和第二上部堆叠结构UML2的第四侧壁SW4。第一上部堆叠结构UML1和第二上部堆叠结构UML2可彼此相邻并且被设置在第二上部缝隙USI2之间。第二上部缝隙USI2通过使用第一上部缝隙USI1的形成方法被形成。当第一上部缝隙USI1的宽度被形成为窄于缝隙SI中的每个以减小单元尺寸时，与第一上部缝隙USI1同时形成的第二上部缝隙USI2中的每个的宽度窄于缝隙SI中的每个的宽度。当第二上部缝隙USI2的宽度形成为窄于缝隙SI的宽度时，第三侧壁SW3可比第一侧壁SW1突出且第四侧壁SW4可比第二侧壁SW2突出。
参照图4A和图4B，第一上部堆叠结构UML1和第二上部堆叠结构UML2中的每个可包括一组顺序地堆叠的第二层间绝缘层ILD2和第二导电图案(CPn+1至CPk中的任何一个)，或可通过堆叠两组或更多组顺序地堆叠的第二层间绝缘层ILD2和第二导电图案(CPn+1至CPk中的任何一个)的堆叠结构来形成。
例如，如图4A所示的第一上部堆叠结构UML1和第二上部堆叠结构UML2中的每个可形成为其中交替地堆叠第二层间绝缘层ILD2和第二导电图案CPn+1至CPk的结构。第一上部堆叠结构UML1和第二上部堆叠结构UML2中的每个可包括两层或更多层的第二导电图案CPn+1至CPk。即，k可以是(n+2)或更大的自然数。第一上部堆叠结构UML1的第二导电图案CPn+1至CPk可对应于第一漏极选择线，第二上部堆叠结构UML2的第二导电图案CPn+1至CPk可对应于第二漏极选择线。第一漏极选择线被连接至构成图2中描述的第一组中的单元串CS11至CS1m中的每个的两层或更多层的漏极选择晶体管的栅极，第二漏极选择线被连接至构成图2中描述的第二组中的单元串CS21至CS2m中的每个的两层或更多层的漏极选择晶体管的栅极。
可选地，如图4B所示的第一上部堆叠结构UML1和第二上部堆叠结构UML2中的每个可形成为其中堆叠单层的第二层间绝缘层ILD2和单层的第二导电图案CPn+1的结构。在这种情况下，可形成厚度比第一导电图案CP1至CPn厚的第二导电图案CPn+1。第一上部堆叠结构UML1的第二导电图案CPn+1可对应于图2中描述的第一漏极选择线DSL1，第二上部堆叠结构UML2的第二导电图案CPn+1可对应于图2中描述的第二漏极选择线DSL2。
参照图4A和图4B，第一上部堆叠结构UML1和第二上部堆叠结构UML2中的每个被第二沟道层CH2a、CH2b、CH2ma和CH2mb穿透。第二沟道层CH2a、CH2b、CH2ma和CH2mb可被划分成在第一列中的第二沟道层CH2a、在第二列中的第二沟道层CH2b以及在多列中的第二沟道层CH2ma和CH2mb。
在第一列中的第二沟道层CH2a可穿透第一上部堆叠结构UML1，在第二列中的第二沟道层CH2b穿透第二上部堆叠结构UML2。在第一列中的第二沟道层CH2a和第二列中的第二沟道层CH2b被设置为邻近于第一上部缝隙USI1。第一上部缝隙USI1被设置在第一列中的第二沟道层CH2a和第二列中的第二沟道层CH2b之间。
在多个列中的第二沟道层CH2ma和CH2mb可包括穿透第一上部堆叠结构UML1的第一组中的第二沟道层CH2ma和穿透第二上部堆叠结构UML2的第二组中的第二沟道层CH2mb。第一组中的第二沟道层CH2ma被设置在第一侧壁SW1和第一列中的第二沟道层CH2a之间，并且在第二组中的第二沟道层CH2mb被设置在第二侧壁SW2和第二列中的第二沟道层CH2b之间。
为了获得紧密布置，第二沟道层CH2a、CH2b、CH2ma和CH2mb可以Z字形图案布置。第二沟道层CH2a、CH2b、CH2ma和CH2mb可延伸以接触第一沟道层。第二沟道层CH2a、CH2b、CH2ma和CH2mb可与第一沟道层重叠。稍后将参照图5A和图6A详细地描述第二沟道层CH2a、CH2b、CH2ma和CH2mb和第一沟道层的布置。
设置在第一列中的第二沟道层CH2a和第二列中的第二沟道层CH2b之间的第一上部缝隙USI1可沿第一轴I的延伸方向形成为波形以最小化在第一列中的第二沟道层CH2a和第二列中的第二沟道层CH2b之间的间隔距离。更具体地，波形的第一上部缝隙USI1可以被形成为沿第一列中的第二沟道层CH2a和第二列中的第二沟道层CH2b的外部形状弯曲。
如图4B中示出的与第一上部缝隙USI1同时形成的第二上部缝隙USI2可沿第一轴I的延伸方向形成为波形。
图5A和图5B是根据本公开的实施例的半导体装置的平面图和剖视图。特别地，图5A和图5B是说明根据本公开的实施例的半导体装置中的单元堆叠结构以及第一和第二上部堆叠结构的结构的平面图和剖视图。
参照图5A，通过缝隙SI彼此隔离的单元堆叠结构CML中的每个具有分别面向与第一轴I相交的第二轴II的两个方向的第一侧壁SW1和第二侧壁SW2。单元堆叠结构CML中的每个被设置在通过第一上部缝隙USI1彼此隔离的第一上部堆叠结构UML1和第二上部堆叠结构UML2下方，单元堆叠结构CML中的每个与一对第一和第二上部堆叠结构UML1和UML2重叠。
单元堆叠结构CML中的每个被第一沟道层CH1a、CH1b、CH1ma和CH1mb穿透。为了获得紧密布置，第一沟道层CH1a、CH1b、CH1ma和CH1mb可以Z字形图案布置。
第一沟道层CH1a、CH1b、CH1ma和CH1mb可以矩阵形式布置，第一沟道层CH1a、CH1b、CH1ma和CH1mb的每列沿着第一轴I的延伸方向形成。第一沟道层CH1a、CH1b、CH1ma和CH1mb可被划分成在第一列中的第一沟道层CH1a、在第二列中的第一沟道层CH1b以及在多列中的第一沟道层CH1ma和CH1mb。在第一列中的第一沟道层CH1a和第二列中的第一沟道层CH1b对应于设置在第一沟道层CH1a、CH1b、CH1ma和CH1mb的中央处的列，其中第一沟道层CH1a、CH1b、CH1ma和CH1mb穿透单元堆叠结构CML中的每个。第一上部缝隙USI1沿第一列中的第一沟道层CH1a和第二列中的第一沟道层CH1b之间的边界延伸。
在多个列中的第一沟道层CH1ma和CH1mb可包括与第一上部堆叠结构UML1重叠的第一组中的第一沟道层CH1ma和与第二上部堆叠结构UML2重叠的第二组中的第一沟道层CH1mb。第一组中的第一沟道层CH1ma可以Z字形图案被布置在第一侧壁SW1和第一列中的第一沟道层CH1a之间。第二组中的第一沟道层CH1mb可以Z字形图案被布置在第二侧壁SW2与第二列中的第一沟道层CH1b之间。
第二沟道层CH2a、CH2b、CH2ma和CH2mb以及第一上部缝隙USI1可如图4A中所述的被布置，并且第一上部缝隙USI1可如图4A中所述的被形成为波形。第二沟道层CH2a、CH2b、CH2ma和CH2mb的直径可形成为小于第一沟道层CH1a、CH1b、CH1ma和CH1mb的直径。第二沟道层CH2a、CH2b、CH2ma和CH2mb可与第一沟道层CH1a、CH1b、CH1ma和CH1mb重叠。
具体地，在第一列中的第二沟道层CH2a与第一列中的第一沟道层CH1a重叠，第二列中的第二沟道层CH2b与第二列中的第一沟道层CH1b重叠。此外，第一组中的第二沟道层CH2ma与第一组中的第一沟道层CH1ma重叠，第二组中的第二沟道层CH2mb与第二组中的第一沟道层CH1mb重叠。第一列中的第二沟道层CH2a可与第一列中的第一沟道层CH1a重叠以被偏置至第一列中的第一沟道层CH1a的面向第一侧壁SW1的一侧。第二列中的第二沟道层CH2b可以与第二列中的第一沟道层CH1b重叠以被偏置到第二列中的第一沟道层CH1b的面向第二侧壁SW2的一侧。根据这种布置，第一列中的第二沟道层CH2a和第二列中的第二沟道层CH2b之间的距离L1在有限的空间内变宽，从而可确保第一上部缝隙USI1的形成空间。
第一列中的第一沟道层CH1a和第二列中的第一沟道层CH1b之间的距离L2可被形成为是窄的以提高存储器单元的集成度。根据第一列中的第二沟道层CH2a和第二列中的第二沟道层CH2b的上述布置，第一列中的第二沟道层CH2a和第二列中的第二沟道层CH2b之间的距离L1可形成为大于第一列中的第一沟道层CH1a和第二列中的第一沟道层CH1b之间的距离L2。
设置在第一列中的第二沟道层CH2a和第二列中的第二沟道层CH2b之间的第一上部缝隙USI1可沿第一列中的第二沟道层CH2a和第二列中的第二沟道层CH2b的外边缘被形成为波形。
在下文中，将参照图5B详细地描述单元堆叠结构CML以及第一和第二上部堆叠结构UML1和UML2的截面，其中图5B示出沿图5A中所示的线A-A＇截取的截面。在图5B中，第一上部堆叠结构UML1和第二上部堆叠结构UML2中的每个包括三层的第二导电图案的情况被描述为示例，但是本公开不限于此。例如，第一上部堆叠结构UML1和第二上部堆叠结构UML2中的每个可包括两层的第二导电图案或可包括单层的第二导电图案。
参照图5B，如图4所述的单元堆叠结构CML包括第一层间绝缘层ILD1和第一导电图案CP1至CPn。第一导电图案CP1至CPn被连接至存储器单元MC1至MCn的栅极。第一层间绝缘层ILD1和导电图案CP1至CPn被缝隙SI穿透。缝隙SI限定第一侧壁SW1和第二侧壁SW2。
第一上部堆叠结构UML1和第二上部堆叠结构UML2中的每个可包括交替地堆叠的第二层间绝缘层ILD2和第二导电图案CPn+1至CPn+3。第二导电图案CPn+1至CPn+3可被分别连接至漏极选择晶体管DST1至DST3的栅极。
使第一上部堆叠结构UML1和第二上部堆叠结构UML2彼此隔离的第一上部缝隙USI1可填充有上部缝隙绝缘层UIL。上部缝隙绝缘层UIL可延伸以覆盖第一上部堆叠结构UML1和第二上部堆叠结构UML2。通过缝隙SI中的任何一个限定的第一侧壁SW1可延伸以成为第一上部堆叠结构UML1的一个侧壁，以及通过缝隙SI中的任何一个限定的第二侧壁SW2可延伸以成为第二上部堆叠结构UML2的一个侧壁。缝隙SI可延伸以穿透上部缝隙绝缘层UIL。缝隙SI中的每个可填充有缝隙绝缘层SIL。
单元堆叠结构CML被单元柱状物CPL穿透，以及第一和第二上部堆叠结构UML1和UML2被上部柱状物UPL穿透。上部柱状物UPL可延伸以至少穿透上部缝隙绝缘层UIL。
单元柱状物CPL中的每个可包括多层衬垫层MLL以及被多层衬垫层MLL包围的第一沟道层CH1a、CH1b、CH1ma和CH1mb中的任何一个。此外，单元柱状物CPL中的每个可进一步包括芯绝缘层CO。如图3A和图3B所述的多层衬垫层MLL可包括隧穿绝缘层TI、数据存储层DL和阻挡绝缘层BI。如图3A和图3B所述的芯绝缘层CO可被第一沟道层CH1a、CH1b、CH1ma和CH1mb中的任何一个包围。
如图5A所述的第一沟道层CH1a、CH1b、CH1ma和CH1mb包括第一列中的第一沟道层CH1a、第二列中的第一沟道层CH1b以及多列中的第一沟道层CH1ma和CH1mb。
上部柱状物UPL中的每个可包括栅极绝缘层GI以及被栅极绝缘层GI包围的第二沟道层CH2a、CH2b、CH2ma和CH2mb中的任何一个。
根据本公开的实施例，包围第二沟道层CH2a、CH2b、CH2ma和CH2mb中的每个的栅极绝缘层GI通过与包围第一沟道层CH1a、CH1b、CH1ma和CH1mb中的每个的多层衬垫层MLL的工艺不同的工艺形成。因此，栅极绝缘层GI可使用独立于多层衬垫层MLL的结构和材料来形成。具体地，栅极绝缘层GI可由能够改善漏极选择晶体管DST的特性的材料层形成。例如，栅极绝缘层GI可形成为氧化硅层和氧化铝层(Al2O3)的双层结构。因此，在本公开的实施例中，减小漏极选择晶体管DST的漏流且降低由于读取操作和写入操作的压力导致的漏极选择晶体管DST的特性的劣化是可能的。与本公开的实施例不同，当栅极绝缘层GI由与多层衬垫层MLL相同的材料层形成时，漏极选择晶体管DST的特性可由于读取操作和写入操作的压力而被劣化，并且读出容限(sensing margin)可由于漏极选择晶体管DST的漏流而被降低。
如图5B中所述的第二沟道层CH2a、CH2b、CH2ma和CH2mb包括穿透第一和第二上部堆叠结构UML1和UML2的第一列中的第二沟道层CH2a、第二列中的第二沟道层CH2b以及多个列中的第二沟道层CH2ma和CH2mb。第二沟道层CH2a、CH2b、CH2ma和CH2mb可延伸以接触第一沟道层CH1a、CH1b、CH1ma和CH1mb，且可延伸至第一沟道层CH1a、CH1b、CH1ma和CH1mb的内部。
图6A和图6B是根据本公开的实施例的半导体装置的平面图和剖视图。特别地，图6A和图6B是说明根据本公开的实施例的半导体装置中的单元堆叠结构以及第一上部堆叠结构和第二上部堆叠结构的结构的平面图和剖视图。
参照图6A，单元堆叠结构CML可形成为与如图5A中描述的结构相同的结构。示意性地，单元堆叠结构CML通过缝隙SI彼此隔离。缝隙SI中的每个可包括覆盖有第一上部堆叠结构UML1和第二上部堆叠结构UML2的部分。单元堆叠结构CML中的每个具有分别面向与第一轴I相交的第二轴II的两个方向的第一侧壁SW1和第二侧壁SW2。单元堆叠结构CML中的每个被第一沟道层CH1a、CH1b、CH1ma和CH1mb穿透。第一沟道层CH1a、CH1b、CH1ma和CH1mb以与图5A所述的方式基本相似的方式布置。
第一上部堆叠结构UML1和第二上部堆叠结构UML2通过与单元堆叠结构CML中的任何一个重叠的第一上部缝隙USI1被彼此隔离。第一上部缝隙USI1被设置在第二上部缝隙USI2之间。第二上部缝隙USI2与缝隙SI重叠并且被形成为具有窄于缝隙SI的宽度。第二上部缝隙USI2可限定第一上部堆叠结构UML1的第三侧壁SW3和第二上部堆叠结构UML2的第四侧壁SW4。第三侧壁SW3可在第二轴II的方向上比第一侧壁SW1突出。第四侧壁SW4可在第二轴II的方向上比第二侧壁SW2突出。
第二沟道层CH2a、CH2b、CH2ma和CH2mb以及第一上部缝隙USI1可如图4B中所述的被设置，第一上部缝隙USI1和第二上部缝隙USI2可如图4B中所述的形成为波形。第二沟道层CH2a、CH2b、CH2ma和CH2mb的直径可形成为小于第一沟道层CH1a、CH1b、CH1ma和CH1mb的直径。第二沟道层CH2a、CH2b、CH2ma和CH2mb可与第一沟道层CH1a、CH1b、CH1ma和CH1mb重叠。
第一沟道层CH1a、CH1b、CH1ma和CH1mb以及第二沟道层CH2a、CH2b、CH2ma和CH2mb可以与图5A中所述的基本相似的方式设置。如图5A中所述的，第一列中的第二沟道层CH2a和第二列中的第二沟道层CH2b之间的距离L1可形成为宽于第一列中的第一沟道层CH1a和第二列中的第一沟道层CH1b之间的距离L2。
在下文中，将参照示出沿图6A中所示的线B-B＇截取的截面的图6B详细地描述单元堆叠结构CML以及第一上部堆叠结构UML1和第二上部堆叠结构UML2的截面。在图6B中，第一上部堆叠结构UML1和第二上部堆叠结构UML2中的每个包括单层的第二导电图案的情况被描述为示例，但是本公开不限于此。例如，第一上部堆叠结构UML1和第二上部堆叠结构UML2中的每个可包括两层或更多层的第二导电图案。
参照图6B，如图4B中所述的单元堆叠结构CML包括第一层间绝缘层ILD1和第一导电图案CP1至CPn。第一导电图案CP1至CPn被连接至存储器单元MC1至MCn的栅极。缝隙SI穿透第一层间绝缘层ILD1和第一导电图案CP1至CPn。缝隙SI限定单元堆叠结构CML的第一侧壁SW1和第二侧壁SW2。
第一上部堆叠结构UML1和第二上部堆叠结构UML2中的每个可包括顺序地堆叠的第二层间绝缘层ILD2和第二导电图案CPn+1。第二导电图案CPn+1被连接至漏极选择晶体管DST的栅极。
限定第一上部堆叠结构UML1和第二上部堆叠结构UML2的第一上部缝隙USI1和第二上部缝隙USI2可填充有上部缝隙绝缘层UIL。上部缝隙绝缘层UIL可延伸以覆盖第一上部堆叠结构UML1和第二上部堆叠结构UML2。填充在缝隙SI中的缝隙绝缘层SIL可与上部缝隙绝缘层UIL重叠。第二上部缝隙USI2与缝隙SI重叠并且可形成为具有窄于缝隙SI的宽度。比第一侧壁SW1突出的第一上部堆叠结构UML1的第三侧壁SW3与缝隙绝缘层SIL中的任何一个重叠。比第二侧壁SW2突出的第二上部堆叠结构UML2的第四侧壁SW4与缝隙绝缘层SIL中的任何一个重叠。
单元柱状物CPL穿透单元堆叠结构CML，并且上部柱状物UPL穿透第一上部堆叠结构UML1和第二上部堆叠结构UML2。上部柱状物UPL延伸以穿透上部缝隙绝缘层UIL。
如图5B中所述，单元柱状物CPL中的每个可包括多层衬垫层MLL、第一沟道层CH1a、CH1b、CH1ma和CH1mb中的任何一个以及芯绝缘层CO。如图3A和图3B中所述，多层衬垫层MLL可包括隧穿绝缘层TI、数据存储层DL、阻挡绝缘层BI。
如图5B中所述，上部柱状物UPL中的每个可包括栅极绝缘层GI和第二沟道层CH2a、CH2b、CH2ma和CH2mb中的任何一个。栅极绝缘层GI可由图5B中所述的材料层形成。
图7A-图7I是说明根据本公开的实施例的半导体装置的制造方法的剖视图。更具体地，图7A-图7I是说明图5A和沿图5A中所示的线A-A＇截取的图5B中所示的半导体装置的制造方法的剖视图。
参照图7A，穿透第一堆叠结构ST1的第一沟道层CH1的形成工艺被执行。
工艺可包括通过交替地堆叠第一层间绝缘层101和第一牺牲层103形成第一堆叠结构ST1的步骤、形成穿透第一堆叠结构ST1的第一孔H1的步骤以及形成填充在第一孔H1中的单元柱状物CPL的步骤。
第一层间绝缘层101可由氧化物层形成，第一牺牲层103可由与第一层间绝缘层101不同的材料形成。第一牺牲层103可由具有相对于第一层间绝缘层101的蚀刻选择比的材料形成。例如，第一牺牲层103可由氮化硅层形成。
第一孔H1可通过蚀刻第一层间绝缘层101和第一牺牲层103来形成。
形成单元柱状物CPL的步骤可包括在第一孔H1中的每个的侧壁上顺序地堆叠阻挡绝缘层111、数据存储层113和隧穿绝缘层115的步骤，以及在隧穿绝缘层115上形成第一沟道层CH1的步骤。第一沟道层CH1可形成为埋入型以完全填充在第一孔H1中的每个中或第一沟道层CH1可形成为衬垫型以打开第一孔H1中的每个的中央区域。阻挡绝缘层111可由氧化物层形成。数据存储层113可由其中可捕获电荷的氮化硅层形成。隧穿绝缘层115可由氧化硅层形成。第一沟道层CH1可由诸如硅的半导体层形成。当第一沟道层CH1的中央区域被打开时，可进一步形成填充在第一沟道层CH1的中央区域中的芯绝缘层119。芯绝缘层119可由使用诸如聚硅氮烷(PSZ)的可流动材料的氧化物层形成。
第一孔H1内部的第一沟道层CH1可被划分成彼此相邻的第一列a和第二列b以及多个列ma和mb。构成多个列ma和mb的第一沟道层CH1可被划分成彼此相对的且第一列a和第二列b***在其间的第一组ma和第二组mb。
第一堆叠结构ST1是用于形成存储器单元的堆叠结构的初步堆叠结构。
参照图7B，第二堆叠结构ST2形成在第一堆叠结构ST1上以覆盖单元柱状物CPL。第二堆叠结构ST2是用于形成至少一个单层的漏极选择晶体管的初步堆叠结构。第二堆叠结构ST2包括交替地堆叠的第二层间绝缘层121和第二牺牲层123。
第二层间绝缘层121可由氧化物层形成，第二牺牲层123可由与第二层间绝缘层121不同的材料形成。第二牺牲层123可由具有相对于第二层间绝缘层121的蚀刻选择比的材料形成。例如，第二牺牲层123可由氮化硅层形成。
参照图7C，形成穿透第二堆叠结构(图7B的ST2)的第一上部缝隙131。第一上部缝隙131可通过沿第一沟道层CH1的第一列a和第二列b之间的边界穿透第二堆叠结构(图7B的ST2)将第二堆叠结构(图7B的ST2)划分成子堆叠结构SUB。第一上部缝隙131可替换地形成为如图4A和图5A中所述的波形。
随后，形成上部缝隙绝缘层133。上部缝隙绝缘层133可被形成以完全填充在第一上部缝隙131中并覆盖子堆叠结构SUB。
参照图7D，形成通过其暴露第一沟道层CH1的第二孔H2。第二孔H2可通过蚀刻上部缝隙绝缘层133和子堆叠结构SUB并且穿透上部缝隙绝缘层133和子堆叠结构SUB来形成。第二孔H2可形成为窄于第一孔(图7A的H1)。第二孔H2中的一些被布置成偏置至第一列a和第二列b中的第一沟道层CH1的一侧。更具体地，打开第一列a中的第一沟道层CH1的第二孔H2和打开第二列b中的第一沟道层CH1的第二孔H2分别与第一列a中的第一沟道层CH1和第二列b中的第一沟道层CH1重叠以被偏置至面向与第一上部缝隙131相交的轴的两个方向的第一列a中的第一沟道层CH1的一侧和第二列b中的第一沟道层CH1的一侧。换言之，打开第一列a中的第一沟道层CH1的第二孔H2被设置成偏置至第一列a中的第一沟道层CH1的面向第一组ma中的第一沟道层CH1的一侧，并且打开第二列b中的第一沟道层CH1的第二孔H2被设置成偏置至第二列b中的第一沟道层CH1的面向第二组mb中的第一沟道层CH1的一侧。
根据第二孔H2的上述布置，第一上部缝隙131和邻近第一上部缝隙131的第二孔H2之间的距离可足以固定在有限区域内。
参照图7E，衬垫绝缘层141和间隔层143顺序地形成在第二孔H2和上部缝隙绝缘层133的表面上。衬垫绝缘层141可由用于漏极选择晶体管的栅极绝缘层的材料形成。例如，衬垫绝缘层141可以作为材料层的氧化硅层的单层形成或可以包括氧化硅层和高介电氧化物层的多层形成。氧化铝层可用作高介电氧化物层。间隔层143可由在随后的回蚀工艺中形成以保护衬垫绝缘层141的材料层形成。例如，间隔层143可由氮化物层形成。
参照图7F，通过回蚀工艺蚀刻间隔层(图7E的143)和衬垫绝缘层(图7E的141)，单元柱状物CPL通过第二孔H2的底表面被暴露。回蚀工艺可被执行使得衬垫绝缘层(图7E的141)的一部分作为栅极绝缘层141GI保留在第二孔H2中的每个的侧壁上。间隔层(图7E的143)可作为间隔图案143P保留以保护从回蚀工艺中保留在第二孔H2中的每个的侧壁上的栅极绝缘层141GI。
随后，单元柱状物CPL的芯绝缘层119的上部部分被移除以限定第二孔H2下方的开口OP。
参照图7G，间隔图案(图7F的143P)被移除，然后第二沟道层CH2被填充在第二孔(图7F的H2)中。第二沟道层CH2延伸以填充在开口(图7F的OP)中。第二沟道层CH2可由半导体层形成。例如，第二沟道层CH2可由掺杂的硅层形成。
第二沟道层CH2可与第一沟道层CH1重叠并接触第一沟道层CH1。与第一沟道层CH1类似，第二沟道层CH2可被划分为彼此相邻的第一列a和第二列b以及多个列ma和mb。构成多个列ma和mb的第二沟道层CH2可被划分成彼此相对的且第一列a和第二列b***在其间的第一组ma和第二组mb。
第一列a中的第二沟道层CH2与第一列a中的第一沟道层CH1重叠，第二列b中的第二沟道层CH2与第二列b中的第一沟道层CH1重叠。第一组ma中的第二沟道层CH2与第一组ma中的第一沟道层CH1重叠，第二组mb中的第二沟道层CH2与第二组mb中的第一沟道层CH1重叠。第一列a和第二列b中的第二沟道层CH2被分别设置为偏置到第一列a和第二列b中的第一沟道层CH1的一侧。更具体地，与第一列a中的第一沟道层CH1重叠的第一列a中的第二沟道层CH2以及与第二列b中的第一沟道层CH1重叠的第二列b中的第二沟道层CH2分别与第一列a中的第一沟道层CH1和第二列b中的第一沟道层CH1重叠以被偏置至面向与第一上部狭缝131相交的轴的两个方向的第一列a中的第一沟道层CH1的一侧和第二列b中的第一沟道层CH1的一侧。换言之，与第一列a中的第一沟道层CH1重叠的第一列a中的第二沟道层CH2被设置为偏置至第一列a中的第一沟道层CH1的面向第一组ma中的第一沟道层CH1的一侧。与第二列b中的第一沟道层CH1重叠的第二列b中的第二沟道层CH2被设置为偏置至第二列b中的第一沟道层CH1的面向第二组mb中的第一沟道层CH1的一侧。
参照图7H，缝隙掩模图案151形成在上部缝隙绝缘层133上。在形成第一列a和第二列b中的第二沟道层CH2(参见图7G)之后，穿透子堆叠结构SUB和第一堆叠结构ST1的缝隙153通过将缝隙掩模图案151使用为蚀刻阻挡层(etch barrier)的蚀刻工艺来形成。
参照图7I，子堆叠结构(图7H的SUB)的第二牺牲层和第一堆叠结构(图7H的ST1)的第一牺牲层通过缝隙153被导电图案161代替。为此目的，可顺序地执行通过缝隙153移除第一牺牲层和第二牺牲层打开导电区域的步骤、在导电区域中填充导电层的步骤以及移除缝隙153内部的导电层使得导电层仅保留在导电区域中的步骤。导电图案161可包括诸如钨的低电阻金属层。
随后，在缝隙153中填充缝隙绝缘层(未示出)的工艺、形成位线的工艺等可被顺序地执行。
图8A-图8C是说明根据本公开的实施例的半导体装置的制造方法的剖视图。更具体地，图8A-图8C是说明图6A和图6B中所示的半导体装置的制造方法的剖视图。
参照图8A，形成穿透第一堆叠结构ST11的第一沟道层CH1的工艺被执行。第一堆叠结构ST11可包括用于存储器单元的栅极的材料层。
工艺可包括通过交替地堆叠第一层间绝缘层201和第一导电图案205形成第一堆叠结构ST11的步骤、形成穿透第一堆叠结构ST11的第一孔H1的步骤以及形成填充在第一孔H1中的单元柱状物CPL的步骤。
第一层间绝缘层201可由氧化物层形成，第一导电图案205可由诸如钨的低电阻金属层形成。除了低电阻金属层之外，第一导电图案205可由诸如多晶硅层的各种导电材料形成。
第一孔H1可通过蚀刻第一层间绝缘层201和第一导电图案205形成。
单元柱状物CPL可使用与如图7A中所述相同的工艺来形成。单元柱状物CPL中的每个可包括阻挡绝缘层211、数据存储层213、隧穿绝缘层215、第一沟道层CH1以及芯绝缘层219。
第一孔H1内部的第一沟道层CH1可被划分成彼此相邻的第一列a和第二列b以及多个列ma和mb。构成多个列ma和mb的第一沟道层CH1可被划分成彼此相对的且第一列a和第二列b***在其间的第一组ma和第二组mb。多个列ma和mb中的第一沟道层CH1可与第一列a和第二列b中的第一沟道层CH1同时形成。
随后，形成穿透第一堆叠结构ST11的缝隙207。在形成穿透第一堆叠结构ST11的缝隙207之后且在形成第二堆叠结构(图8B的ST21)之前，形成填充在缝隙207中的缝隙绝缘层209。缝隙绝缘层209可通过穿透第一层间绝缘层201和第一导电图案205将第一堆叠结构ST11划分成多个单元堆叠结构。
参照图8B，第二堆叠结构ST21形成在第一堆叠结构ST11上以覆盖单元柱状物CPL，缝隙绝缘层209以及第一列a、第二列b和多个列ma和mb中的第一沟道层CH1。第二堆叠结构ST21可包括用于漏极选择晶体管的栅极的材料层。例如，第二堆叠结构ST21可包括顺序地堆叠的至少一组第二层间绝缘层221和第二导电图案225。图8B说明包括一组第二层间绝缘层221和第二导电图案225的第二堆叠结构ST21。然而，本公开不限于此。例如，第二堆叠结构ST21可包括顺序地堆叠的两组或更多组第二层间绝缘层221和第二导电图案225。
第二层间绝缘层221可由氧化物层形成，第二导电图案225可由诸如钨的低电阻金属层形成。除了低电阻金属层之外，第二导电图案225可由诸如多晶硅层的各种导电材料形成。
之后，同时形成穿透包括第二层间绝缘层221和第二导电图案225的第二堆叠结构ST21的第一上部缝隙231a和第二上部缝隙231b。第一上部缝隙231a和第二上部缝隙231b可形成为如图4B和图6A中所述的波形。
第一上部缝隙231a沿第一沟道层CH1的第一列a和第二列b之间的边界穿透第二堆叠结构ST21并且被设置在第二上部缝隙231b之间。第二上部缝隙231b与缝隙绝缘层209重叠。第二堆叠结构ST21可通过第一上部缝隙231a和第二上部缝隙231b被划分成第一子堆叠结构SUB1和第二子堆叠结构SUB2。
第一子堆叠结构SUB1覆盖第一列a中的第一沟道层CH1和第一组ma中的第一沟道层CH1，第二子堆叠结构SUB2覆盖第二列b中的第一沟道层CH1和第二组mb中的第一沟道层CH1。
在形成第一上部缝隙231a和第二上部缝隙231b之后，形成上部缝隙绝缘层233。上部缝隙绝缘层233可形成为完全填充在第一上部缝隙231a和第二上部缝隙231b中并覆盖第一子堆叠结构SUB1和第二子堆叠结构SUB2。
参照图8C，形成上部柱状物UPL。上部柱状物UPL穿透上部缝隙绝缘层233，并且穿透第一子堆叠结构SUB1和第二子堆叠结构SUB2。上部柱状物UPL中的每个包括第二沟道层CH2以及包围第一列a、第二列b和多个列ma和mb中的第二沟道层CH2中的每个的侧壁的栅极绝缘层241GI。栅极绝缘层241GI和第二沟道层CH2可使用图7D-图7G中所述的工艺来形成。
上部柱状物UPL的第二沟道层CH2可延伸至第一沟道层CH1的中央区域的内部。第二沟道层CH2与第一沟道层CH1重叠并与第一沟道层CH1接触。与第一沟道层CH1类似，第二沟道层CH2可被划分成彼此相邻并且穿透子堆叠结构SUB1和SUB2的第一列a和第二列b以及多个列ma和mb。构成穿透子堆叠结构SUB1和SUB2的多个列ma和mb的第二沟道层CH2可被划分成彼此相对且第一列a和第二列b***在其间的第一组ma和第二组mb。多个列ma和mb中的第二沟道层CH2和第一列a和第二列b中的第二沟道层CH2可同时形成为接触第一列a、第二列b和多个列ma和mb中的第一沟道层CH1。第二沟道层CH2和第一沟道层CH1之间的重叠关系与图7G中所述的相同。
随后，诸如形成位线的工艺的后续工艺可被执行。
图9是说明根据本公开的实施例的存储器***的框图。
参照图9，根据本公开的实施例的存储器***1100包括存储器装置1120和存储器控制器1110。
存储器装置1120可包括图2-图6B中所述的结构。例如，存储器装置1120包括两列中的第一沟道层和两列中的第二沟道层，其中两列中的第一沟道层穿透单元堆叠结构、通过设置在单元堆叠结构上并沿两列中的第一沟道层之间的边界形成的上部缝隙彼此隔离的第一和第二上部堆叠结构，并且两列中的第二沟道层通过穿透第一和第二上部堆叠结构与两列中的第一沟道层重叠。第一上部堆叠结构从上部缝隙朝向第一侧延伸，第二上部堆叠结构从上部缝隙朝向第二侧延伸。穿透第一上部堆叠结构的第二沟道层被设置成偏置至第一沟道层的面向第一侧的一侧，且穿透第二上部堆叠结构的第二沟道层被设置成偏置至第一沟道层的面向第二侧的一侧。
存储器装置1120可使用图7A-图7I中所述的工艺或使用图8A-图8C中所述的工艺形成。
存储器装置1120可以是由多个闪速存储器芯片形成的多芯片封装。
存储器控制器1110被配置成控制存储器装置1120并且可包括静态随机存取存储器(SRAM)1111、中央处理单元(CPU)1112、主机接口1113、错误校正码(ECC)块1114和存储器接口1115。SRAM 1111可用作CPU 1112的操作存储器。CPU 1112可执行一般控制操作使得存储器控制器1110可交换数据。主机接口1113可包括用于与存储器***1100连接的主机的数据交换协议。此外，ECC块1114可检测和校正包括在从存储器装置1120读取的数据中的错误，存储器接口1115可与存储器装置1120接合。另外，存储器控制器1110可进一步包括用于存储与主机接合的代码数据的只读存储器(ROM)等。
如上所述配置的存储器***1100可以是存储卡或固态硬盘(SSD)，其中存储器装置1120与存储器控制器1110组合。例如，当存储器***1100是SSD时，存储器控制器1110可通过诸如以下的各种接口协议中的一个与外部(例如主机)通信：通用串行总线(USB)协议、多媒体卡(MMC)协议、***组件互连(PCI)协议、高速-PCI(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小磁盘接口(ESDI)协议以及集成驱动电路(IDE)协议。
图10是说明包括参照图9描述的存储器***的计算***的框图。
参照图10，根据本公开的实施例的计算***1200可包括被电连接至***总线1260的CPU 1220、随机存取存储器(RAM)1230、用户接口1240、调制解调器1250和存储器***1210。当计算***1200是移动装置时，用于向计算***1200供应操作电压的电池可被进一步包括，以及应用芯片组、相机图像处理器(CIS)、移动D-RAM等可被进一步包括。
如参照图9描述的存储器***1210可配置有存储器装置1212和存储器控制器1211。
根据本公开的实施例，第一列中的第二沟道层和第二列中的第二沟道层被分别设置成偏置至面向彼此相对的方向的第一列中的第一沟道层和第二列中的第一沟道层的一侧。根据本公开的实施例，尽管第一列中的第一沟道层和第二列中的第一沟道层之间的空间未被加宽，但是其中待设置上部缝隙的空间可被足够宽地固定在第一列中的第二沟道层和第二列中的第二沟道层之间。结果，本公开的实施例可提高半导体装置的集成度。
本文已经公开示例性实施例，虽然采用特定术语，但是它们仅在一般和描述性意义上使用和解释，而不是出于限制的目的。在一些情况下，如在提交本申请时对于本领域普通技术人员显而易见的是，结合特定实施例描述的特征、特性和/或元件可单独使用或与结合其它实施例描述的特征、特性和/或元件组合使用，除非另有明确说明。因此，本领域技术人员将理解的是，在不脱离如权利要求书中阐述的本公开的精神和范围的情况下，可进行形式和细节上的各种改变。

Claims (13)

1.一种半导体装置，包括：
单元堆叠结构；
第一沟道层，穿透所述单元堆叠结构，其中所述第一沟道层包括面向所述单元堆叠结构的侧部的外壁和面向与所述外壁面向的方向相反的方向的内壁；
上部堆叠结构，在所述单元堆叠结构上；以及
第二沟道层，穿透所述上部堆叠结构，
其中所述第二沟道层朝向所述第一沟道层的中央区域延伸并且接触所述第一沟道层的内壁的一部分。
2.根据权利要求1所述的半导体装置，进一步包括：
在所述第二沟道层的中央区域中的芯绝缘层。
3.根据权利要求1所述的半导体装置，其中所述第二沟道层的直径小于所述第一沟道层的直径。
4.根据权利要求1所述的半导体装置，进一步包括：
包围所述第一沟道层的多层衬垫层。
5.根据权利要求1所述的半导体装置，其中所述上部堆叠结构包括漏极选择线。
6.根据权利要求5所述的半导体装置，其中所述单元堆叠结构包括字线。
7.根据权利要求6所述的半导体装置，其中所述漏极选择线的厚度比所述字线的厚度厚。
8.一种半导体装置，包括：
单元堆叠结构；
第一沟道层，穿透所述单元堆叠结构，其中所述第一沟道层包括面向所述单元堆叠结构的侧部的外壁和面向与所述外壁面向的方向相反的方向的内壁；
上部堆叠结构，在所述单元堆叠结构上；以及
第二沟道层，穿透所述上部堆叠结构，其中所述第二沟道层朝向所述第一沟道层的中央区域延伸并且接触所述第一沟道层的内壁的一部分，
其中所述第二沟道层的下部的直径小于所述第一沟道层的直径。
9.根据权利要求8所述的半导体装置，其中所述第二沟道层的下部朝向所述第一沟道层的中央区域延伸并且接触所述第一沟道层的内壁的上部。
10.根据权利要求8所述的半导体装置，进一步包括：
在所述第二沟道层的中央区域中的芯绝缘层。
11.根据权利要求8所述的半导体装置，其中所述上部堆叠结构包括漏极选择线，并且
其中所述单元堆叠结构包括字线。
12.根据权利要求11所述的半导体装置，进一步包括：
穿透所述漏极选择线的上部缝隙；以及
穿透所述字线的缝隙，
其中所述上部缝隙的宽度比所述缝隙的宽度窄。
13.根据权利要求12所述的半导体装置，其中所述上部缝隙形成为波形。
CN202011055185.8A 2016-06-01 2016-10-27 半导体装置及其制造方法 Active CN112436014B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202011055185.8A CN112436014B (zh) 2016-06-01 2016-10-27 半导体装置及其制造方法

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR10-2016-0068350 2016-06-01
KR1020160068350A KR102607838B1 (ko) 2016-06-01 2016-06-01 반도체 장치 및 그 제조방법
CN201610953744.4A CN107452745B (zh) 2016-06-01 2016-10-27 半导体装置及其制造方法
CN202011055185.8A CN112436014B (zh) 2016-06-01 2016-10-27 半导体装置及其制造方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN201610953744.4A Division CN107452745B (zh) 2016-06-01 2016-10-27 半导体装置及其制造方法

Publications (2)

Publication Number Publication Date
CN112436014A CN112436014A (zh) 2021-03-02
CN112436014B true CN112436014B (zh) 2024-03-08

Family

ID=60483502

Family Applications (2)

Application Number Title Priority Date Filing Date
CN202011055185.8A Active CN112436014B (zh) 2016-06-01 2016-10-27 半导体装置及其制造方法
CN201610953744.4A Active CN107452745B (zh) 2016-06-01 2016-10-27 半导体装置及其制造方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN201610953744.4A Active CN107452745B (zh) 2016-06-01 2016-10-27 半导体装置及其制造方法

Country Status (3)

Country Link
US (1) US9859293B2 (zh)
KR (1) KR102607838B1 (zh)
CN (2) CN112436014B (zh)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10083982B2 (en) * 2016-11-17 2018-09-25 Sandisk Technologies Llc Three-dimensional memory device having select gate electrode that is thicker than word lines and method of making thereof
US9972641B1 (en) * 2016-11-17 2018-05-15 Sandisk Technologies Llc Three-dimensional memory device having a multilevel drain select gate electrode and method of making thereof
US9922987B1 (en) * 2017-03-24 2018-03-20 Sandisk Technologies Llc Three-dimensional memory device containing separately formed drain select transistors and method of making thereof
US10490564B2 (en) 2018-04-24 2019-11-26 Sandisk Technologies Llc Three-dimensional memory device and methods of making the same using replacement drain select gate electrodes
CN109003984B (zh) * 2018-07-23 2021-11-02 长江存储科技有限责任公司 3d存储器件及其制造方法
US10741576B2 (en) * 2018-08-20 2020-08-11 Sandisk Technologies Llc Three-dimensional memory device containing drain-select-level air gap and methods of making the same
KR20200033067A (ko) * 2018-09-19 2020-03-27 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102633034B1 (ko) 2018-10-02 2024-02-05 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102634709B1 (ko) 2018-10-15 2024-02-08 에스케이하이닉스 주식회사 반도체장치 및 그 제조 방법
KR102635442B1 (ko) 2018-10-25 2024-02-13 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102634441B1 (ko) * 2018-10-25 2024-02-06 에스케이하이닉스 주식회사 반도체 장치의 제조방법
CN109786387B (zh) * 2019-01-09 2023-10-17 长江存储科技有限责任公司 存储器及其形成方法、存储器的存储单元的选择方法
WO2020177098A1 (zh) * 2019-03-06 2020-09-10 深圳市汇顶科技股份有限公司 半导体结构及其制作方法
KR20200137077A (ko) 2019-05-28 2020-12-09 삼성전자주식회사 3차원 반도체 메모리 소자
KR20210062465A (ko) * 2019-11-21 2021-05-31 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20210157790A (ko) 2020-06-22 2021-12-29 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
KR20220028916A (ko) * 2020-08-31 2022-03-08 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
US20230297594A1 (en) * 2022-03-18 2023-09-21 Zoho Corporation Private Limited Entity interaction trends

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9224752B1 (en) * 2014-08-13 2015-12-29 SK Hynix Inc. Double-source semiconductor device

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101762823B1 (ko) * 2010-10-29 2017-07-31 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 제조 방법
WO2012060202A1 (en) * 2010-11-05 2012-05-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR20130005430A (ko) * 2011-07-06 2013-01-16 에스케이하이닉스 주식회사 불휘발성 메모리 소자 및 그 제조방법
KR102005533B1 (ko) * 2012-10-22 2019-07-31 에스케이하이닉스 주식회사 반도체 메모리 소자 및 그 제조방법
KR102098588B1 (ko) * 2013-06-28 2020-04-08 삼성전자주식회사 반도체 소자 및 그의 제조 방법
KR102161781B1 (ko) * 2014-02-03 2020-10-05 삼성전자주식회사 수직형 메모리 장치
KR102118159B1 (ko) * 2014-05-20 2020-06-03 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR102269422B1 (ko) 2014-05-30 2021-06-28 삼성전자주식회사 반도체 장치
KR20160018921A (ko) 2014-08-07 2016-02-18 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법
KR20160106972A (ko) * 2015-03-03 2016-09-13 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US9508730B2 (en) * 2015-03-11 2016-11-29 SK Hynix Inc. Semiconductor device and manufacturing method thereof

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9224752B1 (en) * 2014-08-13 2015-12-29 SK Hynix Inc. Double-source semiconductor device

Also Published As

Publication number Publication date
US20170352673A1 (en) 2017-12-07
KR20170136363A (ko) 2017-12-11
US9859293B2 (en) 2018-01-02
KR102607838B1 (ko) 2023-11-30
CN107452745B (zh) 2020-10-27
CN107452745A (zh) 2017-12-08
CN112436014A (zh) 2021-03-02

Similar Documents

Publication Publication Date Title
CN112436014B (zh) 半导体装置及其制造方法
US11837639B2 (en) Semiconductor device and manufacturing method of semiconductor device
KR102521278B1 (ko) 반도체 장치 및 이의 제조 방법
US10734396B2 (en) Three-dimensional semiconductor memory devices having dummy channel layers
CN109509756B (zh) 半导体器件及其制造方法
TWI710120B (zh) 半導體記憶裝置
US10629691B2 (en) Semiconductor device and manufacturing method thereof
US10559474B2 (en) Semiconductor device and manufacturing method for the same
KR20170099687A (ko) 반도체 장치
CN111613621A (zh) 半导体存储器装置
CN109326598B (zh) 半导体器件及其制造方法
US11302626B2 (en) Semiconductor memory device having capacitor spaced apart from a gate stack structure
CN112530970B (zh) 半导体存储装置
CN113035881A (zh) 半导体存储器装置以及该半导体存储器装置的制造方法
KR102634441B1 (ko) 반도체 장치의 제조방법
KR20200059636A (ko) 반도체 장치 및 그 제조방법
KR102475446B1 (ko) 반도체 메모리 소자 및 그 제조방법
US9831263B2 (en) Semiconductor device including three dimensional memory string
US9929170B2 (en) Semiconductor device
CN112185979B (zh) 半导体存储器装置
US20230309303A1 (en) Semiconductor memory device and method for manufacturing semiconductor memory device
CN116193857A (zh) 半导体存储器装置的制造方法
CN117641932A (zh) 半导体装置
KR20200050577A (ko) 반도체 장치 및 반도체 장치의 제조방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant