KR20210055516A - 하이브리드 스탠다드 셀 및 이를 이용한 집적 회로의 설계 방법 - Google Patents

하이브리드 스탠다드 셀 및 이를 이용한 집적 회로의 설계 방법 Download PDF

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Abstract

하이브리드 스탠다드 셀은, 셀 라이브러리에 포함되어 집적 회로의 설계에 사용되는 하이브리드 스탠다드 셀로서, 반도체 기판, 상기 반도체 기판의 상부에서 제1 방향으로 신장되어 형성되고 상기 제1 방향과 수직한 제2 방향으로 인접하여 배열되는 제1 파워 레일 및 제2 파워 레일 및 상기 제1 파워 레일과 상기 제2 파워 레일 사이의 행 영역을 분할하여 상기 제1 방향으로 인접하여 배열되는 고속 트랜지스터 영역 및 저전력 트랜지스터 영역을 포함한다. 상기 고속 트랜지스터 영역에 형성되는 고속 트랜지스터의 동작 속도는 상기 저전력 트랜지스터 영역에 형성되는 저전력 트랜지스터의 동작 속도보다 크고, 상기 저전력 트랜지스터의 소모 전력은 상기 고속 트랜지스터의 소모 전력보다 작다.

Description

하이브리드 스탠다드 셀 및 이를 이용한 집적 회로의 설계 방법{Hybrid standard cell and Method of designing integrated circuit using the same}
본 발명은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는 하이브리드 스탠다드 셀 및 상기 하이브리드 스탠다드 셀을 이용한 집적 회로의 설계 방법에 관한 것이다.
일반적으로 집적 회로의 설계를 위하여 스탠다드 셀(standard cell)들이 이용될 수 있다. 스탠다드 셀들은 미리 결정된 아키텍쳐를 가진 셀들이고 이러한 스탠다드 셀들은 셀 라이브러리에 저장된다. 집적 회로의 설계시 스탠다드 셀들은 셀 라이브러리로부터 추출되어 집적 회로의 레이아웃 상의 적절한 위치들에 배치된다. 이후 배치된 스탠다드 셀들을 전기적으로 서로 연결하는 라우팅이 수행된다. 스탠다드 셀들은 미리 결정된 아키텍쳐를 가진 셀들이고 이러한 스탠다드 셀들을 이용하여 집적 회로를 설계한다. 스탠다드 셀들의 구성 또는 레이아웃에 따라서 집적 회로의 설계 효율 및 성능이 결정될 수 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은, 집적 회로의 소모 전력을 효율적으로 감소할 수 있는 하이브리드 스탠다드 셀 및 상기 하이브리드 스탠다드 셀을 이용한 집적 회로의 설계 방법을 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 하이브리드 스탠다드 셀은, 셀 라이브러리에 포함되어 집적 회로의 설계에 사용되는 하이브리드 스탠다드 셀로서, 반도체 기판, 상기 반도체 기판의 상부에서 제1 방향으로 신장되어 형성되고 상기 제1 방향과 수직한 제2 방향으로 인접하여 배열되는 제1 파워 레일 및 제2 파워 레일 및 상기 제1 파워 레일과 상기 제2 파워 레일 사이의 행 영역을 분할하여 상기 제1 방향으로 인접하여 배열되는 고속 트랜지스터 영역 및 저전력 트랜지스터 영역을 포함한다. 상기 고속 트랜지스터 영역에 형성되는 고속 트랜지스터의 동작 속도는 상기 저전력 트랜지스터 영역에 형성되는 저전력 트랜지스터의 동작 속도보다 크고, 상기 저전력 트랜지스터의 소모 전력은 상기 고속 트랜지스터의 소모 전력보다 작다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 하이브리드 스탠다드 셀은, 셀 라이브러리에 포함되어 집적 회로의 설계에 사용되는 적어도 하이브리드 스탠다드 셀로서, 반도체 기판, 상기 반도체 기판의 상부에서 제1 방향으로 신장되어 형성되고 상기 제1 방향과 수직한 제2 방향으로 순차적으로 배열되는 복수의 파워 레일들 및 트랜지스터의 채널을 전기적으로 절단하기 위해 상기 제2 방향으로 신장되어 형성되는 액티브 브레이크 영역들을 경계로 하여 상기 복수의 파워 레일들 사이의 행 영역들을 분할하여 배열되는 적어도 하나의 고속 트랜지스터 영역 및 적어도 하나의 저전력 트랜지스터 영역을 포함한다. 상기 적어도 하나의 고속 트랜지스터 영역에 형성되는 고속 트랜지스터의 제1 채널 폭은 상기 적어도 하나의 저전력 트랜지스터 영역에 형성되는 저전력 트랜지스터의 제2 채널 폭보다 크다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 집적 회로의 설계 방법은, 집적 회로를 정의하는 입력 데이터를 수신하는 단계, 복수의 노말 스탠다드 셀들을 포함하는 노말 스탠다드 셀 라이브러리를 제공하는 단계, 상기 노말 스탠다드 셀들 중에서 상응하는 노말 스탠다드 셀과 동일한 기능을 갖고 상기 상응하는 노말 스탠다드 셀보다 감소된 소모 전력을 갖는 적어도 하나의 하이브리드 스탠다드 셀을 포함하는 하이브리드 스탠다드 셀 라이브러리를 제공하는 단계 및 상기 입력 데이터, 상기 노말 스탠다드 셀 라이브러리 및 상기 하이브리드 스탠다드 셀 라이브러리에 기초하여 배치 및 라우팅을 수행하여 상기 집적 회로를 정의하는 출력 데이터를 생성하는 단계를 포함한다.
본 발명의 실시예들에 따른 하이브리드 스탠다드 셀 및 상기 하이브리드 스탠다드 셀을 이용한 집적 회로의 설계 방법은 고속 트랜지스터 및 저전력 트랜지스터를 효율적으로 배치함으로써 상기 하이브리드 스탠다드 셀 및 상기 하이브리드 스탠다드 셀을 포함하는 집적 회로의 소모 전력을 효율적으로 감소할 수 있다.
또한 본 발명의 실시예들에 따른 집적 회로의 설계 방법은 배치 및 라우팅이 완료된 후에 노말 스탠다드 셀을 하이브리드 스탠다드 셀로 대체함으로써 설계 효율을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 하이브리드 스탠다드 셀을 나타내는 도면이다.
도 2a, 2b 및 2c는 본 발명의 실시예들에 따른 하이브리드 스탠다드 셀에 포함되는 고속 트랜지스터 및 저전력 트랜지스터의 실시예들을 나타내는 도면들이다.
도 3은 스탠다드 셀의 일 예를 나타내는 레이아웃 도면이다.
도 4a, 4b, 4c 및 4d는 도 3의 스탠다드 셀과 동일한 레이아웃을 가질 수 있는 스탠다드 셀의 단면도들이다.
도 5a, 5b, 6a 및 6b는 핀펫(FinFET, Fin Field Effect Transistor)의 일 예를 나타내는 도면들이다.
도 7은 본 발명의 실시예들에 따른 1-비트 플립플롭을 나타내는 회로도이다.
도 8a, 8b, 9a 및 9b는 도 7의 1-비트 플립플롭에 해당하는 스탠다드 셀의 레이아웃의 실시예들을 나타내는 도면들이다.
도 10은 본 발명의 실시예들에 따른 멀티-비트 플립플롭을 나타내는 회로도이다.
도 11a 및 11b는 도 10의 2-비트 플립플롭에 해당하는 스탠다드 셀의 레이아웃의 일 실시예를 나타내는 도면들이다.
도 12a 및 12b는 도 3의 스탠다드 셀과 동일한 레이아웃을 가질 수 있는 스탠다드 셀의 단면도들이다.
도 13a 및 13b는 도 7의 1-비트 플립플롭에 해당하는 스탠다드 셀의 레이아웃의 일 실시예를 나타내는 도면들이다.
도 14는 본 발명의 실시예들에 따른 집적 회로의 설계 방법을 나타내는 순서도이다.
도 15a는 본 발명의 실시예들에 따른 집적 회로의 설계 시스템의 블록도이다.
도 15b는 도 15a의 설계 시스템의 동작의 일 실시예를 나타내는 순서도이다.
도 16은 도 3의 스탠다드 셀의 핀 포인트들을 나타내는 도면이다.
도 17a 및 도 17b는 셀의 신호 출력 또는 신호 입력을 위한 핀 포인트를 설명하기 위한 도면들이다.
도 18은 본 발명의 일 실시예에 따른 집적 회로의 레이아웃을 나타내는 도면이다.
도 19는 본 발명의 실시예들에 따른 모바일 장치를 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다. 3차원상에서 서로 수직하는 제1 방향(X), 제2 방향(Y) 및 제3 방향(Z)을 이용하여 본 발명의 실시예들에 따른 하이브리드 스탠다드 셀 및 집적 회로의 구조를 설명한다. 제1 방향(X)은 행 방향에 해당하고, 제2 방향(Y)은 열 방향에 해당하고, 제3 방향(Z)은 수직 방향에 해당할 수 있다.
도 1은 본 발명의 실시예들에 따른 하이브리드 스탠다드 셀을 나타내는 도면이다.
도 1을 참조하면, 하이브리드 스탠다드 셀(HSC)은 반도체 기판, 제1 파워 레일(PR1), 제2 파워 레일(PR2), 고속 트랜지스터 영역(HSTR) 및 저전력 트랜지스터 영역(LPTR)을 포함한다. 하이브리드 스탠다드 셀(HSC)은 도 14 내지 18을 참조하여 후술하는 바와 같이 셀 라이브러리에 포함되어 집적 회로의 설계에 사용될 수 있다.
제1 파워 레일(PR1) 및 제2 파워 레일(PR2)은 상기 반도체 기판의 상부에서 제1 방향(X)으로 신장되어 형성되고 제1 방향(X)과 수직한 제2 방향(Y)으로 인접하여 배열된다. 고속 트랜지스터 영역(HSTR) 및 저전력 트랜지스터 영역(LPTR)은 제1 파워 레일(PR1)과 제2 파워 레일(PR2) 사이의 행 영역(RG)을 분할하여 제1 방향(X)으로 인접하여 배열된다.
도 1에 도시된 바와 같이, 고속 트랜지스터 영역(HSTR) 및 저전력 트랜지스터 영역(LPTR)은 트랜지스터의 채널을 전기적으로 절단하기 위해 제2 방향(Y)으로 신장되어 형성되는 액티브 브레이크 영역들(ABR1, ABR2, ABR3)을 경계로 하여 행 영역(RG)을 분할한 영역들에 상응할 수 있다.
본 발명의 실시예들에 따른 하이브리드 스탠다드 셀은 도 1에 도시된 바와 같이 2개의 파워 레일들로 정의되는 1개의 행 영역만을 포함할 수도 있고, 3개 이상의 파워 레일들로 정의되는 2개 이상의 행 영역들을 포함할 수도 있다. 또한, 도 1에는 도시의 편의상 1개의 행 영역(RG)에서 서로 인접하는 1개의 고속 트랜지스터 영역(HSTR) 및 1개의 저전력 트랜지스터 영역(LPTR)을 도시하였으나, 1개의 행 영역은 2개 이상의 고속 트랜지스터 영역들 및/또는 2개 이상의 저전력 트랜지스터 영역들을 포함할 수도 있다.
고속 트랜지스터 영역(HSTR)에 형성되는 고속 트랜지스터(HST)의 동작 속도는 저전력 트랜지스터 영역(LPTR)에 형성되는 저전력 트랜지스터(LPT)의 동작 속도보다 크고, 저전력 트랜지스터(LPT)의 소모 전력은 고속 트랜지스터(HST)의 소모 전력보다 작을 수 있다. 일 실시예에서, 고속 트랜지스터(HST)의 제1 채널 폭은 저전력 트랜지스터(LPT)의 제2 채널 폭보다 클 수 있다.
이와 같이, 본 발명의 실시예들에 따른 하이브리드 스탠다드 셀 및 상기 하이브리드 스탠다드 셀을 이용한 집적 회로의 설계 방법은 고속 트랜지스터 및 저전력 트랜지스터를 효율적으로 배치함으로써 상기 하이브리드 스탠다드 셀 및 상기 하이브리드 스탠다드 셀을 포함하는 집적 회로의 소모 전력을 효율적으로 감소할 수 있다.
도 2a, 2b 및 2c는 본 발명의 실시예들에 따른 하이브리드 스탠다드 셀에 포함되는 고속 트랜지스터 및 저전력 트랜지스터의 실시예들을 나타내는 도면들이다.
도 2a를 참조하면, 고속 트랜지스터(HST) 및 저전력 트랜지스터(LPT)는 핀펫(FinFET, Fin Field Effect Transistor)으로 구현될 수 있다. 핀펫에 대해서는 도 3 내지 5b를 참조하여 후술한다. 핀펫의 경우에는 반도체 기판(SUB)으로부터 게이트 라인(GT)로 돌출된 반도체 핀이 채널(CHNN)의 기능을 수행한다. 핀펫이 턴온되는 경우 게이트 라인(GT)과 접촉하는 반도체 핀의 3개의 표면들에 채널이 형성되고 제1 방향(X)으로 턴온 전류가 흐르게 된다. 도 2a에는 2개의 반도체 핀들로 구현되는 고속 트랜지스터(HST) 및 1개의 반도체 핀으로 구현되는 저전력 트랜지스터(LPT)의 일 예가 도시되어 있다. 이와 같이, 고속 트랜지스터 영역(HSTR)에 형성되는 반도체 핀의 개수는 저전력 트랜지스터 영역(LPTR)에 형성되는 반도체 핀의 개수보다 클 수 있다. 따라서, 고속 트랜지스터(HST)의 제1 채널 폭은 저전력 트랜지스터(LPT)의 제2 채널 폭보다 클 수 있다. 도 2a의 경우에는 상기 제1 채널 폭은 상기 제2 채널 폭의 2배에 해당한다.
도 2b 및 2c를 참조하면, 고속 트랜지스터(HST) 및 저전력 트랜지스터(LPT)는 엠비시펫(MBCFET, Multi Bridge Channel Field Effect Transistor)으로 구현될 수 있다. 도 2b에는 나노와이어(nanowire) 타입의 엠비시펫이 도시되어 있고, 도 2c에는 나노시트(nanosheet) 타입의 엠비시펫이 도시되어 있다. 엠비시펫에 대해서는 도 12a 및 12b를 참조하여 후술한다. 엠비시펫의 경우에는 게이트 라인(GT)에 수직으로 적층된 복수의 반도체 패턴들이 채널(CHNN)의 기능을 수행한다. 엠비시펫이 턴온되는 경우 게이트 라인(GT)과 접촉하는 각각의 반도체 패턴의 4개의 표면들에 채널이 형성되고 제1 방향(X)으로 턴온 전류가 흐르게 된다. 도 2b에는 6개의 반도체 패턴들로 구현되는 고속 트랜지스터(HST) 및 3개의 반도체 패턴들로 구현되는 저전력 트랜지스터(LPT)의 일 예가 도시되어 있다. 도 2c에는 상대적으로 큰 제2 방향(Y)의 길이(L1)를 갖는 3개의 반도체 패턴들로 구현되는 고속 트랜지스터(HST) 및 상대적으로 작은 제2 방향(Y)의 길이(L2)를 갖는 3개의 반도체 패턴들로 구현되는 저전력 트랜지스터(LPT)의 일 예가 도시되어 있다. 이와 같이, 고속 트랜지스터 영역(HSTR)에 형성되는 채널의 폭 또는 개수는 저전력 트랜지스터 영역(LPTR)에 형성되는 채널의 폭 또는 개수보다 클 수 있다. 따라서, 고속 트랜지스터(HST)의 제1 채널 폭은 저전력 트랜지스터(LPT)의 제2 채널 폭보다 클 수 있다. 도 2b의 경우에는 상기 제1 채널 폭은 상기 제2 채널 폭의 2배에 해당하고, 도 2c의 경우에는 상기 제1 채널 폭은 상기 제2 채널 폭의 (L1/L2)배에 해당한다.
이하, 본 발명의 실시예들에 따른 집적 회로의 레이아웃의 이해를 돕기 위하여 도 3, 4a, 4b, 4c 및 4d를 참조하여 스탠다드 셀의 구조에 대하여 먼저 설명한다.
도 3은 스탠다드 셀의 일 예를 나타내는 레이아웃 도면이고, 도 4a, 4b, 4c 및 4d는 도 3의 스탠다드 셀과 동일한 레이아웃을 가질 수 있는 스탠다드 셀의 단면도들이다.
도 4a, 4b, 4c 및 4d는 핀펫(FinFET, Fin Field Effect Transistor) 소자를 포함하는 스탠다드 셀(SCL)의 일부 구성을 예시한 것이다. 도 4a는 도 3의 A-A' 선의 단면에 대응하는 구성을 예시한 단면도이고, 도 4b는 도 3의 B-B' 선의 단면에 대응하는 구성을 예시한 단면도이고, 도 4c는 도 3의 C-C' 선 단면에 대응하는 구성을 예시한 단면도이고, 도 4d는 도 3의 스탠다드 셀(SCL)에 포함되는 액티브 브레이크 영역(ABR)을 예시한 단면도이다.
도 3, 도 4a, 도 4b 및 도 4c를 참조하면, 스탠다드 셀(SCL)은 수평 방향, 즉 제1 방향(X) 및 제2 방향(Y)으로 연장되는 상면(110A)을 가지는 기판(110)에 형성된다.
일부 실시예들에서, 기판(110)은 Si 또는 Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 다른 실시예들에서, 기판(110)은 SOI (silicon on insulator) 구조를 가질 수 있다. 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
스탠다드 셀(SCL)은 기판(110)으로부터 돌출된 복수의 반도체 핀(fin)들 또는 핀형 (fin-type) 활성 영역(AC)이 형성되어 있는 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)과 이를 분리하는 액티브 컷 영역(ACR)을 포함한다.
복수의 활성 영역(AC)은 제1 방향(X)을 따라 상호 평행하게 연장되어 있다. 기판(110)상에서 복수의 활성 영역(AC) 각각의 사이에는 소자분리막(112)이 형성되어 있다. 복수의 활성 영역(AC)은 소자분리막(112) 위로 핀(fin) 형상으로 돌출되어 있다.
기판(110)상에는 게이트 절연막(118) 및 복수의 게이트 라인들(PC)(11, 12, 13, 14, 15, 16)이 형성되고, 복수의 게이트 라인들(PC)은 복수의 활성 영역(AC)과 교차하는 제2 방향(Y)으로 연장되어 있다. 게이트 절연막(118) 및 복수의 게이트 라인들(PC)은 복수의 활성 영역(AC) 각각의 상면 및 양 측벽과 소자분리막(112)의 상면을 덮으면서 연장된다. 복수의 게이트 라인(PC)을 따라 복수의 MOS 트랜지스터가 형성될 수 있다. 상기 복수의 MOS 트랜지스터는 각각 복수의 활성 영역(AC)의 상면 및 양 측벽에서 채널이 형성되는 3 차원 구조의 MOS 트랜지스터로 이루어질 수 있다.
게이트 절연막(118)은 실리콘 산화막, 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 복수의 게이트 라인들(PC)은 게이트 절연막(118) 위에서 복수의 활성 영역(AC) 각각의 상면 및 양 측면을 덮으면서 복수의 활성 영역(AC)과 교차하여 연장된다. 일부 실시예들에서, 게이트 라인은 금속 질화물층, 금속층, 도전성 캡핑층, 및 갭필 (gap-fill) 금속막이 차례로 적층된 구조를 가질 수 있다.
기판(110) 위의 제1 레이어(LY1)에는 복수의 도전성 콘택들(CA, CB)이 형성되어 있다. 도전성 콘택들(CA, CB)은 복수의 활성 영역(AC) 중 소스/드레인 영역(116)에 연결된 복수의 제1 콘택들(CA)(21, 22, 23, 24, 25, 31, 32, 33, 34, 35)과, 복수의 게이트 라인(11, 12, 13, 14, 15, 16)에 연결된 복수의 제2 콘택들(CB)(41, 42, 43)을 포함한다.
복수의 도전성 콘택들(CA, CB)은 복수의 활성 영역(AC) 및 게이트 라인들(PC)을 덮는 제1 층간절연막(132)에 의해 상호 절연될 수 있다. 복수의 도전성 콘택들(CA, CB)은 제1 층간절연막(132)의 상면과 동일 레벨의 상면을 가질 수 있다. 제1 층간절연막(132) 위에는 제2 층간절연막(134)과, 제2 층간절연막(134)을 관통하는 복수의 하부 비아 콘택들(V0)(51, 52, 53, 54, 55, 56, 57, 58, 59, 60. 61. 62)이 형성되어 있다. 제2 층간절연막(134) 위에는 제1 레이어(LY1)보다 높은 제2 레이어(LY2)에서 수평 방향으로 연장되는 복수의 배선들(M1)(71, 72, 73, 74, 75, 76, 77, 78)이 형성되어 있다.
복수의 배선들(M1)은 제1 레이어(LY1)와 제2 레이어(LY2)의 사이에 형성된 복수의 하부 비아 콘택들(V0) 중 어느 하나의 하부 비아 콘택(V0)을 통해 복수의 도전성 콘택(CA, CB) 중에서 선택되는 어느 하나의 콘택, 즉 제1 콘택(CA) 또는 제2 콘택(CB)에 연결될 수 있다. 복수의 하부 비아 콘택들(V0)은 제2 층간절연막(134)을 관통하여 복수의 도전성 콘택들(CA, CB) 중 어느 하나, 예를 들면 제1 콘택(CA) 또는 제2 콘택(CB)에 연결될 수 있다. 제2 층간절연막(134)에 의해 복수의 하부 비아 콘택(V0)이 상호 절연될 수 있다.
복수의 배선들(71~78)은 스탠다드 셀(SCL) 내의 복수의 지점들을 전기적으로 연결하는 내부 연결 배선을 포함할 수 있다. 예를 들어, 도 3에 도시된 내부 연결 배선(78)은 하부 비아 콘택들(55, 58)과 제1 콘택들(24, 33)을 통하여 제1 소자 영역(RX1)의 활성 영역과 제2 소자 영역(RX2)의 활성 영역을 전기적으로 연결할 수 있다.
제1 소자 영역(RX1)에 있는 활성 영역(AC)에 제1 파워 레일(71)이 연결되고, 제2 소자 영역(RX2)에 있는 활성 영역(AC)에 제2 파워 레일(72)이 연결될 수 있다. 제1 파워 레일(71) 및 제2 파워 레일(72) 중 하나는 전원 전압을 공급하기 위한 배선이고 다른 하나는 접지 전압을 공급하기 위한 배선일 수 있다.
제1 파워 레일(71) 및 제2 파워 레일(72)은 각각 제2 레이어(LY2)상에서 상호 평행하게 제1 방향(X)으로 연장될 수 있다. 일부 실시예들에서, 제1 파워 레일(71) 및 제2 파워 레일(72)은 다른 배선들(73~78)과 동시에 형성될 수 있다. 복수의 배선들(M1)은 각각 제3 층간절연막(136)을 관통하도록 형성될 수 있다. 제3 층간절연막(136)에 의해 복수의 배선들(M1)이 상호 절연될 수 있다.
제1 파워 레일(71) 및 제2 파워 레일(72) 사이의 제2 방향(Y)의 거리에 따라서 스탠다드 셀(SCL)의 셀 높이(CH)가 정의될 수 있다. 또한, 제1 파워 레일(71) 및 제2 파워 레일(72)과 평행한 제1 방향(X)을 따라 스탠다드 셀(SCL)의 셀 폭(CW)이 정의될 수 있다.
복수의 배선들(M1)들은 팁 대 사이드(T2S, tip-to-side) 제약, 도 코너 라운딩(corner rounding) 제약 등에 따른 최소 스페이스 룰(minimum spacing rule)을 만족해야 한다. 이러한 제약으로 인하여 배선들(M1)의 크기 및 배치가 제한될 수 있다.
복수의 하부 비아 콘택(V0), 복수의 배선들(M1)은 각각 배리어막과 배선용 도전층과의 적층 구조를 가질 수 있다. 상기 배리어막은 TiN, TaN, 또는 이들의 조합으로 이루어질 수 있다. 상기 배선용 도전층은 W, Cu, 이들의 합금, 또는 이들의 조합으로 이루어질 수 있다. 복수의 배선들(M1) 및 복수의 하부 비아 콘택들(V0)을 형성하기 위하여 CVD, ALD, 또는 전기도금 공정을 이용할 수 있다.
도 4d에 도시된 바와 같이, 액티브 브레이크 영역(ABR)에서는 도 4a에 도시된 바와 같은 반도체 핀들(AC)이 제거될 수 있다. 액티브 브레이크 영역(ABR)은 채널의 기능을 수행하는 반도체 핀들을 절단하기 위해 제2 방향(Y)으로 신장되어 형성된다. 도 1을 참조하여 전술한 바와 같이, 고속 트랜지스터 영역(HSTR) 및 저전력 트랜지스터 영역(LPTR)은 액티브 브레이크 영역들을 경계로 하여 행 영역을 분할한 영역들에 상응할 수 있다.
도 5a, 5b, 6a 및 6b는 핀펫(FinFET, Fin Field Effect Transistor)의 일 예를 나타내는 도면들이다.
도 5a는 고속 트랜지스터(HST)의 일 예를 나타내는 사시도이고, 도 5b는 도 5a의 AA-AA' 선에 따른 단면도이고, 도 6a는 저전력 트랜지스터(LPT)의 일 예를 나타내는 사시도이고, 도 6b는 도 6a의 AA-AA' 선에 따른 단면도이다.
도 5a 내지 6b를 참조하면, 핀펫은 벌크 형(bulk type) 핀펫일 수 있다. 핀펫은 기판(SUB), 제1 절연층(IL1), 제2 절연층(IL2), 핀들(FN) 및 도전 라인(즉, 게이트 전극)(CL)을 포함할 수 있다.
예를 들어, 기판(SUB)은 기판(SUB)은 P형 반도체 기판일 수 있고, 액티브 영역으로 이용될 수 있다. 핀들(FN)은 기판(SUB)과 연결되게 배치될 수 있다. 일 실시예에서, 핀들(FN)은 기판(SUB)에서 수직 부분으로 돌출된 부분을 n+ 또는 p+로 도핑한 활성 영역일 수 있다.
제1 및 제2 절연층들(IL1, IL2)은 절연 물질을 포함할 수 있고, 제1 절연층(IL1)은 핀들(FN) 상에 배치될 수 있다. 제1 절연층(IL1)은 핀들(FN)과 게이트 전극(CL) 사이에 배치됨으로써, 게이트 절연막으로서 이용될 수 있다. 제2 절연층(IL2)은 핀들(FN) 사이의 스페이스에서 소정 높이를 가지도록 배치될 수 있다. 제2 절연층(IL2)은 핀들(FN) 사이에 배치됨으로써, 소자 분리막으로서 이용될 수 있다.
게이트 전극(CL)은 제1 및 제2 절연층들(IL1, IL2)의 상부에 배치될 수 있다. 이로써, 게이트 전극(CL)은 핀들(FN), 제1 절연층(IL1) 및 제2 절연층(IL2)을 둘러싸는 구조를 가질 수 있다. 다시 말해, 핀들(FN)은 게이트 전극(CL)의 내부에 배치되는 구조를 가질 수 있다.
일 실시예에서, 고속 트랜지스터(HST)는 도 5a 및 5b에 도시된 바와 같이 2개의 반도체 핀들(FN)을 포함할 수 있고, 저전력 트랜지스터(LPT)는 도 6a 및 6b에 도시된 바와 같이 1개의 반도체 핀(FN)을 포함할 수 있다. 이와 같이, 고속 트랜지스터(HST)의 반도체 핀의 개수를 저전력 트랜지스터(LPT)의 반도체 핀의 개수보다 크게 하여 고속 트랜지스터(HST)의 제1 채널 폭은 저전력 트랜지스터(LPT)의 제2 채널 폭보다 크게 될 수 있다. 결과적으로 고속 트랜지스터(HST)의 동작 속도는 저전력 트랜지스터(LPT)의 동작 속도보다 크고, 저전력 트랜지스터(LPT)의 소모 전력은 고속 트랜지스터(HST)의 소모 전력보다 작게 된다.
도 7은 본 발명의 실시예들에 따른 1-비트 플립플롭을 나타내는 회로도이다.
도 7의 집적 회로(600)는 마스터-슬레이브 타입의 1비트 플립플롭 회로의 예를 나타낸다. 도 7을 참조하면, 집적 회로(600)는 제1 플립플롭(FF1)을 포함할 수 있고, 입력 회로(CIN) 및 출력 회로(COUT)를 더 포함할 수 있다.
제1 플립플롭(FF1)은 제1 마스터 래치(ML1) 및 제1 슬레이브 래치(SL1)를 포함할 수 있다. 제1 마스터 래치(ML1)는 클록 신호(CK) 및 반전 클록 신호(CKN)에 동기하여 제1 입력 신호(MA1)를 래치하여 제1 마스터 출력 신호(SA1)를 발생하고, 제1 슬레이브 래치(SL1)는 클록 신호(CK) 및 반전 클록 신호(CKN)에 동기하여 제1 마스터 출력 신호(SA1)를 래치하여 제1 슬레이브 출력 신호(SC1)를 발생한다.
제1 마스터 래치(ML1)는 제1 삼상태 인버터(tri-state inverter)(TS11), 제2 삼상태 인버터(TS12) 및 인버터(INV11)를 포함하고, 제1 슬레이브 래치(SL1)는 제3 삼상태 인버터 (TS13), 제4 삼상태 인버터 (TS14) 및 인버터(INV12)를 포함할 수 있다.
삼상태 인버터들(TS11~ TS14)은 클록 신호(CK) 및 반전 클록 신호(CKN)에 동기하여 동작한다, 제1 삼상태 인버터(TS11)는 제1 입력 신호(MA1)의 노드를 입력으로 하고 제1 마스터 출력 신호(SA1)의 노드를 출력으로 한다. 제2 삼상태 인버터(TS12)는 제1 마스터 출력 신호(SA1)를 반전한 제1 반전 마스터 출력 신호(MB1)의 노드를 입력으로 하고 제1 마스터 출력 신호(SA1)의 노드를 출력으로 한다. 제3 삼상태 인버터(TS13)는 제1 마스터 출력 신호(SA1)의 노드를 입력으로 하고 제1 슬레이브 출력 신호(SC1)의 노드를 출력으로 한다. 제4 삼상태 인버터(TS14)는 제1 슬레이브 출력 신호(SC1)를 반전한 제1 반전 슬레이브 출력 신호(SB1)의 노드를 입력으로 하고 제1 슬레이브 출력 신호(SC1)의 노드를 출력으로 한다.
입력 회로(CIN)는 인버터들(INV1, INV2) 및 삼상태 인버터들(TS1, TS2)들을 포함할 수 있다. 입력 회로(CIN)는 스캔 인에이블 신호(SE) 및 반전 스캔 인에이블 신호(SEN)에 응답하여 제1 스캔 입력 신호(SI1) 및 제1 데이터 신호(D1) 중 하나를 제1 입력 신호(MA1)로서 제공할 수 있다. 또한, 입력 회로(CIN)는 클록 신호(CK) 및 반전 클록 신호(CKN)를 제공할 수 있다. 출력 회로(COUT)는 제1 슬레이브 출력 신호(SC1)를 버퍼링하여 최종 출력 신호(Q1)를 제공하는 인버터(INV3)를 포함할 수 있다.
도 8a, 8b, 9a 및 9b는 도 7의 1-비트 플립플롭에 해당하는 스탠다드 셀의 레이아웃의 실시예들을 나타내는 도면들이다.
도 8a, 8b, 9a 및 9b에서 스캔 인에이블 인버터(SEINV)는 도 7의 인버터(INV1)에 해당하고, 입력 멀티플렉서(IMUX)는 도 7의 삼상태 인버터들(TS1, TS2)들에 해당하고, 마스터 래치(ML1)는 도 7의 제1 마스터 래치(ML1)에 해당하고, 슬레이브 래치(SL1)는 도 7의 제1 슬레이브 래치(SL1)에 해당하고, 출력 드라이버(ODRV1)는 도 7의 인버터(INV3)에 해당하고, 클록 인버터(CKINV)는 도 7의 인버터(INV2)에 해당한다.
도 8a에는 1-핀 구조 및 2-핀 구조를 혼합한 하이브리드 스탠다드 셀(HSC1)이 도시되어 있고, 도 8b에는 도 8a의 하이브리드 스탠다드 셀(HSC1)에 상응하는 2-핀 구조의 노말 스탠다드 셀(NSC1)이 도시되어 있다.
도 8a를 참조하면, 노말 스탠다드 셀(NSC1)은 제1 파워 레일(PR1), 제2 파워 레일(PR2) 및 제1 내지 제4 액티브 브레이크 영역들(ABR1~ABR4)을 경계로 하여 제1 및 제2 파워 레일들(PR1, PR2) 사이의 행 영역(RG)을 분할하여 제1 방향(X)으로 순차적으로 배열되는 제1 저전력 트랜지스터 영역(LPTR1), 제1 고속 트랜지스터 영역(HSTR1) 및 제2 고속 트랜지스터 영역(HSTR2)을 포함한다.
제1 및 제2 고속 트랜지스터 영역(HSTR1, HSTR1)에 형성되는 반도체 핀들(FN1, FN2, FN3, FN4)의 개수는 제1 저전력 트랜지스터 영역(LPTR1)에 형성되는 반도체 핀들(FN1, FN3)의 개수보다 크다. 다시 말해, 제1 및 제2 고속 트랜지스터 영역(HSTR1, HSTR2)에는 2-핀 구조의 고속 트랜지스터들이 형성될 수 있고, 제1 저전력 트랜지스터 영역(LPTR1)에는 1-핀 구조의 저전력 트랜지스터들이 형성될 수 있다.
도 8a에 도시된 바와 같이, 제1 저전력 트랜지스터 영역(LPTR1)은 스캔 인에이블 인버터(SEINV), 입력 멀티플렉서(IMUX) 및 마스터 래치(ML1)를 포함하고, 제1 고속 트랜지스터 영역(HSTR1)은 클록 인버터(CKINV) 및 슬레이브 래치(SL1)를 포함하고, 제2 고속 트랜지스터 영역(HSTR2)은 출력 드라이버(ODRV1)를 포함할 수 있다. 이와 같이, 플립플롭에 포함되는 클록 인버터 및 출력 드라이버는 고속 트랜지스터 영역에 형성되도록 하이브리드 스탠다드 셀(HSC1)의 레이아웃이 설계될 수 있다.
도 8b의 노말 스탠다드 셀(NSC1)은, 도 8a의 제1 저전력 트랜지스터 영역(LPTR1)이 도 8b의 제3 고속 트랜지스터 영역(HSTR3)으로 대체된 것을 제외하고는, 도 8a의 하이브리드 스탠다드 셀(HSC1)과 실질적으로 동일하므로 중복되는 설명을 생략한다.
도 8a 및 8b를 참조하여 설명한 바와 같이, 하이브리드 스탠다드 셀(HSC1)에 상응하는 노말 스탠다드 셀(NSC1)에 형성되는 트랜지스터들의 채널 폭은 하이브리드 스탠다드 셀(HSC1)의 고속 트랜지스터 영역에 형성되는 고속 트랜지스터의 제1 채널 폭과 동일할 수 있다. 이 경우, 노말 스탠다드 셀(NSC1)을 동일한 기능을 갖는 하이브리드 스탠다드 셀(HSC1)로 대체함으로써 소모 전력을 감소할 수 있다.
모바일 산업에서 경쟁력을 갖추기 위해서는 최적화 된 설계를 통하여 제품의 전력 소모를 감소시키고 부피를 최소화 하는 것이 핵심이다. 이에 따라 시스템 온 칩(SOC) 설계에서의 소모 전력과 사용 면적에 큰 영향을 미치는 구성요소인 플립플롭의 최적화가 중요해졌다. 최근 핀펫 공정을 기준으로 볼 때 효과적인 저전력 플립플롭의 구현 방법으로써 1-fin 구조의 설계 방식을 적극 활용하고 있다. 일반적으로 플립플롭은 고속 동작을 위해서 2-fin 구조의 설계 방식이 사용되지만, 2-fin 보다 더 좁은 액티브 영역에서 동작하게 되는 1-fin 구조의 방식이 더 적은 전력을 소모하기 때문에 저전력 목적에 특화된 플립플롭의 경우에는 1-fin 구조를 선택하는 경우가 많다.
클록 인버터 및 출력 드라이버는 동작속도가 중요하고, 출력 신호의 경사(slope)를 충분히 가파르게 만들어야 하기 때문에 1-fin보다 넓은 액티브 영역을 통해 소스와 드레인 사이에 더 큰 채널 폭을 확보할 수 있는 2-fin 구조로 설계하는 것이 적합하다. 트랜지스터의 핀 구조와 같은 채널 구조에 따라 가변하는 액티브 영역은 공정적인 제약조건에 맞는 기준점 없이 연속하여 배치될 수 없다. 본 발명의 실시예들에 따라서, 액티브 영역이 트랜지스터의 핀 구조에 따라 변경될 때 액티브 브레이크 영역을 그 기준점으로 삼을 수 있다.
노말 스탠다드 셀의 필요한 부분에 액티브 브레이크를 추가하고 1-fin과 2-fin의 영역을 구분 지어 혼용할 수 있다. 하지만 이 방법은 액티브 브레이크를 추가하는 만큼 플립플롭의 면적이 증가하는 단점이 있다. 이러한 단점을 보완하기 위해 같은 액티브 영역을 사용하는 블록끼리 인접하도록 레이아웃을 변경하는 방법도 있다. 그러나 액티브 영역에만 치중한 설계로 인해 비효율적인 레이아웃 패턴을 갖게 되는 단점이 있다. 더하여, 위의 두 가지 방식은 공통적인 단점을 갖고 있다. ECO(Engineering Change Order) 단계의 작업은 2-Fin 플립플롭을 우선적으로 배치하고 필요에 따라 해당 플립플롭을 1-fin 타입으로 교체하는 방식이다. 그런데 위 방식으로 설계한 1-fin 플립플롭은 메탈 라우팅이 2-fin 플립플롭과 다르기 때문에 상호간의 호환성이 좋지 못하므로 비효율적이다.
본 발명의 실시예들에 따른 1-핀 구조 및 2-핀 구조를 혼용한 도 8a의 하이브리드 스탠다드 셀(HSC1)은 2-핀 구조의 도 8b의 노말 스탠다드 셀과 비교할 때 핀을 제외한 회로의 모든 구조가 같다. 즉 핀 구조의 변경을 위해 액티브 브레이크를 새로이 추가하지 않고 기존의 액티브 브레이크를 이용하여, 노말 스탠다드 셀(NSC1)에 상응하는 하이브리드 스탠다드 셀(HSC1)을 구현할 수 있다.
도 9a에는 1-핀 구조 및 2-핀 구조를 혼합한 하이브리드 스탠다드 셀(HSC2)이 도시되어 있고, 도 9b에는 도 9a의 하이브리드 스탠다드 셀(HSC2)에 상응하는 2-핀 구조의 노말 스탠다드 셀(NSC2)이 도시되어 있다.
도 9a를 참조하면, 노말 스탠다드 셀(NSC1)은 제1 파워 레일(PR1), 제2 파워 레일(PR2) 및 제1 내지 제4 액티브 브레이크 영역들(ABR1~ABR4)을 경계로 하여 제1 및 제2 파워 레일들(PR1, PR2) 사이의 행 영역(RG)을 분할하여 제1 방향(X)으로 순차적으로 배열되는 제1 고속 트랜지스터 영역(HSTR1), 제1 저전력 트랜지스터 영역(LPTR1) 및 제2 고속 트랜지스터 영역(HSTR2)을 포함한다.
도 9a에 도시된 바와 같이, 제1 고속 트랜지스터 영역(HSTR1)은 스캔 인에이블 인버터(SEINV), 입력 멀티플렉서(IMUX) 및 클록 인버터(CKINV)를 포함하고, 제1 저전력 트랜지스터 영역(LPTR1)은 마스터 래치(ML1) 및 슬레이브 래치(SL1)를 포함하고, 제2 고속 트랜지스터 영역(HSTR2)은 출력 드라이버(ODRV1)를 포함할 수 있다. 이와 같이, 플립플롭에 포함되는 클록 인버터 및 출력 드라이버는 고속 트랜지스터 영역에 형성되도록 하이브리드 스탠다드 셀(HSC2)의 레이아웃이 설계될 수 있다.
도 9b의 노말 스탠다드 셀(NSC2)은, 도 9a의 제1 저전력 트랜지스터 영역(LPTR1)이 도 9b의 제3 고속 트랜지스터 영역(HSTR3)으로 대체된 것을 제외하고는, 도 9a의 하이브리드 스탠다드 셀(HSC2)과 실질적으로 동일하므로 중복되는 설명을 생략한다.
도 10은 본 발명의 실시예들에 따른 멀티-비트 플립플롭을 나타내는 회로도이다.
도 10의 집적 회로(700)는 마스터-슬레이브 타입의 2비트 플립플롭 회로의 예를 나타낸다. 도 10을 참조하면, 집적 회로(700)는 제1 플립플롭(FF1) 및 제2 플립플롭(FF2)을 포함할 수 있고, 입력 회로(CIN) 및 출력 회로(COUT)를 더 포함할 수 있다. 이하 도 10의 제1 플립플롭(FF1)과 관련된 구성은 도 7의 제1 플립플롭(FF1)과 실질적으로 동일하므로 중복되는 설명을 생략한다.
제2 플립플롭(FF2)은 제2 마스터 래치(ML2) 및 제2 슬레이브 래치(SL2)를 포함할 수 있다. 제2 마스터 래치(ML2)는 클록 신호(CK) 및 반전 클록 신호(CKN)에 동기하여 제2 입력 신호(MA2)를 래치하여 제2 마스터 출력 신호(SA2)를 발생하고, 제2 슬레이브 래치(SL2)는 클록 신호(CK) 및 반전 클록 신호(CKN)에 동기하여 제2 마스터 출력 신호(SA2)를 래치하여 제2 슬레이브 출력 신호(SC2)를 발생한다.
제2 마스터 래치(ML2)는 제5 삼상태 인버터 (TS21), 제6 삼상태 인버터 (TS22) 및 인버터(INV21)를 포함하고, 제2 슬레이브 래치(SL2)는 제7 삼상태 인버터(TS23), 제8 삼상태 인버터(TS22) 및 인버터(INV22)를 포함할 수 있다. 삼상태 인버터들(TS21~ TS24)은 클록 신호(CK) 및 반전 클록 신호(CKN)에 동기하여 동작한다, 제5 삼상태 인버터(TS21)는 제2 입력 신호(MA2)의 노드를 입력으로 하고 제2 마스터 출력 신호(SA2)의 노드를 출력으로 한다. 제6 삼상태 인버터(TS22)는 제2 마스터 출력 신호(SA2)를 반전한 제2 반전 마스터 출력 신호(MB2)의 노드를 입력으로 제2 마스터 출력 신호(SA2)의 노드를 출력으로 한다. 제7 삼상태 인버터(TS23)는 제2 마스터 출력 신호(SA2)의 노드를 입력으로 하고 제2 슬레이브 출력 신호(SC2)의 노드를 출력으로 한다. 제8 삼상태 인버터(TS22)는 제2 슬레이브 출력 신호(SC2)를 반전한 제2 반전 슬레이브 출력 신호(SB2)의 노드를 입력으로 하고 제2 슬레이브 출력 신호(SC2)의 노드를 출력으로 한다.
입력 회로(CIN)는 인버터들(INV1, INV2) 및 삼상태 인버터들(TS1, TS2, TS3, TS4)들을 포함할 수 있다. 입력 회로(CIN)는 스캔 인에이블 신호(SE) 및 반전 스캔 인에이블 신호(SEN)에 응답하여 제1 스캔 입력 신호(SI1) 및 제1 데이터 신호(D1) 중 하나를 제1 입력 신호(MA1)로서 제공하고 제2 스캔 입력 신호(SI2) 및 제2 데이터 신호(D2) 중 하나를 제2 입력 신호(MA2)로서 제공할 수 있다. 또한, 입력 회로(CIN)는 클록 신호(CK) 및 반전 클록 신호(CKN)를 제공할 수 있다. 출력 회로(COUT)는 제1 슬레이브 출력 신호(SC1) 및 제2 슬레이브 출력 신호(SC2)를 버퍼링하여 최종 출력 신호들(Q1, Q2)을 제공하는 인버터들(INV3, INV4)를 포함할 수 있다.
도 11a 및 11b는 도 10의 2-비트 플립플롭에 해당하는 스탠다드 셀의 레이아웃의 일 실시예를 나타내는 도면들이다.
도 11a 및 11b에서 스캔 인에이블 인버터(SEINV)는 도 10의 인버터(INV1)에 해당하고, 입력 멀티플렉서(IMUX)는 도 10의 삼상태 인버터들(TS1, TS2, TS3, TS4)들에 해당하고, 제1 마스터 래치(ML1), 제2 마스터 래치(ML2), 제1 슬레이브 래치(SL1) 및 제2 슬레이브 래치(SL2)는 도 10의 래치들(ML1, ML2, SL1, SL2)에 각각 해당하고, 제1 및 제2 출력 드라이버들(ODRV1, ODRV2)은 도 10의 인버터들(INV3, INV4)에 각각 해당하고, 클록 인버터(CKINV)는 도 10의 인버터(INV2)에 해당한다. 이하, 도 8a 내지 9b와 중복되는 설명을 생략한다.
도 11a를 참조하면, 노말 스탠다드 셀(NSC3)은 제1 파워 레일(PR1), 제2 파워 레일(PR2), 제3 파워 레일(PR3) 및 제1 내지 제4 액티브 브레이크 영역들(ABR1~ABR4)을 경계로 하여 분할된다. 제1 및 제2 파워 레일들(PR1, PR2) 사이의 제1 행 영역(RG1)은 제1 방향(X)으로 순차적으로 배열되는 제1 저전력 트랜지스터 영역(LPTR1), 제2 저전력 트랜지스터 영역(LPTR2) 및 제1 고속 트랜지스터 영역(HSTR1)을 포함한다. 제2 및 제3 파워 레일들(PR2, PR3) 사이의 제2 행 영역(RG2)은 제1 방향(X)으로 순차적으로 배열되는 제2 고속 트랜지스터 영역(HSTR2), 제3 저전력 트랜지스터 영역(LPTR3) 및 제3 고속 트랜지스터 영역(HSTR3)을 포함한다.
도 11a에 도시된 바와 같이, 제1 저전력 트랜지스터 영역(LPTR1)은 스캔 인에이블 인버터(SEINV) 및 입력 멀티플렉서(IMUX)의 제1 부분을 포함하고, 제2 저전력 트랜지스터 영역(LPTR2)은 제1 마스터 래치(ML1) 및 제1 슬레이브 래치(SL1)를 포함하고, 제1 고속 트랜지스터 영역(HSTR1)은 제1 출력 드라이버(ODRV1)를 포함한다. 2 고속 트랜지스터 영역(HSTR2)은 입력 멀티플렉서(IMUX)의 제2 부분 및 클록 인버터(CKINV)를 포함하고, 제3 저전력 트랜지스터 영역(LPTR3)은 제2 마스터 래치(ML2) 및 제2 슬레이브 래치(SL2)를 포함하고, 제3 고속 트랜지스터 영역(HSTR3)은 제2 출력 드라이버(ODRV2)를 포함한다.
도 11b의 노말 스탠다드 셀(NSC3)은, 도 11a의 제1 내지 제3 저전력 트랜지스터 영역들(LPTR1~LPTR3)이 도 11b의 제4 내지 제6 고속 트랜지스터 영역들(HSTR4~HSTR6)으로 대체된 것을 제외하고는, 도 11a의 하이브리드 스탠다드 셀(HSC3)과 실질적으로 동일하므로 중복되는 설명을 생략한다.
도 12a 및 12b는 도 3의 스탠다드 셀과 동일한 레이아웃을 가질 수 있는 스탠다드 셀의 단면도들이다.
도 12a 및 12b는 복수의 채널들이 수직 방향, 즉 제3 방향(Z)으로 적층된 엠비시펫(MBCFET) 소자를 포함하는 스탠다드 셀(SCL)의 일부 구성을 예시한 것이다. 도 12a는 도 3의 A-A'선을 따라 절단한 단면도이며, 도 12b는 도 3의 C-C'선을 따라 절단한 단면도이다.
도 3, 12a 및 12b를 참조하면, 스탠다드 셀(SCL)은 기판(110) 상에 형성된 액티브 패턴(105), 성장 방지 패턴(225), 게이트 구조물(330), 반도체 패턴(124), 소스/드레인 층(250)을 포함할 수 있다. 또한, 상기 반도체 장치는 게이트 스페이서(185), 내부 스페이서(220), 소자 분리 패턴(130), 및 절연막(270)을 더 포함할 수 있다.
액티브 패턴(105)은 기판(110) 상에서 제3 방향(Z)으로 돌출될 수 있으며, 제1 방향(X)으로 연장될 수 있다. 도면 상에서는 2개의 액티브 패턴들(105)만이 도시되어 있으나, 본 발명의 개념은 이에 한정되지 않으며, 기판(110) 상에 3개 이상의 복수의 액티브 패턴들(105)이 제2 방향(Y)을 따라 서로 이격되도록 형성될 수도 있다. 액티브 패턴(105)은 기판(110) 상부를 부분적으로 제거하여 형성되는 것으로서, 기판(110)과 일체적으로 형성되어 이와 실질적으로 동일한 물질을 포함할 수 있다.
액티브 패턴(105)의 상기 제2 방향으로의 측벽은 소자 분리 패턴(130)에 의해 감싸질 수 있다. 액티브 패턴(105) 상부에는 상기 제1 방향으로의 단면이 “V”자 형상인 제1 리세스(195)가 형성될 수 있다. 제1 리세스(195) 상에는 성장 방지 패턴(225)이 형성될 수 있다. 성장 방지 패턴(225)은 제1 리세스(195)의 상기 제1 방향으로의 중심부 상에서 가장 큰 두께를 가질 수 있고 양 가장자리들에서 가장 얇은 두께를 가질 수 있다. 예시적인 실시예들에 있어서, 성장 방지 패턴(225)은 제1 리세스(195)에 의해 노출된 액티브 패턴(105) 상면을 모두 커버할 수 있다.
반도체 패턴(124)은 액티브 영역(105)의 상면으로부터 상기 제3 방향을 따라 서로 이격되도록 복수의 층들에 각각 형성될 수 있다. 도면 상에서는 반도체 패턴들(124)이 3개의 층들에 각각 형성된 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지 않는다.
반도체 패턴(124)은 실리콘, 게르마늄 등의 반도체 물질을 포함하는 나노시트(nanosheet)이거나 혹은 나노와이어(nanowire)일 수 있다. 예시적인 실시예들에 있어서, 반도체 패턴(124)은 이를 포함하는 트랜지스터의 채널 역할을 수행할 수 있으며, 이에 따라 채널로 지칭될 수도 있다.
게이트 구조물(330)은 기판(110) 상에 형성되어, 각 반도체 패턴(124)의 제1 방향(X)으로의 중앙부를 둘러쌀 수 있다. 도면 상에서는 게이트 구조물(330)이 2개의 액티브 패턴들(105) 상에 각각 형성된 반도체 패턴들(124)만을 커버하는 것으로 도시되어 있으나, 본 발명의 개념은 이에 한정되지는 않는다. 즉, 게이트 구조물(330)은 소자 분리 패턴(130)이 형성된 기판(110) 상에 제2 방향(Y)으로 연장될 수 있으며, 제2 방향(Y)을 따라 서로 이격되도록 형성된 3개 이상의 액티브 패턴들(105) 상에 각각 형성된 반도체 패턴들(124)을 커버할 수도 있다.
게이트 구조물(330)은 제1 리세스(195)의 상기 제1 방향으로의 각 양 측에 형성된 액티브 패턴(105) 부분 상에 형성될 수 있다. 게이트 구조물(330)은 각 반도체 패턴들(124)의 표면 혹은 액티브 패턴(105)의 상면으로부터 순차적으로 적층된 인터페이스 패턴(290), 게이트 절연 패턴(300), 일함수 조절 패턴(310), 및 게이트 전극(320)을 포함할 수 있다.
인터페이스 패턴(290)은 액티브 패턴(105) 상면 및 각 반도체 패턴들(124)의 표면에 형성될 수 있고, 게이트 절연 패턴(300)은 인터페이스 패턴(290)의 표면, 게이트 스페이서(185) 및 내부 스페이서(220)의 내측벽들 상에 형성될 수 있으며, 일함수 조절 패턴(310)은 게이트 절연 패턴(300) 상에 형성될 수 있고, 게이트 전극(320)은 상기 제3 방향으로 서로 이격된 반도체 패턴들(124) 사이의 공간, 및 최상층 반도체 패턴(124) 상부에서 내부 스페이서(220)의 내부로 정의되는 공간을 채울 수 있다.
게이트 구조물(330)은 게이트 스페이서(185) 및 내부 스페이서(220)에 의해 소스/드레인 층(250)과 전기적으로 절연될 수 있다. 게이트 스페이서(185)는 게이트 구조물(330) 상부의 상기 제1 방향으로의 각 양 측벽을 커버할 수 있다. 내부 스페이서(220)는 게이트 구조물(330) 하부의 상기 제1 방향으로의 각 양 측벽을 커버할 수 있다.
예시적인 실시예들에 있어서, 내부 스페이서(220)는 성장 방지 패턴(225)과 서로 동일한 물질을 포함할 수 있다. 예시적인 실시예들에 있어서, 최하층에 형성된 내부 스페이서(220)는 성장 방지 패턴(225)과 접촉하여 서로 연결될 수 있다.
소스/드레인 층(250)은 성장 방지 패턴(225) 상에 상기 제3 방향으로 연장되어, 복수의 층들에 형성된 반도체 패턴들(124)의 상기 제1 방향으로의 측벽에 공통적으로 접촉하여 이들에 연결될 수 있다. 소스/드레인 층(250)은 제1 및 제2 에피택시얼 층들(230, 240)을 포함할 수 있다. 예시적인 실시예들에 있어서, 각 제1 에피택시얼 층들(230)은 각 예시적인 실시예들에 있어서, 제2 에피택시얼 층(240)은 성장 방지 패턴(225) 상에서 상기 제3 방향으로 성장하여 게이트 스페이서(185)의 하부 측벽에 접촉할 수 있다.
예시적인 실시예들에 있어서, 각 제1 및 제2 에피택시얼 층들(230, 240)은 n형 불순물이 도핑된 단결정 실리콘 탄화물 혹은 n형 불순물이 도핑된 단결정 실리콘을 포함할 수 있다. 이때, 제1 및 제2 에피택시얼 층들(230, 240)은 각각 제1 및 제2 불순물 농도들을 가질 수 있으며, 상기 제2 불순물 농도는 상기 제1 불순물 농도보다 높을 수 있다.
예시적인 실시예들에 있어서, 동일한 층에 형성되어 상기 제1 방향으로 서로 이웃하는 반도체 패턴들(124) 사이에서 상기 제1 방향을 따라, 소스/드레인 층(250) 내에는 제1 에피택시얼 층(230), 제2 에피택시얼 층(240), 및 제1 에피택시얼 층(230)이 순차적으로 형성될 수 있으며, 이에 따라 제1 불순물 농도, 제2 불순물 농도, 및 제1 불순물 농도의 순서로 불순물의 농도가 변화할 수 있다.
예시적인 실시예들에 있어서, 제2 에피택시얼 층(240)의 결정성에 의해서, 소스/드레인 층(250)과 성장 방지 패턴(225) 사이에는 제1 에어 갭(260)이 형성될 수 있으며, 소스/드레인 층(250)과 내부 스페이서(220) 사이에는 제2 에어 갭(265)이 형성될 수 있다.
소스/드레인 층(250)이 불순물을 포함함에 따라서, 게이트 구조물(330), 제1 소스/드레인 층(250), 및 채널 역할을 수행하는 각 반도체 패턴들(124)은 함께 모스 트랜지스터를 형성할 수 있다. 또한, 복수의 반도체 패턴들(124)이 상기 제3 방향을 따라 복수 개로 형성되므로, 상기 반도체 장치는 엠비씨펫(MBCFET)일 수 있다.
절연막(270)은 게이트 스페이서(185)의 측벽을 둘러싸면서 소스/드레인 층(250)을 커버할 수 있다. 절연막(270)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
도 13a 및 13b는 도 7의 1-비트 플립플롭에 해당하는 스탠다드 셀의 레이아웃의 일 실시예를 나타내는 도면들이다.
도 13a에는 멀티 브릿지 채널(MBC) 구조의 하이브리드 스탠다드 셀(HSC4)이 도시되어 있고, 도 13b에는 도 13a의 하이브리드 스탠다드 셀(HSC4)에 상응하는 노말 스탠다드 셀(NSC4)이 도시되어 있다. 도 13a 및 13b의 스탠다드 셀들(HSC4, NSC4)은 도 8a 및 8b의 스탠다드 셀들(HSC1, NSC1)과 비교하여 핀들(FN1, FN2, FN3, FN4)이 나노시트들(NSH1, NSH2)로 대체된 것을 제외하고는 실질적으로 동일하므로 중복되는 설명을 생략한다.
도 13a에 도시된 바와 같이, 제1 및 제2 고속 트랜지스터 영역(HSTR1, HSTR1)에 형성되는 나노시트들(NSH1, NSH2)의 폭은 제1 저전력 트랜지스터 영역(LPTR1)에 형성되는 나노시트들(NSH1, NSH2)의 폭보다 크다. 다시 말해, 제1 및 제2 고속 트랜지스터 영역(HSTR1, HSTR2)에는 상대적으로 빠른 동작 속도를 갖는 고속 트랜지스터들이 형성될 수 있고, 제1 저전력 트랜지스터 영역(LPTR1)에는 상대적으로 낮은 소모 전력을 갖는 저전력 트랜지스터들이 형성될 수 있다.
한편, 도 8a, 8b, 9a, 9b, 11a 및 11b를 참조하여 설명한 핀 구조의 레이아웃은 도 2b의 나노와이어 구조에도 적용될 수 있음을 이해할 수 있을 것이다. 한편, 본 발명의 실시예들은, 전술한 바와 핀 구조, 나노와이어 구조, 나노시트 구조 이외의 임의의 채널 구조에 대해서도 적용될 수 있음을 이해할 수 있을 것이다.
도 14는 본 발명의 실시예들에 따른 집적 회로의 설계 방법을 나타내는 순서도이다.
도 14의 집적 회로의 설계 방법은 집적 회로의 레이아웃을 설계하는 방법 일 수 있고 집적 회로의 설계를 위한 툴(tool)에서 수행될 수 있다. 일 실시예에서, 상기 집적 회로를 설계하기 위한 툴은 프로세서에 의해 수행되는 복수의 명령들을 포함하는 프로그램일 수 있다. 일반적으로 집적 회로는 복수의 셀들로서 정의될 수 있고, 구체적으로, 복수의 셀들의 특성 정보를 포함하는 셀 라이브러리를 이용하여 설계될 수 있다. 이하에서는 셀 또는 스탠다드 셀은 노말 스탠다드 셀 또는 하이브리드 스탠다드 셀이고, 셀 라이브러리는 스탠다드 셀 라이브러리 또는 하이브리드 스탠다드 셀 라이브러리일 수 있다.
도 14를 참조하면, 집적 회로를 정의하는 입력 데이터를 수신한다(S100). 일 실시예에서, 상기 입력 데이터는 집적 회로의 동작(behavior)에 대한 추상적 형태로부터, 예컨대 RTL(register transfer level)에서 정의된 데이터로부터 셀 라이브러리를 이용하여 합성(synthesis)에 의해서 생성된 데이터일 수 있다. 예를 들면, 입력 데이터는 VHDL(VHSIC Hardware Description Language) 및 Verilog와 같은 HDL(Hardware Description Language)로서 정의된 집적 회로가 합성됨으로써 생성된 비트스트림(bitstream) 또는 네트리스트(netlist)일 수 있다.
다른 실시예에서, 상기 입력 데이터는 집적 회로의 레이아웃을 정의하는 데이터일 수 있다. 예를 들면, 입력 데이터는 반도체 물질, 금속, 절연체 등으로서 구현된 구조체를 정의하는 기하학적인 정보를 포함할 수 있다. 입력 데이터가 나타내는 집적 회로의 레이아웃은 셀들의 레이아웃을 포함할 수 있고, 셀들을 서로 연결하는 도선들을 포함할 수 있다.
복수의 노말 스탠다드 셀들을 포함하는 노말 스탠다드 셀 라이브러리를 제공한다(S200). 또한, 적어도 하나의 하이브리드 스탠다드 셀을 포함하는 하이브리드 스탠다드 셀 라이브러리를 제공한다(S300). 상기 하이브리드 스탠다드 셀은 상기 노말 스탠다드 셀들 중에서 상응하는 노말 스탠다드 셀과 동일한 기능을 갖고 상기 상응하는 노말 스탠다드 셀보다 감소된 소모 전력을 갖는다.
스탠다드 셀은 레이아웃의 크기가 미리 정해진 규칙을 만족하고 미리 정해진 기능을 갖는 집적 회로의 단위를 의미한다. 스탠다드 셀은 입력 핀(pin) 및 출력 핀을 포함할 수 있으며, 입력 핀으로 수신되는 신호를 처리함으로써 출력 핀을 통해 신호를 출력할 수 있다. 예를 들어, 스탠다드 셀은 AND, OR, NOR, 인버터 등과 같은 기본 셀(basic cell), OAI(OR/AND/INVERTER) 및 AOI(AND/OR/INVERTER) 등과 같은 복합 셀(complex cell), 그리고 단순한 마스터-슬레이브 플립플롭 및 래치 등과 같은 저장 요소(storage element)에 대응할 수 있다.
스탠다드 셀 라이브러리는 복수의 스탠다드 셀들에 대한 정보를 포함할 수 있다. 예를 들어, 스탠다드 셀 라이브러리는 스탠다드 셀의 명칭, 스탠다드 셀의 기능에 대한 정보, 타이밍 정보, 전력 정보 및 레이아웃 정보 등을 포함할 수 있다. 스탠다드 셀 라이브러리는 스토리지에 저장되어 있을 수 있고, 상기 스토리지에 액세스함으로써 스탠다드 셀 라이브러리가 제공될 수 있다.
상기 입력 데이터, 상기 스탠다드 셀 라이브러리 및 상기 하이브리드 스탠다드 셀 라이브러리에 기초하여 배치 및 라우팅을 수행하여 상기 집적 회로를 정의하는 출력 데이터를 생성한다(S400).
일 실시예에서, 수신된 입력 데이터가 집적 회로를 합성함으로써 생성된 비트스트림 또는 네트리스트와 같은 데이터인 경우, 출력 데이터는 비트스트림 또는 네트리스트일 수 있다. 다른 실시예에서, 수신된 입력 데이터가, 예컨대 GDSII(Graphic Data System II) 형식(format)을 가지는 집적 회로의 레이아웃을 정의하는 데이터인 경우, 출력 데이터의 형식 역시 집적 회로의 레이아웃을 정의하는 데이터일 수 있다.
본 발명의 실시예들에 따라서, 노말 스탠다드 셀과 동일한 기능을 갖고 감소된 소모 전력을 갖는 하이브리드 스탠다드 셀을 이용하여 집적 회로의 설계 효율을 향상시킬 수 있다.
도 15a는 본 발명의 실시예들에 따른 집적 회로의 설계 시스템의 블록도이다.
도 15a를 참조하면, 설계 시스템(1000)은 저장부(1100), 설계 모듈(1400) 및 프로세서(1500)를 포함할 수 있다.
저장부(1100)는 노말 스탠다드 셀 라이브러리(normal standard cell library)(NSCLB)(1110) 및 하이브리드 스탠다드 셀 라이브러리(hybrid standard cell library)(HSCLB)(1120)를 포함할 수 있다. 노말 스탠다드 셀 라이브러리(1110) 및 하이브리드 스탠다드 셀 라이브러리(1120)는 저장부(1100)로부터 설계 모듈(1400)로 제공될 수 있다.
저장부(1100)는 컴퓨터로 읽을 수 있는 저장 매체로서, 데이터 및/또는 컴퓨터에 의해 실행되는 명령어들을 저장하는 임의의 저장 매체를 포함할 수 있다. 컴퓨터로 읽을 수 있는 저장 매체는 컴퓨터에 삽입 가능하거나, 컴퓨터 내에 집적되거나, 네트워크 및/또는 무선 링크와 같은 통신 매개체를 통해서 컴퓨터와 결합될 수 있다.
설계 모듈(1400)은 배치 모듈(placement module)(PLMD)(1200) 및 라우팅 모듈(routing module)(RTMD)(1300)을 포함할 수 있다. 이하에서 사용되는 '모듈'이라는 용어는 소프트웨어, FPGA또는 ASIC과 같은 하드웨어 또는 소프트웨어와 하드웨어의 조합을 나타낼 수 있다.
배치 모듈(1200)은, 프로세서(1500)를 이용하여, 집적 회로를 정의하는 입력 데이터(DI), 노말 스탠다드 셀 라이브러리(1110) 및 하이브리드 스탠다드 셀 라이브러리(1120)에 기초하여 스탠다드 셀들을 배치할 수 있다. 라우팅 모듈(1300)은 배치 모듈(1200)로부터 제공되는 셀 배치에 대하여 신호 라우팅을 수행한다. 라우팅이 성공적으로 완료되지 않은 경우, 배치 모듈(1200)은 기존의 배치를 수정하여 제공하고 라우팅 모듈(1300)은 수정된 배치에 대해서 신호 라우팅을 다시 수행할 수 있다. 라우팅이 성공적으로 완료된 경우, 라우팅 모듈(1300)은 집적 회로를 정의하는 출력 데이터(DO)를 생성할 수 있다.
도 15b는 도 15a의 설계 시스템의 동작의 일 실시예를 나타내는 순서도이다.
도 15a 및 15b를 참조하면, 설계 모듈(1400)은 집적 회로를 정의하는 입력 데이터(DI)를 수신한다(S11). 배치 모듈(1200)은 노말 스탠다드 셀 라이브러리(1110)를 참조하여 입력 데이터(DI)에 상응하는 노말 스탠다드 셀들을 추출하고, 추출된 스탠다드 셀들을 사용하여 배치를 수행한다(S12). 라우팅 모듈(1300)은 배치 모듈(1200)로부터 제공된 배치에 대하여 신호 라우팅을 수행한다(S13). 신호 라우팅이 실패한 경우(S14: NO), 배치 모듈(1200)은 배치를 변경하여 수정된 배치를 제공한다. 라우팅 모듈(1300)은 수정된 배치에 대하여 신호 라우팅을 다시 수행한다(S13).
신호 라우팅이 성공적으로 완료된 경우(S14: YES), 설계 모듈(1400)은 라우팅된 집적 회로가 동작 조건을 만족하는지를 판단한다(S16). 예를 들어, 상기 동작 조건은 타이밍 조건, 파워 조건 등을 포함할 수 있다. 설계 모듈(1400)은 라우팅이 완료된 집적 회로의 동작 속도가 목표치보다 작거나 소모 전력이 목표치를 초과하는 경우 상기 동작 조건을 불만족하는 것으로 판단할 수 있다.
동작 조건을 만족하지 않는 경우(S16: NO), 설계 모듈(1400)은 적어도 하나의 노말 스탠다드 셀을 상응하는 하이브리드 스탠다드 셀로 대체한다(S17). 이러한 대체는 동작 조건을 만족할 때까지 대체되는 셀의 증가시키는 방식으로 수행될 수 있다.
동작 조건을 만족하는 경우(S16:NO), 설계 모듈(1400)은 상기 집적 회로를 정의하는 출력 데이터(DO)를 생성한다(S16).
이와 같이, 배치 및 라우팅이 완료된 상태에서 노말 스탠다드 셀을 스탠다드 셀로 대체함으로써 부가적인 배치 및 라우팅 없이 집적 회로의 설계를 효율적으로 수행할 수 있다.
도 16은 도 3의 스탠다드 셀의 핀 포인트들을 나타내는 도면이고, 도 17a 및 도 17b는 셀의 신호 출력 또는 신호 입력을 위한 핀 포인트를 설명하기 위한 도면들이다.
도 16의 레이아웃에 도시된 구성 요소들 중에서 복수의 배선들, 예를 들어, 제1 내지 제8 배선들(71~78)만이 도 16에 도시되어 있다. 또한, 도 16에는 스탠다드 셀(SCL)의 상부에 형성되는 라우팅 그리드(routing grid)들 또는 라우팅 트랙(routing tract)들, 예를 들어, 제1 내지 제5 트랙들(TR1~TR5)이 함께 도시되어 있다.
스탠다드 셀(SCL)의 배선들(71~78)과 라우팅 트랙들(TR1~TR5)의 교차점들은 스탠다드 셀(SCL)의 신호 출력 또는 신호 입력을 위한 핀 포인트들에 해당할 수 있다. 핀 포인트는 비아 콘택과 같은 수직 콘택을 이용하여 스탠다드 셀(SCL)의 배선들(71~78)과 라우팅 트랙들(TR1~TR5)을 각각 전기적으로 연결 가능한 위치를 나타낼 수 있다. 핀 포인트는 핀 타겟(pin target) 또는 핀 포지션(pin position) 등으로 지칭될 수도 있다.
도 17a 및 도 17b에는 다층배선 구조를 구성하는 하부 배선들(M11, M12) 및 상부 배선들(M2a, M2b, M2c)의 배치가 예시되어 있다.
도 17a 및 도 17b에 예시한 바와 같이, 하부 배선들(M11, M12)은 제2 방향(Y)으로 상호 평행하게 연장될 수 있고, 상부 배선들(M2a, M2b, M2c)은 제1 방향 (X)으로 상호 평행하게 연장될 수 있다. 하부 배선들(M11, M12)은 전술한 스탠다드 셀에 포함되는 배선들일 수 있고, 상부 배선들(M2a, M2b, M2c)은 라우팅 트랙들일 수 있다.
하부 배선들(M11, M12) 및 상부 배선들(M2a, M2b, M2c)의 교차점들은 스탠다드 셀의 신호 출력 또는 신호 입력을 위한 핀 포인트들(P1a, P1b, P1c, P2a, P2b, P2c)에 해당할 수 있다. 도 17b에는 신호 라우팅의 예시적인 결과가 도시되어 있다. 두 개의 핀 포인트들(P1a, P2b)에 비아 콘택들(V1a, V1b)이 형성됨으로써 제1 하부 배선(M11)이 제1 상부 배선(M2a)과 연결되고 제2 하부 배선(M12)이 제2 상부 배선(M2b)과 연결될 수 있다.
노말 스탠다드 셀(NSC) 및 이에 상응하는 하이브리드 스탠다드 셀(HSC)은 하부의 채널 구조만 상이하고 다른 셀과의 라우팅과 관련된 상부 구조는 모두 동일하기 때문에, 도 16의 레이아웃은 노말 스탠다드 셀(NSC) 및 이에 상응하는 하이브리드 스탠다드 셀(HSC)에 공통될 수 있다. 다시 말해, 하이브리드 스탠다드 셀(HSC)의 신호 출력 및 신호 입력을 위한 핀 포인트들은 상응하는 노말 스탠다드 셀(NSC)의 핀 포인트들과 일치할 수 있다.
이와 같이, 본 발명의 실시예들에 따라서, 이미 최적화된 라우팅의 효율성을 유지하면서, 노말 스탠다드 셀을 상응하는 하이브리드 스탠다드 셀로 대체할 수 있다. 본 발명은 전술한 바와 같이, 라우팅이 완료된 집적 회로의 소모 전력의 감소가 필요한 경우, 고속 트랜지스터(예를 들어, 2-핀 구조)만으로 구성된 노말 스탠다드 셀을 고속 트랜지스터 및 저전력 트랜지스터(예를 들어, 1-핀 구조)가 혼용된 하이브리드 스탠다드 셀로 대체할 수 있다. 한편 실시예에 따라서, 라우팅이 완료된 집적 회로의 동작 속도의 촉진이 필요한 경우, 저속 트랜지스터만으로 구성된 노말 스탠다드 셀을 고속 트랜지스터 및 저전력 트랜지스터가 혼용된 하이브리드 스탠다드 셀로 대체할 수 있다.
도 18은 본 발명의 일 실시예에 따른 집적 회로의 레이아웃을 나타내는 도면이다.
도 18을 참조하면, 집적 회로(3000)는 ASIC(application specific integrated circuit)일 수 있다. 집적 회로(300)의 레이아웃은 노말 스탠다드 셀들(NSC1~NSC12)의 전술한 배치 및 라우팅을 수행하여 결정될 수 있다. 파워는 파워 레일들(311~316)을 통하여 노말 스탠다드 셀들(NSC1~NSC12)에 제공될 수 있다. 파워 레일들(311~316)은 제1 전원 전압(VDD)을 공급하는 하이 파워 레일들(311, 313, 315) 및 제1 전원 전압(VDD)보다 낮은 제2 전원 전압(VSS)을 공급하는 로우 파워 레일들(312, 314, 316)을 포함한다. 예를 들어, 제1 전원 전압(VDD)은 양의 전압이고 제2 전원 전압(VSS)은 접지 전압(즉, 0 V) 또는 음의 전압일 수 있다.
하이 파워 레일들(311, 313, 315) 및 로우 파워 레일들(312, 314, 316)은, 서로 평행하게 행 방향(X)으로 길게 신장되고 열 방향(Y)으로 하나씩 교번적으로(alternately) 배열되어 열 방향(Y)으로 배열된 복수의 회로 행들(CR1~CR5)의 경계를 이룰 수 있다. 예를 들어, 파워는 열 방향(Y)으로 길게 신장된 파워 메쉬 루트들(power mesh routes)(321~324)을 통하여 파워 레일들(311~316)로 분배될 수 있다. 도 19에서 일부 파워 메쉬 루트들(322, 324)은 제1 전원 전압(VDD)을 공급하고 다른 파워 메쉬 루트들(321, 323)은 제2 전원 전압(VSS)을 공급할 수 있다. 파워 메쉬 루트들(321~324)과 파워 레일(311~316)은 비아(via)와 같은 수직 콘택들(VC)을 통하여 서로 전기적으로 연결될 수 있다.
일반적으로 회로 행들(CR1~CR5)의 각각은 상하의 경계들에 배치되는 파워 레일 쌍에 결합되어 전원을 공급받을 수 있다. 예를 들어, 제1 회로 행(CR1)에 배치된 싱글-하이트 스탠다드 셀들(NSC1, NSC2, NSC3, NSC4)은 상응하는 파워 레일 쌍(311, 312)에 결합될 수 있다.
예를 들어, 도 18에 도시된 바와 같이, 제6 스탠다드 셀(NSC6)은 제2 및 제3 회로 행들(CR2, CR3)에 걸쳐 배치된 더블-하이트 스탠다드 셀에 해당하고, 제7 스탠다드 셀(NSC7)은 제2, 제3 및 제4 회로 행들(CR2, CR3, CR4)에 걸쳐 배치된 트리플-하이트 스탠다드 셀에 해당할 수 있다. 이와 같이, 싱글-하이트 스탠다드 셀들(SC1~SC5, SC8~SC12))과 멀티-하이트 셀들(SC6, SC7)의 적절한 배치 및 라우팅을 통하여 집적 회로(300)의 면적을 감소하고 성능을 향상시킬 수 있다.
도 18에는 라우팅이 완료된 집적 회로(3000)의 일부 노말 스탠다드 셀들(NSC4, NSC7, NSC6, NSC11)을 상응하는 노말 스탠다드 셀들(HSC4, HSC7, HSC6, HSC11)로 대체한 후의 집적 회로(3001)가 도시되어 있다. 이와 같이, 라우팅이 완료된 후에 적어도 하나의 노말 스탠다드 셀을 상응하는 하이브리드 스탠다드 셀로 대체함으로써, 완료된 라우팅 결과를 그대로 유지하면서 집적 회로의 전력 및/또는 타이밍을 변경함으로써 설계 효율을 향상시킬 수 있다.
도 19는 본 발명의 실시예들에 따른 모바일 장치를 나타내는 블록도이다.
도 19를 참조하면, 모바일 장치(4000)는 어플리케이션 프로세서(4100), 통신 모듈(4200), 디스플레이/터치 모듈(4300), 저장 장치(4400), 및 모바일 램(4500)을 포함한다.
어플리케이션 프로세서(4100)는 모바일 장치(4000)의 전반적인 동작을 제어한다. 어플리케이션 프로세서(4100)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 통신 모듈(4200)은 외부와의 유선 통신 및/또는 무선 통신을 제어하도록 구현될 수 있다. 디스플레이/터치 모듈(4300)은 어플리케이션 프로세서(4100)에서 처리된 데이터를 디스플레이 하거나, 터치 패널로부터 데이터를 입력 받도록 구현될 수 있다. 저장 장치(4400)는 사용자의 데이터를 저장하도록 구현될 수 있다.
저장 장치(4400)는 임베디드 멀티미디어 카드(eMMC, embedded multimedia card), 솔리드 스테이트 드라이브(SSD, solid state drive), 유니버셜 플래시 스토리지(UFS, universal flash storage) 장치일 수 있다.
모바일 램(4500)은 모바일 장치(4000)의 처리 동작 시 필요한 데이터를 임시로 저장하도록 구현될 수 있다. 예를 들어, 모바일 램(4500)은 DDR SDRAM, LPDDR SDRAM, GDDR SDRAM, RDRAM 등과 같은 동적 랜덤 액세스 메모리일 수 있다.
모바일 장치(4000)의 구성 요소들 중 적어도 하나는 본 발명의 실시예들에 따른 적어도 하나 이상의 하이브리드 스탠다드 셀을 포함할 수 있다. 전술한 바와 같이, 상기 하이브리드 스탠다드 셀은 스탠다드 셀 라이브러리에 포함될 수 있고, 툴을 이용한 자동 배치 및 라우팅(automatic placement and routing)을 통하여 모바일 장치(4000)에 포함되는 집적 회로를 효율적으로 설계 할 수 있다.
본 발명의 실시예들은 임의의 전자 장치 및 이를 포함하는 시스템에 유용하게 이용될 수 있다. 특히 본 발명의 실시예들은 메모리 카드, 솔리드 스테이트 드라이브(Solid State Drive; SSD), 임베디드 멀티미디어 카드(eMMC, embedded multimedia card), 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular phone), 스마트폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console), 네비게이션(navigation) 기기, 웨어러블(wearable) 기기, IoT(internet of things;) 기기, IoE(internet of everything:) 기기, e-북(e-book), VR(virtual reality) 기기, AR(augmented reality) 기기 등과 같은 전자 기기의 설계에 더욱 유용하게 적용될 수 있다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (20)

  1. 셀 라이브러리에 포함되어 집적 회로의 설계에 사용되는 하이브리드 스탠다드 셀로서,
    반도체 기판;
    상기 반도체 기판의 상부에서 제1 방향으로 신장되어 형성되고 상기 제1 방향과 수직한 제2 방향으로 인접하여 배열되는 제1 파워 레일 및 제2 파워 레일; 및
    상기 제1 파워 레일과 상기 제2 파워 레일 사이의 행 영역을 분할하여 상기 제1 방향으로 인접하여 배열되는 고속 트랜지스터 영역 및 저전력 트랜지스터 영역을 포함하고,
    상기 고속 트랜지스터 영역에 형성되는 고속 트랜지스터의 동작 속도는 상기 저전력 트랜지스터 영역에 형성되는 저전력 트랜지스터의 동작 속도보다 크고, 상기 저전력 트랜지스터의 소모 전력은 상기 고속 트랜지스터의 소모 전력보다 작은 하이브리드 스탠다드 셀.
  2. 제1 항에 있어서,
    상기 고속 트랜지스터 영역 및 상기 저전력 트랜지스터 영역은 트랜지스터의 채널을 전기적으로 절단하기 위해 상기 제2 방향으로 신장되어 형성되는 액티브 브레이크 영역들을 경계로 하여 상기 행 영역을 분할한 영역들에 상응하는 것을 특징으로 하는 하이브리드 스탠다드 셀.
  3. 제1 항에 있어서,
    상기 고속 트랜지스터의 제1 채널 폭은 상기 저전력 트랜지스터의 제2 채널 폭보다 큰 것을 특징으로 하는 하이브리드 스탠다드 셀.
  4. 제1 항에 있어서,
    상기 고속 트랜지스터 및 상기 저전력 트랜지스터는 핀펫(FinFET, Fin Field Effect Transistor)으로 구현되고,
    상기 고속 트랜지스터 영역에 형성되는 반도체 핀의 개수는 상기 저전력 트랜지스터 영역에 형성되는 반도체 핀의 개수보다 큰 것을 특징으로 하는 하이브리드 스탠다드 셀.
  5. 제1 항에 있어서,
    상기 고속 트랜지스터 및 상기 저전력 트랜지스터는 엠비시펫(MBCFET, Multi Bridge Channel Field Effect Transistor)으로 구현되고,
    상기 고속 트랜지스터 영역에 형성되는 채널의 폭 또는 개수는 상기 저전력 트랜지스터 영역에 형성되는 채널의 폭 또는 개수보다 큰 것을 특징으로 하는 하이브리드 스탠다드 셀.
  6. 제1 항에 있어서,
    상기 하이브리드 스탠다드 셀은 플립플롭 회로에 해당하고,
    상기 플립플롭에 포함되는 클록 인버터 및 출력 드라이버는 상기 고속 트랜지스터 영역에 형성되는 것을 특징으로 하는 하이브리드 스탠다드 셀.
  7. 셀 라이브러리에 포함되어 집적 회로의 설계에 사용되는 적어도 하이브리드 스탠다드 셀로서,
    반도체 기판;
    상기 반도체 기판의 상부에서 제1 방향으로 신장되어 형성되고 상기 제1 방향과 수직한 제2 방향으로 순차적으로 배열되는 복수의 파워 레일들; 및
    트랜지스터의 채널을 전기적으로 절단하기 위해 상기 제2 방향으로 신장되어 형성되는 액티브 브레이크 영역들을 경계로 하여 상기 복수의 파워 레일들 사이의 행 영역들을 분할하여 배열되는 적어도 하나의 고속 트랜지스터 영역 및 적어도 하나의 저전력 트랜지스터 영역을 포함하고,
    상기 적어도 하나의 고속 트랜지스터 영역에 형성되는 고속 트랜지스터의 제1 채널 폭은 상기 적어도 하나의 저전력 트랜지스터 영역에 형성되는 저전력 트랜지스터의 제2 채널 폭보다 큰 하이브리드 스탠다드 셀.
  8. 제7 항에 있어서,
    상기 고속 트랜지스터의 동작 속도는 상기 저전력 트랜지스터의 동작 속도보다 크고, 상기 저전력 트랜지스터의 소모 전력은 상기 고속 트랜지스터의 소모 전력보다 작은 것을 특징으로 하는 하이브리드 스탠다드 셀.
  9. 제7 항에 있어서,
    상기 복수의 파워 레일들은 상기 제2 방향으로 인접하여 배열되는 제1 파워 레일 및 제2 파워 레일을 포함하고,
    상기 제1 파워 레일 및 상기 제2 파워 레일 사이의 행 영역에 형성되는 1-비트 플립플롭을 포함하는 것을 특징으로 하는 하이브리드 스탠다드 셀.
  10. 제9 항에 있어서,
    상기 행 영역은 상기 제1 방향으로 순차적으로 배열되는 제1 액티브 브레이크 영역, 제2 액티브 브레이크 영역, 제3 액티브 브레이크 영역 및 제4 액티브 브레이크 영역을 경계로 하여 분할되고,
    상기 행 영역은 상기 제1 방향으로 순차적으로 배열되는 제1 저전력 트랜지스터 영역, 제1 고속 트랜지스터 영역 및 제2 고속 트랜지스터 영역을 포함하는 것을 특징으로 하는 하이브리드 스탠다드 셀.
  11. 제10 항에 있어서,
    상기 제1 저전력 트랜지스터 영역은 스캔 인에이블 인버터, 입력 멀티플렉서 및 마스터 래치를 포함하고,
    상기 제1 고속 트랜지스터 영역은 클록 인버터 및 슬레이브 래치를 포함하고,
    상기 제2 고속 트랜지스터 영역은 출력 드라이버를 포함하는 것을 특징으로 하는 하이브리드 스탠다드 셀.
  12. 제9 항에 있어서,
    상기 행 영역은 상기 제1 방향으로 순차적으로 배열되는 제1 액티브 브레이크 영역, 제2 액티브 브레이크 영역, 제3 액티브 브레이크 영역 및 제4 액티브 브레이크 영역을 경계로 하여 분할되고,
    상기 행 영역은 상기 제1 방향으로 순차적으로 배열되는 제1 고속 트랜지스터 영역, 제1 저전력 트랜지스터 영역 및 제2 고속 트랜지스터 영역을 포함하는 것을 특징으로 하는 하이브리드 스탠다드 셀.
  13. 제12 항에 있어서,
    상기 제1 고속 트랜지스터 영역은 스캔 인에이블 인버터, 입력 멀티플렉서 및 클록 인버터를 포함하고,
    상기 제1 저전력 트랜지스터 영역은 마스터 래치 및 슬레이브 래치를 포함하고,
    상기 제2 고속 트랜지스터 영역은 출력 드라이버를 포함하는 것을 특징으로 하는 하이브리드 스탠다드 셀.
  14. 제7 항에 있어서,
    상기 복수의 파워 레일들은 상기 제2 방향으로 인접하여 순차적으로 배열되는 제1 파워 레일, 제2 파워 레일 및 제3 파워 레일을 포함하고,
    상기 제1 파워 레일 및 상기 제2 파워 레일 사이의 제1 행 영역 및 상기 제2 파워 레일 및 상기 제3 파워 레일 사이의 제2 행 영역에 형성되는 2-비트 플립플롭을 포함하는 것을 특징으로 하는 하이브리드 스탠다드 셀.
  15. 제14 항에 있어서,
    상기 제1 행 영역 및 상기 제2 행 영역은 상기 제1 방향으로 순차적으로 배열되는 제1 액티브 브레이크 영역, 제2 액티브 브레이크 영역, 제3 액티브 브레이크 영역 및 제4 액티브 브레이크 영역을 경계로 하여 분할되고,
    상기 제1 행 영역은 상기 제1 방향으로 순차적으로 배열되는 제1 저전력 트랜지스터 영역, 제2 저전력 트랜지스터 영역 및 제1 고속 트랜지스터 영역을 포함하고,
    상기 제2 행 영역은 상기 제1 방향으로 순차적으로 배열되는 제2 고속 트랜지스터 영역, 제3 저전력 트랜지스터 영역 및 제3 고속 트랜지스터 영역을 포함하는 것을 특징으로 하는 하이브리드 스탠다드 셀.
  16. 제15 항에 있어서,
    상기 제1 저전력 트랜지스터 영역은 스캔 인에이블 인버터 및 입력 멀티플렉서의 제1 부분을 포함하고,
    상기 제2 저전력 트랜지스터 영역은 제1 마스터 래치 및 제1 슬레이브 래치를 포함하고,
    상기 제1 고속 트랜지스터 영역은 제1 출력 드라이버를 포함하고,
    상기 2 고속 트랜지스터 영역은 상기 입력 멀티플렉서의 제2 부분 및 클록 인버터를 포함하고,
    상기 제3 저전력 트랜지스터 영역은 제2 마스터 래치 및 제2 슬레이브 래치를 포함하고,
    상기 제3 고속 트랜지스터 영역은 제2 출력 드라이버를 포함하는 것을 특징으로 하는 하이브리드 스탠다드 셀.
  17. 집적 회로를 정의하는 입력 데이터를 수신하는 단계;
    복수의 노말 스탠다드 셀들을 포함하는 노말 스탠다드 셀 라이브러리를 제공하는 단계;
    상기 노말 스탠다드 셀들 중에서 상응하는 노말 스탠다드 셀과 동일한 기능을 갖고 상기 상응하는 노말 스탠다드 셀보다 감소된 소모 전력을 갖는 적어도 하나의 하이브리드 스탠다드 셀을 포함하는 하이브리드 스탠다드 셀 라이브러리를 제공하는 단계; 및
    상기 입력 데이터, 상기 노말 스탠다드 셀 라이브러리 및 상기 하이브리드 스탠다드 셀 라이브러리에 기초하여 배치 및 라우팅을 수행하여 상기 집적 회로를 정의하는 출력 데이터를 생성하는 단계를 포함하는 집적 회로의 설계 방법.
  18. 제17 항에 있어서,
    상기 하이브리드 스탠다드 셀은,
    반도체 기판;
    상기 반도체 기판의 상부에서 제1 방향으로 신장되어 형성되고 상기 제1 방향과 수직한 제2 방향으로 순차적으로 배열되는 복수의 파워 레일들; 및
    트랜지스터의 채널을 전기적으로 절단하기 위해 상기 제2 방향으로 신장되어 형성되는 액티브 브레이크 영역들을 경계로 하여 상기 복수의 파워 레일들 사이의 행 영역들을 분할하여 배열되는 적어도 하나의 고속 트랜지스터 영역 및 적어도 하나의 저전력 트랜지스터 영역을 포함하고,
    상기 적어도 하나의 고속 트랜지스터 영역에 형성되는 고속 트랜지스터의 제1 채널 폭은 상기 적어도 하나의 저전력 트랜지스터 영역에 형성되는 저전력 트랜지스터의 제2 채널 폭보다 큰 것을 특징으로 하는 집적 회로의 설계 방법.
  19. 제18 항에 있어서,
    상기 상응하는 노말 스탠다드 셀에 형성되는 트랜지스터들의 채널 폭은 상기 적어도 하나의 고속 트랜지스터 영역에 형성되는 고속 트랜지스터의 제1 채널 폭과 동일한 것을 특징으로 하는 집적 회로의 설계 방법.
  20. 제17 항에 있어서,
    상기 하이브리드 스탠다드 셀의 신호 출력 및 신호 입력을 위한 핀 포인트들은 상기 상응하는 노말 스탠다드 셀의 핀 포인트들과 일치하는 것을 특징으로 하는 집적 회로의 설계 방법.
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