KR20210042906A - 촬상 소자 - Google Patents

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KR20210042906A
KR20210042906A KR1020217003481A KR20217003481A KR20210042906A KR 20210042906 A KR20210042906 A KR 20210042906A KR 1020217003481 A KR1020217003481 A KR 1020217003481A KR 20217003481 A KR20217003481 A KR 20217003481A KR 20210042906 A KR20210042906 A KR 20210042906A
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capacitor
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capacity
column region
capacitors
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KR1020217003481A
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Inventor
타카시 모우에
히로아키 야츠다
Original Assignee
소니 세미컨덕터 솔루션즈 가부시키가이샤
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Publication date
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Abstract

본 기술은, AD 변환부에 있어서의 크로스토크의 저감을 도모할 수 있는 촬상 소자를 제공하는 것을 목적으로 한다. 촬상 소자는, 짝수 컬럼 영역의 커패시터 및 해당 커패시터에 다른 면적으로 대향하여 배치된, 홀수 컬럼 영역의 커패시터를 구비하고 있다.

Description

촬상 소자
본 기술은, 촬상 소자에 관한 것이다.
종래, 행렬 형상으로 배치된 복수의 화소를 갖는 화소부를 구비하는 고체 촬상 장치가 알려져 있다(예를 들어, 특허문헌 1 참조). 고체 촬상 장치는, 복수의 화소에 설치된 광전 변환 소자로 광전 변환된 전기 신호에 기초한 아날로그의 화소 신호를 AD(아날로그-디지털) 변환하는 AD 변환부를 갖고 있다. AD 변환부에서 AD 변환된 디지털의 화소 신호에 기초하여 표시 장치 등에 화상이 표시된다.
특허문헌 1: 일본특허공개 2014-023065호 공보
AD 변환부는, 화소부에 설치된 복수의 화소 열마다 설치되어 있다. 이 때문에, 복수의 AD 변환부는, 한 행에 병렬로 배치된다. 또한, 이웃하는 AD 변환부끼리는, 근접하여 배치된다. AD 변환부에 설치된 비교기는, 입력 용량을 갖고 있다. 아날로그의 화소 신호에 대응하는 전압은, AD 변환될 때 이 입력 용량에 보유되기 때문에, AD 변환시에 이 입력 용량에 인가되는 전압이 변동한다. 이 전압 변동이 인접하는 AD 변환부에 설치된 비교기의 입력 용량에 간섭하여 크로스토크(crosstalk)가 발생하는 경우가 있다. AD 변환부에 크로스토크가 발생하면, 인접하는 AD 변환부로부터 영향을 받은 측의 AD 변환부(빅팀(victim)측의 AD 변환부)는, 화소로부터 입력된 아날로그의 화소 신호에 인접하는 AD 변환부의 전압 변동이 중첩된 아날로그 신호를 AD 변환하게 된다. 그 결과, 표시 장치 등에는 노이즈가 발생한 화상이 표시되게 되는 문제가 생긴다.
본 기술의 목적은, AD 변환부에 있어서의 크로스토크의 저감을 도모할 수 있는 촬상 소자를 제공하는 것에 있다.
본 기술의 일 양태에 따른 촬상 소자는, 광전 변환 소자를 갖는 제1 화소에 접속된 제1 신호선에 접속되고 제1 영역에 배치된 제1 용량과, 상기 제1 영역에 배치되고 참조 신호를 생성하는 참조 신호 생성부에 접속된 제2 용량과, 상기 제1 영역에 배치되고 상기 제1 용량 및 상기 제2 용량에 접속 가능하도록 설치된 제3 용량과, 상기 제1 영역에 배치되고 기준 전위의 공급부에 접속된 제4 용량과, 상기 제1 영역에 배치되고, 상기 제1 용량, 상기 제2 용량 및 상기 제3 용량이 접속된 일방의 입력부와, 상기 제4 용량이 접속된 타방의 입력부를 갖는 제1 차동 앰프와, 광전 변환 소자를 갖는 제2 화소에 접속된 제2 신호선에 접속되고, 상기 제1 용량과 상기 제4 용량에 다른 면적으로 대향하여 상기 제1 영역으로 서로 이웃하는 제2 영역에 배치된 제5 용량과, 상기 제2 영역에 배치되고 상기 참조 신호 생성부에 접속된 제6 용량과, 상기 제2 영역에 배치되고 상기 제5 용량 및 상기 제6 용량에 접속 가능하도록 설치된 제7 용량과, 상기 제2 영역에 배치되고 상기 기준 전위가 공급되는 제8 용량과, 상기 제2 영역에 배치되고, 상기 제5 용량, 상기 제6 용량 및 상기 제7 용량이 접속된 일방의 입력부와, 상기 제8 용량이 접속된 타방의 입력부를 갖는 제2 차동 앰프를 구비한다.
상기 제1 용량, 상기 제3 용량, 상기 제4 용량, 상기 제5 용량, 상기 제7 용량 및 상기 제8 용량은 각각, 분할된 복수의 분할 용량을 갖고, 상기 제5 용량의 상기 분할 용량인 제5 분할 용량은, 상기 제1 용량의 상기 분할 용량인 제1 분할 용량에 대향하는 개수와, 상기 제4 용량의 상기 분할 용량인 제4 분할 용량에 대향하는 개수가 다르게 배치되어 있어도 된다.
상기 제3 용량의 상기 분할 용량인 제3 분할 용량은, 상기 제1 영역의 소정의 범위 내에 집약되어 있고, 상기 제7 용량의 상기 분할 용량인 제7 분할 용량은, 상기 제2 영역의 소정의 범위 내에 집약되어 있고, 복수의 상기 제3 분할 용량 및 복수의 상기 제7 분할 용량은, 일대일의 관계로 대향하여 배치되어 있어도 된다.
상기 제1 용량과 상기 제3 용량의 접속 및 절단을 전환하는 제1 스위치 소자와, 상기 제2 용량과 상기 제3 용량의 접속 및 절단을 전환하는 제2 스위치 소자와, 이웃하는 2개의 상기 제3 분할 용량의 접속 및 절단을 전환하는 제3 스위치 소자와, 상기 제5 용량과 상기 제7 용량의 및 절단을 전환하는 제5 스위치 소자와, 상기 제6 용량과 상기 제7 용량의 접속 및 절단을 전환하는 제6 스위치 소자와, 이웃하는 2개의 상기 제7 분할 용량의 접속 및 절단을 전환하는 제7 스위치 소자를 구비하고 있어도 된다.
상기 제1 분할 용량, 상기 제2 용량, 및 상기 제3 분할 용량의 합계 수는, 상기 제4 용량의 분할 용량인 제4 분할 용량의 총수와 같으며, 상기 제5 분할 용량, 상기 제6 용량, 및 상기 제7 분할 용량의 합계 수는, 상기 제8 용량의 분할 용량인 제8 분할 용량의 총수와 같으며, 상기 제1 분할 용량, 상기 제2 용량, 상기 제3 분할 용량 및 상기 제4 분할 용량의 합계 수는, 상기 제5 분할 용량, 상기 제6 용량, 상기 제7 분할 용량 및 상기 제8 분할 용량의 합계 수와 같아도 된다.
복수의 상기 제1 분할 용량의 각각, 상기 제2 용량, 복수의 상기 제3 분할 용량의 각각, 복수의 상기 제4 분할 용량의 각각, 복수의 상기 제5 분할 용량의 각각, 상기 제6 용량, 복수의 상기 제7 분할 용량의 각각, 및 복수의 상기 제8 분할 용량의 각각은, 서로 같은 용량값을 갖고 있어도 된다.
복수의 상기 제1 분할 용량의 각각은, 상기 제1 신호선에 접속된 일방의 전극과, 상기 제1 차동 앰프의 상기 일방의 입력부에 접속된 타방의 전극을 갖고, 상기 제2 용량은, 상기 참조 신호 생성부에 접속된 일방의 전극과, 상기 제1 차동 앰프의 상기 일방의 입력부에 접속된 타방의 전극을 갖고, 복수의 상기 제3 분할 용량의 각각은, 상기 제3 스위치 소자에 접속된 일방의 전극과, 상기 제1 차동 앰프의 상기 일방의 입력부에 접속된 타방의 전극을 갖고, 복수의 상기 제4 분할 용량의 각각은, 상기 기준 전위의 공급부에 접속된 일방의 전극과, 상기 제1 차동 앰프의 상기 타방의 입력부에 접속된 타방의 전극을 갖고, 복수의 상기 제5 분할 용량의 각각은, 상기 제2 신호선에 접속된 일방의 전극과, 상기 제2 차동 앰프의 상기 일방의 입력부에 접속된 타방의 전극을 갖고, 상기 제6 용량은, 상기 참조 신호 생성부에 접속된 일방의 전극과, 상기 제2 차동 앰프의 상기 일방의 입력부에 접속된 타방의 전극을 갖고, 복수의 상기 제7 분할 용량의 각각은, 상기 제7 스위치 소자에 접속된 일방의 전극과, 상기 제2 차동 앰프의 상기 일방의 입력부에 접속된 타방의 전극을 갖고, 복수의 상기 제8 분할 용량의 각각은, 상기 기준 전위의 공급부에 접속된 일방의 전극과, 상기 제2 차동 앰프의 상기 타방의 입력부에 접속된 타방의 전극을 갖고 있어도 된다.
도 1은 본 기술에 따른 촬상 소자를 적용한 디지털 카메라의 개략 구성을 나타내는 블록도이다.
도 2는 본 기술의 일 실시형태에 따른 촬상 소자의 개략 구성을 나타내는 블록도이다.
도 3은 본 기술의 일 실시형태에 따른 촬상 소자에 설치된 단위 화소의 구성예를 나타내는 회로도이다.
도 4는 본 기술의 일 실시형태에 따른 촬상 소자에 설치된 비교기의 구성예를 나타내는 회로도이다.
도 5는 본 기술의 일 실시형태에 따른 촬상 소자에 설치된 비교기를 설명하는 도면으로서, 입력 용량의 비율에 의해 차동 앰프에 입력되는 참조 신호의 변화를 설명하기 위한 도면이다.
도 6은 본 기술의 일 실시형태에 따른 촬상 소자에 설치된 비교기의 차동쌍을 구성하는 2개의 NMOS 트랜지스터의 개략 구성을 나타내는 도면이다.
도 7은 본 기술의 일 실시형태에 따른 촬상 소자를 설명하는 도면으로서, 홀수 컬럼 영역 및 짝수 컬럼 영역에 각각 형성된 비교기의 각 커패시터 및 차동쌍을 구성하는 NMOS 트랜지스터의 배치 관계의 일례를 나타내는 도면이다.
도 8은 본 기술의 일 실시형태에 따른 촬상 소자에 설치된 비교기의 동작을 설명하기 위한 타이밍 차트이다.
도 9는 본 기술의 일 실시형태에 따른 촬상 소자에 설치된 비교기의 효과를 설명하기 위한 도면이다.
도 10은 본 기술의 일 실시형태에 따른 촬상 소자의 작용 및 효과를 설명하는 도면(제1 간섭 예)이다.
도 11은 본 기술의 일 실시형태에 따른 촬상 소자의 작용 및 효과를 설명하는 도면(제2 간섭 예)이다.
도 12는 본 기술의 일 실시형태에 따른 촬상 소자의 작용 및 효과를 설명하는 도면(제3 간섭 예)이다.
도 13은 본 기술의 일 실시형태의 변형예 1에 따른 촬상 소자에 설치된 비교기의 구성예를 나타내는 회로도이다.
도 14는 본 기술의 일 실시형태의 변형예 2에 따른 촬상 소자에 설치된 비교기의 구성예를 나타내는 회로도이다.
도 15는 본 기술의 일 실시형태의 변형예 2에 따른 촬상 소자를 설명하는 도면으로서, 홀수 컬럼 영역 및 짝수 컬럼 영역에 각각 형성된 비교기의 각 커패시터 및 차동쌍을 구성하는 NMOS 트랜지스터의 배치 관계의 일례를 나타내는 도면이다.
도 16은 본 기술의 일 실시형태에 따른 촬상 소자를 1개의 베어 칩(bare　chip)으로 구성하는 경우의 구성예를 나타내는 개요 도면이다.
도 17은 본 기술의 일 실시형태에 따른 촬상 소자를 2개의 베어 칩으로 구성하는 경우의 구성예를 나타내는 개요 도면이다.
본 기술의 일 실시형태에 따른 촬상 소자에 대해 도 1 내지 도 12를 이용하여 설명한다.
<디지털 카메라의 구성예>
먼저, 본 실시형태에 따른 촬상 소자가 적용되는 디지털 카메라에 대해 도 1을 이용하여 설명한다. 본 기술에 따른 촬상 소자를 적용한 디지털 카메라는, 정지 영상 및 동영상 중 어느 것도 촬상할 수 있다.
도 1에 나타낸 바와 같이, 디지털 카메라(100)는, 광학계(2), 촬상 소자(1), 메모리(3), 신호 처리부(4), 출력부(5) 및 제어부(6)를 구비하고 있다.
광학계(2)는, 예를 들어, 도시되지 않은 줌 렌즈, 포커스 렌즈 및 조리개 등을 갖고 있다. 광학계(2)는, 외부로부터의 광을 촬상 소자(1)에 입사시키도록 되어 있다.
촬상 소자(1)는, 예를 들어 CMOS 이미지 센서이다. 촬상 소자(1)는, 광학계(2)로부터 입사된 입사광을 수광하고, 수광한 입사광을 광전 변환하도록 되어 있다. 이에 의해, 촬상 소자(1)는, 광학계(2)로부터 입사한 입사광에 대응하는 화상 데이터를 출력하도록 되어 있다.
메모리(3)는, 촬상 소자(1)가 출력하는 화상 데이터를 일시적으로 기억하도록 되어 있다.
신호 처리부(4)는, 메모리(3)에 기억된 화상 데이터를 이용한 신호 처리를 행하고, 신호 처리 후의 화상 데이터를 출력부(5)에 공급하도록 되어 있다. 신호 처리부(4)는, 예를 들어 화상 데이터에 혼입하는 노이즈의 제거나 화이트 밸런스의 조정 등의 처리를 행한다.
출력부(5)는, 신호 처리부(4)로부터 공급된 화상 데이터를 출력한다. 출력부(5)는, 예를 들어, 액정 등으로 구성되는 표시 장치(도시하지 않음)를 갖고 있다. 출력부(5)는, 신호 처리부(4)로부터 공급되는 화상 데이터에 대응하는 화상을, 이른바 스루 화상(through image)으로서 표시하도록 되어 있다.
또한, 출력부(5)는, 예를 들어 반도체 메모리, 자기 디스크 또는 광 디스크 등의 기록 매체를 구동하는 드라이버(도시하지 않음)를 갖고 있다. 출력부(5)는, 신호 처리부(4)로부터 공급되는 화상 데이터를 기록 매체에 기록하도록 되어 있다.
제어부(6)는, 디지털 카메라(100)의 사용자 등의 조작에 따라, 디지털 카메라(100)를 구성하는 각 블록을 제어하도록 되어 있다.
<촬상 소자의 구성예>
다음으로, 본 실시형태에 따른 촬상 소자의 개략 구성에 대해 도 2 내지 도 6을 이용하여 설명한다.
도 2에 나타낸 바와 같이, 본 실시형태에 따른 촬상 소자(1)는, 화소부(101), 타이밍 제어 회로(102), 수직 주사 회로(103), DAC(디지털-아날로그 변환 장치)(104), ADC(아날로그-디지털 변환 장치)군(12), 수평 전송 주사 회로(106), 앰프 회로(107), 및 신호 처리 회로(108)를 구비하고 있다.
도 2에 나타낸 바와 같이, 화소부(101)에는, 입사광을 그 광량에 따른 전하량으로 광전 변환하는 광전 변환 소자를 포함하는 단위 화소(이하, 단순히 화소라고도 칭함)가 행렬 형상으로 배치되어 있다. 본 실시형태에서는, 화소부(101)에는, m행 n열(m 및 n은 자연수)의 단위 화소(P11∼Pmn)(이하, 단위 화소(P11∼Pmn)의 전부 또는 일부를 개별적으로 구별할 필요가 없는 경우, 단순히 「단위 화소 P」라고 칭함)가 설치되어 있다. 도 2에서는, m행 n열의 화소 배열 중 일부(14개)의 단위 화소(P)가 도시되어 있다. 단위 화소(P11∼Pmn)는, 서로 같은 회로 구성을 갖고 있다. 단위 화소(P11∼Pmn)의 구체적인 회로 구성에 대해서는, 도 3을 참조하여 후술한다.
또한, 화소부(101)에는, 행렬 형상의 화소 배열에 대해서, m개의 화소 구동선(109-1∼109-m)이 도면의 좌우 방향(화소행의 화소 배열 방향/수평 방향)을 따라 배선되어 있다. 또한, 화소부(101)에는, n개의 수직 신호선(110-1∼110-n)이 도면의 상하 방향(화소열의 화소 배열 방향/수직 방향)을 따라 배선되어 있다. 화소 구동선(109-1∼109-m)의 일단은, 수직 주사 회로(103)의 각 행에 대응한 출력 단에 접속되어 있다. 화소 구동선(109-1∼109-m) 및 수직 신호선(110-1∼110-n)의 교차부의 각각에 대응하여, 단위 화소(P11∼Pmn)의 각각이 배치되어 있다. 또한, 도 2에서는, 화소 구동선(109-1∼109-m)을 화소행마다 1개씩 나타내고 있지만, 각 화소행에 화소 구동선(109-1∼109-m)을 2개 이상 설치해도 된다. 이하, 수직 신호선(110-1∼110-n)을 개별적으로 구별할 필요가 없는 경우, 단순히 「수직 신호선(110)」이라고 칭하고, 화소 구동선(109-1∼109-m)을 개별적으로 구별할 필요가 없는 경우, 단순히 「화소 구동선(109)」이라고 칭한다.
타이밍 제어 회로(102)는, 각종의 타이밍 신호를 생성하는 타이밍 제너레이터(도시하지 않음)를 구비하고 있다. 타이밍 제어 회로(102)는, 외부로부터 주어지는 제어 신호 등에 기초하여 타이밍 제너레이터에서 생성된 각종의 타이밍 신호를 기초로 수직 주사 회로(103), DAC(104), ADC군(12), 및 수평 전송 주사 회로(106) 등의 구동 제어를 행한다.
수직 주사 회로(103)는, 시프트 레지스터나 어드레스 디코더 등에 의해 구성되어 있다. 여기서는, 구체적인 구성에 대해서는 도시를 생략하지만, 수직 주사 회로(103)는, 판독 주사계(reading scanning system)와 쓸어내기 주사계(sweep scanning system)를 포함하고 있다.
판독 주사계는, 신호를 읽어내는 단위 화소에 대해 행 단위로 순서대로 선택 주사를 행한다. 한편, 쓸어내기 주사계는, 판독 주사계에 의해 판독 주사가 행하여지는 판독 행에 대해, 그 판독 주사보다 셔터 스피드의 시간분만큼 선행하여 그 판독 행의 단위 화소의 광전 변환 소자로부터 불필요한 전하를 쓸어 내는(리셋하는) 쓸어내기 주사를 행한다. 이 쓸어내기 주사계에 의한 불요 전하의 쓸어내기(리셋)에 의해, 이른바 전자 셔터 동작이 이루어진다. 여기서, 전자 셔터 동작이란, 광전 변환 소자의 광전하를 버리고, 새롭게 노광을 개시하는(광전하의 축적을 개시하는) 동작을 말한다. 판독 주사계에 의한 판독 동작에 의해 읽어내지는 신호는, 그 직전의 판독 동작 또는 전자 셔터 동작 이후에 입사한 광량에 대응한다. 그리고, 직전의 판독 동작에 의한 판독 타이밍 또는 전자 셔터 동작에 의한 쓸어내기 타이밍으로부터, 금회의 판독 동작에 의한 판독 타이밍까지의 기간이, 단위 화소에 있어서의 광전하의 축적 시간(노광 시간)이 된다.
수직 주사 회로(103)에 의해 선택 주사된 화소행의 각 단위 화소로부터 출력되는 화소 신호(VSL)는, 각 열의 수직 신호선(110)을 거쳐 ADC군(12)에 공급된다.
DAC(104)은, 선형 증가하는 램프 파형의 신호인 참조 신호(RAMP)를 생성하고, ADC군(12)에 공급한다.
ADC군(12)은, 수직 신호선(110-1, 110-2, 110-3∼110(n-1)∼110-n)에 접속된 ADC(105-1, 105-2, 105-3∼105-(n-1), 105-n)를 갖고 있다. ADC(105-1, 105-2, 105-3∼105-(n-1), 105-n)는, 비교기(컴퍼레이터)(121-1, 121-2, 121-3∼121-(n-1), 121-n), 카운터(122-1, 122-2, 122-3∼122-(n-1), 122-n), 및 래치(123-1, 123-2, 123-3∼123-(n-1), 123-n)를 갖고 있다. 또한, 이하, ADC(105-1∼105-n), 비교기(121-1∼121-n), 카운터(122-1∼122-n), 및 래치(123-1~123-n)를 개개로 구별할 필요가 없는 경우, 단순히, ADC(105), 비교기(121), 카운터(122), 및 래치(123)라 칭한다.
비교기(121), 카운터(122), 및 래치(123)는, 각각 화소부(101)의 수직 신호선(110)마다 1개씩 설치되어, ADC(105)를 구성하고 있다. 즉, ADC군(12)에는, 화소부(101)의 수직 신호선(110)마다 ADC(105)가 설치되어 있다.
비교기(121)는, 각 화소로부터 출력되는 화소 신호(VSL)와 참조 신호(RAMP)를 용량을 거쳐 가산한 신호의 전압과, 소정의 기준 전압을 비교하고, 비교 결과를 나타내는 출력 신호를 카운터(122)에 공급한다.
카운터(122)는, 비교기(121)의 출력 신호에 기초하여 화소 신호(VSL)와 참조 신호(RAMP)를 용량을 거쳐 가산한 신호가 소정의 기준 전압을 상회할 때까지의 시간을 카운트함으로써, 아날로그의 화소 신호를 카운트값에 의해 나타내지는 디지털의 화소 신호로 변환한다. 카운터(122)는, 카운트값을 래치(123)에 공급한다.
래치(123)는, 카운터(122)로부터 공급되는 카운트값을 보유한다. 또한, 래치(123)는, 신호 레벨의 화소 신호에 대응하는 D상(‘Š)의 카운트값과, 리셋 레벨의 화소 신호에 대응하는 P상의 카운트값과의 차분을 취함으로써, 상관 이중 샘플링(Correlated Double Sampling: CDS)을 행한다.
ADC(105-1∼105-n)는, 화소부(101)에 설치된 단위 화소(P)의 한 행으로 배열된 n개의 단위 화소(Pi1∼Pin)(i=1, 2, 3,∼, m)에 대응시켜 배치되어 있다. 이하, 1개의 ADC(105)를 배치하기 위해 할당된 반도체 칩 상의 영역을 「컬럼 영역」이라고 칭한다. 컬럼 영역의 폭(단위 화소(P)의 행방향의 길이)은, 1행 당(수평 방향)의 단위 화소(P)의 개수(n개) 등에 의해 제한된다. 촬상 소자(1)에 대한 소형화의 요청으로부터, 컬럼 영역의 폭은 제한된다. 이 때문에, 서로 이웃하는 ADC(105)는, 근접하여 배치된다. 이에 의해, 이웃하는 ADC(105)끼리가 서로 간섭하여, 크로스토크가 발생한다. 이 크로스토크에 의해 표시 장치 등에 표시되는 화상이나 동영상에 노이즈가 생기는 경우가 있다. 이에, 본 실시형태에 따른 촬상 소자(1)는, 크로스토크를 저감하기 위해, 비교기(121)에 설치된 복수의 커패시터의 배치 순서가 서로 이웃하는 짝수 컬럼 영역(제1 영역의 일례)(ECA) 및 홀수 컬럼 영역(제2 영역의 일례)(OCA)에서 다르게 되어 있다. 해당 복수의 커패시터의 배치 순서에 대해서는 후술한다.
수평 전송 주사 회로(106)는, 시프트 레지스터, 어드레스 디코더 등에 의해 구성되며, ADC군(12)의 화소열에 대응한 회로 부분을 차례로 선택 주사한다. 수평 전송 주사 회로(106)에 의한 선택 주사에 의해, 래치(123)에 보유되어 있는 디지털 화소 신호가, 수평 전송선(111)을 거쳐, 차례대로 앰프 회로(107)로 전송된다.
앰프 회로(107)는, 래치(123)로부터 공급되는 디지털 화소 신호를 증폭하여, 신호 처리 회로(108)에 공급한다.
신호 처리 회로(108)는, 앰프 회로(107)로부터 공급되는 디지털 화소 신호에 대해, 소정의 신호 처리를 행하고, 2차원의 화상 데이터를 생성한다. 예를 들어, 신호 처리 회로(108)는, 종선(vertical line) 결함, 점(point) 결함의 보정, 또는 신호의 클램프를 행하거나, 패러렐-시리얼 변환, 압축, 부호화, 가산, 평균, 및 간헐 동작(intermittent operation) 등 디지털 신호 처리를 행하거나 한다. 신호 처리 회로(108)는, 생성한 화상 데이터를 후단의 장치에 출력한다.
<화소의 구성예>
도 3은, 화소부(101)에 설치되는 단위 화소(P11∼Pmn)의 구성예를 나타내는 회로도이다. 단위 화소(P11∼Pmn)는, 서로 동일한 구성을 갖고 있다.
단위 화소(P)는, 광전 변환 소자로서 예를 들어 포토 다이오드(151)를 구비하고 있다. 단위 화소(P)는, 포토 다이오드(151)에 대해서, 전송 트랜지스터(152), 증폭 트랜지스터(154), 선택 트랜지스터(155) 및 리셋 트랜지스터(156)의 4개의 트랜지스터를 능동 소자로서 구비한다.
포토 다이오드(151)는, 입사광을 그 광량에 따른 량의 전하(여기서는 전자)로 광전 변환한다.
전송 트랜지스터(152)는, 포토 다이오드(151)와 FD(플로팅 디퓨전)(153)의 사이에 접속되어 있다. 전송 트랜지스터(152)는, 수직 주사 회로(103)로부터 공급되는 구동 신호(TX)에 의해 온 상태로 되었을 때, 포토 다이오드(151)에 축적되어 있는 전하를 FD(153)에 전송한다.
FD(153)에는, 증폭 트랜지스터(154)의 게이트가 접속되어 있다. 증폭 트랜지스터(154)는, 선택 트랜지스터(155)를 거쳐 수직 신호선(110)에 접속되며, 화소부(101)의 밖의 정전류원(157)과 소스 팔로워를 구성하고 있다. 수직 주사 회로(103)로부터 공급되는 구동 신호(SEL)에 의해 선택 트랜지스터(155)가 온 되면, 증폭 트랜지스터(154)는, FD(153)의 전위를 증폭하고, 그 전위에 따른 전압을 나타내는 화소 신호를 수직 신호선(110)에 출력한다. 그리고, 각 단위 화소(P)로부터 출력된 화소 신호는, 수직 신호선(110)을 거쳐, ADC군(12)의 각 비교기(121)에 공급된다.
리셋 트랜지스터(156)는, 전원(VDD)과 FD(153) 사이에 접속되어 있다. 리셋 트랜지스터(156)가 수직 주사 회로(103)로부터 공급되는 구동 신호(RST)에 의해 온 되었을 때, FD(153)의 전위가 전원(VDD)의 전위로 리셋된다.
FD(153)는, 전송 트랜지스터(152), 증폭 트랜지스터(154) 및 리셋 트랜지스터(156)의 접속점에 형성되어 있다. 전송 트랜지스터(152), 증폭 트랜지스터(154), 리셋 트랜지스터(156) 및 선택 트랜지스터(155)는, 예를 들어 N형의 금속-산화물-반도체 전계 효과 트랜지스터(Metal-Oxide-Semiconductor Field-Effect Transistor: MOSFET)로 구성되어 있다.
<비교기의 구성예>
짝수 컬럼 영역(ECA) 및 홀수 컬럼 영역(OCA)에 형성된 비교기(121)는, 커패시터의 배치가 다르게 되어 있지만, 회로 구성은 동일하다. 이 때문에, 짝수 컬럼 영역(ECA) 및 홀수 컬럼 영역(OCA)을 구별하지 않고, 도 4를 이용하여 비교기(121)의 회로 구성을 설명한다.
도 4에 나타낸 바와 같이, 비교기(121)는, 차동 앰프(201)를 구비하고 있다. 차동 앰프(201)는, P형의 MOS(PMOS) 트랜지스터(PT11), PMOS 트랜지스터(PT12), 및 N형의 MOS(NMOS) 트랜지스터(NT11, NT12, NT13)를 구비하고 있다. 상세한 것은 후술하겠으나, NMOS 트랜지스터(NT11) 및 NMOS 트랜지스터(NT12)는 각각, 병렬로 접속된 2개의 분할 트랜지스터로 구성되어 있다.
PMOS 트랜지스터(PT11)의 소스 및 PMOS 트랜지스터(PT12)의 소스는, 전원(VDD1)에 접속되어 있다. PMOS 트랜지스터(PT11)의 드레인은, PMOS 트랜지스터(PT11)의 게이트, 및 NMOS 트랜지스터(NT11)의 드레인에 접속되어 있다. PMOS 트랜지스터(PT12)의 드레인은, NMOS 트랜지스터(NT12)의 드레인, 및 출력 신호(OUT1)의 출력 단자(T15)에 접속되어 있다. NMOS 트랜지스터(NT11)의 소스는, NMOS 트랜지스터(NT12)의 소스, 및 NMOS 트랜지스터(NT13)의 드레인에 접속되어 있다. NMOS 트랜지스터(NT13)의 소스는 그라운드(GND1)에 접속되어 있다.
그리고, PMOS 트랜지스터(PT11) 및 PMOS 트랜지스터(PT12)에 의해 커런트 미러 회로(current mirror circuit)가 구성되어 있다. 또한, NMOS 트랜지스터(NT11), NMOS 트랜지스터(NT12) 및 NMOS 트랜지스터(NT13)에 의해, 차동의 비교부가 구성되어 있다. 즉, NMOS 트랜지스터(NT13)가, 입력 단자(T14)를 거쳐 외부로부터 입력되는 바이어스 전압(VG)에 의해 전류원으로서 동작하고, NMOS 트랜지스터(NT11) 및 NMOS 트랜지스터(NT12)가 차동 트랜지스터로서 동작한다.
촬상 소자(1)에 설치된 비교기(121)는, 커패시터(C11), 커패시터(C12), 커패시터(C13) 및 커패시터(C14)를 구비하고 있다.
짝수 컬럼 영역(ECA)에 형성된 비교기(121)의 커패시터(C11)는, 광전 변환 소자를 갖는 제1 화소에 접속된 제1 신호선에 접속되어 제1 영역에 배치된 제1 용량의 일례에 상당한다. 이 경우, 도 2에 나타내는 단위 화소(P1i)(i는 자연수이면서 n이하의 짝수)가 제1 화소의 일례에 상당한다. 또한, 도 2에 나타내는 수직 신호선(109-i)(i는 자연수이면서 n이하의 짝수)이 제1 신호선의 일례에 상당한다. 또한, 도 2에 나타내는 짝수 컬럼 영역(ECA)이 제1 영역에 상당한다. 나아가, 도 3에 나타내는 포토 다이오드(151)가 광전 변환 소자의 일례에 상당한다.
짝수 컬럼 영역(ECA)에 형성된 비교기(121)의 커패시터(C12)는, 짝수 컬럼 영역(ECA)에 배치되어 참조 신호(RAMP)를 생성하는 DAC(참조 신호 생성부의 일례)(104)(도 2참조)에 접속된 제2 용량에 상당한다. 짝수 컬럼 영역(ECA)에 형성된 비교기(121)의 커패시터(C13)는, 짝수 컬럼 영역(ECA)에 배치되어 커패시터(C11) 및 커패시터(C12)에 접속 가능하도록 설치된 제3 용량의 일례에 상당한다. 짝수 컬럼 영역(ECA)에 형성된 비교기(121)의 커패시터(C14)는, 짝수 컬럼 영역(ECA)에 배치되어 그라운드(기준 전위의 공급부의 일례)(GND1)에 접속된 제4 용량의 일례에 상당한다.
홀수 컬럼 영역(OCA)에 형성된 비교기(121)의 커패시터(C11)는, 광전 변환 소자를 갖는 제2 화소에 접속된 제2 신호선에 접속되어 제2 영역에 배치된 제5 용량의 일례에 상당한다. 이 경우, 도 2에 나타내는 단위 화소(P1i)(i는 자연수이면서 n이하의 홀수)가 제2 화소의 일례에 상당한다. 또한, 도 2에 나타내는 수직 신호선(109-i)(i는 자연수이면서 n이하의 홀수)가 제2 신호선의 일례에 상당한다. 또한, 도 2에 나타내는 홀수 컬럼 영역(OCA)이 제2 영역에 상당한다. 나아가, 도 3에 나타내는 포토 다이오드(151)가 광전 변환 소자의 일례에 상당한다.
홀수 컬럼 영역(OCA)에 형성된 비교기(121)의 커패시터(C12)는, 홀수 컬럼 영역(OCA)에 배치되어 참조 신호(RAMP)를 생성하는 DAC(참조 신호 생성부의 일례)(104)(도 2참조)에 접속된 제6 용량에 상당한다. 홀수 컬럼 영역(OCA)에 형성된 비교기(121)의 커패시터(C13)는, 홀수 컬럼 영역(OCA)에 배치되어 커패시터(C11) 및 커패시터(C12)에 접속 가능하도록 설치된 제7 용량의 일례에 상당한다. 홀수 컬럼 영역에 형성된 비교기(121)의 커패시터(C14)는, 홀수 컬럼 영역(OCA)에 배치되어 그라운드(GND1)에 접속된 제8 용량의 일례에 상당한다.
커패시터(C11)는, 화소 신호(VSL)의 입력 단자(T11)와 NMOS 트랜지스터(NT11)의 게이트의 사이에 접속되어 있다. 커패시터(C11)는, 화소 신호(VSL)에 대한 입력 용량이 된다.
커패시터(C12)는, 참조 신호(RAMP)의 입력 단자(T12)와 NMOS 트랜지스터(NT11)의 게이트의 사이에 접속되고 있고, 참조 신호(RAMP)에 대한 입력 용량이 된다.
커패시터(C13)는, 스위치(SW13) 및 스위치(SW14)의 온/오프 상태에 따라 커패시터(C11) 및 커패시터(C12)의 용량값을 변경시키는 가변 커패시터로서 기능한다. 커패시터(C13)는, 커패시터(C11) 및 스위치(SW13)를 거쳐 입력 단자(T11)와 NMOS 트랜지스터(NT11)의 게이트의 사이에 접속되어 있다. 또한, 커패시터(C13)는, 커패시터(C12) 및 스위치(SW14)를 거쳐 입력 단자(T12)와 NMOS 트랜지스터(NT11)의 게이트의 사이에 접속되어 있다.
보다 구체적으로, 커패시터(C11)는, 분할된 복수(본 실시형태에서는 4개)의 분할 용량인 분할 커패시터(C11a, C1lb, C11c, C11d)를 갖고 있다. 분할 커패시터(C11a, C1lb, C11c, C11d)는 각각, 입력 단자(T11)를 거쳐 수직 신호선(110)(도 2참조)에 접속된 일방의 전극과, 차동 앰프(201)의 NMOS 트랜지스터(NT11)의 게이트에 접속된 타방의 전극을 갖고 있다. 커패시터(C12)는, 입력 단자(T12)를 거쳐 DAC(104)(도 2참조)에 접속된 일방의 전극과, 차동 앰프(201)의 NMOS 트랜지스터(NT11)의 게이트에 접속된 타방의 전극을 갖고 있다.
커패시터(C13)는, 분할된 복수(본 실시형태에서는 5개)의 분할 용량인 분할 커패시터(C13a, C13b, C13c, C13d, C13e)를 갖고 있다. 비교기(121)는, 이웃하는 2개의 분할 커패시터(C13a, C13b, C13c, C13d, C13e)의 접속 및 절단을 전환하는 스위치군(SW15)을 구비하고 있다. 보다 구체적으로는, 스위치군(SW15)은, 이웃하는 2개의 분할 커패시터(C13a) 및 분할 커패시터(C13b)의 접속 및 절단을 전환하는 스위치(SW15a)를 갖고 있다. 스위치군(SW15)은, 이웃하는 2개의 분할 커패시터(C13b) 및 분할 커패시터(C13c)의 접속 및 절단을 전환하는 스위치(SW15b)를 갖고 있다. 스위치군(SW15)은, 이웃하는 2개의 분할 커패시터(C13c) 및 분할 커패시터(C13d)의 접속 및 절단을 전환하는 스위치(SW15c)를 갖고 있다. 스위치군(SW15)은, 이웃하는 2개의 분할 커패시터(C13d) 및 분할 커패시터(C13e)의 접속 및 절단을 전환하는 스위치(SW15d)를 갖고 있다.
분할 커패시터(C13a∼C13e)는 각각, 스위치(SW15a∼SW15d)에 접속된 일방의 전극과, 차동 앰프(201)의 NMOS 트랜지스터(NT11)의 게이트에 접속된 타방의 전극을 갖고 있다. 보다 구체적으로는, 분할 커패시터(C13a)는, 스위치(SW15a)의 한 단자에 접속된 일방의 전극과, NMOS 트랜지스터(NT11)의 게이트에 접속된 타방의 전극을 갖고 있다. 분할 커패시터(C13a)의 일방의 전극은, 스위치(SW13)의 다른 단자에도 접속되어 있다. 스위치(SW13)에 한 단자는, 커패시터(C11)의 분할 커패시터(C11d)의 일방의 전극에 접속되어 있다.
분할 커패시터(C13b)는, 스위치(SW15a)의 다른 단자 및 스위치(SW15b)의 한 단자에 접속된 일방의 전극과, NMOS 트랜지스터(NT11)의 게이트에 접속된 타방의 전극을 갖고 있다. 분할 커패시터(C13c)는, 스위치(SW15b)의 다른 단자 및 스위치(SW15c)의 한 단자에 접속된 일방의 전극과, NMOS 트랜지스터(NT11)의 게이트에 접속된 타방의 전극을 갖고 있다. 분할 커패시터(C13d)는, 스위치(SW15c)의 다른 단자 및 스위치(SW15d)의 한 단자에 접속된 일방의 전극과, NMOS 트랜지스터(NT11)의 게이트에 접속된 타방의 전극을 갖고 있다.
분할 커패시터(C13e)는, 스위치(SW15d)의 다른 단자에 접속된 일방의 전극과, NMOS 트랜지스터(NT11)의 게이트에 접속된 타방의 전극을 갖고 있다. 분할 커패시터(C13e)의 일방의 전극은, 스위치(SW12)에 한 단자에도 접속되어 있다. 스위치(SW12)의 다른 단자는, 커패시터(C12)의 일방의 전극에 접속되어 있다.
따라서, 스위치(SW13), 스위치(SW15a∼SW15d) 및 스위치(SW14)는, 분할 커패시터(C11d)의 일방의 전극 및 커패시터(C12)의 일방의 전극의 사이에서 종속 접속되어 있다.
스위치(SW13), 스위치(SW14) 및 스위치(SW15a∼SW15d)의 온/오프 상태가 제어됨으로써, 화소 신호(VSL)에 대한 입력 용량 및 참조 신호(RAMP)에 대한 입력 용량의 비가 제어된다. 스위치(SW13), 스위치(SW14) 및 스위치(SW15a∼SW15d)는, 적어도 1개가 오프 상태가 되도록 제어된다.
이하, 분할 커패시터(C11a∼C11d), 커패시터(C12) 및 분할 커패시터(C13a∼C13e)의 각각의 참조 부호를 각각의 용량값을 나타내는 부호로서도 사용하기로 한다. 분할 커패시터(C11a∼C11d), 커패시터(C12) 및 분할 커패시터(C13a∼C13e)는, 병렬로 접속되어 있다. 이 때문에, 화소 신호(VSL)에 대한 입력 감쇠 게인(Ainv)은, 이하의 식 (1)로 나타낼 수 있고, 참조 신호(RAMP)에 대한 입력 감쇠 게인(Ainr)은, 이하의 식 (2)로 나타낼 수 있다.
Ainv=(C11a+C1lb+C11c+C11d+Cα)/ΣC ···(1)
Ainr=(C12+Cβ)/ΣC ···(2)
식 (1) 및 식 (2)에 있어서, 「ΣC」는, 분할 커패시터(C11a∼C11d), 커패시터(C12) 및 분할 커패시터(C13a∼C13e)의 용량값의 총합을 나타내고 있다. 또한, 식 (1) 중의 「Cα」는 스위치(SW13), 스위치(SW14) 및 스위치(SW15a∼SW15d)의 온/오프 상태에 따라 화소 신호(VSL) 측에 부가되는 커패시터의 용량값을 나타내고 있다. 또한, 식 (2) 중의 「Cβ」는, 스위치(SW13), 스위치(SW14) 및 스위치(SW15a∼SW15d)의 온/오프 상태에 따라 참조 신호(RAMP) 측에 부가되는 커패시터의 용량값을 나타내고 있다. 식 (1) 중의 「Cα」 및 식 (2) 중의 「Cβ」는, 스위치(SW13), 스위치(SW14) 및 스위치(SW15a∼SW15d)의 온/오프 상태에 따라, 다음과 같이 된다.
(A) 스위치(SW13)가 오프 상태, 스위치(SW13) 이외가 온 상태의 경우:
Cα=0
Cβ=C13a+C13b+C13c+C13d+C13e
(B) 스위치(SW15a)가 오프 상태, 스위치(SW15a) 이외가 온 상태의 경우:
Cα=C13a
Cβ=C13b+C13c+C13d+C13e
(C) 스위치(SW15b)가 오프 상태, 스위치(SW15b) 이외가 온 상태의 경우:
Cα=C13a+C13b
Cβ=C13c+C13d+C13e
(D) 스위치(SW15c)가 오프 상태, 스위치(SW15c) 이외가 온 상태의 경우:
Cα=C13a+C13b+C13c
Cβ=C13d+C13e
(E) 스위치(SW15d)가 오프 상태, 스위치(SW15d) 이외가 온 상태의 경우:
Cα=C13a+C13b+C13c+C13d
Cβ=C13e
(F) 스위치(SW15e)가 오프 상태, 스위치(SW15e) 이외가 온 상태의 경우:
Cα=C13a+C13b+C13c+C13d+C13e
Cβ=0
이와 같이, 스위치(SW13), 스위치(SW14) 및 스위치(SW15a∼SW15d)의 온/오프 상태를 전환함으로써, 화소 신호(VSL)에 대한 입력 용량 및 참조 신호(RAMP)에 대한 입력 용량을 단계적으로 변경할 수 있다.
화소 신호(VSL)의 전압의 진폭(ΔVSL)은, NMOS 트랜지스터(NT11)의 게이트에서, ΔVSL×Ainv가 된다. 따라서, 식 (1) 중의 「Cα」의 값이 작아질수록, 차동 앰프(201)에 입력되는 화소 신호(VSL)의 진폭은 감쇠한다. 그 결과, 입력 환산 노이즈가 증대한다. 이에 대해, 참조 신호(RAMP)의 입력 용량에 대한 화소 신호(VSL)의 입력 용량의 비율을 높이는, 즉, 식 (1) 중의 「Cα」를 크게, 식 (2) 중의 「Cβ」를 작게 함으로써, 차동 앰프(201)에 입력되는 화소 신호(VSL)의 감쇠를 억제하여, 입력 환산 노이즈를 억제할 수 있다.
단, 참조 신호(RAMP)의 입력 용량에 대한 화소 신호(VSL)의 입력 용량의 비율을 높게 하면, 차동 앰프(201)에 입력되는 참조 신호(RAMP)의 감쇠량은, 반대로 증대한다.
도 5는, 참조 신호(RAMP)의 입력 용량에 대한 화소 신호(VSL)의 입력 용량의 비율을 높게 한 경우와 낮게 한 경우에, 차동 앰프(201)에 입력되는 참조 신호(RAMP)를 비교한 도면이다. 도 5의 점선으로 나타내는 파형은, 해당 비율을 높게 한 경우의 차동 앰프(201)에 입력되는 참조 신호(RAMP)의 파형을 나타내며, 실선으로 나타내는 파형은, 해당 비율을 낮게 한 경우의 차동 앰프(201)에 입력되는 참조 신호(RAMP)의 파형을 나타내고 있다.
도 5에 나타낸 바와 같이, 참조 신호(RAMP)의 입력 용량에 대한 화소 신호(VSL)의 입력 용량의 비율을 높게 하면, 차동 앰프(201)에 입력되는 참조 신호(RAMP)의 진폭이 작아진다. 그 결과, ADC(105)의 다이나믹 레인지가 저하된다.
이에 대해, 예를 들어, DAC(104)로부터 출력하는 참조 신호(RAMP)의 진폭을 크게 함으로써, 차동 앰프(201)에 입력되는 참조 신호(RAMP)의 진폭을 크게 하고, ADC(105)의 다이나믹 레인지 저하를 억제하는 것이 생각된다.
단, 참조 신호(RAMP)의 진폭의 최대값은, DAC(104)의 사양 등에 의해 제한된다. 예를 들어, 고게인 모드에서는, 참조 신호(RAMP)의 진폭이 작게 설정되어 있기 때문에, 참조 신호(RAMP)의 진폭을 크게 하는 것이 가능하다. 한편, 저게인 모드에서는, 참조 신호(RAMP)의 진폭이 미리 크게 설정되어 있기 때문에, 참조 신호(RAMP)의 진폭을 더 크게 하는 것이 곤란한 경우가 있다.
따라서, 예를 들어, 고게인 모드에서는, 참조 신호(RAMP)의 입력 용량에 대한 화소 신호(VSL)의 입력 용량의 비율을 가능한 범위에서 높게 함과 함께, 참조 신호(RAMP)의 진폭을 크게 한다. 이에 의해, 노이즈의 영향을 받기 쉬운 고게인 모드에 있어서, 차동 앰프(201)에 입력되는 화소 신호(VSL)의 감쇠를 억제하고, 노이즈의 영향을 억제할 수 있다.
한편, 예를 들어, 저게인 모드에서는, 참조 신호(RAMP)에 대한 입력 용량과 화소 신호(VSL)에 대한 입력 용량을 가까운 값으로 설정하면 된다.
도 4로 되돌아가, 커패시터(C14)는, 분할된 복수(본 실시형태에서는 10개)의 분할 용량인 분할 커패시터(C14a, C14b, C14c, C14d, C14e, C14f, C14g, C14h, C14i, C14j)를 갖고 있다. 분할 커패시터(C14a, C14b, C14c, C14d, C14e, C14f, C14g, C14h, C14i, C14j)의 각각은, 그라운드(GND1)에 접속된 일방의 전극과, 차동 앰프(201)의 NMOS 트랜지스터(NT12)의 게이트에 접속된 타방의 전극을 갖고 있다. 분할 커패시터(C14a, C14b, C14c, C14d, C14e, C14f, C14g, C14h, C14i, C14j)는, 그라운드(GND1)와 NMOS 트랜지스터(NT12)의 게이트의 사이에서 병렬 접속되어 있다.
짝수 컬럼 영역(ECA)에 형성된 비교기(121)의 경우, 분할 커패시터(C11a∼C11d)는, 제1 분할 용량의 일례에 상당한다. 짝수 컬럼 영역(ECA)에 형성된 비교기(121)의 경우, 분할 커패시터(C13a∼C13d)는, 제3 분할 용량의 일례에 상당한다. 짝수 컬럼 영역(ECA)에 형성된 비교기(121)의 경우, 스위치(SW13)는 제1 스위치 소자의 일례에 상당하고, 스위치(SW14)는 제2 스위치 소자의 일례에 상당한다. 짝수 컬럼 영역(ECA)에 형성된 비교기(121)의 경우, 스위치(SW15a∼SW15d)는, 제3 스위치 소자에 상당한다.
홀수 컬럼 영역(OCA)에 형성된 비교기(121)의 경우, 분할 커패시터(C11a∼C11d)는, 제5 분할 용량의 일례에 상당한다. 홀수 컬럼 영역(OCA)에 형성된 비교기(121)의 경우, 분할 커패시터(C13a∼C13d)는, 제7 분할 용량의 일례에 상당한다. 홀수 컬럼 영역(OCA)에 형성된 비교기(121)의 경우, 스위치(SW13)는 제5 스위치 소자의 일례에 상당하고, 스위치(SW14)는 제6 스위치 소자의 일례에 상당한다. 홀수 컬럼 영역(OCA)에 형성된 비교기(121)의 경우, 스위치(SW15a∼SW15d)는, 제7 스위치 소자에 상당한다.
차동 앰프(201)는, 커패시터(C11), 커패시터(C12) 및 커패시터(C13)가 접속된 NMOS 트랜지스터(NT11)와, 커패시터(C14)가 접속된 NMOS 트랜지스터(NT12)를 갖고 있다. 이 때문에, 짝수 컬럼 영역(ECA)에 형성된 비교기(121)의 차동 앰프(201)는 제1 차동 앰프의 일례에 상당한다. 짝수 컬럼 영역(ECA)에 형성된 비교기(121)의 경우, NMOS 트랜지스터(NT11)는 제1 차동 앰프에 설치된 일방의 입력부의 일례에 상당하고, NMOS 트랜지스터(NT12)는 제1 차동 앰프에 설치된 타방의 입력부의 일례에 상당한다. 한편, 홀수 컬럼 영역(OCA)에 형성된 비교기(121)의 차동 앰프(201)는 제2 차동 앰프의 일례에 상당한다. 홀수 컬럼 영역(OCA)에 형성된 비교기(121)의 경우, NMOS 트랜지스터(NT11)는 제2 차동 앰프에 설치된 일방의 입력부의 일례에 상당하고, NMOS 트랜지스터(NT12)는 제2 차동 앰프에 설치된 타방의 입력부의 일례에 상당한다.
스위치(SW11)는, NMOS 트랜지스터(NT11)의 드레인-게이트 사이에 접속되어 있다. 스위치(SW11)는, 타이밍 제어 회로(102)로부터 입력 단자(T13)를 거쳐 입력되는 구동 신호(AZSW1)에 의해, 온 상태로부터 오프 상태 또는 오프 상태로부터 온 상태로 전환할 수 있다.
스위치(SW12)는, NMOS 트랜지스터(NT12)의 드레인-게이트 사이에 접속되어 있다. 스위치(SW12)는, 타이밍 제어 회로(102)로부터 입력 단자(T13)를 거쳐 입력되는 구동 신호(AZSW1)에 의해, 온 상태로부터 오프 상태 또는 오프 상태로부터 온 상태로 전환할 수 있다.
또한, 이하, 커패시터(C11), 커패시터(C12), 커패시터(C13), 및 스위치(SW11)의 접속점을 노드(HiZ)라 한다. 또한, 이하, NMOS 트랜지스터(NT12)의 게이트, 커패시터(C13), 및 스위치(SW12)의 접속점을 노드(VSH)라 한다.
도 6에 나타낸 바와 같이, NMOS 트랜지스터(NT11)는, 병렬로 접속된 2개의 분할 트랜지스터(NT11a) 및 분할 트랜지스터(NT1lb)로 구성되어 있다. 분할 트랜지스터(NT11a) 및 분할 트랜지스터(NT1lb)는 각각, NMOSFET로 구성되어 있다. 분할 트랜지스터(NT11a)의 소스와 분할 트랜지스터(NT1lb)의 소스는 접속되어 있다. 분할 트랜지스터(NT11a)의 드레인과 분할 트랜지스터(NT1lb)의 드레인은 접속되어 있다. 분할 트랜지스터(NT11a)의 게이트와 분할 트랜지스터(NT1lb)의 드레인은 접속되어 있다. 분할 트랜지스터(NT11a, NT1lb)의 각각의 소스는, NMOS 트랜지스터(NT13)의 드레인에 접속되어 있다. 분할 트랜지스터(NT11a, NT1lb)의 각각의 드레인은, PMOS 트랜지스터(PT11)(도 4 참조)의 드레인 및 게이트, PMOS 트랜지스터(PT12)(도 4 참조)의 게이트 및 스위치(SW11)(도 4참조)에 접속되어 있다.
NMOS 트랜지스터(NT12)는, 병렬로 접속된 2개의 분할 트랜지스터(NT12a) 및 분할 트랜지스터(NT12b)로 구성되어 있다. 분할 트랜지스터(NT12a) 및 분할 트랜지스터(NT12b)는 각각, NMOSFET로 구성되어 있다. 분할 트랜지스터(NT12a)의 소스와 분할 트랜지스터(NT12b)의 소스는 접속되어 있다. 분할 트랜지스터(NT12a)의 드레인과 분할 트랜지스터(NT12b)의 드레인은 접속되어 있다. 분할 트랜지스터(NT12a)의 게이트와 분할 트랜지스터(NT12b)의 드레인은 접속되어 있다. 분할 트랜지스터(NT12a, NT12b)의 각각의 소스는, NMOS 트랜지스터(NT13)의 드레인에 접속되어 있다. 분할 트랜지스터(NT12a, NT12b)의 각각의 드레인은, PMOS 트랜지스터(PT12)의 드레인, 스위치(SW12) 및 출력 단자(OUT)(도 4 참조)에 접속되어 있다.
다음으로, 홀수 컬럼 영역(OCA) 및 짝수 컬럼 영역(ECA)에 각각 형성된 비교기(121)의 각 커패시터, NMOS 트랜지스터(NT11) 및 NMOS 트랜지스터(NT12)의 배치 관계의 일례에 대해 도 7을 이용하여 설명한다.
도 7에 나타낸 바와 같이, 짝수 컬럼 영역(ECA)에 있어서, 커패시터(C12) 및 커패시터(C13)는, 스위치(SW14)를 사이에 두고 대향하여 배치되어 있다. 커패시터(C13)의 분할 용량인 분할 커패시터(C13a∼C13e)는, 짝수 컬럼 영역(ECA)의 소정의 범위 내로 집약되어 있다. 보다 구체적으로, 커패시터(C12) 및 분할 커패시터(C13e)는, 스위치(SW14)를 사이에 두고 대향하여 배치되어 있다. 분할 커패시터(C13e), 분할 커패시터(C13d), 분할 커패시터(C13c), 분할 커패시터(C13b) 및 분할 커패시터(C13a)는, 커패시터(C12)가 배치되어 있는 측으로부터 이 순서대로 배치되어 있다. 분할 커패시터(C13e) 및 분할 커패시터(C13d)의 사이에는, 스위치(SW13d)가 배치되어 있다. 분할 커패시터(C13d) 및 분할 커패시터(C13c)의 사이에는, 스위치(SW13c)가 배치되어 있다. 분할 커패시터(C13c) 및 분할 커패시터(C13b)의 사이에는, 스위치(SW13b)가 배치되어 있다. 분할 커패시터(C13b) 및 분할 커패시터(C13a)의 사이에는, 스위치(SW13a)가 배치되어 있다.
짝수 컬럼 영역(ECA)에 있어서, 분할 커패시터(C13b)가 배치되지 않은 측의 분할 커패시터(C13a)의 옆에는, 스위치(SW13)를 사이에 두고 커패시터(C14)의 분할 용량인 분할 커패시터(C14j)가 배치되어 있다. 이와 같이, 분할 커패시터(C13a∼C13e), 스위치(SW15a∼SW15d), 스위치(SW14) 및 스위치(SW13)를 소정의 범위 내로 집약하여 배치함으로써, 배선의 번잡함이나 각 소자 사이에 생기는 기생 용량의 억제가 도모되어 있다.
짝수 컬럼 영역(ECA)에 있어서, 분할 커패시터(C13a)가 배치되지 않은 측의 분할 커패시터(C14j)의 옆에는, 커패시터(C11)가 배치되어 있다. 보다 구체적으로, 커패시터(C11)의 분할 용량인 분할 커패시터(C11d), 분할 커패시터(C11c), 분할 커패시터(C1lb) 및 분할 커패시터(C11a)는, 분할 커패시터(C14j)가 배치되어 있는 측으로부터 이 순서대로 배치되어 있다.
짝수 컬럼 영역(ECA)에 있어서, 분할 커패시터(C1lb)가 배치되지 않은 측의 분할 커패시터(C11a)의 옆에는, 커패시터(C14)의 분할 용량인 커패시터(C14)의 나머지부가 배치되어 있다. 보다 구체적으로, 커패시터(C14)의 나머지 분할 커패시터(C14i), 분할 커패시터(C14h), 분할 커패시터(C14g), 분할 커패시터(C14f), 분할 커패시터(C14e), 분할 커패시터(C14d), 분할 커패시터(C14c), 분할 커패시터(C14b) 및 분할 커패시터(C14a)는, 분할 커패시터(C11a)가 배치되어 있는 측으로부터 이 순서대로 배치되어 있다.
짝수 컬럼 영역(ECA)에 있어서, 분할 커패시터(C14b)가 배치되지 않은 측의 분할 커패시터(C14a)의 옆에는, NMOS 트랜지스터(NT11) 및 NMOS 트랜지스터(NT12)가 배치되어 있다. 보다 구체적으로, 분할 트랜지스터(NT1lb), 분할 트랜지스터(NT12b), 분할 트랜지스터(NT12a) 및 분할 트랜지스터(NT11a)는, 분할 커패시터(C14a)가 배치되어 있는 측으로부터 이 순서대로 배치되어 있다.
이와 같이, 짝수 컬럼 영역(ECA)에 있어서, 커패시터(C11∼C14), 스위치(SW13), 스위치군(SW15), NMOS 트랜지스터(NT11) 및 NMOS 트랜지스터(NT12)는, 예를 들어 일직선 상에 배치되어 있다.
도 7에 나타낸 바와 같이, 홀수 컬럼 영역(OCA)에 있어서, 커패시터(C12) 및 커패시터(C13)는, 스위치(SW14)를 사이에 두고 대향하여 배치되어 있다. 커패시터(C13)의 분할 용량인 분할 커패시터(C13a∼C13e)는, 홀수 컬럼 영역(OCA)의 소정의 범위 내로 집약되어 있다. 보다 구체적으로, 커패시터(C12) 및 분할 커패시터(C13e)는, 스위치(SW14)를 사이에 두고 대향하여 배치되어 있다. 분할 커패시터(C13e), 분할 커패시터(C13d), 분할 커패시터(C13c), 분할 커패시터(C13b) 및 분할 커패시터(C13a)는, 커패시터(C12)가 배치되어 있는 측으로부터 이 순서대로 배치되어 있다. 분할 커패시터(C13e) 및 분할 커패시터(C13d)의 사이에는, 스위치(SW13d)가 배치되어 있다. 분할 커패시터(C13d) 및 분할 커패시터(C13c)의 사이에는, 스위치(SW13c)가 배치되어 있다. 분할 커패시터(C13c) 및 분할 커패시터(C13b)의 사이에는, 스위치(SW13b)가 배치되어 있다. 분할 커패시터(C13b) 및 분할 커패시터(C13a)의 사이에는, 스위치(SW13a)가 배치되어 있다.
홀수 컬럼 영역(OCA)에 있어서, 분할 커패시터(C13b)가 배치되지 않은 측의 분할 커패시터(C13a)의 옆에는, 스위치(SW13)를 사이에 두고 커패시터(C14)의 분할 용량의 일부가 배치되어 있다. 이와 같이, 분할 커패시터(C13a∼C13e), 스위치(SW15a∼SW15d), 스위치(SW14) 및 스위치(SW13)를 소정의 범위 내로 집약하여 배치함으로써, 배선의 번잡함이나 각 소자 사이에 생기는 기생 용량의 억제가 도모되어 있다.
보다 구체적으로, 홀수 컬럼 영역(OCA)에 있어서, 커패시터(C14)의 분할 용량인 분할 커패시터(C14j), 분할 커패시터(C14i), 분할 커패시터(C14h) 및 분할 커패시터(C14g)는, 분할 커패시터(C13a)가 배치되어 있는 측으로부터 이 순서대로 배치되어 있다.
홀수 컬럼 영역(OCA)에 있어서, 분할 커패시터(C14h)가 배치되지 않은 측의 분할 커패시터(C14g)의 옆에는, 커패시터(C11)가 배치되어 있다. 보다 구체적으로, 커패시터(C11)의 분할 용량인 분할 커패시터(C11d), 분할 커패시터(C11c), 분할 커패시터(C1lb) 및 분할 커패시터(C11a)는, 분할 커패시터(C14g)가 배치되어 있는 측으로부터 이 순서대로 배치되어 있다.
홀수 컬럼 영역(OCA)에 있어서, 분할 커패시터(C1lb)가 배치되지 않은 측의 분할 커패시터(C11a)의 옆에는, 커패시터(C14)의 나머지 분할 용량이 배치되어 있다. 보다 구체적으로, 커패시터(C14)의 나머지부인 분할 커패시터(C14f), 분할 커패시터(C14e), 분할 커패시터(C14d), 분할 커패시터(C14c), 분할 커패시터(C14b) 및 분할 커패시터(C14a)는, 분할 커패시터(C11a)가 배치되어 있는 측으로부터 이 순서대로 배치되어 있다.
홀수 컬럼 영역(OCA)에 있어서, 분할 커패시터(C14b)가 배치되지 않은 측의 분할 커패시터(C14a)의 옆에는, NMOS 트랜지스터(NT11) 및 NMOS 트랜지스터(NT12)가 배치되어 있다. 보다 구체적으로, 분할 트랜지스터(NT12a), 분할 트랜지스터(NT12b), 분할 트랜지스터(NT1lb) 및 분할 트랜지스터(NT11a)는, 분할 커패시터(C14a)가 배치되어 있는 측으로부터 이 순서대로 배치되어 있다.
이와 같이, 홀수 컬럼 영역(OCA)에 있어서, 커패시터(C11∼C14), 스위치(SW13), 스위치군(SW15), NMOS 트랜지스터(NT11) 및 NMOS 트랜지스터(NT12)는, 예를 들어 일직선 상에 배치되어 있다.
도 7에 나타낸 바와 같이, 짝수 컬럼 영역(ECA)에 있어서, 분할 커패시터(C11a∼C11d)의 개수는 4개이며, 커패시터(C12)의 개수는 1개이며, 분할 커패시터(C13a∼C13e)의 개수는 5개이며, 분할 커패시터(C14a∼C14j)의 개수는 10개이다. 따라서, 짝수 컬럼 영역(ECA)에 있어서, 분할 커패시터(C11a∼C11d)(제1 분할 용량의 일례), 커패시터(C12)(제2 용량의 일례), 및 분할 커패시터(C13a∼C13e)(제3 분할 용량의 일례)의 합계 수(10개)는, 분할 커패시터(C14a∼C14j)(제4 분할 용량의 일례)의 총수와 같다.
또한, 홀수 컬럼 영역(OCA)에 있어서, 분할 커패시터(C11a∼C11d)의 개수는 4개이며, 커패시터(C12)의 개수는 1개이며, 분할 커패시터(C13a∼C13e)의 개수는 5개이며, 분할 커패시터(C14a∼C14j)의 개수는 10개이다. 따라서, 홀수 컬럼 영역(OCA)에 있어서, 분할 커패시터(C11a∼C11d)(제5 분할 용량의 일례), 커패시터(C12)(제6 용량의 일례), 및 분할 커패시터(C13a∼C13e)(제7 분할 용량의 일례)의 합계 수(10개)는, 분할 커패시터(C14a∼C14j)(제8 용량의 일례)의 총수와 같다.
짝수 컬럼 영역(ECA)에 있어서의 분할 커패시터(C11a∼C11d), 커패시터(C12), 분할 커패시터(C13a∼C13e) 및 분할 커패시터(C14a∼C14j)의 합계 수(20개)는, 홀수 컬럼 영역(OCA)에 있어서의 분할 커패시터(C11a∼C11d), 커패시터(C12), 분할 커패시터(C13a∼C13e) 및 분할 커패시터(C14a∼C14j)의 합계 수(20개)와 같다.
짝수 컬럼 영역(ECA)에 있어서의 분할 커패시터(C11a∼C11d)의 각각, 커패시터(C12), 분할 커패시터(C13a∼C13e)의 각각 및 분할 커패시터(C14a∼C14j)의 각각, 홀수 컬럼 영역(OCA)에 있어서의 분할 커패시터(C11a∼C11d)의 각각, 커패시터(C12), 분할 커패시터(C13a∼C13e)의 각각 및 분할 커패시터(C14a∼C14j)의 각각은, 서로 같은 용량값을 갖고 있다.
이와 같이, 차동 앰프(201)의 차동쌍을 구성하는 NMOS 트랜지스터(NT11) 및 NMOS 트랜지스터(NT12)에 접속되는 입력 용량은, 같은 개수의 커패시터로 분할되어 있다. 이에 의해, 차동 앰프(201)의 차동쌍에 접속되는 용량의 밸런스가 확보되어 있다. 또한, 전원(VDD1)의 변동을 차동 앰프(201)의 차동쌍에 균등하게 영향을 주도록 할 수 있다. 이에 의해, 전원 전압 변동 제거비(Power Supply Rejection Ratio: PSRR)의 향상이 도모되어 있다. 나아가, 비교기(121)에 설치된 스위치(SW11) 및 스위치(SW12)에서 발생하는 리크(leak) 전류에 기초한 전압 변동이 NMOS 트랜지스터(NT11) 및 NMOS 트랜지스터(NT12)에서 동일하게 할 수 있다. 이에 의해, 촬상 소자(1)는, 비교기(121)의 비교 동작에 해당 리크 전류가 영향을 주는 것을 방지할 수 있다.
촬상 소자(1)가 형성되는 반도체 칩의 크기 제한에 의해, 짝수 컬럼 영역(ECA) 및 홀수 컬럼 영역(OCA)은, 서로 인접하여 설치된다. 이 때문에, 짝수 컬럼 영역(ECA)에 형성되는 각 소자와, 홀수 컬럼 영역(OCA)에 형성되는 각 소자의 사이에는, 기생 용량이 발생한다.
도 7에 나타낸 바와 같이, 짝수 컬럼 영역(ECA)의 분할 트랜지스터(NT11a)의 게이트와, 홀수 컬럼 영역(OCA)의 분할 트랜지스터(NT11a)의 게이트의 사이에는, 기생 용량(Cp1)이 발생하고 있다. 짝수 컬럼 영역(ECA)의 분할 트랜지스터(NT12a)의 게이트와, 홀수 컬럼 영역(OCA)의 분할 트랜지스터(NT1lb)의 게이트의 사이에는, 기생 용량(Cp2)이 발생하고 있다. 짝수 컬럼 영역(ECA)의 분할 트랜지스터(NT12b)의 게이트와, 홀수 컬럼 영역(OCA)의 분할 트랜지스터(NT12b)의 게이트의 사이에는, 기생 용량(Cp3)이 발생하고 있다. 짝수 컬럼 영역(ECA)의 분할 트랜지스터(NT1lb)의 게이트와, 홀수 컬럼 영역(OCA)의 분할 트랜지스터(NT12a)의 게이트의 사이에는, 기생 용량(Cp4)이 발생하고 있다.
짝수 컬럼 영역(ECA)의 분할 커패시터(C14a)와, 홀수 컬럼 영역(OCA)의 분할 커패시터(C14a)의 사이에는, 기생 용량(Cp5)이 발생하고 있다. 짝수 컬럼 영역(ECA)의 분할 커패시터(C14b)와, 홀수 컬럼 영역(OCA)의 분할 커패시터(C14b)의 사이에는, 기생 용량(Cp6)이 발생하고 있다. 짝수 컬럼 영역(ECA)의 분할 커패시터(C14c)와, 홀수 컬럼 영역(OCA)의 분할 커패시터(C14c)의 사이에는, 기생 용량(Cp7)이 발생하고 있다. 짝수 컬럼 영역(ECA)의 분할 커패시터(C14d)와, 홀수 컬럼 영역(OCA)의 분할 커패시터(C14d)의 사이에는, 기생 용량(Cp8)이 발생하고 있다. 짝수 컬럼 영역(ECA)의 분할 커패시터(C14e)와, 홀수 컬럼 영역(OCA)의 분할 커패시터(C14e)의 사이에는, 기생 용량(Cp9)이 발생하고 있다. 짝수 컬럼 영역(ECA)의 분할 커패시터(C14f)와, 홀수 컬럼 영역(OCA)의 분할 커패시터(C14f)의 사이에는, 기생 용량(Cp10)이 발생하고 있다.
짝수 컬럼 영역(ECA)의 분할 커패시터(C14g)와, 홀수 컬럼 영역(OCA)의 분할 커패시터(C11a)의 사이에는, 기생 용량(Cp11)이 발생하고 있다. 짝수 컬럼 영역(ECA)의 분할 커패시터(C14h)와, 홀수 컬럼 영역(OCA)의 분할 커패시터(C1lb)의 사이에는, 기생 용량(Cp12)이 발생하고 있다. 짝수 컬럼 영역(ECA)의 분할 커패시터(C14i)와, 홀수 컬럼 영역(OCA)의 분할 커패시터(C11c)의 사이에는, 기생 용량(Cp13)이 발생하고 있다. 짝수 컬럼 영역(ECA)의 분할 커패시터(C11a)와, 홀수 컬럼 영역(OCA)의 분할 커패시터(C11d)의 사이에는, 기생 용량(Cp14)이 발생하고 있다.
짝수 컬럼 영역(ECA)의 분할 커패시터(C1lb)와, 홀수 컬럼 영역(OCA)의 분할 커패시터(C14g)의 사이에는, 기생 용량(Cp15)이 발생하고 있다. 짝수 컬럼 영역(ECA)의 분할 커패시터(C11c)와, 홀수 컬럼 영역(OCA)의 분할 커패시터(C14h)의 사이에는, 기생 용량(Cp16)이 발생하고 있다. 짝수 컬럼 영역(ECA)의 분할 커패시터(C11d)와, 홀수 컬럼 영역(OCA)의 분할 커패시터(C14i)의 사이에는, 기생 용량(Cp17)이 발생하고 있다. 짝수 컬럼 영역(ECA)의 분할 커패시터(C14j)와, 홀수 컬럼 영역(OCA)의 분할 커패시터(C14j)의 사이에는, 기생 용량(Cp18)이 발생하고 있다.
짝수 컬럼 영역(ECA)의 분할 커패시터(C13a)와, 홀수 컬럼 영역(OCA)의 분할 커패시터(C13a)의 사이에는, 기생 용량(Cp19)이 발생하고 있다. 짝수 컬럼 영역(ECA)의 분할 커패시터(C13b)와, 홀수 컬럼 영역(OCA)의 분할 커패시터(C13b)의 사이에는, 기생 용량(Cp20)이 발생하고 있다. 짝수 컬럼 영역(ECA)의 분할 커패시터(C13c)와, 홀수 컬럼 영역(OCA)의 분할 커패시터(C13c)의 사이에는, 기생 용량(Cp21)이 발생하고 있다. 짝수 컬럼 영역(ECA)의 분할 커패시터(C13d)와, 홀수 컬럼 영역(OCA)의 분할 커패시터(C13d)의 사이에는, 기생 용량(Cp22)이 발생하고 있다. 짝수 컬럼 영역(ECA)의 분할 커패시터(C13e)와, 홀수 컬럼 영역(OCA)의 분할 커패시터(C13e)의 사이에는, 기생 용량(Cp23)이 발생하고 있다. 짝수 컬럼 영역(ECA)의 커패시터(C12), 홀수 컬럼 영역(OCA)의 커패시터(C12)과의 사이에는, 기생 용량(Cp24)이 발생하고 있다.
그런데, 예를 들어, 홀수 컬럼 영역(OCA)에 있어서의 화소 신호(VSL)로부터의 큰 진폭의 어그레서(aggressor)가, 인접 컬럼인 짝수 컬럼 영역(ECA)에 설치된 차동 앰프(201)의 차동쌍의 좌우의 용량에 언밸런스하게 간섭한 것으로 한다. 이 경우, 해당 어그레서가 차동 앰프(201)의 차동쌍에 의해 제거되지 않고 크로스토크로서 화질 열화로 이어진다. 본 실시형태에 따른 촬상 소자(1)에 설치된 비교기(121)에서는, 스위칭 용량으로서 기능하는 커패시터(C13)는, 화소 신호(VSL)에 대한 입력 용량으로서 기능하거나, 참조 신호(RAMP)에 대한 입력 용량으로서 기능한다. 이 때문에, 차동 앰프(201)의 차동쌍의 좌우의 용량에 인접 컬럼에서의 화소 신호(VSL)로부터의 큰 진폭의 어그레서를 항상 완전하게 균형맞추기는 극히 곤란하다.
이에, 본 실시형태에 따른 촬상 소자(1)는, 차동 앰프(201)의 차동쌍의 각각의 용량의 배치를 짝수 컬럼 영역(ECA)과 홀수 컬럼 영역(OCA)에서 다르게 하고 있다. 이에 의해, 스위칭 용량으로서 기능하는 커패시터(C13)의 전부 또는 일부가 화소 신호(VSL) 및 참조 신호(RAMP)에 대한 입력 용량으로서 부가된다 하더라도, 차동 앰프(201)의 차동쌍에 대해, 이웃 화소 신호(VSL)의 큰 진폭 어그레서의 간섭 언밸런스의 절대값이 두드러지게 커지지 않도록 되어 있다.
보다 구체적으로는, 홀수 컬럼 영역(OCA)에 있어서의 분할 커패시터(C11a∼C11d)(제5 분할 용량의 일례)는, 짝수 컬럼 영역(ECA)에 있어서의 분할 커패시터(C11a∼C11d)(제1 분할 용량의 일례)에 대향하는 개수와, 짝수 컬럼 영역(ECA)에 있어서의 분할 커패시터(C14a∼C14j)(제4 분할 용량의 일례)에 대향하는 개수가 다르게 배치되어 있다. 도 7에 나타내는 구성예에서는, 홀수 컬럼 영역(OCA)에 있어서의 분할 커패시터(C11a∼C11d) 중의 3개의 분할 커패시터(C11a∼C11c)가 짝수 컬럼 영역(ECA)에 있어서 NMOS 트랜지스터(NT12)에 접속된 분할 커패시터(C14g∼C14i)에 대향하여 배치되어 있다. 또한, 홀수 컬럼 영역(OCA)에 있어서의 분할 커패시터(C11a∼C11d) 중의 1개의 분할 커패시터(C11d)가, 짝수 컬럼 영역(ECA)에 있어서 NMOS 트랜지스터(NT11)에 접속된 분할 커패시터(C11a)에 대향하여 배치되어 있다.
분할 커패시터(C11a∼C11d), 커패시터(C12) 및 분할 커패시터(C13a∼C13e)는, 병렬로 접속되어 있다. 또한, 분할 커패시터(C14a∼C14j)는, 병렬로 접속되어 있다. 이 때문에, 분할 커패시터끼리가 대향하는 개수는, 해당 분할 커패시터로 구성되는 커패시터끼리가 대향하는 면적으로 볼 수도 있다. 따라서, 홀수 컬럼 영역(OCA)의 커패시터(C11)(제5 용량의 일례)는, 짝수 컬럼 영역(ECA)의 커패시터(C11)(제1 용량의 일례)와 커패시터(C14)(제4 용량의 일례)에 다른 면적으로 대향하여 배치되어 있다. 짝수 컬럼 영역(ECA) 및 홀수 컬럼 영역(OCA)에 있어서 복수의 커패시터의 배치를 다르게 하는 것에 의한 작용 및 효과의 상세 내용에 대해서는 후술한다.
<비교기의 동작>
다음으로, 도 8 및 도 9의 타이밍 차트를 참조하여, 비교기(121)의 동작에 대해 설명한다. 도 8은, 구동 신호(AZSW1), 참조 신호(RAMP), 화소 신호(VSL), 노드(VSH), 노드(HiZ), 및 출력 신호(OUT1)의 타이밍 차트를 나타내고 있다. 도 9는, 도 8 중에 나타내는 시각(t5) 내지 시각(t8)에 있어서의 노드(HiZ)의 파형 예를 나타내고 있다.
시각(t1)에 있어서, 구동 신호(AZSW1)가 하이 레벨로 설정된다. 도시는 생략하지만, 구동 신호(AZSW1)가 하이 레벨로 설정되는 것과 거의 동시에, 촬상 소자(1)에서의 촬상 시의 게인에 기초하여, 스위치(SW13), 스위치(SW14) 및 스위치(15a∼15d) 중 어느 하나의 스위치가 오프 상태로 설정되며, 잔여 스위치가 온 상태로 설정된다. 본 실시형태에서는, 6개의 게인 모드에 대응할 수 있게 되어 있다. 6개의 게인 모드 중, 최저 레벨의 게인 모드의 경우는, 스위치(SW13)가 오프 상태로 설정된다. 또한, 최저 레벨측에서부터 세어 2번째의 게인 모드의 경우는, 스위치(SW15a)가 오프 상태로 설정된다. 또한, 최저 레벨측에서부터 세어 3번째의 게인 모드의 경우는, 스위치(SW15b)가 오프 상태로 설정된다. 또한, 최저 레벨측에서부터 세어 4번째의 게인 모드의 경우는, 스위치(SW15c)가 오프 상태로 설정된다. 또한, 최저 레벨측에서부터 세어 5번째의 게인 모드의 경우는, 스위치(SW15d)가 오프 상태로 설정된다. 또한, 최저 레벨측에서부터 세어 6번째, 즉 최고 레벨의 게인 모드의 경우는, 스위치(SW14)가 오프 상태로 설정된다.
그리고, 스위치(SW11) 및 스위치(SW12)가 온 되고, NMOS 트랜지스터(NT11)의 드레인과 게이트, 및 NMOS 트랜지스터(NT12)의 드레인과 게이트가 접속된다. 또한, 참조 신호(RAMP)가 소정의 리셋 레벨로 설정된다. 또한, 판독 대상이 되는 단위 화소(P)의 FD(153)가 리셋되어, 화소 신호(VSL)가 리셋 레벨로 설정된다.
이에 의해, 차동 앰프(201)의 오토 제로 동작이 개시된다. 즉, NMOS 트랜지스터(NT11)의 드레인 및 게이트, 및 NMOS 트랜지스터(NT12)의 드레인 및 게이트가, 소정의 같은 전압(이하, 기준 전압이라고 칭함)으로 수속한다. 이에 의해, 노드(HiZ) 및 노드(VSH)의 전압이 기준 전압으로 설정된다.
다음으로, 시각(t2)에 있어서, 구동 신호(AZSW1)가 로우 레벨로 설정되고, 스위치(SW11) 및 스위치(SW12)가 오프한다. 이에 의해, 차동 앰프(201)의 오토 제로 동작이 종료한다. 노드(HiZ)의 전압은, 화소 신호(VSL) 및 참조 신호(RAMP)가 변화되지 않기 때문에, 기준 전압인 채로 유지된다. 또한, 노드(VSH)의 전압은, 커패시터(C14)에 축적된 전하에 의해 기준 전압인 채로 유지된다.
시각(t3)에 있어서, 참조 신호(RAMP)의 전압이 리셋 레벨로부터 소정의 값만큼 낮춰진다. 이에 의해, 노드(HiZ)의 전압이 저하되고, 노드(VSH)의 전압(기준 전압)을 하회하며, 차동 앰프(201)의 출력 신호(OUT1)가 로우 레벨로 된다.
시각(t4)에 있어서, 참조 신호(RAMP)가 증가를 개시한다. 이에 맞추어, 노드(HiZ)의 전압도 증가한다. 또한, 카운터(122)가, 카운트를 시작한다.
그 후, 노드(HiZ)의 전압이 노드(VSH)의 전압(기준 전압)을 상회하였을 때, 차동 앰프(201)의 출력 신호(OUT1)가 반전하고, 하이 레벨로 된다. 그리고, 출력 신호(OUT1)가 하이 레벨로 반전하였을 때의 카운터(122)의 카운트값이, P상(리셋 레벨)의 화소 신호(VSL)의 값으로서 래치(123)에 보관 유지된다.
시각(t5)에 있어서, 참조 신호(RAMP)의 전압이 리셋 전압으로 설정된다. 또한, 단위 화소(P)의 전송 트랜지스터(152)가 온 상태로 이행하고, 노광 기간 중에 포토 다이오드(151)에 축적된 전하가 FD(153)로 전송되며, 화소 신호(VSL)가 신호 레벨로 설정된다. 이에 의해, 노드(HiZ)의 전압이 신호 레벨에 대응하는 값만큼 저하하고, 노드(VSH)의 전압(기준 전압)을 하회하며, 차동 앰프(201)의 출력 신호(OUT1)가 로우 레벨로 반전한다.
시각(t6)에 있어서, 시각(t3)과 마찬가지로, 참조 신호(RAMP)의 전압이 리셋 레벨로부터 소정의 값만큼 낮춰진다. 이에 의해, 노드(HiZ)의 전압이 더 저하된다.
시각(t7)에 있어서, 시각(t4)과 마찬가지로, 참조 신호(RAMP)가 증가를 개시한다. 이에 맞추어, 노드(HiZ)의 전압도 선형 증가한다. 또한, 카운터(122)가, 카운트를 개시한다.
그 후, 노드(HiZ)의 전압이 노드(VSH)의 전압(기준 전압)을 상회하였을 때, 차동 앰프(201)의 출력 신호(OUT1)가 반전하고, 하이 레벨로 된다. 그리고, 출력 신호(OUT1)가 하이 레벨로 반전하였을 때의 카운터(122)의 카운트값이, D상(신호 레벨)의 화소 신호(VSL)의 값으로서 래치(123)에 보관 유지된다. 또한, 래치(123)는, D상의 화소 신호(VSL)와, 시각(t4)과 시각(t5)의 사이에 읽어내어진 P상의 화소 신호(VSL)와의 차분을 취함으로써, 상관 이중 샘플링을 행한다. 이와 같이 하여, 화소 신호(VSL)의 AD 변환이 행하여진다.
그 후, 시각(t8) 이후에 있어서, 시각(t1)~시각(t7)과 마찬가지의 동작이 반복된다. 또한, 시각(t8) 이후에 있어서도, 구동 신호(AZSW1)가 하이 레벨로 설정되는 것과 거의 동시에, 촬상 소자(1)에서의 촬상 시의 게인에 기초하여, 스위치(SW13), 스위치(SW14) 및 스위치(15a∼15d) 중 어느 하나의 스위치가 오프 상태로 설정되며, 잔여의 스위치가 온 상태로 설정된다.
이에 의해, 전원(VDD1)의 전압을 낮춤으로써, ADC군(12)의 소비 전력을 낮추고, 그 결과, 촬상 소자(1)의 소비 전력을 낮출 수 있다.
차동 앰프의 차동쌍의 일방에 화상 신호를 입력하고, 해당 차동쌍의 타방에 참조 신호를 입력하는 종래의 비교기에서는, 참조 신호와 화소 신호가 비교되고, 그 비교 결과가 출력 신호로서 출력된다. 이 때, 출력 신호의 반전 시의 차동 앰프의 입력 전압(참조 신호 및 화소 신호의 전압)은, 화소 신호의 전압에 의해 변동한다. 따라서, 예를 들어, 종래 기술의 비교기의 구동용의 전원 전압을 낮추면, 출력 신호의 반전 시의 차동 앰프의 입력 전압이, 비교기의 입력 다이나믹 레인지를 초과하여, AD 변환의 선형성을 확보할 수 없게 될 우려가 있다.
이에 대해, 본 실시형태에 있어서의 비교기(121)에서는, 상술한 바와 같이, 화소 신호(VSL)와 참조 신호(RAMP)를 입력 용량을 거쳐 가산한 신호의 전압(노드(HiZ)의 전압)과, 노드(VSH)의 전압(기준 전압)과의 비교 결과가, 출력 신호(OUT1)로서 출력된다. 이 때, 도 9에 나타낸 바와 같이, 출력 신호(OUT1)의 반전 시의 차동 앰프(201)의 입력 전압(노드(HiZ) 및 노드(VSH)의 전압)은, 변동하지 않고 일정하게 된다.
또한, 촬상 소자(1)에서는, 참조 신호(RAMP)가 변화하는 방향이, 종래 기술의 비교기의 참조 신호와 반대이며, 화소 신호(VSL)와 역방향으로 변화된다. 여기서, 화소 신호(VSL)와 역방향으로 변화된다는 것은, 화소 신호(VSL)가 신호 성분이 커짐에 따라 변화되는 방향과 역방향으로 변화하는 것을 말한다. 예를 들어, 이 예에서는, 화소 신호(VSL)는, 신호 성분이 커짐에 따라 부의 방향으로 변화하는데 대해, 참조 신호(RAMP)는 그 반대의 정의 방향으로 변화하고 있다. 따라서, 노드(HiZ)의 전압(차동 앰프(201)의 입력 전압)은, 화소 신호(VSL)와 종래 기술의 참조 신호와의 차분에 대응하는 전압이 된다.
이와 같이, 출력 신호(OUT1)의 반전 시의 차동 앰프(201)의 입력 전압이 일정하게 되기 때문에, 차동 앰프(201)의 입력 다이나믹 레인지를 좁게 할 수 있다.
따라서, 비교기(121)의 구동용의 전원(VDD1)의 전압을, 종래 기술의 비교기보다 낮출 수 있고, 그 결과, ADC군(12)의 소비 전력을 낮추어, 촬상 소자(1)의 소비 전력을 낮출 수 있다.
다음으로, 본 실시형태에 따른 촬상 소자(1)의 작용 및 효과에 대해 도 4를 참조하면서 도 10 내지 도 12를 이용하여 설명한다. 도 10 내지 도 12에서는, 홀수 컬럼 영역(OCA)으로부터 짝수 컬럼 영역(ECA)으로의 간섭이 굵은 화살표로 표시되어 있다.
(제1 간섭 예)
도 10은, 스위치(SW13)가 오프 상태이며, 스위치(SW13) 이외의 스위치가 온 상태의 경우에 있어서의, 홀수 컬럼 영역(OCA)으로부터 짝수 컬럼 영역(ECA)으로의 간섭 상태를 모식적으로 나타내고 있다. 즉, 도 10은, 스위칭 용량으로서 기능하는 커패시터(C13)의 모두를 참조 신호(RAMP)에 대한 입력 용량으로 한 경우에서의, 해당 간섭의 상태를 모식적으로 나타내고 있다.
도 10에 나타낸 바와 같이, 스위치(SW13)가 오프 상태인 경우, 화소 신호(VSL)에 대한 입력 용량은, 커패시터(C11)(분할 커패시터(C11a∼C11d))뿐이다. 이 때문에, 홀수 컬럼 영역(OCA)의 분할 커패시터(C11a∼C11c)의 전압 변동은, 짝수 컬럼 영역(ECA)의 분할 커패시터(C14g∼C14i)에 영향을 준다. 또한, 홀수 컬럼 영역(OCA)의 분할 커패시터(C11d)의 전압 변동은, 짝수 컬럼 영역(ECA)의 분할 커패시터(C11a)에 영향을 준다. 그 결과, 홀수 컬럼 영역(OCA)에서의 큰 진폭 어그레서는, 짝수 컬럼 영역(ECA)의 차동 앰프(201)의 NMOS 트랜지스터(NT11) 및 NMOS 트랜지스터(NT12)에 1:3의 비율로 영향을 준다. 이 때문에, 홀수 컬럼 영역(OCA)에서의 큰 진폭 어그레서로부터 짝수 컬럼 영역(ECA)의 차동 앰프(201)의 차동쌍에 대한 간섭의 언밸런스는, -2(=1-3)가 된다.
한편, 홀수 컬럼 영역(OCA)에 있어서의 차동 앰프(201)의 분할 트랜지스터(NT11a)의 게이트는, 짝수 컬럼 영역(ECA)에 있어서의 차동 앰프(201)의 분할 트랜지스터(NT11a)에 영향을 준다. 또한, 홀수 컬럼 영역(OCA)에 있어서의 차동 앰프(201)의 분할 트랜지스터(NT1lb)의 게이트는, 짝수 컬럼 영역(ECA)에 있어서의 차동 앰프(201)의 분할 트랜지스터(NT12a)에 영향을 준다. 이 때문에, 짝수 컬럼 영역(ECA)에 있어서의 차동 앰프(201)의 MOS 트랜지스터(NT11)의 게이트 전압 변동은, 짝수 컬럼 영역(ECA)에 있어서의 차동 앰프(201)의 차동쌍에 의해 제거된다.
상술한 식 (1)로부터, 스위치(SW13)가 오프 상태인 경우, 화소 신호(VSL)에 대한 입력 감쇠 게인(Ainv)은, 「(C11a+C1lb+C11c+C11d)/ΣC」가 된다. 본 실시형태에서는, 분할 커패시터(C11a∼C11d), 커패시터(C12), 분할 커패시터(C13a∼C13e) 및 분할 커패시터(C14a∼C14i)는, 같은 용량값을 갖고 있다. 이 때문에, 화소 신호(VSL)의 신호 감쇠량은, 4/10가 된다. 따라서, 화소 신호(VSL) 환산 언밸런스(즉, 최종적인 노이즈)는, -5.0(=-2/(4/10))이 된다.
(제2 간섭 예)
도 11은, 스위치(SW15b)가 오프 상태이며, 스위치(SW15b) 이외의 스위치가 온 상태인 경우에서의, 홀수 컬럼 영역(OCA)으로부터 짝수 컬럼 영역(ECA)으로의 간섭의 상태를 모식적으로 나타내고 있다. 즉, 도 11은, 스위칭 용량으로서 기능하는 커패시터(C13)를 구성하는 분할 커패시터의 2/5를 화소 신호(VSL)에 대한 입력 용량으로 하고, 해당 분할 커패시터의 3/5을 참조 신호(RAMP)에 대한 입력 용량으로 한 경우의 해당 간섭의 상태를 모식적으로 나타내고 있다.
도 11에 나타낸 바와 같이, 스위치(SW15b)가 오프 상태인 경우, 화소 신호(VSL)에 대한 입력 용량은, 커패시터(C11)(분할 커패시터(C11a∼C11d)) 및 커패시터(C13)를 구성하는 분할 커패시터(C13a, C13b)이다. 이 때문에, 홀수 컬럼 영역(OCA)의 분할 커패시터(C11a∼C11c)의 전압 변동은, 짝수 컬럼 영역(ECA)의 분할 커패시터(C14g∼C14i)에 영향을 준다. 또한, 홀수 컬럼 영역(OCA)의 분할 커패시터(C11d)의 전압 변동은, 짝수 컬럼 영역(ECA)의 분할 커패시터(C11a)에 영향을 준다. 또한, 분할 커패시터(C13a, C13b)의 전압 변동은, 짝수 컬럼 영역(ECA)의 분할 커패시터(C13a, C13b)에 영향을 준다. 그 결과, 홀수 컬럼 영역(OCA)에서의 큰 진폭 어그레서는, 짝수 컬럼 영역(ECA)의 차동 앰프(201)의 NMOS 트랜지스터(NT11) 및 NMOS 트랜지스터(NT12)에 3:3의 비율로 영향을 준다. 이 때문에, 홀수 컬럼 영역(OCA)에서의 큰 진폭 어그레서로부터 짝수 컬럼 영역(ECA)의 차동 앰프(201)의 차동쌍에 대한 간섭의 언밸런스는, 0(=3-3)이 된다.
한편, 홀수 컬럼 영역(OCA)에 있어서의 차동 앰프(201)의 분할 트랜지스터(NT11a)의 게이트는, 짝수 컬럼 영역(ECA)에 있어서의 차동 앰프(201)의 분할 트랜지스터(NT11a)에 영향을 준다. 또한, 홀수 컬럼 영역(OCA)에 있어서의 차동 앰프(201)의 분할 트랜지스터(NT1lb)의 게이트는, 짝수 컬럼 영역(ECA)에 있어서의 차동 앰프(201)의 분할 트랜지스터(NT12a)에 영향을 준다. 이 때문에, 짝수 컬럼 영역(ECA)에 있어서의 차동 앰프(201)의 MOS 트랜지스터(NT11)의 게이트 전압 변동은, 짝수 컬럼 영역(ECA)에 있어서의 차동 앰프(201)의 차동쌍에 의해 제거된다.
상술한 식 (1)로부터, 스위치(SW13)가 오프 상태인 경우, 화소 신호(VSL)에 대한 입력 감쇠 게인(Ainv)은, 「(C11a+C1lb+C11c+C11d+C13a+C13b)/ΣC」가 된다. 이 때문에, 화소 신호(VSL)의 신호 감쇠량은, 6/10이 된다. 따라서, 화소 신호(VSL) 환산 언밸런스(즉, 최종적인 노이즈)는, 0.0(=0/(6/10))이 된다.
(제3 간섭 예)
도 12는, 스위치(SW14)가 오프 상태이며, 스위치(SW14) 이외의 스위치가 온 상태인 경우에 있어서의, 홀수 컬럼 영역(OCA)으로부터 짝수 컬럼 영역(ECA)으로의 간섭의 상태를 모식적으로 나타내고 있다. 즉, 도 12는, 스위칭 용량으로서 기능하는 커패시터(C13)를 구성하는 분할 커패시터의 모두를 화소 신호(VSL)에 대한 입력 용량으로 한 경우의 해당 간섭의 상태를 모식적으로 나타내고 있다.
도 12에 나타낸 바와 같이, 스위치(SW14)가 오프 상태인 경우, 화소 신호(VSL)에 대한 입력 용량은, 커패시터(C11)(분할 커패시터(C11a∼C11d)) 및 커패시터(C13)를 구성하는 분할 커패시터(C13a∼C13e)이다. 이 때문에, 홀수 컬럼 영역(OCA)의 분할 커패시터(C11a∼C11c)의 전압 변동은, 짝수 컬럼 영역(ECA)의 분할 커패시터(C14g∼C14i)에 영향을 준다. 또한, 홀수 컬럼 영역(OCA)의 분할 커패시터(C11d)의 전압 변동은, 짝수 컬럼 영역(ECA)의 분할 커패시터(C11a)에 영향을 준다. 나아가, 분할 커패시터(C13a∼C13e)의 전압 변동은, 짝수 컬럼 영역(ECA)의 분할 커패시터(C13a∼C13e)에 영향을 준다. 그 결과, 홀수 컬럼 영역(OCA)에서의 큰 진폭 어그레서는, 짝수 컬럼 영역(ECA)의 차동 앰프(201)의 NMOS 트랜지스터(NT11) 및 NMOS 트랜지스터(NT12)에 6:3의 비율로 영향을 준다. 이 때문에, 홀수 컬럼 영역(OCA)에서의 큰 진폭 어그레서로부터 짝수 컬럼 영역(ECA)의 차동 앰프(201)의 차동쌍에 대한 간섭의 언밸런스는, +3(=6-3)이 된다.
한편, 홀수 컬럼 영역(OCA)에 있어서의 차동 앰프(201)의 분할 트랜지스터(NT11a)의 게이트는, 짝수 컬럼 영역(ECA)에 있어서의 차동 앰프(201)의 분할 트랜지스터(NT11a)에 영향을 준다. 또한, 홀수 컬럼 영역(OCA)에 있어서의 차동 앰프(201)의 분할 트랜지스터(NT1lb)의 게이트는, 짝수 컬럼 영역(ECA)에 있어서의 차동 앰프(201)의 분할 트랜지스터(NT12a)에 영향을 준다. 이 때문에, 짝수 컬럼 영역(ECA)에 있어서의 차동 앰프(201)의 MOS 트랜지스터(NT11)의 게이트 전압 변동은, 짝수 컬럼 영역(ECA)에 있어서의 차동 앰프(201)의 차동쌍에 의해 제거된다.
상술한 식 (1)로부터, 스위치(SW13)가 오프 상태인 경우, 화소 신호(VSL)에 대한 입력 감쇠 게인(Ainv)은, 「(C11a+C1lb+C11c+C11d+C13a+C13b+C13c+C13d+C13e)/ΣC」가 된다. 이 때문에, 화소 신호(VSL)의 신호 감쇠량은, 9/10가 된다. 따라서, 화소 신호(VSL) 환산 언밸런스(즉, 최종적인 노이즈)는, +3.3(=+3/(9/10))이 된다.
그런데, 홀수 컬럼 영역(OCA)의 커패시터(C11)가, 짝수 컬럼 영역(ECA)의 커패시터(C11) 및 커패시터(C14)에 동일한 면적으로 대향하여 배치되어 있었던 것으로 한다. 또한, 제3 간섭 예와 마찬가지로, 스위치(SW14)가 오프 상태인 경우, 화소 신호(VSL)에 대한 입력 용량은, 커패시터(C11)(분할 커패시터(C11a∼C11d)) 및 커패시터(C13)를 구성하는 분할 커패시터(C13a∼C13e)이다. 이 때문에, 홀수 컬럼 영역(OCA)의 분할 커패시터(C11a, C1lb)의 전압 변동은, 짝수 컬럼 영역(ECA)의 분할 커패시터(C14h, C14i)에 영향을 준다. 또한, 홀수 컬럼 영역(OCA)의 분할 커패시터(C11c, C11d)의 전압 변동은, 짝수 컬럼 영역(ECA)의 분할 커패시터(C11a, C1lb)에 영향을 준다. 나아가, 분할 커패시터(C13a∼C13e)의 전압 변동은, 짝수 컬럼 영역(ECA)의 분할 커패시터(C13a∼C13e)에 영향을 준다. 그 결과, 홀수 컬럼 영역(OCA)에서의 큰 진폭 어그레서는, 짝수 컬럼 영역(ECA)의 차동 앰프(201)의 NMOS 트랜지스터(NT11) 및 NMOS 트랜지스터(NT12)에 7:2의 비율로 영향을 준다. 이 때문에, 홀수 컬럼 영역(OCA)에서의 큰 진폭 어그레서로부터 짝수 컬럼 영역(ECA)의 차동 앰프(201)의 차동쌍에 대한 간섭의 언밸런스는, +5(=7-2)이 된다. 따라서, 화소 신호(VSL) 환산 언밸런스(즉, 최종적인 노이즈)는, +5.5(=+5/(9/10))가 된다.
이와 같이, 홀수 컬럼 영역(OCA)의 커패시터(C11)가, 짝수 컬럼 영역(ECA)의 커패시터(C11) 및 커패시터(C14)에 동일한 면적으로 대향하여 배치되면, 화소 신호(VSL)에 대한 입력 용량 및 참조 신호(RAMP)에 대한 입력 용량이 변화됨으로써, 화소 신호(VSL) 환산 언밸런스가 커지게 된다.
이에 대해, 본 실시형태에서는, 홀수 컬럼 영역(OCA)의 커패시터(C11)가, 짝수 컬럼 영역(ECA)의 커패시터(C11) 및 커패시터(C14)에 다른 면적으로 대향하여 배치되어 있다. 이에 의해, 화소 신호(VSL)에 대한 입력 용량 및 참조 신호(RAMP)에 대한 입력 용량이 변화되더라도, 화소 신호(VSL) 환산 언밸런스는, -5.0 내지 +3.3의 범위로 억제된다.
이상 설명한 바와 같이, 본 실시형태에 따른 촬상 소자(1)는, 짝수 컬럼 영역(ECA)의 커패시터(C11) 및 커패시터(C14)에 다른 면적으로 대향하여 배치된, 홀수 컬럼 영역(OCA)의 커패시터(C11)를 구비하고 있다. 이에 의해, 촬상 소자(1)는, ADC(105)에 있어서의 크로스토크의 저감을 도모할 수 있다.
<본 실시형태의 변형예>
다음으로, 본 실시형태의 변형예에 의한 촬상 소자에 대해 도 13 내지 도 15를 이용하여 설명한다. 한편, 변형예의 설명에 있어서, 상기 실시 형태와 동일한 작용/기능을 나타내는 구성요소에는 동일한 부호를 붙여, 그 설명은 생략한다. 또한, 본 실시형태의 변형예에 의한 촬상 소자의 전체 구성은, 도 4에 나타내는 촬상 소자(1)와 마찬가지이다. 이 때문에, 본 실시형태의 변형예에 의한 촬상 소자의 전체 구성은, 필요에 따라 도 4에 나타내는 참조 부호를 이용하여 설명한다.
(변형예 1)
변형예 1에 따른 촬상 소자는, 차동 앰프의 차동쌍이 PMOS 트랜지스터로 구성되어 있는 점에 특징을 갖고 있다.
도 13에 나타낸 바와 같이, 비교기(121a)는, 비교기(121)와 비교하여, 차동 앰프(201) 대신에 차동 앰프(211)가 설치되어 있는 점이 다르다.
차동 앰프(211)는, PMOS 트랜지스터(PT31)~PMOS 트랜지스터(PT33), NMOS 트랜지스터(NT31), 및 NMOS 트랜지스터(NT32)를 구비하고 있다.
NMOS 트랜지스터(NT31)의 소스 및 NMOS 트랜지스터(NT32)의 소스는, 그라운드(GND1)에 접속되어 있다. NMOS 트랜지스터(NT31)의 드레인은, NMOS 트랜지스터(NT31)의 게이트, 및 PMOS 트랜지스터(PT31)의 드레인에 접속되어 있다. NMOS 트랜지스터(NT32)의 드레인은, PMOS 트랜지스터(PT32)의 드레인, 및 출력 신호(OUT1)의 출력 단자(T15)에 접속되어 있다. PMOS 트랜지스터(PT31)의 소스는, PMOS 트랜지스터(PT32)의 소스, 및 PMOS 트랜지스터(PT33)의 드레인에 접속되어 있다. PMOS 트랜지스터(PT33)의 소스는 전원(VDD1)에 접속되어 있다.
그리고, NMOS 트랜지스터(NT31) 및 NMOS 트랜지스터(NT32)에 의해 커런트 미러 회로가 구성되어 있다. 또한, PMOS 트랜지스터(PT31) 내지 PMOS 트랜지스터(PT33)에 의해, 차동의 비교부가 구성되어 있다. 즉, PMOS 트랜지스터(PT33)가, 입력 단자(T14)를 거쳐 외부로부터 입력되는 바이어스 전압(VG)에 의해 전류원으로서 동작하고, PMOS 트랜지스터(PT31) 및 PMOS 트랜지스터(PT32)가 차동 트랜지스터로서 동작한다. 도시는 생략하지만, PMOS 트랜지스터(PT31) 및 PMOS 트랜지스터(PT32)는 각각, 비교기(121)의 NMOS 트랜지스터(NT11) 및 NMOS 트랜지스터(NT12)과 마찬가지로, 병렬로 접속된 2개의 분할 트랜지스터로 구성되어 있다. 짝수 컬럼 영역 및 홀수 컬럼 영역에 있어서, 이 2개의 분할 트랜지스터를 도 7에 나타낸 것과 마찬가지로 배치함으로써, 차동 앰프(211)의 차동쌍에 있어서의 크로스토크의 저감을 도모할 수 있다.
PMOS 트랜지스터(PT31)의 게이트에는, 커패시터(C11), 커패시터(C12), 커패시터(C13), 스위치(SW13), 스위치(SW14) 및 스위치군(SW15)이 접속되어 있다. 커패시터(C11), 커패시터(C12), 커패시터(C13), 스위치(SW13), 스위치(SW14) 및 스위치군(SW15)의 접속 관계는, 비교기(121)에 설치된 커패시터(C11), 커패시터(C12), 커패시터(C13), 스위치(SW13), 스위치(SW14) 및 스위치군(SW15)의 접속 관계와 동일하다. 이 때문에, 해당 접속 관계의 설명은 생략한다.
PMOS 트랜지스터(PT32)의 게이트에는, 커패시터(C14)가 접속되어 있다. 커패시터(C14)의 구성은, 비교기(121)에 설치된 커패시터(C14)의 구성과 동일하다. 이 때문에, 커패시터(C14)의 구성 설명은 생략한다.
비교기(121a)는, 비교기(121)의 트랜지스터의 극성을 반대로 한 구성을 갖고 있고, 비교기(121)와 마찬가지의 동작을 행한다. 또한, 비교기(121a)를 이용함으로써, 비교기(121)를 사용한 경우와 마찬가지로, 전원(VDD1)의 전압을 낮출 수 있어, 저소비 전력화를 실현할 수 있다.
또한, 본 변형예에 의한 촬상 소자는, 짝수 컬럼 영역(ECA)의 커패시터(C11) 및 커패시터(C14)에 다른 면적으로 대향하여 배치된, 홀수 컬럼 영역(OCA)의 커패시터(C11)를 구비하고 있다. 이에 의해, 본 변형예에 의한 촬상 소자는, ADC(105)에 있어서의 크로스토크의 저감을 도모할 수 있다.
(변형예 2)
변형예 2에 따른 촬상 소자는, 차동 앰프가 2개의 차동쌍을 구비하고 있는 점에 특징을 갖고 있다.
도 14에 나타낸 바와 같이, 비교기(12lb)는, 차동 앰프(212)를 구비하고 있다. 차동 앰프(212)는, P형의 MOS(PMOS) 트랜지스터(PT11), PMOS 트랜지스터(PT12), 및 N형의 MOS(NMOS) 트랜지스터(NT11, NT12, NT13, NT21, NT22)를 구비하고 있다. 상세한 것은 후술하겠으나, NMOS 트랜지스터(NT11) 및 NMOS 트랜지스터(NT12) 및 NMOS 트랜지스터(NT21) 및 NMOS 트랜지스터(NT22)는 각각, 병렬로 접속된 2개의 분할 트랜지스터로 구성되어 있다.
PMOS 트랜지스터(PT11)의 소스 및 PMOS 트랜지스터(PT12)의 소스는, 전원(VDD1)에 접속되어 있다. PMOS 트랜지스터(PT11)의 드레인은, PMOS 트랜지스터(PT11, PT12)의 각각의 게이트 및 스위치(SW17, SW27)의 한 단자에 각각 접속되어 있다. 스위치(SW17)의 다른 단자는, NMOS 트랜지스터(NT11)의 드레인 및 스위치(SW11)의 한 단자에 접속되어 있다. PMOS 트랜지스터(PT12)의 드레인은, 출력 신호(OUT1)의 출력 단자(T15) 및 스위치(SW18, SW28)의 한 단자에 접속되어 있다. 스위치(SW18)의 다른 단자는, NMOS 트랜지스터(NT12)의 드레인 및 스위치(SW12)의 한 단자에 접속되어 있다. NMOS 트랜지스터(NT11)의 소스는, NMOS 트랜지스터(NT12, NT21, NT22)의 소스, 및 NMOS 트랜지스터(NT13)의 드레인에 접속되어 있다. NMOS 트랜지스터(NT13)의 소스는 그라운드(GND1)에 접속되어 있다.
그리고, PMOS 트랜지스터(PT11) 및 PMOS 트랜지스터(PT12)에 의해 커런트 미러 회로가 구성되어 있다. 또한, NMOS 트랜지스터(NT11), NMOS 트랜지스터(NT12) 및 NMOS 트랜지스터(NT13)에 의해, 차동의 비교부가 구성되어 있다. 즉, NMOS 트랜지스터(NT13)가, 입력 단자(T14)를 통해 외부로부터 입력되는 바이어스 전압(VG)에 의해 전류원으로서 동작하고, NMOS 트랜지스터(NT11) 및 NMOS 트랜지스터(NT12)가 차동 트랜지스터로서 동작한다. 또한, NMOS 트랜지스터(NT21), NMOS 트랜지스터(NT22) 및 NMOS 트랜지스터(NT13)에 의해, 차동의 비교부가 구성되어 있다. 즉, NMOS 트랜지스터(NT23)가, 입력 단자(T14)를 통해 외부로부터 입력되는 바이어스 전압(VG)에 의해 전류원으로서 동작하고, NMOS 트랜지스터(NT21) 및 NMOS 트랜지스터(NT22)가 차동 트랜지스터로서 동작한다.
스위치(SW17) 및 스위치(SW18)와, 스위치(SW27) 및 스위치(SW28)는, 온 상태 및 오프 상태가 서로 반대가 되도록 제어된다. 즉, 스위치(SW17) 및 스위치(SW18)이 온 상태의 경우에는, 스위치(SW27) 및 스위치(SW28)는 오프 상태가 된다. 한편, 스위치(SW17) 및 스위치(SW18)가 오프 상태의 경우에는, 스위치(SW27) 및 스위치(SW28)는 온 상태가 된다. 이에 의해, PMOS 트랜지스터(PT11, PT12)에 의해 구성되는 커런트 미러 회로와, 전류원이 되는 NMOS 트랜지스터(NT13)과의 사이에는, NMOS 트랜지스터(NT11, NT12)의 차동쌍 또는 NMOS 트랜지스터(NT21, NT22)의 차동쌍이 접속된다.
NMOS 트랜지스터(NT11)의 게이트에는, 커패시터(C11), 커패시터(C12), 커패시터(C13), 스위치(SW13), 스위치(SW14) 및 스위치군(SW15)이 접속되어 있다. 커패시터(C11), 커패시터(C12), 커패시터(C13), 스위치(SW13), 스위치(SW14) 및 스위치군(SW15)의 접속 관계는, 비교기(121)에 설치된 커패시터(C11), 커패시터(C12), 커패시터(C13), 스위치(SW13), 스위치(SW14) 및 스위치군(SW15)의 접속 관계와 동일하다. 이 때문에, 해당 접속 관계의 설명은 생략한다. 커패시터(C11)는, 화소 신호(VSL1)에 대한 입력 용량이 된다. 커패시터(C12)는, 참조 신호(RAMP1)에 대한 입력 용량이 된다. 참조 신호(RAMP1)는, DAC(104)(도 2 참조)에 의해 생성된다.
NMOS 트랜지스터(NT12)의 게이트에는, 커패시터(C14)가 접속되어 있다. 커패시터(C14)의 구성은, 비교기(121)에 설치된 커패시터(C14)의 구성과 동일하다. 이 때문에, 커패시터(C14)의 구성 설명은 생략한다.
본 변형예에 있어서의 비교기(12lb)는, 커패시터(C21), 커패시터(C22), 커패시터(C23) 및 커패시터(C24)를 구비하고 있다.
짝수 컬럼 영역(ECA)에 형성된 비교기(12lb)의 커패시터(C21)는, 광전 변환 소자를 갖는 제1 화소에 접속된 제1 신호선에 접속되어 제1 영역에 배치된 제1 용량의 일례에 상당한다. 이 경우, 도 2에 나타내는 단위 화소(P1i)(i는 자연수이면서 n이하의 짝수)가 제1 화소의 일례에 상당한다. 또한, 도 2에 나타내는 수직 신호선(109-i)(i는 자연수이면서 n이하의 짝수)이 제1 신호선의 일례에 상당한다. 또한, 도 2에 나타내는 짝수 컬럼 영역(ECA)이 제1 영역에 상당한다. 또한, 도 3에 나타내는 포토 다이오드(151)가 광전 변환 소자의 일례에 상당한다.
짝수 컬럼 영역(ECA)에 형성된 비교기(12lb)의 커패시터(C22)는, 짝수 컬럼 영역(ECA)에 배치되어 참조 신호(RAMP2)를 생성하는 DAC(참조 신호 생성부의 일례)(104)(도 2 참조)에 접속된 제2 용량에 상당한다. 짝수 컬럼 영역(ECA)에 형성된 비교기(12lb)의 커패시터(C23)는, 짝수 컬럼 영역(ECA)에 배치되어 커패시터(C21) 및 커패시터(C22)에 접속 가능하도록 설치된 제3 용량의 일례에 상당한다. 짝수 컬럼 영역(ECA)에 형성된 비교기(12lb)의 커패시터(C24)는, 짝수 컬럼 영역(ECA)에 배치되어 그라운드(기준 전위의 공급부의 일례)(GND1)에 접속된 제4 용량의 일례에 상당한다.
홀수 컬럼 영역(OCA)에 형성된 비교기(12lb)의 커패시터(C21)는, 광전 변환 소자를 갖는 제2 화소에 접속된 제2 신호선에 접속되어 제2 영역에 배치된 제5 용량의 일례에 상당한다. 이 경우, 도 2에 나타내는 단위 화소(P1i)(i는 자연수이면서 n이하의 홀수)이 제2 화소의 일례에 상당한다. 또한, 도 2에 나타내는 수직 신호선(109-i)(i는 자연수이면서 n이하의 홀수)이 제2 신호선의 일례에 상당한다. 또한, 도 2에 나타내는 짝수 컬럼 영역(EOA)가 제2 영역에 상당한다. 또한, 도 2에 나타내는 홀수 컬럼 영역(OCA)이 제2 영역에 상당한다. 나아가, 도 3에 나타내는 포토 다이오드(151)가 광전 변환 소자의 일례에 상당한다.
홀수 컬럼 영역(OCA)에 형성된 비교기(12lb)의 커패시터(C22)는, 홀수 컬럼 영역(OCA)에 배치되어 참조 신호(RAMP2)를 생성하는 DAC(참조 신호 생성부의 일례)(104)(도 2참조)에 접속된 제6 용량에 상당한다. 홀수 컬럼 영역(OCA)에 형성된 비교기(12lb)의 커패시터(C23)는, 홀수 컬럼 영역(OCA)에 배치되어 커패시터(C21) 및 커패시터(C22)에 접속 가능하도록 설치된 제7 용량의 일례에 상당한다. 홀수 컬럼 영역에 형성된 비교기(12lb)의 커패시터(C24)는, 홀수 컬럼 영역(OCA)에 배치되어 그라운드(GND1)에 접속된 제8 용량의 일례에 상당한다.
커패시터(C21)는, 화소 신호(VSL2)의 입력 단자(T21)와 NMOS 트랜지스터(NT21)의 게이트의 사이에 접속되어 있다. 커패시터(C21)는, 화소 신호(VSL2)에 대한 입력 용량이 된다.
커패시터(C22)는, 참조 신호(RAMP2)의 입력 단자(T22)와 NMOS 트랜지스터(NT21)의 게이트의 사이에 접속되고 있어, 참조 신호(RAMP2)에 대한 입력 용량이 된다.
커패시터(C23)는, 스위치(SW23) 및 스위치(SW24)의 온/오프 상태에 따라 커패시터(C21) 및 커패시터(C22)의 용량값을 변경시키는 가변 커패시터로서 기능한다. 커패시터(C23)는, 커패시터(C21) 및 스위치(SW23)를 거쳐 입력 단자(T21)와 NMOS 트랜지스터(NT21)의 게이트의 사이에 접속되어 있다. 또한, 커패시터(C23)는, 커패시터(C22) 및 스위치(SW24)를 거쳐 입력 단자(T22)와 NMOS 트랜지스터(NT21)의 게이트의 사이에 접속되어 있다.
보다 구체적으로, 커패시터(C21)는, 분할된 복수(본 실시형태에서는 4개)의 분할 용량인 분할 커패시터(C21a, C2lb, C21c, C21d)를 갖고 있다. 분할 커패시터(C21a, C2lb, C21c, C21d)는 각각, 입력 단자(T21)를 통해 수직 신호선(110)(도 2 참조)에 접속된 일방의 전극과, 차동 앰프(201)의 NMOS 트랜지스터(NT21)의 게이트에 접속된 타방의 전극을 갖고 있다. 커패시터(C22)는, 입력 단자(T22)를 통해 DAC(104)(도 2 참조)에 접속된 일방의 전극과, 차동 앰프(212)의 NMOS 트랜지스터(NT21)의 게이트에 접속된 타방의 전극을 갖고 있다.
커패시터(C23)는, 분할된 복수(본 실시형태에서는 5개)의 분할 용량인 분할 커패시터(C23a, C23b, C23c, C23d, C23e)를 갖고 있다. 비교기(12lb)는, 이웃하는 2개의 분할 커패시터(C23a, C23b, C23c, C23d, C23e)의 접속 및 절단을 전환하는 스위치군(SW25)을 구비하고 있다. 보다 구체적으로는, 스위치군(SW25)은, 이웃하는 2개의 분할 커패시터(C23a) 및 분할 커패시터(C23b)의 접속 및 절단을 전환하는 스위치(SW25a)를 갖고 있다. 스위치군(SW25)은, 이웃하는 2개의 분할 커패시터(C23b) 및 분할 커패시터(C23c)의 접속 및 절단을 전환하는 스위치(SW25b)를 갖고 있다. 스위치군(SW25)은, 이웃하는 2개의 분할 커패시터(C23c) 및 분할 커패시터(C23d)의 접속 및 절단을 전환하는 스위치(SW25c)를 갖고 있다. 스위치군(SW25)은, 이웃하는 2개의 분할 커패시터(C23d) 및 분할 커패시터(C23e)의 접속 및 절단을 전환하는 스위치(SW25d)를 갖고 있다.
분할 커패시터(C23a∼C23e)는 각각, 스위치(SW25a∼SW25d)에 접속된 일방의 전극과, 차동 앰프(212)의 NMOS 트랜지스터(NT21)의 게이트에 접속된 타방의 전극을 갖고 있다. 보다 구체적으로는, 분할 커패시터(C23a)는, 스위치(SW25a)의 한 단자에 접속된 일방의 전극과, NMOS 트랜지스터(NT21)의 게이트에 접속된 타방의 전극을 갖고 있다. 분할 커패시터(C23a)의 일방의 전극은, 스위치(SW23)의 다른 단자에도 접속되어 있다. 스위치(SW23)의 한 단자는, 커패시터(C21)의 분할 커패시터(C21d)의 일방의 전극에 접속되어 있다.
분할 커패시터(C23b)는, 스위치(SW25a)의 다른 단자 및 스위치(SW25b)의 한 단자에 접속된 일방의 전극과, NMOS 트랜지스터(NT21)의 게이트에 접속된 타방의 전극을 갖고 있다. 분할 커패시터(C23c)는, 스위치(SW25b)의 다른 단자 및 스위치(SW25c)의 한 단자에 접속된 일방의 전극과, NMOS 트랜지스터(NT21)의 게이트에 접속된 타방의 전극을 갖고 있다. 분할 커패시터(C23d)는, 스위치(SW25c)의 다른 단자 및 스위치(SW25d)의 한 단자에 접속된 일방의 전극과, NMOS 트랜지스터(NT21)의 게이트에 접속된 타방의 전극을 갖고 있다.
분할 커패시터(C23e)는, 스위치(SW25d)의 다른 단자에 접속된 일방의 전극과, NMOS 트랜지스터(NT21)의 게이트에 접속된 타방의 전극을 갖고 있다. 분할 커패시터(C23e)의 일방의 전극은, 스위치(SW24)의 한 단자에도 접속되어 있다. 스위치(SW24)의 다른 단자는, 커패시터(C22)의 일방의 전극에 접속되어 있다.
따라서, 스위치(SW23), 스위치(SW25a∼SW25d) 및 스위치(SW24)는, 분할 커패시터(C21d)의 일방의 전극 및 커패시터(C22)의 일방의 전극의 사이에 종속 접속되어 있다.
스위치(SW23), 스위치(SW24) 및 스위치(SW25a∼SW25d)의 온/오프 상태가 제어됨으로써, 화소 신호(VSL2)에 대한 입력 용량 및 참조 신호(RAMP2)에 대한 입력 용량의 비가 제어된다. 스위치(SW23), 스위치(SW24) 및 스위치(SW25a∼SW25d)는, 적어도 하나가 오프 상태가 되도록 제어된다.
이하, 분할 커패시터(C21a∼C21d), 커패시터(C22) 및 분할 커패시터(C23a∼C23e)의 각각의 참조 부호를 각각의 용량값을 나타내는 부호로서도 사용하기로 한다. 분할 커패시터(C21a∼C21d), 커패시터(C22) 및 분할 커패시터(C23a∼C23e)는, 병렬로 접속되어 있다. 이 때문에, 화소 신호(VSL2)에 대한 입력 용량 감쇠 게인(Ainv2)은, 이하의 식 (3)으로 나타낼 수 있고, 참조 신호(RAMP)에 대한 입력 감쇠 게인(Ainr2)은, 이하의 식 (4)로 나타낼 수 있다.
Ainv2=(C21a+C2lb+C21c+C21d+C2α)/ΣC2 … (3)
Ainr2=(C22+C2β)/ΣC2 … (4)
식 (3) 및 식 (4)에 있어서, 「ΣC2」는, 분할 커패시터(C21a∼C21d), 커패시터(C22) 및 분할 커패시터(C23a∼C23e)의 용량값의 총합을 나타내고 있다. 또한, 식 (3) 중의 「C2α」는, 스위치(SW23), 스위치(SW24) 및 스위치(SW25a∼SW25d)의 온/오프 상태에 따라 화소 신호(VSL2)측에 부가되는 커패시터의 용량값을 나타내고 있다. 또한, 식 (4) 중의 「C2β」는, 스위치(SW23), 스위치(SW24) 및 스위치(SW25a∼SW25d)의 온/오프 상태에 따라 참조 신호(RAMP2)측에 부가되는 커패시터의 용량값을 나타내고 있다. 식 (3) 중의 「C2α」 및 식 (4) 중의 「C2β」는, 스위치(SW23), 스위치(SW24) 및 스위치(SW25a∼SW25d)의 온/오프 상태에 따라, 다음과 같이 된다.
(A) 스위치(SW23)가 오프 상태, 스위치(SW23) 이외가 온 상태의 경우:
C2α=0
C2β=C23a+C23b+C23c+C23d+C23e
(B) 스위치(SW25a)가 오프 상태, 스위치(SW25a) 이외가 온 상태의 경우:
C2α=C23a
C2β=C23b+C23c+C23d+C23e
(C) 스위치(SW25b)가 오프 상태, 스위치(SW25b) 이외가 온 상태의 경우:
C2α=C23a+C23b
C2β=C23c+C23d+C23e
(D) 스위치(SW25c)가 오프 상태, 스위치(SW25c) 이외가 온 상태의 경우:
C2α=C23a+C23b+C23c
C2β=C23d+C23e
(E) 스위치(SW25d)가 오프 상태, 스위치(SW25d) 이외가 온 상태의 경우:
C2α=C23a+C23b+C23c+C23d
C2β=C23e
(F) 스위치(SW25e)가 오프 상태, 스위치(SW25e) 이외가 온 상태의 경우:
C2α=C23a+C23b+C23c+C23d+C23e
C2β=0
이와 같이, 스위치(SW23), 스위치(SW24) 및 스위치(SW25a∼SW25d)의 온/오프 상태를 전환함으로써, 화소 신호(VSL2)에 대한 입력 용량 및 참조 신호(RAMP2)에 대한 입력 용량을 단계적으로 변경할 수 있다.
화소 신호(VSL2)의 전압 진폭(ΔVSL2)은, NMOS 트랜지스터(NT21)의 게이트에 있어서, ΔVSL2×Ainv2가 된다. 따라서, 식 (3) 중의 「C2α」의 값이 작아질수록, 차동 앰프(212)에 입력되는 화소 신호(VSL2)의 진폭은 감쇠한다. 그 결과, 입력 환산 노이즈가 증대한다. 이에 대해, 참조 신호(RAMP2)의 입력 용량에 대한 화소 신호(VSL2)의 입력 용량의 비율을 높이는, 즉, 식 (3) 중의 「C2α」를 크게 식 (4) 중의 「C2β」를 작게 함으로써, 차동 앰프(212)에 입력되는 화소 신호(VSL2)의 감쇠를 억제하고, 입력 환산 노이즈를 억제할 수 있다.
단, 참조 신호(RAMP2)의 입력 용량에 대한 화소 신호(VSL2)의 입력 용량의 비율을 높게 하면, 차동 앰프(212)에 입력되는 참조 신호(RAMP2)의 감쇠량은, 반대로 증대한다.
도 5를 사용하여 참조 신호(RAMP) 및 화소 신호(VSL)에 대해 설명한 것과 마찬가지로, 참조 신호(RAMP2)의 입력 용량에 대한 화소 신호(VSL2)의 입력 용량의 비율을 높게 하면, 차동 앰프(212)에 입력되는 참조 신호(RAMP2)의 진폭이 작아진다. 그 결과, ADC(105)의 다이나믹 레인지가 저하된다.
이에 대해, 예를 들어, DAC(104)로부터 출력하는 참조 신호(RAMP2)의 진폭을 크게 함으로써, 차동 앰프(212)에 입력되는 참조 신호(RAMP2)의 진폭을 크게 하고, ADC(105)의 다이나믹 레인지 저하를 억제하는 것이 생각된다.
단, 참조 신호(RAMP2)의 진폭의 최대값은, DAC(104)의 사양 등에 의해 제한된다. 예를 들어, 고게인 모드에서는, 참조 신호(RAMP2)의 진폭이 작게 설정되어 있기 때문에, 참조 신호(RAMP2)의 진폭을 크게 하는 것이 가능하다. 한편, 저게인 모드에서는, 참조 신호(RAMP2)의 진폭이 미리 크게 설정되어 있기 때문에, 참조 신호(RAMP2)의 진폭을 더 크게 하는 것이 곤란한 경우가 있다.
따라서, 예를 들어, 고게인 모드에서는, 참조 신호(RAMP2)의 입력 용량에 대한 화소 신호(VSL2)의 입력 용량의 비율을 가능한 범위에서 높게 함과 함께, 참조 신호(RAMP2)의 진폭을 크게 한다. 이에 의해, 노이즈의 영향을 받기 쉬운 고게인 모드에 있어서, 차동 앰프(212)에 입력되는 화소 신호(VSL2)의 감쇠를 억제하고, 노이즈의 영향을 억제할 수 있다.
한편, 예를 들어, 저게인 모드에서는, 참조 신호(RAMP2)에 대한 입력 용량과 화소 신호(VSL2)에 대한 입력 용량을 가까운 값으로 설정하면 된다.
도 14에 나타낸 바와 같이, 커패시터(C24)는, 분할된 복수(본 실시형태에서는 10개)의 분할 용량인 분할 커패시터(C24a, C24b, C24c, C24d, C24e, C24f, C24g, C24h, C24i, C24j)를 갖고 있다. 분할 커패시터(C24a, C24b, C24c, C24d, C24e, C24f, C24g, C24h, C24i, C24j)의 각각은, 그라운드(GND1)에 접속된 일방의 전극과, 차동 앰프(212)의 NMOS 트랜지스터(NT22)의 게이트에 접속된 타방의 전극을 갖고 있다. 분할 커패시터(C24a, C24b, C24c, C24d, C24e, C24f, C24g, C24h, C24i, C24j)는, 그라운드(GND1)과 NMOS 트랜지스터(NT22)의 게이트의 사이에서 병렬 접속되어 있다.
짝수 컬럼 영역(ECA)에 형성된 비교기(12lb)의 경우, 분할 커패시터(C21a∼C21d)는, 제1 분할 용량의 일례에 상당한다. 짝수 컬럼 영역(ECA)에 형성된 비교기(12lb)의 경우, 분할 커패시터(C23a∼C23d)는, 제3 분할 용량의 일례에 상당한다. 짝수 컬럼 영역(ECA)에 형성된 비교기(12lb)의 경우, 스위치(SW23)는 제1 스위치 소자의 일례에 상당하고, 스위치(SW24)는 제2 스위치 소자의 일례에 상당한다. 짝수 컬럼 영역(ECA)에 형성된 비교기(12lb)의 경우, 스위치(SW25a∼SW25d)는, 제3 스위치 소자에 상당한다.
홀수 컬럼 영역(OCA)에 형성된 비교기(12lb)의 경우, 분할 커패시터(C21a∼C21d)는, 제5 분할 용량의 일례에 상당한다. 홀수 컬럼 영역(OCA)에 형성된 비교기(12lb)의 경우, 분할 커패시터(C23a∼C23d)는, 제7 분할 용량의 일례에 상당한다. 홀수 컬럼 영역(OCA)에 형성된 비교기(12lb)의 경우, 스위치(SW23)는 제5 스위치 소자의 일례에 상당하고, 스위치(SW24)는 제6 스위치 소자의 일례에 상당한다. 홀수 컬럼 영역(OCA)에 형성된 비교기(12lb)의 경우, 스위치(SW25a∼SW25d)는, 제7 스위치 소자에 상당한다.
차동 앰프(212)는, 커패시터(C21), 커패시터(C22) 및 커패시터(C23)가 접속된 NMOS 트랜지스터(NT21)와, 커패시터(C24)가 접속된 NMOS 트랜지스터(NT22)를 갖고 있다. 이 때문에, 짝수 컬럼 영역(ECA)에 형성된 비교기(12lb)의 차동 앰프(212)는 제1 차동 앰프의 일례에 상당한다. 짝수 컬럼 영역(ECA)에 형성된 비교기(12lb)의 경우, NMOS 트랜지스터(NT21)는 제1 차동 앰프에 설치된 일방의 입력부의 일례에 상당하고, NMOS 트랜지스터(NT22)는 제1 차동 앰프에 설치된 타방의 입력부의 일례에 상당한다. 한편, 홀수 컬럼 영역(OCA)에 형성된 비교기(12lb)의 차동 앰프(212)는 제2 차동 앰프의 일례에 상당한다. 홀수 컬럼 영역(OCA)에 형성된 비교기(12lb)의 경우, NMOS 트랜지스터(NT21)는 제2 차동 앰프에 설치된 일방의 입력부의 일례에 상당하고, NMOS 트랜지스터(NT22)는 제2 차동 앰프에 설치된 타방의 입력부의 일례에 상당한다.
스위치(SW11)는, NMOS 트랜지스터(NT11)의 드레인-게이트 사이에 접속되어 있다. 스위치(SW11)는, 타이밍 제어 회로(102)로부터 입력 단자(T13)를 거쳐 입력되는 구동 신호(AZSW1)에 의해, 온 상태로부터 오프 상태 또는 오프 상태로부터 온 상태로 전환할 수 있다.
스위치(SW12)는, NMOS 트랜지스터(NT12)의 드레인-게이트 사이에 접속되어 있다. 스위치(SW12)는, 타이밍 제어 회로(102)로부터 입력 단자(T13)를 거쳐 입력되는 구동 신호(AZSW1)에 의해, 온 상태로부터 오프 상태 또는 오프 상태로부터 온 상태로 전환할 수 있다.
스위치(SW17) 및 스위치(SW18)는, 타이밍 제어 회로(102)로부터 입력 단자(T16)를 거쳐 입력되는 구동 신호(SELSW1)에 의해, 온 상태로부터 오프 상태 또는 오프 상태로부터 온 상태로 전환할 수 있다.
한편, 이하, 커패시터(C11), 커패시터(C12), 커패시터(C13), 및 스위치(SW11)의 접속점을 노드(HiZ1)로 한다. 또한, 이하, NMOS 트랜지스터(NT12)의 게이트, 커패시터(C14), 및 스위치(SW12)의 접속점을 노드(VSH1)로 한다.
스위치(SW21)는, NMOS 트랜지스터(NT21)의 드레인-게이트 사이에 접속되어 있다. 스위치(SW21)는, 타이밍 제어 회로(102)로부터 입력 단자(T23)을 거쳐 입력되는 구동 신호(AZSW2)에 의해, 온 상태로부터 오프 상태 또는 오프 상태로부터 온 상태로 전환할 수 있다.
스위치(SW22)는, NMOS 트랜지스터(NT22)의 드레인-게이트 사이에 접속되어 있다. 스위치(SW22)는, 타이밍 제어 회로(102)로부터 입력 단자(T23)을 거쳐 입력되는 구동 신호(AZSW2)에 의해, 온 상태로부터 오프 상태 또는 오프 상태로부터 온 상태로 전환할 수 있다.
스위치(SW27) 및 스위치(SW28)는, 타이밍 제어 회로(102)로부터 입력 단자(T26)를 거쳐 입력되는 구동 신호(SELSW2)에 의해, 온 상태로부터 오프 상태 또는 오프 상태로부터 온 상태로 전환할 수 있다. 구동 신호(SELSW2)는, 구동 신호(SELSW1)에 대해 신호 레벨이 반전한 신호이다.
한편, 이하, 커패시터(C21), 커패시터(C22), 커패시터(C23), 및 스위치(SW21)의 접속점을 노드(HiZ2)로 한다. 또한, 이하, NMOS 트랜지스터(NT22)의 게이트, 커패시터(C24), 및 스위치(SW22)의 접속점을 노드(VSH2)로 한다.
도시는 생략하지만, NMOS 트랜지스터(NT21)는, 도 6에 나타내는 NMOS 트랜지스터(NT11)와 같은 구성을 갖고, 병렬 접속된 2개의 분할 트랜지스터로 구성되어 있다. 마찬가지로, NMOS 트랜지스터(NT22)는, 도 6에 나타내는 NMOS 트랜지스터(NT12)과 같은 구성을 갖고, 병렬 접속된 2개의 분할 트랜지스터로 구성되어 있다.
다음으로, 홀수 컬럼 영역(OCA) 및 짝수 컬럼 영역(ECA)에 각각 형성된 비교기(12lb)의 각 커패시터 및 각NMOS 트랜지스터의 배치 관계의 일례에 대해 도 15를 이용하여 설명한다. 도 15에서는, 짝수 컬럼 영역(ECA) 및 홀수 컬럼 영역(OCA)은 각각, 지면 관계상 분할하여 도시되어 있지만, 실제로는 분할되지 않고 직선 형상의 연속 영역이다.
짝수 컬럼 영역(ECA)에 있어서, NMOS 트랜지스터(NT11) 및 NMOS 트랜지스터(NT12)는, 단위 화소(P1)(2i)(i는 n이하의 홀수)와 참조 신호(RAMP1)를 비교하기 위한 차동쌍이 된다. 또한, 짝수 컬럼 영역(ECA)에 있어서, NMOS 트랜지스터(NT21) 및 NMOS 트랜지스터(N22)는, 단위 화소(P1)(2i)(i는 n이하의 짝수)와 참조 신호(RAMP2)를 비교하기 위한 차동쌍이 된다. 또한, 홀수 컬럼 영역(OCA)에 있어서, NMOS 트랜지스터(NT11) 및 NMOS 트랜지스터(NT12)는, 단위 화소(P1)(2i-1)(i는 n이하의 홀수)와 참조 신호(RAMP1)를 비교하기 위한 차동쌍이 된다. 또한, 홀수 컬럼 영역(OCA)에 있어서, NMOS 트랜지스터(NT21) 및 NMOS 트랜지스터(NT22)는, 단위 화소(P1)(2i-1)(i는 n이하의 짝수)와 참조 신호(RAMP2)를 비교하기 위한 차동쌍이 된다.
짝수 컬럼 영역(ECA) 및 홀수 컬럼 영역(OCA)에 있어서, NMOS 트랜지스터(NT11), NMOS 트랜지스터(NT12), 커패시터(C11), 커패시터(C12), 커패시터(C13), 커패시터(C14), 스위치(SW13), SW14 및 스위치군(SW15)의 배치는, 상기 실시 형태에 의한 촬상 소자(1)에서의 해당 배치(도 7 참조)와 동일하기 때문에, 설명은 생략한다.
도 15에 나타낸 바와 같이, 짝수 컬럼 영역(ECA)에 있어서, 분할 트랜지스터(NT12a)가 배치되지 않은 측의 분할 트랜지스터(NT11a)의 옆에는, 커패시터(C22)가 배치되어 있다.
짝수 컬럼 영역(ECA)에 있어서, 분할 트랜지스터(NT11a)가 배치되지 않은 측의 커패시터(C22)의 옆에는, 스위치(SW24)를 사이에 두고 커패시터(C23)가 배치되어 있다. 커패시터(C23)의 분할 용량인 분할 커패시터(C23a∼C23e)는, 짝수 컬럼 영역(ECA)의 소정의 범위 내로 집약되어 있다. 보다 구체적으로, 커패시터(C22) 및 분할 커패시터(C23e)는, 스위치(SW24)를 사이에 두고 대향하여 배치되어 있다. 분할 커패시터(C23e), 분할 커패시터(C23d), 분할 커패시터(C23c), 분할 커패시터(C23b) 및 분할 커패시터(C23a)는, 커패시터(C22)가 배치되어 있는 측으로부터 이 순서대로 배치되어 있다. 분할 커패시터(C23e) 및 분할 커패시터(C23d)의 사이에는, 스위치(SW25d)가 배치되어 있다. 분할 커패시터(C23d) 및 분할 커패시터(C23c)의 사이에는, 스위치(SW25c)가 배치되어 있다. 분할 커패시터(C23c) 및 분할 커패시터(C23b)의 사이에는, 스위치(SW25b)가 배치되어 있다. 분할 커패시터(C23b) 및 분할 커패시터(C23a)의 사이에는, 스위치(SW25a)가 배치되어 있다.
짝수 컬럼 영역(ECA)에 있어서, 분할 커패시터(C23b)가 배치되지 않은 측의 분할 커패시터(C23a)의 옆에는, 스위치(SW23)를 사이에 두고 커패시터(C24)의 분할 용량인 분할 커패시터(C24j)가 배치되어 있다. 이와 같이, 분할 커패시터(C23a∼C23e), 스위치(SW25a∼SW25d), 스위치(SW24) 및 스위치(SW23)를 소정의 범위 내로 집약하여 배치함으로써, 배선의 번잡함이나 각 소자 사이에 생기는 기생 용량의 억제가 도모되어 있다.
짝수 컬럼 영역(ECA)에 있어서, 분할 커패시터(C23a)가 배치되지 않은 측의 분할 커패시터(C24j)의 옆에는, 커패시터(C21)가 배치되어 있다. 보다 구체적으로, 커패시터(C21)의 분할 용량인 분할 커패시터(C21d), 분할 커패시터(C21c), 분할 커패시터(C2lb) 및 분할 커패시터(C21a)는, 분할 커패시터(C24j)가 배치되어 있는 측으로부터 이 순서대로 배치되어 있다.
짝수 컬럼 영역(ECA)에 있어서, 분할 커패시터(C2lb)가 배치되지 않은 측의 분할 커패시터(C21a)의 옆에는, 커패시터(C24)의 분할 용량인 커패시터(C24)의 나머지부가 배치되어 있다. 보다 구체적으로, 커패시터(C24)의 나머지 분할 커패시터(C24i), 분할 커패시터(C24h), 분할 커패시터(C24g), 분할 커패시터(C24f), 분할 커패시터(C24e), 분할 커패시터(C24d), 분할 커패시터(C24c), 분할 커패시터(C24b) 및 분할 커패시터(C24a)는, 분할 커패시터(C21a)가 배치되어 있는 측으로부터 이 순서대로 배치되어 있다.
짝수 컬럼 영역(ECA)에 있어서, 분할 커패시터(C24b)가 배치되지 않은 측의 분할 커패시터(C24a)의 옆에는, NMOS 트랜지스터(NT21) 및 NMOS 트랜지스터(NT22)가 배치되어 있다. 보다 구체적으로, 분할 트랜지스터(NT2lb), 분할 트랜지스터(NT22b), 분할 트랜지스터(NT22a) 및 분할 트랜지스터(NT21a)는, 분할 커패시터(C24a)가 배치되어 있는 측으로부터 이 순서대로 배치되어 있다. 분할 트랜지스터(NT21a) 및 분할 트랜지스터(NT2lb)는, NMOS 트랜지스터(NT21)를 구성하는 트랜지스터이다. 분할 트랜지스터(NT22a) 및 분할 트랜지스터(NT22b)는, NMOS 트랜지스터(NT22)를 구성하는 트랜지스터이다.
이와 같이, 짝수 컬럼 영역(ECA)에 있어서, 커패시터(C21∼C24), 스위치(SW23), 스위치군(SW25), NMOS 트랜지스터(NT21) 및 NMOS 트랜지스터(NT22)는, 예를 들어 일직선 상에 배치되어 있다.
도 15에 나타낸 바와 같이, 홀수 컬럼 영역(OCA)에 있어서, 분할 트랜지스터(NT1lb)가 배치되지 않은 측의 분할 트랜지스터(NT11a)의 옆에는, 커패시터(C22)가 배치되어 있다.
홀수 컬럼 영역(OCA)에 있어서, 분할 트랜지스터(NT11a)가 배치되지 않은 측의 커패시터(C22)의 옆에는, 스위치(SW24)를 사이에 두고 커패시터(C23)가 배치되어 있다. 커패시터(C23)의 분할 용량인 분할 커패시터(C23a∼C23e)는, 홀수 컬럼 영역(OCA)의 소정의 범위 내로 집약되어 있다. 보다 구체적으로, 커패시터(C22) 및 분할 커패시터(C23e)는, 스위치(SW24)를 사이에 두고 대향하여 배치되어 있다. 분할 커패시터(C23e), 분할 커패시터(C23d), 분할 커패시터(C23c), 분할 커패시터(C23b) 및 분할 커패시터(C23a)는, 커패시터(C22)가 배치되어 있는 측으로부터 이 순서대로 배치되어 있다. 분할 커패시터(C23e) 및 분할 커패시터(C23d)의 사이에는, 스위치(SW25d)가 배치되어 있다. 분할 커패시터(C23d) 및 분할 커패시터(C23c)의 사이에는, 스위치(SW25c)가 배치되어 있다. 분할 커패시터(C23c) 및 분할 커패시터(C23b)의 사이에는, 스위치(SW25b)가 배치되어 있다. 분할 커패시터(C23b) 및 분할 커패시터(C23a)의 사이에는, 스위치(SW25a)가 배치되어 있다.
홀수 컬럼 영역(OCA)에 있어서, 분할 커패시터(C23b)가 배치되지 않은 측의 분할 커패시터(C23a)의 옆에는, 스위치(SW23)를 사이에 두고 커패시터(C24)의 분할 용량의 일부가 배치되어 있다. 이와 같이, 분할 커패시터(C23a∼C23e), 스위치(SW25a∼SW25d), 스위치(SW24) 및 스위치(SW23)를 소정의 범위 내로 집약하여 배치함으로써, 배선의 번잡함이나 각 소자 사이에 생기는 기생 용량의 억제가 도모되어 있다.
보다 구체적으로, 홀수 컬럼 영역(OCA)에 있어서, 커패시터(C24)의 분할 용량인 분할 커패시터(C24j), 분할 커패시터(C24i), 분할 커패시터(C24h) 및 분할 커패시터(C24g)는, 분할 커패시터(C23a)가 배치되어 있는 측으로부터 이 순서대로 배치되어 있다.
홀수 컬럼 영역(OCA)에 있어서, 분할 커패시터(C24h)가 배치되지 않은 측의 분할 커패시터(C24g)의 옆에는, 커패시터(C21)가 배치되어 있다. 보다 구체적으로, 커패시터(C21)의 분할 용량인 분할 커패시터(C21d), 분할 커패시터(C21c), 분할 커패시터(C2lb) 및 분할 커패시터(C21a)는, 분할 커패시터(C24g)가 배치되어 있는 측으로부터 이 순서대로 배치되어 있다.
홀수 컬럼 영역(OCA)에 있어서, 분할 커패시터(C2lb)가 배치되지 않은 측의 분할 커패시터(C21a)의 옆에는, 커패시터(C24)의 나머지 분할 용량이 배치되어 있다. 보다 구체적으로, 커패시터(C24)의 나머지 분할 커패시터(C24f), 분할 커패시터(C24e), 분할 커패시터(C24d), 분할 커패시터(C24c), 분할 커패시터(C24b) 및 분할 커패시터(C24a)는, 분할 커패시터(C21a)가 배치되어 있는 측으로부터 이 순서대로 배치되어 있다.
홀수 컬럼 영역(OCA)에 있어서, 분할 커패시터(C24b)가 배치되지 않은 측의 분할 커패시터(C24a)의 옆에는, NMOS 트랜지스터(NT21) 및 NMOS 트랜지스터(NT22)가 배치되어 있다. 보다 구체적으로, 분할 트랜지스터(NT22a), 분할 트랜지스터(NT22b), 분할 트랜지스터(NT2lb) 및 분할 트랜지스터(NT21a)는, 분할 커패시터(C24a)가 배치되어 있는 측으로부터 이 순서대로 배치되어 있다. 분할 트랜지스터(NT21a) 및 분할 트랜지스터(NT2lb)는, NMOS 트랜지스터(NT21)를 구성하는 트랜지스터이다. 분할 트랜지스터(NT22a) 및 분할 트랜지스터(NT22b)는, NMOS 트랜지스터(NT22)를 구성하는 트랜지스터이다.
이와 같이, 홀수 컬럼 영역(OCA)에 있어서, 커패시터(C21∼C24), 스위치(SW23), 스위치군(SW25), NMOS 트랜지스터(NT21) 및 NMOS 트랜지스터(NT22)는, 예를 들어 일직선 상에 배치되어 있다.
도 15에 나타낸 바와 같이, 짝수 컬럼 영역(ECA)에 있어서, 분할 커패시터(C21a∼C21d)의 개수는 4개이며, 커패시터(C22)의 개수는 1개이며, 분할 커패시터(C23a∼C23e)의 개수는 5개이며, 분할 커패시터(C24a∼C24j)의 개수는 10개이다. 따라서, 짝수 컬럼 영역(ECA)에 있어서, 분할 커패시터(C21a∼C21d)(제1 분할 용량의 일례), 커패시터(C22)(제2 용량의 일례), 및 분할 커패시터(C23a∼C23e)(제3 분할 용량의 일례)의 합계 수(10개)는, 분할 커패시터(C24a∼C24j)(제4 분할 용량의 일례)의 총수와 같다.
또한, 홀수 컬럼 영역(OCA)에 있어서, 분할 커패시터(C21a∼C21d)의 개수는 4개이며, 커패시터(C22)의 개수는 1개이며, 분할 커패시터(C23a∼C23e)의 개수는 5개이며, 분할 커패시터(C24a∼C24j)의 개수는 10개이다. 따라서, 홀수 컬럼 영역(OCA)에 있어서, 분할 커패시터(C21a∼C21d)(제5 분할 용량의 일례), 커패시터(C22)(제6 용량의 일례), 및 분할 커패시터(C23a∼C23e)(제6 분할 용량의 일례)의 합계 수(10개)는, 분할 커패시터(C24a∼C24j)(제8 용량의 일례)의 총수와 같다.
짝수 컬럼 영역(ECA)에 있어서의 분할 커패시터(C21a∼C21d), 커패시터(C22), 분할 커패시터(C23a∼C23e) 및 분할 커패시터(C24a∼C24j)의 합계 수(20개)는, 홀수 컬럼 영역(OCA)에 있어서의 분할 커패시터(C21a∼C21d), 커패시터(C22), 분할 커패시터(C23a∼C23e) 및 분할 커패시터(C24a∼C24j)의 합계 수(20개)와 같다.
짝수 컬럼 영역(ECA)에 있어서의 분할 커패시터(C21a∼C21d)의 각각, 커패시터(C22), 분할 커패시터(C23a∼C23e)의 각각 및 분할 커패시터(C24a∼C24j)의 각각, 홀수 컬럼 영역(OCA)에 있어서의 분할 커패시터(C21a∼C21d)의 각각, 커패시터(C22), 분할 커패시터(C23a∼C23e)의 각각 및 분할 커패시터(C24a∼C24j)의 각각은, 서로 같은 용량값을 갖고 있다.
이와 같이, 차동 앰프(212)의 차동쌍을 구성하는 NMOS 트랜지스터(NT21) 및 NMOS 트랜지스터(NT22)에 접속되는 입력 용량이 같은 개수의 커패시터로 분할되어 있다. 이에 의해, 차동 앰프(212)의 차동쌍에 접속되는 용량의 밸런스가 확보되어 있다. 또한, 전원(VDD1)의 변동이 차동 앰프(212)의 차동쌍에 균등하게 영향을 주도록 할 수 있다. 이에 의해, 전원 전압 변동 제거비의 향상이 도모되어 있다. 나아가, 비교기(12lb)에 설치된 스위치(SW21) 및 스위치(SW22)에서 발생하는 리크 전류에 기초한 전압 변동이 NMOS 트랜지스터(NT21) 및 NMOS 트랜지스터(NT22)에서 동일하게 할 수 있다. 이에 의해, 본 변형예에 의한 촬상 소자는, 비교기(12lb)의 비교 동작에 해당 리크 전류가 영향을 주는 것을 방지할 수 있다.
NMOS 트랜지스터(NT11) 및 NMOS 트랜지스터(NT12)에 의해 구성되는 차동 앰프(212)의 차동쌍에 대해서도, NMOS 트랜지스터(NT21) 및 NMOS 트랜지스터(NT22)에 의해 구성되는 차동쌍과 같은 작용 및 효과를 나타낸다.
본 변형예에 의한 촬상 소자가 형성되는 반도체 칩의 크기 제한으로 인해, 짝수 컬럼 영역(ECA) 및 홀수 컬럼 영역(OCA)은, 서로 인접하여 설치된다. 이 때문에, 짝수 컬럼 영역(ECA)에 형성되는 각 소자와, 홀수 컬럼 영역(OCA)에 형성되는 각 소자의 사이에는, 기생 용량이 생긴다.
커패시터(C11), 커패시터(C12), 커패시터(C13), 커패시터(C14) 및 NMOS 트랜지스터(NT11, NT12)에 대해, 짝수 컬럼 영역(ECA) 및 홀수 컬럼 영역(OCA) 간에 발생하는 기생 용량은, 상기 실시 형태에 의한 촬상 소자(1)와 마찬가지이다 (도 7 참조). 이 때문에, 해당 기생 용량에 대해서는 상세한 설명은 생략한다.
도 15에 나타낸 바와 같이, 짝수 컬럼 영역(ECA)의 분할 트랜지스터(NT21a)의 게이트와, 홀수 컬럼 영역(OCA)의 분할 트랜지스터(NT21a)의 게이트의 사이에는, 기생 용량(Cp31)이 발생하고 있다. 짝수 컬럼 영역(ECA)의 분할 트랜지스터(NT22a)의 게이트와, 홀수 컬럼 영역(OCA)의 분할 트랜지스터(NT2lb)의 게이트의 사이에는, 기생 용량(Cp32)이 발생하고 있다. 짝수 컬럼 영역(ECA)의 분할 트랜지스터(NT22b)의 게이트와, 홀수 컬럼 영역(OCA)의 분할 트랜지스터(NT22b)의 게이트의 사이에는, 기생 용량(Cp33)이 발생하고 있다. 짝수 컬럼 영역(ECA)의 분할 트랜지스터(NT2lb)의 게이트와, 홀수 컬럼 영역(OCA)의 분할 트랜지스터(NT22a)의 게이트의 사이에는, 기생 용량(Cp34)이 발생하고 있다.
짝수 컬럼 영역(ECA)의 분할 커패시터(C24a)와, 홀수 컬럼 영역(OCA)의 분할 커패시터(C24a)의 사이에는, 기생 용량(Cp35)이 발생하고 있다. 짝수 컬럼 영역(ECA)의 분할 커패시터(C24b)와, 홀수 컬럼 영역(OCA)의 분할 커패시터(C24b)의 사이에는, 기생 용량(Cp36)이 발생하고 있다. 짝수 컬럼 영역(ECA)의 분할 커패시터(C24c)와, 홀수 컬럼 영역(OCA)의 분할 커패시터(C24c)의 사이에는, 기생 용량(Cp37)이 발생하고 있다. 짝수 컬럼 영역(ECA)의 분할 커패시터(C24d)와, 홀수 컬럼 영역(OCA)의 분할 커패시터(C24d)의 사이에는, 기생 용량(Cp38)이 발생하고 있다. 짝수 컬럼 영역(ECA)의 분할 커패시터(C24e)와, 홀수 컬럼 영역(OCA)의 분할 커패시터(C24e)의 사이에는, 기생 용량(Cp39)이 발생하고 있다. 짝수 컬럼 영역(ECA)의 분할 커패시터(C24f)와, 홀수 컬럼 영역(OCA)의 분할 커패시터(C24f)의 사이에는, 기생 용량(Cp40)이 발생하고 있다.
짝수 컬럼 영역(ECA)의 분할 커패시터(C24g)와, 홀수 컬럼 영역(OCA)의 분할 커패시터(C21a)의 사이에는, 기생 용량(Cp41)이 발생하고 있다. 짝수 컬럼 영역(ECA)의 분할 커패시터(C24h)와, 홀수 컬럼 영역(OCA)의 분할 커패시터(C2lb)의 사이에는, 기생 용량(Cp42)이 발생하고 있다. 짝수 컬럼 영역(ECA)의 분할 커패시터(C24i)와, 홀수 컬럼 영역(OCA)의 분할 커패시터(C21c)의 사이에는, 기생 용량(Cp43)이 발생하고 있다. 짝수 컬럼 영역(ECA)의 분할 커패시터(C21a)와, 홀수 컬럼 영역(OCA)의 분할 커패시터(C21d)의 사이에는, 기생 용량(Cp44)이 발생하고 있다.
짝수 컬럼 영역(ECA)의 분할 커패시터(C2lb)와, 홀수 컬럼 영역(OCA)의 분할 커패시터(C24g)의 사이에는, 기생 용량(Cp45)이 발생하고 있다. 짝수 컬럼 영역(ECA)의 분할 커패시터(C21c)와, 홀수 컬럼 영역(OCA)의 분할 커패시터(C24h)의 사이에는, 기생 용량(Cp46)이 발생하고 있다. 짝수 컬럼 영역(ECA)의 분할 커패시터(C21d)와, 홀수 컬럼 영역(OCA)의 분할 커패시터(C24i)의 사이에는, 기생 용량(Cp47)이 발생하고 있다. 짝수 컬럼 영역(ECA)의 분할 커패시터(C24j)와, 홀수 컬럼 영역(OCA)의 분할 커패시터(C24j)의 사이에는, 기생 용량(Cp48)이 발생하고 있다.
짝수 컬럼 영역(ECA)의 분할 커패시터(C23a)와, 홀수 컬럼 영역(OCA)의 분할 커패시터(C23a)의 사이에는, 기생 용량(Cp49)이 발생하고 있다. 짝수 컬럼 영역(ECA)의 분할 커패시터(C23b)와, 홀수 컬럼 영역(OCA)의 분할 커패시터(C23b)의 사이에는, 기생 용량(Cp50)이 발생하고 있다. 짝수 컬럼 영역(ECA)의 분할 커패시터(C23c)와, 홀수 컬럼 영역(OCA)의 분할 커패시터(C23c)의 사이에는, 기생 용량(Cp51)이 발생하고 있다. 짝수 컬럼 영역(ECA)의 분할 커패시터(C23d)와, 홀수 컬럼 영역(OCA)의 분할 커패시터(C23d)의 사이에는, 기생 용량(Cp52)이 발생하고 있다. 짝수 컬럼 영역(ECA)의 분할 커패시터(C23e)와, 홀수 컬럼 영역(OCA)의 분할 커패시터(C23e)의 사이에는, 기생 용량(Cp53)이 발생하고 있다. 짝수 컬럼 영역(ECA)의 커패시터(C22), 홀수 컬럼 영역(OCA)의 커패시터(C22)과의 사이에는, 기생 용량(Cp54)이 발생하고 있다.
본 변형예에 의한 촬상 소자는, 차동 앰프(212)에 2개의 차동쌍을 갖고 있는데, 어느 차동쌍에 대하여도, 용량의 배치를 짝수 컬럼 영역(ECA)과 홀수 컬럼 영역(OCA)에서 다르게 하고 있다. 스위칭 용량으로서 기능하는 커패시터(C13)의 전부 또는 일부가 화소 신호(VSL1) 및 참조 신호(RAMP1)에 대한 입력 용량으로서 어떻게 부가된다 하더라도, 차동 앰프(212)의 일방의 차동쌍에 대해, 이웃 화소 신호(VSL1)의 큰 진폭 어그레서의 간섭 언밸런스의 절대값이 두드러지게 커지지 않도록 되어 있다. 마찬가지로, 스위칭 용량으로서 기능하는 커패시터(C23)의 전부 또는 일부가 화소 신호(VSL2) 및 참조 신호(RAMP2)에 대한 입력 용량으로서 어떻게 부가된다 하더라도, 차동 앰프(212)의 타방의 차동쌍에 대해, 이웃 화소 신호(VSL2)의 큰 진폭 어그레서의 간섭 언밸런스의 절대값이 두드러지게 커지지 않도록 되어 있다.
보다 구체적으로는, 홀수 컬럼 영역(OCA)에 있어서의 분할 커패시터(C21a∼C21d)(제5 분할 용량의 일례)는, 짝수 컬럼 영역(ECA)에 있어서의 분할 커패시터(C21a∼C21d)(제1 분할 용량의 일례)에 대향하는 개수와, 짝수 컬럼 영역(ECA)에 있어서의 분할 커패시터(C24a∼C24j)(제4 분할 용량의 일례)에 대향하는 개수가 다르게 배치되어 있다. 도 15에 나타내는 구성예에서는, 홀수 컬럼 영역(OCA)에 있어서의 분할 커패시터(C21a∼C21d) 중 3개의 분할 커패시터(C21a∼C21c)가, 짝수 컬럼 영역(ECA)에 있어서 NMOS 트랜지스터(NT22)에 접속된 분할 커패시터(C24g∼C24i)에 대향하여 배치되어 있다. 또한, 홀수 컬럼 영역(OCA)에 있어서의 분할 커패시터(C21a∼C21d) 중 1개의 분할 커패시터(C21d)가, 짝수 컬럼 영역(ECA)에 있어서 NMOS 트랜지스터(NT21)에 접속된 분할 커패시터(C21a)에 대향하여 배치되어 있다.
분할 커패시터(C21a∼C21d), 커패시터(C22) 및 분할 커패시터(C23a∼C23e)는, 병렬로 접속되어 있다. 또한, 분할 커패시터(C24a∼C24j)는, 병렬로 접속되어 있다. 이 때문에, 분할 커패시터끼리가 대향하는 개수는, 해당 분할 커패시터로 구성되는 커패시터끼리가 대향하는 면적으로 볼 수도 있다. 따라서, 홀수 컬럼 영역(OCA)의 커패시터(C21)(제5 용량의 일례)는, 짝수 컬럼 영역(ECA)의 커패시터(C21)(제1 용량의 일례)와 커패시터(C24)(제4 용량의 일례)에 다른 면적으로 대향하여 배치되어 있다.
홀수 컬럼 영역(OCA)의 분할 커패시터(C11a∼C11d)에 대해서는, 상기 실시 형태에 있어서의 홀수 컬럼 영역(OCA)의 분할 커패시터(C11a∼C11d)와 마찬가지로, 짝수 컬럼 영역(ECA)의 NMOS 트랜지스터(NT12)에 접속된 분할 커패시터(C14g∼C14i)와 NMOS 트랜지스터(NT11)에 접속된 분할 커패시터(C11a)에 대향하여 배치되어 있다.
따라서, 상세한 설명은 생략하겠으나, 본 변형예에 의한 촬상 소자는, 이웃하는 짝수 컬럼 영역(ECA)의 ADC(105i)(i는 n이하의 짝수)와 홀수 컬럼 영역(OCA)의 ADC(105i)(i는 n이하의 홀수)의 크로스토크를 저감할 수 있다. 보다 구체적으로는, 짝수 컬럼 영역(ECA)의 ADC(105)(2i)(i는 n이하의 홀수)와 홀수 컬럼 영역(OCA)의 ADC(105)(2i-1)(i는 n이하의 홀수)의 NMOS 트랜지스터(NT11, NT12)의 차동쌍에 있어서의 크로스토크가 저감된다. 또한, 짝수 컬럼 영역(ECA)의 ADC(105)(2i)(i는 n이하의 짝수)와 홀수 컬럼 영역(OCA)의 ADC(105)(2i-1)(i는 n이하의 짝수)의 NMOS 트랜지스터(NT21, NT22)의 차동쌍에 있어서의 크로스토크가 저감된다.
<촬상 소자를 반도체 칩으로 구성하는 경우의 구성예>
다음으로, 촬상 소자를 반도체 칩으로 구성하는 경우의 구성예에 대해 도 16 및 도 17을 이용하여 설명한다.
도 16에 나타낸 바와 같이, 1개의 베어 칩으로 촬상 소자를 구성하는 경우에는, 예를 들어 1개의 베어 칩(20) 상에, 화소부(101)가 형성된다. 화소부(101)의 주위에, ADC군(12), 타이밍 제어 회로(102), 수직 주사 회로(103), DAC(104) 및 수평 전송 주사 회로(106) 등의 화소부(101) 이외의 회로가 포함되는 회로 블록(301, 302, 303)이 형성된다.
도 17에 나타낸 바와 같이, 상하로 적층되는 2개의 베어 칩에 의해 적층형의 촬상 소자를 구성하는 경우에는, 2개의 베어 칩 중 상측에 적층되는 상부 칩(21)에 화소부(101)가 형성된다. 또한, 하측에 적층되는 하부 칩(22)에는, ADC군(12), 타이밍 제어 회로(102), 수직 주사 회로(103), DAC(104) 및 수평 전송 주사 회로(106) 등의 화소부(101) 이외의 회로가 포함되는 회로 블록(304)이 형성된다. 비교기(121)를 포함하는 ADC(105)는, 하부 칩(22)에 설치된 회로 블록(304)에 형성된다. 또한, 비교기(121)나 ADC(105)는, 상부 칩(21)에 형성되어도 된다.
도 17에 나타낸 바와 같이, 적층형의 촬상 소자가 형성될 경우, 즉, 화소부(101)가 형성되는 상부 칩(21)과, 회로 블록(304)이 형성되는 하부 칩(22)으로 구성하는 경우에는, 하부 칩(22)를 상부 칩(21)과 동일 사이즈로 구성하도록 요구되는 경우가 있다.
화소부(101)가 형성되는 상부 칩(21)은, 도 16에 나타내는 1개의 베어 칩(20) 상에 형성되는 화소부(101)와 같은 정도의 사이즈로 구성할 수 있다. 하부 칩(22)를, 상부 칩(21)과 동일 사이즈로 구성하는 경우에는, 도 16에 나타내는 회로 블록(301∼303)에 포함시킬 수 있는 회로의 모두를, 상부 칩(21)과 동일 사이즈로 구성되는 하부 칩(22)에 회로 블록(304)으로서 형성할 필요가 있다.
그 때문에, 회로 블록(304)에 포함시킬 수 있는 ADC군(12) 등의 회로에는, 한층 더 소형화가 요구된다. 예를 들어, ADC(105)에 대해서는, 인접하는 열 간의 거리(컬럼 피치)가, 도 16에 나타내는 촬상 소자를 하나의 베어 칩(20)으로 구성하는 경우보다 짧게 하는 것이 요청된다.
이러한 경우에도, 홀수 컬럼 영역(OCA)의 커패시터(C11)를, 짝수 컬럼 영역(ECA)의 커패시터(C11) 및 커패시터(C14)에 다른 면적으로 대향하여 배치함으로써, ADC(105)에 있어서의 크로스토크의 저감을 도모할 수 있다.
본 기술은, 상기 실시 형태에 한하지 않고, 다양한 변형이 가능하다. 상기 실시 형태에서는, 짝수 컬럼 영역(ECA) 및 홀수 컬럼 영역(OCA)의 각각의 커패시터(C11)는, 분할 커패시터의 1개 분만큼 어긋나게 배치되어 있지만, 본 기술은 이에 한정되지 않는다. 짝수 컬럼 영역(ECA) 및 홀수 컬럼 영역(OCA)의 각각의 커패시터(C11)를 어느 정도 어긋나게 하여 배치할지는, ADC의 요구 사양 등으로 결정되는 각 부분의 용량값이나 용량수에 따라 다르다.
본 개시에 따른 기술은, 이상과 같은 고체 촬상 장치에 적용할 수 있다.
한편, 본 기술의 실시 형태는, 상술한 실시 형태에 한정되는 것이 아니며, 본 기술의 요지를 일탈하지 않는 범위에 있어서 다양한 변경이 가능하다. 또한, 본 명세서에 기재된 효과는 어디까지나 예시이며 한정되는 것이 아니고, 또한 다른 효과가 있어도 된다.
예를 들어, 본 기술은 이하와 같은 구성도 취할 수 있다.
(1)
광전 변환 소자를 갖는 제1 화소에 접속된 제1 신호선에 접속되고, 제1 영역에 배치된 제1 용량과,
상기 제1 영역에 배치되고, 참조 신호를 생성하는 참조 신호 생성부에 접속된 제2 용량과,
상기 제1 영역에 배치되고, 상기 제1 용량 및 상기 제2 용량에 접속 가능하도록 설치된 제3 용량과,
상기 제1 영역에 배치되고, 기준 전위의 공급부에 접속된 제4 용량과,
상기 제1 영역에 배치되고, 상기 제1 용량, 상기 제2 용량 및 상기 제3 용량이 접속된 일방의 입력부와, 상기 제4 용량이 접속된 타방의 입력부를 갖는 제1 차동 앰프와,
광전 변환 소자를 갖는 제2 화소에 접속된 제2 신호선에 접속되고, 상기 제1 용량과 상기 제4 용량에 다른 면적으로 대향하여 상기 제1 영역에 이웃하는 제2 영역에 배치된 제5 용량과,
상기 제2 영역에 배치되고, 상기 참조 신호 생성부에 접속된 제6 용량과,
상기 제2 영역에 배치되고, 상기 제5 용량 및 상기 제6 용량에 접속 가능하도록 설치된 제7 용량과,
상기 제2 영역에 배치되고, 상기 기준 전위가 공급되는 제8 용량과,
상기 제2 영역에 배치되고, 상기 제5 용량, 상기 제6 용량 및 상기 제7 용량이 접속된 일방의 입력부와, 상기 제8 용량이 접속된 타방의 입력부를 갖는 제2 차동 앰프를 구비하는 촬상 소자.
(2)
상기 제1 용량, 상기 제3 용량, 상기 제4 용량, 상기 제5 용량, 상기 제7 용량 및 상기 제8 용량은 각각, 분할된 복수의 분할 용량을 갖고,
상기 제5 용량의 상기 분할 용량인 제5 분할 용량은, 상기 제1 용량의 상기 분할 용량인 제1 분할 용량에 대향하는 개수와, 상기 제4 용량의 상기 분할 용량인 제4 분할 용량에 대향하는 개수가 다르게 배치되어 있는 상기 (1)에 기재된 촬상 소자.
(3)
상기 제3 용량의 상기 분할 용량인 제3 분할 용량은, 상기 제1 영역의 소정의 범위 내에 집약되어 있고,
상기 제7 용량의 상기 분할 용량인 제7 분할 용량은, 상기 제2 영역의 소정의 범위 내에 집약되어 있고,
복수의 상기 제3 분할 용량 및 복수의 상기 제7 분할 용량은, 일대일의 관계로 대향하여 배치되어 있는 상기 (2)에 기재된 촬상 소자.
(4)
상기 제1 용량과 상기 제3 용량의 접속 및 절단을 전환하는 제1 스위치 소자와,
상기 제2 용량과 상기 제3 용량의 접속 및 절단을 전환하는 제2 스위치 소자와,
이웃하는 2개의 상기 제3 분할 용량의 접속 및 절단을 전환하는 제3 스위치 소자와,
상기 제5 용량과 상기 제7 용량의 접속 및 절단을 전환하는 제5 스위치 소자와,
상기 제6 용량과 상기 제7 용량의 접속 및 절단을 전환하는 제6 스위치 소자와,
이웃하는 2개의 상기 제7 분할 용량의 접속 및 절단을 전환하는 제7 스위치 소자를 구비하는 상기 (3)에 기재된 촬상 소자.
(5)
상기 제1 분할 용량, 상기 제2 용량, 및 상기 제3 분할 용량의 합계 수는, 상기 제4 용량의 분할 용량인 제4 분할 용량의 총수와 같고,
상기 제5 분할 용량, 상기 제6 용량, 및 상기 제7 분할 용량의 합계 수는, 상기 제8 용량의 분할 용량인 제8 분할 용량의 총수와 같으며,
상기 제1 분할 용량, 상기 제2 용량, 상기 제3 분할 용량 및 상기 제4 분할 용량의 합계 수는, 상기 제5 분할 용량, 상기 제6 용량, 상기 제7 분할 용량 및 상기 제8 분할 용량의 합계 수와 같은 상기 (4)에 기재된 촬상 소자.
(6)
복수의 상기 제1 분할 용량의 각각, 상기 제2 용량, 복수의 상기 제3 분할 용량의 각각, 복수의 상기 제4 분할 용량의 각각, 복수의 상기 제5 분할 용량의 각각, 상기 제6 용량, 복수의 상기 제7 분할 용량의 각각, 및 복수의 상기 제8 분할 용량의 각각은, 서로 같은 용량값을 갖는 상기 (5)에 기재된 촬상 소자.
(7)
복수의 상기 제1 분할 용량의 각각은, 상기 제1 신호선에 접속된 일방의 전극과, 상기 제1 차동 앰프의 상기 일방의 입력부에 접속된 타방의 전극을 갖고,
상기 제2 용량은, 상기 참조 신호 생성부에 접속된 일방의 전극과, 상기 제1 차동 앰프의 상기 일방의 입력부에 접속된 타방의 전극을 갖고,
복수의 상기 제3 분할 용량의 각각은, 상기 제3 스위치 소자에 접속된 일방의 전극과, 상기 제1 차동 앰프의 상기 일방의 입력부에 접속된 타방의 전극을 갖고,
복수의 상기 제4 분할 용량의 각각은, 상기 기준 전위의 공급부에 접속된 일방의 전극과, 상기 제1 차동 앰프의 상기 타방의 입력부에 접속된 타방의 전극을 갖고,
복수의 상기 제5 분할 용량의 각각은, 상기 제2 신호선에 접속된 일방의 전극과, 상기 제2 차동 앰프의 상기 일방의 입력부에 접속된 타방의 전극을 갖고,
상기 제6 용량은, 상기 참조 신호 생성부에 접속된 일방의 전극과, 상기 제2 차동 앰프의 상기 일방의 입력부에 접속된 타방의 전극을 갖고,
복수의 상기 제7 분할 용량의 각각은, 상기 제7 스위치 소자에 접속된 일방의 전극과, 상기 제2 차동 앰프의 상기 일방의 입력부에 접속된 타방의 전극을 갖고,
복수의 상기 제8 분할 용량의 각각은, 상기 기준 전위의 공급부에 접속된 일방의 전극과, 상기 제2 차동 앰프의 상기 타방의 입력부에 접속된 타방의 전극을 갖는 상기 (5) 또는 (6)에 기재된 촬상 소자.
1: 촬상 소자
4: 신호 처리부
5: 출력부
6: 제어부
12: ADC군
20: 베어 칩
21: 상부 칩
22: 하부 칩
100: 디지털 카메라
101: 화소부
102: 타이밍 제어 회로
103: 수직 주사 회로
106: 수평 전송 주사 회로
107: 앰프 회로
108: 신호 처리 회로
109: 화소 구동선
110: 수직 신호선
111: 수평 전송선
121, 121a, 12lb: 비교기
122: 카운터
123: 래치
151: 포토 다이오드
152: 전송 트랜지스터
154: 증폭 트랜지스터
155: 선택 트랜지스터
156: 리셋 트랜지스터
157: 정전류원
201, 211, 212: 차동 앰프
301, 302, 303, 304: 회로 블록
C11∼C15, C21∼C25: 커패시터
C11a∼C11d, C13a∼C13e, C14a∼C14j, C21a∼C21d, C23a∼C23e, C24a∼C24j: 분할 커패시터
Cp1∼Co24, Cp34∼Co54: 기생 용량
NT11, NT12, NT13, NT21, NT22, NT23, TN21, NT32: NMOS 트랜지스터
NT11a, NT1lb, NT12a, NT12b, NT21a, NT2lb: 분할 트랜지스터
NT22a, NT22b: 분할 트랜지스터
OCA: 홀수 컬럼 영역
P: 단위 화소
PT11, PT12, PT31, PT32, PT33 PMOS: 트랜지스터
RAMP, RAMP1, RAMP2: 참조 신호
SW11∼SW14, SW13a∼SW13d, SW15a∼SW15e, SW17, SW18, SW21∼SW24, SW23a∼SW23d, SW25a∼SW25e, SW27, SW28: 스위치
SW15, SW25: 스위치군
VSL, VSL1, VSL2: 화소 신호

Claims (7)

  1. 광전 변환 소자를 갖는 제1 화소에 접속된 제1 신호선에 접속되고, 제1 영역에 배치된 제1 용량과,
    상기 제1 영역에 배치되고, 참조 신호를 생성하는 참조 신호 생성부에 접속된 제2 용량과,
    상기 제1 영역에 배치되고, 상기 제1 용량 및 상기 제2 용량에 접속 가능하도록 설치된 제3 용량과,
    상기 제1 영역에 배치되고, 기준 전위의 공급부에 접속된 제4 용량과,
    상기 제1 영역에 배치되고, 상기 제1 용량, 상기 제2 용량 및 상기 제3 용량이 접속된 일방의 입력부와, 상기 제4 용량이 접속된 타방의 입력부를 갖는 제1 차동 앰프와,
    광전 변환 소자를 갖는 제2 화소에 접속된 제2 신호선에 접속되고, 상기 제1 용량과 상기 제4 용량에 다른 면적으로 대향하여 상기 제1 영역에 이웃하는 제2 영역에 배치된 제5 용량과,
    상기 제2 영역에 배치되고, 상기 참조 신호 생성부에 접속된 제6 용량과,
    상기 제2 영역에 배치되고, 상기 제5 용량 및 상기 제6 용량에 접속 가능하도록 설치된 제7 용량과,
    상기 제2 영역에 배치되고, 상기 기준 전위가 공급되는 제8 용량과,
    상기 제2 영역에 배치되고, 상기 제5 용량, 상기 제6 용량 및 상기 제7 용량이 접속된 일방의 입력부와, 상기 제8 용량이 접속된 타방의 입력부를 갖는 제2 차동 앰프를 구비하는 촬상 소자.
  2. 제1항에 있어서,
    상기 제1 용량, 상기 제3 용량, 상기 제4 용량, 상기 제5 용량, 상기 제7 용량 및 상기 제8 용량은 각각, 분할된 복수의 분할 용량을 갖고,
    상기 제5 용량의 상기 분할 용량인 제5 분할 용량은, 상기 제1 용량의 상기 분할 용량인 제1 분할 용량에 대향하는 개수와, 상기 제4 용량의 상기 분할 용량인 제4 분할 용량에 대향하는 개수가 다르게 배치되어 있는 촬상 소자.
  3. 제2항에 있어서,
    상기 제3 용량의 상기 분할 용량인 제3 분할 용량은, 상기 제1 영역의 미리 정해진 범위 내에 집약되어 있고,
    상기 제7 용량의 상기 분할 용량인 제7 분할 용량은, 상기 제2 영역의 미리 정해진 범위 내에 집약되어 있고,
    복수의 상기 제3 분할 용량 및 복수의 상기 제7 분할 용량은, 일대일의 관계로 대향하여 배치되어 있는 촬상 소자.
  4. 제3항에 있어서,
    상기 제1 용량과 상기 제3 용량의 접속 및 절단을 전환하는 제1 스위치 소자와,
    상기 제2 용량과 상기 제3 용량의 접속 및 절단을 전환하는 제2 스위치 소자와,
    이웃하는 2개의 상기 제3 분할 용량의 접속 및 절단을 전환하는 제3 스위치 소자와,
    상기 제5 용량과 상기 제7 용량의 접속 및 절단을 전환하는 제5 스위치 소자와,
    상기 제6 용량과 상기 제7 용량의 접속 및 절단을 전환하는 제6 스위치 소자와,
    이웃하는 2개의 상기 제7 분할 용량의 접속 및 절단을 전환하는 제7 스위치 소자를 구비하는 촬상 소자.
  5. 제4항에 있어서,
    상기 제1 분할 용량, 상기 제2 용량, 및 상기 제3 분할 용량의 합계 수는, 상기 제4 용량의 분할 용량인 제4 분할 용량의 총수와 같고,
    상기 제5 분할 용량, 상기 제6 용량, 및 상기 제7 분할 용량의 합계 수는, 상기 제8 용량의 분할 용량인 제8 분할 용량의 총수와 같으며,
    상기 제1 분할 용량, 상기 제2 용량, 상기 제3 분할 용량 및 상기 제4 분할 용량의 합계 수는, 상기 제5 분할 용량, 상기 제6 용량, 상기 제7 분할 용량 및 상기 제8 분할 용량의 합계 수와 같은 촬상 소자.
  6. 제5항에 있어서,
    복수의 상기 제1 분할 용량의 각각, 상기 제2 용량, 복수의 상기 제3 분할 용량의 각각, 복수의 상기 제4 분할 용량의 각각, 복수의 상기 제5 분할 용량의 각각, 상기 제6 용량, 복수의 상기 제7 분할 용량의 각각, 및 복수의 상기 제8 분할 용량의 각각은, 서로 같은 용량값을 갖는 촬상 소자.
  7. 제5항에 있어서,
    복수의 상기 제1 분할 용량의 각각은, 상기 제1 신호선에 접속된 일방의 전극과, 상기 제1 차동 앰프의 상기 일방의 입력부에 접속된 타방의 전극을 갖고,
    상기 제2 용량은, 상기 참조 신호 생성부에 접속된 일방의 전극과, 상기 제1 차동 앰프의 상기 일방의 입력부에 접속된 타방의 전극을 갖고,
    복수의 상기 제3 분할 용량의 각각은, 상기 제3 스위치 소자에 접속된 일방의 전극과, 상기 제1 차동 앰프의 상기 일방의 입력부에 접속된 타방의 전극을 갖고,
    복수의 상기 제4 분할 용량의 각각은, 상기 기준 전위의 공급부에 접속된 일방의 전극과, 상기 제1 차동 앰프의 상기 타방의 입력부에 접속된 타방의 전극을 갖고,
    복수의 상기 제5 분할 용량의 각각은, 상기 제2 신호선에 접속된 일방의 전극과, 상기 제2 차동 앰프의 상기 일방의 입력부에 접속된 타방의 전극을 갖고,
    상기 제6 용량은, 상기 참조 신호 생성부에 접속된 일방의 전극과, 상기 제2 차동 앰프의 상기 일방의 입력부에 접속된 타방의 전극을 갖고,
    복수의 상기 제7 분할 용량의 각각은, 상기 제7 스위치 소자에 접속된 일방의 전극과, 상기 제2 차동 앰프의 상기 일방의 입력부에 접속된 타방의 전극을 갖고,
    복수의 상기 제8 분할 용량의 각각은, 상기 기준 전위의 공급부에 접속된 일방의 전극과, 상기 제2 차동 앰프의 상기 타방의 입력부에 접속된 타방의 전극을 갖는 촬상 소자.
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