JP7332604B2 - 撮像素子 - Google Patents
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- 239000003990 capacitor Substances 0.000 claims description 837
- 238000003384 imaging method Methods 0.000 claims description 59
- 238000006243 chemical reaction Methods 0.000 claims description 40
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 11
- 230000003071 parasitic effect Effects 0.000 description 57
- 101000584590 Homo sapiens Receptor activity-modifying protein 2 Proteins 0.000 description 24
- 102100030696 Receptor activity-modifying protein 2 Human genes 0.000 description 24
- 238000005516 engineering process Methods 0.000 description 22
- 238000010586 diagram Methods 0.000 description 18
- 238000012545 processing Methods 0.000 description 18
- 238000012986 modification Methods 0.000 description 17
- 230000004048 modification Effects 0.000 description 17
- 238000012546 transfer Methods 0.000 description 17
- 230000000875 corresponding effect Effects 0.000 description 14
- 101100522111 Oryza sativa subsp. japonica PHT1-11 gene Proteins 0.000 description 13
- 101100522114 Oryza sativa subsp. japonica PHT1-12 gene Proteins 0.000 description 13
- 101100489713 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) GND1 gene Proteins 0.000 description 11
- 230000000694 effects Effects 0.000 description 10
- 102100036285 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Human genes 0.000 description 8
- 101000875403 Homo sapiens 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Proteins 0.000 description 8
- 230000003321 amplification Effects 0.000 description 7
- 238000003199 nucleic acid amplification method Methods 0.000 description 7
- 239000004065 semiconductor Substances 0.000 description 7
- 101000584583 Homo sapiens Receptor activity-modifying protein 1 Proteins 0.000 description 6
- 102100030697 Receptor activity-modifying protein 1 Human genes 0.000 description 6
- 230000003287 optical effect Effects 0.000 description 6
- 230000003247 decreasing effect Effects 0.000 description 5
- 238000010408 sweeping Methods 0.000 description 5
- 230000006870 function Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 238000009825 accumulation Methods 0.000 description 2
- 230000002238 attenuated effect Effects 0.000 description 2
- 230000001276 controlling effect Effects 0.000 description 2
- 238000012937 correction Methods 0.000 description 2
- 230000002596 correlated effect Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 238000005070 sampling Methods 0.000 description 2
- 238000012935 Averaging Methods 0.000 description 1
- 101150069153 Cp15 gene Proteins 0.000 description 1
- 101150049731 Cp16 gene Proteins 0.000 description 1
- 101150047973 Cp18 gene Proteins 0.000 description 1
- 101150117696 Cp19 gene Proteins 0.000 description 1
- 101150062019 Cp36 gene Proteins 0.000 description 1
- 101100327634 Drosophila melanogaster Cp38 gene Proteins 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 230000001151 other effect Effects 0.000 description 1
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- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
- H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
- H04N25/772—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising A/D, V/T, V/F, I/T or I/F converters
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- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
- H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
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- H03—ELECTRONIC CIRCUITRY
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- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
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- H03M1/56—Input signal compared with linear ramp
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- H04N25/70—SSIS architectures; Circuits associated therewith
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- Transforming Light Signals Into Electric Signals (AREA)
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- Gyroscopes (AREA)
- Semiconductor Memories (AREA)
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Description
本技術は、撮像素子に関する。
従来、行列状に配置された複数の画素を有する画素部を備える固体撮像装置が知られている(例えば、特許文献1参照)。固体撮像装置は、複数の画素に設けられた光電変換素子で光電変換された電気信号に基づくアナログの画素信号をAD(アナログ-デジタル)変換するAD変換部を有している。AD変換部でAD変換されたデジタルの画素信号に基づいて表示装置などに画像が表示される。
AD変換部は、画素部に設けられた複数の画素の列ごとに設けられている。このため、複数のAD変換部は、一行に並列して配置される。また、隣り合うAD変換部同士は、近接して配置される。AD変換部に設けられた比較器は、入力容量を有している。アナログの画素信号に対応する電圧は、AD変換される際にこの入力容量に保持されるため、AD変換時にこの入力容量に印加される電圧が変動する。この電圧変動が隣接するAD変換部に設けられた比較器の入力容量に干渉してクロストークが発生する場合がある。AD変換部にクロストークが発生すると、隣接するAD変換部から影響を受けた側のAD変換部(ビクティム側のAD変換部)は、画素から入力されたアナログの画素信号に隣接するAD変換部の電圧変動が重畳されたアナログ信号をAD変換することになる。その結果、表示装置などにはノイズが発生した画像が表示されてしまうという問題が生じる。
本技術の目的は、AD変換部におけるクロストークの低減を図ることができる撮像素子を提供することにある。
本技術の一態様による撮像素子は、光電変換素子を有する第一画素に接続された第一信号線に接続されて第一領域に配置された第一容量と、前記第一領域に配置されて参照信号を生成する参照信号生成部に接続された第二容量と、前記第一領域に配置されて前記第一容量及び前記第二容量に接続可能に設けられた第三容量と、前記第一領域に配置されて基準電位の供給部に接続された第四容量と、前記第一領域に配置されて前記第一容量、前記第二容量及び前記第三容量が接続された一方の入力部、並びに前記第四容量が接続された他方の入力部を有する第一差動アンプと、光電変換素子を有する第二画素に接続された第二信号線に接続され、前記第一容量と前記第四容量に異なる面積で対向して前記第一領域に隣り合う第二領域に配置された第五容量と、前記第二領域に配置されて前記参照信号生成部に接続された第六容量と、前記第二領域に配置されて前記第五容量及び前記第六容量に接続可能に設けられた第七容量と、前記第二領域に配置されて前記基準電位が供給される第八容量と、前記第二領域に配置されて前記第五容量、前記第六容量及び前記第七容量が接続された一方の入力部、並びに前記第八容量が接続された他方の入力部を有する第二差動アンプとを備える。
前記第一容量、前記第三容量、前記第四容量、前記第五容量、第七容量及び前記第八容量はそれぞれ、分割された複数の分割容量を有し、前記第五容量の前記分割容量である第五分割容量は、前記第一容量の前記分割容量である第一分割容量に対向する個数と、前記第四容量の前記分割容量である第四分割容量に対向する個数とが異ならせて配置されていてもよい。
前記第三容量の前記分割容量である第三分割容量は、前記第一領域の所定の範囲内に集約されており、前記第七容量の前記分割容量である第七分割容量は、前記第二領域の所定の範囲内に集約されており、複数の前記第三分割容量及び複数の前記第七分割容量は、1対1の関係で対向して配置されていてもよい。
前記第一容量と前記第三容量との接続及び切断を切り替える第一切替素子と、前記第二容量と前記第三容量との接続及び切断を切り替える第二切替素子と、隣り合う2つの前記第三分割容量の接続及び切断を切り替える第三切替素子と、前記第五容量と前記第七容量との接続及び切断を切り替える第五切替素子と、前記第六容量と前記第七容量との接続及び切断を切り替える第六切替素子と、隣り合う2つの前記第七分割容量の接続及び切断を切り替える第七切替素子とを備えていてもよい。
前記第一分割容量、前記第二容量、及び前記第三分割容量の合計数は、前記第四容量の分割容量である第四分割容量の総数と同じであり、前記第五分割容量、前記第六容量、及び前記第七分割容量の合計数は、前記第八容量の分割容量である第八分割容量の総数と同じであり、前記第一分割容量、前記第二容量、前記第三分割容量及び前記第四分割容量の合計数は、前記第五分割容量、前記第六容量、前記第七分割容量及び前記第八分割容量の合計数と同じであってもよい。
複数の前記第一分割容量のそれぞれ、前記第二容量、複数の前記第三分割容量のそれぞれ、複数の前記第四分割容量のそれぞれ、複数の前記第五分割容量のそれぞれ、前記第六容量、複数の前記第七分割容量のそれぞれ、及び複数の前記第八分割容量のそれぞれは、互いに同じ容量値を有していてもよい。
複数の前記第一分割容量のそれぞれは、前記第一信号線に接続された一方の電極と、前記第一差動アンプの前記一方の入力部に接続された他方の電極とを有し、前記第二容量は、前記参照信号生成部に接続された一方の電極と、前記第一差動アンプの前記一方の入力部に接続された他方の電極とを有し、複数の前記第三分割容量のそれぞれは、前記第三切替素子に接続された一方の電極と、前記第一差動アンプの前記一方の入力部に接続された他方の電極とを有し、複数の前記第四分割容量のそれぞれは、前記基準電位の供給部に接続された一方の電極と、前記第一差動アンプの前記他方の入力部に接続された他方の電極とを有し、複数の前記第五分割容量のそれぞれは、前記第二信号線に接続された一方の電極と、前記第二差動アンプの前記一方の入力部に接続された他方の電極とを有し、前記第六容量は、前記参照信号生成部に接続された一方の電極と、前記第二差動アンプの前記一方の入力部に接続された他方の電極とを有し、複数の前記第七分割容量のそれぞれは、前記第七切替素子に接続された一方の電極と、前記第二差動アンプの前記一方の入力部に接続された他方の電極とを有し、複数の前記第八分割容量のそれぞれは、前記基準電位の供給部に接続された一方の電極と、前記第二差動アンプの前記他方の入力部に接続された他方の電極とを有していてもよい。
本技術の一実施形態による撮像素子について図1から図12を用いて説明する。
<デジタルカメラの構成例>
まず、本実施形態による撮像素子が適用されるデジタルカメラについて図1を用いて説明する。本技術による撮像素子を適用したデジタルカメラは、静止画及び動画のいずれも撮像することができる。
まず、本実施形態による撮像素子が適用されるデジタルカメラについて図1を用いて説明する。本技術による撮像素子を適用したデジタルカメラは、静止画及び動画のいずれも撮像することができる。
図1に示すように、デジタルカメラ100は、光学系2、撮像素子1、メモリ3、信号処理部4、出力部5及び制御部6を備えている。
光学系2は、例えば、図示せぬズームレンズ、フォーカスレンズ及び絞り等を有している。光学系2は、外部からの光を撮像素子1に入射させるようになっている。
撮像素子1は、例えばCMOSイメージセンサである。撮像素子1は、光学系2から入射された入射光を受光し、受光した入射光を光電変換するようになっている。これにより、撮像素子1は、光学系2から入射した入射光に対応する画像データを出力するようになっている。
メモリ3は、撮像素子1が出力する画像データを一時記憶するようになっている。
信号処理部4は、メモリ3に記憶された画像データを用いた信号処理を行い、信号処理後の画像データを出力部5に供給するようになっている。信号処理部4は、例えば画像データに混入するノイズの除去やホワイトバランスの調整等の処理を行う。
出力部5は、信号処理部4から供給された画像データを出力する。出力部5は、例えば、液晶等で構成される表示装置(図示せず)を有している。出力部5は、信号処理部4から供給される画像データに対応する画像を、いわゆるスルー画として表示するようになっている。
また、出力部5は、例えば半導体メモリ、磁気ディスクあるいは光ディスク等の記録媒体を駆動するドライバ(図示せず)を有している。出力部5は、信号処理部4から供給される画像データを記録媒体に記録するようになっている。
制御部6は、デジタルカメラ100のユーザ等の操作に従い、デジタルカメラ100を構成する各ブロックを制御するようになっている。
<撮像素子の構成例>
次に、本実施形態による撮像素子の概略構成について図2から図6を用いて説明する。
図2に示すように、本実施形態による撮像素子1は、画素部101、タイミング制御回路102、垂直走査回路103、DAC(デジタル-アナログ変換装置)104、ADC(アナログ-デジタル変換装置)群12、水平転送走査回路106、アンプ回路107、及び、信号処理回路108を備えている。
次に、本実施形態による撮像素子の概略構成について図2から図6を用いて説明する。
図2に示すように、本実施形態による撮像素子1は、画素部101、タイミング制御回路102、垂直走査回路103、DAC(デジタル-アナログ変換装置)104、ADC(アナログ-デジタル変換装置)群12、水平転送走査回路106、アンプ回路107、及び、信号処理回路108を備えている。
図2に示すように、画素部101には、入射光をその光量に応じた電荷量に光電変換する光電変換素子を含む単位画素(以下、単に画素とも称する)が行列状に配置されている。本実施形態では、画素部101には、m行n列(m及びnは自然数)の単位画素P11~Pmn(以下、単位画素P11~Pmnの全部又は一部を個々に区別する必要がない場合、単に「単位画素P」と称する)が設けられている。図2では、m行n列の画素配列のうちの一部(14個)の単位画素Pが図示されている。単位画素P11~Pmnは、互いに同じ回路構成を有している。単位画素P11~Pmnの具体的な回路構成については、図3を参照して後述する。
また、画素部101には、行列状の画素配列に対して、m本の画素駆動線109-1~109-mが図の左右方向(画素行の画素配列方向/水平方向)に沿って配線されている。また、画素部101には、n本の垂直信号線110-1~110-nが図の上下方向(画素列の画素配列方向/垂直方向)に沿って配線されている。画素駆動線109-1~109-mの一端は、垂直走査回路103の各行に対応した出力端に接続されている。画素駆動線109-1~109-m及び垂直信号線110-1~110-nの交差部のそれぞれに対応して、単位画素P11~Pmnのそれぞれが配置されている。なお、図2では、画素駆動線109-1~109-mを画素行毎に1本ずつ示しているが、各画素行に画素駆動線109-1~109-mを2本以上設けてもよい。以下、垂直信号線110-1~110-nを個々に区別する必要がない場合、単に「垂直信号線110」と称し、画素駆動線109-1~109-mを個々に区別する必要がない場合、単に「画素駆動線109」と称する。
タイミング制御回路102は、各種のタイミング信号を生成するタイミングジェネレータ(不図示)を備えている。タイミング制御回路102は、外部から与えられる制御信号等に基づいて、タイミングジェネレータで生成された各種のタイミング信号を基に垂直走査回路103、DAC104、ADC群12、及び、水平転送走査回路106等の駆動制御を行う。
垂直走査回路103は、シフトレジスタやアドレスデコーダなどによって構成されている。ここでは、具体的な構成については図示を省略するが、垂直走査回路103は、読出し走査系と掃出し走査系とを含んでいる。
読出し走査系は、信号を読み出す単位画素について行単位で順に選択走査を行う。一方、掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対し、その読出し走査よりもシャッタスピードの時間分だけ先行してその読出し行の単位画素の光電変換素子から不要な電荷を掃き出す(リセットする)掃出し走査を行う。この掃出し走査系による不要電荷の掃き出し(リセット)により、いわゆる電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換素子の光電荷を捨てて、新たに露光を開始する(光電荷の蓄積を開始する)動作のことをいう。読出し走査系による読出し動作によって読み出される信号は、その直前の読出し動作又は電子シャッタ動作以降に入射した光量に対応する。そして、直前の読出し動作による読出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読出し動作による読出しタイミングまでの期間が、単位画素における光電荷の蓄積時間(露光時間)となる。
垂直走査回路103によって選択走査された画素行の各単位画素から出力される画素信号VSLは、各列の垂直信号線110を介してADC群12に供給される。
DAC104は、線形増加するランプ波形の信号である参照信号RAMPを生成し、ADC群12に供給する。
ADC群12は、垂直信号線110-1,110-2,110-3~110(n-1)~110-mに接続されたADC105-1,105-2,105-3~105-(n-1),105-nを有している。ADC105-1,105-2,105-3~105-(n-1),105-nは、比較器(コンパレータ)121-1,121-2,121-3~121-(n-1),121-n、カウンタ122-1,122-2,122-3~122-(n-1),122-n、及び、ラッチ123-1,123-2,123-3~123-(n-1),123-nを有している。なお、以下、ADC105-1~105-n、比較器121-1~121-n、カウンタ122-1~カウンタ122-n、及び、ラッチ123-1~ラッチ123-nを個々に区別する必要がない場合、単に、ADC105、比較器121、カウンタ122、及び、ラッチ123と称する。
比較器121、カウンタ122、及び、ラッチ123は、それぞれ画素部101の垂直信号線110毎に1つずつ設けられ、ADC105を構成している。すなわち、ADC群12には、画素部101の垂直信号線110毎にADC105が設けられている。
比較器121は、各画素から出力される画素信号VSLと参照信号RAMPとを容量を介して加算した信号の電圧と、所定の基準電圧とを比較し、比較結果を示す出力信号をカウンタ122に供給する。
カウンタ122は、比較器121の出力信号に基づいて、画素信号VSLと参照信号RAMPとを容量を介して加算した信号が所定の基準電圧を上回るまでの時間をカウントすることにより、アナログの画素信号をカウント値により表されるデジタルの画素信号に変換する。カウンタ122は、カウント値をラッチ123に供給する。
ラッチ123は、カウンタ122から供給されるカウント値を保持する。また、ラッチ123は、信号レベルの画素信号に対応するD相のカウント値と、リセットレベルの画素信号に対応するP相のカウント値との差分をとることにより、相関二重サンプリング(Correlated Double Sampling:CDS)を行う。
ADC105-1~105-nは、画素部101に設けられた単位画素Pの一行に並ぶn個の単位画素Pi1~Pin(i=1,2,3,~,m)に対応させて配置されている。以下、1個のADC105を配置するために割り当てられた半導体チップ上の領域を「カラム領域」と称する。カラム領域の幅(単位画素Pの行方向の長さ)は、1行あたり(水平方向)の単位画素Pの個数(n個)等により制限される。撮像素子1に対する小型化の要請から、カラム領域の幅は制限される。このため、隣り合うADC105は、近接して配置される。これにより、隣り合うADC105同士が互いに干渉し、クロストークが発生する。このクロストークによって表示装置などに表示される画像や動画にノイズが生じる場合がある。そこで、本実施形態による撮像素子1は、クロストークを低減するために、比較器121に設けられた複数のキャパシタの配置順が隣り合う偶数カラム領域(第一領域の一例)ECA及び奇数カラム領域(第二領域の一例)OCAで異なっている。当該複数のキャパシタの配置順については後述する。
水平転送走査回路106は、シフトレジスタやアドレスデコーダなどによって構成され、ADC群12の画素列に対応した回路部分を順番に選択走査する。水平転送走査回路106による選択走査により、ラッチ123に保持されているデジタルの画素信号が、水平転送線111を介して、順番にアンプ回路107に転送される。
アンプ回路107は、ラッチ123から供給されるデジタルの画素信号を増幅し、信号処理回路108に供給する。
信号処理回路108は、アンプ回路107から供給されるデジタルの画素信号に対して、所定の信号処理を行い、2次元の画像データを生成する。例えば、信号処理回路108は、縦線欠陥、点欠陥の補正、又は、信号のクランプを行ったり、パラレル-シリアル変換、圧縮、符号化、加算、平均、及び、間欠動作などデジタル信号処理を行ったりする。信号処理回路108は、生成した画像データを後段の装置に出力する。
<画素の構成例>
図3は、画素部101に設けられる単位画素P11~Pmnの構成例を示す回路図である。単位画素P11~Pmnは、互いに同一の構成を有している。
図3は、画素部101に設けられる単位画素P11~Pmnの構成例を示す回路図である。単位画素P11~Pmnは、互いに同一の構成を有している。
単位画素Pは、光電変換素子としてたとえばフォトダイオード151を備えている。単位画素Pは、フォトダイオード151に対して、転送トランジスタ152、増幅トランジスタ154、選択トランジスタ155及びリセットトランジスタ156の4つのトランジスタを能動素子として備える。
フォトダイオード151は、入射光をその光量に応じた量の電荷(ここでは電子)に光電変換する。
転送トランジスタ152は、フォトダイオード151とFD(フローティングディフュージョン)153との間に接続されている。転送トランジスタ152は、垂直走査回路103から供給される駆動信号TXによりオン状態になったとき、フォトダイオード151に蓄積されている電荷をFD153に転送する。
FD153には、増幅トランジスタ154のゲートが接続されている。増幅トランジスタ154は、選択トランジスタ155を介して垂直信号線110に接続され、画素部101の外の定電流源157とソースフォロアを構成している。垂直走査回路103から供給される駆動信号SELにより選択トランジスタ155がオンすると、増幅トランジスタ154は、FD153の電位を増幅し、その電位に応じた電圧を示す画素信号を垂直信号線110に出力する。そして、各単位画素Pから出力された画素信号は、垂直信号線110を介して、ADC群12の各比較器121に供給される。
リセットトランジスタ156は、電源VDDとFD153との間に接続されている。リセットトランジスタ156が垂直走査回路103から供給される駆動信号RSTによりオンしたとき、FD153の電位が電源VDDの電位にリセットされる。
FD153は、転送トランジスタ152、増幅トランジスタ154及びリセットトランジスタ156の接続点に形成されている。転送トランジスタ152、増幅トランジスタ154、リセットトランジスタ156及び選択トランジスタ155は、たとえばN型の金属-酸化物-半導体電界効果トランジスタ(Metal-Oxide-Semiconductor Field-Effect Transistor:MOSFET)で構成されている。
<比較器の構成例>
偶数カラム領域ECA及び奇数カラム領域OCAに形成された比較器121は、キャパシタの配置が異なっているものの、回路構成は同一である。このため、偶数カラム領域ECA及び奇数カラム領域OCAを区別することなく、図4を用いて比較器121の回路構成を説明する。
偶数カラム領域ECA及び奇数カラム領域OCAに形成された比較器121は、キャパシタの配置が異なっているものの、回路構成は同一である。このため、偶数カラム領域ECA及び奇数カラム領域OCAを区別することなく、図4を用いて比較器121の回路構成を説明する。
図4に示すように、比較器121は、差動アンプ201を備えている。差動アンプ201は、P型のMOS(PMOS)トランジスタPT11、PMOSトランジスタPT12、及び、N型のMOS(NMOS)トランジスタNT11,NT12,NT13を備えている。詳細は後述するが、NMOSトランジスタNT11及びNMOSトランジスタNT12はそれぞれ、並列に接続された2つの分割トランジスタで構成されている。
PMOSトランジスタPT11のソース及びPMOSトランジスタPT12のソースは、電源VDD1に接続されている。PMOSトランジスタPT11のドレインは、PMOSトランジスタPT11のゲート、及び、NMOSトランジスタNT11のドレインに接続されている。PMOSトランジスタPT12のドレインは、NMOSトランジスタNT12のドレイン、及び、出力信号OUT1の出力端子T15に接続されている。NMOSトランジスタNT11のソースは、NMOSトランジスタNT12のソース、及び、NMOSトランジスタNT13のドレインに接続されている。NMOSトランジスタNT13のソースはグラウンドGND1に接続されている。
そして、PMOSトランジスタPT11及びPMOSトランジスタPT12によりカレントミラー回路が構成されている。また、NMOSトランジスタNT11、NMOSトランジスタNT12及びNMOSトランジスタNT13により、差動の比較部が構成されている。すなわち、NMOSトランジスタNT13が、入力端子T14を介して外部から入力されるバイアス電圧VGにより電流源として動作し、NMOSトランジスタNT11及びNMOSトランジスタNT12が差動トランジスタとして動作する。
撮像素子1に設けられた比較器121は、キャパシタC11、キャパシタC12、キャパシタC13及びキャパシタC14を備えている。
偶数カラム領域ECAに形成された比較器121のキャパシタC11は、光電変換素子を有する第一画素に接続された第一信号線に接続されて第一領域に配置された第一容量の一例に相当する。この場合、図2に示す単位画素P1i(iは自然数かつn以下の偶数)が第一画素の一例に相当する。また、図2に示す垂直信号線109-i(iは自然数かつn以下の偶数)が第一信号線の一例に相当する。また、図2に示す偶数カラム領域ECAが第一領域に相当する。さらに、図3に示すフォトダイオード151が光電変換素子の一例に相当する。
偶数カラム領域ECAに形成された比較器121のキャパシタC12は、偶数カラム領域ECAに配置されて参照信号RAMPを生成するDAC(参照信号生成部の一例)104(図2参照)に接続された第二容量に相当する。偶数カラム領域ECAに形成された比較器121のキャパシタC13は、偶数カラム領域ECAに配置されてキャパシタC11及びキャパシタC12に接続可能に設けられた第三容量の一例に相当する。偶数カラム領域ECAに形成された比較器121のキャパシタC14は、偶数カラム領域ECAに配置されてグラウンド(基準電位の供給部の一例)GND1に接続された第四容量の一例に相当する。
奇数カラム領域OCAに形成された比較器121のキャパシタC11は、光電変換素子を有する第二画素に接続された第二信号線に接続されて第二領域に配置された第五容量の一例に相当する。この場合、図2に示す単位画素P1i(iは自然数かつn以下の奇数)が第二画素の一例に相当する。また、図2に示す垂直信号線109-i(iは自然数かつn以下の奇数)が第二信号線の一例に相当する。また、図2に示す奇数カラム領域OCAが第二領域に相当する。さらに、図3に示すフォトダイオード151が光電変換素子の一例に相当する。
奇数カラム領域OCAに形成された比較器121のキャパシタC12は、奇数カラム領域OCAに配置されて参照信号RAMPを生成するDAC(参照信号生成部の一例)104(図2参照)に接続された第六容量に相当する。奇数カラム領域OCAに形成された比較器121のキャパシタC13は、奇数カラム領域OCAに配置されてキャパシタC11及びキャパシタC12に接続可能に設けられた第七容量の一例に相当する。奇数カラム領域に形成された比較器121のキャパシタC14は、奇数カラム領域OCAに配置されてグラウンドGND1に接続された第八容量の一例に相当する。
キャパシタC11は、画素信号VSLの入力端子T11とNMOSトランジスタNT11のゲートとの間に接続されている。キャパシタC11は、画素信号VSLに対する入力容量となる。
キャパシタC12は、参照信号RAMPの入力端子T12とNMOSトランジスタNT11のゲートとの間に接続されており、参照信号RAMPに対する入力容量となる。
キャパシタC13は、スイッチSW13及びスイッチSW14のオン/オフ状態に応じてキャパシタC11及びキャパシタC12の容量値を変更させる可変キャパシタとして機能する。キャパシタC13は、キャパシタC11及びスイッチSW13を介して入力端子T11とNMOSトランジスタNT11のゲートとの間に接続されている。また、キャパシタC13は、キャパシタC12及びスイッチSW14を介して入力端子T12とNMOSトランジスタNT11のゲートとの間に接続されている。
より具体的に、キャパシタC11は、分割された複数(本実施形態では4つ)の分割容量である分割キャパシタC11a,C11b,C11c,C11dを有している。分割キャパシタC11a,C11b,C11c,C11dはそれぞれ、入力端子T11を介して垂直信号線110(図2参照)に接続された一方の電極と、差動アンプ201のNMOSトランジスタNT11のゲートに接続された他方の電極とを有している。キャパシタC12は、入力端子T12を介してDAC104(図2参照)に接続された一方の電極と、差動アンプ201のNMOSトランジスタNT11のゲートに接続された他方の電極とを有している。
キャパシタC13は、分割された複数(本実施形態では5つ)の分割容量である分割キャパシタC13a,C13b,C13c,C13d,C13eを有している。比較器121は、隣り合う2つの分割キャパシタC13a,C13b,C13c,C13d,C13eの接続及び切断を切り替えるスイッチ群SW15を備えている。より具体的には、スイッチ群SW15は、隣り合う2つの分割キャパシタC13a及び分割キャパシタC13bの接続及び切断を切り替えるスイッチSW15aを有している。スイッチ群SW15は、隣り合う2つの分割キャパシタC13b及び分割キャパシタC13cの接続及び切断を切り替えるスイッチSW15bを有している。スイッチ群SW15は、隣り合う2つの分割キャパシタC13c及び分割キャパシタC13dの接続及び切断を切り替えるスイッチSW15cを有している。スイッチ群SW15は、隣り合う2つの分割キャパシタC13d及び分割キャパシタC13eの接続及び切断を切り替えるスイッチSW15dを有している。
分割キャパシタC13a~C13eはそれぞれ、スイッチSW15a~SW15dに接続された一方の電極と、差動アンプ201のNMOSトランジスタNT11のゲートに接続された他方の電極とを有している。より具体的には、分割キャパシタC13aは、スイッチSW15aの一端子に接続された一方の電極と、NMOSトランジスタNT11のゲートに接続された他方の電極とを有している。分割キャパシタC13aの一方の電極は、スイッチSW13の他端子にも接続されている。スイッチSW13の一端子は、キャパシタC11の分割キャパシタC11dの一方の電極に接続されている。
分割キャパシタC13bは、スイッチSW15aの他端子及びスイッチSW15bの一端子に接続された一方の電極と、NMOSトランジスタNT11のゲートに接続された他方の電極とを有している。分割キャパシタC13cは、スイッチSW15bの他端子及びスイッチSW15cの一端子に接続された一方の電極と、NMOSトランジスタNT11のゲートに接続された他方の電極とを有している。分割キャパシタC13dは、スイッチSW15cの他端子及びスイッチSW15dの一端子に接続された一方の電極と、NMOSトランジスタNT11のゲートに接続された他方の電極とを有している。
分割キャパシタC13eは、スイッチSW15dの他端子に接続された一方の電極と、NMOSトランジスタNT11のゲートに接続された他方の電極とを有している。分割キャパシタC13eの一方の電極は、スイッチSW12の一端子にも接続されている。スイッチSW12の他端子は、キャパシタC12の一方の電極に接続されている。
したがって、スイッチSW13、スイッチSW15a~SW15d及びスイッチSW14は、分割キャパシタC11dの一方の電極及びキャパシタC12の一方の電極の間で従属接続されている。
スイッチSW13、スイッチSW14及びスイッチSW15a~SW15dのオン/オフ状態が制御されることにより、画素信号VSLに対する入力容量及び参照信号RAMPに対する入力容量の比が制御される。スイッチSW13、スイッチSW14及びスイッチSW15a~SW15dは、少なくとも1つがオフ状態となるように制御される。
以下、分割キャパシタC11a~C11d、キャパシタC12及び分割キャパシタC13a~C13eのそれぞれの参照符号をそれぞれの容量値を表す符号としても用いることにする。分割キャパシタC11a~C11d、キャパシタC12及び分割キャパシタC13a~C13eは、並列に接続されている。このため、画素信号VSLに対する入力減衰ゲインAinvは、以下の式(1)で表すことができ、参照信号RAMPに対する入力減衰ゲインAinrは、以下の式(2)で表すことができる。
Ainv=(C11a+C11b+C11c+C11d+Cα)/ΣC ・・・(1)
Ainr=(C12+Cβ)/ΣC ・・・(2)
Ainr=(C12+Cβ)/ΣC ・・・(2)
式(1)及び式(2)において、「ΣC」は、分割キャパシタC11a~C11d、キャパシタC12及び分割キャパシタC13a~C13eの容量値の総和を表している。また、式(1)中の「Cα」は、スイッチSW13、スイッチSW14及びスイッチSW15a~SW15dのオン/オフ状態に応じて画素信号VSL側に付加されるキャパシタの容量値を表している。また、式(2)中の「Cβ」は、スイッチSW13、スイッチSW14及びスイッチSW15a~SW15dのオン/オフ状態に応じて参照信号RAMP側に付加されるキャパシタの容量値を表している。式(1)中の「Cα」及び式(2)中の「Cβ」は、スイッチSW13、スイッチSW14及びスイッチSW15a~SW15dのオン/オフ状態に応じて、以下のようになる。
(A)スイッチSW13がオフ状態、スイッチSW13以外がオン状態の場合:
Cα=0
Cβ=C13a+C13b+C13c+C13d+C13e
(B)スイッチSW15aがオフ状態、スイッチSW15a以外がオン状態の場合:
Cα=C13a
Cβ=C13b+C13c+C13d+C13e
(C)スイッチSW15bがオフ状態、スイッチSW15b以外がオン状態の場合:
Cα=C13a+C13b
Cβ=C13c+C13d+C13e
(D)スイッチSW15cがオフ状態、スイッチSW15c以外がオン状態の場合:
Cα=C13a+C13b+C13c
Cβ=C13d+C13e
(E)スイッチSW15dがオフ状態、スイッチSW15d以外がオン状態の場合:
Cα=C13a+C13b+C13c+C13d
Cβ=C13e
(F)スイッチSW15eがオフ状態、スイッチSW15e以外がオン状態の場合:
Cα=C13a+C13b+C13c+C13d+C13e
Cβ=0
Cα=0
Cβ=C13a+C13b+C13c+C13d+C13e
(B)スイッチSW15aがオフ状態、スイッチSW15a以外がオン状態の場合:
Cα=C13a
Cβ=C13b+C13c+C13d+C13e
(C)スイッチSW15bがオフ状態、スイッチSW15b以外がオン状態の場合:
Cα=C13a+C13b
Cβ=C13c+C13d+C13e
(D)スイッチSW15cがオフ状態、スイッチSW15c以外がオン状態の場合:
Cα=C13a+C13b+C13c
Cβ=C13d+C13e
(E)スイッチSW15dがオフ状態、スイッチSW15d以外がオン状態の場合:
Cα=C13a+C13b+C13c+C13d
Cβ=C13e
(F)スイッチSW15eがオフ状態、スイッチSW15e以外がオン状態の場合:
Cα=C13a+C13b+C13c+C13d+C13e
Cβ=0
このように、スイッチSW13、スイッチSW14及びスイッチSW15a~SW15dのオン/オフ状態を切り替えることによって、画素信号VSLに対する入力容量及び参照信号RAMPに対する入力容量を段階的に変更することができる。
画素信号VSLの電圧の振幅ΔVSLは、NMOSトランジスタNT11のゲートにおいて、ΔVSL×Ainvとなる。したがって、式(1)中の「Cα」の値が小さくなるほど、差動アンプ201に入力される画素信号VSLの振幅は減衰する。その結果、入力換算ノイズが増大する。これに対して、参照信号RAMPの入力容量に対する画素信号VSLの入力容量の比率を高める、すなわち式(1)中の「Cα」を大きくかつ式(2)中の「Cβ」を小さくすることにより、差動アンプ201に入力される画素信号VSLの減衰を抑制し、入力換算ノイズを抑制することができる。
ただし、参照信号RAMPの入力容量に対する画素信号VSLの入力容量の比率を高くすると、差動アンプ201に入力される参照信号RAMPの減衰量は、逆に増大する。
図5は、参照信号RAMPの入力容量に対する画素信号VSLの入力容量の比率を高くした場合と低くした場合に、差動アンプ201に入力される参照信号RAMPを比較した図である。図5の点線で示される波形は、当該比率を高くした場合の差動アンプ201に入力される参照信号RAMPの波形を示し、実線で示される波形は、当該比率を低くした場合の差動アンプ201に入力される参照信号RAMPの波形を示している。
図5に示すように、参照信号RAMPの入力容量に対する画素信号VSLの入力容量の比率を高くすると、差動アンプ201に入力される参照信号RAMPの振幅が小さくなる。その結果、ADC105のダイナミックレンジが低下する。
これに対して、例えば、DAC104から出力する参照信号RAMPの振幅を大きくすることにより、差動アンプ201に入力される参照信号RAMPの振幅を大きくし、ADC105のダイナミックレンジの低下を抑制することが考えられる。
ただし、参照信号RAMPの振幅の最大値は、DAC104の仕様等により制限される。例えば、高ゲインモードでは、参照信号RAMPの振幅が小さく設定されているため、参照信号RAMPの振幅を大きくすることが可能である。一方、低ゲインモードでは、参照信号RAMPの振幅が予め大きく設定されているため、参照信号RAMPの振幅をさらに大きくすることが困難な場合がある。
したがって、例えば、高ゲインモードでは、参照信号RAMPの入力容量に対する画素信号VSLの入力容量の比率を可能な範囲で高くするとともに、参照信号RAMPの振幅を大きくする。これにより、ノイズの影響を受けやすい高ゲインモードにおいて、差動アンプ201に入力される画素信号VSLの減衰を抑制し、ノイズの影響を抑制することができる。
一方、例えば、低ゲインモードでは、参照信号RAMPに対する入力容量と画素信号VSLに対する入力容量を近い値に設定するとよい。
図4に戻って、キャパシタC14は、分割された複数(本実施形態では10個)の分割容量である分割キャパシタC14a,C14b,C14c,C14d,C14e,C14f,C14g,C14h,C14i,C14jを有している。分割キャパシタC14a,C14b,C14c,C14d,C14e,C14f,C14g,C14h,C14i,C14jのそれぞれは、グラウンドGND1に接続された一方の電極と、差動アンプ201のNMOSトランジスタNT12のゲートに接続された他方の電極とを有している。分割キャパシタC14a,C14b,C14c,C14d,C14e,C14f,C14g,C14h,C14i,C14jは、グラウンドGND1とNMOSトランジスタNT12のゲートとの間で並列接続されている。
偶数カラム領域ECAに形成された比較器121の場合、分割キャパシタC11a~C11dは、第一分割容量の一例に相当する。偶数カラム領域ECAに形成された比較器121の場合、分割キャパシタC13a~C13dは、第三分割容量の一例に相当する。偶数カラム領域ECAに形成された比較器121の場合、スイッチSW13は第一切替素子の一例に相当し、スイッチSW14は第二切替素子の一例に相当する。偶数カラム領域ECAに形成された比較器121の場合、スイッチSW15a~SW15dは、第三切替素子に相当する。
奇数カラム領域OCAに形成された比較器121の場合、分割キャパシタC11a~C11dは、第五分割容量の一例に相当する。奇数カラム領域OCAに形成された比較器121の場合、分割キャパシタC13a~C13dは、第七分割容量の一例に相当する。奇数カラム領域OCAに形成された比較器121の場合、スイッチSW13は第五切替素子の一例に相当し、スイッチSW14は第六切替素子の一例に相当する。奇数カラム領域OCAに形成された比較器121の場合、スイッチSW15a~SW15dは、第七切替素子に相当する。
差動アンプ201は、キャパシタC11、キャパシタC12及びキャパシタC13が接続されたNMOSトランジスタNT11と、キャパシタC14が接続されたNMOSトランジスタNT12とを有している。このため、偶数カラム領域ECAに形成された比較器121の差動アンプ201は第一差動アンプの一例に相当する。偶数カラム領域ECAに形成された比較器121の場合、NMOSトランジスタNT11は第一差動アンプに設けられた一方の入力部の一例に相当し、NMOSトランジスタNT12は第一差動アンプに設けられた他方の入力部の一例に相当する。一方、奇数カラム領域OCAに形成された比較器121の差動アンプ201は第二差動アンプの一例に相当する。奇数カラム領域OCAに形成された比較器121の場合、NMOSトランジスタNT11は第二差動アンプに設けられた一方の入力部の一例に相当し、NMOSトランジスタNT12は第二差動アンプに設けられた他方の入力部の一例に相当する。
スイッチSW11は、NMOSトランジスタNT11のドレイン-ゲート間に接続されている。スイッチSW11は、タイミング制御回路102から入力端子T13を介して入力される駆動信号AZSW1により、オン状態からオフ状態又はオフ状態からオン状態に切り替えられる。
スイッチSW12は、NMOSトランジスタNT12のドレイン-ゲート間に接続されている。スイッチSW12は、タイミング制御回路102から入力端子T13を介して入力される駆動信号AZSW1により、オン状態からオフ状態又はオフ状態からオン状態に切り替えられる。
なお、以下、キャパシタC11、キャパシタC12、キャパシタC13、及び、スイッチSW11の接続点をノードHiZとする。また、以下、NMOSトランジスタNT12のゲート、キャパシタC13、及び、スイッチSW12の接続点をノードVSHとする。
図6に示すように、NMOSトランジスタNT11は、並列に接続された2つの分割トランジスタNT11a及び分割トランジスタNT11bで構成されている。分割トランジスタNT11a及び分割トランジスタNT11bはそれぞれ、NMOSFETで構成されている。分割トランジスタNT11aのソースと分割トランジスタNT11bのソースとは接続されている。分割トランジスタNT11aのドレインと分割トランジスタNT11bのドレインとは接続されている。分割トランジスタNT11aのゲートと分割トランジスタNT11bのドレインとは接続されている。分割トランジスタNT11a,NT11bのそれぞれのソースは、NMOSトランジスタNT13のドレインに接続されている。分割トランジスタNT11a,NT11bのそれぞれのドレインは、PMOSトランジスタPT11(図4参照)のドレイン及びゲート、PMOSトランジスタPT12(図4参照)のゲート並びにスイッチSW11(図4参照)に接続されている。
NMOSトランジスタNT12は、並列に接続された2つの分割トランジスタNT12a及び分割トランジスタNT12bで構成されている。分割トランジスタNT12a及び分割トランジスタNT12bはそれぞれ、NMOSFETで構成されている。分割トランジスタNT12aのソースと分割トランジスタNT12bのソースとは接続されている。分割トランジスタNT12aのドレインと分割トランジスタNT12bのドレインとは接続されている。分割トランジスタNT12aのゲートと分割トランジスタNT12bのドレインとは接続されている。分割トランジスタNT12a,NT12bのそれぞれのソースは、NMOSトランジスタNT13のドレインに接続されている。分割トランジスタNT12a,NT12bのそれぞれのドレインは、PMOSトランジスタPT12のドレイン、スイッチSW12及び出力端子OUT(図4参照)に接続されている。
次に、奇数カラム領域OCA及び偶数カラム領域ECAにそれぞれ形成された比較器121の各キャパシタ、NMOSトランジスタNT11及びNMOSトランジスタNT12の配置関係の一例について図7を用いて説明する。
図7に示すように、偶数カラム領域ECAにおいて、キャパシタC12及びキャパシタC13は、スイッチSW14を挟んで対向して配置されている。キャパシタC13の分割容量である分割キャパシタC13a~C13eは、偶数カラム領域ECAの所定の範囲内に集約されている。より具体的に、キャパシタC12及び分割キャパシタC13eは、スイッチSW14を挟んで対向して配置されている。分割キャパシタC13e、分割キャパシタC13d、分割キャパシタC13c、分割キャパシタC13b及び分割キャパシタC13aは、キャパシタC12が配置されている側からこの順に並んで配置されている。分割キャパシタC13e及び分割キャパシタC13dの間には、スイッチSW13dが配置されている。分割キャパシタC13d及び分割キャパシタC13cの間には、スイッチSW13cが配置されている。分割キャパシタC13c及び分割キャパシタC13bの間には、スイッチSW13bが配置されている。分割キャパシタC13b及び分割キャパシタC13aの間には、スイッチSW13aが配置されている。
偶数カラム領域ECAにおいて、分割キャパシタC13bが配置されていない側の分割キャパシタC13aの隣には、スイッチSW13を挟んでキャパシタC14の分割容量である分割キャパシタC14jが配置されている。このように、分割キャパシタC13a~C13e、スイッチSW15a~SW15d、スイッチSW14及びスイッチSW13を所定の範囲内に集約して配置することにより、配線の煩雑さや各素子間に生じる寄生容量の抑制が図られている。
偶数カラム領域ECAにおいて、分割キャパシタC13aが配置されていない側の分割キャパシタC14jの隣には、キャパシタC11が配置されている。より具体的に、キャパシタC11の分割容量である分割キャパシタC11d、分割キャパシタC11c、分割キャパシタC11b及び分割キャパシタC11aは、分割キャパシタC14jが配置されている側からこの順に並んで配置されている。
偶数カラム領域ECAにおいて、分割キャパシタC11bが配置されていない側の分割キャパシタC11aの隣には、キャパシタC14の分割容量であるキャパシタC14の残部が配置されている。より具体的に、キャパシタC14の残りの分割キャパシタC14i、分割キャパシタC14h、分割キャパシタC14g、分割キャパシタC14f、分割キャパシタC14e、分割キャパシタC14d、分割キャパシタC14c、分割キャパシタC14b及び分割キャパシタC14aは、分割キャパシタC11aが配置されている側からこの順に並んで配置されている。
偶数カラム領域ECAにおいて、分割キャパシタC14bが配置されていない側の分割キャパシタC14aの隣には、NMOSトランジスタNT11及びNMOSトランジスタNT12が配置されている。より具体的に、分割トランジスタNT11b、分割トランジスタNT12b、分割トランジスタNT12a及び分割トランジスタNT11aは、分割キャパシタC14aが配置されている側からこの順に並んで配置されている。
このように、偶数カラム領域ECAにおいて、キャパシタC11~C14、スイッチSW13、スイッチ群SW15、NMOSトランジスタNT11及びNMOSトランジスタNT12は、たとえば一直線上に配置されている。
図7に示すように、奇数カラム領域OCAにおいて、キャパシタC12及びキャパシタC13は、スイッチSW14を挟んで対向して配置されている。キャパシタC13の分割容量である分割キャパシタC13a~C13eは、奇数カラム領域OCAの所定の範囲内に集約されている。より具体的に、キャパシタC12及び分割キャパシタC13eは、スイッチSW14を挟んで対向して配置されている。分割キャパシタC13e、分割キャパシタC13d、分割キャパシタC13c、分割キャパシタC13b及び分割キャパシタC13aは、キャパシタC12が配置されている側からこの順に並んで配置されている。分割キャパシタC13e及び分割キャパシタC13dの間には、スイッチSW13dが配置されている。分割キャパシタC13d及び分割キャパシタC13cの間には、スイッチSW13cが配置されている。分割キャパシタC13c及び分割キャパシタC13bの間には、スイッチSW13bが配置されている。分割キャパシタC13b及び分割キャパシタC13aの間には、スイッチSW13aが配置されている。
奇数カラム領域OCAにおいて、分割キャパシタC13bが配置されていない側の分割キャパシタC13aの隣には、スイッチSW13を挟んでキャパシタC14の分割容量の一部が配置されている。このように、分割キャパシタC13a~C13e、スイッチSW15a~SW15d、スイッチSW14及びスイッチSW13を所定の範囲内に集約して配置することにより、配線の煩雑さや各素子間に生じる寄生容量の抑制が図られている。
より具体的に、奇数カラム領域OCAにおいて、キャパシタC14の分割容量である分割キャパシタC14j、分割キャパシタC14i、分割キャパシタC14h及び分割キャパシタC14gは、分割キャパシタC13aが配置されている側からこの順に並んで配置されている。
奇数カラム領域OCAにおいて、分割キャパシタC14hが配置されていない側の分割キャパシタC14gの隣には、キャパシタC11が配置されている。より具体的に、キャパシタC11の分割容量である分割キャパシタC11d、分割キャパシタC11c、分割キャパシタC11b及び分割キャパシタC11aは、分割キャパシタC14gが配置されている側からこの順に並んで配置されている。
奇数カラム領域OCAにおいて、分割キャパシタC11bが配置されていない側の分割キャパシタC11aの隣には、キャパシタC14の残りの分割容量が配置されている。より具体的に、キャパシタC14の残部である分割キャパシタC14f、分割キャパシタC14e、分割キャパシタC14d、分割キャパシタC14c、分割キャパシタC14b及び分割キャパシタC14aは、分割キャパシタC11aが配置されている側からこの順に並んで配置されている。
奇数カラム領域OCAにおいて、分割キャパシタC14bが配置されていない側の分割キャパシタC14aの隣には、NMOSトランジスタNT11及びNMOSトランジスタNT12が配置されている。より具体的に、分割トランジスタNT12a、分割トランジスタNT12b、分割トランジスタNT11b及び分割トランジスタNT11aは、分割キャパシタC14aが配置されている側からこの順に並んで配置されている。
このように、奇数カラム領域OCAにおいて、キャパシタC11~C14、スイッチSW13、スイッチ群SW15、NMOSトランジスタNT11及びNMOSトランジスタNT12は、たとえば一直線上に配置されている。
図7に示すように、偶数カラム領域ECAにおいて、分割キャパシタC11a~C11dの個数は4個であり、キャパシタC12の個数は1個であり、分割キャパシタC13a~C13eの個数は5個であり、分割キャパシタC14a~C14jの個数は10個である。したがって、偶数カラム領域ECAにおいて、分割キャパシタC11a~C11d(第一分割容量の一例)、キャパシタC12(第二容量の一例)、及び分割キャパシタC13a~C13e(第三分割容量の一例)の合計数(10個)は、分割キャパシタC14a~C14j(第四分割容量の一例)の総数と同じである。
また、奇数カラム領域OCAにおいて、分割キャパシタC11a~C11dの個数は4個であり、キャパシタC12の個数は1個であり、分割キャパシタC13a~C13eの個数は5個であり、分割キャパシタC14a~C14jの個数は10個である。したがって、奇数カラム領域OCAにおいて、分割キャパシタC11a~C11d(第五分割容量の一例)、キャパシタC12(第六容量の一例)、及び分割キャパシタC13a~C13e(第七分割容量の一例)の合計数(10個)は、分割キャパシタC14a~C14j(第八容量の一例)の総数と同じである。
偶数カラム領域ECAにおける分割キャパシタC11a~C11d、キャパシタC12、分割キャパシタC13a~C13e及び分割キャパシタC14a~C14jの合計数(20個)は、奇数カラム領域OCAにおける分割キャパシタC11a~C11d、キャパシタC12、分割キャパシタC13a~C13e及び分割キャパシタC14a~C14jの合計数(20個)と同じである。
偶数カラム領域ECAにおける分割キャパシタC11a~C11dのそれぞれ、キャパシタC12、分割キャパシタC13a~C13eのそれぞれ及び分割キャパシタC14a~C14jのそれぞれ、奇数カラム領域OCAにおける分割キャパシタC11a~C11dのそれぞれ、キャパシタC12、分割キャパシタC13a~C13eのそれぞれ及び分割キャパシタC14a~C14jのそれぞれは、互いに同じ容量値を有している。
このように、差動アンプ201の差動対を構成するNMOSトランジスタNT11及びNMOSトランジスタNT12に接続される入力容量は、同じ個数のキャパシタに分割されている。これにより、差動アンプ201の差動対に接続される容量のバランスが確保されている。また、電源VDD1の変動を差動アンプ201の差動対に均等に影響させることができる。これにより、電源電圧変動除去比(Power Supply Rejection Ratio:PSRR)の向上が図られている。さらに、比較器121に設けられたスイッチSW11及びスイッチSW12で生じるリーク電流に基づく電圧変動がNMOSトランジスタNT11及びNMOSトランジスタNT12で同一にすることができる。これにより、撮像素子1は、比較器121の比較動作に当該リーク電流が影響することを防止できる。
撮像素子1が形成される半導体チップの大きさの制限より、偶数カラム領域ECA及び奇数カラム領域OCAは、互いに隣接して設けられる。このため、偶数カラム領域ECAに形成される各素子と、奇数カラム領域OCAに形成される各素子との間には、寄生容量が生じる。
図7に示すように、偶数カラム領域ECAの分割トランジスタNT11aのゲートと、奇数カラム領域OCAの分割トランジスタNT11aのゲートとの間には、寄生容量Cp1が生じている。偶数カラム領域ECAの分割トランジスタNT12aのゲートと、奇数カラム領域OCAの分割トランジスタNT11bのゲートとの間には、寄生容量Cp2が生じている。偶数カラム領域ECAの分割トランジスタNT12bのゲートと、奇数カラム領域OCAの分割トランジスタNT12bのゲートとの間には、寄生容量Cp3が生じている。偶数カラム領域ECAの分割トランジスタNT11bのゲートと、奇数カラム領域OCAの分割トランジスタNT12aのゲートとの間には、寄生容量Cp4が生じている。
偶数カラム領域ECAの分割キャパシタC14aと、奇数カラム領域OCAの分割キャパシタC14aとの間には、寄生容量Cp5が生じている。偶数カラム領域ECAの分割キャパシタC14bと、奇数カラム領域OCAの分割キャパシタC14bとの間には、寄生容量Cp6が生じている。偶数カラム領域ECAの分割キャパシタC14cと、奇数カラム領域OCAの分割キャパシタC14cとの間には、寄生容量Cp7が生じている。偶数カラム領域ECAの分割キャパシタC14dと、奇数カラム領域OCAの分割キャパシタC14dとの間には、寄生容量Cp8が生じている。偶数カラム領域ECAの分割キャパシタC14eと、奇数カラム領域OCAの分割キャパシタC14eとの間には、寄生容量Cp9が生じている。偶数カラム領域ECAの分割キャパシタC14fと、奇数カラム領域OCAの分割キャパシタC14fとの間には、寄生容量Cp10が生じている。
偶数カラム領域ECAの分割キャパシタC14gと、奇数カラム領域OCAの分割キャパシタC11aとの間には、寄生容量Cp11が生じている。偶数カラム領域ECAの分割キャパシタC14hと、奇数カラム領域OCAの分割キャパシタC11bとの間には、寄生容量Cp12が生じている。偶数カラム領域ECAの分割キャパシタC14iと、奇数カラム領域OCAの分割キャパシタC11cとの間には、寄生容量Cp13が生じている。偶数カラム領域ECAの分割キャパシタC11aと、奇数カラム領域OCAの分割キャパシタC11dとの間には、寄生容量Cp14が生じている。
偶数カラム領域ECAの分割キャパシタC11bと、奇数カラム領域OCAの分割キャパシタC14gとの間には、寄生容量Cp15が生じている。偶数カラム領域ECAの分割キャパシタC11cと、奇数カラム領域OCAの分割キャパシタC14hとの間には、寄生容量Cp16が生じている。偶数カラム領域ECAの分割キャパシタC11dと、奇数カラム領域OCAの分割キャパシタC14iとの間には、寄生容量Cp17が生じている。偶数カラム領域ECAの分割キャパシタC14jと、奇数カラム領域OCAの分割キャパシタC14jとの間には、寄生容量Cp18が生じている。
偶数カラム領域ECAの分割キャパシタC13aと、奇数カラム領域OCAの分割キャパシタC13aとの間には、寄生容量Cp19が生じている。偶数カラム領域ECAの分割キャパシタC13bと、奇数カラム領域OCAの分割キャパシタC13bとの間には、寄生容量Cp20が生じている。偶数カラム領域ECAの分割キャパシタC13cと、奇数カラム領域OCAの分割キャパシタC13cとの間には、寄生容量Cp21が生じている。偶数カラム領域ECAの分割キャパシタC13dと、奇数カラム領域OCAの分割キャパシタC13dとの間には、寄生容量Cp22が生じている。偶数カラム領域ECAの分割キャパシタC13eと、奇数カラム領域OCAの分割キャパシタC13eとの間には、寄生容量Cp23が生じている。偶数カラム領域ECAのキャパシタC12、奇数カラム領域OCAのキャパシタC12との間には、寄生容量Cp24が生じている。
ところで、例えば、奇数カラム領域OCAにおける画素信号VSLからの大振幅のアグレッサーが、隣接カラムである偶数カラム領域ECAに設けられた差動アンプ201の差動対の左右の容量へアンバランスに干渉したとする。この場合、当該アグレッサーが差動アンプ201の差動対で打ち消されずにクロストークとして画質劣化につながる。本実施形態による撮像素子1に設けられた比較器121では、切替容量として機能するキャパシタC13は、画素信号VSLに対する入力容量として機能したり、参照信号RAMPに対する入力容量として機能したりする。このため、差動アンプ201の差動対の左右の容量に隣接カラムにおける画素信号VSLからの大振幅のアグレッサーを常に完全にバランスさせることは極めて困難である。
そこで、本実施形態による撮像素子1は、差動アンプ201の差動対のそれぞれの容量の配置を偶数カラム領域ECAと奇数カラム領域OCAとで異ならせている。これにより、切替容量として機能するキャパシタC13の全部又は一部が画素信号VSL及び参照信号RAMPに対する入力容量としてどのよう付加されたとしても、差動アンプ201の差動対に対して、隣の画素信号VSLの大振幅アグレッサーの干渉のアンバランスの絶対値が突出して大きくならないようになっている。
より具体的には、奇数カラム領域OCAにおける分割キャパシタC11a~C11d(第五分割容量の一例)は、偶数カラム領域ECAにおける分割キャパシタC11a~C11d(第一分割容量の一例)に対向する個数と、偶数カラム領域ECAにおける分割キャパシタC14a~C14j(第四分割容量の一例)に対向する個数とが異ならせて配置されている。図7に示す構成例では、奇数カラム領域OCAにおける分割キャパシタC11a~C11dのうちの3個の分割キャパシタC11a~C11cが、偶数カラム領域ECAにおいてNMOSトランジスタNT12に接続された分割キャパシタC14g~C14iに対向して配置されている。また、奇数カラム領域OCAにおける分割キャパシタC11a~C11dのうちの1個の分割キャパシタC11dが、偶数カラム領域ECAにおいてNMOSトランジスタNT11に接続された分割キャパシタC11aに対向して配置されている。
分割キャパシタC11a~C11d、キャパシタC12及び分割キャパシタC13a~C13eは、並列に接続されている。また、分割キャパシタC14a~C14jは、並列に接続されている。このため、分割キャパシタ同士が対向する個数は、当該分割キャパシタで構成されるキャパシタ同士が対向する面積として見ることもできる。したがって、奇数カラム領域OCAのキャパシタC11(第五容量の一例)は、偶数カラム領域ECAのキャパシタC11(第一容量の一例)とキャパシタC14(第四容量の一例)に異なる面積で対向して配置されている。偶数カラム領域ECA及び奇数カラム領域OCAにおいて複数のキャパシタの配置を異ならせることによる作用・効果の詳細については後述する。
<比較器の動作>
次に、図8及び図9のタイミングチャートを参照して、比較器121の動作について説明する。図8は、駆動信号AZSW1、参照信号RAMP、画素信号VSL、ノードVSH、ノードHiZ、及び、出力信号OUT1のタイミングチャートを示している。図9は、図8中に示す時刻t5から時刻t8におけるノードHiZの波形例を示している。
次に、図8及び図9のタイミングチャートを参照して、比較器121の動作について説明する。図8は、駆動信号AZSW1、参照信号RAMP、画素信号VSL、ノードVSH、ノードHiZ、及び、出力信号OUT1のタイミングチャートを示している。図9は、図8中に示す時刻t5から時刻t8におけるノードHiZの波形例を示している。
時刻t1において、駆動信号AZSW1がハイレベルに設定される。図示は省略するが、駆動信号AZSW1がハイレベルに設定されるのとほぼ同時に、撮像素子1での撮像時のゲインに基づいて、スイッチSW13、スイッチSW14及びスイッチ15a~15dのいずれか1つのスイッチがオフ状態に設定され、残余のスイッチがオン状態に設定される。本実施形態では、6つのゲインモードに対応できるようになっている。6つのゲインモードのうち、最低レベルのゲインモードの場合は、スイッチSW13がオフ状態に設定される。また、最低レベル側から数えて2番目のゲインモードの場合は、スイッチSW15aがオフ状態に設定される。また、最低レベル側から数えて3番目のゲインモードの場合は、スイッチSW15bがオフ状態に設定される。また、最低レベル側から数えて4番目のゲインモードの場合は、スイッチSW15cがオフ状態に設定される。また、最低レベル側から数えて5番目のゲインモードの場合は、スイッチSW15dがオフ状態に設定される。また、最低レベル側から数えて6番目、すなわち最高レベルのゲインモードの場合は、スイッチSW14がオフ状態に設定される。
そして、スイッチSW11及びスイッチSW12がオンし、NMOSトランジスタNT11のドレインとゲート、及び、NMOSトランジスタNT12のドレインとゲートが接続される。また、参照信号RAMPが所定のリセットレベルに設定される。さらに、読み出し対象となる単位画素PのFD153がリセットされ、画素信号VSLがリセットレベルに設定される。
これにより、差動アンプ201のオートゼロ動作が開始される。すなわち、NMOSトランジスタNT11のドレイン及びゲート、並びに、NMOSトランジスタNT12のドレイン及びゲートが、所定の同じ電圧(以下、基準電圧と称する)に収束する。これにより、ノードHiZ及びノードVSHの電圧が基準電圧に設定される。
次に、時刻t2において、駆動信号AZSW1がローレベルに設定され、スイッチSW11及びスイッチSW12がオフする。これにより、差動アンプ201のオートゼロ動作が終了する。ノードHiZの電圧は、画素信号VSL及び参照信号RAMPが変化しないため、基準電圧のまま保持される。また、ノードVSHの電圧は、キャパシタC14に蓄積された電荷により基準電圧のまま保持される。
時刻t3において、参照信号RAMPの電圧がリセットレベルから所定の値だけ下げられる。これにより、ノードHiZの電圧が低下し、ノードVSHの電圧(基準電圧)を下回り、差動アンプ201の出力信号OUT1がローレベルとなる。
時刻t4において、参照信号RAMPが増加を開始する。これに合わせて、ノードHiZの電圧も増加する。また、カウンタ122が、カウントを開始する。
その後、ノードHiZの電圧がノードVSHの電圧(基準電圧)を上回ったとき、差動アンプ201の出力信号OUT1が反転し、ハイレベルとなる。そして、出力信号OUT1がハイレベルに反転したときのカウンタ122のカウント値が、P相(リセットレベル)の画素信号VSLの値としてラッチ123に保持される。
時刻t5において、参照信号RAMPの電圧がリセット電圧に設定される。また、単位画素Pの転送トランジスタ152がオン状態に移行し、露光期間中にフォトダイオード151に蓄積された電荷がFD153に転送され、画素信号VSLが信号レベルに設定される。これにより、ノードHiZの電圧が信号レベルに対応する値だけ低下し、ノードVSHの電圧(基準電圧)を下回り、差動アンプ201の出力信号OUT1がローレベルに反転する。
時刻t6において、時刻t3と同様に、参照信号RAMPの電圧がリセットレベルから所定の値だけ下げられる。これにより、ノードHiZの電圧がさらに低下する。
時刻t7において、時刻t4と同様に、参照信号RAMPが増加を開始する。これに合わせて、ノードHiZの電圧も線形増加する。また、カウンタ122が、カウントを開始する。
その後、ノードHiZの電圧がノードVSHの電圧(基準電圧)を上回ったとき、差動アンプ201の出力信号OUT1が反転し、ハイレベルとなる。そして、出力信号OUT1がハイレベルに反転したときのカウンタ122のカウント値が、D相(信号レベル)の画素信号VSLの値としてラッチ123に保持される。また、ラッチ123は、D相の画素信号VSLと、時刻t4と時刻t5の間に読み出されたP相の画素信号VSLとの差分をとることにより、相関二重サンプリングを行う。このようにして、画素信号VSLのAD変換が行われる。
その後、時刻t8以降において、時刻t1から時刻t7と同様の動作が繰り返される。なお、時刻t8以降においても、駆動信号AZSW1がハイレベルに設定されるのとほぼ同時に、撮像素子1での撮像時のゲインに基づいて、スイッチSW13、スイッチSW14及びスイッチ15a~15dのいずれか1つのスイッチがオフ状態に設定され、残余のスイッチがオン状態に設定される。
これにより、電源VDD1の電圧を下げることにより、ADC群12の消費電力を下げ、その結果、撮像素子1の消費電力を下げることができる。
差動アンプの差動対の一方に画像信号を入力し、当該差動対の他方に参照信号を入力する従来の比較器では、参照信号と画素信号が比較され、その比較結果が出力信号として出力される。このとき、出力信号の反転時の差動アンプの入力電圧(参照信号及び画素信号の電圧)は、画素信号の電圧により変動する。したがって、例えば、従来技術の比較器の駆動用の電源の電圧を下げると、出力信号の反転時の差動アンプの入力電圧が、比較器の入力ダイナミックレンジを超え、AD変換の線形性を確保できなくなるおそれがある。
これに対し、本実施形態における比較器121では、上述のとおり、画素信号VSLと参照信号RAMPを入力容量を介して加算した信号の電圧(ノードHiZの電圧)と、ノードVSHの電圧(基準電圧)との比較結果が、出力信号OUT1として出力される。このとき、図9に示されるように、出力信号OUT1の反転時の差動アンプ201の入力電圧(ノードHiZ及びノードVSHの電圧)は、変動せず一定となる。
また、撮像素子1では、参照信号RAMPが変化する方向が、従来技術の比較器の参照信号と逆であり、画素信号VSLと逆方向に変化する。ここで、画素信号VSLと逆方向に変化するとは、画素信号VSLが信号成分が大きくなるにつれて変化する方向と逆方向に変化することをいう。例えば、この例では、画素信号VSLは、信号成分が大きくなるにつれて負の方向に変化するのに対し、参照信号RAMPはその逆の正の方向に変化している。したがって、ノードHiZの電圧(差動アンプ201の入力電圧)は、画素信号VSLと従来技術の参照信号との差分に対応する電圧となる。
このように、出力信号OUT1の反転時の差動アンプ201の入力電圧が一定になるため、差動アンプ201の入力ダイナミックレンジを狭くすることができる。
したがって、比較器121の駆動用の電源VDD1の電圧を、従来技術の比較器より下げることができ、その結果、ADC群12の消費電力を下げ、撮像素子1の消費電力を下げることができる。
次に、本実施形態による撮像素子1の作用・効果について図4を参照しつつ図10から図12を用いて説明する。図10から図12では、奇数カラム領域OCAから偶数カラム領域ECAへの干渉が太矢印で表されている。
(第1の干渉例)
図10は、スイッチSW13がオフ状態であり、スイッチSW13以外のスイッチがオン状態の場合における、奇数カラム領域OCAから偶数カラム領域ECAへの干渉の状態を模式的に示している。すなわち、図10は、切替容量として機能するキャパシタC13の全てを参照信号RAMPに対する入力容量とした場合における、当該干渉の状態を模式的に示している。
図10は、スイッチSW13がオフ状態であり、スイッチSW13以外のスイッチがオン状態の場合における、奇数カラム領域OCAから偶数カラム領域ECAへの干渉の状態を模式的に示している。すなわち、図10は、切替容量として機能するキャパシタC13の全てを参照信号RAMPに対する入力容量とした場合における、当該干渉の状態を模式的に示している。
図10に示すように、スイッチSW13がオフ状態の場合、画素信号VSLに対する入力容量は、キャパシタC11(分割キャパシタC11a~C11d)のみである。このため、奇数カラム領域OCAの分割キャパシタC11a~C11cの電圧変動は、偶数カラム領域ECAの分割キャパシタC14g~C14iに影響する。また、奇数カラム領域OCAの分割キャパシタC11dの電圧変動は、偶数カラム領域ECAの分割キャパシタC11aに影響する。その結果、奇数カラム領域OCAでの大振幅アグレッサーは、偶数カラム領域ECAの差動アンプ201のNMOSトランジスタNT11及びNMOSトランジスタNT12に1:3の比率で影響する。このため、奇数カラム領域OCAでの大振幅アグレッサーから偶数カラム領域ECAの差動アンプ201の差動対に対する干渉のアンバランスは、-2(=1-3)となる。
一方、奇数カラム領域OCAにおける差動アンプ201の分割トランジスタNT11aのゲートは、偶数カラム領域ECAにおける差動アンプ201の分割トランジスタNT11aに影響する。また、奇数カラム領域OCAにおける差動アンプ201の分割トランジスタNT11bのゲートは、偶数カラム領域ECAにおける差動アンプ201の分割トランジスタNT12aに影響する。このため、偶数カラム領域ECAにおける差動アンプ201のMOSトランジスタNT11のゲートの電圧変動は、偶数カラム領域ECAにおける差動アンプ201の差動対によって打ち消される。
上述の式(1)より、スイッチSW13がオフ状態の場合、画素信号VSLに対する入力減衰ゲインAinvは、「(C11a+C11b+C11c+C11d)/ΣC」となる。本実施形態では、分割キャパシタC11a~C11d、キャパシタC12、分割キャパシタC13a~C13e及び分割キャパシタC14a~C14iは、同じ容量値を有している。このため、画素信号VSLの信号減衰量は、4/10となる。したがって、画素信号VSL換算アンバランス(すなわち最終的なノイズ)は、-5.0(=-2/(4/10))となる。
(第2の干渉例)
図11は、スイッチSW15bがオフ状態であり、スイッチSW15b以外のスイッチがオン状態の場合における、奇数カラム領域OCAから偶数カラム領域ECAへの干渉の状態を模式的に示している。すなわち、図11は、切替容量として機能するキャパシタC13を構成する分割キャパシタの2/5を画素信号VSLに対する入力容量とし、当該分割キャパシタの3/5を参照信号RAMPに対する入力容量とした場合の当該干渉の状態を模式的に示している。
図11は、スイッチSW15bがオフ状態であり、スイッチSW15b以外のスイッチがオン状態の場合における、奇数カラム領域OCAから偶数カラム領域ECAへの干渉の状態を模式的に示している。すなわち、図11は、切替容量として機能するキャパシタC13を構成する分割キャパシタの2/5を画素信号VSLに対する入力容量とし、当該分割キャパシタの3/5を参照信号RAMPに対する入力容量とした場合の当該干渉の状態を模式的に示している。
図11に示すように、スイッチSW15bがオフ状態の場合、画素信号VSLに対する入力容量は、キャパシタC11(分割キャパシタC11a~C11d)及びキャパシタC13を構成する分割キャパシタC13a,C13bである。このため、奇数カラム領域OCAの分割キャパシタC11a~C11cの電圧変動は、偶数カラム領域ECAの分割キャパシタC14g~C14iに影響する。また、奇数カラム領域OCAの分割キャパシタC11dの電圧変動は、偶数カラム領域ECAの分割キャパシタC11aに影響する。さらに、分割キャパシタC13a,C13bの電圧変動は、偶数カラム領域ECAの分割キャパシタC13a,C13bに影響する。その結果、奇数カラム領域OCAでの大振幅アグレッサーは、偶数カラム領域ECAの差動アンプ201のNMOSトランジスタNT11及びNMOSトランジスタNT12に3:3の比率で影響する。このため、奇数カラム領域OCAでの大振幅アグレッサーから偶数カラム領域ECAの差動アンプ201の差動対に対する干渉のアンバランスは、0(=3-3)となる。
一方、奇数カラム領域OCAにおける差動アンプ201の分割トランジスタNT11aのゲートは、偶数カラム領域ECAにおける差動アンプ201の分割トランジスタNT11aに影響する。また、奇数カラム領域OCAにおける差動アンプ201の分割トランジスタNT11bのゲートは、偶数カラム領域ECAにおける差動アンプ201の分割トランジスタNT12aに影響する。このため、偶数カラム領域ECAにおける差動アンプ201のMOSトランジスタNT11のゲートの電圧変動は、偶数カラム領域ECAにおける差動アンプ201の差動対によって打ち消される。
上述の式(1)より、スイッチSW13がオフ状態の場合、画素信号VSLに対する入力減衰ゲインAinvは、「(C11a+C11b+C11c+C11d+C13a+C13b)/ΣC」となる。このため、画素信号VSLの信号減衰量は、6/10となる。したがって、画素信号VSL換算アンバランス(すなわち最終的なノイズ)は、0.0(=0/(6/10))となる。
(第3の干渉例)
図12は、スイッチSW14がオフ状態であり、スイッチSW14以外のスイッチがオン状態の場合における、奇数カラム領域OCAから偶数カラム領域ECAへの干渉の状態を模式的に示している。すなわち、図12は、切替容量として機能するキャパシタC13を構成する分割キャパシタの全てを画素信号VSLに対する入力容量とした場合の当該干渉の状態を模式的に示している。
図12は、スイッチSW14がオフ状態であり、スイッチSW14以外のスイッチがオン状態の場合における、奇数カラム領域OCAから偶数カラム領域ECAへの干渉の状態を模式的に示している。すなわち、図12は、切替容量として機能するキャパシタC13を構成する分割キャパシタの全てを画素信号VSLに対する入力容量とした場合の当該干渉の状態を模式的に示している。
図12に示すように、スイッチSW14がオフ状態の場合、画素信号VSLに対する入力容量は、キャパシタC11(分割キャパシタC11a~C11d)及びキャパシタC13を構成する分割キャパシタC13a~C13eである。このため、奇数カラム領域OCAの分割キャパシタC11a~C11cの電圧変動は、偶数カラム領域ECAの分割キャパシタC14g~C14iに影響する。また、奇数カラム領域OCAの分割キャパシタC11dの電圧変動は、偶数カラム領域ECAの分割キャパシタC11aに影響する。さらに、分割キャパシタC13a~C13eの電圧変動は、偶数カラム領域ECAの分割キャパシタC13a~C13eに影響する。その結果、奇数カラム領域OCAでの大振幅アグレッサーは、偶数カラム領域ECAの差動アンプ201のNMOSトランジスタNT11及びNMOSトランジスタNT12に6:3の比率で影響する。このため、奇数カラム領域OCAでの大振幅アグレッサーから偶数カラム領域ECAの差動アンプ201の差動対に対する干渉のアンバランスは、+3(=6-3)となる。
一方、奇数カラム領域OCAにおける差動アンプ201の分割トランジスタNT11aのゲートは、偶数カラム領域ECAにおける差動アンプ201の分割トランジスタNT11aに影響する。また、奇数カラム領域OCAにおける差動アンプ201の分割トランジスタNT11bのゲートは、偶数カラム領域ECAにおける差動アンプ201の分割トランジスタNT12aに影響する。このため、偶数カラム領域ECAにおける差動アンプ201のMOSトランジスタNT11のゲートの電圧変動は、偶数カラム領域ECAにおける差動アンプ201の差動対によって打ち消される。
上述の式(1)より、スイッチSW13がオフ状態の場合、画素信号VSLに対する入力減衰ゲインAinvは、「(C11a+C11b+C11c+C11d+C13a+C13b+C13c+C13d+C13e)/ΣC」となる。このため、画素信号VSLの信号減衰量は、9/10となる。したがって、画素信号VSL換算アンバランス(すなわち最終的なノイズ)は、+3.3(=+3/(9/10))となる。
ところで、奇数カラム領域OCAのキャパシタC11が、偶数カラム領域ECAのキャパシタC11及びキャパシタC14に同一の面積で対向して配置されていたとする。また、第3の干渉例と同様に、スイッチSW14がオフ状態の場合、画素信号VSLに対する入力容量は、キャパシタC11(分割キャパシタC11a~C11d)及びキャパシタC13を構成する分割キャパシタC13a~C13eである。このため、奇数カラム領域OCAの分割キャパシタC11a、C11bの電圧変動は、偶数カラム領域ECAの分割キャパシタC14h,C14iに影響する。また、奇数カラム領域OCAの分割キャパシタC11c,C11dの電圧変動は、偶数カラム領域ECAの分割キャパシタC11a,C11bに影響する。さらに、分割キャパシタC13a~C13eの電圧変動は、偶数カラム領域ECAの分割キャパシタC13a~C13eに影響する。その結果、奇数カラム領域OCAでの大振幅アグレッサーは、偶数カラム領域ECAの差動アンプ201のNMOSトランジスタNT11及びNMOSトランジスタNT12に7:2の比率で影響する。このため、奇数カラム領域OCAでの大振幅アグレッサーから偶数カラム領域ECAの差動アンプ201の差動対に対する干渉のアンバランスは、+5(=7-2)となる。したがって、画素信号VSL換算アンバランス(すなわち最終的なノイズ)は、+5.5(=+5/(9/10))となる。
このように、奇数カラム領域OCAのキャパシタC11が、偶数カラム領域ECAのキャパシタC11及びキャパシタC14に同一の面積で対向して配置されると、画素信号VSLに対する入力容量及び参照信号RAMPに対する入力容量が変化することにより、画素信号VSL換算アンバランスが大きくなる。
これに対し、本実施形態では、奇数カラム領域OCAのキャパシタC11が、偶数カラム領域ECAのキャパシタC11及びキャパシタC14に異なる面積で対向して配置されている。これにより、画素信号VSLに対する入力容量及び参照信号RAMPに対する入力容量が変化しても、画素信号VSL換算アンバランスは、-5.0から+3.3の範囲に抑えられる。
以上説明したように、本実施形態による撮像素子1は、偶数カラム領域ECAのキャパシタC11及びキャパシタC14に異なる面積で対向して配置された、奇数カラム領域OCAのキャパシタC11を備えている。これにより、撮像素子1は、ADC105におけるクロストークの低減を図ることができる。
<本実施形態の変形例>
次に、本実施形態の変形例による撮像素子について図13から図15を用いて説明する。なお、変形例の説明に当たり、上記実施形態と同一の作用・機能を奏する構成要素には同一の符号を付して、その説明は省略する。また、本実施形態の変形例による撮像素子の全体構成は、図4に示す撮像素子1と同様である。このため、本実施形態の変形例による撮像素子の全体構成は、必要に応じて図4に示す参照符号を用いて説明する。
次に、本実施形態の変形例による撮像素子について図13から図15を用いて説明する。なお、変形例の説明に当たり、上記実施形態と同一の作用・機能を奏する構成要素には同一の符号を付して、その説明は省略する。また、本実施形態の変形例による撮像素子の全体構成は、図4に示す撮像素子1と同様である。このため、本実施形態の変形例による撮像素子の全体構成は、必要に応じて図4に示す参照符号を用いて説明する。
(変形例1)
変形例1による撮像素子は、差動アンプの差動対がPMOSトランジスタで構成されている点に特徴を有している。
変形例1による撮像素子は、差動アンプの差動対がPMOSトランジスタで構成されている点に特徴を有している。
図13に示すように、比較器121aは、比較器121と比較して、差動アンプ201の代わりに差動アンプ211が設けられている点が異なる。
差動アンプ211は、PMOSトランジスタPT31からPMOSトランジスタPT33、NMOSトランジスタNT31、及び、NMOSトランジスタNT32を備えている。
NMOSトランジスタNT31のソース及びNMOSトランジスタNT32のソースは、グラウンドGND1に接続されている。NMOSトランジスタNT31のドレインは、NMOSトランジスタNT31のゲート、及び、PMOSトランジスタPT31のドレインに接続されている。NMOSトランジスタNT32のドレインは、PMOSトランジスタPT32のドレイン、及び、出力信号OUT1の出力端子T15に接続されている。PMOSトランジスタPT31のソースは、PMOSトランジスタPT32のソース、及び、PMOSトランジスタPT33のドレインに接続されている。PMOSトランジスタPT33のソースは電源VDD1に接続されている。
そして、NMOSトランジスタNT31及びNMOSトランジスタNT32によりカレントミラー回路が構成されている。また、PMOSトランジスタPT31からPMOSトランジスタPT33により、差動の比較部が構成されている。すなわち、PMOSトランジスタPT33が、入力端子T14を介して外部から入力されるバイアス電圧VGにより電流源として動作し、PMOSトランジスタPT31及びPMOSトランジスタPT32が差動トランジスタとして動作する。図示は省略するが、PMOSトランジスタPT31及びPMOSトランジスタPT32はそれぞれ、比較器121のNMOSトランジスタNT11及びNMOSトランジスタNT12と同様に、並列に接続された2つの分割トランジスタで構成されている。偶数カラム領域及び奇数カラム領域において、この2つの分割トランジスタを図7で示したのと同様に配置することにより、差動アンプ211の差動対におけるクロストークの低減を図ることができる。
PMOSトランジスタPT31のゲートには、キャパシタC11、キャパシタC12、キャパシタC13、スイッチSW13、スイッチSW14及びスイッチ群SW15が接続されている。キャパシタC11、キャパシタC12、キャパシタC13、スイッチSW13、スイッチSW14及びスイッチ群SW15の接続関係は、比較器121に設けられたキャパシタC11、キャパシタC12、キャパシタC13、スイッチSW13、スイッチSW14及びスイッチ群SW15の接続関係と同一である。このため、当該接続関係の説明は省略する。
PMOSトランジスタPT32のゲートには、キャパシタC14が接続されている。キャパシタC14の構成は、比較器121に設けられたキャパシタC14の構成と同一である。このため、キャパシタC14の構成の説明は省略する。
比較器121aは、比較器121のトランジスタの極性を逆にした構成を有しており、比較器121と同様の動作を行う。また、比較器121aを用いることにより、比較器121を用いた場合と同様に、電源VDD1の電圧を下げることができ、低消費電力化を実現することができる。
また、本変形例による撮像素子は、偶数カラム領域ECAのキャパシタC11及びキャパシタC14に異なる面積で対向して配置された、奇数カラム領域OCAのキャパシタC11を備えている。これにより、本変形例による撮像素子は、ADC105におけるクロストークの低減を図ることができる。
(変形例2)
変形例2による撮像素子は、差動アンプが2つの差動対を備えている点に特徴を有している。
変形例2による撮像素子は、差動アンプが2つの差動対を備えている点に特徴を有している。
図14に示すように、比較器121bは、差動アンプ212を備えている。差動アンプ212は、P型のMOS(PMOS)トランジスタPT11、PMOSトランジスタPT12、及び、N型のMOS(NMOS)トランジスタNT11,NT12,NT13,NT21,NT22を備えている。詳細は後述するが、NMOSトランジスタNT11及びNMOSトランジスタNT12並びにNMOSトランジスタNT21及びNMOSトランジスタNT22はそれぞれ、並列に接続された2つの分割トランジスタで構成されている。
PMOSトランジスタPT11のソース及びPMOSトランジスタPT12のソースは、電源VDD1に接続されている。PMOSトランジスタPT11のドレインは、PMOSトランジスタPT11、PT12のそれぞれのゲート及びスイッチSW17,SW27の一端子にそれぞれ接続されている。スイッチSW17の他端子は、NMOSトランジスタNT11のドレイン及びスイッチSW11の一端子に接続されている。PMOSトランジスタPT12のドレインは、出力信号OUT1の出力端子T15及びスイッチSW18,SW28の一端子に接続されている。スイッチSW18の他端子は、NMOSトランジスタNT12のドレイン及びスイッチSW12の一端子に接続されている。NMOSトランジスタNT11のソースは、NMOSトランジスタNT12,NT21,NT22のソース、及び、NMOSトランジスタNT13のドレインに接続されている。NMOSトランジスタNT13のソースはグラウンドGND1に接続されている。
そして、PMOSトランジスタPT11及びPMOSトランジスタPT12によりカレントミラー回路が構成されている。また、NMOSトランジスタNT11、NMOSトランジスタNT12及びNMOSトランジスタNT13により、差動の比較部が構成されている。すなわち、NMOSトランジスタNT13が、入力端子T14を介して外部から入力されるバイアス電圧VGにより電流源として動作し、NMOSトランジスタNT11及びNMOSトランジスタNT12が差動トランジスタとして動作する。さらに、NMOSトランジスタNT21、NMOSトランジスタNT22及びNMOSトランジスタNT13により、差動の比較部が構成されている。すなわち、NMOSトランジスタNT23が、入力端子T14を介して外部から入力されるバイアス電圧VGにより電流源として動作し、NMOSトランジスタNT21及びNMOSトランジスタNT22が差動トランジスタとして動作する。
スイッチSW17及びスイッチSW18と、スイッチSW27及びスイッチSW28とは、オン状態及びオフ状態が互いに逆となるように制御される。すなわち、スイッチSW17及びスイッチSW18がオン状態の場合には、スイッチSW27及びスイッチSW28はオフ状態となる。一方、スイッチSW17及びスイッチSW18がオフ状態の場合には、スイッチSW27及びスイッチSW28はオン状態となる。これにより、PMOSトランジスタPT11,PT12によって構成されるカレントミラー回路と、電流源となるNMOSトランジスタNT13との間には、NMOSトランジスタNT11,NT12の差動対又はNMOSトランジスタNT21,NT22の差動対が接続される。
NMOSトランジスタNT11のゲートには、キャパシタC11、キャパシタC12、キャパシタC13、スイッチSW13、スイッチSW14及びスイッチ群SW15が接続されている。キャパシタC11、キャパシタC12、キャパシタC13、スイッチSW13、スイッチSW14及びスイッチ群SW15の接続関係は、比較器121に設けられたキャパシタC11、キャパシタC12、キャパシタC13、スイッチSW13、スイッチSW14及びスイッチ群SW15の接続関係と同一である。このため、当該接続関係の説明は省略する。キャパシタC11は、画素信号VSL1に対する入力容量となる。キャパシタC12は、参照信号RAMP1に対する入力容量となる。参照信号RAMP1は、DAC104(図2参照)によって生成される。
NMOSトランジスタNT12のゲートには、キャパシタC14が接続されている。キャパシタC14の構成は、比較器121に設けられたキャパシタC14の構成と同一である。このため、キャパシタC14の構成の説明は省略する。
本変形例における比較器121bは、キャパシタC21、キャパシタC22、キャパシタC23及びキャパシタC24を備えている。
偶数カラム領域ECAに形成された比較器121bのキャパシタC21は、光電変換素子を有する第一画素に接続された第一信号線に接続されて第一領域に配置された第一容量の一例に相当する。この場合、図2に示す単位画素P1i(iは自然数かつn以下の偶数)が第一画素の一例に相当する。また、図2に示す垂直信号線109-i(iは自然数かつn以下の偶数)が第一信号線の一例に相当する。また、図2に示す偶数カラム領域ECAが第一領域に相当する。さらに、図3に示すフォトダイオード151が光電変換素子の一例に相当する。
偶数カラム領域ECAに形成された比較器121bのキャパシタC22は、偶数カラム領域ECAに配置されて参照信号RAMP2を生成するDAC(参照信号生成部の一例)104(図2参照)に接続された第二容量に相当する。偶数カラム領域ECAに形成された比較器121bのキャパシタC23は、偶数カラム領域ECAに配置されてキャパシタC21及びキャパシタC22に接続可能に設けられた第三容量の一例に相当する。偶数カラム領域ECAに形成された比較器121bのキャパシタC24は、偶数カラム領域ECAに配置されてグラウンド(基準電位の供給部の一例)GND1に接続された第四容量の一例に相当する。
奇数カラム領域OCAに形成された比較器121bのキャパシタC21は、光電変換素子を有する第二画素に接続された第二信号線に接続されて第二領域に配置された第五容量の一例に相当する。この場合、図2に示す単位画素P1i(iは自然数かつn以下の奇数)が第二画素の一例に相当する。また、図2に示す垂直信号線109-i(iは自然数かつn以下の奇数)が第二信号線の一例に相当する。また、図2に示す偶数カラム領域EOAが第二領域に相当する。また、図2に示す奇数カラム領域OCAが第二領域に相当する。さらに、図3に示すフォトダイオード151が光電変換素子の一例に相当する。
奇数カラム領域OCAに形成された比較器121bのキャパシタC22は、奇数カラム領域OCAに配置されて参照信号RAMP2を生成するDAC(参照信号生成部の一例)104(図2参照)に接続された第六容量に相当する。奇数カラム領域OCAに形成された比較器121bのキャパシタC23は、奇数カラム領域OCAに配置されてキャパシタC21及びキャパシタC22に接続可能に設けられた第七容量の一例に相当する。奇数カラム領域に形成された比較器121bのキャパシタC24は、奇数カラム領域OCAに配置されてグラウンドGND1に接続された第八容量の一例に相当する。
キャパシタC21は、画素信号VSL2の入力端子T21とNMOSトランジスタNT21のゲートとの間に接続されている。キャパシタC21は、画素信号VSL2に対する入力容量となる。
キャパシタC22は、参照信号RAMP2の入力端子T22とNMOSトランジスタNT21のゲートとの間に接続されており、参照信号RAMP2に対する入力容量となる。
キャパシタC23は、スイッチSW23及びスイッチSW24のオン/オフ状態に応じてキャパシタC21及びキャパシタC22の容量値を変更させる可変キャパシタとして機能する。キャパシタC23は、キャパシタC21及びスイッチSW23を介して入力端子T21とNMOSトランジスタNT21のゲートとの間に接続されている。また、キャパシタC23は、キャパシタC22及びスイッチSW24を介して入力端子T22とNMOSトランジスタNT21のゲートとの間に接続されている。
より具体的に、キャパシタC21は、分割された複数(本実施形態では4つ)の分割容量である分割キャパシタC21a,C21b,C21c,C21dを有している。分割キャパシタC21a,C21b,C21c,C21dはそれぞれ、入力端子T21を介して垂直信号線110(図2参照)に接続された一方の電極と、差動アンプ201のNMOSトランジスタNT21のゲートに接続された他方の電極とを有している。キャパシタC22は、入力端子T22を介してDAC104(図2参照)に接続された一方の電極と、差動アンプ212のNMOSトランジスタNT21のゲートに接続された他方の電極とを有している。
キャパシタC23は、分割された複数(本実施形態では5つ)の分割容量である分割キャパシタC23a,C23b,C23c,C23d,C23eを有している。比較器121bは、隣り合う2つの分割キャパシタC23a,C23b,C23c,C23d,C23eの接続及び切断を切り替えるスイッチ群SW25を備えている。より具体的には、スイッチ群SW25は、隣り合う2つの分割キャパシタC23a及び分割キャパシタC23bの接続及び切断を切り替えるスイッチSW25aを有している。スイッチ群SW25は、隣り合う2つの分割キャパシタC23b及び分割キャパシタC23cの接続及び切断を切り替えるスイッチSW25bを有している。スイッチ群SW25は、隣り合う2つの分割キャパシタC23c及び分割キャパシタC23dの接続及び切断を切り替えるスイッチSW25cを有している。スイッチ群SW25は、隣り合う2つの分割キャパシタC23d及び分割キャパシタC23eの接続及び切断を切り替えるスイッチSW25dを有している。
分割キャパシタC23a~C23eはそれぞれ、スイッチSW25a~SW25dに接続された一方の電極と、差動アンプ212のNMOSトランジスタNT21のゲートに接続された他方の電極とを有している。より具体的には、分割キャパシタC23aは、スイッチSW25aの一端子に接続された一方の電極と、NMOSトランジスタNT21のゲートに接続された他方の電極とを有している。分割キャパシタC23aの一方の電極は、スイッチSW23の他端子にも接続されている。スイッチSW23の一端子は、キャパシタC21の分割キャパシタC21dの一方の電極に接続されている。
分割キャパシタC23bは、スイッチSW25aの他端子及びスイッチSW25bの一端子に接続された一方の電極と、NMOSトランジスタNT21のゲートに接続された他方の電極とを有している。分割キャパシタC23cは、スイッチSW25bの他端子及びスイッチSW25cの一端子に接続された一方の電極と、NMOSトランジスタNT21のゲートに接続された他方の電極とを有している。分割キャパシタC23dは、スイッチSW25cの他端子及びスイッチSW25dの一端子に接続された一方の電極と、NMOSトランジスタNT21のゲートに接続された他方の電極とを有している。
分割キャパシタC23eは、スイッチSW25dの他端子に接続された一方の電極と、NMOSトランジスタNT21のゲートに接続された他方の電極とを有している。分割キャパシタC23eの一方の電極は、スイッチSW24の一端子にも接続されている。スイッチSW24の他端子は、キャパシタC22の一方の電極に接続されている。
したがって、スイッチSW23、スイッチSW25a~SW25d及びスイッチSW24は、分割キャパシタC21dの一方の電極及びキャパシタC22の一方の電極の間で従属接続されている。
スイッチSW23、スイッチSW24及びスイッチSW25a~SW25dのオン/オフ状態が制御されることにより、画素信号VSL2に対する入力容量及び参照信号RAMP2に対する入力容量の比が制御される。スイッチSW23、スイッチSW24及びスイッチSW25a~SW25dは、少なくとも1つがオフ状態となるように制御される。
以下、分割キャパシタC21a~C21d、キャパシタC22及び分割キャパシタC23a~C23eのそれぞれの参照符号をそれぞれの容量値を表す符号としても用いることにする。分割キャパシタC21a~C21d、キャパシタC22及び分割キャパシタC23a~C23eは、並列に接続されている。このため、画素信号VSL2に対する入力容量減衰ゲインAinv2は、以下の式(3)で表すことができ、参照信号RAMPに対する入減衰ゲインAinr2は、以下の式(4)で表すことができる。
Ainv2
=(C21a+C21b+C21c+C21d+C2α)/ΣC2 ・・・(3)
Ainr2=(C22+C2β)/ΣC2 ・・・(4)
=(C21a+C21b+C21c+C21d+C2α)/ΣC2 ・・・(3)
Ainr2=(C22+C2β)/ΣC2 ・・・(4)
式(3)及び式(4)において、「ΣC2」は、分割キャパシタC21a~C21d、キャパシタC22及び分割キャパシタC23a~C23eの容量値の総和を表している。また、式(3)中の「C2α」は、スイッチSW23、スイッチSW24及びスイッチSW25a~SW25dのオン/オフ状態に応じて画素信号VSL2側に付加されるキャパシタの容量値を表している。また、式(4)中の「C2β」は、スイッチSW23、スイッチSW24及びスイッチSW25a~SW25dのオン/オフ状態に応じて参照信号RAMP2側に付加されるキャパシタの容量値を表している。式(3)中の「C2α」及び式(4)中の「C2β」は、スイッチSW23、スイッチSW24及びスイッチSW25a~SW25dのオン/オフ状態に応じて、以下のようになる。
(A)スイッチSW23がオフ状態、スイッチSW23以外がオン状態の場合:
C2α=0
C2β=C23a+C23b+C23c+C23d+C23e
(B)スイッチSW25aがオフ状態、スイッチSW25a以外がオン状態の場合:
C2α=C23a
C2β=C23b+C23c+C23d+C23e
(C)スイッチSW25bがオフ状態、スイッチSW25b以外がオン状態の場合:
C2α=C23a+C23b
C2β=C23c+C23d+C23e
(D)スイッチSW25cがオフ状態、スイッチSW25c以外がオン状態の場合:
C2α=C23a+C23b+C23c
C2β=C23d+C23e
(E)スイッチSW25dがオフ状態、スイッチSW25d以外がオン状態の場合:
C2α=C23a+C23b+C23c+C23d
C2β=C23e
(F)スイッチSW25eがオフ状態、スイッチSW25e以外がオン状態の場合:
C2α=C23a+C23b+C23c+C23d+C23e
C2β=0
C2α=0
C2β=C23a+C23b+C23c+C23d+C23e
(B)スイッチSW25aがオフ状態、スイッチSW25a以外がオン状態の場合:
C2α=C23a
C2β=C23b+C23c+C23d+C23e
(C)スイッチSW25bがオフ状態、スイッチSW25b以外がオン状態の場合:
C2α=C23a+C23b
C2β=C23c+C23d+C23e
(D)スイッチSW25cがオフ状態、スイッチSW25c以外がオン状態の場合:
C2α=C23a+C23b+C23c
C2β=C23d+C23e
(E)スイッチSW25dがオフ状態、スイッチSW25d以外がオン状態の場合:
C2α=C23a+C23b+C23c+C23d
C2β=C23e
(F)スイッチSW25eがオフ状態、スイッチSW25e以外がオン状態の場合:
C2α=C23a+C23b+C23c+C23d+C23e
C2β=0
このように、スイッチSW23、スイッチSW24及びスイッチSW25a~SW25dのオン/オフ状態を切り替えることによって、画素信号VSL2に対する入力容量及び参照信号RAMP2に対する入力容量を段階的に変更することができる。
画素信号VSL2の電圧の振幅ΔVSL2は、NMOSトランジスタNT21のゲートにおいて、ΔVSL2×Ainv2となる。したがって、式(3)中の「C2α」の値が小さくなるほど、差動アンプ212に入力される画素信号VSL2の振幅は減衰する。その結果、入力換算ノイズが増大する。これに対して、参照信号RAMP2の入力容量に対する画素信号VSL2の入力容量の比率を高める、すなわち式(3)中の「C2α」を大きくかつ式(4)中の「C2β」を小さくすることにより、差動アンプ212に入力される画素信号VSL2の減衰を抑制し、入力換算ノイズを抑制することができる。
ただし、参照信号RAMP2の入力容量に対する画素信号VSL2の入力容量の比率を高くすると、差動アンプ212に入力される参照信号RAMP2の減衰量は、逆に増大する。
図5を用いて参照信号RAMP及び画素信号VSLについて説明したのと同様に、参照信号RAMP2の入力容量に対する画素信号VSL2の入力容量の比率を高くすると、差動アンプ212に入力される参照信号RAMP2の振幅が小さくなる。その結果、ADC105のダイナミックレンジが低下する。
これに対して、例えば、DAC104から出力する参照信号RAMP2の振幅を大きくすることにより、差動アンプ212に入力される参照信号RAMP2の振幅を大きくし、ADC105のダイナミックレンジの低下を抑制することが考えられる。
ただし、参照信号RAMP2の振幅の最大値は、DAC104の仕様等により制限される。例えば、高ゲインモードでは、参照信号RAMP2の振幅が小さく設定されているため、参照信号RAMP2の振幅を大きくすることが可能である。一方、低ゲインモードでは、参照信号RAMP2の振幅が予め大きく設定されているため、参照信号RAMP2の振幅をさらに大きくすることが困難な場合がある。
したがって、例えば、高ゲインモードでは、参照信号RAMP2の入力容量に対する画素信号VSL2の入力容量の比率を可能な範囲で高くするとともに、参照信号RAMP2の振幅を大きくする。これにより、ノイズの影響を受けやすい高ゲインモードにおいて、差動アンプ212に入力される画素信号VSL2の減衰を抑制し、ノイズの影響を抑制することができる。
一方、例えば、低ゲインモードでは、参照信号RAMP2に対する入力容量と画素信号VSL2に対する入力容量を近い値に設定するとよい。
図14に示すように、キャパシタC24は、分割された複数(本実施形態では10個)の分割容量である分割キャパシタC24a,C24b,C24c,C24d,C24e,C24f,C24g,C24h,C24i,C24jを有している。分割キャパシタC24a,C24b,C24c,C24d,C24e,C24f,C24g,C24h,C24i,C24jのそれぞれは、グラウンドGND1に接続された一方の電極と、差動アンプ212のNMOSトランジスタNT22のゲートに接続された他方の電極とを有している。分割キャパシタC24a,C24b,C24c,C24d,C24e,C24f,C24g,C24h,C24i,C24jは、グラウンドGND1とNMOSトランジスタNT22のゲートとの間で並列接続されている。
偶数カラム領域ECAに形成された比較器121bの場合、分割キャパシタC21a~C21dは、第一分割容量の一例に相当する。偶数カラム領域ECAに形成された比較器121bの場合、分割キャパシタC23a~C23dは、第三分割容量の一例に相当する。偶数カラム領域ECAに形成された比較器121bの場合、スイッチSW23は第一切替素子の一例に相当し、スイッチSW24は第二切替素子の一例に相当する。偶数カラム領域ECAに形成された比較器121bの場合、スイッチSW25a~SW25dは、第三切替素子に相当する。
奇数カラム領域OCAに形成された比較器121bの場合、分割キャパシタC21a~C21dは、第五分割容量の一例に相当する。奇数カラム領域OCAに形成された比較器121bの場合、分割キャパシタC23a~C23dは、第七分割容量の一例に相当する。奇数カラム領域OCAに形成された比較器121bの場合、スイッチSW23は第五切替素子の一例に相当し、スイッチSW24は第六切替素子の一例に相当する。奇数カラム領域OCAに形成された比較器121bの場合、スイッチSW25a~SW25dは、第七切替素子に相当する。
差動アンプ212は、キャパシタC21、キャパシタC22及びキャパシタC23が接続されたNMOSトランジスタNT21と、キャパシタC24が接続されたNMOSトランジスタNT22とを有している。このため、偶数カラム領域ECAに形成された比較器121bの差動アンプ212は第一差動アンプの一例に相当する。偶数カラム領域ECAに形成された比較器121bの場合、NMOSトランジスタNT21は第一差動アンプに設けられた一方の入力部の一例に相当し、NMOSトランジスタNT22は第一差動アンプに設けられた他方の入力部の一例に相当する。一方、奇数カラム領域OCAに形成された比較器121bの差動アンプ212は第二差動アンプの一例に相当する。奇数カラム領域OCAに形成された比較器121bの場合、NMOSトランジスタNT21は第二差動アンプに設けられた一方の入力部の一例に相当し、NMOSトランジスタNT22は第二差動アンプに設けられた他方の入力部の一例に相当する。
スイッチSW11は、NMOSトランジスタNT11のドレイン-ゲート間に接続されている。スイッチSW11は、タイミング制御回路102から入力端子T13を介して入力される駆動信号AZSW1により、オン状態からオフ状態又はオフ状態からオン状態に切り替えられる。
スイッチSW12は、NMOSトランジスタNT12のドレイン-ゲート間に接続されている。スイッチSW12は、タイミング制御回路102から入力端子T13を介して入力される駆動信号AZSW1により、オン状態からオフ状態又はオフ状態からオン状態に切り替えられる。
スイッチSW17及びスイッチSW18は、タイミング制御回路102から入力端子T16を介して入力される駆動信号SELSW1により、オン状態からオフ状態又はオフ状態からオン状態に切り替えられる。
なお、以下、キャパシタC11、キャパシタC12、キャパシタC13、及び、スイッチSW11の接続点をノードHiZ1とする。また、以下、NMOSトランジスタNT12のゲート、キャパシタC14、及び、スイッチSW12の接続点をノードVSH1とする。
スイッチSW21は、NMOSトランジスタNT21のドレイン-ゲート間に接続されている。スイッチSW21は、タイミング制御回路102から入力端子T23を介して入力される駆動信号AZSW2により、オン状態からオフ状態又はオフ状態からオン状態に切り替えられる。
スイッチSW22は、NMOSトランジスタNT22のドレイン-ゲート間に接続されている。スイッチSW22は、タイミング制御回路102から入力端子T23を介して入力される駆動信号AZSW2により、オン状態からオフ状態又はオフ状態からオン状態に切り替えられる。
スイッチSW27及びスイッチSW28は、タイミング制御回路102から入力端子T26を介して入力される駆動信号SELSW2により、オン状態からオフ状態又はオフ状態からオン状態に切り替えられる。駆動信号SELSW2は、駆動信号SELSW1に対して信号レベルが反転した信号である。
なお、以下、キャパシタC21、キャパシタC22、キャパシタC23、及び、スイッチSW21の接続点をノードHiZ2とする。また、以下、NMOSトランジスタNT22のゲート、キャパシタC24、及び、スイッチSW22の接続点をノードVSH2とする。
図示は省略するが、NMOSトランジスタNT21は、図6に示すNMOSトランジスタNT11と同様の構成を有し、並列接続された2つの分割トランジスタで構成されている。同様に、NMOSトランジスタNT22は、図6に示すNMOSトランジスタNT12と同様の構成を有し、並列接続された2つの分割トランジスタで構成されている。
次に、奇数カラム領域OCA及び偶数カラム領域ECAにそれぞれ形成された比較器121bの各キャパシタ及び各NMOSトランジスタの配置関係の一例について図15を用いて説明する。図15では、偶数カラム領域ECA及び奇数カラム領域OCAはそれぞれ、紙面の都合で分割して図示されているが、実際には分割されずに直線状の一続きの領域である。
偶数カラム領域ECAにおいて、NMOSトランジスタNT11及びNMOSトランジスタNT12は、単位画素P1(2i)(iはn以下の奇数)と参照信号RAMP1とを比較するための差動対となる。また、偶数カラム領域ECAにおいて、NMOSトランジスタNT21及びNMOSトランジスタN22は、単位画素P1(2i)(iはn以下の偶数)と参照信号RAMP2とを比較するための差動対となる。また、奇数カラム領域OCAにおいて、NMOSトランジスタNT11及びNMOSトランジスタNT12は、単位画素P1(2i-1)(iはn以下の奇数)と参照信号RAMP1とを比較するための差動対となる。さらに、奇数カラム領域OCAにおいて、NMOSトランジスタNT21及びNMOSトランジスタNT22は、単位画素P1(2i-1)(iはn以下の偶数)と参照信号RAMP2とを比較するための差動対となる。
偶数カラム領域ECA及び奇数カラム領域OCAにおいて、NMOSトランジスタNT11、NMOSトランジスタNT12、キャパシタC11、キャパシタC12、キャパシタC13、キャパシタC14、スイッチSW13,SW14及びスイッチ群SW15の配置は、上記実施形態による撮像素子1での当該配置(図7参照)と同一であるため、説明は省略する。
図15に示すように、偶数カラム領域ECAにおいて、分割トランジスタNT12aが配置されていない側の分割トランジスタNT11aの隣には、キャパシタC22が配置されている。
偶数カラム領域ECAにおいて、分割トランジスタNT11aが配置されていない側のキャパシタC22の隣には、スイッチSW24を挟んでキャパシタC23が配置されている。キャパシタC23の分割容量である分割キャパシタC23a~C23eは、偶数カラム領域ECAの所定の範囲内に集約されている。より具体的に、キャパシタC22及び分割キャパシタC23eは、スイッチSW24を挟んで対向して配置されている。分割キャパシタC23e、分割キャパシタC23d、分割キャパシタC23c、分割キャパシタC23b及び分割キャパシタC23aは、キャパシタC22が配置されている側からこの順に並んで配置されている。分割キャパシタC23e及び分割キャパシタC23dの間には、スイッチSW25dが配置されている。分割キャパシタC23d及び分割キャパシタC23cの間には、スイッチSW25cが配置されている。分割キャパシタC23c及び分割キャパシタC23bの間には、スイッチSW25bが配置されている。分割キャパシタC23b及び分割キャパシタC23aの間には、スイッチSW25aが配置されている。
偶数カラム領域ECAにおいて、分割キャパシタC23bが配置されていない側の分割キャパシタC23aの隣には、スイッチSW23を挟んでキャパシタC24の分割容量である分割キャパシタC24jが配置されている。このように、分割キャパシタC23a~C23e、スイッチSW25a~SW25d、スイッチSW24及びスイッチSW23を所定の範囲内に集約して配置することにより、配線の煩雑さや各素子間に生じる寄生容量の抑制が図られている。
偶数カラム領域ECAにおいて、分割キャパシタC23aが配置されていない側の分割キャパシタC24jの隣には、キャパシタC21が配置されている。より具体的に、キャパシタC21の分割容量である分割キャパシタC21d、分割キャパシタC21c、分割キャパシタC21b及び分割キャパシタC21aは、分割キャパシタC24jが配置されている側からこの順に並んで配置されている。
偶数カラム領域ECAにおいて、分割キャパシタC21bが配置されていない側の分割キャパシタC21aの隣には、キャパシタC24の分割容量であるキャパシタC24の残部が配置されている。より具体的に、キャパシタC24の残りの分割キャパシタC24i、分割キャパシタC24h、分割キャパシタC24g、分割キャパシタC24f、分割キャパシタC24e、分割キャパシタC24d、分割キャパシタC24c、分割キャパシタC24b及び分割キャパシタC24aは、分割キャパシタC21aが配置されている側からこの順に並んで配置されている。
偶数カラム領域ECAにおいて、分割キャパシタC24bが配置されていない側の分割キャパシタC24aの隣には、NMOSトランジスタNT21及びNMOSトランジスタNT22が配置されている。より具体的に、分割トランジスタNT21b、分割トランジスタNT22b、分割トランジスタNT22a及び分割トランジスタNT21aは、分割キャパシタC24aが配置されている側からこの順に並んで配置されている。分割トランジスタNT21a及び分割トランジスタNT21bは、NMOSトランジスタNT21を構成するトランジスタである。分割トランジスタNT22a及び分割トランジスタNT22bは、NMOSトランジスタNT22を構成するトランジスタである。
このように、偶数カラム領域ECAにおいて、キャパシタC21~C24、スイッチSW23、スイッチ群SW25、NMOSトランジスタNT21及びNMOSトランジスタNT22は、例えば一直線上に配置されている。
図15に示すように、奇数カラム領域OCAにおいて、分割トランジスタNT11bが配置されていない側の分割トランジスタNT11aの隣には、キャパシタC22が配置されている。
奇数カラム領域OCAにおいて、分割トランジスタNT11aが配置されていない側のキャパシタC22の隣には、スイッチSW24を挟んでキャパシタC23が配置されている。キャパシタC23の分割容量である分割キャパシタC23a~C23eは、奇数カラム領域OCAの所定の範囲内に集約されている。より具体的に、キャパシタC22及び分割キャパシタC23eは、スイッチSW24を挟んで対向して配置されている。分割キャパシタC23e、分割キャパシタC23d、分割キャパシタC23c、分割キャパシタC23b及び分割キャパシタC23aは、キャパシタC22が配置されている側からこの順に並んで配置されている。分割キャパシタC23e及び分割キャパシタC23dの間には、スイッチSW25dが配置されている。分割キャパシタC23d及び分割キャパシタC23cの間には、スイッチSW25cが配置されている。分割キャパシタC23c及び分割キャパシタC23bの間には、スイッチSW25bが配置されている。分割キャパシタC23b及び分割キャパシタC23aの間には、スイッチSW25aが配置されている。
奇数カラム領域OCAにおいて、分割キャパシタC23bが配置されていない側の分割キャパシタC23aの隣には、スイッチSW23を挟んでキャパシタC24の分割容量の一部が配置されている。このように、分割キャパシタC23a~C23e、スイッチSW25a~SW25d、スイッチSW24及びスイッチSW23を所定の範囲内に集約して配置することにより、配線の煩雑さや各素子間に生じる寄生容量の抑制が図られている。
より具体的に、奇数カラム領域OCAにおいて、キャパシタC24の分割容量である分割キャパシタC24j、分割キャパシタC24i、分割キャパシタC24h及び分割キャパシタC24gは、分割キャパシタC23aが配置されている側からこの順に並んで配置されている。
奇数カラム領域OCAにおいて、分割キャパシタC24hが配置されていない側の分割キャパシタC24gの隣には、キャパシタC21が配置されている。より具体的に、キャパシタC21の分割容量である分割キャパシタC21d、分割キャパシタC21c、分割キャパシタC21b及び分割キャパシタC21aは、分割キャパシタC24gが配置されている側からこの順に並んで配置されている。
奇数カラム領域OCAにおいて、分割キャパシタC21bが配置されていない側の分割キャパシタC21aの隣には、キャパシタC24の残りの分割容量が配置されている。より具体的に、キャパシタC24の残りの分割キャパシタC24f、分割キャパシタC24e、分割キャパシタC24d、分割キャパシタC24c、分割キャパシタC24b及び分割キャパシタC24aは、分割キャパシタC21aが配置されている側からこの順に並んで配置されている。
奇数カラム領域OCAにおいて、分割キャパシタC24bが配置されていない側の分割キャパシタC24aの隣には、NMOSトランジスタNT21及びNMOSトランジスタNT22が配置されている。より具体的に、分割トランジスタNT22a、分割トランジスタNT22b、分割トランジスタNT21b及び分割トランジスタNT21aは、分割キャパシタC24aが配置されている側からこの順に並んで配置されている。分割トランジスタNT21a及び分割トランジスタNT21bは、NMOSトランジスタNT21を構成するトランジスタである。分割トランジスタNT22a及び分割トランジスタNT22bは、NMOSトランジスタNT22を構成するトランジスタである。
このように、奇数カラム領域OCAにおいて、キャパシタC21~C24、スイッチSW23、スイッチ群SW25、NMOSトランジスタNT21及びNMOSトランジスタNT22は、たとえば一直線上に配置されている。
図15に示すように、偶数カラム領域ECAにおいて、分割キャパシタC21a~C21dの個数は4個であり、キャパシタC22の個数は1個であり、分割キャパシタC23a~C23eの個数は5個であり、分割キャパシタC24a~C24jの個数は10個である。したがって、偶数カラム領域ECAにおいて、分割キャパシタC21a~C21d(第一分割容量の一例)、キャパシタC22(第二容量の一例)、及び分割キャパシタC23a~C23e(第三分割容量の一例)の合計数(10個)は、分割キャパシタC24a~C24j(第四分割容量の一例)の総数と同じである。
また、奇数カラム領域OCAにおいて、分割キャパシタC21a~C21dの個数は4個であり、キャパシタC22の個数は1個であり、分割キャパシタC23a~C23eの個数は5個であり、分割キャパシタC24a~C24jの個数は10個である。したがって、奇数カラム領域OCAにおいて、分割キャパシタC21a~C21d(第五分割容量の一例)、キャパシタC22(第六容量の一例)、及び分割キャパシタC23a~C23e(第六分割容量の一例)の合計数(10個)は、分割キャパシタC24a~C24j(第八容量の一例)の総数と同じである。
偶数カラム領域ECAにおける分割キャパシタC21a~C21d、キャパシタC22、分割キャパシタC23a~C23e及び分割キャパシタC24a~C24jの合計数(20個)は、奇数カラム領域OCAにおける分割キャパシタC21a~C21d、キャパシタC22、分割キャパシタC23a~C23e及び分割キャパシタC24a~C24jの合計数(20個)と同じである。
偶数カラム領域ECAにおける分割キャパシタC21a~C21dのそれぞれ、キャパシタC22、分割キャパシタC23a~C23eのそれぞれ及び分割キャパシタC24a~C24jのそれぞれ、奇数カラム領域OCAにおける分割キャパシタC21a~C21dのそれぞれ、キャパシタC22、分割キャパシタC23a~C23eのそれぞれ及び分割キャパシタC24a~C24jのそれぞれは、互いに同じ容量値を有している。
このように、差動アンプ212の差動対を構成するNMOSトランジスタNT21及びNMOSトランジスタNT22に接続される入力容量が同じ個数のキャパシタに分割されている。これにより、差動アンプ212の差動対に接続される容量のバランスが確保されている。また、電源VDD1の変動が差動アンプ212の差動対に均等に影響させることができる。これにより、電源電圧変動除去比の向上が図られている。さらに、比較器121bに設けられたスイッチSW21及びスイッチSW22で生じるリーク電流に基づく電圧変動がNMOSトランジスタNT21及びNMOSトランジスタNT22で同一にすることができる。これにより、本変形例による撮像素子は、比較器121bの比較動作に当該リーク電流が影響することを防止できる。
NMOSトランジスタNT11及びNMOSトランジスタNT12によって構成される差動アンプ212の差動対についても、NMOSトランジスタNT21及びNMOSトランジスタNT22によって構成される差動対と同様の作用・効果を奏する。
本変形例による撮像素子が形成される半導体チップの大きさの制限より、偶数カラム領域ECA及び奇数カラム領域OCAは、互いに隣接して設けられる。このため、偶数カラム領域ECAに形成される各素子と、奇数カラム領域OCAに形成される各素子との間には、寄生容量が生じる。
キャパシタC11、キャパシタC12、キャパシタC13、キャパシタC14及びNMOSトランジスタNT11,NT12について、偶数カラム領域ECA及び奇数カラム領域OCA間に生じる寄生容量は、上記実施形態による撮像素子1と同様である(図7参照)。このため、当該寄生容量については詳細な説明は省略する。
図15に示すように、偶数カラム領域ECAの分割トランジスタNT21aのゲートと、奇数カラム領域OCAの分割トランジスタNT21aのゲートとの間には、寄生容量Cp31が生じている。偶数カラム領域ECAの分割トランジスタNT22aのゲートと、奇数カラム領域OCAの分割トランジスタNT21bのゲートとの間には、寄生容量Cp32が生じている。偶数カラム領域ECAの分割トランジスタNT22bのゲートと、奇数カラム領域OCAの分割トランジスタNT22bのゲートとの間には、寄生容量Cp33が生じている。偶数カラム領域ECAの分割トランジスタNT21bのゲートと、奇数カラム領域OCAの分割トランジスタNT22aのゲートとの間には、寄生容量Cp34が生じている。
偶数カラム領域ECAの分割キャパシタC24aと、奇数カラム領域OCAの分割キャパシタC24aとの間には、寄生容量Cp35が生じている。偶数カラム領域ECAの分割キャパシタC24bと、奇数カラム領域OCAの分割キャパシタC24bとの間には、寄生容量Cp36が生じている。偶数カラム領域ECAの分割キャパシタC24cと、奇数カラム領域OCAの分割キャパシタC24cとの間には、寄生容量Cp37が生じている。偶数カラム領域ECAの分割キャパシタC24dと、奇数カラム領域OCAの分割キャパシタC24dとの間には、寄生容量Cp38が生じている。偶数カラム領域ECAの分割キャパシタC24eと、奇数カラム領域OCAの分割キャパシタC24eとの間には、寄生容量Cp39が生じている。偶数カラム領域ECAの分割キャパシタC24fと、奇数カラム領域OCAの分割キャパシタC24fとの間には、寄生容量Cp40が生じている。
偶数カラム領域ECAの分割キャパシタC24gと、奇数カラム領域OCAの分割キャパシタC21aとの間には、寄生容量Cp41が生じている。偶数カラム領域ECAの分割キャパシタC24hと、奇数カラム領域OCAの分割キャパシタC21bとの間には、寄生容量Cp42が生じている。偶数カラム領域ECAの分割キャパシタC24iと、奇数カラム領域OCAの分割キャパシタC21cとの間には、寄生容量Cp43が生じている。偶数カラム領域ECAの分割キャパシタC21aと、奇数カラム領域OCAの分割キャパシタC21dとの間には、寄生容量Cp44が生じている。
偶数カラム領域ECAの分割キャパシタC21bと、奇数カラム領域OCAの分割キャパシタC24gとの間には、寄生容量Cp45が生じている。偶数カラム領域ECAの分割キャパシタC21cと、奇数カラム領域OCAの分割キャパシタC24hとの間には、寄生容量Cp46が生じている。偶数カラム領域ECAの分割キャパシタC21dと、奇数カラム領域OCAの分割キャパシタC24iとの間には、寄生容量Cp47が生じている。偶数カラム領域ECAの分割キャパシタC24jと、奇数カラム領域OCAの分割キャパシタC24jとの間には、寄生容量Cp48が生じている。
偶数カラム領域ECAの分割キャパシタC23aと、奇数カラム領域OCAの分割キャパシタC23aとの間には、寄生容量Cp49が生じている。偶数カラム領域ECAの分割キャパシタC23bと、奇数カラム領域OCAの分割キャパシタC23bとの間には、寄生容量Cp50が生じている。偶数カラム領域ECAの分割キャパシタC23cと、奇数カラム領域OCAの分割キャパシタC23cとの間には、寄生容量Cp51が生じている。偶数カラム領域ECAの分割キャパシタC23dと、奇数カラム領域OCAの分割キャパシタC23dとの間には、寄生容量Cp52が生じている。偶数カラム領域ECAの分割キャパシタC23eと、奇数カラム領域OCAの分割キャパシタC23eとの間には、寄生容量Cp53が生じている。偶数カラム領域ECAのキャパシタC22、奇数カラム領域OCAのキャパシタC22との間には、寄生容量Cp54が生じている。
本変形例による撮像素子は、差動アンプ212に2つの差動対を有しているが、いずれの差動対についても、容量の配置を偶数カラム領域ECAと奇数カラム領域OCAとで異ならせている。切替容量として機能するキャパシタC13の全部又は一部が画素信号VSL1及び参照信号RAMP1に対する入力容量としてどのよう付加されたとしても、差動アンプ212の一方の差動対に対して、隣の画素信号VSL1の大振幅アグレッサーの干渉のアンバランスの絶対値が突出して大きくならないようになっている。同様に、切替容量として機能するキャパシタC23の全部又は一部が画素信号VSL2及び参照信号RAMP2に対する入力容量としてどのよう付加されたとしても、差動アンプ212の他方の差動対に対して、隣の画素信号VSL2の大振幅アグレッサーの干渉のアンバランスの絶対値が突出して大きくならないようになっている。
より具体的には、奇数カラム領域OCAにおける分割キャパシタC21a~C21d(第五分割容量の一例)は、偶数カラム領域ECAにおける分割キャパシタC21a~C21d(第一分割容量の一例)に対向する個数と、偶数カラム領域ECAにおける分割キャパシタC24a~C24j(第四分割容量の一例)に対向する個数とが異ならせて配置されている。図15に示す構成例では、奇数カラム領域OCAにおける分割キャパシタC21a~C21dのうちの3個の分割キャパシタC21a~C21cが、偶数カラム領域ECAにおいてNMOSトランジスタNT22に接続された分割キャパシタC24g~C24iに対向して配置されている。また、奇数カラム領域OCAにおける分割キャパシタC21a~C21dのうちの1個の分割キャパシタC21dが、偶数カラム領域ECAにおいてNMOSトランジスタNT21に接続された分割キャパシタC21aに対向して配置されている。
分割キャパシタC21a~C21d、キャパシタC22及び分割キャパシタC23a~C23eは、並列に接続されている。また、分割キャパシタC24a~C24jは、並列に接続されている。このため、分割キャパシタ同士が対向する個数は、当該分割キャパシタで構成されるキャパシタ同士が対向する面積として見ることもできる。したがって、奇数カラム領域OCAのキャパシタC21(第五容量の一例)は、偶数カラム領域ECAのキャパシタC21(第一容量の一例)とキャパシタC24(第四容量の一例)に異なる面積で対向して配置されている。
奇数カラム領域OCAの分割キャパシタC11a~C11dについては、上記実施形態における奇数カラム領域OCAの分割キャパシタC11a~C11dと同様に、偶数カラム領域ECAのNMOSトランジスタNT12に接続された分割キャパシタC14g~C14iとNMOSトランジスタNT11に接続された分割キャパシタC11aに対向して配置されている。
したがって、詳細な説明は省略するが、本変形例による撮像素子は、隣り合う偶数カラム領域ECAのADC105i(iはn以下の偶数)と奇数カラム領域OCAのADC105i(iはn以下の奇数)とのクロストークを低減できる。より具体的には、偶数カラム領域ECAのADC105(2i)(iはn以下の奇数)と奇数カラム領域OCAのADC105(2i-1)(iはn以下の奇数)とのNMOSトランジスタNT11,NT12の差動対におけるクロストークが低減される。また、偶数カラム領域ECAのADC105(2i)(iはn以下の偶数)と奇数カラム領域OCAのADC105(2i-1)(iはn以下の偶数)とのNMOSトランジスタNT21,NT22の差動対におけるクロストークが低減される。
<撮像素子を半導体チップで構成する場合の構成例>
次に、撮像素子を半導体チップで構成する場合の構成例について図16及び図17を用いて説明する。
図16に示すように、1つのベアチップで撮像素子を構成する場合には、例えば1つのベアチップ20上に、画素部101が形成される。画素部101の周囲に、ADC群12、タイミング制御回路102、垂直走査回路103、DAC104及び水平転送走査回路106などの画素部101以外の回路が含まれる回路ブロック301,302,303が形成される。
次に、撮像素子を半導体チップで構成する場合の構成例について図16及び図17を用いて説明する。
図16に示すように、1つのベアチップで撮像素子を構成する場合には、例えば1つのベアチップ20上に、画素部101が形成される。画素部101の周囲に、ADC群12、タイミング制御回路102、垂直走査回路103、DAC104及び水平転送走査回路106などの画素部101以外の回路が含まれる回路ブロック301,302,303が形成される。
図17に示すように、上下に積層される2つのベアチップによって積層型の撮像素子を構成する場合には、2つのベアチップのうちの上側に積層される上チップ21に画素部101が形成される。また、下側に積層される下チップ22には、ADC群12、タイミング制御回路102、垂直走査回路103、DAC104及び水平転送走査回路106などの画素部101以外の回路が含まれる回路ブロック304が形成される。比較器121を含むADC105は、下チップ22に設けられた回路ブロック304に形成される。なお、比較器121やADC105は、上チップ21に形成されてもよい。
図17に示すように、積層型の撮像素子が形成される場合、すなわち、画素部101が形成される上チップ21と、回路ブロック304が形成される下チップ22とで構成する場合には、下チップ22を上チップ21と同一サイズに構成することが要求されることがある。
画素部101が形成される上チップ21は、図16に示す1つのベアチップ20上に形成される画素部101と同程度のサイズに構成することができる。下チップ22を、上チップ21と同一サイズに構成する場合には、図16に示す回路ブロック301~303に含められる回路の全てを、上チップ21と同一サイズに構成される下チップ22に回路ブロック304として形成する必要がある。
そのため、回路ブロック304に含められるADC群12等の回路には、さらなる小型化が要求される。例えば、ADC105については、隣接する列の間の距離(カラムピッチ)が、図16に示す撮像素子を1つのベアチップ20で構成する場合よりも短くすることが要請される。
このような場合であっても、奇数カラム領域OCAのキャパシタC11を、偶数カラム領域ECAのキャパシタC11及びキャパシタC14に異なる面積で対向して配置することにより、ADC105におけるクロストークの低減を図ることができる。
本技術は、上記実施形態によらず、種々の変形が可能である。
上記実施形態では、偶数カラム領域ECA及び奇数カラム領域OCAのそれぞれのキャパシタC11は、分割キャパシタの1個分だけずらして配置されているが、本技術はこれに限られない。偶数カラム領域ECA及び奇数カラム領域OCAのそれぞれのキャパシタC11をどの程度ずらして配置するのかは、ADCの要求仕様等で決まる各部分の容量値や容量数によって異なる。
上記実施形態では、偶数カラム領域ECA及び奇数カラム領域OCAのそれぞれのキャパシタC11は、分割キャパシタの1個分だけずらして配置されているが、本技術はこれに限られない。偶数カラム領域ECA及び奇数カラム領域OCAのそれぞれのキャパシタC11をどの程度ずらして配置するのかは、ADCの要求仕様等で決まる各部分の容量値や容量数によって異なる。
本開示に係る技術は、以上のような固体撮像装置に適用することができる。
なお、本技術の実施形態は、上述した実施形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。また、本明細書に記載された効果はあくまでも例示であって限定されるものでは無く、また他の効果があってもよい。
例えば、本技術は以下のような構成も取ることができる。
(1)
光電変換素子を有する第一画素に接続された第一信号線に接続されて第一領域に配置された第一容量と、
前記第一領域に配置されて参照信号を生成する参照信号生成部に接続された第二容量と、
前記第一領域に配置されて前記第一容量及び前記第二容量に接続可能に設けられた第三容量と、
前記第一領域に配置されて基準電位の供給部に接続された第四容量と、
前記第一領域に配置されて前記第一容量、前記第二容量及び前記第三容量が接続された一方の入力部、並びに前記第四容量が接続された他方の入力部を有する第一差動アンプと、
光電変換素子を有する第二画素に接続された第二信号線に接続され、前記第一容量と前記第四容量に異なる面積で対向して前記第一領域に隣り合う第二領域に配置された第五容量と、
前記第二領域に配置されて前記参照信号生成部に接続された第六容量と、
前記第二領域に配置されて前記第五容量及び前記第六容量に接続可能に設けられた第七容量と、
前記第二領域に配置されて前記基準電位が供給される第八容量と、
前記第二領域に配置されて前記第五容量、前記第六容量及び前記第七容量が接続された一方の入力部、並びに前記第八容量が接続された他方の入力部を有する第二差動アンプと
を備える撮像素子。
(2)
前記第一容量、前記第三容量、前記第四容量、前記第五容量、第七容量及び前記第八容量はそれぞれ、分割された複数の分割容量を有し、
前記第五容量の前記分割容量である第五分割容量は、前記第一容量の前記分割容量である第一分割容量に対向する個数と、前記第四容量の前記分割容量である第四分割容量に対向する個数とが異ならせて配置されている
前記(1)に記載の撮像素子。
(3)
前記第三容量の前記分割容量である第三分割容量は、前記第一領域の所定の範囲内に集約されており、
前記第七容量の前記分割容量である第七分割容量は、前記第二領域の所定の範囲内に集約されており、
複数の前記第三分割容量及び複数の前記第七分割容量は、1対1の関係で対向して配置されている
前記(2)に記載の撮像素子。
(4)
前記第一容量と前記第三容量との接続及び切断を切り替える第一切替素子と、
前記第二容量と前記第三容量との接続及び切断を切り替える第二切替素子と、
隣り合う2つの前記第三分割容量の接続及び切断を切り替える第三切替素子と、
前記第五容量と前記第七容量との接続及び切断を切り替える第五切替素子と、
前記第六容量と前記第七容量との接続及び切断を切り替える第六切替素子と、
隣り合う2つの前記第七分割容量の接続及び切断を切り替える第七切替素子と
を備える前記(3)に記載の撮像素子。
(5)
前記第一分割容量、前記第二容量、及び前記第三分割容量の合計数は、前記第四容量の分割容量である第四分割容量の総数と同じであり、
前記第五分割容量、前記第六容量、及び前記第七分割容量の合計数は、前記第八容量の分割容量である第八分割容量の総数と同じであり、
前記第一分割容量、前記第二容量、前記第三分割容量及び前記第四分割容量の合計数は、前記第五分割容量、前記第六容量、前記第七分割容量及び前記第八分割容量の合計数と同じである
前記(4)に記載の撮像素子。
(6)
複数の前記第一分割容量のそれぞれ、前記第二容量、複数の前記第三分割容量のそれぞれ、複数の前記第四分割容量のそれぞれ、複数の前記第五分割容量のそれぞれ、前記第六容量、複数の前記第七分割容量のそれぞれ、及び複数の前記第八分割容量のそれぞれは、互いに同じ容量値を有する
前記(5)に記載の撮像素子。
(7)
複数の前記第一分割容量のそれぞれは、前記第一信号線に接続された一方の電極と、前記第一差動アンプの前記一方の入力部に接続された他方の電極とを有し、
前記第二容量は、前記参照信号生成部に接続された一方の電極と、前記第一差動アンプの前記一方の入力部に接続された他方の電極とを有し、
複数の前記第三分割容量のそれぞれは、前記第三切替素子に接続された一方の電極と、前記第一差動アンプの前記一方の入力部に接続された他方の電極とを有し、
複数の前記第四分割容量のそれぞれは、前記基準電位の供給部に接続された一方の電極と、前記第一差動アンプの前記他方の入力部に接続された他方の電極とを有し、
複数の前記第五分割容量のそれぞれは、前記第二信号線に接続された一方の電極と、前記第二差動アンプの前記一方の入力部に接続された他方の電極とを有し、
前記第六容量は、前記参照信号生成部に接続された一方の電極と、前記第二差動アンプの前記一方の入力部に接続された他方の電極とを有し、
複数の前記第七分割容量のそれぞれは、前記第七切替素子に接続された一方の電極と、前記第二差動アンプの前記一方の入力部に接続された他方の電極とを有し、
複数の前記第八分割容量のそれぞれは、前記基準電位の供給部に接続された一方の電極と、前記第二差動アンプの前記他方の入力部に接続された他方の電極とを有する
上記(5)又は(6)に記載の撮像素子。
光電変換素子を有する第一画素に接続された第一信号線に接続されて第一領域に配置された第一容量と、
前記第一領域に配置されて参照信号を生成する参照信号生成部に接続された第二容量と、
前記第一領域に配置されて前記第一容量及び前記第二容量に接続可能に設けられた第三容量と、
前記第一領域に配置されて基準電位の供給部に接続された第四容量と、
前記第一領域に配置されて前記第一容量、前記第二容量及び前記第三容量が接続された一方の入力部、並びに前記第四容量が接続された他方の入力部を有する第一差動アンプと、
光電変換素子を有する第二画素に接続された第二信号線に接続され、前記第一容量と前記第四容量に異なる面積で対向して前記第一領域に隣り合う第二領域に配置された第五容量と、
前記第二領域に配置されて前記参照信号生成部に接続された第六容量と、
前記第二領域に配置されて前記第五容量及び前記第六容量に接続可能に設けられた第七容量と、
前記第二領域に配置されて前記基準電位が供給される第八容量と、
前記第二領域に配置されて前記第五容量、前記第六容量及び前記第七容量が接続された一方の入力部、並びに前記第八容量が接続された他方の入力部を有する第二差動アンプと
を備える撮像素子。
(2)
前記第一容量、前記第三容量、前記第四容量、前記第五容量、第七容量及び前記第八容量はそれぞれ、分割された複数の分割容量を有し、
前記第五容量の前記分割容量である第五分割容量は、前記第一容量の前記分割容量である第一分割容量に対向する個数と、前記第四容量の前記分割容量である第四分割容量に対向する個数とが異ならせて配置されている
前記(1)に記載の撮像素子。
(3)
前記第三容量の前記分割容量である第三分割容量は、前記第一領域の所定の範囲内に集約されており、
前記第七容量の前記分割容量である第七分割容量は、前記第二領域の所定の範囲内に集約されており、
複数の前記第三分割容量及び複数の前記第七分割容量は、1対1の関係で対向して配置されている
前記(2)に記載の撮像素子。
(4)
前記第一容量と前記第三容量との接続及び切断を切り替える第一切替素子と、
前記第二容量と前記第三容量との接続及び切断を切り替える第二切替素子と、
隣り合う2つの前記第三分割容量の接続及び切断を切り替える第三切替素子と、
前記第五容量と前記第七容量との接続及び切断を切り替える第五切替素子と、
前記第六容量と前記第七容量との接続及び切断を切り替える第六切替素子と、
隣り合う2つの前記第七分割容量の接続及び切断を切り替える第七切替素子と
を備える前記(3)に記載の撮像素子。
(5)
前記第一分割容量、前記第二容量、及び前記第三分割容量の合計数は、前記第四容量の分割容量である第四分割容量の総数と同じであり、
前記第五分割容量、前記第六容量、及び前記第七分割容量の合計数は、前記第八容量の分割容量である第八分割容量の総数と同じであり、
前記第一分割容量、前記第二容量、前記第三分割容量及び前記第四分割容量の合計数は、前記第五分割容量、前記第六容量、前記第七分割容量及び前記第八分割容量の合計数と同じである
前記(4)に記載の撮像素子。
(6)
複数の前記第一分割容量のそれぞれ、前記第二容量、複数の前記第三分割容量のそれぞれ、複数の前記第四分割容量のそれぞれ、複数の前記第五分割容量のそれぞれ、前記第六容量、複数の前記第七分割容量のそれぞれ、及び複数の前記第八分割容量のそれぞれは、互いに同じ容量値を有する
前記(5)に記載の撮像素子。
(7)
複数の前記第一分割容量のそれぞれは、前記第一信号線に接続された一方の電極と、前記第一差動アンプの前記一方の入力部に接続された他方の電極とを有し、
前記第二容量は、前記参照信号生成部に接続された一方の電極と、前記第一差動アンプの前記一方の入力部に接続された他方の電極とを有し、
複数の前記第三分割容量のそれぞれは、前記第三切替素子に接続された一方の電極と、前記第一差動アンプの前記一方の入力部に接続された他方の電極とを有し、
複数の前記第四分割容量のそれぞれは、前記基準電位の供給部に接続された一方の電極と、前記第一差動アンプの前記他方の入力部に接続された他方の電極とを有し、
複数の前記第五分割容量のそれぞれは、前記第二信号線に接続された一方の電極と、前記第二差動アンプの前記一方の入力部に接続された他方の電極とを有し、
前記第六容量は、前記参照信号生成部に接続された一方の電極と、前記第二差動アンプの前記一方の入力部に接続された他方の電極とを有し、
複数の前記第七分割容量のそれぞれは、前記第七切替素子に接続された一方の電極と、前記第二差動アンプの前記一方の入力部に接続された他方の電極とを有し、
複数の前記第八分割容量のそれぞれは、前記基準電位の供給部に接続された一方の電極と、前記第二差動アンプの前記他方の入力部に接続された他方の電極とを有する
上記(5)又は(6)に記載の撮像素子。
1 撮像素子
4 信号処理部
5 出力部
6 制御部
12 ADC群
20 ベアチップ
21 上チップ
22 下チップ
100 デジタルカメラ
101 画素部
102 タイミング制御回路
103 垂直走査回路
106 水平転送走査回路
107 アンプ回路
108 信号処理回路
109 画素駆動線
110 垂直信号線
111 水平転送線
121,121a,121b 比較器
122 カウンタ
123 ラッチ
151 フォトダイオード
152 転送トランジスタ
154 増幅トランジスタ
155 選択トランジスタ
156 リセットトランジスタ
157 定電流源
201,211,212 差動アンプ
301,302,303,304 回路ブロック
C11~C15,C21~C25 キャパシタ
C11a~C11d,C13a~C13e,C14a~C14j,C21a~C21d,C23a~C23e,C24a~C24j 分割キャパシタ
Cp1~Co24,Cp34~Co54 寄生容量
NT11,NT12,NT13,NT21,NT22,NT23,TN21,NT32 NMOSトランジスタ
NT11a,NT11b,NT12a,NT12b,NT21a,NT21b 分割トランジスタ,NT22a,NT22b 分割トランジスタ
OCA 奇数カラム領域
P 単位画素
PT11,PT12,PT31,PT32,PT33 PMOSトランジスタ
RAMP,RAMP1,RAMP2 参照信号
SW11~SW14,SW13a~SW13d,SW15a~SW15e,SW17,SW18,SW21~SW24,SW23a~SW23d,SW25a~SW25e、SW27,SW28 スイッチ
SW15,SW25 スイッチ群
VSL,VSL1,VSL2 画素信号
4 信号処理部
5 出力部
6 制御部
12 ADC群
20 ベアチップ
21 上チップ
22 下チップ
100 デジタルカメラ
101 画素部
102 タイミング制御回路
103 垂直走査回路
106 水平転送走査回路
107 アンプ回路
108 信号処理回路
109 画素駆動線
110 垂直信号線
111 水平転送線
121,121a,121b 比較器
122 カウンタ
123 ラッチ
151 フォトダイオード
152 転送トランジスタ
154 増幅トランジスタ
155 選択トランジスタ
156 リセットトランジスタ
157 定電流源
201,211,212 差動アンプ
301,302,303,304 回路ブロック
C11~C15,C21~C25 キャパシタ
C11a~C11d,C13a~C13e,C14a~C14j,C21a~C21d,C23a~C23e,C24a~C24j 分割キャパシタ
Cp1~Co24,Cp34~Co54 寄生容量
NT11,NT12,NT13,NT21,NT22,NT23,TN21,NT32 NMOSトランジスタ
NT11a,NT11b,NT12a,NT12b,NT21a,NT21b 分割トランジスタ,NT22a,NT22b 分割トランジスタ
OCA 奇数カラム領域
P 単位画素
PT11,PT12,PT31,PT32,PT33 PMOSトランジスタ
RAMP,RAMP1,RAMP2 参照信号
SW11~SW14,SW13a~SW13d,SW15a~SW15e,SW17,SW18,SW21~SW24,SW23a~SW23d,SW25a~SW25e、SW27,SW28 スイッチ
SW15,SW25 スイッチ群
VSL,VSL1,VSL2 画素信号
Claims (7)
- 光電変換素子を有する第一画素に接続された第一信号線に接続されて第一領域に配置された第一容量と、
前記第一領域に配置されて参照信号を生成する参照信号生成部に接続された第二容量と、
前記第一領域に配置されて前記第一容量及び前記第二容量に接続可能に設けられた第三容量と、
前記第一領域に配置されて基準電位の供給部に接続された第四容量と、
前記第一領域に配置されて前記第一容量、前記第二容量及び前記第三容量が接続された一方の入力部、並びに前記第四容量が接続された他方の入力部を有する第一差動アンプと、
光電変換素子を有する第二画素に接続された第二信号線に接続され、前記第一容量と前記第四容量に異なる面積で対向して前記第一領域に隣り合う第二領域に配置された第五容量と、
前記第二領域に配置されて前記参照信号生成部に接続された第六容量と、
前記第二領域に配置されて前記第五容量及び前記第六容量に接続可能に設けられた第七容量と、
前記第二領域に配置されて前記基準電位が供給される第八容量と、
前記第二領域に配置されて前記第五容量、前記第六容量及び前記第七容量が接続された一方の入力部、並びに前記第八容量が接続された他方の入力部を有する第二差動アンプと
を備える撮像素子。 - 前記第一容量、前記第三容量、前記第四容量、前記第五容量、第七容量及び前記第八容量はそれぞれ、分割された複数の分割容量を有し、
前記第五容量の前記分割容量である第五分割容量は、前記第一容量の前記分割容量である第一分割容量に対向する個数と、前記第四容量の前記分割容量である第四分割容量に対向する個数とが異ならせて配置されている
請求項1に記載の撮像素子。 - 前記第三容量の前記分割容量である第三分割容量は、前記第一領域の所定の範囲内に集約されており、
前記第七容量の前記分割容量である第七分割容量は、前記第二領域の所定の範囲内に集約されており、
複数の前記第三分割容量及び複数の前記第七分割容量は、1対1の関係で対向して配置されている
請求項2に記載の撮像素子。 - 前記第一容量と前記第三容量との接続及び切断を切り替える第一切替素子と、
前記第二容量と前記第三容量との接続及び切断を切り替える第二切替素子と、
隣り合う2つの前記第三分割容量の接続及び切断を切り替える第三切替素子と、
前記第五容量と前記第七容量との接続及び切断を切り替える第五切替素子と、
前記第六容量と前記第七容量との接続及び切断を切り替える第六切替素子と、
隣り合う2つの前記第七分割容量の接続及び切断を切り替える第七切替素子と
を備える請求項3に記載の撮像素子。 - 前記第一分割容量、前記第二容量、及び前記第三分割容量の合計数は、前記第四容量の分割容量である第四分割容量の総数と同じであり、
前記第五分割容量、前記第六容量、及び前記第七分割容量の合計数は、前記第八容量の分割容量である第八分割容量の総数と同じであり、
前記第一分割容量、前記第二容量、前記第三分割容量及び前記第四分割容量の合計数は、前記第五分割容量、前記第六容量、前記第七分割容量及び前記第八分割容量の合計数と同じである
請求項4に記載の撮像素子。 - 複数の前記第一分割容量のそれぞれ、前記第二容量、複数の前記第三分割容量のそれぞれ、複数の前記第四分割容量のそれぞれ、複数の前記第五分割容量のそれぞれ、前記第六容量、複数の前記第七分割容量のそれぞれ、及び複数の前記第八分割容量のそれぞれは、互いに同じ容量値を有する
請求項5に記載の撮像素子。 - 複数の前記第一分割容量のそれぞれは、前記第一信号線に接続された一方の電極と、前記第一差動アンプの前記一方の入力部に接続された他方の電極とを有し、
前記第二容量は、前記参照信号生成部に接続された一方の電極と、前記第一差動アンプの前記一方の入力部に接続された他方の電極とを有し、
複数の前記第三分割容量のそれぞれは、前記第三切替素子に接続された一方の電極と、前記第一差動アンプの前記一方の入力部に接続された他方の電極とを有し、
複数の前記第四分割容量のそれぞれは、前記基準電位の供給部に接続された一方の電極と、前記第一差動アンプの前記他方の入力部に接続された他方の電極とを有し、
複数の前記第五分割容量のそれぞれは、前記第二信号線に接続された一方の電極と、前記第二差動アンプの前記一方の入力部に接続された他方の電極とを有し、
前記第六容量は、前記参照信号生成部に接続された一方の電極と、前記第二差動アンプの前記一方の入力部に接続された他方の電極とを有し、
複数の前記第七分割容量のそれぞれは、前記第七切替素子に接続された一方の電極と、前記第二差動アンプの前記一方の入力部に接続された他方の電極とを有し、
複数の前記第八分割容量のそれぞれは、前記基準電位の供給部に接続された一方の電極と、前記第二差動アンプの前記他方の入力部に接続された他方の電極とを有する
請求項5に記載の撮像素子。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2023130296A JP2023156418A (ja) | 2018-08-16 | 2023-08-09 | 撮像素子 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018153248 | 2018-08-16 | ||
JP2018153248 | 2018-08-16 | ||
PCT/JP2019/025562 WO2020036005A1 (ja) | 2018-08-16 | 2019-06-27 | 撮像素子 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2023130296A Division JP2023156418A (ja) | 2018-08-16 | 2023-08-09 | 撮像素子 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2020036005A1 JPWO2020036005A1 (ja) | 2021-09-30 |
JP7332604B2 true JP7332604B2 (ja) | 2023-08-23 |
Family
ID=69524776
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2020537376A Active JP7332604B2 (ja) | 2018-08-16 | 2019-06-27 | 撮像素子 |
JP2023130296A Pending JP2023156418A (ja) | 2018-08-16 | 2023-08-09 | 撮像素子 |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2023130296A Pending JP2023156418A (ja) | 2018-08-16 | 2023-08-09 | 撮像素子 |
Country Status (8)
Country | Link |
---|---|
US (2) | US11363225B2 (ja) |
EP (1) | EP3840363B1 (ja) |
JP (2) | JP7332604B2 (ja) |
KR (1) | KR20210042906A (ja) |
CN (2) | CN112585951B (ja) |
DE (1) | DE112019004128T5 (ja) |
TW (1) | TWI822820B (ja) |
WO (1) | WO2020036005A1 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP7332604B2 (ja) * | 2018-08-16 | 2023-08-23 | ソニーセミコンダクタソリューションズ株式会社 | 撮像素子 |
US11585937B2 (en) * | 2019-04-03 | 2023-02-21 | Meta Platforms Technologies, Llc | Autonomous gating selection to reduce noise in direct time-of-flight depth sensing |
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WO2016139857A1 (ja) | 2015-03-04 | 2016-09-09 | ソニー株式会社 | アナログデジタル変換器、固体撮像装置および電子機器 |
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CN107359876A (zh) | 2017-06-27 | 2017-11-17 | 东南大学 | 适用于双端sar‑adc的dac电容阵列及对应开关切换方法 |
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TWI622273B (zh) * | 2016-01-19 | 2018-04-21 | 瑞昱半導體股份有限公司 | 電荷再分配連續逼近式類比數位轉換器及其控制方法 |
TWI612769B (zh) * | 2017-01-04 | 2018-01-21 | 瑞昱半導體股份有限公司 | 電荷引導式放大電路及其控制方法 |
JP7029890B2 (ja) * | 2017-03-02 | 2022-03-04 | ソニーセミコンダクタソリューションズ株式会社 | 撮像素子、撮像素子の制御方法、及び、電子機器 |
TWI656744B (zh) * | 2017-05-19 | 2019-04-11 | 瑞昱半導體股份有限公司 | 積體電路電容布局 |
JP7332604B2 (ja) * | 2018-08-16 | 2023-08-23 | ソニーセミコンダクタソリューションズ株式会社 | 撮像素子 |
-
2019
- 2019-06-27 JP JP2020537376A patent/JP7332604B2/ja active Active
- 2019-06-27 CN CN201980052955.2A patent/CN112585951B/zh active Active
- 2019-06-27 WO PCT/JP2019/025562 patent/WO2020036005A1/ja unknown
- 2019-06-27 KR KR1020217003481A patent/KR20210042906A/ko not_active Application Discontinuation
- 2019-06-27 DE DE112019004128.2T patent/DE112019004128T5/de active Pending
- 2019-06-27 EP EP19850065.4A patent/EP3840363B1/en active Active
- 2019-06-27 CN CN202311458760.2A patent/CN117615265A/zh active Pending
- 2019-06-27 US US17/261,319 patent/US11363225B2/en active Active
- 2019-07-23 TW TW108125918A patent/TWI822820B/zh active
-
2022
- 2022-05-06 US US17/738,340 patent/US11601610B2/en active Active
-
2023
- 2023-08-09 JP JP2023130296A patent/JP2023156418A/ja active Pending
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2013240006A (ja) | 2012-05-17 | 2013-11-28 | Renesas Electronics Corp | Adc内蔵型cmosイメージセンサ |
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CN107359876A (zh) | 2017-06-27 | 2017-11-17 | 东南大学 | 适用于双端sar‑adc的dac电容阵列及对应开关切换方法 |
Also Published As
Publication number | Publication date |
---|---|
CN112585951A (zh) | 2021-03-30 |
KR20210042906A (ko) | 2021-04-20 |
EP3840363A1 (en) | 2021-06-23 |
JPWO2020036005A1 (ja) | 2021-09-30 |
WO2020036005A1 (ja) | 2020-02-20 |
US20220264052A1 (en) | 2022-08-18 |
CN117615265A (zh) | 2024-02-27 |
US11363225B2 (en) | 2022-06-14 |
CN112585951B (zh) | 2023-11-14 |
EP3840363B1 (en) | 2023-07-26 |
TWI822820B (zh) | 2023-11-21 |
US11601610B2 (en) | 2023-03-07 |
DE112019004128T5 (de) | 2021-05-20 |
JP2023156418A (ja) | 2023-10-24 |
EP3840363A4 (en) | 2021-06-30 |
US20210258532A1 (en) | 2021-08-19 |
TW202019154A (zh) | 2020-05-16 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20220519 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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