JP7332604B2 - 撮像素子 - Google Patents

Description

本技術は、撮像素子に関する。

従来、行列状に配置された複数の画素を有する画素部を備える固体撮像装置が知られている（例えば、特許文献１参照）。固体撮像装置は、複数の画素に設けられた光電変換素子で光電変換された電気信号に基づくアナログの画素信号をＡＤ（アナログ－デジタル）変換するＡＤ変換部を有している。ＡＤ変換部でＡＤ変換されたデジタルの画素信号に基づいて表示装置などに画像が表示される。

特開２０１４－０２３０６５号公報

ＡＤ変換部は、画素部に設けられた複数の画素の列ごとに設けられている。このため、複数のＡＤ変換部は、一行に並列して配置される。また、隣り合うＡＤ変換部同士は、近接して配置される。ＡＤ変換部に設けられた比較器は、入力容量を有している。アナログの画素信号に対応する電圧は、ＡＤ変換される際にこの入力容量に保持されるため、ＡＤ変換時にこの入力容量に印加される電圧が変動する。この電圧変動が隣接するＡＤ変換部に設けられた比較器の入力容量に干渉してクロストークが発生する場合がある。ＡＤ変換部にクロストークが発生すると、隣接するＡＤ変換部から影響を受けた側のＡＤ変換部（ビクティム側のＡＤ変換部）は、画素から入力されたアナログの画素信号に隣接するＡＤ変換部の電圧変動が重畳されたアナログ信号をＡＤ変換することになる。その結果、表示装置などにはノイズが発生した画像が表示されてしまうという問題が生じる。

本技術の目的は、ＡＤ変換部におけるクロストークの低減を図ることができる撮像素子を提供することにある。

本技術の一態様による撮像素子は、光電変換素子を有する第一画素に接続された第一信号線に接続されて第一領域に配置された第一容量と、前記第一領域に配置されて参照信号を生成する参照信号生成部に接続された第二容量と、前記第一領域に配置されて前記第一容量及び前記第二容量に接続可能に設けられた第三容量と、前記第一領域に配置されて基準電位の供給部に接続された第四容量と、前記第一領域に配置されて前記第一容量、前記第二容量及び前記第三容量が接続された一方の入力部、並びに前記第四容量が接続された他方の入力部を有する第一差動アンプと、光電変換素子を有する第二画素に接続された第二信号線に接続され、前記第一容量と前記第四容量に異なる面積で対向して前記第一領域に隣り合う第二領域に配置された第五容量と、前記第二領域に配置されて前記参照信号生成部に接続された第六容量と、前記第二領域に配置されて前記第五容量及び前記第六容量に接続可能に設けられた第七容量と、前記第二領域に配置されて前記基準電位が供給される第八容量と、前記第二領域に配置されて前記第五容量、前記第六容量及び前記第七容量が接続された一方の入力部、並びに前記第八容量が接続された他方の入力部を有する第二差動アンプとを備える。

前記第一容量、前記第三容量、前記第四容量、前記第五容量、第七容量及び前記第八容量はそれぞれ、分割された複数の分割容量を有し、前記第五容量の前記分割容量である第五分割容量は、前記第一容量の前記分割容量である第一分割容量に対向する個数と、前記第四容量の前記分割容量である第四分割容量に対向する個数とが異ならせて配置されていてもよい。

前記第三容量の前記分割容量である第三分割容量は、前記第一領域の所定の範囲内に集約されており、前記第七容量の前記分割容量である第七分割容量は、前記第二領域の所定の範囲内に集約されており、複数の前記第三分割容量及び複数の前記第七分割容量は、１対１の関係で対向して配置されていてもよい。

前記第一容量と前記第三容量との接続及び切断を切り替える第一切替素子と、前記第二容量と前記第三容量との接続及び切断を切り替える第二切替素子と、隣り合う２つの前記第三分割容量の接続及び切断を切り替える第三切替素子と、前記第五容量と前記第七容量との接続及び切断を切り替える第五切替素子と、前記第六容量と前記第七容量との接続及び切断を切り替える第六切替素子と、隣り合う２つの前記第七分割容量の接続及び切断を切り替える第七切替素子とを備えていてもよい。

前記第一分割容量、前記第二容量、及び前記第三分割容量の合計数は、前記第四容量の分割容量である第四分割容量の総数と同じであり、前記第五分割容量、前記第六容量、及び前記第七分割容量の合計数は、前記第八容量の分割容量である第八分割容量の総数と同じであり、前記第一分割容量、前記第二容量、前記第三分割容量及び前記第四分割容量の合計数は、前記第五分割容量、前記第六容量、前記第七分割容量及び前記第八分割容量の合計数と同じであってもよい。

複数の前記第一分割容量のそれぞれ、前記第二容量、複数の前記第三分割容量のそれぞれ、複数の前記第四分割容量のそれぞれ、複数の前記第五分割容量のそれぞれ、前記第六容量、複数の前記第七分割容量のそれぞれ、及び複数の前記第八分割容量のそれぞれは、互いに同じ容量値を有していてもよい。

複数の前記第一分割容量のそれぞれは、前記第一信号線に接続された一方の電極と、前記第一差動アンプの前記一方の入力部に接続された他方の電極とを有し、前記第二容量は、前記参照信号生成部に接続された一方の電極と、前記第一差動アンプの前記一方の入力部に接続された他方の電極とを有し、複数の前記第三分割容量のそれぞれは、前記第三切替素子に接続された一方の電極と、前記第一差動アンプの前記一方の入力部に接続された他方の電極とを有し、複数の前記第四分割容量のそれぞれは、前記基準電位の供給部に接続された一方の電極と、前記第一差動アンプの前記他方の入力部に接続された他方の電極とを有し、複数の前記第五分割容量のそれぞれは、前記第二信号線に接続された一方の電極と、前記第二差動アンプの前記一方の入力部に接続された他方の電極とを有し、前記第六容量は、前記参照信号生成部に接続された一方の電極と、前記第二差動アンプの前記一方の入力部に接続された他方の電極とを有し、複数の前記第七分割容量のそれぞれは、前記第七切替素子に接続された一方の電極と、前記第二差動アンプの前記一方の入力部に接続された他方の電極とを有し、複数の前記第八分割容量のそれぞれは、前記基準電位の供給部に接続された一方の電極と、前記第二差動アンプの前記他方の入力部に接続された他方の電極とを有していてもよい。

本技術による撮像素子を適用したデジタルカメラの概略構成を示すブロック図である。 本技術の一実施形態による撮像素子の概略構成を示すブロック図である。 本技術の一実施形態による撮像素子に設けられた単位画素の構成例を示す回路図である。 本技術の一実施形態による撮像素子に設けられた比較器の構成例を示す回路図である。 本技術の一実施形態による撮像素子に設けられた比較器を説明する図であって、入力容量の比率により差動アンプに入力される参照信号の変化を説明するための図である。 本技術の一実施形態による撮像素子に設けられた比較器の差動対を構成する２つのＮＭＯＳトランジスタの概略構成を示す図である。 本技術の一実施形態による撮像素子を説明する図であって、奇数カラム領域及び偶数カラム領域にそれぞれ形成された比較器の各キャパシタ及び差動対を構成するＮＭＯＳトランジスタの配置関係の一例を示す図である。 本技術の一実施形態による撮像素子に設けられた比較器の動作を説明するためのタイミングチャートである。 本技術の一実施形態による撮像素子に設けられた比較器の効果を説明するための図である。 本技術の一実施形態による撮像素子の作用・効果を説明する図（第１の干渉例）である。 本技術の一実施形態による撮像素子の作用・効果を説明する図（第２の干渉例）である。 本技術の一実施形態による撮像素子の作用・効果を説明する図（第３の干渉例）である。 本技術の一実施形態の変形例１による撮像素子に設けられた比較器の構成例を示す回路図である。 本技術の一実施形態の変形例２による撮像素子に設けられた比較器の構成例を示す回路図である。 本技術の一実施形態の変形例２による撮像素子を説明する図であって、奇数カラム領域及び偶数カラム領域にそれぞれ形成された比較器の各キャパシタ及び差動対を構成するＮＭＯＳトランジスタの配置関係の一例を示す図である。 本技術の一実施形態による撮像素子を１つのベアチップで構成する場合の構成例を示す概要図である。 本技術の一実施形態による撮像素子を２つのベアチップで構成する場合の構成例を示す概要図である。

本技術の一実施形態による撮像素子について図１から図１２を用いて説明する。

＜デジタルカメラの構成例＞
まず、本実施形態による撮像素子が適用されるデジタルカメラについて図１を用いて説明する。本技術による撮像素子を適用したデジタルカメラは、静止画及び動画のいずれも撮像することができる。

図１に示すように、デジタルカメラ１００は、光学系２、撮像素子１、メモリ３、信号処理部４、出力部５及び制御部６を備えている。

光学系２は、例えば、図示せぬズームレンズ、フォーカスレンズ及び絞り等を有している。光学系２は、外部からの光を撮像素子１に入射させるようになっている。

撮像素子１は、例えばＣＭＯＳイメージセンサである。撮像素子１は、光学系２から入射された入射光を受光し、受光した入射光を光電変換するようになっている。これにより、撮像素子１は、光学系２から入射した入射光に対応する画像データを出力するようになっている。

メモリ３は、撮像素子１が出力する画像データを一時記憶するようになっている。

信号処理部４は、メモリ３に記憶された画像データを用いた信号処理を行い、信号処理後の画像データを出力部５に供給するようになっている。信号処理部４は、例えば画像データに混入するノイズの除去やホワイトバランスの調整等の処理を行う。

出力部５は、信号処理部４から供給された画像データを出力する。出力部５は、例えば、液晶等で構成される表示装置（図示せず）を有している。出力部５は、信号処理部４から供給される画像データに対応する画像を、いわゆるスルー画として表示するようになっている。

また、出力部５は、例えば半導体メモリ、磁気ディスクあるいは光ディスク等の記録媒体を駆動するドライバ（図示せず）を有している。出力部５は、信号処理部４から供給される画像データを記録媒体に記録するようになっている。

制御部６は、デジタルカメラ１００のユーザ等の操作に従い、デジタルカメラ１００を構成する各ブロックを制御するようになっている。

＜撮像素子の構成例＞
次に、本実施形態による撮像素子の概略構成について図２から図６を用いて説明する。
図２に示すように、本実施形態による撮像素子１は、画素部１０１、タイミング制御回路１０２、垂直走査回路１０３、ＤＡＣ（デジタル－アナログ変換装置）１０４、ＡＤＣ（アナログ－デジタル変換装置）群１２、水平転送走査回路１０６、アンプ回路１０７、及び、信号処理回路１０８を備えている。

図２に示すように、画素部１０１には、入射光をその光量に応じた電荷量に光電変換する光電変換素子を含む単位画素（以下、単に画素とも称する）が行列状に配置されている。本実施形態では、画素部１０１には、ｍ行ｎ列（ｍ及びｎは自然数）の単位画素Ｐ１１～Ｐｍｎ（以下、単位画素Ｐ１１～Ｐｍｎの全部又は一部を個々に区別する必要がない場合、単に「単位画素Ｐ」と称する）が設けられている。図２では、ｍ行ｎ列の画素配列のうちの一部（１４個）の単位画素Ｐが図示されている。単位画素Ｐ１１～Ｐｍｎは、互いに同じ回路構成を有している。単位画素Ｐ１１～Ｐｍｎの具体的な回路構成については、図３を参照して後述する。

また、画素部１０１には、行列状の画素配列に対して、ｍ本の画素駆動線１０９－１～１０９－ｍが図の左右方向（画素行の画素配列方向／水平方向）に沿って配線されている。また、画素部１０１には、ｎ本の垂直信号線１１０－１～１１０－ｎが図の上下方向（画素列の画素配列方向／垂直方向）に沿って配線されている。画素駆動線１０９－１～１０９－ｍの一端は、垂直走査回路１０３の各行に対応した出力端に接続されている。画素駆動線１０９－１～１０９－ｍ及び垂直信号線１１０－１～１１０－ｎの交差部のそれぞれに対応して、単位画素Ｐ１１～Ｐｍｎのそれぞれが配置されている。なお、図２では、画素駆動線１０９－１～１０９－ｍを画素行毎に１本ずつ示しているが、各画素行に画素駆動線１０９－１～１０９－ｍを２本以上設けてもよい。以下、垂直信号線１１０－１～１１０－ｎを個々に区別する必要がない場合、単に「垂直信号線１１０」と称し、画素駆動線１０９－１～１０９－ｍを個々に区別する必要がない場合、単に「画素駆動線１０９」と称する。

タイミング制御回路１０２は、各種のタイミング信号を生成するタイミングジェネレータ（不図示）を備えている。タイミング制御回路１０２は、外部から与えられる制御信号等に基づいて、タイミングジェネレータで生成された各種のタイミング信号を基に垂直走査回路１０３、ＤＡＣ１０４、ＡＤＣ群１２、及び、水平転送走査回路１０６等の駆動制御を行う。

垂直走査回路１０３は、シフトレジスタやアドレスデコーダなどによって構成されている。ここでは、具体的な構成については図示を省略するが、垂直走査回路１０３は、読出し走査系と掃出し走査系とを含んでいる。

読出し走査系は、信号を読み出す単位画素について行単位で順に選択走査を行う。一方、掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対し、その読出し走査よりもシャッタスピードの時間分だけ先行してその読出し行の単位画素の光電変換素子から不要な電荷を掃き出す（リセットする）掃出し走査を行う。この掃出し走査系による不要電荷の掃き出し（リセット）により、いわゆる電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換素子の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことをいう。読出し走査系による読出し動作によって読み出される信号は、その直前の読出し動作又は電子シャッタ動作以降に入射した光量に対応する。そして、直前の読出し動作による読出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読出し動作による読出しタイミングまでの期間が、単位画素における光電荷の蓄積時間（露光時間）となる。

垂直走査回路１０３によって選択走査された画素行の各単位画素から出力される画素信号ＶＳＬは、各列の垂直信号線１１０を介してＡＤＣ群１２に供給される。

ＤＡＣ１０４は、線形増加するランプ波形の信号である参照信号ＲＡＭＰを生成し、ＡＤＣ群１２に供給する。

ＡＤＣ群１２は、垂直信号線１１０－１，１１０－２，１１０－３～１１０（ｎ－１）～１１０－ｍに接続されたＡＤＣ１０５－１，１０５－２，１０５－３～１０５－（ｎ－１），１０５－ｎを有している。ＡＤＣ１０５－１，１０５－２，１０５－３～１０５－（ｎ－１），１０５－ｎは、比較器（コンパレータ）１２１－１，１２１－２，１２１－３～１２１－（ｎ－１），１２１－ｎ、カウンタ１２２－１，１２２－２，１２２－３～１２２－（ｎ－１），１２２－ｎ、及び、ラッチ１２３－１，１２３－２，１２３－３～１２３－（ｎ－１），１２３－ｎを有している。なお、以下、ＡＤＣ１０５－１～１０５－ｎ、比較器１２１－１～１２１－ｎ、カウンタ１２２－１～カウンタ１２２－ｎ、及び、ラッチ１２３－１～ラッチ１２３－ｎを個々に区別する必要がない場合、単に、ＡＤＣ１０５、比較器１２１、カウンタ１２２、及び、ラッチ１２３と称する。

比較器１２１、カウンタ１２２、及び、ラッチ１２３は、それぞれ画素部１０１の垂直信号線１１０毎に１つずつ設けられ、ＡＤＣ１０５を構成している。すなわち、ＡＤＣ群１２には、画素部１０１の垂直信号線１１０毎にＡＤＣ１０５が設けられている。

比較器１２１は、各画素から出力される画素信号ＶＳＬと参照信号ＲＡＭＰとを容量を介して加算した信号の電圧と、所定の基準電圧とを比較し、比較結果を示す出力信号をカウンタ１２２に供給する。

カウンタ１２２は、比較器１２１の出力信号に基づいて、画素信号ＶＳＬと参照信号ＲＡＭＰとを容量を介して加算した信号が所定の基準電圧を上回るまでの時間をカウントすることにより、アナログの画素信号をカウント値により表されるデジタルの画素信号に変換する。カウンタ１２２は、カウント値をラッチ１２３に供給する。

ラッチ１２３は、カウンタ１２２から供給されるカウント値を保持する。また、ラッチ１２３は、信号レベルの画素信号に対応するＤ相のカウント値と、リセットレベルの画素信号に対応するＰ相のカウント値との差分をとることにより、相関二重サンプリング（Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ：ＣＤＳ）を行う。

ＡＤＣ１０５－１～１０５－ｎは、画素部１０１に設けられた単位画素Ｐの一行に並ぶｎ個の単位画素Ｐｉ１～Ｐｉｎ（ｉ＝１，２，３，～，ｍ）に対応させて配置されている。以下、１個のＡＤＣ１０５を配置するために割り当てられた半導体チップ上の領域を「カラム領域」と称する。カラム領域の幅（単位画素Ｐの行方向の長さ）は、１行あたり（水平方向）の単位画素Ｐの個数（ｎ個）等により制限される。撮像素子１に対する小型化の要請から、カラム領域の幅は制限される。このため、隣り合うＡＤＣ１０５は、近接して配置される。これにより、隣り合うＡＤＣ１０５同士が互いに干渉し、クロストークが発生する。このクロストークによって表示装置などに表示される画像や動画にノイズが生じる場合がある。そこで、本実施形態による撮像素子１は、クロストークを低減するために、比較器１２１に設けられた複数のキャパシタの配置順が隣り合う偶数カラム領域（第一領域の一例）ＥＣＡ及び奇数カラム領域（第二領域の一例）ＯＣＡで異なっている。当該複数のキャパシタの配置順については後述する。

水平転送走査回路１０６は、シフトレジスタやアドレスデコーダなどによって構成され、ＡＤＣ群１２の画素列に対応した回路部分を順番に選択走査する。水平転送走査回路１０６による選択走査により、ラッチ１２３に保持されているデジタルの画素信号が、水平転送線１１１を介して、順番にアンプ回路１０７に転送される。

アンプ回路１０７は、ラッチ１２３から供給されるデジタルの画素信号を増幅し、信号処理回路１０８に供給する。

信号処理回路１０８は、アンプ回路１０７から供給されるデジタルの画素信号に対して、所定の信号処理を行い、２次元の画像データを生成する。例えば、信号処理回路１０８は、縦線欠陥、点欠陥の補正、又は、信号のクランプを行ったり、パラレル－シリアル変換、圧縮、符号化、加算、平均、及び、間欠動作などデジタル信号処理を行ったりする。信号処理回路１０８は、生成した画像データを後段の装置に出力する。

＜画素の構成例＞
図３は、画素部１０１に設けられる単位画素Ｐ１１～Ｐｍｎの構成例を示す回路図である。単位画素Ｐ１１～Ｐｍｎは、互いに同一の構成を有している。

単位画素Ｐは、光電変換素子としてたとえばフォトダイオード１５１を備えている。単位画素Ｐは、フォトダイオード１５１に対して、転送トランジスタ１５２、増幅トランジスタ１５４、選択トランジスタ１５５及びリセットトランジスタ１５６の４つのトランジスタを能動素子として備える。

フォトダイオード１５１は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。

転送トランジスタ１５２は、フォトダイオード１５１とＦＤ（フローティングディフュージョン）１５３との間に接続されている。転送トランジスタ１５２は、垂直走査回路１０３から供給される駆動信号ＴＸによりオン状態になったとき、フォトダイオード１５１に蓄積されている電荷をＦＤ１５３に転送する。

ＦＤ１５３には、増幅トランジスタ１５４のゲートが接続されている。増幅トランジスタ１５４は、選択トランジスタ１５５を介して垂直信号線１１０に接続され、画素部１０１の外の定電流源１５７とソースフォロアを構成している。垂直走査回路１０３から供給される駆動信号ＳＥＬにより選択トランジスタ１５５がオンすると、増幅トランジスタ１５４は、ＦＤ１５３の電位を増幅し、その電位に応じた電圧を示す画素信号を垂直信号線１１０に出力する。そして、各単位画素Ｐから出力された画素信号は、垂直信号線１１０を介して、ＡＤＣ群１２の各比較器１２１に供給される。

リセットトランジスタ１５６は、電源ＶＤＤとＦＤ１５３との間に接続されている。リセットトランジスタ１５６が垂直走査回路１０３から供給される駆動信号ＲＳＴによりオンしたとき、ＦＤ１５３の電位が電源ＶＤＤの電位にリセットされる。

ＦＤ１５３は、転送トランジスタ１５２、増幅トランジスタ１５４及びリセットトランジスタ１５６の接続点に形成されている。転送トランジスタ１５２、増幅トランジスタ１５４、リセットトランジスタ１５６及び選択トランジスタ１５５は、たとえばＮ型の金属－酸化物－半導体電界効果トランジスタ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ－Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＭＯＳＦＥＴ）で構成されている。

＜比較器の構成例＞
偶数カラム領域ＥＣＡ及び奇数カラム領域ＯＣＡに形成された比較器１２１は、キャパシタの配置が異なっているものの、回路構成は同一である。このため、偶数カラム領域ＥＣＡ及び奇数カラム領域ＯＣＡを区別することなく、図４を用いて比較器１２１の回路構成を説明する。

図４に示すように、比較器１２１は、差動アンプ２０１を備えている。差動アンプ２０１は、Ｐ型のＭＯＳ（ＰＭＯＳ）トランジスタＰＴ１１、ＰＭＯＳトランジスタＰＴ１２、及び、Ｎ型のＭＯＳ（ＮＭＯＳ）トランジスタＮＴ１１，ＮＴ１２，ＮＴ１３を備えている。詳細は後述するが、ＮＭＯＳトランジスタＮＴ１１及びＮＭＯＳトランジスタＮＴ１２はそれぞれ、並列に接続された２つの分割トランジスタで構成されている。

ＰＭＯＳトランジスタＰＴ１１のソース及びＰＭＯＳトランジスタＰＴ１２のソースは、電源ＶＤＤ１に接続されている。ＰＭＯＳトランジスタＰＴ１１のドレインは、ＰＭＯＳトランジスタＰＴ１１のゲート、及び、ＮＭＯＳトランジスタＮＴ１１のドレインに接続されている。ＰＭＯＳトランジスタＰＴ１２のドレインは、ＮＭＯＳトランジスタＮＴ１２のドレイン、及び、出力信号ＯＵＴ１の出力端子Ｔ１５に接続されている。ＮＭＯＳトランジスタＮＴ１１のソースは、ＮＭＯＳトランジスタＮＴ１２のソース、及び、ＮＭＯＳトランジスタＮＴ１３のドレインに接続されている。ＮＭＯＳトランジスタＮＴ１３のソースはグラウンドＧＮＤ１に接続されている。

そして、ＰＭＯＳトランジスタＰＴ１１及びＰＭＯＳトランジスタＰＴ１２によりカレントミラー回路が構成されている。また、ＮＭＯＳトランジスタＮＴ１１、ＮＭＯＳトランジスタＮＴ１２及びＮＭＯＳトランジスタＮＴ１３により、差動の比較部が構成されている。すなわち、ＮＭＯＳトランジスタＮＴ１３が、入力端子Ｔ１４を介して外部から入力されるバイアス電圧ＶＧにより電流源として動作し、ＮＭＯＳトランジスタＮＴ１１及びＮＭＯＳトランジスタＮＴ１２が差動トランジスタとして動作する。

撮像素子１に設けられた比較器１２１は、キャパシタＣ１１、キャパシタＣ１２、キャパシタＣ１３及びキャパシタＣ１４を備えている。

偶数カラム領域ＥＣＡに形成された比較器１２１のキャパシタＣ１１は、光電変換素子を有する第一画素に接続された第一信号線に接続されて第一領域に配置された第一容量の一例に相当する。この場合、図２に示す単位画素Ｐ１ｉ（ｉは自然数かつｎ以下の偶数）が第一画素の一例に相当する。また、図２に示す垂直信号線１０９－ｉ（ｉは自然数かつｎ以下の偶数）が第一信号線の一例に相当する。また、図２に示す偶数カラム領域ＥＣＡが第一領域に相当する。さらに、図３に示すフォトダイオード１５１が光電変換素子の一例に相当する。

偶数カラム領域ＥＣＡに形成された比較器１２１のキャパシタＣ１２は、偶数カラム領域ＥＣＡに配置されて参照信号ＲＡＭＰを生成するＤＡＣ（参照信号生成部の一例）１０４（図２参照）に接続された第二容量に相当する。偶数カラム領域ＥＣＡに形成された比較器１２１のキャパシタＣ１３は、偶数カラム領域ＥＣＡに配置されてキャパシタＣ１１及びキャパシタＣ１２に接続可能に設けられた第三容量の一例に相当する。偶数カラム領域ＥＣＡに形成された比較器１２１のキャパシタＣ１４は、偶数カラム領域ＥＣＡに配置されてグラウンド（基準電位の供給部の一例）ＧＮＤ１に接続された第四容量の一例に相当する。

奇数カラム領域ＯＣＡに形成された比較器１２１のキャパシタＣ１１は、光電変換素子を有する第二画素に接続された第二信号線に接続されて第二領域に配置された第五容量の一例に相当する。この場合、図２に示す単位画素Ｐ１ｉ（ｉは自然数かつｎ以下の奇数）が第二画素の一例に相当する。また、図２に示す垂直信号線１０９－ｉ（ｉは自然数かつｎ以下の奇数）が第二信号線の一例に相当する。また、図２に示す奇数カラム領域ＯＣＡが第二領域に相当する。さらに、図３に示すフォトダイオード１５１が光電変換素子の一例に相当する。

奇数カラム領域ＯＣＡに形成された比較器１２１のキャパシタＣ１２は、奇数カラム領域ＯＣＡに配置されて参照信号ＲＡＭＰを生成するＤＡＣ（参照信号生成部の一例）１０４（図２参照）に接続された第六容量に相当する。奇数カラム領域ＯＣＡに形成された比較器１２１のキャパシタＣ１３は、奇数カラム領域ＯＣＡに配置されてキャパシタＣ１１及びキャパシタＣ１２に接続可能に設けられた第七容量の一例に相当する。奇数カラム領域に形成された比較器１２１のキャパシタＣ１４は、奇数カラム領域ＯＣＡに配置されてグラウンドＧＮＤ１に接続された第八容量の一例に相当する。

キャパシタＣ１１は、画素信号ＶＳＬの入力端子Ｔ１１とＮＭＯＳトランジスタＮＴ１１のゲートとの間に接続されている。キャパシタＣ１１は、画素信号ＶＳＬに対する入力容量となる。

キャパシタＣ１２は、参照信号ＲＡＭＰの入力端子Ｔ１２とＮＭＯＳトランジスタＮＴ１１のゲートとの間に接続されており、参照信号ＲＡＭＰに対する入力容量となる。

キャパシタＣ１３は、スイッチＳＷ１３及びスイッチＳＷ１４のオン／オフ状態に応じてキャパシタＣ１１及びキャパシタＣ１２の容量値を変更させる可変キャパシタとして機能する。キャパシタＣ１３は、キャパシタＣ１１及びスイッチＳＷ１３を介して入力端子Ｔ１１とＮＭＯＳトランジスタＮＴ１１のゲートとの間に接続されている。また、キャパシタＣ１３は、キャパシタＣ１２及びスイッチＳＷ１４を介して入力端子Ｔ１２とＮＭＯＳトランジスタＮＴ１１のゲートとの間に接続されている。

より具体的に、キャパシタＣ１１は、分割された複数（本実施形態では４つ）の分割容量である分割キャパシタＣ１１ａ，Ｃ１１ｂ，Ｃ１１ｃ，Ｃ１１ｄを有している。分割キャパシタＣ１１ａ，Ｃ１１ｂ，Ｃ１１ｃ，Ｃ１１ｄはそれぞれ、入力端子Ｔ１１を介して垂直信号線１１０（図２参照）に接続された一方の電極と、差動アンプ２０１のＮＭＯＳトランジスタＮＴ１１のゲートに接続された他方の電極とを有している。キャパシタＣ１２は、入力端子Ｔ１２を介してＤＡＣ１０４（図２参照）に接続された一方の電極と、差動アンプ２０１のＮＭＯＳトランジスタＮＴ１１のゲートに接続された他方の電極とを有している。

キャパシタＣ１３は、分割された複数（本実施形態では５つ）の分割容量である分割キャパシタＣ１３ａ，Ｃ１３ｂ，Ｃ１３ｃ，Ｃ１３ｄ，Ｃ１３ｅを有している。比較器１２１は、隣り合う２つの分割キャパシタＣ１３ａ，Ｃ１３ｂ，Ｃ１３ｃ，Ｃ１３ｄ，Ｃ１３ｅの接続及び切断を切り替えるスイッチ群ＳＷ１５を備えている。より具体的には、スイッチ群ＳＷ１５は、隣り合う２つの分割キャパシタＣ１３ａ及び分割キャパシタＣ１３ｂの接続及び切断を切り替えるスイッチＳＷ１５ａを有している。スイッチ群ＳＷ１５は、隣り合う２つの分割キャパシタＣ１３ｂ及び分割キャパシタＣ１３ｃの接続及び切断を切り替えるスイッチＳＷ１５ｂを有している。スイッチ群ＳＷ１５は、隣り合う２つの分割キャパシタＣ１３ｃ及び分割キャパシタＣ１３ｄの接続及び切断を切り替えるスイッチＳＷ１５ｃを有している。スイッチ群ＳＷ１５は、隣り合う２つの分割キャパシタＣ１３ｄ及び分割キャパシタＣ１３ｅの接続及び切断を切り替えるスイッチＳＷ１５ｄを有している。

分割キャパシタＣ１３ａ～Ｃ１３ｅはそれぞれ、スイッチＳＷ１５ａ～ＳＷ１５ｄに接続された一方の電極と、差動アンプ２０１のＮＭＯＳトランジスタＮＴ１１のゲートに接続された他方の電極とを有している。より具体的には、分割キャパシタＣ１３ａは、スイッチＳＷ１５ａの一端子に接続された一方の電極と、ＮＭＯＳトランジスタＮＴ１１のゲートに接続された他方の電極とを有している。分割キャパシタＣ１３ａの一方の電極は、スイッチＳＷ１３の他端子にも接続されている。スイッチＳＷ１３の一端子は、キャパシタＣ１１の分割キャパシタＣ１１ｄの一方の電極に接続されている。

分割キャパシタＣ１３ｂは、スイッチＳＷ１５ａの他端子及びスイッチＳＷ１５ｂの一端子に接続された一方の電極と、ＮＭＯＳトランジスタＮＴ１１のゲートに接続された他方の電極とを有している。分割キャパシタＣ１３ｃは、スイッチＳＷ１５ｂの他端子及びスイッチＳＷ１５ｃの一端子に接続された一方の電極と、ＮＭＯＳトランジスタＮＴ１１のゲートに接続された他方の電極とを有している。分割キャパシタＣ１３ｄは、スイッチＳＷ１５ｃの他端子及びスイッチＳＷ１５ｄの一端子に接続された一方の電極と、ＮＭＯＳトランジスタＮＴ１１のゲートに接続された他方の電極とを有している。

分割キャパシタＣ１３ｅは、スイッチＳＷ１５ｄの他端子に接続された一方の電極と、ＮＭＯＳトランジスタＮＴ１１のゲートに接続された他方の電極とを有している。分割キャパシタＣ１３ｅの一方の電極は、スイッチＳＷ１２の一端子にも接続されている。スイッチＳＷ１２の他端子は、キャパシタＣ１２の一方の電極に接続されている。

したがって、スイッチＳＷ１３、スイッチＳＷ１５ａ～ＳＷ１５ｄ及びスイッチＳＷ１４は、分割キャパシタＣ１１ｄの一方の電極及びキャパシタＣ１２の一方の電極の間で従属接続されている。

スイッチＳＷ１３、スイッチＳＷ１４及びスイッチＳＷ１５ａ～ＳＷ１５ｄのオン／オフ状態が制御されることにより、画素信号ＶＳＬに対する入力容量及び参照信号ＲＡＭＰに対する入力容量の比が制御される。スイッチＳＷ１３、スイッチＳＷ１４及びスイッチＳＷ１５ａ～ＳＷ１５ｄは、少なくとも１つがオフ状態となるように制御される。

以下、分割キャパシタＣ１１ａ～Ｃ１１ｄ、キャパシタＣ１２及び分割キャパシタＣ１３ａ～Ｃ１３ｅのそれぞれの参照符号をそれぞれの容量値を表す符号としても用いることにする。分割キャパシタＣ１１ａ～Ｃ１１ｄ、キャパシタＣ１２及び分割キャパシタＣ１３ａ～Ｃ１３ｅは、並列に接続されている。このため、画素信号ＶＳＬに対する入力減衰ゲインＡｉｎｖは、以下の式（１）で表すことができ、参照信号ＲＡＭＰに対する入力減衰ゲインＡｉｎｒは、以下の式（２）で表すことができる。

Ａｉｎｖ＝（Ｃ１１ａ＋Ｃ１１ｂ＋Ｃ１１ｃ＋Ｃ１１ｄ＋Ｃα）／ΣＣ ・・・（１）
Ａｉｎｒ＝（Ｃ１２＋Ｃβ）／ΣＣ ・・・（２）

式（１）及び式（２）において、「ΣＣ」は、分割キャパシタＣ１１ａ～Ｃ１１ｄ、キャパシタＣ１２及び分割キャパシタＣ１３ａ～Ｃ１３ｅの容量値の総和を表している。また、式（１）中の「Ｃα」は、スイッチＳＷ１３、スイッチＳＷ１４及びスイッチＳＷ１５ａ～ＳＷ１５ｄのオン／オフ状態に応じて画素信号ＶＳＬ側に付加されるキャパシタの容量値を表している。また、式（２）中の「Ｃβ」は、スイッチＳＷ１３、スイッチＳＷ１４及びスイッチＳＷ１５ａ～ＳＷ１５ｄのオン／オフ状態に応じて参照信号ＲＡＭＰ側に付加されるキャパシタの容量値を表している。式（１）中の「Ｃα」及び式（２）中の「Ｃβ」は、スイッチＳＷ１３、スイッチＳＷ１４及びスイッチＳＷ１５ａ～ＳＷ１５ｄのオン／オフ状態に応じて、以下のようになる。

（Ａ）スイッチＳＷ１３がオフ状態、スイッチＳＷ１３以外がオン状態の場合：
Ｃα＝０
Ｃβ＝Ｃ１３ａ＋Ｃ１３ｂ＋Ｃ１３ｃ＋Ｃ１３ｄ＋Ｃ１３ｅ
（Ｂ）スイッチＳＷ１５ａがオフ状態、スイッチＳＷ１５ａ以外がオン状態の場合：
Ｃα＝Ｃ１３ａ
Ｃβ＝Ｃ１３ｂ＋Ｃ１３ｃ＋Ｃ１３ｄ＋Ｃ１３ｅ
（Ｃ）スイッチＳＷ１５ｂがオフ状態、スイッチＳＷ１５ｂ以外がオン状態の場合：
Ｃα＝Ｃ１３ａ＋Ｃ１３ｂ
Ｃβ＝Ｃ１３ｃ＋Ｃ１３ｄ＋Ｃ１３ｅ
（Ｄ）スイッチＳＷ１５ｃがオフ状態、スイッチＳＷ１５ｃ以外がオン状態の場合：
Ｃα＝Ｃ１３ａ＋Ｃ１３ｂ＋Ｃ１３ｃ
Ｃβ＝Ｃ１３ｄ＋Ｃ１３ｅ
（Ｅ）スイッチＳＷ１５ｄがオフ状態、スイッチＳＷ１５ｄ以外がオン状態の場合：
Ｃα＝Ｃ１３ａ＋Ｃ１３ｂ＋Ｃ１３ｃ＋Ｃ１３ｄ
Ｃβ＝Ｃ１３ｅ
（Ｆ）スイッチＳＷ１５ｅがオフ状態、スイッチＳＷ１５ｅ以外がオン状態の場合：
Ｃα＝Ｃ１３ａ＋Ｃ１３ｂ＋Ｃ１３ｃ＋Ｃ１３ｄ＋Ｃ１３ｅ
Ｃβ＝０

このように、スイッチＳＷ１３、スイッチＳＷ１４及びスイッチＳＷ１５ａ～ＳＷ１５ｄのオン／オフ状態を切り替えることによって、画素信号ＶＳＬに対する入力容量及び参照信号ＲＡＭＰに対する入力容量を段階的に変更することができる。

画素信号ＶＳＬの電圧の振幅ΔＶＳＬは、ＮＭＯＳトランジスタＮＴ１１のゲートにおいて、ΔＶＳＬ×Ａｉｎｖとなる。したがって、式（１）中の「Ｃα」の値が小さくなるほど、差動アンプ２０１に入力される画素信号ＶＳＬの振幅は減衰する。その結果、入力換算ノイズが増大する。これに対して、参照信号ＲＡＭＰの入力容量に対する画素信号ＶＳＬの入力容量の比率を高める、すなわち式（１）中の「Ｃα」を大きくかつ式（２）中の「Ｃβ」を小さくすることにより、差動アンプ２０１に入力される画素信号ＶＳＬの減衰を抑制し、入力換算ノイズを抑制することができる。

ただし、参照信号ＲＡＭＰの入力容量に対する画素信号ＶＳＬの入力容量の比率を高くすると、差動アンプ２０１に入力される参照信号ＲＡＭＰの減衰量は、逆に増大する。

図５は、参照信号ＲＡＭＰの入力容量に対する画素信号ＶＳＬの入力容量の比率を高くした場合と低くした場合に、差動アンプ２０１に入力される参照信号ＲＡＭＰを比較した図である。図５の点線で示される波形は、当該比率を高くした場合の差動アンプ２０１に入力される参照信号ＲＡＭＰの波形を示し、実線で示される波形は、当該比率を低くした場合の差動アンプ２０１に入力される参照信号ＲＡＭＰの波形を示している。

図５に示すように、参照信号ＲＡＭＰの入力容量に対する画素信号ＶＳＬの入力容量の比率を高くすると、差動アンプ２０１に入力される参照信号ＲＡＭＰの振幅が小さくなる。その結果、ＡＤＣ１０５のダイナミックレンジが低下する。

これに対して、例えば、ＤＡＣ１０４から出力する参照信号ＲＡＭＰの振幅を大きくすることにより、差動アンプ２０１に入力される参照信号ＲＡＭＰの振幅を大きくし、ＡＤＣ１０５のダイナミックレンジの低下を抑制することが考えられる。

ただし、参照信号ＲＡＭＰの振幅の最大値は、ＤＡＣ１０４の仕様等により制限される。例えば、高ゲインモードでは、参照信号ＲＡＭＰの振幅が小さく設定されているため、参照信号ＲＡＭＰの振幅を大きくすることが可能である。一方、低ゲインモードでは、参照信号ＲＡＭＰの振幅が予め大きく設定されているため、参照信号ＲＡＭＰの振幅をさらに大きくすることが困難な場合がある。

したがって、例えば、高ゲインモードでは、参照信号ＲＡＭＰの入力容量に対する画素信号ＶＳＬの入力容量の比率を可能な範囲で高くするとともに、参照信号ＲＡＭＰの振幅を大きくする。これにより、ノイズの影響を受けやすい高ゲインモードにおいて、差動アンプ２０１に入力される画素信号ＶＳＬの減衰を抑制し、ノイズの影響を抑制することができる。

一方、例えば、低ゲインモードでは、参照信号ＲＡＭＰに対する入力容量と画素信号ＶＳＬに対する入力容量を近い値に設定するとよい。

図４に戻って、キャパシタＣ１４は、分割された複数（本実施形態では１０個）の分割容量である分割キャパシタＣ１４ａ，Ｃ１４ｂ，Ｃ１４ｃ，Ｃ１４ｄ，Ｃ１４ｅ，Ｃ１４ｆ，Ｃ１４ｇ，Ｃ１４ｈ，Ｃ１４ｉ，Ｃ１４ｊを有している。分割キャパシタＣ１４ａ，Ｃ１４ｂ，Ｃ１４ｃ，Ｃ１４ｄ，Ｃ１４ｅ，Ｃ１４ｆ，Ｃ１４ｇ，Ｃ１４ｈ，Ｃ１４ｉ，Ｃ１４ｊのそれぞれは、グラウンドＧＮＤ１に接続された一方の電極と、差動アンプ２０１のＮＭＯＳトランジスタＮＴ１２のゲートに接続された他方の電極とを有している。分割キャパシタＣ１４ａ，Ｃ１４ｂ，Ｃ１４ｃ，Ｃ１４ｄ，Ｃ１４ｅ，Ｃ１４ｆ，Ｃ１４ｇ，Ｃ１４ｈ，Ｃ１４ｉ，Ｃ１４ｊは、グラウンドＧＮＤ１とＮＭＯＳトランジスタＮＴ１２のゲートとの間で並列接続されている。

偶数カラム領域ＥＣＡに形成された比較器１２１の場合、分割キャパシタＣ１１ａ～Ｃ１１ｄは、第一分割容量の一例に相当する。偶数カラム領域ＥＣＡに形成された比較器１２１の場合、分割キャパシタＣ１３ａ～Ｃ１３ｄは、第三分割容量の一例に相当する。偶数カラム領域ＥＣＡに形成された比較器１２１の場合、スイッチＳＷ１３は第一切替素子の一例に相当し、スイッチＳＷ１４は第二切替素子の一例に相当する。偶数カラム領域ＥＣＡに形成された比較器１２１の場合、スイッチＳＷ１５ａ～ＳＷ１５ｄは、第三切替素子に相当する。

奇数カラム領域ＯＣＡに形成された比較器１２１の場合、分割キャパシタＣ１１ａ～Ｃ１１ｄは、第五分割容量の一例に相当する。奇数カラム領域ＯＣＡに形成された比較器１２１の場合、分割キャパシタＣ１３ａ～Ｃ１３ｄは、第七分割容量の一例に相当する。奇数カラム領域ＯＣＡに形成された比較器１２１の場合、スイッチＳＷ１３は第五切替素子の一例に相当し、スイッチＳＷ１４は第六切替素子の一例に相当する。奇数カラム領域ＯＣＡに形成された比較器１２１の場合、スイッチＳＷ１５ａ～ＳＷ１５ｄは、第七切替素子に相当する。

差動アンプ２０１は、キャパシタＣ１１、キャパシタＣ１２及びキャパシタＣ１３が接続されたＮＭＯＳトランジスタＮＴ１１と、キャパシタＣ１４が接続されたＮＭＯＳトランジスタＮＴ１２とを有している。このため、偶数カラム領域ＥＣＡに形成された比較器１２１の差動アンプ２０１は第一差動アンプの一例に相当する。偶数カラム領域ＥＣＡに形成された比較器１２１の場合、ＮＭＯＳトランジスタＮＴ１１は第一差動アンプに設けられた一方の入力部の一例に相当し、ＮＭＯＳトランジスタＮＴ１２は第一差動アンプに設けられた他方の入力部の一例に相当する。一方、奇数カラム領域ＯＣＡに形成された比較器１２１の差動アンプ２０１は第二差動アンプの一例に相当する。奇数カラム領域ＯＣＡに形成された比較器１２１の場合、ＮＭＯＳトランジスタＮＴ１１は第二差動アンプに設けられた一方の入力部の一例に相当し、ＮＭＯＳトランジスタＮＴ１２は第二差動アンプに設けられた他方の入力部の一例に相当する。

スイッチＳＷ１１は、ＮＭＯＳトランジスタＮＴ１１のドレイン－ゲート間に接続されている。スイッチＳＷ１１は、タイミング制御回路１０２から入力端子Ｔ１３を介して入力される駆動信号ＡＺＳＷ１により、オン状態からオフ状態又はオフ状態からオン状態に切り替えられる。

スイッチＳＷ１２は、ＮＭＯＳトランジスタＮＴ１２のドレイン－ゲート間に接続されている。スイッチＳＷ１２は、タイミング制御回路１０２から入力端子Ｔ１３を介して入力される駆動信号ＡＺＳＷ１により、オン状態からオフ状態又はオフ状態からオン状態に切り替えられる。

なお、以下、キャパシタＣ１１、キャパシタＣ１２、キャパシタＣ１３、及び、スイッチＳＷ１１の接続点をノードＨｉＺとする。また、以下、ＮＭＯＳトランジスタＮＴ１２のゲート、キャパシタＣ１３、及び、スイッチＳＷ１２の接続点をノードＶＳＨとする。

図６に示すように、ＮＭＯＳトランジスタＮＴ１１は、並列に接続された２つの分割トランジスタＮＴ１１ａ及び分割トランジスタＮＴ１１ｂで構成されている。分割トランジスタＮＴ１１ａ及び分割トランジスタＮＴ１１ｂはそれぞれ、ＮＭＯＳＦＥＴで構成されている。分割トランジスタＮＴ１１ａのソースと分割トランジスタＮＴ１１ｂのソースとは接続されている。分割トランジスタＮＴ１１ａのドレインと分割トランジスタＮＴ１１ｂのドレインとは接続されている。分割トランジスタＮＴ１１ａのゲートと分割トランジスタＮＴ１１ｂのドレインとは接続されている。分割トランジスタＮＴ１１ａ，ＮＴ１１ｂのそれぞれのソースは、ＮＭＯＳトランジスタＮＴ１３のドレインに接続されている。分割トランジスタＮＴ１１ａ，ＮＴ１１ｂのそれぞれのドレインは、ＰＭＯＳトランジスタＰＴ１１（図４参照）のドレイン及びゲート、ＰＭＯＳトランジスタＰＴ１２（図４参照）のゲート並びにスイッチＳＷ１１（図４参照）に接続されている。

ＮＭＯＳトランジスタＮＴ１２は、並列に接続された２つの分割トランジスタＮＴ１２ａ及び分割トランジスタＮＴ１２ｂで構成されている。分割トランジスタＮＴ１２ａ及び分割トランジスタＮＴ１２ｂはそれぞれ、ＮＭＯＳＦＥＴで構成されている。分割トランジスタＮＴ１２ａのソースと分割トランジスタＮＴ１２ｂのソースとは接続されている。分割トランジスタＮＴ１２ａのドレインと分割トランジスタＮＴ１２ｂのドレインとは接続されている。分割トランジスタＮＴ１２ａのゲートと分割トランジスタＮＴ１２ｂのドレインとは接続されている。分割トランジスタＮＴ１２ａ，ＮＴ１２ｂのそれぞれのソースは、ＮＭＯＳトランジスタＮＴ１３のドレインに接続されている。分割トランジスタＮＴ１２ａ，ＮＴ１２ｂのそれぞれのドレインは、ＰＭＯＳトランジスタＰＴ１２のドレイン、スイッチＳＷ１２及び出力端子ＯＵＴ（図４参照）に接続されている。

次に、奇数カラム領域ＯＣＡ及び偶数カラム領域ＥＣＡにそれぞれ形成された比較器１２１の各キャパシタ、ＮＭＯＳトランジスタＮＴ１１及びＮＭＯＳトランジスタＮＴ１２の配置関係の一例について図７を用いて説明する。

図７に示すように、偶数カラム領域ＥＣＡにおいて、キャパシタＣ１２及びキャパシタＣ１３は、スイッチＳＷ１４を挟んで対向して配置されている。キャパシタＣ１３の分割容量である分割キャパシタＣ１３ａ～Ｃ１３ｅは、偶数カラム領域ＥＣＡの所定の範囲内に集約されている。より具体的に、キャパシタＣ１２及び分割キャパシタＣ１３ｅは、スイッチＳＷ１４を挟んで対向して配置されている。分割キャパシタＣ１３ｅ、分割キャパシタＣ１３ｄ、分割キャパシタＣ１３ｃ、分割キャパシタＣ１３ｂ及び分割キャパシタＣ１３ａは、キャパシタＣ１２が配置されている側からこの順に並んで配置されている。分割キャパシタＣ１３ｅ及び分割キャパシタＣ１３ｄの間には、スイッチＳＷ１３ｄが配置されている。分割キャパシタＣ１３ｄ及び分割キャパシタＣ１３ｃの間には、スイッチＳＷ１３ｃが配置されている。分割キャパシタＣ１３ｃ及び分割キャパシタＣ１３ｂの間には、スイッチＳＷ１３ｂが配置されている。分割キャパシタＣ１３ｂ及び分割キャパシタＣ１３ａの間には、スイッチＳＷ１３ａが配置されている。

偶数カラム領域ＥＣＡにおいて、分割キャパシタＣ１３ｂが配置されていない側の分割キャパシタＣ１３ａの隣には、スイッチＳＷ１３を挟んでキャパシタＣ１４の分割容量である分割キャパシタＣ１４ｊが配置されている。このように、分割キャパシタＣ１３ａ～Ｃ１３ｅ、スイッチＳＷ１５ａ～ＳＷ１５ｄ、スイッチＳＷ１４及びスイッチＳＷ１３を所定の範囲内に集約して配置することにより、配線の煩雑さや各素子間に生じる寄生容量の抑制が図られている。

偶数カラム領域ＥＣＡにおいて、分割キャパシタＣ１３ａが配置されていない側の分割キャパシタＣ１４ｊの隣には、キャパシタＣ１１が配置されている。より具体的に、キャパシタＣ１１の分割容量である分割キャパシタＣ１１ｄ、分割キャパシタＣ１１ｃ、分割キャパシタＣ１１ｂ及び分割キャパシタＣ１１ａは、分割キャパシタＣ１４ｊが配置されている側からこの順に並んで配置されている。

偶数カラム領域ＥＣＡにおいて、分割キャパシタＣ１１ｂが配置されていない側の分割キャパシタＣ１１ａの隣には、キャパシタＣ１４の分割容量であるキャパシタＣ１４の残部が配置されている。より具体的に、キャパシタＣ１４の残りの分割キャパシタＣ１４ｉ、分割キャパシタＣ１４ｈ、分割キャパシタＣ１４ｇ、分割キャパシタＣ１４ｆ、分割キャパシタＣ１４ｅ、分割キャパシタＣ１４ｄ、分割キャパシタＣ１４ｃ、分割キャパシタＣ１４ｂ及び分割キャパシタＣ１４ａは、分割キャパシタＣ１１ａが配置されている側からこの順に並んで配置されている。

偶数カラム領域ＥＣＡにおいて、分割キャパシタＣ１４ｂが配置されていない側の分割キャパシタＣ１４ａの隣には、ＮＭＯＳトランジスタＮＴ１１及びＮＭＯＳトランジスタＮＴ１２が配置されている。より具体的に、分割トランジスタＮＴ１１ｂ、分割トランジスタＮＴ１２ｂ、分割トランジスタＮＴ１２ａ及び分割トランジスタＮＴ１１ａは、分割キャパシタＣ１４ａが配置されている側からこの順に並んで配置されている。

このように、偶数カラム領域ＥＣＡにおいて、キャパシタＣ１１～Ｃ１４、スイッチＳＷ１３、スイッチ群ＳＷ１５、ＮＭＯＳトランジスタＮＴ１１及びＮＭＯＳトランジスタＮＴ１２は、たとえば一直線上に配置されている。

図７に示すように、奇数カラム領域ＯＣＡにおいて、キャパシタＣ１２及びキャパシタＣ１３は、スイッチＳＷ１４を挟んで対向して配置されている。キャパシタＣ１３の分割容量である分割キャパシタＣ１３ａ～Ｃ１３ｅは、奇数カラム領域ＯＣＡの所定の範囲内に集約されている。より具体的に、キャパシタＣ１２及び分割キャパシタＣ１３ｅは、スイッチＳＷ１４を挟んで対向して配置されている。分割キャパシタＣ１３ｅ、分割キャパシタＣ１３ｄ、分割キャパシタＣ１３ｃ、分割キャパシタＣ１３ｂ及び分割キャパシタＣ１３ａは、キャパシタＣ１２が配置されている側からこの順に並んで配置されている。分割キャパシタＣ１３ｅ及び分割キャパシタＣ１３ｄの間には、スイッチＳＷ１３ｄが配置されている。分割キャパシタＣ１３ｄ及び分割キャパシタＣ１３ｃの間には、スイッチＳＷ１３ｃが配置されている。分割キャパシタＣ１３ｃ及び分割キャパシタＣ１３ｂの間には、スイッチＳＷ１３ｂが配置されている。分割キャパシタＣ１３ｂ及び分割キャパシタＣ１３ａの間には、スイッチＳＷ１３ａが配置されている。

奇数カラム領域ＯＣＡにおいて、分割キャパシタＣ１３ｂが配置されていない側の分割キャパシタＣ１３ａの隣には、スイッチＳＷ１３を挟んでキャパシタＣ１４の分割容量の一部が配置されている。このように、分割キャパシタＣ１３ａ～Ｃ１３ｅ、スイッチＳＷ１５ａ～ＳＷ１５ｄ、スイッチＳＷ１４及びスイッチＳＷ１３を所定の範囲内に集約して配置することにより、配線の煩雑さや各素子間に生じる寄生容量の抑制が図られている。

より具体的に、奇数カラム領域ＯＣＡにおいて、キャパシタＣ１４の分割容量である分割キャパシタＣ１４ｊ、分割キャパシタＣ１４ｉ、分割キャパシタＣ１４ｈ及び分割キャパシタＣ１４ｇは、分割キャパシタＣ１３ａが配置されている側からこの順に並んで配置されている。

奇数カラム領域ＯＣＡにおいて、分割キャパシタＣ１４ｈが配置されていない側の分割キャパシタＣ１４ｇの隣には、キャパシタＣ１１が配置されている。より具体的に、キャパシタＣ１１の分割容量である分割キャパシタＣ１１ｄ、分割キャパシタＣ１１ｃ、分割キャパシタＣ１１ｂ及び分割キャパシタＣ１１ａは、分割キャパシタＣ１４ｇが配置されている側からこの順に並んで配置されている。

奇数カラム領域ＯＣＡにおいて、分割キャパシタＣ１１ｂが配置されていない側の分割キャパシタＣ１１ａの隣には、キャパシタＣ１４の残りの分割容量が配置されている。より具体的に、キャパシタＣ１４の残部である分割キャパシタＣ１４ｆ、分割キャパシタＣ１４ｅ、分割キャパシタＣ１４ｄ、分割キャパシタＣ１４ｃ、分割キャパシタＣ１４ｂ及び分割キャパシタＣ１４ａは、分割キャパシタＣ１１ａが配置されている側からこの順に並んで配置されている。

奇数カラム領域ＯＣＡにおいて、分割キャパシタＣ１４ｂが配置されていない側の分割キャパシタＣ１４ａの隣には、ＮＭＯＳトランジスタＮＴ１１及びＮＭＯＳトランジスタＮＴ１２が配置されている。より具体的に、分割トランジスタＮＴ１２ａ、分割トランジスタＮＴ１２ｂ、分割トランジスタＮＴ１１ｂ及び分割トランジスタＮＴ１１ａは、分割キャパシタＣ１４ａが配置されている側からこの順に並んで配置されている。

このように、奇数カラム領域ＯＣＡにおいて、キャパシタＣ１１～Ｃ１４、スイッチＳＷ１３、スイッチ群ＳＷ１５、ＮＭＯＳトランジスタＮＴ１１及びＮＭＯＳトランジスタＮＴ１２は、たとえば一直線上に配置されている。

図７に示すように、偶数カラム領域ＥＣＡにおいて、分割キャパシタＣ１１ａ～Ｃ１１ｄの個数は４個であり、キャパシタＣ１２の個数は１個であり、分割キャパシタＣ１３ａ～Ｃ１３ｅの個数は５個であり、分割キャパシタＣ１４ａ～Ｃ１４ｊの個数は１０個である。したがって、偶数カラム領域ＥＣＡにおいて、分割キャパシタＣ１１ａ～Ｃ１１ｄ（第一分割容量の一例）、キャパシタＣ１２（第二容量の一例）、及び分割キャパシタＣ１３ａ～Ｃ１３ｅ（第三分割容量の一例）の合計数（１０個）は、分割キャパシタＣ１４ａ～Ｃ１４ｊ（第四分割容量の一例）の総数と同じである。

また、奇数カラム領域ＯＣＡにおいて、分割キャパシタＣ１１ａ～Ｃ１１ｄの個数は４個であり、キャパシタＣ１２の個数は１個であり、分割キャパシタＣ１３ａ～Ｃ１３ｅの個数は５個であり、分割キャパシタＣ１４ａ～Ｃ１４ｊの個数は１０個である。したがって、奇数カラム領域ＯＣＡにおいて、分割キャパシタＣ１１ａ～Ｃ１１ｄ（第五分割容量の一例）、キャパシタＣ１２（第六容量の一例）、及び分割キャパシタＣ１３ａ～Ｃ１３ｅ（第七分割容量の一例）の合計数（１０個）は、分割キャパシタＣ１４ａ～Ｃ１４ｊ（第八容量の一例）の総数と同じである。

偶数カラム領域ＥＣＡにおける分割キャパシタＣ１１ａ～Ｃ１１ｄ、キャパシタＣ１２、分割キャパシタＣ１３ａ～Ｃ１３ｅ及び分割キャパシタＣ１４ａ～Ｃ１４ｊの合計数（２０個）は、奇数カラム領域ＯＣＡにおける分割キャパシタＣ１１ａ～Ｃ１１ｄ、キャパシタＣ１２、分割キャパシタＣ１３ａ～Ｃ１３ｅ及び分割キャパシタＣ１４ａ～Ｃ１４ｊの合計数（２０個）と同じである。

偶数カラム領域ＥＣＡにおける分割キャパシタＣ１１ａ～Ｃ１１ｄのそれぞれ、キャパシタＣ１２、分割キャパシタＣ１３ａ～Ｃ１３ｅのそれぞれ及び分割キャパシタＣ１４ａ～Ｃ１４ｊのそれぞれ、奇数カラム領域ＯＣＡにおける分割キャパシタＣ１１ａ～Ｃ１１ｄのそれぞれ、キャパシタＣ１２、分割キャパシタＣ１３ａ～Ｃ１３ｅのそれぞれ及び分割キャパシタＣ１４ａ～Ｃ１４ｊのそれぞれは、互いに同じ容量値を有している。

このように、差動アンプ２０１の差動対を構成するＮＭＯＳトランジスタＮＴ１１及びＮＭＯＳトランジスタＮＴ１２に接続される入力容量は、同じ個数のキャパシタに分割されている。これにより、差動アンプ２０１の差動対に接続される容量のバランスが確保されている。また、電源ＶＤＤ１の変動を差動アンプ２０１の差動対に均等に影響させることができる。これにより、電源電圧変動除去比（Ｐｏｗｅｒ Ｓｕｐｐｌｙ Ｒｅｊｅｃｔｉｏｎ Ｒａｔｉｏ：ＰＳＲＲ）の向上が図られている。さらに、比較器１２１に設けられたスイッチＳＷ１１及びスイッチＳＷ１２で生じるリーク電流に基づく電圧変動がＮＭＯＳトランジスタＮＴ１１及びＮＭＯＳトランジスタＮＴ１２で同一にすることができる。これにより、撮像素子１は、比較器１２１の比較動作に当該リーク電流が影響することを防止できる。

撮像素子１が形成される半導体チップの大きさの制限より、偶数カラム領域ＥＣＡ及び奇数カラム領域ＯＣＡは、互いに隣接して設けられる。このため、偶数カラム領域ＥＣＡに形成される各素子と、奇数カラム領域ＯＣＡに形成される各素子との間には、寄生容量が生じる。

図７に示すように、偶数カラム領域ＥＣＡの分割トランジスタＮＴ１１ａのゲートと、奇数カラム領域ＯＣＡの分割トランジスタＮＴ１１ａのゲートとの間には、寄生容量Ｃｐ１が生じている。偶数カラム領域ＥＣＡの分割トランジスタＮＴ１２ａのゲートと、奇数カラム領域ＯＣＡの分割トランジスタＮＴ１１ｂのゲートとの間には、寄生容量Ｃｐ２が生じている。偶数カラム領域ＥＣＡの分割トランジスタＮＴ１２ｂのゲートと、奇数カラム領域ＯＣＡの分割トランジスタＮＴ１２ｂのゲートとの間には、寄生容量Ｃｐ３が生じている。偶数カラム領域ＥＣＡの分割トランジスタＮＴ１１ｂのゲートと、奇数カラム領域ＯＣＡの分割トランジスタＮＴ１２ａのゲートとの間には、寄生容量Ｃｐ４が生じている。

偶数カラム領域ＥＣＡの分割キャパシタＣ１４ａと、奇数カラム領域ＯＣＡの分割キャパシタＣ１４ａとの間には、寄生容量Ｃｐ５が生じている。偶数カラム領域ＥＣＡの分割キャパシタＣ１４ｂと、奇数カラム領域ＯＣＡの分割キャパシタＣ１４ｂとの間には、寄生容量Ｃｐ６が生じている。偶数カラム領域ＥＣＡの分割キャパシタＣ１４ｃと、奇数カラム領域ＯＣＡの分割キャパシタＣ１４ｃとの間には、寄生容量Ｃｐ７が生じている。偶数カラム領域ＥＣＡの分割キャパシタＣ１４ｄと、奇数カラム領域ＯＣＡの分割キャパシタＣ１４ｄとの間には、寄生容量Ｃｐ８が生じている。偶数カラム領域ＥＣＡの分割キャパシタＣ１４ｅと、奇数カラム領域ＯＣＡの分割キャパシタＣ１４ｅとの間には、寄生容量Ｃｐ９が生じている。偶数カラム領域ＥＣＡの分割キャパシタＣ１４ｆと、奇数カラム領域ＯＣＡの分割キャパシタＣ１４ｆとの間には、寄生容量Ｃｐ１０が生じている。

偶数カラム領域ＥＣＡの分割キャパシタＣ１４ｇと、奇数カラム領域ＯＣＡの分割キャパシタＣ１１ａとの間には、寄生容量Ｃｐ１１が生じている。偶数カラム領域ＥＣＡの分割キャパシタＣ１４ｈと、奇数カラム領域ＯＣＡの分割キャパシタＣ１１ｂとの間には、寄生容量Ｃｐ１２が生じている。偶数カラム領域ＥＣＡの分割キャパシタＣ１４ｉと、奇数カラム領域ＯＣＡの分割キャパシタＣ１１ｃとの間には、寄生容量Ｃｐ１３が生じている。偶数カラム領域ＥＣＡの分割キャパシタＣ１１ａと、奇数カラム領域ＯＣＡの分割キャパシタＣ１１ｄとの間には、寄生容量Ｃｐ１４が生じている。

偶数カラム領域ＥＣＡの分割キャパシタＣ１１ｂと、奇数カラム領域ＯＣＡの分割キャパシタＣ１４ｇとの間には、寄生容量Ｃｐ１５が生じている。偶数カラム領域ＥＣＡの分割キャパシタＣ１１ｃと、奇数カラム領域ＯＣＡの分割キャパシタＣ１４ｈとの間には、寄生容量Ｃｐ１６が生じている。偶数カラム領域ＥＣＡの分割キャパシタＣ１１ｄと、奇数カラム領域ＯＣＡの分割キャパシタＣ１４ｉとの間には、寄生容量Ｃｐ１７が生じている。偶数カラム領域ＥＣＡの分割キャパシタＣ１４ｊと、奇数カラム領域ＯＣＡの分割キャパシタＣ１４ｊとの間には、寄生容量Ｃｐ１８が生じている。

偶数カラム領域ＥＣＡの分割キャパシタＣ１３ａと、奇数カラム領域ＯＣＡの分割キャパシタＣ１３ａとの間には、寄生容量Ｃｐ１９が生じている。偶数カラム領域ＥＣＡの分割キャパシタＣ１３ｂと、奇数カラム領域ＯＣＡの分割キャパシタＣ１３ｂとの間には、寄生容量Ｃｐ２０が生じている。偶数カラム領域ＥＣＡの分割キャパシタＣ１３ｃと、奇数カラム領域ＯＣＡの分割キャパシタＣ１３ｃとの間には、寄生容量Ｃｐ２１が生じている。偶数カラム領域ＥＣＡの分割キャパシタＣ１３ｄと、奇数カラム領域ＯＣＡの分割キャパシタＣ１３ｄとの間には、寄生容量Ｃｐ２２が生じている。偶数カラム領域ＥＣＡの分割キャパシタＣ１３ｅと、奇数カラム領域ＯＣＡの分割キャパシタＣ１３ｅとの間には、寄生容量Ｃｐ２３が生じている。偶数カラム領域ＥＣＡのキャパシタＣ１２、奇数カラム領域ＯＣＡのキャパシタＣ１２との間には、寄生容量Ｃｐ２４が生じている。

ところで、例えば、奇数カラム領域ＯＣＡにおける画素信号ＶＳＬからの大振幅のアグレッサーが、隣接カラムである偶数カラム領域ＥＣＡに設けられた差動アンプ２０１の差動対の左右の容量へアンバランスに干渉したとする。この場合、当該アグレッサーが差動アンプ２０１の差動対で打ち消されずにクロストークとして画質劣化につながる。本実施形態による撮像素子１に設けられた比較器１２１では、切替容量として機能するキャパシタＣ１３は、画素信号ＶＳＬに対する入力容量として機能したり、参照信号ＲＡＭＰに対する入力容量として機能したりする。このため、差動アンプ２０１の差動対の左右の容量に隣接カラムにおける画素信号ＶＳＬからの大振幅のアグレッサーを常に完全にバランスさせることは極めて困難である。

そこで、本実施形態による撮像素子１は、差動アンプ２０１の差動対のそれぞれの容量の配置を偶数カラム領域ＥＣＡと奇数カラム領域ＯＣＡとで異ならせている。これにより、切替容量として機能するキャパシタＣ１３の全部又は一部が画素信号ＶＳＬ及び参照信号ＲＡＭＰに対する入力容量としてどのよう付加されたとしても、差動アンプ２０１の差動対に対して、隣の画素信号ＶＳＬの大振幅アグレッサーの干渉のアンバランスの絶対値が突出して大きくならないようになっている。

より具体的には、奇数カラム領域ＯＣＡにおける分割キャパシタＣ１１ａ～Ｃ１１ｄ（第五分割容量の一例）は、偶数カラム領域ＥＣＡにおける分割キャパシタＣ１１ａ～Ｃ１１ｄ（第一分割容量の一例）に対向する個数と、偶数カラム領域ＥＣＡにおける分割キャパシタＣ１４ａ～Ｃ１４ｊ（第四分割容量の一例）に対向する個数とが異ならせて配置されている。図７に示す構成例では、奇数カラム領域ＯＣＡにおける分割キャパシタＣ１１ａ～Ｃ１１ｄのうちの３個の分割キャパシタＣ１１ａ～Ｃ１１ｃが、偶数カラム領域ＥＣＡにおいてＮＭＯＳトランジスタＮＴ１２に接続された分割キャパシタＣ１４ｇ～Ｃ１４ｉに対向して配置されている。また、奇数カラム領域ＯＣＡにおける分割キャパシタＣ１１ａ～Ｃ１１ｄのうちの１個の分割キャパシタＣ１１ｄが、偶数カラム領域ＥＣＡにおいてＮＭＯＳトランジスタＮＴ１１に接続された分割キャパシタＣ１１ａに対向して配置されている。

分割キャパシタＣ１１ａ～Ｃ１１ｄ、キャパシタＣ１２及び分割キャパシタＣ１３ａ～Ｃ１３ｅは、並列に接続されている。また、分割キャパシタＣ１４ａ～Ｃ１４ｊは、並列に接続されている。このため、分割キャパシタ同士が対向する個数は、当該分割キャパシタで構成されるキャパシタ同士が対向する面積として見ることもできる。したがって、奇数カラム領域ＯＣＡのキャパシタＣ１１（第五容量の一例）は、偶数カラム領域ＥＣＡのキャパシタＣ１１（第一容量の一例）とキャパシタＣ１４（第四容量の一例）に異なる面積で対向して配置されている。偶数カラム領域ＥＣＡ及び奇数カラム領域ＯＣＡにおいて複数のキャパシタの配置を異ならせることによる作用・効果の詳細については後述する。

＜比較器の動作＞
次に、図８及び図９のタイミングチャートを参照して、比較器１２１の動作について説明する。図８は、駆動信号ＡＺＳＷ１、参照信号ＲＡＭＰ、画素信号ＶＳＬ、ノードＶＳＨ、ノードＨｉＺ、及び、出力信号ＯＵＴ１のタイミングチャートを示している。図９は、図８中に示す時刻ｔ５から時刻ｔ８におけるノードＨｉＺの波形例を示している。

時刻ｔ１において、駆動信号ＡＺＳＷ１がハイレベルに設定される。図示は省略するが、駆動信号ＡＺＳＷ１がハイレベルに設定されるのとほぼ同時に、撮像素子１での撮像時のゲインに基づいて、スイッチＳＷ１３、スイッチＳＷ１４及びスイッチ１５ａ～１５ｄのいずれか１つのスイッチがオフ状態に設定され、残余のスイッチがオン状態に設定される。本実施形態では、６つのゲインモードに対応できるようになっている。６つのゲインモードのうち、最低レベルのゲインモードの場合は、スイッチＳＷ１３がオフ状態に設定される。また、最低レベル側から数えて２番目のゲインモードの場合は、スイッチＳＷ１５ａがオフ状態に設定される。また、最低レベル側から数えて３番目のゲインモードの場合は、スイッチＳＷ１５ｂがオフ状態に設定される。また、最低レベル側から数えて４番目のゲインモードの場合は、スイッチＳＷ１５ｃがオフ状態に設定される。また、最低レベル側から数えて５番目のゲインモードの場合は、スイッチＳＷ１５ｄがオフ状態に設定される。また、最低レベル側から数えて６番目、すなわち最高レベルのゲインモードの場合は、スイッチＳＷ１４がオフ状態に設定される。

そして、スイッチＳＷ１１及びスイッチＳＷ１２がオンし、ＮＭＯＳトランジスタＮＴ１１のドレインとゲート、及び、ＮＭＯＳトランジスタＮＴ１２のドレインとゲートが接続される。また、参照信号ＲＡＭＰが所定のリセットレベルに設定される。さらに、読み出し対象となる単位画素ＰのＦＤ１５３がリセットされ、画素信号ＶＳＬがリセットレベルに設定される。

これにより、差動アンプ２０１のオートゼロ動作が開始される。すなわち、ＮＭＯＳトランジスタＮＴ１１のドレイン及びゲート、並びに、ＮＭＯＳトランジスタＮＴ１２のドレイン及びゲートが、所定の同じ電圧（以下、基準電圧と称する）に収束する。これにより、ノードＨｉＺ及びノードＶＳＨの電圧が基準電圧に設定される。

次に、時刻ｔ２において、駆動信号ＡＺＳＷ１がローレベルに設定され、スイッチＳＷ１１及びスイッチＳＷ１２がオフする。これにより、差動アンプ２０１のオートゼロ動作が終了する。ノードＨｉＺの電圧は、画素信号ＶＳＬ及び参照信号ＲＡＭＰが変化しないため、基準電圧のまま保持される。また、ノードＶＳＨの電圧は、キャパシタＣ１４に蓄積された電荷により基準電圧のまま保持される。

時刻ｔ３において、参照信号ＲＡＭＰの電圧がリセットレベルから所定の値だけ下げられる。これにより、ノードＨｉＺの電圧が低下し、ノードＶＳＨの電圧（基準電圧）を下回り、差動アンプ２０１の出力信号ＯＵＴ１がローレベルとなる。

時刻ｔ４において、参照信号ＲＡＭＰが増加を開始する。これに合わせて、ノードＨｉＺの電圧も増加する。また、カウンタ１２２が、カウントを開始する。

その後、ノードＨｉＺの電圧がノードＶＳＨの電圧（基準電圧）を上回ったとき、差動アンプ２０１の出力信号ＯＵＴ１が反転し、ハイレベルとなる。そして、出力信号ＯＵＴ１がハイレベルに反転したときのカウンタ１２２のカウント値が、Ｐ相（リセットレベル）の画素信号ＶＳＬの値としてラッチ１２３に保持される。

時刻ｔ５において、参照信号ＲＡＭＰの電圧がリセット電圧に設定される。また、単位画素Ｐの転送トランジスタ１５２がオン状態に移行し、露光期間中にフォトダイオード１５１に蓄積された電荷がＦＤ１５３に転送され、画素信号ＶＳＬが信号レベルに設定される。これにより、ノードＨｉＺの電圧が信号レベルに対応する値だけ低下し、ノードＶＳＨの電圧（基準電圧）を下回り、差動アンプ２０１の出力信号ＯＵＴ１がローレベルに反転する。

時刻ｔ６において、時刻ｔ３と同様に、参照信号ＲＡＭＰの電圧がリセットレベルから所定の値だけ下げられる。これにより、ノードＨｉＺの電圧がさらに低下する。

時刻ｔ７において、時刻ｔ４と同様に、参照信号ＲＡＭＰが増加を開始する。これに合わせて、ノードＨｉＺの電圧も線形増加する。また、カウンタ１２２が、カウントを開始する。

その後、ノードＨｉＺの電圧がノードＶＳＨの電圧（基準電圧）を上回ったとき、差動アンプ２０１の出力信号ＯＵＴ１が反転し、ハイレベルとなる。そして、出力信号ＯＵＴ１がハイレベルに反転したときのカウンタ１２２のカウント値が、Ｄ相（信号レベル）の画素信号ＶＳＬの値としてラッチ１２３に保持される。また、ラッチ１２３は、Ｄ相の画素信号ＶＳＬと、時刻ｔ４と時刻ｔ５の間に読み出されたＰ相の画素信号ＶＳＬとの差分をとることにより、相関二重サンプリングを行う。このようにして、画素信号ＶＳＬのＡＤ変換が行われる。

その後、時刻ｔ８以降において、時刻ｔ１から時刻ｔ７と同様の動作が繰り返される。なお、時刻ｔ８以降においても、駆動信号ＡＺＳＷ１がハイレベルに設定されるのとほぼ同時に、撮像素子１での撮像時のゲインに基づいて、スイッチＳＷ１３、スイッチＳＷ１４及びスイッチ１５ａ～１５ｄのいずれか１つのスイッチがオフ状態に設定され、残余のスイッチがオン状態に設定される。

これにより、電源ＶＤＤ１の電圧を下げることにより、ＡＤＣ群１２の消費電力を下げ、その結果、撮像素子１の消費電力を下げることができる。

差動アンプの差動対の一方に画像信号を入力し、当該差動対の他方に参照信号を入力する従来の比較器では、参照信号と画素信号が比較され、その比較結果が出力信号として出力される。このとき、出力信号の反転時の差動アンプの入力電圧（参照信号及び画素信号の電圧）は、画素信号の電圧により変動する。したがって、例えば、従来技術の比較器の駆動用の電源の電圧を下げると、出力信号の反転時の差動アンプの入力電圧が、比較器の入力ダイナミックレンジを超え、ＡＤ変換の線形性を確保できなくなるおそれがある。

これに対し、本実施形態における比較器１２１では、上述のとおり、画素信号ＶＳＬと参照信号ＲＡＭＰを入力容量を介して加算した信号の電圧（ノードＨｉＺの電圧）と、ノードＶＳＨの電圧（基準電圧）との比較結果が、出力信号ＯＵＴ１として出力される。このとき、図９に示されるように、出力信号ＯＵＴ１の反転時の差動アンプ２０１の入力電圧（ノードＨｉＺ及びノードＶＳＨの電圧）は、変動せず一定となる。

また、撮像素子１では、参照信号ＲＡＭＰが変化する方向が、従来技術の比較器の参照信号と逆であり、画素信号ＶＳＬと逆方向に変化する。ここで、画素信号ＶＳＬと逆方向に変化するとは、画素信号ＶＳＬが信号成分が大きくなるにつれて変化する方向と逆方向に変化することをいう。例えば、この例では、画素信号ＶＳＬは、信号成分が大きくなるにつれて負の方向に変化するのに対し、参照信号ＲＡＭＰはその逆の正の方向に変化している。したがって、ノードＨｉＺの電圧（差動アンプ２０１の入力電圧）は、画素信号ＶＳＬと従来技術の参照信号との差分に対応する電圧となる。

このように、出力信号ＯＵＴ１の反転時の差動アンプ２０１の入力電圧が一定になるため、差動アンプ２０１の入力ダイナミックレンジを狭くすることができる。

したがって、比較器１２１の駆動用の電源ＶＤＤ１の電圧を、従来技術の比較器より下げることができ、その結果、ＡＤＣ群１２の消費電力を下げ、撮像素子１の消費電力を下げることができる。

次に、本実施形態による撮像素子１の作用・効果について図４を参照しつつ図１０から図１２を用いて説明する。図１０から図１２では、奇数カラム領域ＯＣＡから偶数カラム領域ＥＣＡへの干渉が太矢印で表されている。

（第１の干渉例）
図１０は、スイッチＳＷ１３がオフ状態であり、スイッチＳＷ１３以外のスイッチがオン状態の場合における、奇数カラム領域ＯＣＡから偶数カラム領域ＥＣＡへの干渉の状態を模式的に示している。すなわち、図１０は、切替容量として機能するキャパシタＣ１３の全てを参照信号ＲＡＭＰに対する入力容量とした場合における、当該干渉の状態を模式的に示している。

図１０に示すように、スイッチＳＷ１３がオフ状態の場合、画素信号ＶＳＬに対する入力容量は、キャパシタＣ１１（分割キャパシタＣ１１ａ～Ｃ１１ｄ）のみである。このため、奇数カラム領域ＯＣＡの分割キャパシタＣ１１ａ～Ｃ１１ｃの電圧変動は、偶数カラム領域ＥＣＡの分割キャパシタＣ１４ｇ～Ｃ１４ｉに影響する。また、奇数カラム領域ＯＣＡの分割キャパシタＣ１１ｄの電圧変動は、偶数カラム領域ＥＣＡの分割キャパシタＣ１１ａに影響する。その結果、奇数カラム領域ＯＣＡでの大振幅アグレッサーは、偶数カラム領域ＥＣＡの差動アンプ２０１のＮＭＯＳトランジスタＮＴ１１及びＮＭＯＳトランジスタＮＴ１２に１：３の比率で影響する。このため、奇数カラム領域ＯＣＡでの大振幅アグレッサーから偶数カラム領域ＥＣＡの差動アンプ２０１の差動対に対する干渉のアンバランスは、－２（＝１－３）となる。

一方、奇数カラム領域ＯＣＡにおける差動アンプ２０１の分割トランジスタＮＴ１１ａのゲートは、偶数カラム領域ＥＣＡにおける差動アンプ２０１の分割トランジスタＮＴ１１ａに影響する。また、奇数カラム領域ＯＣＡにおける差動アンプ２０１の分割トランジスタＮＴ１１ｂのゲートは、偶数カラム領域ＥＣＡにおける差動アンプ２０１の分割トランジスタＮＴ１２ａに影響する。このため、偶数カラム領域ＥＣＡにおける差動アンプ２０１のＭＯＳトランジスタＮＴ１１のゲートの電圧変動は、偶数カラム領域ＥＣＡにおける差動アンプ２０１の差動対によって打ち消される。

上述の式（１）より、スイッチＳＷ１３がオフ状態の場合、画素信号ＶＳＬに対する入力減衰ゲインＡｉｎｖは、「（Ｃ１１ａ＋Ｃ１１ｂ＋Ｃ１１ｃ＋Ｃ１１ｄ）／ΣＣ」となる。本実施形態では、分割キャパシタＣ１１ａ～Ｃ１１ｄ、キャパシタＣ１２、分割キャパシタＣ１３ａ～Ｃ１３ｅ及び分割キャパシタＣ１４ａ～Ｃ１４ｉは、同じ容量値を有している。このため、画素信号ＶＳＬの信号減衰量は、４／１０となる。したがって、画素信号ＶＳＬ換算アンバランス（すなわち最終的なノイズ）は、－５．０（＝－２／（４／１０））となる。

（第２の干渉例）
図１１は、スイッチＳＷ１５ｂがオフ状態であり、スイッチＳＷ１５ｂ以外のスイッチがオン状態の場合における、奇数カラム領域ＯＣＡから偶数カラム領域ＥＣＡへの干渉の状態を模式的に示している。すなわち、図１１は、切替容量として機能するキャパシタＣ１３を構成する分割キャパシタの２／５を画素信号ＶＳＬに対する入力容量とし、当該分割キャパシタの３／５を参照信号ＲＡＭＰに対する入力容量とした場合の当該干渉の状態を模式的に示している。

図１１に示すように、スイッチＳＷ１５ｂがオフ状態の場合、画素信号ＶＳＬに対する入力容量は、キャパシタＣ１１（分割キャパシタＣ１１ａ～Ｃ１１ｄ）及びキャパシタＣ１３を構成する分割キャパシタＣ１３ａ，Ｃ１３ｂである。このため、奇数カラム領域ＯＣＡの分割キャパシタＣ１１ａ～Ｃ１１ｃの電圧変動は、偶数カラム領域ＥＣＡの分割キャパシタＣ１４ｇ～Ｃ１４ｉに影響する。また、奇数カラム領域ＯＣＡの分割キャパシタＣ１１ｄの電圧変動は、偶数カラム領域ＥＣＡの分割キャパシタＣ１１ａに影響する。さらに、分割キャパシタＣ１３ａ，Ｃ１３ｂの電圧変動は、偶数カラム領域ＥＣＡの分割キャパシタＣ１３ａ，Ｃ１３ｂに影響する。その結果、奇数カラム領域ＯＣＡでの大振幅アグレッサーは、偶数カラム領域ＥＣＡの差動アンプ２０１のＮＭＯＳトランジスタＮＴ１１及びＮＭＯＳトランジスタＮＴ１２に３：３の比率で影響する。このため、奇数カラム領域ＯＣＡでの大振幅アグレッサーから偶数カラム領域ＥＣＡの差動アンプ２０１の差動対に対する干渉のアンバランスは、０（＝３－３）となる。

一方、奇数カラム領域ＯＣＡにおける差動アンプ２０１の分割トランジスタＮＴ１１ａのゲートは、偶数カラム領域ＥＣＡにおける差動アンプ２０１の分割トランジスタＮＴ１１ａに影響する。また、奇数カラム領域ＯＣＡにおける差動アンプ２０１の分割トランジスタＮＴ１１ｂのゲートは、偶数カラム領域ＥＣＡにおける差動アンプ２０１の分割トランジスタＮＴ１２ａに影響する。このため、偶数カラム領域ＥＣＡにおける差動アンプ２０１のＭＯＳトランジスタＮＴ１１のゲートの電圧変動は、偶数カラム領域ＥＣＡにおける差動アンプ２０１の差動対によって打ち消される。

上述の式（１）より、スイッチＳＷ１３がオフ状態の場合、画素信号ＶＳＬに対する入力減衰ゲインＡｉｎｖは、「（Ｃ１１ａ＋Ｃ１１ｂ＋Ｃ１１ｃ＋Ｃ１１ｄ＋Ｃ１３ａ＋Ｃ１３ｂ）／ΣＣ」となる。このため、画素信号ＶＳＬの信号減衰量は、６／１０となる。したがって、画素信号ＶＳＬ換算アンバランス（すなわち最終的なノイズ）は、０．０（＝０／（６／１０））となる。

（第３の干渉例）
図１２は、スイッチＳＷ１４がオフ状態であり、スイッチＳＷ１４以外のスイッチがオン状態の場合における、奇数カラム領域ＯＣＡから偶数カラム領域ＥＣＡへの干渉の状態を模式的に示している。すなわち、図１２は、切替容量として機能するキャパシタＣ１３を構成する分割キャパシタの全てを画素信号ＶＳＬに対する入力容量とした場合の当該干渉の状態を模式的に示している。

図１２に示すように、スイッチＳＷ１４がオフ状態の場合、画素信号ＶＳＬに対する入力容量は、キャパシタＣ１１（分割キャパシタＣ１１ａ～Ｃ１１ｄ）及びキャパシタＣ１３を構成する分割キャパシタＣ１３ａ～Ｃ１３ｅである。このため、奇数カラム領域ＯＣＡの分割キャパシタＣ１１ａ～Ｃ１１ｃの電圧変動は、偶数カラム領域ＥＣＡの分割キャパシタＣ１４ｇ～Ｃ１４ｉに影響する。また、奇数カラム領域ＯＣＡの分割キャパシタＣ１１ｄの電圧変動は、偶数カラム領域ＥＣＡの分割キャパシタＣ１１ａに影響する。さらに、分割キャパシタＣ１３ａ～Ｃ１３ｅの電圧変動は、偶数カラム領域ＥＣＡの分割キャパシタＣ１３ａ～Ｃ１３ｅに影響する。その結果、奇数カラム領域ＯＣＡでの大振幅アグレッサーは、偶数カラム領域ＥＣＡの差動アンプ２０１のＮＭＯＳトランジスタＮＴ１１及びＮＭＯＳトランジスタＮＴ１２に６：３の比率で影響する。このため、奇数カラム領域ＯＣＡでの大振幅アグレッサーから偶数カラム領域ＥＣＡの差動アンプ２０１の差動対に対する干渉のアンバランスは、＋３（＝６－３）となる。

一方、奇数カラム領域ＯＣＡにおける差動アンプ２０１の分割トランジスタＮＴ１１ａのゲートは、偶数カラム領域ＥＣＡにおける差動アンプ２０１の分割トランジスタＮＴ１１ａに影響する。また、奇数カラム領域ＯＣＡにおける差動アンプ２０１の分割トランジスタＮＴ１１ｂのゲートは、偶数カラム領域ＥＣＡにおける差動アンプ２０１の分割トランジスタＮＴ１２ａに影響する。このため、偶数カラム領域ＥＣＡにおける差動アンプ２０１のＭＯＳトランジスタＮＴ１１のゲートの電圧変動は、偶数カラム領域ＥＣＡにおける差動アンプ２０１の差動対によって打ち消される。

上述の式（１）より、スイッチＳＷ１３がオフ状態の場合、画素信号ＶＳＬに対する入力減衰ゲインＡｉｎｖは、「（Ｃ１１ａ＋Ｃ１１ｂ＋Ｃ１１ｃ＋Ｃ１１ｄ＋Ｃ１３ａ＋Ｃ１３ｂ＋Ｃ１３ｃ＋Ｃ１３ｄ＋Ｃ１３ｅ）／ΣＣ」となる。このため、画素信号ＶＳＬの信号減衰量は、９／１０となる。したがって、画素信号ＶＳＬ換算アンバランス（すなわち最終的なノイズ）は、＋３．３（＝＋３／（９／１０））となる。

ところで、奇数カラム領域ＯＣＡのキャパシタＣ１１が、偶数カラム領域ＥＣＡのキャパシタＣ１１及びキャパシタＣ１４に同一の面積で対向して配置されていたとする。また、第３の干渉例と同様に、スイッチＳＷ１４がオフ状態の場合、画素信号ＶＳＬに対する入力容量は、キャパシタＣ１１（分割キャパシタＣ１１ａ～Ｃ１１ｄ）及びキャパシタＣ１３を構成する分割キャパシタＣ１３ａ～Ｃ１３ｅである。このため、奇数カラム領域ＯＣＡの分割キャパシタＣ１１ａ、Ｃ１１ｂの電圧変動は、偶数カラム領域ＥＣＡの分割キャパシタＣ１４ｈ，Ｃ１４ｉに影響する。また、奇数カラム領域ＯＣＡの分割キャパシタＣ１１ｃ，Ｃ１１ｄの電圧変動は、偶数カラム領域ＥＣＡの分割キャパシタＣ１１ａ，Ｃ１１ｂに影響する。さらに、分割キャパシタＣ１３ａ～Ｃ１３ｅの電圧変動は、偶数カラム領域ＥＣＡの分割キャパシタＣ１３ａ～Ｃ１３ｅに影響する。その結果、奇数カラム領域ＯＣＡでの大振幅アグレッサーは、偶数カラム領域ＥＣＡの差動アンプ２０１のＮＭＯＳトランジスタＮＴ１１及びＮＭＯＳトランジスタＮＴ１２に７：２の比率で影響する。このため、奇数カラム領域ＯＣＡでの大振幅アグレッサーから偶数カラム領域ＥＣＡの差動アンプ２０１の差動対に対する干渉のアンバランスは、＋５（＝７－２）となる。したがって、画素信号ＶＳＬ換算アンバランス（すなわち最終的なノイズ）は、＋５．５（＝＋５／（９／１０））となる。

このように、奇数カラム領域ＯＣＡのキャパシタＣ１１が、偶数カラム領域ＥＣＡのキャパシタＣ１１及びキャパシタＣ１４に同一の面積で対向して配置されると、画素信号ＶＳＬに対する入力容量及び参照信号ＲＡＭＰに対する入力容量が変化することにより、画素信号ＶＳＬ換算アンバランスが大きくなる。

これに対し、本実施形態では、奇数カラム領域ＯＣＡのキャパシタＣ１１が、偶数カラム領域ＥＣＡのキャパシタＣ１１及びキャパシタＣ１４に異なる面積で対向して配置されている。これにより、画素信号ＶＳＬに対する入力容量及び参照信号ＲＡＭＰに対する入力容量が変化しても、画素信号ＶＳＬ換算アンバランスは、－５．０から＋３．３の範囲に抑えられる。

以上説明したように、本実施形態による撮像素子１は、偶数カラム領域ＥＣＡのキャパシタＣ１１及びキャパシタＣ１４に異なる面積で対向して配置された、奇数カラム領域ＯＣＡのキャパシタＣ１１を備えている。これにより、撮像素子１は、ＡＤＣ１０５におけるクロストークの低減を図ることができる。

＜本実施形態の変形例＞
次に、本実施形態の変形例による撮像素子について図１３から図１５を用いて説明する。なお、変形例の説明に当たり、上記実施形態と同一の作用・機能を奏する構成要素には同一の符号を付して、その説明は省略する。また、本実施形態の変形例による撮像素子の全体構成は、図４に示す撮像素子１と同様である。このため、本実施形態の変形例による撮像素子の全体構成は、必要に応じて図４に示す参照符号を用いて説明する。

（変形例１）
変形例１による撮像素子は、差動アンプの差動対がＰＭＯＳトランジスタで構成されている点に特徴を有している。

図１３に示すように、比較器１２１ａは、比較器１２１と比較して、差動アンプ２０１の代わりに差動アンプ２１１が設けられている点が異なる。

差動アンプ２１１は、ＰＭＯＳトランジスタＰＴ３１からＰＭＯＳトランジスタＰＴ３３、ＮＭＯＳトランジスタＮＴ３１、及び、ＮＭＯＳトランジスタＮＴ３２を備えている。

ＮＭＯＳトランジスタＮＴ３１のソース及びＮＭＯＳトランジスタＮＴ３２のソースは、グラウンドＧＮＤ１に接続されている。ＮＭＯＳトランジスタＮＴ３１のドレインは、ＮＭＯＳトランジスタＮＴ３１のゲート、及び、ＰＭＯＳトランジスタＰＴ３１のドレインに接続されている。ＮＭＯＳトランジスタＮＴ３２のドレインは、ＰＭＯＳトランジスタＰＴ３２のドレイン、及び、出力信号ＯＵＴ１の出力端子Ｔ１５に接続されている。ＰＭＯＳトランジスタＰＴ３１のソースは、ＰＭＯＳトランジスタＰＴ３２のソース、及び、ＰＭＯＳトランジスタＰＴ３３のドレインに接続されている。ＰＭＯＳトランジスタＰＴ３３のソースは電源ＶＤＤ１に接続されている。

そして、ＮＭＯＳトランジスタＮＴ３１及びＮＭＯＳトランジスタＮＴ３２によりカレントミラー回路が構成されている。また、ＰＭＯＳトランジスタＰＴ３１からＰＭＯＳトランジスタＰＴ３３により、差動の比較部が構成されている。すなわち、ＰＭＯＳトランジスタＰＴ３３が、入力端子Ｔ１４を介して外部から入力されるバイアス電圧ＶＧにより電流源として動作し、ＰＭＯＳトランジスタＰＴ３１及びＰＭＯＳトランジスタＰＴ３２が差動トランジスタとして動作する。図示は省略するが、ＰＭＯＳトランジスタＰＴ３１及びＰＭＯＳトランジスタＰＴ３２はそれぞれ、比較器１２１のＮＭＯＳトランジスタＮＴ１１及びＮＭＯＳトランジスタＮＴ１２と同様に、並列に接続された２つの分割トランジスタで構成されている。偶数カラム領域及び奇数カラム領域において、この２つの分割トランジスタを図７で示したのと同様に配置することにより、差動アンプ２１１の差動対におけるクロストークの低減を図ることができる。

ＰＭＯＳトランジスタＰＴ３１のゲートには、キャパシタＣ１１、キャパシタＣ１２、キャパシタＣ１３、スイッチＳＷ１３、スイッチＳＷ１４及びスイッチ群ＳＷ１５が接続されている。キャパシタＣ１１、キャパシタＣ１２、キャパシタＣ１３、スイッチＳＷ１３、スイッチＳＷ１４及びスイッチ群ＳＷ１５の接続関係は、比較器１２１に設けられたキャパシタＣ１１、キャパシタＣ１２、キャパシタＣ１３、スイッチＳＷ１３、スイッチＳＷ１４及びスイッチ群ＳＷ１５の接続関係と同一である。このため、当該接続関係の説明は省略する。

ＰＭＯＳトランジスタＰＴ３２のゲートには、キャパシタＣ１４が接続されている。キャパシタＣ１４の構成は、比較器１２１に設けられたキャパシタＣ１４の構成と同一である。このため、キャパシタＣ１４の構成の説明は省略する。

比較器１２１ａは、比較器１２１のトランジスタの極性を逆にした構成を有しており、比較器１２１と同様の動作を行う。また、比較器１２１ａを用いることにより、比較器１２１を用いた場合と同様に、電源ＶＤＤ１の電圧を下げることができ、低消費電力化を実現することができる。

また、本変形例による撮像素子は、偶数カラム領域ＥＣＡのキャパシタＣ１１及びキャパシタＣ１４に異なる面積で対向して配置された、奇数カラム領域ＯＣＡのキャパシタＣ１１を備えている。これにより、本変形例による撮像素子は、ＡＤＣ１０５におけるクロストークの低減を図ることができる。

（変形例２）
変形例２による撮像素子は、差動アンプが２つの差動対を備えている点に特徴を有している。

図１４に示すように、比較器１２１ｂは、差動アンプ２１２を備えている。差動アンプ２１２は、Ｐ型のＭＯＳ（ＰＭＯＳ）トランジスタＰＴ１１、ＰＭＯＳトランジスタＰＴ１２、及び、Ｎ型のＭＯＳ（ＮＭＯＳ）トランジスタＮＴ１１，ＮＴ１２，ＮＴ１３，ＮＴ２１，ＮＴ２２を備えている。詳細は後述するが、ＮＭＯＳトランジスタＮＴ１１及びＮＭＯＳトランジスタＮＴ１２並びにＮＭＯＳトランジスタＮＴ２１及びＮＭＯＳトランジスタＮＴ２２はそれぞれ、並列に接続された２つの分割トランジスタで構成されている。

ＰＭＯＳトランジスタＰＴ１１のソース及びＰＭＯＳトランジスタＰＴ１２のソースは、電源ＶＤＤ１に接続されている。ＰＭＯＳトランジスタＰＴ１１のドレインは、ＰＭＯＳトランジスタＰＴ１１、ＰＴ１２のそれぞれのゲート及びスイッチＳＷ１７，ＳＷ２７の一端子にそれぞれ接続されている。スイッチＳＷ１７の他端子は、ＮＭＯＳトランジスタＮＴ１１のドレイン及びスイッチＳＷ１１の一端子に接続されている。ＰＭＯＳトランジスタＰＴ１２のドレインは、出力信号ＯＵＴ１の出力端子Ｔ１５及びスイッチＳＷ１８，ＳＷ２８の一端子に接続されている。スイッチＳＷ１８の他端子は、ＮＭＯＳトランジスタＮＴ１２のドレイン及びスイッチＳＷ１２の一端子に接続されている。ＮＭＯＳトランジスタＮＴ１１のソースは、ＮＭＯＳトランジスタＮＴ１２，ＮＴ２１，ＮＴ２２のソース、及び、ＮＭＯＳトランジスタＮＴ１３のドレインに接続されている。ＮＭＯＳトランジスタＮＴ１３のソースはグラウンドＧＮＤ１に接続されている。

そして、ＰＭＯＳトランジスタＰＴ１１及びＰＭＯＳトランジスタＰＴ１２によりカレントミラー回路が構成されている。また、ＮＭＯＳトランジスタＮＴ１１、ＮＭＯＳトランジスタＮＴ１２及びＮＭＯＳトランジスタＮＴ１３により、差動の比較部が構成されている。すなわち、ＮＭＯＳトランジスタＮＴ１３が、入力端子Ｔ１４を介して外部から入力されるバイアス電圧ＶＧにより電流源として動作し、ＮＭＯＳトランジスタＮＴ１１及びＮＭＯＳトランジスタＮＴ１２が差動トランジスタとして動作する。さらに、ＮＭＯＳトランジスタＮＴ２１、ＮＭＯＳトランジスタＮＴ２２及びＮＭＯＳトランジスタＮＴ１３により、差動の比較部が構成されている。すなわち、ＮＭＯＳトランジスタＮＴ２３が、入力端子Ｔ１４を介して外部から入力されるバイアス電圧ＶＧにより電流源として動作し、ＮＭＯＳトランジスタＮＴ２１及びＮＭＯＳトランジスタＮＴ２２が差動トランジスタとして動作する。

スイッチＳＷ１７及びスイッチＳＷ１８と、スイッチＳＷ２７及びスイッチＳＷ２８とは、オン状態及びオフ状態が互いに逆となるように制御される。すなわち、スイッチＳＷ１７及びスイッチＳＷ１８がオン状態の場合には、スイッチＳＷ２７及びスイッチＳＷ２８はオフ状態となる。一方、スイッチＳＷ１７及びスイッチＳＷ１８がオフ状態の場合には、スイッチＳＷ２７及びスイッチＳＷ２８はオン状態となる。これにより、ＰＭＯＳトランジスタＰＴ１１，ＰＴ１２によって構成されるカレントミラー回路と、電流源となるＮＭＯＳトランジスタＮＴ１３との間には、ＮＭＯＳトランジスタＮＴ１１，ＮＴ１２の差動対又はＮＭＯＳトランジスタＮＴ２１，ＮＴ２２の差動対が接続される。

ＮＭＯＳトランジスタＮＴ１１のゲートには、キャパシタＣ１１、キャパシタＣ１２、キャパシタＣ１３、スイッチＳＷ１３、スイッチＳＷ１４及びスイッチ群ＳＷ１５が接続されている。キャパシタＣ１１、キャパシタＣ１２、キャパシタＣ１３、スイッチＳＷ１３、スイッチＳＷ１４及びスイッチ群ＳＷ１５の接続関係は、比較器１２１に設けられたキャパシタＣ１１、キャパシタＣ１２、キャパシタＣ１３、スイッチＳＷ１３、スイッチＳＷ１４及びスイッチ群ＳＷ１５の接続関係と同一である。このため、当該接続関係の説明は省略する。キャパシタＣ１１は、画素信号ＶＳＬ１に対する入力容量となる。キャパシタＣ１２は、参照信号ＲＡＭＰ１に対する入力容量となる。参照信号ＲＡＭＰ１は、ＤＡＣ１０４（図２参照）によって生成される。

ＮＭＯＳトランジスタＮＴ１２のゲートには、キャパシタＣ１４が接続されている。キャパシタＣ１４の構成は、比較器１２１に設けられたキャパシタＣ１４の構成と同一である。このため、キャパシタＣ１４の構成の説明は省略する。

本変形例における比較器１２１ｂは、キャパシタＣ２１、キャパシタＣ２２、キャパシタＣ２３及びキャパシタＣ２４を備えている。

偶数カラム領域ＥＣＡに形成された比較器１２１ｂのキャパシタＣ２１は、光電変換素子を有する第一画素に接続された第一信号線に接続されて第一領域に配置された第一容量の一例に相当する。この場合、図２に示す単位画素Ｐ１ｉ（ｉは自然数かつｎ以下の偶数）が第一画素の一例に相当する。また、図２に示す垂直信号線１０９－ｉ（ｉは自然数かつｎ以下の偶数）が第一信号線の一例に相当する。また、図２に示す偶数カラム領域ＥＣＡが第一領域に相当する。さらに、図３に示すフォトダイオード１５１が光電変換素子の一例に相当する。

偶数カラム領域ＥＣＡに形成された比較器１２１ｂのキャパシタＣ２２は、偶数カラム領域ＥＣＡに配置されて参照信号ＲＡＭＰ２を生成するＤＡＣ（参照信号生成部の一例）１０４（図２参照）に接続された第二容量に相当する。偶数カラム領域ＥＣＡに形成された比較器１２１ｂのキャパシタＣ２３は、偶数カラム領域ＥＣＡに配置されてキャパシタＣ２１及びキャパシタＣ２２に接続可能に設けられた第三容量の一例に相当する。偶数カラム領域ＥＣＡに形成された比較器１２１ｂのキャパシタＣ２４は、偶数カラム領域ＥＣＡに配置されてグラウンド（基準電位の供給部の一例）ＧＮＤ１に接続された第四容量の一例に相当する。

奇数カラム領域ＯＣＡに形成された比較器１２１ｂのキャパシタＣ２１は、光電変換素子を有する第二画素に接続された第二信号線に接続されて第二領域に配置された第五容量の一例に相当する。この場合、図２に示す単位画素Ｐ１ｉ（ｉは自然数かつｎ以下の奇数）が第二画素の一例に相当する。また、図２に示す垂直信号線１０９－ｉ（ｉは自然数かつｎ以下の奇数）が第二信号線の一例に相当する。また、図２に示す偶数カラム領域ＥＯＡが第二領域に相当する。また、図２に示す奇数カラム領域ＯＣＡが第二領域に相当する。さらに、図３に示すフォトダイオード１５１が光電変換素子の一例に相当する。

奇数カラム領域ＯＣＡに形成された比較器１２１ｂのキャパシタＣ２２は、奇数カラム領域ＯＣＡに配置されて参照信号ＲＡＭＰ２を生成するＤＡＣ（参照信号生成部の一例）１０４（図２参照）に接続された第六容量に相当する。奇数カラム領域ＯＣＡに形成された比較器１２１ｂのキャパシタＣ２３は、奇数カラム領域ＯＣＡに配置されてキャパシタＣ２１及びキャパシタＣ２２に接続可能に設けられた第七容量の一例に相当する。奇数カラム領域に形成された比較器１２１ｂのキャパシタＣ２４は、奇数カラム領域ＯＣＡに配置されてグラウンドＧＮＤ１に接続された第八容量の一例に相当する。

キャパシタＣ２１は、画素信号ＶＳＬ２の入力端子Ｔ２１とＮＭＯＳトランジスタＮＴ２１のゲートとの間に接続されている。キャパシタＣ２１は、画素信号ＶＳＬ２に対する入力容量となる。

キャパシタＣ２２は、参照信号ＲＡＭＰ２の入力端子Ｔ２２とＮＭＯＳトランジスタＮＴ２１のゲートとの間に接続されており、参照信号ＲＡＭＰ２に対する入力容量となる。

キャパシタＣ２３は、スイッチＳＷ２３及びスイッチＳＷ２４のオン／オフ状態に応じてキャパシタＣ２１及びキャパシタＣ２２の容量値を変更させる可変キャパシタとして機能する。キャパシタＣ２３は、キャパシタＣ２１及びスイッチＳＷ２３を介して入力端子Ｔ２１とＮＭＯＳトランジスタＮＴ２１のゲートとの間に接続されている。また、キャパシタＣ２３は、キャパシタＣ２２及びスイッチＳＷ２４を介して入力端子Ｔ２２とＮＭＯＳトランジスタＮＴ２１のゲートとの間に接続されている。

より具体的に、キャパシタＣ２１は、分割された複数（本実施形態では４つ）の分割容量である分割キャパシタＣ２１ａ，Ｃ２１ｂ，Ｃ２１ｃ，Ｃ２１ｄを有している。分割キャパシタＣ２１ａ，Ｃ２１ｂ，Ｃ２１ｃ，Ｃ２１ｄはそれぞれ、入力端子Ｔ２１を介して垂直信号線１１０（図２参照）に接続された一方の電極と、差動アンプ２０１のＮＭＯＳトランジスタＮＴ２１のゲートに接続された他方の電極とを有している。キャパシタＣ２２は、入力端子Ｔ２２を介してＤＡＣ１０４（図２参照）に接続された一方の電極と、差動アンプ２１２のＮＭＯＳトランジスタＮＴ２１のゲートに接続された他方の電極とを有している。

キャパシタＣ２３は、分割された複数（本実施形態では５つ）の分割容量である分割キャパシタＣ２３ａ，Ｃ２３ｂ，Ｃ２３ｃ，Ｃ２３ｄ，Ｃ２３ｅを有している。比較器１２１ｂは、隣り合う２つの分割キャパシタＣ２３ａ，Ｃ２３ｂ，Ｃ２３ｃ，Ｃ２３ｄ，Ｃ２３ｅの接続及び切断を切り替えるスイッチ群ＳＷ２５を備えている。より具体的には、スイッチ群ＳＷ２５は、隣り合う２つの分割キャパシタＣ２３ａ及び分割キャパシタＣ２３ｂの接続及び切断を切り替えるスイッチＳＷ２５ａを有している。スイッチ群ＳＷ２５は、隣り合う２つの分割キャパシタＣ２３ｂ及び分割キャパシタＣ２３ｃの接続及び切断を切り替えるスイッチＳＷ２５ｂを有している。スイッチ群ＳＷ２５は、隣り合う２つの分割キャパシタＣ２３ｃ及び分割キャパシタＣ２３ｄの接続及び切断を切り替えるスイッチＳＷ２５ｃを有している。スイッチ群ＳＷ２５は、隣り合う２つの分割キャパシタＣ２３ｄ及び分割キャパシタＣ２３ｅの接続及び切断を切り替えるスイッチＳＷ２５ｄを有している。

分割キャパシタＣ２３ａ～Ｃ２３ｅはそれぞれ、スイッチＳＷ２５ａ～ＳＷ２５ｄに接続された一方の電極と、差動アンプ２１２のＮＭＯＳトランジスタＮＴ２１のゲートに接続された他方の電極とを有している。より具体的には、分割キャパシタＣ２３ａは、スイッチＳＷ２５ａの一端子に接続された一方の電極と、ＮＭＯＳトランジスタＮＴ２１のゲートに接続された他方の電極とを有している。分割キャパシタＣ２３ａの一方の電極は、スイッチＳＷ２３の他端子にも接続されている。スイッチＳＷ２３の一端子は、キャパシタＣ２１の分割キャパシタＣ２１ｄの一方の電極に接続されている。

分割キャパシタＣ２３ｂは、スイッチＳＷ２５ａの他端子及びスイッチＳＷ２５ｂの一端子に接続された一方の電極と、ＮＭＯＳトランジスタＮＴ２１のゲートに接続された他方の電極とを有している。分割キャパシタＣ２３ｃは、スイッチＳＷ２５ｂの他端子及びスイッチＳＷ２５ｃの一端子に接続された一方の電極と、ＮＭＯＳトランジスタＮＴ２１のゲートに接続された他方の電極とを有している。分割キャパシタＣ２３ｄは、スイッチＳＷ２５ｃの他端子及びスイッチＳＷ２５ｄの一端子に接続された一方の電極と、ＮＭＯＳトランジスタＮＴ２１のゲートに接続された他方の電極とを有している。

分割キャパシタＣ２３ｅは、スイッチＳＷ２５ｄの他端子に接続された一方の電極と、ＮＭＯＳトランジスタＮＴ２１のゲートに接続された他方の電極とを有している。分割キャパシタＣ２３ｅの一方の電極は、スイッチＳＷ２４の一端子にも接続されている。スイッチＳＷ２４の他端子は、キャパシタＣ２２の一方の電極に接続されている。

したがって、スイッチＳＷ２３、スイッチＳＷ２５ａ～ＳＷ２５ｄ及びスイッチＳＷ２４は、分割キャパシタＣ２１ｄの一方の電極及びキャパシタＣ２２の一方の電極の間で従属接続されている。

スイッチＳＷ２３、スイッチＳＷ２４及びスイッチＳＷ２５ａ～ＳＷ２５ｄのオン／オフ状態が制御されることにより、画素信号ＶＳＬ２に対する入力容量及び参照信号ＲＡＭＰ２に対する入力容量の比が制御される。スイッチＳＷ２３、スイッチＳＷ２４及びスイッチＳＷ２５ａ～ＳＷ２５ｄは、少なくとも１つがオフ状態となるように制御される。

以下、分割キャパシタＣ２１ａ～Ｃ２１ｄ、キャパシタＣ２２及び分割キャパシタＣ２３ａ～Ｃ２３ｅのそれぞれの参照符号をそれぞれの容量値を表す符号としても用いることにする。分割キャパシタＣ２１ａ～Ｃ２１ｄ、キャパシタＣ２２及び分割キャパシタＣ２３ａ～Ｃ２３ｅは、並列に接続されている。このため、画素信号ＶＳＬ２に対する入力容量減衰ゲインＡｉｎｖ２は、以下の式（３）で表すことができ、参照信号ＲＡＭＰに対する入減衰ゲインＡｉｎｒ２は、以下の式（４）で表すことができる。

Ａｉｎｖ２
＝（Ｃ２１ａ＋Ｃ２１ｂ＋Ｃ２１ｃ＋Ｃ２１ｄ＋Ｃ２α）／ΣＣ２ ・・・（３）
Ａｉｎｒ２＝（Ｃ２２＋Ｃ２β）／ΣＣ２ ・・・（４）

式（３）及び式（４）において、「ΣＣ２」は、分割キャパシタＣ２１ａ～Ｃ２１ｄ、キャパシタＣ２２及び分割キャパシタＣ２３ａ～Ｃ２３ｅの容量値の総和を表している。また、式（３）中の「Ｃ２α」は、スイッチＳＷ２３、スイッチＳＷ２４及びスイッチＳＷ２５ａ～ＳＷ２５ｄのオン／オフ状態に応じて画素信号ＶＳＬ２側に付加されるキャパシタの容量値を表している。また、式（４）中の「Ｃ２β」は、スイッチＳＷ２３、スイッチＳＷ２４及びスイッチＳＷ２５ａ～ＳＷ２５ｄのオン／オフ状態に応じて参照信号ＲＡＭＰ２側に付加されるキャパシタの容量値を表している。式（３）中の「Ｃ２α」及び式（４）中の「Ｃ２β」は、スイッチＳＷ２３、スイッチＳＷ２４及びスイッチＳＷ２５ａ～ＳＷ２５ｄのオン／オフ状態に応じて、以下のようになる。

（Ａ）スイッチＳＷ２３がオフ状態、スイッチＳＷ２３以外がオン状態の場合：
Ｃ２α＝０
Ｃ２β＝Ｃ２３ａ＋Ｃ２３ｂ＋Ｃ２３ｃ＋Ｃ２３ｄ＋Ｃ２３ｅ
（Ｂ）スイッチＳＷ２５ａがオフ状態、スイッチＳＷ２５ａ以外がオン状態の場合：
Ｃ２α＝Ｃ２３ａ
Ｃ２β＝Ｃ２３ｂ＋Ｃ２３ｃ＋Ｃ２３ｄ＋Ｃ２３ｅ
（Ｃ）スイッチＳＷ２５ｂがオフ状態、スイッチＳＷ２５ｂ以外がオン状態の場合：
Ｃ２α＝Ｃ２３ａ＋Ｃ２３ｂ
Ｃ２β＝Ｃ２３ｃ＋Ｃ２３ｄ＋Ｃ２３ｅ
（Ｄ）スイッチＳＷ２５ｃがオフ状態、スイッチＳＷ２５ｃ以外がオン状態の場合：
Ｃ２α＝Ｃ２３ａ＋Ｃ２３ｂ＋Ｃ２３ｃ
Ｃ２β＝Ｃ２３ｄ＋Ｃ２３ｅ
（Ｅ）スイッチＳＷ２５ｄがオフ状態、スイッチＳＷ２５ｄ以外がオン状態の場合：
Ｃ２α＝Ｃ２３ａ＋Ｃ２３ｂ＋Ｃ２３ｃ＋Ｃ２３ｄ
Ｃ２β＝Ｃ２３ｅ
（Ｆ）スイッチＳＷ２５ｅがオフ状態、スイッチＳＷ２５ｅ以外がオン状態の場合：
Ｃ２α＝Ｃ２３ａ＋Ｃ２３ｂ＋Ｃ２３ｃ＋Ｃ２３ｄ＋Ｃ２３ｅ
Ｃ２β＝０

このように、スイッチＳＷ２３、スイッチＳＷ２４及びスイッチＳＷ２５ａ～ＳＷ２５ｄのオン／オフ状態を切り替えることによって、画素信号ＶＳＬ２に対する入力容量及び参照信号ＲＡＭＰ２に対する入力容量を段階的に変更することができる。

画素信号ＶＳＬ２の電圧の振幅ΔＶＳＬ２は、ＮＭＯＳトランジスタＮＴ２１のゲートにおいて、ΔＶＳＬ２×Ａｉｎｖ２となる。したがって、式（３）中の「Ｃ２α」の値が小さくなるほど、差動アンプ２１２に入力される画素信号ＶＳＬ２の振幅は減衰する。その結果、入力換算ノイズが増大する。これに対して、参照信号ＲＡＭＰ２の入力容量に対する画素信号ＶＳＬ２の入力容量の比率を高める、すなわち式（３）中の「Ｃ２α」を大きくかつ式（４）中の「Ｃ２β」を小さくすることにより、差動アンプ２１２に入力される画素信号ＶＳＬ２の減衰を抑制し、入力換算ノイズを抑制することができる。

ただし、参照信号ＲＡＭＰ２の入力容量に対する画素信号ＶＳＬ２の入力容量の比率を高くすると、差動アンプ２１２に入力される参照信号ＲＡＭＰ２の減衰量は、逆に増大する。

図５を用いて参照信号ＲＡＭＰ及び画素信号ＶＳＬについて説明したのと同様に、参照信号ＲＡＭＰ２の入力容量に対する画素信号ＶＳＬ２の入力容量の比率を高くすると、差動アンプ２１２に入力される参照信号ＲＡＭＰ２の振幅が小さくなる。その結果、ＡＤＣ１０５のダイナミックレンジが低下する。

これに対して、例えば、ＤＡＣ１０４から出力する参照信号ＲＡＭＰ２の振幅を大きくすることにより、差動アンプ２１２に入力される参照信号ＲＡＭＰ２の振幅を大きくし、ＡＤＣ１０５のダイナミックレンジの低下を抑制することが考えられる。

ただし、参照信号ＲＡＭＰ２の振幅の最大値は、ＤＡＣ１０４の仕様等により制限される。例えば、高ゲインモードでは、参照信号ＲＡＭＰ２の振幅が小さく設定されているため、参照信号ＲＡＭＰ２の振幅を大きくすることが可能である。一方、低ゲインモードでは、参照信号ＲＡＭＰ２の振幅が予め大きく設定されているため、参照信号ＲＡＭＰ２の振幅をさらに大きくすることが困難な場合がある。

したがって、例えば、高ゲインモードでは、参照信号ＲＡＭＰ２の入力容量に対する画素信号ＶＳＬ２の入力容量の比率を可能な範囲で高くするとともに、参照信号ＲＡＭＰ２の振幅を大きくする。これにより、ノイズの影響を受けやすい高ゲインモードにおいて、差動アンプ２１２に入力される画素信号ＶＳＬ２の減衰を抑制し、ノイズの影響を抑制することができる。

一方、例えば、低ゲインモードでは、参照信号ＲＡＭＰ２に対する入力容量と画素信号ＶＳＬ２に対する入力容量を近い値に設定するとよい。

図１４に示すように、キャパシタＣ２４は、分割された複数（本実施形態では１０個）の分割容量である分割キャパシタＣ２４ａ，Ｃ２４ｂ，Ｃ２４ｃ，Ｃ２４ｄ，Ｃ２４ｅ，Ｃ２４ｆ，Ｃ２４ｇ，Ｃ２４ｈ，Ｃ２４ｉ，Ｃ２４ｊを有している。分割キャパシタＣ２４ａ，Ｃ２４ｂ，Ｃ２４ｃ，Ｃ２４ｄ，Ｃ２４ｅ，Ｃ２４ｆ，Ｃ２４ｇ，Ｃ２４ｈ，Ｃ２４ｉ，Ｃ２４ｊのそれぞれは、グラウンドＧＮＤ１に接続された一方の電極と、差動アンプ２１２のＮＭＯＳトランジスタＮＴ２２のゲートに接続された他方の電極とを有している。分割キャパシタＣ２４ａ，Ｃ２４ｂ，Ｃ２４ｃ，Ｃ２４ｄ，Ｃ２４ｅ，Ｃ２４ｆ，Ｃ２４ｇ，Ｃ２４ｈ，Ｃ２４ｉ，Ｃ２４ｊは、グラウンドＧＮＤ１とＮＭＯＳトランジスタＮＴ２２のゲートとの間で並列接続されている。

偶数カラム領域ＥＣＡに形成された比較器１２１ｂの場合、分割キャパシタＣ２１ａ～Ｃ２１ｄは、第一分割容量の一例に相当する。偶数カラム領域ＥＣＡに形成された比較器１２１ｂの場合、分割キャパシタＣ２３ａ～Ｃ２３ｄは、第三分割容量の一例に相当する。偶数カラム領域ＥＣＡに形成された比較器１２１ｂの場合、スイッチＳＷ２３は第一切替素子の一例に相当し、スイッチＳＷ２４は第二切替素子の一例に相当する。偶数カラム領域ＥＣＡに形成された比較器１２１ｂの場合、スイッチＳＷ２５ａ～ＳＷ２５ｄは、第三切替素子に相当する。

奇数カラム領域ＯＣＡに形成された比較器１２１ｂの場合、分割キャパシタＣ２１ａ～Ｃ２１ｄは、第五分割容量の一例に相当する。奇数カラム領域ＯＣＡに形成された比較器１２１ｂの場合、分割キャパシタＣ２３ａ～Ｃ２３ｄは、第七分割容量の一例に相当する。奇数カラム領域ＯＣＡに形成された比較器１２１ｂの場合、スイッチＳＷ２３は第五切替素子の一例に相当し、スイッチＳＷ２４は第六切替素子の一例に相当する。奇数カラム領域ＯＣＡに形成された比較器１２１ｂの場合、スイッチＳＷ２５ａ～ＳＷ２５ｄは、第七切替素子に相当する。

差動アンプ２１２は、キャパシタＣ２１、キャパシタＣ２２及びキャパシタＣ２３が接続されたＮＭＯＳトランジスタＮＴ２１と、キャパシタＣ２４が接続されたＮＭＯＳトランジスタＮＴ２２とを有している。このため、偶数カラム領域ＥＣＡに形成された比較器１２１ｂの差動アンプ２１２は第一差動アンプの一例に相当する。偶数カラム領域ＥＣＡに形成された比較器１２１ｂの場合、ＮＭＯＳトランジスタＮＴ２１は第一差動アンプに設けられた一方の入力部の一例に相当し、ＮＭＯＳトランジスタＮＴ２２は第一差動アンプに設けられた他方の入力部の一例に相当する。一方、奇数カラム領域ＯＣＡに形成された比較器１２１ｂの差動アンプ２１２は第二差動アンプの一例に相当する。奇数カラム領域ＯＣＡに形成された比較器１２１ｂの場合、ＮＭＯＳトランジスタＮＴ２１は第二差動アンプに設けられた一方の入力部の一例に相当し、ＮＭＯＳトランジスタＮＴ２２は第二差動アンプに設けられた他方の入力部の一例に相当する。

スイッチＳＷ１１は、ＮＭＯＳトランジスタＮＴ１１のドレイン－ゲート間に接続されている。スイッチＳＷ１１は、タイミング制御回路１０２から入力端子Ｔ１３を介して入力される駆動信号ＡＺＳＷ１により、オン状態からオフ状態又はオフ状態からオン状態に切り替えられる。

スイッチＳＷ１２は、ＮＭＯＳトランジスタＮＴ１２のドレイン－ゲート間に接続されている。スイッチＳＷ１２は、タイミング制御回路１０２から入力端子Ｔ１３を介して入力される駆動信号ＡＺＳＷ１により、オン状態からオフ状態又はオフ状態からオン状態に切り替えられる。

スイッチＳＷ１７及びスイッチＳＷ１８は、タイミング制御回路１０２から入力端子Ｔ１６を介して入力される駆動信号ＳＥＬＳＷ１により、オン状態からオフ状態又はオフ状態からオン状態に切り替えられる。

なお、以下、キャパシタＣ１１、キャパシタＣ１２、キャパシタＣ１３、及び、スイッチＳＷ１１の接続点をノードＨｉＺ１とする。また、以下、ＮＭＯＳトランジスタＮＴ１２のゲート、キャパシタＣ１４、及び、スイッチＳＷ１２の接続点をノードＶＳＨ１とする。

スイッチＳＷ２１は、ＮＭＯＳトランジスタＮＴ２１のドレイン－ゲート間に接続されている。スイッチＳＷ２１は、タイミング制御回路１０２から入力端子Ｔ２３を介して入力される駆動信号ＡＺＳＷ２により、オン状態からオフ状態又はオフ状態からオン状態に切り替えられる。

スイッチＳＷ２２は、ＮＭＯＳトランジスタＮＴ２２のドレイン－ゲート間に接続されている。スイッチＳＷ２２は、タイミング制御回路１０２から入力端子Ｔ２３を介して入力される駆動信号ＡＺＳＷ２により、オン状態からオフ状態又はオフ状態からオン状態に切り替えられる。

スイッチＳＷ２７及びスイッチＳＷ２８は、タイミング制御回路１０２から入力端子Ｔ２６を介して入力される駆動信号ＳＥＬＳＷ２により、オン状態からオフ状態又はオフ状態からオン状態に切り替えられる。駆動信号ＳＥＬＳＷ２は、駆動信号ＳＥＬＳＷ１に対して信号レベルが反転した信号である。

なお、以下、キャパシタＣ２１、キャパシタＣ２２、キャパシタＣ２３、及び、スイッチＳＷ２１の接続点をノードＨｉＺ２とする。また、以下、ＮＭＯＳトランジスタＮＴ２２のゲート、キャパシタＣ２４、及び、スイッチＳＷ２２の接続点をノードＶＳＨ２とする。

図示は省略するが、ＮＭＯＳトランジスタＮＴ２１は、図６に示すＮＭＯＳトランジスタＮＴ１１と同様の構成を有し、並列接続された２つの分割トランジスタで構成されている。同様に、ＮＭＯＳトランジスタＮＴ２２は、図６に示すＮＭＯＳトランジスタＮＴ１２と同様の構成を有し、並列接続された２つの分割トランジスタで構成されている。

次に、奇数カラム領域ＯＣＡ及び偶数カラム領域ＥＣＡにそれぞれ形成された比較器１２１ｂの各キャパシタ及び各ＮＭＯＳトランジスタの配置関係の一例について図１５を用いて説明する。図１５では、偶数カラム領域ＥＣＡ及び奇数カラム領域ＯＣＡはそれぞれ、紙面の都合で分割して図示されているが、実際には分割されずに直線状の一続きの領域である。

偶数カラム領域ＥＣＡにおいて、ＮＭＯＳトランジスタＮＴ１１及びＮＭＯＳトランジスタＮＴ１２は、単位画素Ｐ１（２ｉ）（ｉはｎ以下の奇数）と参照信号ＲＡＭＰ１とを比較するための差動対となる。また、偶数カラム領域ＥＣＡにおいて、ＮＭＯＳトランジスタＮＴ２１及びＮＭＯＳトランジスタＮ２２は、単位画素Ｐ１（２ｉ）（ｉはｎ以下の偶数）と参照信号ＲＡＭＰ２とを比較するための差動対となる。また、奇数カラム領域ＯＣＡにおいて、ＮＭＯＳトランジスタＮＴ１１及びＮＭＯＳトランジスタＮＴ１２は、単位画素Ｐ１（２ｉ－１）（ｉはｎ以下の奇数）と参照信号ＲＡＭＰ１とを比較するための差動対となる。さらに、奇数カラム領域ＯＣＡにおいて、ＮＭＯＳトランジスタＮＴ２１及びＮＭＯＳトランジスタＮＴ２２は、単位画素Ｐ１（２ｉ－１）（ｉはｎ以下の偶数）と参照信号ＲＡＭＰ２とを比較するための差動対となる。

偶数カラム領域ＥＣＡ及び奇数カラム領域ＯＣＡにおいて、ＮＭＯＳトランジスタＮＴ１１、ＮＭＯＳトランジスタＮＴ１２、キャパシタＣ１１、キャパシタＣ１２、キャパシタＣ１３、キャパシタＣ１４、スイッチＳＷ１３，ＳＷ１４及びスイッチ群ＳＷ１５の配置は、上記実施形態による撮像素子１での当該配置（図７参照）と同一であるため、説明は省略する。

図１５に示すように、偶数カラム領域ＥＣＡにおいて、分割トランジスタＮＴ１２ａが配置されていない側の分割トランジスタＮＴ１１ａの隣には、キャパシタＣ２２が配置されている。

偶数カラム領域ＥＣＡにおいて、分割トランジスタＮＴ１１ａが配置されていない側のキャパシタＣ２２の隣には、スイッチＳＷ２４を挟んでキャパシタＣ２３が配置されている。キャパシタＣ２３の分割容量である分割キャパシタＣ２３ａ～Ｃ２３ｅは、偶数カラム領域ＥＣＡの所定の範囲内に集約されている。より具体的に、キャパシタＣ２２及び分割キャパシタＣ２３ｅは、スイッチＳＷ２４を挟んで対向して配置されている。分割キャパシタＣ２３ｅ、分割キャパシタＣ２３ｄ、分割キャパシタＣ２３ｃ、分割キャパシタＣ２３ｂ及び分割キャパシタＣ２３ａは、キャパシタＣ２２が配置されている側からこの順に並んで配置されている。分割キャパシタＣ２３ｅ及び分割キャパシタＣ２３ｄの間には、スイッチＳＷ２５ｄが配置されている。分割キャパシタＣ２３ｄ及び分割キャパシタＣ２３ｃの間には、スイッチＳＷ２５ｃが配置されている。分割キャパシタＣ２３ｃ及び分割キャパシタＣ２３ｂの間には、スイッチＳＷ２５ｂが配置されている。分割キャパシタＣ２３ｂ及び分割キャパシタＣ２３ａの間には、スイッチＳＷ２５ａが配置されている。

偶数カラム領域ＥＣＡにおいて、分割キャパシタＣ２３ｂが配置されていない側の分割キャパシタＣ２３ａの隣には、スイッチＳＷ２３を挟んでキャパシタＣ２４の分割容量である分割キャパシタＣ２４ｊが配置されている。このように、分割キャパシタＣ２３ａ～Ｃ２３ｅ、スイッチＳＷ２５ａ～ＳＷ２５ｄ、スイッチＳＷ２４及びスイッチＳＷ２３を所定の範囲内に集約して配置することにより、配線の煩雑さや各素子間に生じる寄生容量の抑制が図られている。

偶数カラム領域ＥＣＡにおいて、分割キャパシタＣ２３ａが配置されていない側の分割キャパシタＣ２４ｊの隣には、キャパシタＣ２１が配置されている。より具体的に、キャパシタＣ２１の分割容量である分割キャパシタＣ２１ｄ、分割キャパシタＣ２１ｃ、分割キャパシタＣ２１ｂ及び分割キャパシタＣ２１ａは、分割キャパシタＣ２４ｊが配置されている側からこの順に並んで配置されている。

偶数カラム領域ＥＣＡにおいて、分割キャパシタＣ２１ｂが配置されていない側の分割キャパシタＣ２１ａの隣には、キャパシタＣ２４の分割容量であるキャパシタＣ２４の残部が配置されている。より具体的に、キャパシタＣ２４の残りの分割キャパシタＣ２４ｉ、分割キャパシタＣ２４ｈ、分割キャパシタＣ２４ｇ、分割キャパシタＣ２４ｆ、分割キャパシタＣ２４ｅ、分割キャパシタＣ２４ｄ、分割キャパシタＣ２４ｃ、分割キャパシタＣ２４ｂ及び分割キャパシタＣ２４ａは、分割キャパシタＣ２１ａが配置されている側からこの順に並んで配置されている。

偶数カラム領域ＥＣＡにおいて、分割キャパシタＣ２４ｂが配置されていない側の分割キャパシタＣ２４ａの隣には、ＮＭＯＳトランジスタＮＴ２１及びＮＭＯＳトランジスタＮＴ２２が配置されている。より具体的に、分割トランジスタＮＴ２１ｂ、分割トランジスタＮＴ２２ｂ、分割トランジスタＮＴ２２ａ及び分割トランジスタＮＴ２１ａは、分割キャパシタＣ２４ａが配置されている側からこの順に並んで配置されている。分割トランジスタＮＴ２１ａ及び分割トランジスタＮＴ２１ｂは、ＮＭＯＳトランジスタＮＴ２１を構成するトランジスタである。分割トランジスタＮＴ２２ａ及び分割トランジスタＮＴ２２ｂは、ＮＭＯＳトランジスタＮＴ２２を構成するトランジスタである。

このように、偶数カラム領域ＥＣＡにおいて、キャパシタＣ２１～Ｃ２４、スイッチＳＷ２３、スイッチ群ＳＷ２５、ＮＭＯＳトランジスタＮＴ２１及びＮＭＯＳトランジスタＮＴ２２は、例えば一直線上に配置されている。

図１５に示すように、奇数カラム領域ＯＣＡにおいて、分割トランジスタＮＴ１１ｂが配置されていない側の分割トランジスタＮＴ１１ａの隣には、キャパシタＣ２２が配置されている。

奇数カラム領域ＯＣＡにおいて、分割トランジスタＮＴ１１ａが配置されていない側のキャパシタＣ２２の隣には、スイッチＳＷ２４を挟んでキャパシタＣ２３が配置されている。キャパシタＣ２３の分割容量である分割キャパシタＣ２３ａ～Ｃ２３ｅは、奇数カラム領域ＯＣＡの所定の範囲内に集約されている。より具体的に、キャパシタＣ２２及び分割キャパシタＣ２３ｅは、スイッチＳＷ２４を挟んで対向して配置されている。分割キャパシタＣ２３ｅ、分割キャパシタＣ２３ｄ、分割キャパシタＣ２３ｃ、分割キャパシタＣ２３ｂ及び分割キャパシタＣ２３ａは、キャパシタＣ２２が配置されている側からこの順に並んで配置されている。分割キャパシタＣ２３ｅ及び分割キャパシタＣ２３ｄの間には、スイッチＳＷ２５ｄが配置されている。分割キャパシタＣ２３ｄ及び分割キャパシタＣ２３ｃの間には、スイッチＳＷ２５ｃが配置されている。分割キャパシタＣ２３ｃ及び分割キャパシタＣ２３ｂの間には、スイッチＳＷ２５ｂが配置されている。分割キャパシタＣ２３ｂ及び分割キャパシタＣ２３ａの間には、スイッチＳＷ２５ａが配置されている。

奇数カラム領域ＯＣＡにおいて、分割キャパシタＣ２３ｂが配置されていない側の分割キャパシタＣ２３ａの隣には、スイッチＳＷ２３を挟んでキャパシタＣ２４の分割容量の一部が配置されている。このように、分割キャパシタＣ２３ａ～Ｃ２３ｅ、スイッチＳＷ２５ａ～ＳＷ２５ｄ、スイッチＳＷ２４及びスイッチＳＷ２３を所定の範囲内に集約して配置することにより、配線の煩雑さや各素子間に生じる寄生容量の抑制が図られている。

より具体的に、奇数カラム領域ＯＣＡにおいて、キャパシタＣ２４の分割容量である分割キャパシタＣ２４ｊ、分割キャパシタＣ２４ｉ、分割キャパシタＣ２４ｈ及び分割キャパシタＣ２４ｇは、分割キャパシタＣ２３ａが配置されている側からこの順に並んで配置されている。

奇数カラム領域ＯＣＡにおいて、分割キャパシタＣ２４ｈが配置されていない側の分割キャパシタＣ２４ｇの隣には、キャパシタＣ２１が配置されている。より具体的に、キャパシタＣ２１の分割容量である分割キャパシタＣ２１ｄ、分割キャパシタＣ２１ｃ、分割キャパシタＣ２１ｂ及び分割キャパシタＣ２１ａは、分割キャパシタＣ２４ｇが配置されている側からこの順に並んで配置されている。

奇数カラム領域ＯＣＡにおいて、分割キャパシタＣ２１ｂが配置されていない側の分割キャパシタＣ２１ａの隣には、キャパシタＣ２４の残りの分割容量が配置されている。より具体的に、キャパシタＣ２４の残りの分割キャパシタＣ２４ｆ、分割キャパシタＣ２４ｅ、分割キャパシタＣ２４ｄ、分割キャパシタＣ２４ｃ、分割キャパシタＣ２４ｂ及び分割キャパシタＣ２４ａは、分割キャパシタＣ２１ａが配置されている側からこの順に並んで配置されている。

奇数カラム領域ＯＣＡにおいて、分割キャパシタＣ２４ｂが配置されていない側の分割キャパシタＣ２４ａの隣には、ＮＭＯＳトランジスタＮＴ２１及びＮＭＯＳトランジスタＮＴ２２が配置されている。より具体的に、分割トランジスタＮＴ２２ａ、分割トランジスタＮＴ２２ｂ、分割トランジスタＮＴ２１ｂ及び分割トランジスタＮＴ２１ａは、分割キャパシタＣ２４ａが配置されている側からこの順に並んで配置されている。分割トランジスタＮＴ２１ａ及び分割トランジスタＮＴ２１ｂは、ＮＭＯＳトランジスタＮＴ２１を構成するトランジスタである。分割トランジスタＮＴ２２ａ及び分割トランジスタＮＴ２２ｂは、ＮＭＯＳトランジスタＮＴ２２を構成するトランジスタである。

このように、奇数カラム領域ＯＣＡにおいて、キャパシタＣ２１～Ｃ２４、スイッチＳＷ２３、スイッチ群ＳＷ２５、ＮＭＯＳトランジスタＮＴ２１及びＮＭＯＳトランジスタＮＴ２２は、たとえば一直線上に配置されている。

図１５に示すように、偶数カラム領域ＥＣＡにおいて、分割キャパシタＣ２１ａ～Ｃ２１ｄの個数は４個であり、キャパシタＣ２２の個数は１個であり、分割キャパシタＣ２３ａ～Ｃ２３ｅの個数は５個であり、分割キャパシタＣ２４ａ～Ｃ２４ｊの個数は１０個である。したがって、偶数カラム領域ＥＣＡにおいて、分割キャパシタＣ２１ａ～Ｃ２１ｄ（第一分割容量の一例）、キャパシタＣ２２（第二容量の一例）、及び分割キャパシタＣ２３ａ～Ｃ２３ｅ（第三分割容量の一例）の合計数（１０個）は、分割キャパシタＣ２４ａ～Ｃ２４ｊ（第四分割容量の一例）の総数と同じである。

また、奇数カラム領域ＯＣＡにおいて、分割キャパシタＣ２１ａ～Ｃ２１ｄの個数は４個であり、キャパシタＣ２２の個数は１個であり、分割キャパシタＣ２３ａ～Ｃ２３ｅの個数は５個であり、分割キャパシタＣ２４ａ～Ｃ２４ｊの個数は１０個である。したがって、奇数カラム領域ＯＣＡにおいて、分割キャパシタＣ２１ａ～Ｃ２１ｄ（第五分割容量の一例）、キャパシタＣ２２（第六容量の一例）、及び分割キャパシタＣ２３ａ～Ｃ２３ｅ（第六分割容量の一例）の合計数（１０個）は、分割キャパシタＣ２４ａ～Ｃ２４ｊ（第八容量の一例）の総数と同じである。

偶数カラム領域ＥＣＡにおける分割キャパシタＣ２１ａ～Ｃ２１ｄ、キャパシタＣ２２、分割キャパシタＣ２３ａ～Ｃ２３ｅ及び分割キャパシタＣ２４ａ～Ｃ２４ｊの合計数（２０個）は、奇数カラム領域ＯＣＡにおける分割キャパシタＣ２１ａ～Ｃ２１ｄ、キャパシタＣ２２、分割キャパシタＣ２３ａ～Ｃ２３ｅ及び分割キャパシタＣ２４ａ～Ｃ２４ｊの合計数（２０個）と同じである。

偶数カラム領域ＥＣＡにおける分割キャパシタＣ２１ａ～Ｃ２１ｄのそれぞれ、キャパシタＣ２２、分割キャパシタＣ２３ａ～Ｃ２３ｅのそれぞれ及び分割キャパシタＣ２４ａ～Ｃ２４ｊのそれぞれ、奇数カラム領域ＯＣＡにおける分割キャパシタＣ２１ａ～Ｃ２１ｄのそれぞれ、キャパシタＣ２２、分割キャパシタＣ２３ａ～Ｃ２３ｅのそれぞれ及び分割キャパシタＣ２４ａ～Ｃ２４ｊのそれぞれは、互いに同じ容量値を有している。

このように、差動アンプ２１２の差動対を構成するＮＭＯＳトランジスタＮＴ２１及びＮＭＯＳトランジスタＮＴ２２に接続される入力容量が同じ個数のキャパシタに分割されている。これにより、差動アンプ２１２の差動対に接続される容量のバランスが確保されている。また、電源ＶＤＤ１の変動が差動アンプ２１２の差動対に均等に影響させることができる。これにより、電源電圧変動除去比の向上が図られている。さらに、比較器１２１ｂに設けられたスイッチＳＷ２１及びスイッチＳＷ２２で生じるリーク電流に基づく電圧変動がＮＭＯＳトランジスタＮＴ２１及びＮＭＯＳトランジスタＮＴ２２で同一にすることができる。これにより、本変形例による撮像素子は、比較器１２１ｂの比較動作に当該リーク電流が影響することを防止できる。

ＮＭＯＳトランジスタＮＴ１１及びＮＭＯＳトランジスタＮＴ１２によって構成される差動アンプ２１２の差動対についても、ＮＭＯＳトランジスタＮＴ２１及びＮＭＯＳトランジスタＮＴ２２によって構成される差動対と同様の作用・効果を奏する。

本変形例による撮像素子が形成される半導体チップの大きさの制限より、偶数カラム領域ＥＣＡ及び奇数カラム領域ＯＣＡは、互いに隣接して設けられる。このため、偶数カラム領域ＥＣＡに形成される各素子と、奇数カラム領域ＯＣＡに形成される各素子との間には、寄生容量が生じる。

キャパシタＣ１１、キャパシタＣ１２、キャパシタＣ１３、キャパシタＣ１４及びＮＭＯＳトランジスタＮＴ１１，ＮＴ１２について、偶数カラム領域ＥＣＡ及び奇数カラム領域ＯＣＡ間に生じる寄生容量は、上記実施形態による撮像素子１と同様である（図７参照）。このため、当該寄生容量については詳細な説明は省略する。

図１５に示すように、偶数カラム領域ＥＣＡの分割トランジスタＮＴ２１ａのゲートと、奇数カラム領域ＯＣＡの分割トランジスタＮＴ２１ａのゲートとの間には、寄生容量Ｃｐ３１が生じている。偶数カラム領域ＥＣＡの分割トランジスタＮＴ２２ａのゲートと、奇数カラム領域ＯＣＡの分割トランジスタＮＴ２１ｂのゲートとの間には、寄生容量Ｃｐ３２が生じている。偶数カラム領域ＥＣＡの分割トランジスタＮＴ２２ｂのゲートと、奇数カラム領域ＯＣＡの分割トランジスタＮＴ２２ｂのゲートとの間には、寄生容量Ｃｐ３３が生じている。偶数カラム領域ＥＣＡの分割トランジスタＮＴ２１ｂのゲートと、奇数カラム領域ＯＣＡの分割トランジスタＮＴ２２ａのゲートとの間には、寄生容量Ｃｐ３４が生じている。

偶数カラム領域ＥＣＡの分割キャパシタＣ２４ａと、奇数カラム領域ＯＣＡの分割キャパシタＣ２４ａとの間には、寄生容量Ｃｐ３５が生じている。偶数カラム領域ＥＣＡの分割キャパシタＣ２４ｂと、奇数カラム領域ＯＣＡの分割キャパシタＣ２４ｂとの間には、寄生容量Ｃｐ３６が生じている。偶数カラム領域ＥＣＡの分割キャパシタＣ２４ｃと、奇数カラム領域ＯＣＡの分割キャパシタＣ２４ｃとの間には、寄生容量Ｃｐ３７が生じている。偶数カラム領域ＥＣＡの分割キャパシタＣ２４ｄと、奇数カラム領域ＯＣＡの分割キャパシタＣ２４ｄとの間には、寄生容量Ｃｐ３８が生じている。偶数カラム領域ＥＣＡの分割キャパシタＣ２４ｅと、奇数カラム領域ＯＣＡの分割キャパシタＣ２４ｅとの間には、寄生容量Ｃｐ３９が生じている。偶数カラム領域ＥＣＡの分割キャパシタＣ２４ｆと、奇数カラム領域ＯＣＡの分割キャパシタＣ２４ｆとの間には、寄生容量Ｃｐ４０が生じている。

偶数カラム領域ＥＣＡの分割キャパシタＣ２４ｇと、奇数カラム領域ＯＣＡの分割キャパシタＣ２１ａとの間には、寄生容量Ｃｐ４１が生じている。偶数カラム領域ＥＣＡの分割キャパシタＣ２４ｈと、奇数カラム領域ＯＣＡの分割キャパシタＣ２１ｂとの間には、寄生容量Ｃｐ４２が生じている。偶数カラム領域ＥＣＡの分割キャパシタＣ２４ｉと、奇数カラム領域ＯＣＡの分割キャパシタＣ２１ｃとの間には、寄生容量Ｃｐ４３が生じている。偶数カラム領域ＥＣＡの分割キャパシタＣ２１ａと、奇数カラム領域ＯＣＡの分割キャパシタＣ２１ｄとの間には、寄生容量Ｃｐ４４が生じている。

偶数カラム領域ＥＣＡの分割キャパシタＣ２１ｂと、奇数カラム領域ＯＣＡの分割キャパシタＣ２４ｇとの間には、寄生容量Ｃｐ４５が生じている。偶数カラム領域ＥＣＡの分割キャパシタＣ２１ｃと、奇数カラム領域ＯＣＡの分割キャパシタＣ２４ｈとの間には、寄生容量Ｃｐ４６が生じている。偶数カラム領域ＥＣＡの分割キャパシタＣ２１ｄと、奇数カラム領域ＯＣＡの分割キャパシタＣ２４ｉとの間には、寄生容量Ｃｐ４７が生じている。偶数カラム領域ＥＣＡの分割キャパシタＣ２４ｊと、奇数カラム領域ＯＣＡの分割キャパシタＣ２４ｊとの間には、寄生容量Ｃｐ４８が生じている。

偶数カラム領域ＥＣＡの分割キャパシタＣ２３ａと、奇数カラム領域ＯＣＡの分割キャパシタＣ２３ａとの間には、寄生容量Ｃｐ４９が生じている。偶数カラム領域ＥＣＡの分割キャパシタＣ２３ｂと、奇数カラム領域ＯＣＡの分割キャパシタＣ２３ｂとの間には、寄生容量Ｃｐ５０が生じている。偶数カラム領域ＥＣＡの分割キャパシタＣ２３ｃと、奇数カラム領域ＯＣＡの分割キャパシタＣ２３ｃとの間には、寄生容量Ｃｐ５１が生じている。偶数カラム領域ＥＣＡの分割キャパシタＣ２３ｄと、奇数カラム領域ＯＣＡの分割キャパシタＣ２３ｄとの間には、寄生容量Ｃｐ５２が生じている。偶数カラム領域ＥＣＡの分割キャパシタＣ２３ｅと、奇数カラム領域ＯＣＡの分割キャパシタＣ２３ｅとの間には、寄生容量Ｃｐ５３が生じている。偶数カラム領域ＥＣＡのキャパシタＣ２２、奇数カラム領域ＯＣＡのキャパシタＣ２２との間には、寄生容量Ｃｐ５４が生じている。

本変形例による撮像素子は、差動アンプ２１２に２つの差動対を有しているが、いずれの差動対についても、容量の配置を偶数カラム領域ＥＣＡと奇数カラム領域ＯＣＡとで異ならせている。切替容量として機能するキャパシタＣ１３の全部又は一部が画素信号ＶＳＬ１及び参照信号ＲＡＭＰ１に対する入力容量としてどのよう付加されたとしても、差動アンプ２１２の一方の差動対に対して、隣の画素信号ＶＳＬ１の大振幅アグレッサーの干渉のアンバランスの絶対値が突出して大きくならないようになっている。同様に、切替容量として機能するキャパシタＣ２３の全部又は一部が画素信号ＶＳＬ２及び参照信号ＲＡＭＰ２に対する入力容量としてどのよう付加されたとしても、差動アンプ２１２の他方の差動対に対して、隣の画素信号ＶＳＬ２の大振幅アグレッサーの干渉のアンバランスの絶対値が突出して大きくならないようになっている。

より具体的には、奇数カラム領域ＯＣＡにおける分割キャパシタＣ２１ａ～Ｃ２１ｄ（第五分割容量の一例）は、偶数カラム領域ＥＣＡにおける分割キャパシタＣ２１ａ～Ｃ２１ｄ（第一分割容量の一例）に対向する個数と、偶数カラム領域ＥＣＡにおける分割キャパシタＣ２４ａ～Ｃ２４ｊ（第四分割容量の一例）に対向する個数とが異ならせて配置されている。図１５に示す構成例では、奇数カラム領域ＯＣＡにおける分割キャパシタＣ２１ａ～Ｃ２１ｄのうちの３個の分割キャパシタＣ２１ａ～Ｃ２１ｃが、偶数カラム領域ＥＣＡにおいてＮＭＯＳトランジスタＮＴ２２に接続された分割キャパシタＣ２４ｇ～Ｃ２４ｉに対向して配置されている。また、奇数カラム領域ＯＣＡにおける分割キャパシタＣ２１ａ～Ｃ２１ｄのうちの１個の分割キャパシタＣ２１ｄが、偶数カラム領域ＥＣＡにおいてＮＭＯＳトランジスタＮＴ２１に接続された分割キャパシタＣ２１ａに対向して配置されている。

分割キャパシタＣ２１ａ～Ｃ２１ｄ、キャパシタＣ２２及び分割キャパシタＣ２３ａ～Ｃ２３ｅは、並列に接続されている。また、分割キャパシタＣ２４ａ～Ｃ２４ｊは、並列に接続されている。このため、分割キャパシタ同士が対向する個数は、当該分割キャパシタで構成されるキャパシタ同士が対向する面積として見ることもできる。したがって、奇数カラム領域ＯＣＡのキャパシタＣ２１（第五容量の一例）は、偶数カラム領域ＥＣＡのキャパシタＣ２１（第一容量の一例）とキャパシタＣ２４（第四容量の一例）に異なる面積で対向して配置されている。

奇数カラム領域ＯＣＡの分割キャパシタＣ１１ａ～Ｃ１１ｄについては、上記実施形態における奇数カラム領域ＯＣＡの分割キャパシタＣ１１ａ～Ｃ１１ｄと同様に、偶数カラム領域ＥＣＡのＮＭＯＳトランジスタＮＴ１２に接続された分割キャパシタＣ１４ｇ～Ｃ１４ｉとＮＭＯＳトランジスタＮＴ１１に接続された分割キャパシタＣ１１ａに対向して配置されている。

したがって、詳細な説明は省略するが、本変形例による撮像素子は、隣り合う偶数カラム領域ＥＣＡのＡＤＣ１０５ｉ（ｉはｎ以下の偶数）と奇数カラム領域ＯＣＡのＡＤＣ１０５ｉ（ｉはｎ以下の奇数）とのクロストークを低減できる。より具体的には、偶数カラム領域ＥＣＡのＡＤＣ１０５（２ｉ）（ｉはｎ以下の奇数）と奇数カラム領域ＯＣＡのＡＤＣ１０５（２ｉ－１）（ｉはｎ以下の奇数）とのＮＭＯＳトランジスタＮＴ１１，ＮＴ１２の差動対におけるクロストークが低減される。また、偶数カラム領域ＥＣＡのＡＤＣ１０５（２ｉ）（ｉはｎ以下の偶数）と奇数カラム領域ＯＣＡのＡＤＣ１０５（２ｉ－１）（ｉはｎ以下の偶数）とのＮＭＯＳトランジスタＮＴ２１，ＮＴ２２の差動対におけるクロストークが低減される。

＜撮像素子を半導体チップで構成する場合の構成例＞
次に、撮像素子を半導体チップで構成する場合の構成例について図１６及び図１７を用いて説明する。
図１６に示すように、１つのベアチップで撮像素子を構成する場合には、例えば１つのベアチップ２０上に、画素部１０１が形成される。画素部１０１の周囲に、ＡＤＣ群１２、タイミング制御回路１０２、垂直走査回路１０３、ＤＡＣ１０４及び水平転送走査回路１０６などの画素部１０１以外の回路が含まれる回路ブロック３０１，３０２，３０３が形成される。

図１７に示すように、上下に積層される２つのベアチップによって積層型の撮像素子を構成する場合には、２つのベアチップのうちの上側に積層される上チップ２１に画素部１０１が形成される。また、下側に積層される下チップ２２には、ＡＤＣ群１２、タイミング制御回路１０２、垂直走査回路１０３、ＤＡＣ１０４及び水平転送走査回路１０６などの画素部１０１以外の回路が含まれる回路ブロック３０４が形成される。比較器１２１を含むＡＤＣ１０５は、下チップ２２に設けられた回路ブロック３０４に形成される。なお、比較器１２１やＡＤＣ１０５は、上チップ２１に形成されてもよい。

図１７に示すように、積層型の撮像素子が形成される場合、すなわち、画素部１０１が形成される上チップ２１と、回路ブロック３０４が形成される下チップ２２とで構成する場合には、下チップ２２を上チップ２１と同一サイズに構成することが要求されることがある。

画素部１０１が形成される上チップ２１は、図１６に示す１つのベアチップ２０上に形成される画素部１０１と同程度のサイズに構成することができる。下チップ２２を、上チップ２１と同一サイズに構成する場合には、図１６に示す回路ブロック３０１～３０３に含められる回路の全てを、上チップ２１と同一サイズに構成される下チップ２２に回路ブロック３０４として形成する必要がある。

そのため、回路ブロック３０４に含められるＡＤＣ群１２等の回路には、さらなる小型化が要求される。例えば、ＡＤＣ１０５については、隣接する列の間の距離（カラムピッチ）が、図１６に示す撮像素子を１つのベアチップ２０で構成する場合よりも短くすることが要請される。

このような場合であっても、奇数カラム領域ＯＣＡのキャパシタＣ１１を、偶数カラム領域ＥＣＡのキャパシタＣ１１及びキャパシタＣ１４に異なる面積で対向して配置することにより、ＡＤＣ１０５におけるクロストークの低減を図ることができる。

本技術は、上記実施形態によらず、種々の変形が可能である。
上記実施形態では、偶数カラム領域ＥＣＡ及び奇数カラム領域ＯＣＡのそれぞれのキャパシタＣ１１は、分割キャパシタの１個分だけずらして配置されているが、本技術はこれに限られない。偶数カラム領域ＥＣＡ及び奇数カラム領域ＯＣＡのそれぞれのキャパシタＣ１１をどの程度ずらして配置するのかは、ＡＤＣの要求仕様等で決まる各部分の容量値や容量数によって異なる。

本開示に係る技術は、以上のような固体撮像装置に適用することができる。

なお、本技術の実施形態は、上述した実施形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。また、本明細書に記載された効果はあくまでも例示であって限定されるものでは無く、また他の効果があってもよい。

例えば、本技術は以下のような構成も取ることができる。

（１）
光電変換素子を有する第一画素に接続された第一信号線に接続されて第一領域に配置された第一容量と、
前記第一領域に配置されて参照信号を生成する参照信号生成部に接続された第二容量と、
前記第一領域に配置されて前記第一容量及び前記第二容量に接続可能に設けられた第三容量と、
前記第一領域に配置されて基準電位の供給部に接続された第四容量と、
前記第一領域に配置されて前記第一容量、前記第二容量及び前記第三容量が接続された一方の入力部、並びに前記第四容量が接続された他方の入力部を有する第一差動アンプと、
光電変換素子を有する第二画素に接続された第二信号線に接続され、前記第一容量と前記第四容量に異なる面積で対向して前記第一領域に隣り合う第二領域に配置された第五容量と、
前記第二領域に配置されて前記参照信号生成部に接続された第六容量と、
前記第二領域に配置されて前記第五容量及び前記第六容量に接続可能に設けられた第七容量と、
前記第二領域に配置されて前記基準電位が供給される第八容量と、
前記第二領域に配置されて前記第五容量、前記第六容量及び前記第七容量が接続された一方の入力部、並びに前記第八容量が接続された他方の入力部を有する第二差動アンプと
を備える撮像素子。
（２）
前記第一容量、前記第三容量、前記第四容量、前記第五容量、第七容量及び前記第八容量はそれぞれ、分割された複数の分割容量を有し、
前記第五容量の前記分割容量である第五分割容量は、前記第一容量の前記分割容量である第一分割容量に対向する個数と、前記第四容量の前記分割容量である第四分割容量に対向する個数とが異ならせて配置されている
前記（１）に記載の撮像素子。
（３）
前記第三容量の前記分割容量である第三分割容量は、前記第一領域の所定の範囲内に集約されており、
前記第七容量の前記分割容量である第七分割容量は、前記第二領域の所定の範囲内に集約されており、
複数の前記第三分割容量及び複数の前記第七分割容量は、１対１の関係で対向して配置されている
前記（２）に記載の撮像素子。
（４）
前記第一容量と前記第三容量との接続及び切断を切り替える第一切替素子と、
前記第二容量と前記第三容量との接続及び切断を切り替える第二切替素子と、
隣り合う２つの前記第三分割容量の接続及び切断を切り替える第三切替素子と、
前記第五容量と前記第七容量との接続及び切断を切り替える第五切替素子と、
前記第六容量と前記第七容量との接続及び切断を切り替える第六切替素子と、
隣り合う２つの前記第七分割容量の接続及び切断を切り替える第七切替素子と
を備える前記（３）に記載の撮像素子。
（５）
前記第一分割容量、前記第二容量、及び前記第三分割容量の合計数は、前記第四容量の分割容量である第四分割容量の総数と同じであり、
前記第五分割容量、前記第六容量、及び前記第七分割容量の合計数は、前記第八容量の分割容量である第八分割容量の総数と同じであり、
前記第一分割容量、前記第二容量、前記第三分割容量及び前記第四分割容量の合計数は、前記第五分割容量、前記第六容量、前記第七分割容量及び前記第八分割容量の合計数と同じである
前記（４）に記載の撮像素子。
（６）
複数の前記第一分割容量のそれぞれ、前記第二容量、複数の前記第三分割容量のそれぞれ、複数の前記第四分割容量のそれぞれ、複数の前記第五分割容量のそれぞれ、前記第六容量、複数の前記第七分割容量のそれぞれ、及び複数の前記第八分割容量のそれぞれは、互いに同じ容量値を有する
前記（５）に記載の撮像素子。
（７）
複数の前記第一分割容量のそれぞれは、前記第一信号線に接続された一方の電極と、前記第一差動アンプの前記一方の入力部に接続された他方の電極とを有し、
前記第二容量は、前記参照信号生成部に接続された一方の電極と、前記第一差動アンプの前記一方の入力部に接続された他方の電極とを有し、
複数の前記第三分割容量のそれぞれは、前記第三切替素子に接続された一方の電極と、前記第一差動アンプの前記一方の入力部に接続された他方の電極とを有し、
複数の前記第四分割容量のそれぞれは、前記基準電位の供給部に接続された一方の電極と、前記第一差動アンプの前記他方の入力部に接続された他方の電極とを有し、
複数の前記第五分割容量のそれぞれは、前記第二信号線に接続された一方の電極と、前記第二差動アンプの前記一方の入力部に接続された他方の電極とを有し、
前記第六容量は、前記参照信号生成部に接続された一方の電極と、前記第二差動アンプの前記一方の入力部に接続された他方の電極とを有し、
複数の前記第七分割容量のそれぞれは、前記第七切替素子に接続された一方の電極と、前記第二差動アンプの前記一方の入力部に接続された他方の電極とを有し、
複数の前記第八分割容量のそれぞれは、前記基準電位の供給部に接続された一方の電極と、前記第二差動アンプの前記他方の入力部に接続された他方の電極とを有する
上記（５）又は（６）に記載の撮像素子。

１ 撮像素子
４ 信号処理部
５ 出力部
６ 制御部
１２ ＡＤＣ群
２０ ベアチップ
２１ 上チップ
２２ 下チップ
１００ デジタルカメラ
１０１ 画素部
１０２ タイミング制御回路
１０３ 垂直走査回路
１０６ 水平転送走査回路
１０７ アンプ回路
１０８ 信号処理回路
１０９ 画素駆動線
１１０ 垂直信号線
１１１ 水平転送線
１２１，１２１ａ，１２１ｂ 比較器
１２２ カウンタ
１２３ ラッチ
１５１ フォトダイオード
１５２ 転送トランジスタ
１５４ 増幅トランジスタ
１５５ 選択トランジスタ
１５６ リセットトランジスタ
１５７ 定電流源
２０１，２１１，２１２ 差動アンプ
３０１，３０２，３０３，３０４ 回路ブロック
Ｃ１１～Ｃ１５，Ｃ２１～Ｃ２５ キャパシタ
Ｃ１１ａ～Ｃ１１ｄ，Ｃ１３ａ～Ｃ１３ｅ，Ｃ１４ａ～Ｃ１４ｊ，Ｃ２１ａ～Ｃ２１ｄ，Ｃ２３ａ～Ｃ２３ｅ，Ｃ２４ａ～Ｃ２４ｊ 分割キャパシタ
Ｃｐ１～Ｃｏ２４，Ｃｐ３４～Ｃｏ５４ 寄生容量
ＮＴ１１，ＮＴ１２，ＮＴ１３，ＮＴ２１，ＮＴ２２，ＮＴ２３，ＴＮ２１，ＮＴ３２ ＮＭＯＳトランジスタ
ＮＴ１１ａ，ＮＴ１１ｂ，ＮＴ１２ａ，ＮＴ１２ｂ，ＮＴ２１ａ，ＮＴ２１ｂ 分割トランジスタ，ＮＴ２２ａ，ＮＴ２２ｂ 分割トランジスタ
ＯＣＡ 奇数カラム領域
Ｐ 単位画素
ＰＴ１１，ＰＴ１２，ＰＴ３１，ＰＴ３２，ＰＴ３３ ＰＭＯＳトランジスタ
ＲＡＭＰ，ＲＡＭＰ１，ＲＡＭＰ２ 参照信号
ＳＷ１１～ＳＷ１４，ＳＷ１３ａ～ＳＷ１３ｄ，ＳＷ１５ａ～ＳＷ１５ｅ，ＳＷ１７，ＳＷ１８，ＳＷ２１～ＳＷ２４，ＳＷ２３ａ～ＳＷ２３ｄ，ＳＷ２５ａ～ＳＷ２５ｅ、ＳＷ２７，ＳＷ２８ スイッチ
ＳＷ１５，ＳＷ２５ スイッチ群
ＶＳＬ，ＶＳＬ１，ＶＳＬ２ 画素信号

Claims (7)

1. 光電変換素子を有する第一画素に接続された第一信号線に接続されて第一領域に配置された第一容量と、
   前記第一領域に配置されて参照信号を生成する参照信号生成部に接続された第二容量と、
   前記第一領域に配置されて前記第一容量及び前記第二容量に接続可能に設けられた第三容量と、
   前記第一領域に配置されて基準電位の供給部に接続された第四容量と、
   前記第一領域に配置されて前記第一容量、前記第二容量及び前記第三容量が接続された一方の入力部、並びに前記第四容量が接続された他方の入力部を有する第一差動アンプと、
   光電変換素子を有する第二画素に接続された第二信号線に接続され、前記第一容量と前記第四容量に異なる面積で対向して前記第一領域に隣り合う第二領域に配置された第五容量と、
   前記第二領域に配置されて前記参照信号生成部に接続された第六容量と、
   前記第二領域に配置されて前記第五容量及び前記第六容量に接続可能に設けられた第七容量と、
   前記第二領域に配置されて前記基準電位が供給される第八容量と、
   前記第二領域に配置されて前記第五容量、前記第六容量及び前記第七容量が接続された一方の入力部、並びに前記第八容量が接続された他方の入力部を有する第二差動アンプと
   を備える撮像素子。
2. 前記第一容量、前記第三容量、前記第四容量、前記第五容量、第七容量及び前記第八容量はそれぞれ、分割された複数の分割容量を有し、
   前記第五容量の前記分割容量である第五分割容量は、前記第一容量の前記分割容量である第一分割容量に対向する個数と、前記第四容量の前記分割容量である第四分割容量に対向する個数とが異ならせて配置されている
   請求項１に記載の撮像素子。
3. 前記第三容量の前記分割容量である第三分割容量は、前記第一領域の所定の範囲内に集約されており、
   前記第七容量の前記分割容量である第七分割容量は、前記第二領域の所定の範囲内に集約されており、
   複数の前記第三分割容量及び複数の前記第七分割容量は、１対１の関係で対向して配置されている
   請求項２に記載の撮像素子。
4. 前記第一容量と前記第三容量との接続及び切断を切り替える第一切替素子と、
   前記第二容量と前記第三容量との接続及び切断を切り替える第二切替素子と、
   隣り合う２つの前記第三分割容量の接続及び切断を切り替える第三切替素子と、
   前記第五容量と前記第七容量との接続及び切断を切り替える第五切替素子と、
   前記第六容量と前記第七容量との接続及び切断を切り替える第六切替素子と、
   隣り合う２つの前記第七分割容量の接続及び切断を切り替える第七切替素子と
   を備える請求項３に記載の撮像素子。
5. 前記第一分割容量、前記第二容量、及び前記第三分割容量の合計数は、前記第四容量の分割容量である第四分割容量の総数と同じであり、
   前記第五分割容量、前記第六容量、及び前記第七分割容量の合計数は、前記第八容量の分割容量である第八分割容量の総数と同じであり、
   前記第一分割容量、前記第二容量、前記第三分割容量及び前記第四分割容量の合計数は、前記第五分割容量、前記第六容量、前記第七分割容量及び前記第八分割容量の合計数と同じである
   請求項４に記載の撮像素子。
6. 複数の前記第一分割容量のそれぞれ、前記第二容量、複数の前記第三分割容量のそれぞれ、複数の前記第四分割容量のそれぞれ、複数の前記第五分割容量のそれぞれ、前記第六容量、複数の前記第七分割容量のそれぞれ、及び複数の前記第八分割容量のそれぞれは、互いに同じ容量値を有する
   請求項５に記載の撮像素子。
7. 複数の前記第一分割容量のそれぞれは、前記第一信号線に接続された一方の電極と、前記第一差動アンプの前記一方の入力部に接続された他方の電極とを有し、
   前記第二容量は、前記参照信号生成部に接続された一方の電極と、前記第一差動アンプの前記一方の入力部に接続された他方の電極とを有し、
   複数の前記第三分割容量のそれぞれは、前記第三切替素子に接続された一方の電極と、前記第一差動アンプの前記一方の入力部に接続された他方の電極とを有し、
   複数の前記第四分割容量のそれぞれは、前記基準電位の供給部に接続された一方の電極と、前記第一差動アンプの前記他方の入力部に接続された他方の電極とを有し、
   複数の前記第五分割容量のそれぞれは、前記第二信号線に接続された一方の電極と、前記第二差動アンプの前記一方の入力部に接続された他方の電極とを有し、
   前記第六容量は、前記参照信号生成部に接続された一方の電極と、前記第二差動アンプの前記一方の入力部に接続された他方の電極とを有し、
   複数の前記第七分割容量のそれぞれは、前記第七切替素子に接続された一方の電極と、前記第二差動アンプの前記一方の入力部に接続された他方の電極とを有し、
   複数の前記第八分割容量のそれぞれは、前記基準電位の供給部に接続された一方の電極と、前記第二差動アンプの前記他方の入力部に接続された他方の電極とを有する
   請求項５に記載の撮像素子。

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