JP2013240006A - Ａｄｃ内蔵型ｃｍｏｓイメージセンサ - Google Patents

Abstract

【課題】ＡＤＣ内蔵型ＣＭＯＳイメージセンサの性能評価を容易にする。
【解決手段】ＡＤＣ内蔵型ＣＭＯＳイメージセンサ１は、画素アレイ３と、ＡＤ変換部群５Ａと、テスト用回路部５Ｂと、入力端子６とを含む。画素アレイ３において、各画素セルが、受光した光を光電変換によりアナログ信号に変換する。ＡＤＣ内蔵型ＣＭＯＳイメージセンサ１において、各画素セルに対応する位置には、各画素セルが出力するアナログ信号をデジタル信号に変換するためのＡＤ変換部５が備わる。これら複数のＡＤ変換部５に隣接して、１以上のテスト用回路５Ｃが配置される。ＡＤＣ内蔵型ＣＭＯＳイメージセンサ１は、入力端子６を介して外部からテスト用のアナログ信号を受け付けて、受け付けたテスト用のアナログ信号を、ＡＤ変換部５とテスト用回路５Ｃのうち、テスト用回路５Ｃに対してのみ入力する。
【選択図】図２

Description

本発明は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサに関し、特に、ＡＤＣ（analog to digital converter）内蔵型ＣＭＯＳイメージセンサをテストするための技術に関する。

固体撮像装置は、例えば、レンズと、ＣＭＯＳイメージセンサと、ＰＧＡ（programmable gain amplifier）と、ＡＤＣと、画像処理用ＬＳＩ（Large Scale Integration）等を備えて構成される。ＣＭＯＳイメージセンサは、各画素に対応してフォトダイオードとアンプとを備える。固体撮像装置は、光をレンズで集光する。集光された光は、フォトダイオードが電気信号に変換する（光電変換）。ＣＭＯＳイメージセンサは、光電変換された電気信号を、制御信号に従って画素単位で出力する。

ＰＧＡは、フォトダイオードから出力される電気信号を、レジスタに設定された倍率に従って増幅する。ＡＤＣは、ＰＧＡが増幅した電気信号をＡ／Ｄ（analog to digital）変換し、変換後のデジタル値を出力する。

ＣＭＯＳイメージセンサは、製造時等に性能や品質のテストがなされる。性能評価の技術は様々あり、例えば、特開２０１０−１９３１１３号公報（下記の特許文献１）は、制御回路のＤＡ変換回路のテストにおいて、新たなＡＤ変換回路の追加を行わずにテストを行う技術を開示する。特開２００９−２７８２３６号公報（下記の特許文献２）は、イメージセンサにおいて、画素アレイの面積が非常に大きく垂直信号線の負荷の影響が無視できない場合に、テスト信号を精度の高い信号としてＡＤＣに与えるための技術を開示する。

また、近年では、ＣＭＯＳイメージセンサのさらなる高画素数化が求められている。この要請に応えるためには、画素サイズ縮小に伴い、内蔵されるＡＤＣ回路の小型化が必要となる。ＡＤＣ回路を内蔵するＣＭＯＳイメージセンサにおいて、ＡＤＣ回路は、ＰＧＡの後段に配置される。ＣＭＯＳイメージセンサは、各画素の電気信号を、予め設定されたゲインでＰＧＡにより増幅し、増幅後の信号を、ＡＤＣ回路によりデジタル値に変換して外部へ出力する。

特開２０１０−１９３１１３号公報 特開２００９−２７８２３６号公報

しかし、ＡＤＣ内蔵型ＣＭＯＳイメージセンサのＡＤＣ回路は、小型化を求められているため、テスト用に素子等を追加することが困難である。そのため、ＡＤＣ内蔵型ＣＭＯＳイメージセンサのテスト時に、不具合を検知すると、その原因の分析が困難となる。例えば、不具合の原因が、画素アレイの部分と、ＡＤＣの部分とのどちらに基づくものか、あるいは両者の影響がそれぞれどの程度であるか、などの判断が困難となる。その結果、不具合の原因の解析のために設計や試作を繰り返す必要があり、コストが増加し、開発期間が長期化するという問題がある。

このように、ＡＤＣ内蔵型ＣＭＯＳイメージセンサは、ＡＤＣのみの動作確認や、ＡＤＣのみの性能評価が困難であるため、ＡＤＣ内蔵型ＣＭＯＳイメージセンサのＡＤ変換部の性能評価を容易にする技術が必要とされている。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態に従うＡＤＣ内蔵型ＣＭＯＳイメージセンサは、テスト用のＡＤ変換回路を有し、テスト用のアナログ信号を入力可能に構成される。

上記一実施の形態によれば、ＡＤＣ内蔵型ＣＭＯＳイメージセンサのＡＤ変換部の性能評価を容易にすることができる。

関連技術におけるＣＭＯＳイメージセンサ９０の構成を示すブロック図である。 実施の形態１のＣＭＯＳイメージセンサ１の構成を示す図である。 ＡＤ変換部群５Ａおよびテスト用回路部５Ｂの構成の詳細を示す図である。 実施の形態２における、ＡＤ変換部群５Ａおよびテスト用回路部５Ｂの構成の詳細を示す図である。 ＰＧＡ１９において、入力容量のレイアウト配置を縦方向に複数、隣接させた例を示す図である。 ＰＧＡ１９において、入力容量のレイアウト配置を縦および横方向に複数、隣接させた例を示す図である。 ＰＧＡ１９において、入力容量のレイアウト配置を縦および横方向にマトリックス状に複数、配置した例を示す図である。 ＡＤＣ回路にテスト用のアナログ信号を直接入力する場合の構成を示す図である。 テスト用回路部５Ｂにおいて、ＰＧＡ回路のみを評価する場合のＣＭＯＳイメージセンサ９の構成を示す図である。 実施の形態３におけるテスト用回路部５Ｂの詳細な構成を示す図である。 実施の形態３におけるテスト用回路部５Ｂの詳細な構成を示す図である。

以下、図面を参照しつつ、本発明の実施の形態について説明する。以下の説明では、同一の部品には同一の符号を付してある。それらの名称および機能も同じである。したがって、それらについての詳細な説明は繰り返さない。

＜関連技術＞
まず、本実施形態と対比するため、関連技術におけるＡＤＣ内蔵型ＣＭＯＳイメージセンサの構成について、説明する。

図１は、関連技術におけるＣＭＯＳイメージセンサ９０の構成を示すブロック図である。

図１に示すように、関連技術におけるＣＭＯＳイメージセンサ９０は、制御回路２と、画素アレイ３と、ＡＤ変換部群９５Ａと、出力端子９８とを含む。

画素アレイ３は、複数の画素セル列４Ａを含む。各画素セルは、ＣＭＯＳ型の受光素子からなり、受光した光を、光電変換によりアナログ信号に変換する。

制御回路２は、行選択回路等を含み、各画素セルからＡＤ変換部群９５Ａへのアナログ信号の出力を制御する。

ＡＤ変換部群９５Ａは、図１に示すように、ＡＤ変換部９５Ｂを複数含んでいる。各ＡＤ変換部９５Ｂは、画素アレイ３の画素セル列それぞれと対応づけて配置される。ＡＤ変換部９５Ｂは、各画素セル列に含まれる画素セルから出力されるアナログ信号を、デジタル信号へ変換し、変換後のデジタル信号を、出力端子９８へ出力する。ＡＤ変換部９５Ｂは、例えば、ＰＧＡと、ＡＤＣとを含んでいる。ＰＧＡは、画素セル列４Ａから出力されるアナログ信号を、予め設定されたゲインに従って増幅する。ＡＤＣは、ＰＧＡにより増幅されたアナログ信号を、デジタル信号へ変換する。

出力端子９８は、ＡＤ変換部群９５Ａにおいてアナログ信号から変換されたデジタル信号を、ＣＭＯＳイメージセンサ９０の外部へと出力するための端子である。

なお、従来、ＡＤＣを内蔵しないＣＭＯＳイメージセンサの構成は、図１の関連技術の例で説明すると、ＡＤ変換部群９５Ａに含まれるＡＤ変換部９５Ｂそれぞれにおいて、ＡＤＣを内蔵せず、ＰＧＡを含むものとなっている。ＡＤＣを内蔵しないＣＭＯＳイメージセンサは、画素セル列４Ａに含まれる画素セルから出力されるアナログ信号を、ＰＧＡにより増幅して出力端子９８からアナログ出力する。

＜実施の形態１＞
次に、図２を用いて、実施の形態１のＣＭＯＳイメージセンサ１について説明する。

＜１．１ ＣＭＯＳイメージセンサ１の構成＞
図２は、実施の形態１のＣＭＯＳイメージセンサ１の構成を示す図である。

図２に示すように、ＣＭＯＳイメージセンサ１は、制御回路２と、画素アレイ３と、ＡＤ変換部群５Ａと、テスト用アナログ信号入力端子６と、デジタル信号出力端子７とを含む。

テスト用アナログ信号入力端子６は、ＣＭＯＳイメージセンサ１の外部から入力される、テスト用のアナログ信号を受け付けるための入力端子であり、受け付けたアナログ信号を、テスト用回路部５Ｂへ出力する。

デジタル信号出力端子７は、ＡＤ変換部群５Ａおよびテスト用回路部５Ｂから出力されるデジタル信号を、ＣＭＯＳイメージセンサ１の外部へ出力するための出力端子である。

ＡＤ変換部群５Ａは、後述するＡＤ変換部５を複数含む。各ＡＤ変換部５は、それぞれ画素セル列に対応して配置され、画素セルから出力されるアナログ信号を、デジタル信号へ変換してデジタル信号出力端子７へ出力する。

テスト用回路部５Ｂは、ＡＤ変換部群５Ａに含まれるＡＤ変換部５の性能を評価するための回路からなり、ＡＤ変換部５と同等の回路であるテスト用回路５Ｃを複数含む。図２に示すように、テスト用回路部５Ｂは、テスト用アナログ信号入力端子６からテスト用のアナログ信号がＣＭＯＳイメージセンサ１の外部から入力される。テスト用回路部５Ｂは、入力されたアナログ信号を、デジタル信号へ変換してデジタル信号出力端子７へ出力する。このように外部からテスト用のアナログ信号を入力する構成とすることにより、回路面積の縮小が要請されているＡＤＣ内蔵型ＣＭＯＳイメージセンサにおいて、テストのために専用の制御回路等を設けることなく、テストを容易に実施することができる。また、テスト用のアナログ信号を、ＡＤ変換部５には入力せず、テスト用回路部５Ｂのテスト用回路５Ｃに入力することとしており、画素アレイ３とＡＤ変換部群５Ａとの間にテスト用の信号を入力するための回路を設ける必要がない。

本実施形態では、図２に示すように、テスト用回路部５Ｂは、ＡＤ変換部群５Ａの両端に配置している。従来、画素アレイ３の上下左右の端部の領域には、不使用の画素セルの配列があり、これら不使用の画素セル列に対応したＡＤ変換部は不使用であるか、またはＡＤ変換部を配置していない。本実施形態では、この画素アレイ３の不使用の領域に対応する位置、またはＡＤ変換部を配置していない位置に、テスト用回路部５Ｂを配置している。これにより、テスト用に素子等を配置するのが困難な場合も、テスト用の回路をＣＭＯＳイメージセンサに設置することができる。

＜１．２ ＡＤ変換部群５Ａおよびテスト用回路部５Ｂの構成＞
次に、図３を用いて、ＡＤ変換部群５Ａおよびテスト用回路部５Ｂの構成の詳細について、説明する。

＜１．２．１ ＡＤ変換部群５Ａの構成＞
図３は、ＡＤ変換部群５Ａおよびテスト用回路部５Ｂの構成の詳細を示す図である。

ＡＤ変換部群５Ａは、各画素セル列に対応して配置されるＡＤ変換部５を複数含んでいる。ＡＤ変換部群５Ａは、ＰＧＡ１１と、ＡＤ変換器１２とを含んでいる。

ＰＧＡ１１は、画素セルから出力されるアナログ信号を、設定に従って増幅する。具体的には、ＰＧＡ１１は、オペアンプ１３と、可変容量１４と、帰還容量１５とを含む。可変容量１４の容量をＣｉｎ、帰還容量１５の容量をＣｆｂとすると、このＰＧＡ１１のゲインの設定値は、（Ｃｉｎ／Ｃｆｂ）である。

例えば、ゲインの設計値が、（Ｃｉｎ／Ｃｆｂ）＝０．１であればゲインの設定値は、０．１倍である。すなわち、ＰＧＡ１１への入力信号の振幅が１Ｖの場合、ＰＧＡ１１の出力信号の振幅の期待値は、０．１Ｖとなる。オペアンプ１３は、テスト用のアナログ信号を受け付けて、ゲイン設定値に従って信号増幅を行い、増幅後のアナログ信号を、ＡＤ変換器１２へ出力する。

ＡＤ変換器１２は、ＡＤ変換回路１６を含む。ＡＤ変換回路１６は、オペアンプ１３から出力されるアナログ信号に基づいて、ＡＤＣを行い、変換後のデジタル信号（出力コード）を出力する。

＜１．２．２ テスト用回路部５Ｂの構成＞
テスト用回路部５Ｂは、テスト用回路５Ｃを含む。テスト用回路５Ｃは、ＡＤ変換部５の性能を評価するための回路であり、ＡＤ変換部５と同様に、ＰＧＡ１１とＡＤ変換器１２とを含む。上述のように、テスト用回路５Ｃは、テスト用アナログ信号入力端子６からテスト用のアナログ信号の入力を受け付ける。テスト用回路５Ｃにおいて、ＰＧＡ１１がゲイン設定値に従って、テスト用のアナログ信号を増幅し、ＡＤ変換器１２がＡＤＣを行い、変換後のデジタル信号（出力コード）を、ＡＤ変換器１２へ出力する。

＜１．３ 動作＞
次に、ＣＭＯＳイメージセンサ１の動作について説明する。

これらＡＤ変換部５とテスト用回路５Ｃには、電源電圧、グランド、参照電圧、バイアス電流、ＰＧＡのゲイン設定などの制御信号が共通に供給されている。制御回路２は、これら制御信号を変化させてＡＤ変換部５やテスト用回路５Ｃに供給することが可能である。

ＡＤ変換部群５Ａに含まれるＡＤ変換部５の性能を評価するために、ＡＤ変換部群５Ａの両端に配置されるテスト用回路部５Ｂを用いる。ＣＭＯＳイメージセンサ１は、十分にノイズが低減されたテスト用のアナログ信号の入力を、外部からテスト用アナログ信号入力端子６により受け付ける。受け付けたテスト用のアナログ信号を、テスト用回路部５Ｂへ出力する。例えば、ＡＤ変換器１２に印加される電源電圧を変化させた場合の、テスト用回路部５Ｂからのデジタル出力コードの変化量を得ることにより、ＡＤ変換部群５ＡのＡＤ変換器１２の電源電圧変動に対する感度が定量的に評価できる。

例えば、ＡＤ変換器１２に印加される電源電圧変動に対してデジタル出力コードが大きく変化する場合、いくつかの不具合現象の原因は、ＡＤ変換部群５ＡのＡＤ変換器１２にあると特定できる。ＡＤ変換器１２に起因する不具合現象とは、例えば、ＡＤ変換器１２が参照電圧と比較動作する場合に発生する集中電流が、電源などの共通配線を経由して、隣接するＡＤ変換器１２に悪影響を及ぼす隣接カラム間干渉がある。

これは、電源などの共通配線に集中電流が流れることにより、電圧降下が局所的かつ瞬間的に生じることに起因している。こうした集中電流が小さくとも、複数のＡＤ変換器１２が同時に比較動作を行うことにより、電圧降下量が大きくなる。このとき、ＡＤ変換器１２の電源電圧変動の感度が高いと、ＡＤ変換器１２のデジタル出力コードに悪影響が生じやすくなる。この場合、画素アレイ３の各画素セルが同程度の明るさを持つ光を受光すると、並列に配置されたＡＤ変換部５同士で出力されるデジタル出力コードが異なり、筋状ノイズの原因となる。また、太陽などを被写体に含む場合に、極端に明るい領域に隣接する暗い領域が明るく見えてしまうスミアを発生させる原因となる。

これらのノイズは、画素アレイ３における隣接画素セル間の干渉によっても引き起こされる。そのため、本実施形態のように、画素アレイ３の画素セルとは別にＡＤ変換部５のみの評価を行うことが容易であると、不具合現象の解析も容易となる。その結果、面積の制約が大きく、ＡＤＣの評価のために素子等を追加することが困難なＡＤＣ内蔵型ＣＭＯＳイメージセンサにおいて、ＡＤＣの性能評価が容易となる。本実施形態によると、マスク改訂回数を削減するなど、再設計や再試作を繰り返す回数を減少させ、コストや工数を低減することができる。

＜実施の形態２＞
次に、図面を用いて別の実施の形態について説明する。

実施の形態１では、ＡＤ変換部群５Ａに含まれるＡＤ変換部５と同等の機能を備えるテスト用の回路を、ＡＤ変換部群５Ａに隣接してテスト用回路部５Ｂとして配置している。実施の形態２では、ＡＤ変換部５に含まれるＰＧＡの性能のバラツキを評価するための構成を備える。

ＰＧＡ回路は、上述のように、入力容量と帰還容量の比を変えることにより、ゲインを設定できることとしている。また、ＰＧＡ回路の面積縮小が要請されており、ＰＧＡ回路内の容量値も、より小さいものとすることが望まれている。

しかし、容量面積を小さくすると、容量値測定が困難になるという課題がある。具体的には、容量面積を小さくすると、ＡＤ変換部群５Ａにおける各ＡＤ変換部５のＰＧＡ回路内の容量のバラツキが大きくなる。また、容量が１ｐＦ（ピコファラド）以下と比較的小さい場合は、ＬＣＲメーターによる容量測定を試みたとしても、プローブ自体が負荷となり測定が困難である。特に、半導体チップに内蔵され、ｆＦ（フェムトファラド）レベルの微小容量に対しては、測定手段が乏しい。そこで、実施の形態２では、半導体チップ内の微小容量のバラツキを測定するための構成を備える。

＜２．１ 実施の形態２における構成＞
図４は、実施の形態２における、ＡＤ変換部群５Ａおよびテスト用回路部５Ｂの構成の詳細を示す図である。

図４に示すように、テスト用回路部５Ｂは、ＰＧＡ１９を含む。
ＰＧＡ１９は、入力容量選択スイッチ１７と、入力容量配置部１８と、帰還容量１５と、オペアンプ１３とを含む。ＰＧＡ１１と比較すると、ＰＧＡ１９は、入力容量選択信号により、入力容量を選択可能に構成されている。入力容量配置部１８は、設計上、同一の容量となる複数の入力容量を含む。入力容量選択スイッチ１７は、入力容量配置部１８に含まれる複数の入力容量のうち、いずれか一つを選択する。入力容量配置部１８に含まれる複数の入力容量は、設計上は同じ値の容量であるが、実際は、容量値にバラツキを持つ。容量値にバラツキが発生するのは、ゲート酸化膜厚が不均一であること、容量周縁部の形状の不均一などの要因による。容量値が微小（例えば、ｐＦ以下）であると、複数の入力容量のバラツキも大きくなり、ＰＧＡのゲインにも影響を及ぼす。その結果、ＡＤ変換器１２が出力するデジタル出力コードにもバラツキが生じる。

ここで、ＰＧＡのゲインの設定値は、入力容量の設計値をＣｉｎ２、帰還容量の設計値をＣｆｂ２とすると、
ＰＧＡのゲインの設定値 ＝ Ｃｉｎ２／Ｃｆｂ２ （数１）
と表される。

入力容量配置部１８に含まれる各容量は、それぞれバラツキがあり、そのためＰＧＡのゲイン値も異なる。同様に、ＡＤ変換部群５Ａに含まれるＡＤ変換部５の帰還容量１５も、バラツキがある。一方、ＰＧＡ１９では、入力容量配置部１８においていずれの入力容量を選択したとしても、帰還容量はＰＧＡ１９の帰還容量１５が用いられる。

すなわち、入力容量配置部１８においていずれの入力容量を選択したとしても、このときのＰＧＡ１９のゲインの設定値は（数１）に示すとおりであり、分母の帰還容量は一定である。そのため、テスト用回路部５Ｂにアナログテスト信号を入力し、入力容量選択スイッチ１７により入力容量を選択して、ＡＤ変換器１２のデジタル出力コードをそれぞれ比較することにより、帰還容量１５の容量のバラツキをデジタル出力コードにより評価することができる。これにより、ＰＧＡ１１内の可変容量１４等の容量値が、例えば１ｐＦ以下など、微小で測定手段が乏しい場合においても、ＡＤ変換部群５Ａに含まれる各可変容量１４の容量値のバラツキを評価することが容易になる。

ここで、入力容量配置部１８に含まれる各容量の配置方法は様々ある。入力容量のレイアウト配置をチップの縦方向または横方向に複数配置することにより、容量バラツキのチップ内における分布を測定することができる。その結果、バラツキがランダムな分布なのか、方向性を持つ分布なのかを判別することができる。

＜２．２ 入力容量の、縦方向のバラツキの測定例＞
図５は、ＰＧＡ１９において、入力容量のレイアウト配置を縦方向に複数、隣接させた例を示す図である。

図５の例では、入力容量配置部１８は、８個の入力容量（入力容量１８Ａ、１８Ｂ、１８Ｃ、１８Ｄ、１８Ｅ、１８Ｆ、１８Ｇ、１８Ｈ）を含むものとして示している。入力容量配置部１８の入力容量の設計値（「Cin1」は、入力容量１８Ａの設計値、「Cin2」は、入力容量１８Ｂの設計値、・・「Cin8」は、入力容量１８Ｈの設計値）は、設計上、同一の値である。

また、ＡＤ変換部５に含まれる可変容量１４は、図示するように、８段階の入力容量（入力容量１４Ａ、１４Ｂ、１４Ｃ、１４Ｄ、１４Ｅ、１４Ｆ、１４Ｇ、１４Ｈ）を、入力容量選択スイッチ１４Ｚにより可変に設定できるものとして示している。入力容量１４Ａ、１４Ｂ、・・１４Ｈは、それぞれ異なる設計値の容量である。可変容量１４は、制御回路２からの制御信号に従って、入力容量選択スイッチ１４Ｚにより各入力容量のいずれかを選択する。ＡＤ変換部５は、画素セルから出力されるアナログ信号を、入力容量選択スイッチ１４Ｚにより選択された入力容量と、帰還容量１５とを用いて、オペアンプ１３により増幅する。増幅後のアナログ信号は、ＡＤ変換回路１６がデジタル信号へ変換する。

ＰＧＡ１９では、入力容量選択スイッチ１７が入力容量を選択し、選択された入力容量と、帰還容量１５とを用いて、オペアンプ１３によりテスト用のアナログ信号が増幅される。ＰＧＡ１９により増幅されたアナログ信号は、ＡＤ変換回路１６に出力される。ここで、入力容量選択スイッチ１７により、各容量をそれぞれ選択して、ＡＤ変換回路１６のデジタル出力コードを取得することにより、チップ縦方向の容量バラツキを測定することができる。

＜２．３ 入力容量の、縦および横方向のバラツキの測定例＞
図６は、ＰＧＡ１９において、入力容量のレイアウト配置を縦および横方向に複数、隣接させた例を示す図である。

図６の例では、入力容量配置部１８は、１６個の入力容量（入力容量１８Ａ、１８Ｂ、・・１８Ｐ）を含むものとして示している。入力容量配置部１８の入力容量の設計値（「Cin1」は、入力容量１８Ａの設計値、「Cin2」は、入力容量１８Ｂの設計値、・・「Cin16」は、入力容量１８Ｐの設計値）は、設計上、同一の値である。

図７は、ＰＧＡ１９において、入力容量のレイアウト配置を縦および横方向にマトリックス状に複数、配置した例を示す図である。

図７の例では、図６と同様に、入力容量配置部１８は、１６個の入力容量（入力容量１８Ａ、１８Ｂ、・・１８Ｐ）を含むものとして示している。入力容量配置部１８の入力容量の設計値（「Cin1」は、入力容量１８Ａの設計値、「Cin2」は、入力容量１８Ｂの設計値、・・「Cin16」は、入力容量１８Ｐの設計値）は、設計上、同一の値である。

このように構成することにより、チップ縦および横方向の容量バラツキを測定することができる。

＜実施の形態３＞
次に、図面を用いて別の実施の形態について説明する。

実施の形態１および２では、テスト用回路部５Ｂは、ＰＧＡ回路とＡＤＣ回路とを含むものとして説明した。実施の形態３では、ＰＤＣ回路とＡＤＣ回路とのうち、いずれかのみを評価する構成としている。

＜３．１ ＡＤＣ回路のみを評価する構成＞
図８は、ＡＤＣ回路にテスト用のアナログ信号を直接入力する場合の構成を示す図である。

図８に示すように、テスト用回路部５Ｂは、実施の形態１および２と異なり、ＰＧＡ回路を含まず、ＡＤ変換器１２を含む。テスト用回路部５Ｂに対し、テスト用アナログ信号入力端子６から入力されるテスト用のアナログ信号は、ＡＤ変換器１２へ直接入力される。ＡＤ変換器１２は、デジタル出力コードを出力する。

このように構成することにより、ＡＤ変換部群５Ａに含まれるＡＤ変換部５の、ＡＤ変換回路１６単体のリニアリティ評価が可能となる。

＜３．２ ＰＧＡ回路のみを評価する構成＞
図９は、テスト用回路部５Ｂにおいて、ＰＧＡ回路のみを評価する場合のＣＭＯＳイメージセンサ９の構成を示す図である。

実施の形態１のＣＭＯＳイメージセンサ１と比較すると、ＣＭＯＳイメージセンサ９は、テスト用回路部５ＢにおいてＡＤＣ回路を含まず、ＰＧＡ回路にテスト用のアナログ信号を直接入力し、ＰＧＡ回路で増幅されたアナログ信号を、アナログ信号出力端子８により外部へ出力する。これにより、ＰＧＡ単体のゲインエラーの評価が容易になる。

図１０は、実施の形態３におけるテスト用回路部５Ｂの詳細な構成を示す図である。
図３と図１０とを比較すると、実施の形態３におけるテスト用回路部５Ｂは、ＡＤ変換器１２を含んでいない。そのため、テスト用回路部５Ｂへ外部から入力されるテスト用のアナログ信号は、ＰＧＡ１１により増幅され、増幅されたアナログ信号が、アナログ信号出力端子８へ出力される。

この他に、テスト用回路部５Ｂにおいて、ＡＤＣ回路を含まず、実施の形態２で説明したＰＧＡ１９を含む構成とすることもできる。

図１１は、実施の形態３におけるテスト用回路部５Ｂの詳細な構成を示す図である。図１１では、実施の形態２で説明したＰＧＡ１９に対し、外部からテスト用のアナログ信号を入力し、ＰＧＡ１９により増幅されたアナログ信号をアナログ信号出力端子８へ出力する。これにより、容量バラツキの評価がアナログ信号で可能となる。

このように各実施形態について説明してきたが、これら実施形態を組み合わせてもよいことはいうまでもない。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

１ ＣＭＯＳイメージセンサ、２ 制御回路、３ 画素アレイ、４Ａ 画素セル列、５ ＡＤ変換部、５Ａ ＡＤ変換部群、５Ｂ テスト用回路部、５Ｃ テスト用回路、６ テスト用アナログ信号入力端子、７ デジタル信号出力端子、８ アナログ信号出力端子、９ ＣＭＯＳイメージセンサ、１１ ＰＧＡ、１２ ＡＤ変換器、１３ オペアンプ、１４ 可変容量、１５ 帰還容量、１６ ＡＤ変換回路、１７ 入力容量選択スイッチ、１８ 入力容量配置部、１９ ＰＧＡ、９０ ＣＭＯＳイメージセンサ、９５Ａ ＡＤ変換部群、９５Ｂ ＡＤ変換部、９８ 出力端子。

Claims (11)

1. ＡＤＣ（analog to digital converter）内蔵型ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサであって、
   複数の画素セル列からなり、各画素セルにおいて、受光した光を光電変換によりアナログ信号に変換する画素アレイと、
   前記アナログ信号への変換を行う各画素セル列にそれぞれ対応して配置され、前記アナログ信号をデジタル信号に変換する複数のＡＤ変換部と、
   前記複数のＡＤ変換部に隣接して配置される、１以上のテスト用回路を含むテスト用回路部と、
   前記複数のＡＤ変換部、および、前記テスト用回路のうち、前記テスト用回路に対してのみ、テスト用のアナログ信号を前記ＡＤＣ内蔵型ＣＭＯＳイメージセンサの外部から入力するための入力端子とを含む、
   ＡＤＣ内蔵型ＣＭＯＳイメージセンサ。
2. 前記画素アレイは、光電変換による前記アナログ信号への変換結果を出力しない、不使用の画素セル列を含み、
   前記テスト用回路は、前記不使用の画素セル列に対応した位置に配置される、
   請求項１記載のＡＤＣ内蔵型ＣＭＯＳイメージセンサ。
3. 前記テスト用回路は、
   前記入力端子から入力されるテスト用のアナログ信号を増幅するＰＧＡ（programmable gain amplifier）と、
   前記ＰＧＡにより増幅されたアナログ信号をデジタル信号に変換するＡＤ変換回路とを含む、
   請求項２記載のＡＤＣ内蔵型ＣＭＯＳイメージセンサ。
4. 前記ＰＧＡは、
   容量の設計値がそれぞれ略同一の複数の入力容量と、
   前記ＰＧＡの外部から入力される制御信号に従って、前記複数の入力容量のいずれかを選択する選択スイッチと、
   １の帰還容量と、
   前記選択スイッチにより選択された入力容量および前記１の帰還容量により、前記アナログ信号を増幅するオペアンプとを含む、
   請求項３記載のＡＤＣ内蔵型ＣＭＯＳイメージセンサ。
5. 前記複数の入力容量は、前記複数の画素セル列の列方向と同方向に配置される、
   請求項４記載のＡＤＣ内蔵型ＣＭＯＳイメージセンサ。
6. 前記複数の入力容量は、前記複数の画素セル列の行方向と同方向に配置される、
   請求項４記載のＡＤＣ内蔵型ＣＭＯＳイメージセンサ。
7. 前記複数の入力容量の設計値は、１ｐＦ以下である、
   請求項４記載のＡＤＣ内蔵型ＣＭＯＳイメージセンサ。
8. 前記テスト用回路は、
   前記入力端子から前記テスト用のアナログ信号を受け付けて、受け付けたアナログ信号をデジタル信号に変換するＡＤ変換回路を含む、
   請求項１記載のＡＤＣ内蔵型ＣＭＯＳイメージセンサ。
9. 前記複数のＡＤ変換部それぞれは、前記画素セル列から出力されるアナログ信号を増幅する第１のＰＧＡと、
   前記第１のＰＧＡにより増幅されたアナログ信号をデジタル信号に変換するＡＤ変換回路とを含み、
   前記テスト用回路は、
   前記入力端子から前記テスト用のアナログ信号を受け付けて、受け付けたアナログ信号を増幅し、増幅後のアナログ信号を前記テスト用回路の外部へ出力する第２のＰＧＡを含む、
   請求項１記載のＡＤＣ内蔵型ＣＭＯＳイメージセンサ。
10. 前記第２のＰＧＡは、
    容量の設計値がそれぞれ略同一の複数の入力容量と、
    前記第２のＰＧＡの外部から入力される制御信号に従って、前記複数の入力容量のいずれかを選択する選択スイッチと、
    前記選択スイッチにより選択された入力容量により前記アナログ信号を増幅するオペアンプとを含む、
    請求項９記載のＡＤＣ内蔵型ＣＭＯＳイメージセンサ。
11. 前記複数のＡＤ変換部により変換されるデジタル信号を、前記ＡＤＣ内蔵型ＣＭＯＳイメージセンサの外部へ出力するためのデジタル出力端子と、
    前記第２のＰＧＡによる増幅後のアナログ信号を、前記ＡＤＣ内蔵型ＣＭＯＳイメージセンサの外部へ出力するためのアナログ出力端子を含む、
    請求項９記載のＡＤＣ内蔵型ＣＭＯＳイメージセンサ。

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