KR20200052649A - 반도체 메모리 장치 및 그의 동작 방법 - Google Patents

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Abstract

제안 발명은 반도체 메모리 장치에 관한 것으로, 내부 회로; 노멀 라이트 동작 시 라이트 스트로브 신호에 따라 라이트 데이터를 상기 내부 회로에 라이트하고, 테스트 라이트 동작 시 리드 스트로브 신호에 따라 테스트 데이터를 상기 내부 회로에 라이트하는 라이트 제어 회로; 및 노멀 리드 동작 또는 테스트 리드 동작 시, 상기 리드 스트로브 신호를 생성하여 상기 내부 회로로부터 독출되는 리드 데이터와 함께 출력하고, 상기 테스트 라이트 동작 시 상기 리드 스트로브 신호를 생성하여 상기 라이트 제어 회로에 제공하는 리드 제어 회로를 포함할 수 있다.

Description

반도체 메모리 장치 및 그의 동작 방법{SEMICONDUCTOR MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 특허문헌은 반도체 설계 기술에 관한 것으로, 구체적으로는 데이터 스트로브 신호에 따라 데이터를 입출력하는 동기식 메모리 장치에 관한 것이다.
동기식 메모리 장치의 라이트 동작 또는 리드 동작은 데이터 스트로브 신호(DQS)에 동기되어 이루어지기 때문에, 동기식 메모리 장치는 데이터 스트로브 신호(DQS)의 입력이 없으면 라이트 동작 또는 리드 동작을 수행할 수 없다.
웨이퍼 레벨의 테스트 (이하, '웨이퍼 테스트'라고 한다)에서, 하나의 웨이퍼 당 다수의 칩들을 동시에 테스트하기 위해, 각 칩당 테스트에 필요한 패드들(또는 핀들)과 전기적으로 접촉하기 위한 프로브 카드가 제공된다. 이 때, 각 칩당 테스트에 필요한 패드들의 수가 감소할수록 한번에 테스트할 수 있는 칩들의 수가 증가하여 테스트 효율이 향상될 수 있다. 또는, 각 칩당 테스트에 필요한 패드들의 수가 감소할수록 각 칩당 테스트에 필요한 패드들과 접촉하기 위한 프로브 카드의 제작비용 감소와 더불어 테스트 파라미터를 감소시킬 수 있다. 하지만, 웨이퍼 테스트 시, 동기식 메모리 장치의 라이트 동작 또는 리드 동작을 테스트하기 위해 DQS 패드의 사용은 필수적이며, 이로 인해 테스트 효율 감소, 프로브 카드의 제작 비용 증가 및 테스트 파리미터 증가가 유발된다.
본 발명의 실시예가 해결하고자 하는 기술적 과제는, 데이터 스트로브 신호를 DQS 패드로 인가받지 않고도 테스트가 가능한 반도체 메모리 장치 및 이의 동작 방법을 제공하는 데 있다.
본 발명의 일 실시예에 따르면, 반도체 메모리 장치는, 내부 회로; 노멀 라이트 동작 시 라이트 스트로브 신호에 따라 라이트 데이터를 상기 내부 회로에 라이트하고, 테스트 라이트 동작 시 리드 스트로브 신호에 따라 테스트 데이터를 상기 내부 회로에 라이트하는 라이트 제어 회로; 및 노멀 리드 동작 또는 테스트 리드 동작 시, 상기 리드 스트로브 신호를 생성하여 상기 내부 회로로부터 독출되는 리드 데이터와 함께 출력하고, 상기 테스트 라이트 동작 시 상기 리드 스트로브 신호를 생성하여 상기 라이트 제어 회로에 제공하는 리드 제어 회로를 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 반도체 메모리 장치의 구동 방법은, 노멀 라이트 동작 시, 라이트 스트로브 신호에 따라 라이트 데이터를 내부 회로에 라이트하는 단계; 노멀 리드 동작 시, 리드 스트로브 신호를 생성하고 상기 내부 회로로부터 독출되는 리드 데이터와 함께 출력하는 단계; 테스트 라이트 동작 시, 상기 리드 스트로브 신호를 생성하고, 상기 리드 스트로브 신호에 따라 테스트 데이터를 내부 회로에 라이트하는 단계; 및 테스트 리드 동작 시, 상기 리드 스트로브 신호를 생성하고 상기 내부 회로로부터 독출되는 리드 데이터와 함께 출력하는 단계를 포함할 수 있다.
제안된 실시예에 따른 반도체 메모리 장치는, 웨이퍼 테스트 시에 한번에 테스트할 수 있는 칩들의 수가 증가하여 테스트 효율이 향상될 수 있다.
또한, 제안된 실시예에 따른 반도체 메모리 장치는 각 칩당 테스트에 필요한 패드들과 접촉하기 위한 프로브 카드의 제작비용 감소와 더불어 테스트 파라미터를 감소시킬 수 있다.
도 1a 및 도 1b 는 동기식 메모리 장치의 라이트 동작과 리드 동작을 보여주는 타이밍도 이다.
도 2 는 본 발명의 실시예에 따른 동기식 메모리 장치의 블록도 이다.
도 3 은 도 2 의 스트로브 입출력부의 상세 블록도 이다.
도 4 는 도 2 의 리드 제어 회로의 상세 블록도 이다.
도 5 는 도 4 의 출력 제어 회로의 상세 블록도 이다.
도 6a 및 도 6b 는 도 5 의 테스트 신호 생성부의 회로도 및 동작 파형도 이다.
도 7 은 도 5 의 스트로브 제어부의 회로도 이다.
도 8a 및 도 8b 는 도 5 의 데이터 출력 마스킹부의 회로도 이다.
도 9 는 도 4 의 데이터 출력 회로의 상세 구성도 이다.
도 10 은 도 9 의 데이터 출력부의 회로도 이다.
도 11a 및 도 11b 는 본 발명의 실시예에 따른 리드 제어 회로의 동작 파형도 이다.
도 12 는 도 2 의 라이트 제어 회로의 상세 블록도 이다.
도 13 은 도 12 의 클럭 제어 회로의 상세 블록도 이다.
도 14 는 도 13 의 테스트 지연 반영부의 회로도 이다.
도 15 는 본 발명의 실시예에 따른 동기식 메모리 장치의 테스트 동작을 설명하는 타이밍도 이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성 요소들에 참조 번호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
이하, 도면을 참조하여, 동기식 메모리 장치의 라이트 동작 및 리드 동작을 스펙과 함께 설명하기로 한다. 설명의 편의를 위해, 라이트 레이턴시(Write Latency, WL) 및 리드 레이턴시(Read Latency, RL)가 2tCK (즉, WL2, RL2)인 경우, 버스트 랭쓰가 16인 경우를 예로 들어 설명하기로 한다.
도 1a 은 동기식 메모리 장치의 라이트 동작을 설명하기 위한 타이밍도 이다. 도 1a 에서는, 라이트 커맨드(WT)와 컬럼 계열의 커맨드인 카스 신호(CAS2)가 일정 간격(예를 들어, 2tCK)으로 입력되는 경우가 라이트 동작으로 정의되고, 카스 신호(CAS2)가 입력된 후 1tCK 시점으로부터 라이트 레이턴시(WL2)가 시작되는 것을 가정한다.
도 1a 를 참조하면, 라이트 동작 시, 외부 컨트롤러로부터 메모리 장치에 클럭(CLK)과 함께 라이트 커맨드(WT)가 입력되고, 2tCK 이후에 카스 신호(CAS2)가 입력된다. 카스 신호(CAS2)가 입력된 후 1tCK 시점으로부터 라이트 레이턴시(WL2)가 지나면, 제 1 시간(tDQSS) 이후에 라이트 스트로브 신호(WDQS)가 입력된다. 라이트 스트로브 신호(WDQS)가 입력된 후 스트로브-데이터 마진(tDQS2DQ) 이후에 라이트 데이터(DIN)가 입력된다. 참고로, JEDEC 규정(STANDARD)에 의하면, 제 1 시간(tDQSS)은 “Write command to first DQS latching transition”으로 정의되어 있으며, 라이트 동작 시 클럭과 라이트 스트로브 신호 간의 스큐로 설명할 수 있다. 스트로브-데이터 마진(tDQS2DQ)은, 스트로브 신호(DQS)가 타이밍 마진을 위한 지연 회로를 경유하여 데이터(DQ)를 래치하기 위한 래치에 제공되는 경로의 지연 시간으로, 스트로브 신호와 데이터 간의 스큐로 정의할 수 있다.
도 1b 는 동기식 메모리 장치의 리드 동작을 설명하기 위한 타이밍도 이다. 도 1b 에서는, 리드 커맨드(RD)와 컬럼 계열의 커맨드인 카스 신호(CAS2)가 일정 간격(예를 들어, 2tCK)으로 입력되는 경우가 리드 동작으로 정의되고, 카스 신호(CAS2)가 입력된 후 1tCK 시점으로부터 리드 레이턴시(RL2)가 시작되는 것을 가정한다.
도 1b 를 참조하면, 리드 동작 시, 외부 컨트롤러로부터 메모리 장치로 클럭(CLK)과 함께 리드 커맨드(RD)가 입력되고, 2tCK 이후에 카스 신호(CAS2)가 입력된다. 이에 따라, 메모리 장치의 메모리 셀 영역으로부터 셀 데이터(미도시)가 독출되어 글로벌 입출력 라인(GIO)에 전달된다. 카스 신호(CAS2)가 입력된 후 1tCK 시점으로부터 리드 레이턴시(RL2)가 지나면, 제 2 시간(tDQSCK) 이후에 리드 스트로브 신호(RDQS)가 생성되고 외부 컨트롤러로 제공된다. 리드 스트로브 신호(RDQS)가 출력된 후 스트로브-데이터 마진(tDQS2DQ) 이후에 글로벌 입출력 라인(GIO)에 전달된 셀 데이터가 리드 데이터(DOUT)로 외부 컨트롤러에 독출될 수 있다. 참고로, JEDEC 규정(STANDARD)에 의하면, 제 2 시간(tDQSCK)은 “DQS output access time from CK/CK”으로 정의되어 있으며, 리드 동작 시 클럭과 리드 스트로브 신호 간의 스큐로 설명할 수 있다.
상기와 같이, 동기식 메모리 장치는, 라이트 커맨드(WT)의 입력으로부터 라이트 레이턴시(WL2) 및 제 1 시간(tDQSS) 이후에 라이트 스트로브 신호(WDQS)에 동기하여 라이트 데이터(DIN)를 입력받을 수 있다. 또한, 동기식 메모리 장치는, 리드 커맨드(RD)의 입력으로부터 리드 레이턴시(RL2) 및 제 2 시간(tDQSCK) 이후에 리드 스트로브 신호(RDQS)에 동기하여 리드 데이터(DOUT)를 출력할 수 있다.
한편, 동기식 메모리 장치의 웨이퍼 테스트 시, 라이트 동작 및 리드 동작을 테스트하기 위해서 DQS 패드의 사용은 필수적이다. 특히, 라이트 동작의 테스트 시, 테스트 데이터를 반복해서 입력하기 위해 라이트 스트로브 신호(WDQS)가 연속적으로 입력됨으로 인해 테스트 효율이 감소한다.
이하에서는, 웨이퍼 테스트 시 라이트 스트로브 신호(WDQS)를 DQS 패드로 인가받지 않고도 테스트가 가능한 반도체 메모리 장치를 설명한다.
도 2 는 본 발명의 실시예에 따른 동기식 메모리 장치(100)의 블록도 이다. 도 3 은 도 2 의 스트로브 입출력부(110)의 상세 블록도 이다.
도 2 를 참조하면, 동기식 메모리 장치(100)는, 다수의 데이터 패드들(DQ0~DQ7), 차동 스트로브 패드들(DQS, DQSB), 스트로브 입출력부(110), 리드 제어 회로(120), 라이트 제어 회로(130) 및 내부 회로(140)를 포함할 수 있다. 한편, 메모리 장치(100)는, 어드레스/커맨드 패드들, 클럭 패드, 어드레스/커맨드 패드들을 통해 입력되는 어드레스/커맨드 신호를 디코딩하기 위한 커맨드 디코더 및 클럭 패드를 통해 입력되는 클럭을 버퍼링 하기 위한 클럭 버퍼를 더 포함할 수 있지만, 발명의 요지를 충실히 설명하기 위해 나머지 구성에 대해서는 설명을 생략하기로 한다.
이하에서는, 테스트 모드 신호(TM)가 활성화된 상태에서 라이트 커맨드(WT)가 입력되는 경우를 “테스트 라이트 동작”으로 정의하고, 테스트 모드 신호(TM)가 활성화된 상태에서 리드 커맨드(RD)가 입력되는 경우를 “테스트 리드 동작”으로 정의한다. 또한, 테스트 모드 신호(TM)가 비활성화된 상태에서 라이트 커맨드(WT)가 입력되는 경우를 “노멀 라이트 동작”으로 정의하고, 테스트 모드 신호(TM)가 비활성화된 상태에서 리드 커맨드(RD)가 입력되는 경우를 “노멀 리드 동작”으로 정의한다. 한편, 라이트 동작은 테스트 라이트 동작 및 노멀 라이트 동작을 포함하고, 리드 동작은 테스트 리드 동작 및 노멀 리드 동작을 포함할 수 있다.
다수의 데이터 패드들(DQ0~DQ7)은, 라이트 동작 시 외부 컨트롤러(미도시)로부터 입력되는 라이트 데이터(DIN<7:0>)를 라이트 제어 회로(130)로 전달하고, 리드 동작 시 리드 제어 회로(120)로부터 제공되는 리드 데이터(DOUT<7:0>)를 외부 컨트롤러로 출력할 수 있다. 이하에서는, 테스트 라이트 동작 시 입력되는 라이트 데이터(DIN<7:0>)를 “테스트 데이터(DIN<7:0>)”라고 정의한다.
차동 스트로브 패드들(DQS, DQSB)은, 라이트 동작 시 외부 컨트롤러로부터 입력되는 차동 스트로브 신호들을 스트로브 입출력부(110)로 전달하고, 리드 동작 시 스트로브 입출력부(110)로부터 제공되는 차동 스트로브 신호들을 외부 컨트롤러로 출력할 수 있다.
도 3 을 참조하면, 스트로브 입출력부(110)는, 차동 스트로브 패드들(DQS, DQSB)을 통해 제공되는 차동 스트로브 신호들을 비교하여 라이트 스트로브 신호(WDQS)를 생성하는 비교부(112)와, 리드 제어 회로(120)로부터 제공되는 리드 스트로브 신호(RDQS)를 버퍼링하여 차동 스트로브 신호들을 생성하는 버퍼부(114)를 포함할 수 있다.
다시 도 2 를 참조하면, 라이트 제어 회로(130)는, 노멀 라이트 동작 시 라이트 스트로브 신호(WDQS)에 따라 라이트 데이터(DIN<7:0>)를 내부 회로(140)에 라이트하고, 테스트 라이트 동작 시 리드 스트로브 신호(RDQS)에 따라 테스트 데이터(DIN<7:0>)를 내부 회로(140)에 라이트할 수 있다. 라이트 제어 회로(130)는, 노멀 라이트 동작 시, 라이트 커맨드(WT)의 입력으로부터 라이트 레이턴시(WL2) 및 제 1 시간(tDQSS) 이후에 라이트 데이터(DIN<7:0>)가 내부 회로(140)에 라이트 되도록 제어할 수 있다. 제 1 시간(tDQSS)은, 클럭(CLK)과 라이트 스트로브 신호(WDQS) 간의 스큐에 대응될 수 있다. 라이트 제어 회로(130)는, 테스트 라이트 동작 시, 라이트 커맨드(WT)의 입력으로부터 라이트 레이턴시(WL2), 제 1 시간(tDQSS) 및 제 2 시간(tDQSCK) 이후에 테스트 데이터(DIN<7:0>)가 내부 회로(140)에 라이트 되도록 제어할 수 있다. 제 2 시간(tDQSCK)은, 클럭과 리드 스트로브 신호(RDQS) 간의 스큐에 대응될 수 있다.
리드 제어 회로(120)는, 노멀 리드 동작 또는 테스트 리드 동작 시, 리드 스트로브 신호(RDQS)를 생성하여 내부 회로(140)로부터 독출되는 리드 데이터(DOUT<7:0>)와 함께 출력할 수 있다. 또한, 리드 제어 회로(120)는, 테스트 라이트 동작 시 리드 스트로브 신호(RDQS)를 생성하여 라이트 제어 회로(130)에 제공하고, 데이터 인에이블 신호(IOEN_IN)를 마스킹하여 리드 데이터(DOUT<7:0>)가 독출되지 않도록 제어할 수 있다. 참고로, 데이터 인에이블 신호(IOEN_IN)는 리드 데이터(DOUT<7:0>)의 출력을 인에이블 시키기 위한 신호로, 액티브 커맨드, 즉, 리드 커맨드(RD) 또는 라이트 커맨드(WT)가 입력되면 로직 하이 레벨로 활성화될 수 있다. 한편, 라이트 제어 회로(130)에서 사용되는 클럭(CLK)과 리드 제어 회로(120) 및 내부 회로(140)에서 사용되는 클럭(CLK)은 소정의 지연값을 가질 수 있다.
내부 회로(140)는, 라이트 동작 시 라이트 제어 회로(130)로부터 전달되는 라이트 데이터(DIN<7:0>) 또는 테스트 데이터(DIN<7:0>)를 어드레스(ADD)에 의해 지정된 메모리 셀들(미도시)에 저장하고, 리드 동작 시 어드레스(ADD)에 의해 지정된 메모리 셀들로부터 리드 데이터(DOUT<7:0>)를 독출하여 리드 제어 회로(120)에 전달할 수 있다.
제안 발명에 따른 라이트 동작 및 리드 동작을 간단히 설명하면 다음과 같다.
먼저, 노멀 라이트 동작 시, 외부 컨트롤러로부터 메모리 장치(100)에 라이트 커맨드(WT), 클럭(CLK)과 함께 라이트 데이터(DIN<7:0>) 및 차동 스트로브 신호들이 입력된다. 스트로브 입출력부(110)는, 차동 스트로브 신호들을 토대로 라이트 스트로브 신호(WDQS)를 생성한다. 라이트 제어 회로(130)는, 라이트 스트로브 신호(WDQS)에 응답하여 직렬로 입력되는 라이트 데이터(DIN<7:0>)를 래치하고, 클럭(CLK)에 응답하여 래치된 데이터를 직-병렬 변환한 후 셀 데이터(CDATA)로 내부회로(40)에 전달한다. 내부 회로(140)로 전달된 셀 데이터(CDATA)는 어드레스(ADD)에 의해 지정된 메모리 셀들에 저장될 수 있다.
노멀 리드 동작 시, 외부 컨트롤러로부터 메모리 장치(100)로 리드 커맨드(RD) 및 클럭(CLK)이 제공된다. 내부 회로(140)는 어드레스(ADD)에 의해 지정된 메모리 셀들로부터 셀 데이터(CDATA)를 독출하여 리드 제어 회로(120)에 전달한다. 리드 제어 회로(120)는 클럭(CLK)에 응답하여 셀 데이터(CDATA)를 병-직렬 변환한 후 다수의 데이터 패드들(DQ0~DQ7)을 통해 리드 데이터(DOUT<7:0>)로 외부로 출력한다. 스트로브 입출력부(110)는, 리드 제어 회로(120)로부터 제공되는 리드 스트로브 신호(RDQS)를 버퍼링하여 차동 스트로브 신호들을 생성하고, 차동 스트로브 신호들을 차동 스트로브 패드들(DQS, DQSB)을 통해 외부로 출력할 수 있다.
테스트 리드 동작은 노멀 리드 동작과 실질적으로 동일할 수 있다.
테스트 라이트 동작 시, 외부 컨트롤러로부터 메모리 장치(100)에 테스트 모드 신호(TM), 라이트 커맨드(WT), 클럭(CLK)이 입력된다. 이 때, 외부 컨트롤러는 메모리 장치(100)로 라이트 스트로브 신호(WDQS)를 제공하지 않는다. 대신, 리드 제어 회로(120)는 테스트 모드 신호(TM) 및 라이트 커맨드(WT)에 따라 리드 스트로브 신호(RDQS)를 생성하여 라이트 제어 회로(130)에 제공할 수 있다. 이 때, 리드 제어 회로(120)는, 리드 데이터(DOUT<7:0>)의 출력을 인에이블 시키기 위한 데이터 인에이블 신호(IOEN_IN)를 마스킹하여 리드 데이터(DOUT<7:0>)가 독출되지 않도록 제어할 수 있다. 라이트 제어 회로(130)는, 리드 스트로브 신호(RDQS)에 응답하여 컨트롤러로부터 직렬로 입력되는 테스트 데이터(DIN<7:0>)를 래치하고, 클럭(CLK)에 응답하여 래치된 데이터를 직-병렬 변환한 후 셀 데이터(CDATA)로 내부회로(40)에 전달할 수 있다. 내부 회로(140)로 전달된 셀 데이터(CDATA)는 어드레스(ADD)에 의해 지정된 메모리 셀들에 저장될 수 있다.
한편, 테스트 라이트 동작 시, 리드 스트로브 신호(RDQS)는 리드 동작과 관련된 회로(즉, 리드 제어 회로(120))에서 생성되기 때문에 클럭과 리드 스트로브 신호(RDQS) 간의 스큐를 나타내는 제 2 시간(tDQSCK)이 반영되어 있다. 반면, 컨트롤러는 클럭(CLK)과 라이트 스트로브 신호(WDQS) 간의 스큐를 나타내는 제 1 시간(tDQSS)을 고려하여 테스트 데이터(DIN<7:0>)를 전송하게 된다. 따라서, 제안 발명에서, 리드 동작과 라이트 동작 시의 스큐를 없애거나 최소화하기 위해 리드 제어 회로(120)는 제 1 시간(tDQSS)을 고려하여 리드 스트로브 신호(RDQS)를 생성하고, 라이트 제어 회로(130)는 제 2 시간(tDQSCK)을 고려하여 테스트 데이터(DIN<7:0>)를 입력받을 수 있다.
상기와 같이, 제안 발명에 따른 라이트 제어 회로(130)는, 테스트 라이트 동작 시, 라이트 스트로브 신호(WDQS)를 외부 컨트롤러로부터 입력받지 않고, 내부적으로 생성된 리드 스트로브 신호(RDQS)를 이용하여 테스트 데이터(DIN<7:0>)를 입력받는다. 따라서, 웨이퍼 테스트 시에 DQS 패드를 이용하지 않음으로써 한번에 테스트할 수 있는 칩들의 수가 증가하여 테스트 효율이 향상될 수 있다.
도 4 는 도 2 의 리드 제어 회로(120)의 상세 블록도 이다.
도 4 를 참조하면, 리드 제어 회로(120)는, 출력 제어 회로(210), 클럭 지연 회로(230) 및 데이터 출력 회로(240)를 포함할 수 있다.
출력 제어 회로(210)는, 테스트 모드 신호(TM), 리드 커맨드(RD), 라이트 커맨드(WT), 클럭(CLK) 및 데이터 인에이블 신호(IOEN_IN)에 따라 스트로브 인에이블 신호(LTOE_OUT) 및 최종 데이터 인에이블 신호(IOEN_OUT)를 생성할 수 있다. 출력 제어 회로(210)는, 리드 커맨드(RD)에 따라 스트로브 인에이블 신호(LTOE_OUT)를 활성화시키거나, 테스트 모드 신호(TM)의 활성화 시 라이트 커맨드(WT)에 따라 스트로브 인에이블 신호(LTOE_OUT)를 활성화시킬 수 있다. 또한, 출력 제어 회로(210)는, 테스트 모드 신호(TM)의 활성화 시 라이트 커맨드(WT)에 따라 데이터 인에이블 신호(IOEN_IN)가 활성화되지 않도록 마스킹하여 최종 데이터 인에이블 신호(IOEN_OUT)를 출력할 수 있다. 이하에서는, 데이터 인에이블 신호(IOEN_IN) 및 최종 데이터 인에이블 신호(IOEN_OUT)는 로직 하이 레벨로 활성화되는 하이 액티브 신호이고, 스트로브 인에이블 신호(LTOE_OUT)는 로직 로우 레벨로 활성화되는 로우 액티브 신호인 것으로 가정하여 설명한다. 하지만, 제안 발명은 이에 한정되지 않으며 각 신호들은 로우 액티브 또는 하이 액티브 신호로 구현될 수 있다.
클럭 지연 회로(230)는, 스트로브 인에이블 신호(LTOE_OUT)가 활성화되면, 클럭(CLK)의 위상을 지연시켜 제 1 내지 제 4 지연 클럭(R1DOCLK, F1DOCLK, R2DOCLK, F2DOCLK)을 생성할 수 있다.
데이터 출력 회로(240)는, 제 1 내지 제 4 지연 클럭(R1DOCLK, F1DOCLK, R2DOCLK, F2DOCLK)을 조합하여 리드 스트로브 신호(RDQS)를 생성하고, 최종 데이터 인에이블 신호(IOEN_OUT) 및 제 1 내지 제 4 지연 클럭(R1DOCLK, F1DOCLK, R2DOCLK, F2DOCLK)에 따라 셀 데이터(CDATA)를 병-직렬 변환하여 리드 데이터(DOUT<7:0>)를 출력할 수 있다.
도 5 는 도 4 의 출력 제어 회로(210)의 상세 블록도 이다.
도 5 를 참조하면, 출력 제어 회로(210)는, 테스트 신호 생성부(212), 예비 신호 생성부(214), 스트로브 제어부(216) 및 데이터 출력 마스킹부(218)를 포함할 수 있다.
테스트 신호 생성부(212)는, 테스트 모드 신호(TM), 라이트 커맨드(WT) 및 클럭(CLK)에 따라 제 1 테스트 신호(TWT) 및 제 2 테스트 신호(TWT_CK)를 생성할 수 있다. 테스트 신호 생성부(212)는, 테스트 모드 신호(TM)의 활성화 시 라이트 커맨드(WT)가 입력되면 활성화되는 제 1 테스트 신호(TWT)를 생성하고, 클럭(CLK)에 따라 라이트 레이턴시(WL2) 및 제 1 시간(tDQSS)을 제 1 테스트 신호(TWT)에 반영하여 제 2 테스트 신호(TWT_CK)를 생성할 수 있다. 이하에서는, 제 1 테스트 신호(TWT) 및 제 2 테스트 신호(TWT_CK)는 로우 액티브 신호인 것으로 가정하여 설명한다.
예비 신호 생성부(214)는, 리드 커맨드(RD)가 입력되면 클럭(CLK)에 따라 예비 인에이블 신호(LTOE_IN)를 활성화시킬 수 있다. 예비 신호 생성부(214)는, 리드 커맨드(RD)가 입력되면 클럭(CLK)에 따라 리드 레이턴시(RL2) 이후에 활성화되는 예비 인에이블 신호(LTOE_IN)를 생성할 수 있다. 참고로, 리드 커맨드(RD)와 컬럼 계열의 커맨드인 카스 신호(CAS2)가 2tCK으로 입력되고, 카스 신호(CAS2)가 입력된 후 1tCK 시점으로부터 리드 레이턴시(RL2)가 시작되는 경우, 예비 신호 생성부(214)는, 리드 커맨드(RD)의 활성화 시점으로부터 3tCK 및 리드 레이턴시(RL2) 후에 예비 인에이블 신호(LTOE_IN)를 활성화시켜 출력할 수 있다. 하지만, 이는 하나의 예시일 뿐 본 발명은 이에 한정되지 않는다. 이하에서는, 예비 스트로브 인에이블 신호(LTOE_IN)는 로우 액티브 신호인 것으로 가정하여 설명한다.
스트로브 제어부(216)는, 제 2 테스트 신호(TWT_CK) 및 예비 인에이블 신호(LTOE_IN)에 따라 스트로브 인에이블 신호(LTOE_OUT)를 생성할 수 있다. 스트로브 제어부(216)는, 제 2 테스트 신호(TWT_CK) 및 예비 인에이블 신호(LTOE_IN) 중 하나라도 활성화되면 스트로브 인에이블 신호(LTOE_OUT)를 활성화시킬 수 있다.
데이터 출력 마스킹부(218)는, 제 1 테스트 신호(TWT)에 따라 데이터 인에이블 신호(IOEN_IN)를 선택적으로 마스킹할 수 있다. 데이터 출력 마스킹부(218)는, 제 1 테스트 신호(TWT)가 활성화되면 데이터 인에이블 신호(IOEN_IN)를 마스킹하여 로직 로우 레벨로 비활성화되는 최종 데이터 인에이블 신호(IOEN_OUT)를 출력하고, 제 1 테스트 신호(TWT)가 비활성화되면 데이터 인에이블 신호(IOEN_IN)를 최종 데이터 인에이블 신호(IOEN_OUT)로 출력할 수 있다.
도 6a 및 도 6b 는 도 5 의 테스트 신호 생성부(212)의 회로도 및 동작 파형도 이다.
도 6a 를 참조하면, 테스트 신호 생성부(212)는, 제 1 로직부(2122) 및 레이턴시 반영부(2124)를 포함할 수 있다.
제 1 로직부(2122)는, 테스트 모드 신호(TM) 및 라이트 커맨드(WT)를 낸드(NAND) 연산하여 제 1 테스트 신호(TWT)를 출력할 수 있다. 도 6b 를 참조하면, 제 1 로직부(2122)는, 테스트 모드 신호(TM) 및 라이트 커맨드(WT)가 모두 로직 하이 레벨일 때 로직 로우 레벨로 활성화되는 제 1 테스트 신호(TWT)를 출력할 수 있다.
레이턴시 반영부(2124)는, 라이트 커맨드(WT) 및 클럭(CLK)에 따라 라이트 레이턴시(WL2) 및 제 1 시간(tDQSS)을 제 1 테스트 신호(TWT)에 반영하여 제 2 테스트 신호(TWT_CK)를 출력할 수 있다. 도 6b 를 참조하면, 레이턴시 반영부(2124)는, 제 1 테스트 신호(TWT)의 활성화 시점으로부터 라이트 레이턴시(WL2) 및 제 1 시간(tDQSS) 후에 제 2 테스트 신호(TWT_CK)를 활성화시켜 출력할 수 있다. 참고로, 도 6b 에는, 라이트 커맨드(WT)와 컬럼 계열의 커맨드인 카스 신호(CAS2)가 2tCK으로 입력되면 라이트 동작으로 정의하고, 카스 신호(CAS2)가 입력된 후 1tCK 시점으로부터 라이트 레이턴시(WL2)가 시작되는 경우가 도시되어 있다. 이 때, 레이턴시 반영부(2124)는, 제 1 테스트 신호(TWT)의 활성화 시점으로부터 3tCK, 라이트 레이턴시(WL2) 및 제 1 시간(tDQSS) 후에 제 2 테스트 신호(TWT_CK)를 활성화시켜 출력할 수 있다. 하지만, 이는 하나의 예시일 뿐 본 발명은 이에 한정되지 않는다.
도 7a 및 도 7b 는 도 5 의 스트로브 제어부(216)의 회로도 및 동작 파형도 이다.
도 7a 를 참조하면, 스트로브 제어부(216)는 예비 인에이블 신호(LTOE_IN) 및 제 2 테스트 신호(TWT_CK)를 앤드(AND) 연산하여 스트로브 인에이블 신호(LTOE_OUT)를 출력하는 제 2 로직부(2162)를 포함할 수 있다. 도 7b 를 참조하면, 제 2 로직부(2162)는, 제 2 테스트 신호(TWT_CK) 또는 예비 인에이블 신호(LTOE_IN) 중 하나라도 로직 로우 레벨로 활성화되면, 로직 로우 레벨로 활성화되는 스트로브 인에이블 신호(LTOE_OUT)를 출력할 수 있다.
도 8a 및 도 8b 는 도 5 의 데이터 출력 마스킹부(218)의 회로도 이다.
도 8a 를 참조하면, 데이터 출력 마스킹부(218)는, 제 1 테스트 신호(TWT) 및 데이터 인에이블 신호(IOEN_IN)를 앤드(AND) 연산하여 최종 데이터 인에이블 신호(IOEN_OUT)를 출력하는 제 3 로직부(2182)를 포함할 수 있다. 도 8b 를 참조하면, 제 3 로직부(2182)는, 제 1 테스트 신호(TWT)가 로직 하이 레벨로 비활성화되면 데이터 인에이블 신호(IOEN_IN)를 최종 데이터 인에이블 신호(IOEN_OUT)로 출력하고, 제 1 테스트 신호(TWT)가 로직 로우 레벨로 활성화되면 데이터 인에이블 신호(IOEN_IN)를 마스킹하여 로직 로우 레벨로 비활성화되는 최종 데이터 인에이블 신호(IOEN_OUT)를 출력할 수 있다.
도 9 는 도 4 의 데이터 출력 회로(240)의 상세 구성도 이다. 도 10 은 도 9 의 데이터 출력부(242)의 회로도 이다.
도 9 를 참조하면, 데이터 출력 회로(240)는, 데이터 출력부(242) 및 스트로브 생성부(244)를 포함할 수 있다.
데이터 출력부(242)는, 최종 데이터 인에이블 신호(IOEN_OUT)에 따라서 활성화되며, 제 1 내지 제 4 지연 클럭(R1DOCLK, F1DOCLK, R2DOCLK, F2DOCLK)에 따라 셀 데이터(CDATA)를 병-직렬 변환하여 리드 데이터(DOUT<7:0>)를 출력할 수 있다. 도 10 을 참조하면, 데이터 출력부(242)는, 최종 데이터 인에이블 신호(IOEN_OUT)에 따라서 제 1 내지 제 4 지연 클럭(R1DOCLK, F1DOCLK, R2DOCLK, F2DOCLK)를 전달하는 전달부(2422) 및 전달부(2422)의 출력에 따라서 셀 데이터(CDATA)를 병-직렬 변환하여 리드 데이터(DOUT<7:0>)를 출력하는 시리얼라이져(2424)로 구성될 수 있다. 일 실시예로, 전달부(2422)는, 최종 데이터 인에이블 신호(IOEN_OUT)와 제 1 내지 제 4 지연 클럭(R1DOCLK, F1DOCLK, R2DOCLK, F2DOCLK) 중 하나를 앤드(AND) 연산하는 다수의 로직들로 구성될 수 있다.
스트로브 생성부(244)는, 제 1 내지 제 4 지연 클럭(R1DOCLK, F1DOCLK, R2DOCLK, F2DOCLK)을 조합하여 리드 스트로브 신호(RDQS)를 생성할 수 있다. 이 때, 클럭 신호 도메인(CLK domain)과 데이터 스트로브 신호 도메인(DQS domain) 간의 크로싱이 발생하므로, 스트로브 생성부(244)는, 리드 동작 시 클럭(CLK)과 리드 스트로브 신호(RDQS) 간의 스큐에 대응되는 제 2 시간(tDQSCK) 만큼의 지연 시간을 가질 수 있다.
이하, 도면을 참조하여 리드 제어 회로(120)의 동작을 설명하기로 한다.
도 11a 는 본 발명의 실시예에 따른 리드 제어 회로(120)의 노멀 리드 동작을 설명하기 위한 파형도 이다. 테스트 리드 동작은 노멀 리드 동작과 실질적으로 유사하므로 상세한 설명은 생략하기로 한다.
도 11a 를 참조하면, 노멀 리드 동작 시, 외부 컨트롤러로부터 메모리 장치로 클럭(CLK)과 함께 리드 커맨드(RD)가 입력되고, 2tCK 이후에 컬럼 계열의 커맨드인 카스 신호(CAS2)가 입력된다. 이에 따라, 메모리 장치의 메모리 셀 영역으로부터 셀 데이터(CDATA)가 독출된다.
출력 제어 회로(210)의 예비 신호 생성부(214)는, 리드 커맨드(RD)와 카스 신호(CAS2)가 입력된 후 1tCK 시점으로부터 리드 레이턴시(RL2) 이후에 로직 로우 레벨로 활성화되는 예비 인에이블 신호(LTOE_IN)를 생성한다. 스트로브 제어부(216)는, 예비 인에이블 신호(LTOE_IN)에 따라 스트로브 인에이블 신호(LTOE_OUT)를 로직 로우 레벨로 활성화시킬 수 있다. 데이터 출력 마스킹부(218)는, 로직 하이 레벨로 활성화되는 데이터 인에이블 신호(IOEN_IN)를 최종 데이터 인에이블 신호(IOEN_OUT)로 출력할 수 있다. 클럭 지연 회로(230)는, 스트로브 인에이블 신호(LTOE_OUT)가 활성화되면, 클럭(CLK)의 위상을 지연시켜 제 1 내지 제 4 지연 클럭(R1DOCLK, F1DOCLK, R2DOCLK, F2DOCLK)을 생성한다. 데이터 출력 회로(240)의 데이터 출력부(242)는, 최종 데이터 인에이블 신호(IOEN_OUT)에 따라서 활성화되며, 제 1 내지 제 4 지연 클럭(R1DOCLK, F1DOCLK, R2DOCLK, F2DOCLK)에 따라 셀 데이터(CDATA)를 병-직렬 변환하여 리드 데이터(DOUT<7:0>)를 출력할 수 있다. 스트로브 생성부(244)는, 제 1 내지 제 4 지연 클럭(R1DOCLK, F1DOCLK, R2DOCLK, F2DOCLK)을 조합하여 제 2 시간(tDQSCK)만큼의 지연 시간을 가지는 리드 스트로브 신호(RDQS)를 생성할 수 있다. 이 때, 리드 데이터(DOUT<7:0>)는 리드 스트로브 신호(RDQS)로부터 스트로브-데이터 마진(tDQS2DQ) 이후에 출력될 수 있다.
상기와 같이, 노멀 리드 동작 또는 테스트 리드 동작 시, 리드 제어 회로(120)는, 리드 커맨드(RD) 및 카스 신호(CAS2)의 입력으로부터 리드 레이턴시(RL2), 제 2 시간(tDQSCK)이 지난 이후에 리드 스트로브 신호(RDQS)를 출력하고, 리드 스트로브 신호(RDQS)가 출력된 후 스트로브-데이터 마진(tDQS2DQ) 이후에 리드 데이터(DOUT<7:0>)를 독출할 수 있다.
도 11b 는 본 발명의 실시예에 따른 리드 제어 회로(120)의 테스트 라이트 동작을 설명하기 위한 파형도 이다.
도 11b 를 참조하면, 테스트 라이트 동작 시, 외부 컨트롤러로부터 메모리 장치로 테스트 모드 신호(TM), 라이트 커맨드(WT), 클럭(CLK)과 함께 입력되고 2tCK 이후에 카스 신호(CAS2)가 입력된다.
출력 제어 회로(210)의 테스트 신호 생성부(212)는, 제 1 테스트 신호(TWT)를 활성화시키고, 클럭(CLK)에 따라 라이트 레이턴시(WL2) 및 제 1 시간(tDQSS)을 제 1 테스트 신호(TWT)에 반영하여 제 2 테스트 신호(TWT_CK)를 생성한다. 스트로브 제어부(216)는, 제 2 테스트 신호(TWT_CK)에 따라 스트로브 인에이블 신호(LTOE_OUT)를 로직 로우 레벨로 활성화시킬 수 있다. 클럭 지연 회로(230)는, 스트로브 인에이블 신호(LTOE_OUT)가 활성화되면, 클럭(CLK)의 위상을 지연시켜 제 1 내지 제 4 지연 클럭(R1DOCLK, F1DOCLK, R2DOCLK, F2DOCLK)을 생성한다. 스트로브 생성부(244)는, 제 1 내지 제 4 지연 클럭(R1DOCLK, F1DOCLK, R2DOCLK, F2DOCLK)을 조합하여 제 2 시간(tDQSCK)만큼의 지연 시간을 가지는 리드 스트로브 신호(RDQS)를 생성할 수 있다.
이 때, 데이터 출력 마스킹부(218)는, 제 1 테스트 신호(TWT)에 따라 데이터 인에이블 신호(IOEN_IN)를 마스킹하여 로직 로우 레벨로 비활성화되는 최종 데이터 인에이블 신호(IOEN_OUT)로 출력한다. 데이터 출력부(242)는, 최종 데이터 인에이블 신호(IOEN_OUT)에 따라서 비활성화되어 리드 데이터(DOUT<7:0>)를 출력하지 않는다.
상기와 같이, 테스트 라이트 동작 시, 리드 제어 회로(120)는, 라이트 커맨드(WT) 및 카스 신호(CAS2)의 입력으로부터 라이트 레이턴시(WL2), 제 1 시간(tDQSS) 및 제 2 시간(tDQSCK)이 지난 이후에 리드 스트로브 신호(RDQS)를 출력할 수 있다.
도 12 는 도 2 의 라이트 제어 회로(130)의 상세 블록도 이다.
도 12 를 참조하면, 라이트 제어 회로(130)는, 스트로브 선택부(310), 클럭 제어 회로(320), 예비 데이터 정렬부(330) 및 메인 데이터 정렬부(340)를 포함할 수 있다.
스트로브 선택부(310)는, 테스트 모드 신호(TM)에 따라 리드 스트로브 신호(RDQS) 또는 라이트 스트로브 신호(WDQS)를 선택하여 최종 스트로브 신호(DQS_OUT)를 출력할 수 있다. 스트로브 선택부(310)는, 테스트 모드 신호(TM)가 활성화되면 리드 스트로브 신호(RDQS)를 선택하고, 테스트 모드 신호(TM)가 비활성화되면 라이트 스트로브 신호(WDQS)를 선택하여 최종 스트로브 신호(DQS_OUT)를 출력할 수 있다.
클럭 제어 회로(320)는, 라이트 커맨드(WT), 클럭(CLK) 및 최종 스트로브 신호(DQS_OUT)를 토대로 제 1 및 제 2 라이트 클럭(WLVCLKR_OUT, WLVCLKF_OUT)을 생성하며, 테스트 모드 신호(TM)에 따라 제 1 및 제 2 라이트 클럭(WLVCLKR_OUT, WLVCLKF_OUT)을 선택적으로 지연시켜 출력할 수 있다.
예비 데이터 정렬부(330)는, 최종 스트로브 신호(DQS_OUT)에 따라, 테스트 데이터(DIN<7:0>) 또는 라이트 데이터(DIN<7:0>)를 정렬하여 제 1 및 제 2 정렬 데이터(ALGN_R, ALGN_F)를 출력할 수 있다.
메인 데이터 정렬부(340)는, 제 1 및 제 2 라이트 클럭(WLVCLKR_OUT, WLVCLKF_OUT)에 따라 제 1 및 제 2 정렬 데이터(ALGN_R, ALGN_F)를 래치하여 셀 데이터(CDATA)를 내부 회로(140)로 출력할 수 있다.
도 13 은 도 12 의 클럭 제어 회로(320)의 상세 블록도 이다.
도 13 을 참조하면, 클럭 제어 회로(320)는, 클럭 생성부(322) 및 테스트 지연 반영부(324)를 포함할 수 있다.
클럭 생성부(322)는, 라이트 커맨드(WT), 클럭(CLK) 및 최종 스트로브 신호(DQS_OUT)를 토대로 제 1 및 제 2 예비 라이트 클럭(WLVCLKR_IN, WLVCLKF_IN)을 생성할 수 있다. 클럭 생성부(322)는, 라이트 커맨드(WT)가 입력되면, 클럭(CLK) 및 최종 스트로브 신호(DQS_OUT)를 이용하여 제 1 및 제 2 예비 라이트 클럭(WLVCLKR_IN, WLVCLKF_IN)을 생성할 수 있다. 이 때, 데이터 스트로브 신호 도메인(DQS domain)와 클럭 신호 도메인(CLK domain) 간의 크로싱이 발생하므로, 클럭 생성부(322)는, 라이트 동작 시 클럭(CLK)과 라이트 스트로브 신호(WDQS) 간의 스큐에 대응되는 제 1 시간(tDQSS) 만큼의 지연 시간을 가질 수 있다.
테스트 지연 반영부(324)는, 테스트 모드 신호(TM)의 활성화 시 제 1 및 제 2 예비 라이트 클럭(WLVCLKR_IN, WLVCLKF_IN)을 지연시켜 제 1 및 제 2 라이트 클럭(WLVCLKR_OUT, WLVCLKF_OUT)을 출력하고, 테스트 모드 신호(TM)의 비활성화 시 제 1 및 제 2 예비 라이트 클럭(WLVCLKR_IN, WLVCLKF_IN)를 실질적인 지연없이 출력할 수 있다. 테스트 지연 반영부(324)는, 테스트 모드 신호(TM)가 활성화되면, 제 1 및 제 2 예비 라이트 클럭(WLVCLKR_IN, WLVCLKF_IN)을 제 2 시간(tDQSCK) 만큼 지연시켜 제 1 및 제 2 라이트 클럭(WLVCLKR_OUT, WLVCLKF_OUT)을 출력할 수 있다.
도 14 는 도 13 의 테스트 지연 반영부(324)의 회로도 이다.
도 14 를 참조하면, 테스트 지연 반영부(324)는, 제 1 지연선택부(3242) 및 제 2 지연선택부(3244)를 포함할 수 있다.
제 1 지연선택부(3242)는, 인버터(INV1), 제 1 내지 제 3 낸드 게이트(ND1~ND3) 및 인버터 체인(INV_CH1)을 포함할 수 있다.
인버터(INV1)는 테스트 모드 신호(TM)를 반전할 수 있다. 제 1 낸드 게이트(ND1)는, 제 1 예비 라이트 클럭(WLVCLKR_IN)과 인버터(INV1)의 출력을 낸드 연산할 수 있다. 제 2 낸드 게이트(ND2)는, 제 1 예비 라이트 클럭(WLVCLKR_IN)과 테스트 모드 신호(TM)를 낸드 연산할 수 있다. 인버터 체인(INV_CH1)은 짝수개의 인버터들로 이루어져 제 2 낸드 게이트(ND2)의 출력을 지연시킬 수 있다. 인버터 체인(INV_CH1)은 제 2 시간(tDQSCK)에 대응되는 지연 시간을 가질 수 있다. 제 3 낸드 게이트(ND3)는, 제 1 낸드 게이트(ND1) 및 인버터 체인(INV_CH1)의 출력을 낸드 연산하여 제 1 라이트 클럭(WLVCLKR_OUT)을 출력할 수 있다.
상기의 구성으로, 제 1 지연선택부(3242)는, 테스트 모드 신호(TM)가 비활성화되면, 제 1 낸드 게이트(ND1) 및 제 3 낸드 게이트(ND3)의 경로를 통해 제 1 예비 라이트 클럭(WLVCLKR_IN)을 실질적인 지연 없이 출력할 수 있다. 반면, 제 1 지연선택부(3242)는, 테스트 모드 신호(TM)가 활성화되면, 제 2 낸드 게이트(ND2), 인버터 체인(INV_CH1) 및 제 3 낸드 게이트(ND3)의 경로를 통해 제 1 예비 라이트 클럭(WLVCLKR_IN)을 제 2 시간(tDQSCK) 만큼 지연시켜 출력할 수 있다.
제 2 지연선택부(3244)는, 제 1 지연선택부(3242)와 실질적으로 동일한 구성을 가지므로 상세한 설명은 생략한다.
도 15 는 본 발명의 실시예에 따른 동기식 메모리 장치의 테스트 라이트 동작을 설명하는 타이밍도 이다.
도 15 를 참조하면, 테스트 라이트 동작 시, 외부 컨트롤러로부터 메모리 장치(100)에 테스트 모드 신호(TM), 라이트 커맨드(WT), 클럭(CLK)이 입력된다.
리드 제어 회로(120)는 테스트 모드 신호(TM) 및 라이트 커맨드(WT)에 따라 리드 스트로브 신호(RDQS)를 생성하여 라이트 제어 회로(130)에 제공할 수 있다. 이 때, 리드 제어 회로(120)는, 라이트 커맨드(WT) 및 카스 신호(CAS2)의 입력으로부터 라이트 레이턴시(WL2), 제 1 시간(tDQSS) 및 제 2 시간(tDQSCK)이 지난 이후에 리드 스트로브 신호(RDQS)를 출력할 수 있다. 이와 관련된 동작은 도 11b 에서 설명하였으므로 상세한 설명은 생략하기로 한다. 또한, 리드 제어 회로(120)는, 리드 데이터(DOUT<7:0>)의 출력을 인에이블 시키기 위한 데이터 인에이블 신호(IOEN_IN)를 마스킹하여 리드 데이터(DOUT<7:0>)가 독출되지 않도록 제어할 수 있다.
한편, 컨트롤러는 메모리 장치(100)로 라이트 스트로브 신호(WDQS)를 제공하지 않는 경우, 테스트 데이터(DIN<7:0>)를 제 2 시간(tDQSCK) 만큼 지연시켜 메모리 장치(100)로 제공할 수 있다.
라이트 제어 회로(130)는, 리드 제어 회로(120)로부터 제공되는 리드 스트로브 신호(RDQS)에 응답하여 직렬로 입력되는 테스트 데이터(DIN<7:0>)를 래치하고, 클럭(CLK)에 응답하여 래치된 데이터를 직-병렬 변환한 후 셀 데이터(CDATA)로 내부회로(40)에 전달할 수 있다. 내부 회로(140)로 전달된 셀 데이터(CDATA)는 어드레스(ADD)에 의해 지정된 메모리 셀들에 저장될 수 있다.
상기와 같이, 제안 발명에 따른 라이트 제어 회로(130)는, 테스트 라이트 동작 시, 라이트 스트로브 신호(WDQS)를 외부 컨트롤러로부터 입력받지 않고, 내부적으로 생성된 리드 스트로브 신호(RDQS)를 이용하여 테스트 데이터(DIN<7:0>)를 입력받는다. 따라서, 웨이퍼 테스트 시에 DQS 패드를 이용하지 않음으로써 한번에 테스트할 수 있는 칩들의 수가 증가하여 테스트 효율이 향상될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.

Claims (19)

  1. 내부 회로;
    노멀 라이트 동작 시 라이트 스트로브 신호에 따라 라이트 데이터를 상기 내부 회로에 라이트하고, 테스트 라이트 동작 시 리드 스트로브 신호에 따라 테스트 데이터를 상기 내부 회로에 라이트하는 라이트 제어 회로; 및
    노멀 리드 동작 또는 테스트 리드 동작 시, 상기 리드 스트로브 신호를 생성하여 상기 내부 회로로부터 독출되는 리드 데이터와 함께 출력하고, 상기 테스트 라이트 동작 시 상기 리드 스트로브 신호를 생성하여 상기 라이트 제어 회로에 제공하는 리드 제어 회로
    를 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 리드 제어 회로는,
    상기 테스트 라이트 동작 시,
    상기 리드 데이터의 독출을 인에이블 시키기 위한 데이터 인에이블 신호를 마스킹하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 라이트 제어 회로는,
    상기 노멀 라이트 동작 시, 라이트 커맨드의 입력으로부터 라이트 레이턴시(Write Latency, WL) 및 제 1 시간(tDQSS) - 클럭과 상기 라이트 스트로브 신호 간의 스큐를 나타냄 - 이 지난 이후에 상기 라이트 데이터가 상기 내부 회로에 라이트 되도록 제어하는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 라이트 제어 회로는,
    상기 테스트 라이트 동작 시, 라이트 커맨드의 입력으로부터 라이트 레이턴시(WL), 제 1 시간(tDQSS) - 클럭과 상기 라이트 스트로브 신호 간의 스큐를 나타냄- 및 제 2 시간(tDQSCK) - 상기 클럭과 상기 리드 스트로브 신호 간의 스큐를 나타냄- 이 지난 이후에 상기 테스트 데이터가 상기 내부 회로에 라이트 되도록 제어하는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 리드 제어 회로는,
    상기 노멀 리드 동작 또는 상기 테스트 리드 동작 시, 리드 커맨드의 입력으로부터 리드 레이턴시(Read Latency, RL) 및 제 2 시간(tDQSCK) - 클럭과 상기 리드 스트로브 신호 간의 스큐를 나타냄 - 이 지난 이후에 상기 리드 스트로브 신호를 출력하고,
    상기 테스트 라이트 동작 시, 라이트 커맨드의 입력으로부터 라이트 레이턴시(WL), 제 1 시간(tDQSS) - 상기 클럭과 상기 라이트 스트로브 신호 간의 스큐를 나타냄 - 및 상기 제 2 시간(tDQSCK)이 지난 이후에 상기 리드 스트로브 신호를 출력하는 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 리드 제어 회로는,
    리드 커맨드에 따라 스트로브 인에이블 신호를 활성화시키고, 테스트 모드 신호 및 라이트 커맨드에 따라 상기 스트로브 인에이블 신호를 활성화시키고 상기 리드 데이터의 독출을 활성화시키기 위한 데이터 인에이블 신호를 마스킹하는 출력 제어 회로;
    상기 스트로브 인에이블 신호가 활성화되면, 클럭의 위상을 지연시켜 다수의 지연 클럭들을 생성하는 클럭 지연 회로; 및
    상기 다수의 지연 클럭들을 조합하여 상기 리드 스트로브 신호를 생성하고, 상기 데이터 인에이블 신호 및 상기 다수의 지연 클럭들에 따라 상기 리드 데이터를 출력하는 데이터 출력 회로
    를 포함하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 출력 제어 회로는,
    상기 테스트 모드 신호 및 상기 라이트 커맨드에 따라 제 1 테스트 신호를 생성하고, 라이트 레이턴시(WL) 및 제 1 시간(tDQSS) - 상기 클럭과 상기 라이트 스트로브 신호 간의 스큐를 나타냄 - 을 상기 제 1 테스트 신호에 반영하여 제 2 테스트 신호를 생성하는 테스트 신호 생성부;
    상기 리드 커맨드에 따라 예비 인에이블 신호를 활성화시키는 예비 신호 생성부;
    상기 제 2 테스트 신호에 및 상기 예비 인에이블 신호에 따라 상기 스트로브 인에이블 신호를 활성화시키는 스트로브 제어부; 및
    상기 제 1 테스트 신호에 따라, 상기 데이터 인에이블 신호를 마스킹하는 데이터 출력 마스킹부
    를 포함하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 테스트 신호 생성부는,
    상기 테스트 모드 신호와 상기 라이트 커맨드를 로직 연산하여 상기 제 1 테스트 신호를 출력하는 로직부; 및
    상기 라이트 레이턴시(WL) 및 상기 제 1 시간(tDQSS)을 상기 제 1 테스트 신호에 반영하여 상기 제 2 테스트 신호를 출력하는 레이턴시 반영부
    를 포함하는 반도체 메모리 장치.
  9. 제 7 항에 있어서,
    상기 데이터 출력 회로는,
    상기 데이터 인에이블 신호에 따라 인에이블되어, 상기 다수의 지연 클럭들에 따라 상기 리드 데이터를 출력하는 데이터 출력부; 및
    상기 다수의 지연 클럭들을 조합하여 상기 리드 스트로브 신호를 생성하는 스트로브 생성부
    를 포함하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 스트로브 생성부는,
    상기 클럭과 상기 리드 스트로브 신호 간의 스큐를 나타내는 제 2 시간(tDQSCK)에 대응되는 지연 시간을 가지는 반도체 메모리 장치.
  11. 제 1 항에 있어서,
    상기 라이트 제어 회로는,
    테스트 모드 신호에 따라 상기 리드 스트로브 신호 또는 상기 라이트 스트로브 신호를 선택하여 최종 스트로브 신호를 출력하는 스트로브 선택부;
    라이트 커맨드, 클럭 및 상기 최종 스트로브 신호를 토대로 제 1 및 제 2 라이트 클럭을 생성하며, 상기 테스트 모드 신호에 따라 상기 제 1 및 제 2 라이트 클럭을 선택적으로 지연시켜 출력하는 클럭 제어 회로;
    상기 최종 스트로브 신호에 따라, 상기 테스트 데이터 또는 상기 라이트 데이터를 정렬하여 제 1 및 제 2 정렬 데이터를 출력하는 예비 데이터 정렬부; 및
    상기 제 1 및 제 2 라이트 클럭에 따라, 상기 제 1 및 제 2 정렬 데이터를 상기 내부 회로로 출력하는 메인 데이터 정렬부
    를 포함하는 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 클럭 제어 회로는,
    상기 라이트 커맨드가 입력되면, 상기 클럭 및 상기 최종 스트로브 신호를 토대로 제 1 및 제 2 예비 라이트 클럭을 생성하는 클럭 생성부; 및
    상기 테스트 모드 신호의 활성화 시 상기 제 1 및 제 2 예비 라이트 클럭을 지연시켜 상기 제 1 및 제 2 라이트 클럭을 출력하는 테스트 지연 반영부
    를 포함하는 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 클럭 생성부는,
    상기 클럭과 상기 라이트 스트로브 신호 간의 스큐를 나타내는 제 1 시간(tDQSS)에 대응되는 지연 시간을 가지는 반도체 메모리 장치.
  14. 제 12 항에 있어서,
    상기 테스트 지연 반영부는,
    상기 테스트 모드 신호가 활성화되면, 상기 제 1 및 제 2 예비 라이트 클럭을 제 2 시간(tDQSCK) - 상기 클럭과 상기 리드 스트로브 신호 간의 스큐를 나타냄 - 만큼 지연시켜 상기 제 1 및 제 2 라이트 클럭을 출력하는 반도체 메모리 장치.
  15. 노멀 라이트 동작 시, 라이트 스트로브 신호에 따라 라이트 데이터를 내부 회로에 라이트하는 단계;
    노멀 리드 동작 시, 리드 스트로브 신호를 생성하고 상기 내부 회로로부터 독출되는 리드 데이터와 함께 출력하는 단계;
    테스트 라이트 동작 시, 상기 리드 스트로브 신호를 생성하고, 상기 리드 스트로브 신호에 따라 테스트 데이터를 내부 회로에 라이트하는 단계; 및
    테스트 리드 동작 시, 상기 리드 스트로브 신호를 생성하고 상기 내부 회로로부터 독출되는 리드 데이터와 함께 출력하는 단계
    를 포함하는 반도체 메모리 장치의 동작 방법.
  16. 제 15 항에 있어서,
    상기 테스트 라이트 동작 시,
    상기 리드 데이터의 독출을 인에이블 시키기 위한 데이터 인에이블 신호를 마스킹하는 단계
    를 더 포함하는 반도체 메모리 장치의 동작 방법.
  17. 제 15 항에 있어서,
    상기 노멀 라이트 동작 시,
    라이트 커맨드의 입력으로부터 라이트 레이턴시(Write Latency, WL) 및 제 1 시간(tDQSS) - 클럭과 상기 라이트 스트로브 신호 간의 스큐를 나타냄 - 이 지난 이후에 상기 라이트 데이터가 상기 내부 회로에 라이트 되도록 제어하는 반도체 메모리 장치의 동작 방법.
  18. 제 15 항에 있어서,
    상기 테스트 라이트 동작 시,
    라이트 커맨드의 입력으로부터 라이트 레이턴시(WL), 제 1 시간(tDQSS) - 클럭과 상기 라이트 스트로브 신호 간의 스큐를 나타냄 - 및 제 2 시간(tDQSCK) - 상기 클럭과 상기 리드 스트로브 신호 간의 스큐를 나타냄 - 이 지난 이후에 상기 테스트 데이터가 상기 내부 회로에 라이트 되도록 제어하는 반도체 메모리 장치의 동작 방법.
  19. 제 15 항에 있어서,
    상기 노멀 리드 동작 또는 상기 테스트 리드 동작 시, 리드 커맨드의 입력으로부터 리드 레이턴시(Read Latency, RL) 및 제 2 시간(tDQSCK) - 클럭과 상기 리드 스트로브 신호 간의 스큐를 나타냄 - 이 지난 이후에 상기 리드 스트로브 신호를 출력하고,
    상기 테스트 라이트 동작 시, 라이트 커맨드의 입력으로부터 라이트 레이턴시(WL), 제 1 시간(tDQSS) - 상기 클럭과 상기 라이트 스트로브 신호 간의 스큐를 나타냄 - 및 상기 제 2 시간(tDQSCK)이 지난 이후에 상기 리드 스트로브 신호를 출력하는 반도체 메모리 장치의 동작 방법.
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