KR100892668B1 - 뱅크 선택 제어 블록을 포함하는 반도체 집적 회로 - Google Patents

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Abstract

뱅크 선택 제어 블록을 포함하는 반도체 집적 회로를 개시한다. 개시된 본 발명의 반도체 집적 회로는, 제 1그룹의 뱅크를 포함하는 업 뱅크 블록, 제 2그룹의 뱅크를 포함하는 다운 뱅크 블록 및 상기 업 뱅크 블록 및 상기 다운 뱅크 블록에서 리드용 제 1 및 제 2 그룹 리드 제어 신호 및 뱅크 정보 신호에 응답하여 업 및 다운 뱅크 글로벌 짝수 라인 제어 신호, 업 및 다운 뱅크 글로벌 홀수 라인 제어 신호 및 업 및 다운 뱅크SDRAM용 라이트 글로벌 라인 제어 신호를 제공하는 뱅크 선택 제어 블록을 포함하되, 상기 뱅크 선택 제어 블록은 MRS(Mode Register Set)로부터 제공되는 DDR(Double Data Rate) 신호 및 SDR (Single Data Rate)신호에 응답한다.
뱅크, 글로벌 입출력 라인, 로딩

Description

뱅크 선택 제어 블록을 포함하는 반도체 집적 회로{Semiconductor Integrated Circuit Comprising Bank Selecting Control Block}
본 발명은 반도체 집적 회로에 관한 것으로서, 보다 구체적으로는 글로벌 입출력 라인을 제어하는 반도체 집적 회로에 관한 것이다.
일반적으로 반도체 집적 회로에 입력되는 외부 명령이 리드(read) 또는 라이트(write) 명령일 경우 이에 응답하여 뱅크들간의 공유 라인인 글로벌 입출력(GIO: Global Input Output) 라인을 구동시키며 데이터를 리드하거나 라이트한다. 물론, 그 중 선택된 글로벌 입출력 라인만 구동될 것이나, 글로벌 입출력 라인이 모든 뱅크에 공유된 구조이므로 데이터 전달시 신호의 로딩은 상당히 크다.
특히, 최근 반도체 메모리 장치의 고집적화에 따라 칩면적이 증가되면서 글로벌 입출력 라인의 길이는 더욱 길어진다. 이로써, 데이터를 라이트하거나 리드시 글로벌 입출력 라인의 큰 로딩으로 인하여 데이터가 풀스윙(full swing)하며 토글될 때 신호 지연이 발생되어 고속 동작을 만족시키기 어려운 점이 있다. 또한, 글로벌 입출력 라인의 큰 로딩은 전류의 소모를 증가시킨다.
본 발명의 기술적 과제는 선택된 뱅크가 포함된 뱅크 블록에만 선택적으로 글로벌 입출력 라인 제어 신호를 제공하여 글로벌 입출력 라인 신호의 로딩을 감소시키며 저전력을 구현하는 반도체 집적 회로를 제공하는 것이다.
본 발명의 기술적 과제를 달성하기 위하여 반도체 집적 회로는, 제 1그룹의 뱅크를 포함하는 업 뱅크 블록, 제 2그룹의 뱅크를 포함하는 다운 뱅크 블록 및 상기 업 뱅크 블록 및 상기 다운 뱅크 블록에서 리드용 제 1 및 제 2 그룹 리드 제어 신호 및 뱅크 정보 신호에 응답하여 업 및 다운 뱅크 글로벌 짝수 라인 제어 신호, 업 및 다운 뱅크 글로벌 홀수 라인 제어 신호 및 업 및 다운 뱅크SDRAM용 라이트 글로벌 라인 제어 신호를 제공하는 뱅크 선택 제어 블록을 포함하되, 상기 뱅크 선택 제어 블록은 MRS(Mode Register Set)로부터 제공되는 DDR(Double Data Rate) 신호 및 SDR (Single Data Rate)신호에 응답한다.
본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 다른 실시예에 따른 반도체 집적 회로는, 제 1그룹의 뱅크를 포함하는 업 뱅크 블록, 제 2그룹의 뱅크를 포함하는 다운 뱅크 블록, 리드용 제 1 및 제 2 그룹 리드 제어 신호 및 뱅크 정보 신호에 응답하여 업 및 다운 뱅크 글로벌 짝수 라인 제어 신호, 업 및 다운 뱅크 글로벌 홀수 라인 제어 신호 및 업 및 다운 뱅크 SDRAM용 라이트 글로벌 라인 제어 신호를 제공하는 뱅크 제어 블록 및 상기 뱅크 제어 블록의 출력 신호들을 상기 업 뱅크 블록 및 상기 다운 뱅크 블록으로 선택적으로 제공하는 전송 블록을 포함하되, 상기 뱅크 제어 블록은 MRS로부터 제공되는 DDR 신호 및 SDR 신호에 응답한다.
본 발명에 따르면 데이터를 전달하는 글로벌 입출력 라인을 구동시키되, 선택된 뱅크가 포함된 블록에서만 구동되도록 제어할 수 있다. 즉, 뱅크를 블록화 시키고 이에 대해 동작이 수행될 뱅크가 포함된 뱅크 블록에만 선택적으로 글로벌 입출력 라인 제어 신호를 활성화시켜 데이터를 전달하도록 한다. 따라서, 선택되지 않은 뱅크가 포함된 블록에는 글로벌 입출력 라인이 구동되지 않도록 함으로써 전류의 소모를 줄일 수 있다. 선택적으로 뱅크 블록을 제어함으로써 신호의 로딩을 감소시켜 신호의 지연되는 현상을 개선할 수 있다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명한다.
도 1은 본 발명의 일 실시예에 따른 뱅크 선택 제어 블록을 포함하는 반도체 집적 회로의 개념적인 블록도이다. 도 2는 도 1에 따른 뱅크 선택 제어 블록(200)의 상세한 블록도이다.
도 1 및 도 2를 참조하면, 반도체 집적 회로는 메모리 셀 블록(100), 뱅크 선택 제어 블록(200) 및 패드 블록(300)을 포함한다.
메모리 셀 블록(100)은 우선, 제 1뱅크(110; 뱅크 0), 뱅크의 컬럼 어드레스를 디코딩하거나 제어하는 컬럼 제어부(120), 및 뱅크의 로우 어드레스를 디코딩하거나 제어하는 로우 제어부(130)를 포함한다. 설명의 편의상 제 1 뱅크(110)를 기 준으로 설명하였으나, 나머지 뱅크(뱅크 1- 뱅크 3)에 대해서도 각각의 로우 제어부 및 컬럼 제어부가 구성되며 이에 대한 중복되는 설명은 생략하기로 한다. 여기서는 뱅크의 배치에 따라 제 1 뱅크(뱅크0) 및 제 3 뱅크(뱅크 2)를 업 뱅크 블록(UP)으로 예시하며, 제 2 뱅크(뱅크 1) 및 제 4 뱅크(뱅크 3)를 다운 뱅크 블록(DN)으로 예시한다. 물론 이에 제한되지 않으며, 뱅크의 배치에 따라 업 뱅크 블록 또는 다운 뱅크 블록을 구성하는 뱅크는 달라질 수 있다.
본 발명의 일 실시예에 따른 뱅크 선택 제어 블록(200)은 뱅크 제어 블록(225) 및 전송 블록(230)을 포함한다. 뱅크 제어 블록(225)은 리드/라이트 제어 신호 생성 블록(210), 글로벌 라인 제어 신호 생성 블록(220)을 포함한다.
우선, 리드/라이트 제어 신호 생성 블록(210)은 뱅크 정보 신호(CASP8<0:3>), 제 1 및 제 2 그룹 리드 제어 신호(PINB<0:3>, PINB<4:7>) 및 DDR 신호(DDR)에 응답하여 업 뱅크 블록(UP) 및 다운 뱅크 블록(DN)을 제어한다. 즉, 리드/라이트 제어 신호 생성 블록(210)은, 업 뱅크 블록(UP) 및 다운 뱅크 블록(DN)을 제어하는 신호로서의 업 뱅크 블록 컬럼 제어 신호(CAST_SUM_U), 업 뱅크 블록 리드 제어 신호(PIN_SUM_U), 다운 뱅크 블록 컬럼 제어 신호(CAST_SUM_D) 및 다운 뱅크 블록 리드 제어 신호(PIN_SUM_D)를 생성한다. 즉, 리드/라이트 제어 신호 생성 블록(210)은 뱅크의 정보에 따라 업 뱅크 블록(UP), 다운 뱅크 블록(DN)에서의 리드/라이트 동작을 각각 제어하도록 리드/라이트 동작 관련된 제어 신호를 각각 생성한다. 여기서, 입력 신호인 뱅크 정보 신호(CASP8<0:3>)는 각 뱅크 정보 및 버스트 렝쓰(Burst Lenth; 이하 BL)정보를 갖는 통상적으로 사용되는 뱅크 정보 신호이다. 또한, 제 1 및 제 2 그룹 리드 제어 신호(PINB<0:3>, PINB<4:7>)는 각각 업 뱅크 블록 및 다운 뱅크 블록에서의 리드 명령에 의해 BL만큼 생성되는 리드 제어 신호로 예시한다. 업 뱅크 블록 컬럼 제어 신호(CAST_SUM_U) 및 다운 뱅크 블록 컬럼 제어 신호(CAST_SUM_D)는 라이트 명령에 따라 컬럼계 회로를 제어하는 메인 신호이다. 여기서 DDR 신호(DDR)는 MRS로부터 제공되며, DDR 모드로 동작하도록 하는 정보 신호로 예시한다.
글로벌 라인 제어 신호 생성 블록(220)은 업 뱅크 블록 컬럼 제어 신호(CAST_SUM_U), 업 뱅크 블록 리드 제어 신호(PIN_SUM_U), 다운 뱅크 블록 컬럼 제어 신호(CAST_SUM_D), 다운 뱅크 블록 리드 제어 신호(PIN_SUM_D) 및 SDR 신호(SDR)에 응답하여 업 및 다운 뱅크 글로벌 짝수 라인 제어 신호(GIO_EV_CTRL_U, GIO_EV_CTRL_D), 업 및 다운 뱅크 글로벌 홀수 라인 제어 신호(GIO_OD_CTRL_U, GIO_OD_CTRL_D) 및 업 및 다운 뱅크SDRAM용 라이트 글로벌 신호(GWIO_CTRL_U, GWIO_CTRL_D)를 제공한다. 업 및 다운 뱅크 글로벌 짝수 라인 제어 신호(GIO_EV_CTRL_U, GIO_EV_CTRL_D), 업 및 다운 뱅크 글로벌 홀수 라인 제어 신호(GIO_OD_CTRL_U, GIO_OD_CTRL_D)는 DDR(Double Data Rate)의 리드/라이트 동작시 데이터를 전달하는 신호선이다. DDR에서는 클럭의 양쪽 에지에 동기시켜 데이터를 출력시키므로 통상 2 비트 프리페치 방식을 적용하고 있다. 그러므로, 업 및 다운 뱅크 글로벌 짝수 라인 제어 신호(GIO_EV_CTRL_U, GIO_EV_CTRL_D), 업 및 다운 글로벌 홀수 라인 제어 신호(GIO_OD_CTRL_U, GIO_OD_CTRL_D)는 DDR의 2-bit 프리페치를 지원하도록, 글로벌 입출력 라인의 홀수번째(odd)와 짝수번째(even)로 구분해서 제어하기 위한 신호선이다.
한편, 본 발명에서는 DDR과 SDRAM(Synchronous Dynamic Random Access Memory)의 콤보 타입의 반도체 집적 회로를 예시한다. 따라서, SDRAM에서의 리드/라이트 동작을 위한 데이터를 전달하는 신호선으로서 별도의 글로벌 입출력 라인을 구현할 수 있다. 그리하여, SDRAM 에서 리드시에는 업 및 다운 뱅크 글로벌 짝수 라인 제어 신호(GIO_EV_CTRL_U, GIO_EV_CTRL_D), 업 및 다운 뱅크 글로벌 홀수 라인 제어 신호(GIO_OD_CTRL_U, GIO_OD_CTRL_D)이 글로벌 짝수 라인 및 글로벌 홀수 라인을 제어하는데 이용된다. 그러나, SDRAM 회로의 라이트시에는 신호선의 로딩을 줄이도록 라이트용 글로벌 입출력 라인을 별도로 구비하게 된다. 이로써, 본 발명의 일 실시예에서는 업 및 다운 뱅크 SDRAM용 라이트 글로벌 라인 제어 신호(GWIO_CTRL_U, GWIO_CTRL_D)를 제공한다. 여기서 SDR 신호(SDR)는 MRS로부터 제공되며, SDRAM 모드로 동작하도록 하는 정보 신호로 예시한다.
전송 블록(230)은 글로벌 라인 제어 신호 생성 블록(220)의 출력 신호들을 수신하여 선택적으로 업 뱅크 블록(UP) 및 다운 뱅크 블록(DN)으로 전송하도록 제어할 수 있다. 그리하여, 선택된 뱅크 블록에서만 글로벌 입출력 라인을 구동시킴으로써 로딩을 감소시킬 수 있다. 여기서, 글로벌 입출력 라인이란 글로벌 홀수 라인, 글로벌 짝수 라인 및 SDRAM용 라이트 글로벌 라인을 통칭하는 것이다.
도 3a 및 도 3b는 리드/라이트 제어 신호 생성 블록(210)의 개념적인 블록도 및 일부 회로도(211)이다.
도 3a 내지 도 3b를 참조하면, 리드/라이트 제어 신호 생성 블록(210)은 업 뱅크용 리드/라이트 신호 생성부(211) 및 다운 뱅크용 리드/라이트 신호 생성부(212)를 포함한다. 다운 뱅크용 신호 생성부(212)의 회로도는 도시하지 않았으나 업 뱅크용 신호 생성부(211)와 반복되는 구조로서, 입력되는 신호 및 이에 응답하여 출력되는 신호가 달라질 뿐이다. 그리하여, 설명의 편의상 업 뱅크용 신호 생성부(211)에 대해서 자세히 설명하기로 한다.
업 뱅크용 리드/라이트 신호 생성부(211)는 업 뱅크 컬럼 제어 신호 생성부(211a) 및 업 뱅크 리드 제어 신호 생성부(211b)를 포함한다.
업 뱅크 컬럼 제어 신호 생성부(211a)는 DDR동작 모드에서 라이트 명령이 활성화 될 경우, 제 1 및 제 3 뱅크 정보 신호(CASP8<0>, CASP8<2>)에 응답하여 업 뱅크 블록 컬럼 제어 신호(CAST_SUM_U)를 생성한다. 보다 구체적으로, 업 뱅크 컬럼 제어 신호 생성부(211a)는 제 1 및 제 3 뱅크 정보 신호(CASP8<0>, CASP8<2>), DDR 정보 신호(DDR), 라이트 활성화 신호(WTEN), 다운 뱅크 컬럼 활성화 정보 신호(DDR_D), 리셋 신호(RST)를 수신하여, 업 뱅크 컬럼 활성화 정보 신호(DDR_U) 및 업 뱅크 블록 컬럼 제어 신호(CAST_SUM_U)를 생성한다.
업 뱅크 컬럼 제어 신호 생성부(211a)는 뱅크 판단부인 제 1 노어 게이트(NOR1), DDR 및 라이트 동작 판단부인 제 1 낸드 게이트(ND1) 및 플립플롭부(FF1)를 포함한다.
제 1 노어 게이트(NOR1)는 제 1 및 제 3 뱅크 정보 신호(CASP8<0>, CASP8<2>)를 수신하여 업 뱅크 블록(도 1의 UP 참조)의 선택된 뱅크의 유무 정보를 제공한다. 즉, 제 1 및 제 3 뱅크 정보 신호(CASP8<0>, CASP8<2>)는 업 뱅크 블록 (도 1의 UP 참조)내 포함된 뱅크 정보를 갖는 신호이다. 제 1 낸드 게이트(ND1)는 DDR 정보 신호(DDR) 및 라이트 활성화 신호(WTEN)를 수신하여 DDR 회로에서의 라이트 동작 여부의 정보를 제공한다. 제1플립플롭부(FF1)는 NAND형 플립플롭으로서, 제 2 및 제 3 낸드 게이트(ND2, ND3)를 포함한다. 제 1 플립플롭부(FF1)는 노드 a의 신호를 수신하여 업 뱅크 블록 컬럼 제어 신호(CAST_SUM_U)의 레벨을 래치하다가 제 3 낸드 게이트(ND3)의 입력 단자에 수신되는 신호들에 응답하여 업 뱅크 블록 컬럼 제어 신호(CAST_SUM_U)의 레벨을 반전시킨다.
DDR 회로에서 업 뱅크 블록(도 1의 UP 참조) 중 어느 뱅크에 라이트 동작이 수행되는 경우를 예시하기로 한다.
업 뱅크 컬럼 제어 신호 생성부(211a)의 동작을 설명하면, 제 1 및 제 3 뱅크 정보 신호(CASP8<0>, CASP8<2>) 중 어느 하나의 활성화된 하이 레벨에 응답하여 제 1 노어 게이트(NOR1)는 로우 레벨을 제공한다. 제 1 낸드 게이트(ND1)는 DDR 정보 신호(DDR) 및 라이트 활성화 신호(WTEN) 모두 활성화된 하이 레벨에 응답하여 로우 레벨을 제공한다. 그리하여, 제 1 노어 게이트(NOR1) 및 제 1 낸드 게이트(ND1)의 출력 신호를 제 2 노어 게이트(NOR2)가 수신하여 하이 레벨을 제공한다. 따라서, 제 2 노어 게이트(NOR2)의 출력 신호가 제 1 인버터(IV1)에 의해 반전됨으로써 업 뱅크 컬럼 활성화 정보 신호(DDR_U)는 활성화된 로우 레벨을 제공한다. 즉, 업 뱅크 블록(도 1의 UP참조)에 해당되는 뱅크 정보 신호가 활성화되면 업 뱅크 블록(도 1의 UP 참조)가 활성화된다는 업 뱅크 컬럼 활성화 정보 신호(DDR_U)를 제공할 수 있다. 이 업 뱅크 컬럼 활성화 정보 신호(DDR_U)는 다운 뱅크 컬럼 제어 신호 생성부(미도시)에 피드백되어 다운 뱅크 관련 신호들이 활성화되지 않도록 한다. 또한, 제 1 플립플롭부(FF1)의 제 2 낸드 게이트(ND2)가 노드 a의 로우 레벨을 수신함으로써 업 뱅크 블록 컬럼 제어 신호(CAST_SUM_U)는 활성화된 하이 레벨로 제공한다.
계속해서, 다운 뱅크 컬럼 활성화 정보 신호(DDR_D)는 업 뱅크 컬럼 활성화 정보 신호(DDR_U)와 논리 레벨이 반전된 신호이므로 이 경우에는 하이 레벨의 신호이다. 리셋 신호(RST)도 회로의 동작을 리셋시키는 동작을 하기 전까지는 로우 레벨로 유지되는 신호이다. 그리하여, 제 1플립플롭부(FF1)의 제 3 낸드 게이트(ND3)는 모두 하이 레벨을 수신함으로써 로우 레벨의 출력 신호를 제 2 낸드 게이트(ND2)에 제공한다. 이로써, 업 뱅크 컬럼 제어 신호 생성부(211a)는 다운 뱅크 정보 신호(DDR_D) 또는 리셋 신호(RST)의 논리 레벨이 변하기 전까지는 하이 레벨의 업 뱅크 블록 컬럼 제어 신호(CAST_SUM_U)를 래치한다. 즉, 업 뱅크 컬럼 제어 신호 생성부(211a)는 DDR 회로에서 라이트 동작시 활성화되는 뱅크 정보 신호(CASP8<0>, CASP8<2>)에 의해 활성화된 업 뱅크 블록 컬럼 제어 신호(CAST_SUM_U)를 생성할 수 있다. 한편, 업 뱅크 블록(도 1의 UP 참조)이 활성화되는 동안 다운 뱅크 블록(도 1의 DN 참조)은 비활성화되도록 제어를 해야한다. 반면, 다운 뱅크 블록(도 1의 DN 참조)이 활성화되면 이에 따라 업 뱅크 블록(도 1의 UP 참조)은 비활성화되어야 한다. 이로써, 업 뱅크 컬럼 활성화 정보 신호(DDR_U) 및 다운 뱅크 컬럼 활성화 정보 신호(DDR_D)를 이용하여 어느 하나의 뱅크 블록이 활성화될 경우 다른 뱅크 블록이 비활성화되도록 제어를 할 수 있다.
업 뱅크 리드 제어 신호 생성부(211b)를 설명하기로 한다.
전술한 바와 같이, 리드시에는 DDR 회로나 SDRAM 회로 공히 글로벌 짝수 및 홀수 라인을 사용하게 된다. 따라서, 업 뱅크 리드 제어 신호 생성부(211b)는 공통의 리드용 제어 신호를 생성하므로 별도의 DDR회로 정보나 SDRAM 회로 정보가 요구되지 않는다.
업 뱅크 리드 제어 신호 생성부(211b)는 제 4 낸드 게이트(ND4) 및 제 2 플립플롭부(FF2)를 포함한다. 제 2 플립플롭부(FF2)는 제 5 및 제 6 낸드 게이트(ND5, ND6)를 포함한다. 제 4 낸드 게이트(ND4)는 제 1 그룹 리드 제어 신호(PINB<0:3>)를 수신하여 낸드 게이팅 동작에 의한 출력 신호를 제공한다. 제 2 플립플롭부(FF2)는 업 뱅크 리드 정보 신호(PINB_SUM_U), 다운 뱅크 리드 정보 신호(PINB_SUM_D) 및 리셋 신호(RST)를 수신하여 업 뱅크 블록 리드 제어 신호(PIN_SUM_U)를 제공한다.
DDR 회로 또는 SDRAM 회로에서의 업 뱅크 블록으로부터의 리드 동작이 수행되는 경우를 예시하기로 한다.
업 뱅크 리드 제어 신호 생성부(211b)의 동작을 설명하면, 제 4 낸드 게이트(ND4)는 활성화된 로우 레벨의 제 1 그룹 리드 제어 신호(PINB<0:3>)를 수신하여 하이 레벨을 제공하며, 이는 제 3 인버터(IV3)에 의해 반전되어 노드 b에 로우 레벨의 신호를 제공한다. 이로써, 업 뱅크 리드 제어 신호 생성부(211b)는 활성화된 로우 레벨의 업 뱅크 리드 정보 신호(PINB_SUM_U)를 제공할 수 있다. 이 업 뱅크 리드 정보 신호(PINB_SUM_U)는 다운 뱅크 블록 리드 제어 신호(PIN_SUM_D)를 비활 성화시킬 수 있다. 한편, 제 2 플립플롭부(FF2)는 노드 b의 로우 레벨을 수신한 제 5 낸드 게이트(ND5)에 의해 하이 레벨의 업 뱅크 블록 리드 제어 신호(PIN_SUM_U)를 제공한다. 전술한 업 뱅크 컬럼 제어 신호 생성부(211a)의 동작원리와 동일하게, 업 뱅크 리드 제어 신호 생성부(211b)도 업 뱅크 블록(도 1의 UP 참조)에서의 리드 명령에 의한 활성화된 제 1 그룹 리드 제어 신호(PINB<0:3>)에 응답하여 업 뱅크가 활성화되었다는 업 뱅크 리드 정보 신호(PINB_SUM_U)를 제공한다. 이로써 다운 뱅크 리드 정보 신호(PINB_SUM_D)가 활성화 되지 않도록 한다. 또한, 업 뱅크 리드 제어 신호 생성부(211b)도 다운 뱅크 리드 정보 신호(PINB_SUM_D) 또는 리셋 정보 신호(RST)가 활성화되기 전까지는 하이 레벨의 활성화된 업 뱅크 블록 리드 제어 신호(PIN_SUM_U)를 유지할 수 있다.
도 4a 내지 도 4b는 글로벌 라인 제어 신호 생성 블록(220)의 개념적인 블록도 및 일부 회로도이다.
도 4a 내지 도 4b를 참조하면, 글로벌 라인 제어 신호 생성 블록(220)은 업 뱅크용 글로벌 라인 제어 신호 생성부(221) 및 다운 뱅크용 글로벌 라인 제어 신호 생성부(222)를 포함한다. 다운 뱅크용 글로벌 라인 제어 신호 생성부(222)의 회로도는 도시하지 않았으나 업 뱅크용 글로벌 라인 제어 신호 생성부(221)와 반복되는 구조로서, 입력되는 신호 및 이에 응답하여 출력되는 신호가 달라질 뿐이다. 그리하여, 설명의 편의상 업 뱅크용 글로벌 라인 제어 신호 생성부(221)에 대해서 자세히 설명하기로 한다.
업 뱅크용 글로벌 라인 제어 신호 생성부(221)는 업 뱅크 글로벌 짝수 / 홀 수 라인 제어 신호 생성부(221a) 및 업 뱅크 SDRAM용 라이트 글로벌 신호 생성부(221b)를 포함한다.
우선, 업 뱅크 글로벌 짝수/홀수 라인 제어 신호 생성부(221a)는 라이트 활성화 신호(WTEN), 업 뱅크 블록 컬럼 제어 신호(CAST_SUM_U) 및 업 뱅크 블록 리드 제어 신호(PIN_SUM_U)를 수신하여 업 뱅크 글로벌 짝수 라인 제어 신호(GIO_EV_CTRL_UP) 및 업 뱅크 글로벌 홀수 라인 제어 신호(GIO_OD_CTRL_U)를 생성한다. 업 뱅크 글로벌 라인 제어 신호 생성부(221a)는 제 1 및 제 2 전송부로서의 제 1 및 제 2 전송 게이트(TR1, TR2) 및 제 1 래치부(L1)를 포함한다.
제 1 전송 게이트(TR1) 및 제 2 전송 게이트(TR2)는 라이트 활성화 신호(WTEN)를 수신하는 제 1 및 제 2 인버터(IV1, IV2)에 의해 선택적으로 턴온된다. 그리하여, 제 1 전송 게이트(TR1)가 턴온되면 업 뱅크 블록 컬럼 제어 신호(CAST_SUM_U)를 반전시켜 전달하고, 제 2 전송 게이트(TR2)가 턴온되면 업 뱅크 블록 리드 제어 신호(PIN_SUM_U)를 반전시켜 전달한다. 제 1 래치부(L1)는 제 3 및 제 4 인버터(IV3, IV4)를 포함하며, 노드 c의 레벨을 래치한다.
업 뱅크 글로벌 라인 제어 신호 생성부(221a)의 동작을 설명하면, 라이트 명령에 의해 라이트 활성화 신호(WTEN)가 하이 레벨의 활성화된 레벨을 가지면, 제 1 전송 게이트(TR1)가 턴온된다. 이 때, 업 뱅크 블록 컬럼 제어 신호(CAST_SUM_U)가 활성화된 하이 레벨이면 즉, 업 뱅크 블록(도 1의 UP 참조)에 라이트 동작이 수행되면, 제 1 전송 게이트(TR1) 및 제 5 인버터(IV5)에 의해 하이 레벨의 업 뱅크 글로벌 짝수 및 홀수 라인 제어 신호(GIO_EV_CTRL_U, GIO_OD_CTRL_U)가 활성화된 하 이 레벨로 제공된다. 그리하여, 하이 레벨의 업 뱅크 글로벌 짝수 및 홀수 라인 제어 신호(GIO_EV_CTRL_U, GIO_OD_CTRL_U)가 제공된다면, DDR 회로의 라이트 동작시 업 뱅크 블록(도 1의 UP 참조)의 글로벌 짝수 및 홀수 라인을 제어하도록 할 수 있다.
만약, 리드 명령에 의해 리드 동작이 수행되어야 한다면, 라이트 활성화 신호(WTEN)는 로우 레벨의 비활성화된 레벨을 갖는다. 이때는 제 2 전송 게이트(TR2)가 턴온되어 반전된 업 뱅크 블록 리드 제어 신호(PIN_SUM_U)를 전달할 수 있다. 제 2 전송 게이트(TR2) 및 제 6 인버터(IV6)에 의해 하이 레벨의 업 뱅크 블록 리드 제어 신호(PIN_SUM_U)가 제공된다. 이로써, DDR 또는 SDRAM 회로의 리드 동작시 업 뱅크 블록(도 1의 UP 참조)에만 글로벌 짝수 및 홀수 라인을 제어하도록 할 수 있다.
한편, 콤보 타입을 지원하기 위해 SDRAM용 라이트 글로벌 신호를 제공하도록 도 4b의 업 뱅크 SDRAM용 라이트 글로벌 제어 신호 생성부(221b)를 추가로 구비할 수 있다.
SDRAM용 라이트 글로벌 신호 생성부(221b)는 도 3b의 업 뱅크 블록 컬럼 제어 신호 생성부(211a)의 구성과 유사하므로 간략히 설명하기로 한다.
SDRAM용 라이트 글로벌 신호 생성부(221b)가 도 3b의 업 뱅크 블록 컬럼 제어 신호 생성부(211a)와 다른 점은 DDR 회로 정보대신 SDRRAM 회로 정보를 갖도록 하는 점이다. 한편, SDRAM용 라이트 글로벌 신호 생성부(221b)에 제 2 지연부(L2)가 더 포함되는 것은 업 뱅크SDRAM용 라이트 글로벌 제어 신호(GWIO_CTRL_U)의 출 력되는 타이밍과 업 뱅크 글로벌 짝수 및 홀수 라인 제어 신호(GIO_EV_CTRL_U, GIO_OD_CTRL_U)의 출력되는 타이밍을 맞추기 위해 소정의 지연시간을 두는 것이다. 따라서, 제 2 지연부(L2)의 지연 소자의 수는 상기의 목적에 따라 가감이 가능하다.
SDRAM용 라이트 글로벌 신호 생성부(221b)는 뱅크 판단부인 제 1 노어 게이트(NOR1), SDRAM 및 라이트 동작 판단부인 제 1 낸드 게이트(ND1) 및 플립플롭부(FF)를 포함한다.
제 1 노어 게이트(NOR1)는 제 1 및 제 3 뱅크 정보 신호(CASP8<0>, CASP8<2>)를 수신하여 업 뱅크 블록(도 1의 UP 참조)의 선택된 뱅크의 유무 정보를 제공한다. 제 1 낸드 게이트(ND1)는 SDRAM 정보 신호(SDR) 및 라이트 활성화 신호(WTEN)를 수신하여 SDRAM 회로에서의 라이트 동작 여부의 정보를 제공한다. 플립플롭부(FF)는 NAND형 플립플롭으로서, 제 2 및 제 3 낸드 게이트(ND2, ND3)를 포함한다. 플립플롭부(FF)는 노드 d의 신호를 수신하여 업 뱅크 SDRAM용 라이트 글로벌 신호(GWIO_CTRL_U)의 레벨을 래치하다가 제 3 낸드 게이트(ND3)의 입력 단자에 수신되는 신호들에 응답하여 업 뱅크 SDRAM용 라이트 글로벌 신호(GWIO_CTRL_U)의 레벨을 반전시킨다.
이러한 SDRAM용 라이트 글로벌 신호 생성부(221b)는 SDRAM 회로에서 라이트 명령에 의해 활성화된 뱅크 정보를 갖는 신호에 응답하여 활성화된 업 뱅크 SDRAM활성화 정보 신호(SDR_U)를 제공한다. 활성화된 업 뱅크 SDRAM용 라이트 글로벌 신호(GWIO_CTRL_U)를 제공할 수 있다. 업 뱅크 SDRAM활성화 정보 신호(SDR_U)는 업 뱅크 SDRAM용 라이트 글로벌 신호(GWIO_CTRL_U)를 활성화 시키는 동시에 다운 뱅크용 글로벌 라인 제어 신호 생성부(222)의 다운 뱅크 SDRAM용 라이트 글로벌 신호(GWIO_CTRL_D)를 비활성화되도록 제어할 수 있다.
도 5a 내지 도 5b는 전송 블록(230)의 블록도 및 회로도를 나타낸다.
도 5a 내지 도 5b를 참조하면, 전송 블록(230)은 업 뱅크용 전송부(231) 및 다운 뱅크용 전송부(232)를 포함한다. 업 뱅크용 전송부(231)는 모든 뱅크에 공유된 글로벌 입출력 라인의 신호들을 업 뱅크 블록으로 전달하거나 차단할 수 있다. 다운 뱅크용 전송부(232)는 이와 반대로, 글로벌 입출력 라인의 신호들을 다운 뱅크 블록으로만 전달하거나 차단할 수 있다. 따라서, 글로벌 신호의 로딩을 1/2로 감소시킬 수 있다. 설명의 편의상, 다운 뱅크용 전송부(232)의 상세한 회로도는 생략하였으나, 업 뱅크용 전송부(231)의 구성과 동일하며 다만 제어하는 신호가 다를 뿐이다. 그 중 업 뱅크용 전송부(231)는 제 1 내지 제 3 전송부(230a-230b)를 포함한다.
우선, 제 1 전송부(230a)는 제 1 전송 게이트(TR1)를 포함한다. 그리하여, 제 1 전송부(230a)는 활성화된 업 뱅크 글로벌 짝수 라인 제어 신호(GIO_EV_CTRL_U)에 응답하여 글로벌 짝수 라인 신호(GIO_EV)를 출력 신호(GIO_EV_OUT)로서 제공할 수 있다.
제 2 전송부(230c)는 제 2 전송 게이트(TR2)를 포함한다. 그리하여, 제 2 전송부(230b)는 활성화된 업 뱅크 글로벌 홀수 라인 제어 신호(GIO_OD_CTRL_U)에 응답하여 글로벌 홀수 라인 신호(GIO_OD)를 출력 신호(GIO_OD_OUT)로서 제공할 수 있 다.
제 3 전송부(230c)는 제 3 전송 게이트(TR3)를 포함한다. 그리하여, 제 1 전송부(230a)는 활성화된 업 뱅크 SDRAM용 라이트 글로벌 라인 제어 신호(GWIO_CTRL_U)에 응답하여 SDRAM용 라이트 글로벌 라인 신호(GWIO)를 출력 신호(GWIO_OUT)로서 제공할 수 있다.
따라서, 전송 게이트가 활성화됨에 따라 업 뱅크 블록으로 신호가 전달될 수 있다. 또는 전송 게이트가 비활성화되면 업 뱅크 블록으로 신호 전달이 차단됨으로써 신호의 로딩을 감소시킬 수 있다.
도 6은 SDRAM 회로일 경우, 업 뱅크 블록 및 다운 뱅크 블록에서 각각 라이트 되는 동작을 도시한 타이밍도이고, 도 7은 리드 동작을 도시한 타이밍도이다.
도 1 내지 도 7을 참조하여 설명하기로 한다.
우선, 제 1 뱅크(뱅크 0)에 제 1 뱅크 정보 신호(CASP8<0>)에 의해 라이트 동작이 될 때, 업 뱅크 SDRAM활성화 정보 신호(SDR_U)에 응답하여 업 뱅크SDRAM 용 라이트 글로벌 라인 제어 신호(GWIO_CTRL_U)가 활성화된다. 업 뱅크 SDRAM 용 라이트 글로벌 라인 제어 신호(GWIO_CTRL_U)는 BL을 만족하는 만큼 활성화되다가 다운 뱅크 블록의 다운 뱅크 SDRAM활성화 정보 신호(SDR_D)에 의해 비활성화된다. 즉, 활성화된 제 2 뱅크 정보 신호(CASP8<1>)에 의해 다운 뱅크 SDRAM활성화 정보 신호(SDR_D)가 활성화된다. 다운 뱅크 SDRAM활성화 정보 신호(SDR_D)는 업 뱅크 SDRAM 용 라이트 글로벌 라인 제어 신호(GWIO_CTRL_U)를 비활성화 시키며 또한 다운 뱅크 SDRAM 용 라이트 글로벌 라인 제어 신호(GWIO_CTRL_D)를 활성화시킨다. 다 시 말하면, 활성화된 다운 뱅크 SDRAM활성화 정보 신호(SDR_D) 또는 업 뱅크 SDRAM활성화 정보 신호(SDR_U)는 선택된 뱅크 블록의 SDRAM 용 라이트 글로벌 라인 제어 신호를 활성화시키며 선택되지 않은 뱅크 블록의 SDRAM 용 라이트 글로벌 라인 제어 신호를 비활성화시키도록 제어하는 제어 신호로서 이용된다.
도 7에서 도시된 바와 같이, 리드 동작은, 제 1 그룹 리드 제어 신호 (PINB<0:3>)에 의해 리드 동작이 될 때, 업 뱅크 리드 활성화 신호(PINB_SUM_U)에 응답하여 업 뱅크 글로벌 짝수 및 홀수 라인 제어 신호(GIO_EV_CTRL_U, GIO_OD_CTRL_U)가 활성화된다. 업 뱅크 글로벌 짝수 및 홀수 라인 제어 신호(GIO_EV_CTRL_U, GIO_OD_CTRL_U)는 BL을 만족하는 만큼 활성화되다가 활성화되는 다운 뱅크 블록의 다운 뱅크 리드 활성화 정보 신호(PINB_SUM_D)에 의해 비활성화된다. 즉, 활성화된 제 2 그룹 리드 제어 신호(PINB<4:7>)에 의해 다운 뱅크 리드 활성화 정보 신호(PINB_SUM_D)가 활성화된다. 다운 뱅크 리드 활성화 정보 신호(PINB_SUM_D)는 업 뱅크 글로벌 짝수 및 홀수 라인 제어 신호(GIO_EV_CTRL_U, GIO_OD_CTRL_U)를 비활성화 시키며 또한 다운 뱅크 글로벌 짝수 및 홀수 라인 제어 신호(GIO_EV_CTRL_D, GIO_OD_CTRL_D)를 활성화시킨다. 다시 말하면, 활성화된 다운 뱅크 리드 활성화 정보 신호(PINB_SUM_D) 또는 업 뱅크 리드 활성화 신호(PINB_SUM_U)는 선택된 뱅크 블록의 글로벌 짝수 및 홀수 라인 제어 신호를 활성화시키며 선택되지 않은 뱅크 블록의 글로벌 짝수 및 홀수 라인 제어 신호를 비활성화시키도록 제어하는 제어 신호로서 이용된다.
이상과 같이, 본 발명의 실시예들에 따르면, 데이터를 전달하는 글로벌 입출 력 라인을 구동시키되, 선택된 뱅크가 포함된 블록에서만 구동되도록 제어할 수 있다. 즉, 뱅크를 블록화 시키고 이에 대해 동작이 수행될 뱅크가 포함된 뱅크 블록에만 선택적으로 글로벌 입출력 라인 제어 신호를 활성화시켜 데이터를 전달하도록 한다. 따라서, 선택되지 않은 뱅크가 포함된 블록에는 글로벌 입출력 라인이 구동되지 않도록 함으로써 전류의 소모를 줄일 수 있다. 선택적으로 뱅크 블록을 제어함으로써 신호의 로딩을 감소시켜 신호의 지연되는 현상을 개선할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시괼 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 블록도,
도 2는 도 1에 따른 뱅크 선택 제어 블록의 블록도,
도 3a 내지 도 3b는 리드/라이트 제어 신호 생성 블록의 개념적인 블록도 및 일부 회로도,
도 4a 내지 도 4b는 글로벌 라인 제어 신호 생성 블록의 개념적인 블록도 및 일부 회로도,
도 5a 내지 도 5b는 전송 블록(230)의 블록도 및 회로도, 및
도 6 내지 도 7은 도 2에 따른 라이트 및 리드 동작의 타이밍도를 나타낸다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 메모리 셀 블록 200 : 뱅크 선택 제어 블록
210 : 리드 라이트 신호 생성 블록 220 : 글로벌 라인 제어 신호 생성 블록
230 : 전송 블록 300 : 패드 블록

Claims (25)

  1. 제 1그룹의 뱅크를 포함하는 업 뱅크 블록;
    제 2그룹의 뱅크를 포함하는 다운 뱅크 블록; 및
    상기 업 뱅크 블록 및 상기 다운 뱅크 블록에서 리드용 제 1 및 제 2 그룹 리드 제어 신호 및 뱅크 정보 신호에 응답하여 업 및 다운 뱅크 글로벌 짝수 라인 제어 신호, 업 및 다운 뱅크 글로벌 홀수 라인 제어 신호 및 업 및 다운 뱅크SDRAM용 라이트 글로벌 라인 제어 신호를 제공하는 뱅크 선택 제어 블록을 포함하되, 상기 뱅크 선택 제어 블록은 MRS(Mode Register Set)로부터 제공되는 DDR(Double Data Rate) 신호 및 SDR (Single Data Rate)신호에 응답하는 반도체 메모리 장치.
  2. 제 1항에 있어서,
    상기 업 및 다운 뱅크SDRAM용 라이트 글로벌 라인 제어 신호는 상기 SDR 신호에 응답하여 SDRAM용 라이트 글로벌 라인을 상기 업 뱅크 블록 및 상기 다운 뱅크 블록에서 선택적으로 구동시키고, 상기 업 및 다운 뱅크 글로벌 짝수 라인 제어 신호 및 업 및 다운 뱅크 글로벌 홀수 라인 제어 신호는 글로벌 짝수 라인 및 글로벌 홀수 라인을 상기 업 뱅크 블록 및 상기 다운 뱅크 블록에서 선택적으로 구동시키도록 제어하는 반도체 메모리 장치.
  3. 제 1항에 있어서,
    상기 뱅크 선택 제어 블록은,
    상기 뱅크 정보 신호, 상기 제 1 및 제 2 그룹 리드 제어 신호 및 라이트 활성화 신호에 응답하여 업 뱅크 블록 컬럼 제어 신호, 다운 뱅크 블록 컬럼 제어 신호, 업 뱅크 블록 리드 제어 신호 및 다운 뱅크 블록 리드 제어 신호를 생성하는 리드 라이트 제어 신호 생성 블록;
    상기 업 및 다운 뱅크 블록 컬럼 제어 신호, 상기 업 및 다운 뱅크 블록 리드 제어 신호를 수신하여 상기 업 및 다운 뱅크 글로벌 짝수 라인 제어 신호 및 업 및 다운 뱅크 글로벌 홀수 라인 제어 신호를 제공하고, 상기 SDR 신호 및 상기 뱅크 정보 신호에 응답하여 상기 SDRAM 용 라이트 글로벌 라인 제어 신호를 제공하는 글로벌 라인 제어 신호 생성 블록; 및
    상기 글로벌 라인 제어 신호 생성 블록의 출력 신호들을 수신하여 상기 글로벌 짝수 라인 및 글로벌 홀수 라인을 상기 업 뱅크 블록 및 상기 다운 뱅크 블록에 선택적으로 전송하는 전송 블록을 포함하는 반도체 메모리 장치.
  4. 제 3항에 있어서,
    상기 리드 라이트 제어 신호 생성 블록은,
    상기 업 뱅크 블록의 리드 및 라이트를 제어하는 업 뱅크 블록 컬럼 제어 신호 및 업 뱅크 블록 리드 제어 신호를 생성하는 업 뱅크용 리드 라이트 신호 생성부; 및
    상기 다운 뱅크 블록의 리드 및 라이트를 제어하는 다운 뱅크 블록 컬럼 제 어 신호 및 다운 뱅크 블록 리드 제어 신호를 생성하는 다운 뱅크용 리드 라이트 신호 생성부를 포함하는 반도체 메모리 장치.
  5. 제 4항에 있어서,
    상기 업 뱅크용 리드 라이트 신호 생성부는,
    라이트 명령에 따라 활성화된 상기 업 뱅크 블록의 어느 하나의 뱅크 정보 신호에 응답하여 활성화된 업 뱅크 컬럼 활성화 정보 신호 및 활성화된 상기 업 뱅크 블록 컬럼 제어 신호를 생성하는 업 뱅크 컬럼 제어 신호 생성부; 및
    리드 명령에 따라 활성화된 상기 제 1 그룹 리드 제어 신호에 응답하여 활성화된 업 뱅크 리드 활성화 정보 신호 및 활성화된 상기 업 뱅크 블록 리드 제어 신호를 생성하는 업 뱅크 리드 제어 신호 생성부를 포함하는 반도체 메모리 장치.
  6. 제 5항에 있어서,
    상기 다운 뱅크용 리드 라이트 신호 생성부는,
    라이트 명령에 따라 활성화된 상기 다운 뱅크 블록의 어느 하나의 뱅크 정보 신호에 응답하여 활성화된 다운 뱅크 컬럼 활성화 정보 신호 및 활성화된 상기 다운 뱅크 블록 컬럼 제어 신호를 생성하는 다운 뱅크 컬럼 제어 신호 생성부; 및
    리드 명령에 따라 활성화된 상기 제 2 그룹 리드 제어 신호에 응답하여 활성화된 다운 뱅크 리드 활성화 정보 신호 및 활성화된 상기 다운 뱅크 블록 리드 제어 신호를 생성하는 다운 뱅크 리드 제어 신호 생성부를 포함하는 반도체 메모리 장치.
  7. 제 6항에 있어서,
    상기 업 뱅크 컬럼 활성화 정보 신호는 상기 다운 뱅크 컬럼 제어 신호 생성부에 피드백 입력되고, 상기 다운 뱅크 컬럼 활성화 정보 신호는 상기 업 뱅크 컬럼 제어 신호 생성부에 피드백 입력됨으로써,
    활성화된 상기 업 뱅크 컬럼 활성화 정보 신호는 상기 다운 뱅크 블록 컬럼 제어 신호를 비활성화 시키고, 활성화된 상기 다운 뱅크 컬럼 활성화 정보 신호는 상기 업 뱅크 블록 컬럼 제어 신호를 비활성화시키는 반도체 메모리 장치.
  8. 제 6항에 있어서,
    상기 업 뱅크 리드 활성화 정보 신호는 상기 다운 뱅크 리드 제어 신호 생성부에 피드백 입력되고, 상기 다운 뱅크 리드 활성화 정보 신호는 상기 업 뱅크 리드 제어 신호 생성부에 피드백 입력됨으로써,
    활성화된 상기 업 뱅크 리드 활성화 정보 신호는 상기 다운 뱅크 블록 리드 제어 신호를 비활성화 시키고, 활성화된 상기 다운 뱅크 리드 활성화 정보 신호는 상기 업 뱅크 블록 리드 제어 신호를 비활성화시키는 반도체 메모리 장치.
  9. 제 3항에 있어서,
    상기 글로벌 라인 제어 신호 생성 블록은,
    상기 업 뱅크 블록 컬럼 제어 신호 및 상기 업 뱅크 블록 리드 제어 신호 및 라이트 인에이블 신호에 응답하여 상기 업 뱅크 글로벌 짝수 라인 제어 신호 및 업 뱅크 글로벌 홀수 라인 제어 신호를 생성하고, 상기 SDR 신호 및 라이트 인에이블 신호가 활성화되면 상기 업 뱅크 블록의 활성화된 뱅크 정보 신호에 응답하여 업 뱅크 SDRAM용 라이트 글로벌 제어 신호를 생성하는 업 뱅크용 글로벌 라인 제어 신호 생성부; 및
    상기 다운 뱅크 블록 컬럼 제어 신호 및 상기 다운 뱅크 블록 리드 제어 신호는 라이트 인에이블 신호에 응답하여 상기 다운 뱅크 글로벌 짝수 라인 제어 신호 및 다운 뱅크 글로벌 홀수 라인 제어 신호를 생성하고, 상기 SDR 신호 및 라이트 인에이블 신호가 활성화되면 상기 다운 뱅크 블록의 활성화된 뱅크 정보 신호에 응답하여 다운 뱅크 SDRAM용 라이트 글로벌 제어 신호를 생성하는 다운 뱅크용 글로벌 라인 제어 신호 생성부를 포함하는 반도체 메모리 장치.
  10. 제 9항에 있어서,
    상기 업 뱅크용 글로벌 라인 제어 신호 생성부는,
    상기 라이트 인에이블 신호가 활성화되면 상기 업 뱅크 블록 컬럼 제어 신호를 전송시키는 제 1 전송부;
    상기 라이트 인에이블 신호가 비활성화되면 상기 업 뱅크 블록 리드 제어 신호를 전송시키는 제 2 전송부; 및
    상기 SDR 신호 및 상기 라이트 인에이블 신호가 활성화되면, 활성화된 상기 업 뱅크 블록의 어느 하나의 뱅크 정보 신호에 응답하여 활성화된 업 뱅크 SDRAM 활성화 정보 신호 및 활성화된 상기 업 뱅크 SDRAM용 라이트 글로벌 라인 제어 신호를 생성하는 업 뱅크 SDRAM용 라이트 글로벌 라인 제어 신호 생성부를 포함하는 반도체 메모리 장치.
  11. 제 10항에 있어서,
    상기 다운 뱅크용 글로벌 라인 제어 신호 생성부는,
    상기 라이트 인에이블 신호가 활성화되면 상기 다운 뱅크 블록 컬럼 제어 신호를 전송시키는 제 1 전송부;
    상기 라이트 인에이블 신호가 비활성화되면 상기 다운 뱅크 블록 리드 제어 신호를 전송시키는 제 2 전송부; 및
    상기 SDR 신호 및 상기 라이트 인에이블 신호가 활성화되면, 활성화된 상기 다운 뱅크 블록의 어느 하나의 뱅크 정보 신호에 응답하여 활성화된 다운 뱅크 SDRAM 활성화 정보 신호 및 활성화된 상기 다운 뱅크 SDRAM용 라이트 글로벌 라인 제어 신호를 생성하는 다운 뱅크 SDRAM용 라이트 글로벌 라인 제어 신호 생성부를 포함하는 반도체 메모리 장치 포함하는 반도체 메모리 장치.
  12. 제 11항에 있어서,
    상기 업 뱅크 SDRAM 활성화 정보 신호는 상기 다운 뱅크 SDRAM용 라이트 글로벌 라인 제어 신호 생성부에 피드백 입력되고, 상기 다운 뱅크 SDRAM 활성화 정보 신호는 상기 업 뱅크 SDRAM용 라이트 글로벌 라인 제어 신호 생성부에 피드백 입력됨으로써,
    활성화된 업 뱅크 컬럼 활성화 정보 신호는 상기 다운 뱅크 블록 컬럼 제어 신호를 비활성화 시키고, 활성화된 다운 뱅크 컬럼 활성화 정보 신호는 상기 업 뱅크 블록 컬럼 제어 신호를 비활성화시키는 반도체 메모리 장치.
  13. 제 3항에 있어서,
    상기 전송 블록은,
    상기 업 뱅크 글로벌 짝수 라인 제어 신호, 상기 업 뱅크 글로벌 홀수 라인 제어 신호 및 상기 업 뱅크 SDRAM용 라이트 글로벌 라인 제어 신호를 수신하여 선택적으로 업 뱅크 블록에서 상기 글로벌 짝수 라인, 상기 글로벌 홀수 라인 및 SDRAM용 라이트 글로벌 라인의 구동을 제어하는 업 뱅크용 전송부; 및
    상기 다운 뱅크 글로벌 짝수 라인 제어 신호, 상기 다운 뱅크 글로벌 홀수 라인 제어 신호 및 상기 다운 뱅크 SDRAM용 라이트 글로벌 라인 제어 신호를 수신하여 선택적으로 다운 뱅크 블록에서 상기 글로벌 짝수 라인, 상기 글로벌 홀수 라인 및 SDRAM용 라이트 글로벌 라인의 구동을 제어하는 다운 뱅크용 전송부를 포함하는 반도체 메모리 장치.
  14. 제 13항에 있어서,
    상기 업 뱅크용 전송부는,
    활성화된 업 뱅크 글로벌 짝수 라인 제어 신호에 응답하여 상기 업 뱅크 블록으로 글로벌 짝수 라인 신호를 출력 신호로서 제공하는 제 1 전송부;
    활성화된 업 뱅크 글로벌 홀수 라인 제어 신호에 응답하여 상기 업 뱅크 블록으로 글로벌 홀수 라인 신호를 출력 신호로서 제공하는 제 2 전송부; 및
    활성화된 업 뱅크 SDRAM 라이트 글로벌 라인 제어 신호에 응답하여 상기 업 뱅크 블록으로 SDRAM용 라이트 글로벌 신호를 출력 신호로서 제공하는 제 3 전송부를 포함하는 반도체 메모리 장치.
  15. 제 13항에 있어서,
    상기 다운 뱅크용 전송부는,
    활성화된 상기 다운 뱅크 글로벌 짝수 라인 제어 신호에 응답하여 상기 다운 뱅크 블록으로 글로벌 짝수 라인 신호를 출력 신호로서 제공하는 제 1 전송부;
    활성화된 상기 다운 뱅크 글로벌 홀수 라인 제어 신호에 응답하여 상기 다운 뱅크 블록으로 글로벌 홀수 라인 신호를 출력 신호로서 제공하는 제 2 전송부; 및
    활성화된 다운 뱅크 SDRAM 라이트 글로벌 라인 제어 신호에 응답하여 상기 다운 뱅크 블록으로 SDRAM용 라이트 글로벌 신호를 출력 신호로서 제공하는 제 3 전송부를 포함하는 반도체 메모리 장치.
  16. 제 1그룹의 뱅크를 포함하는 업 뱅크 블록;
    제 2그룹의 뱅크를 포함하는 다운 뱅크 블록;
    리드용 제 1 및 제 2 그룹 리드 제어 신호 및 뱅크 정보 신호에 응답하여 업 및 다운 뱅크 글로벌 짝수 라인 제어 신호, 업 및 다운 뱅크 글로벌 홀수 라인 제어 신호 및 업 및 다운 뱅크SDRAM용 라이트 글로벌 라인 제어 신호를 제공하는 뱅크 제어 블록; 및
    상기 뱅크 제어 블록의 출력 신호들을 상기 업 뱅크 블록 및 상기 다운 뱅크 블록으로 선택적으로 제공하는 전송 블록을 포함하되,
    상기 뱅크 제어 블록은 MRS로부터 제공되는 DDR 신호 및 SDR 신호에 응답하는 반도체 메모리 장치.
  17. 제 16항에 있어서,
    상기 업 및 다운 뱅크SDRAM용 라이트 글로벌 라인 제어 신호 및 상기 SDR 신호에 응답하여 SDRAM용 라이트 글로벌 라인을 상기 업 뱅크 블록 및 상기 다운 뱅크 블록에서 선택적으로 구동시키고, 상기 업 및 다운 뱅크 글로벌 짝수 라인 제어 신호 및 업 및 다운 뱅크 글로벌 홀수 라인 제어 신호는 글로벌 짝수 라인 및 글로벌 홀수 라인을 상기 업 뱅크 블록 및 상기 다운 뱅크 블록에서 선택적으로 구동시키도록 제어하는 반도체 메모리 장치.
  18. 제 16항에 있어서,
    상기 뱅크 제어 블록은,
    상기 뱅크 정보 신호, 상기 제 1 및 제 2 그룹 리드 제어 신호 및 라이트 활성화 신호에 응답하여 업 뱅크 블록 컬럼 제어 신호, 다운 뱅크 블록 컬럼 제어 신호, 업 뱅크 블록 리드 제어 신호 및 다운 뱅크 블록 리드 제어 신호를 생성하는 리드 라이트 제어 신호 생성 블록; 및
    상기 업 및 다운 뱅크 블록 컬럼 제어 신호, 상기 업 및 다운 뱅크 블록 리드 제어 신호를 수신하여 상기 업 및 다운 뱅크 글로벌 짝수 라인 제어 신호 및 업 및 다운 뱅크 글로벌 홀수 라인 제어 신호를 제공하고, 상기 SDR 신호 및 상기 뱅크 정보 신호에 응답하여 상기 SDRAM 용 라이트 글로벌 라인 제어 신호를 제공하는 글로벌 라인 제어 신호 생성 블록을 포함하는 반도체 메모리 장치.
  19. 제 18항에 있어서,
    상기 리드 라이트 제어 신호 생성 블록은,
    상기 업 뱅크 블록의 리드 및 라이트를 제어하는 업 뱅크 블록 컬럼 제어 신호 및 업 뱅크 블록 리드 제어 신호를 생성하는 업 뱅크용 리드 라이트 신호 생성부; 및
    상기 다운 뱅크 블록의 리드 및 라이트를 제어하는 다운 뱅크 블록 컬럼 제어 신호 및 다운 뱅크 블록 리드 제어 신호를 생성하는 다운 뱅크용 리드 라이트 신호 생성부를 포함하는 반도체 메모리 장치.
  20. 제 19항에 있어서,
    상기 업 뱅크용 리드 라이트 신호 생성부는,
    라이트 명령에 따라 활성화된 상기 업 뱅크 블록의 어느 하나의 뱅크 정보 신호에 응답하여 활성화된 업 뱅크 컬럼 활성화 정보 신호 및 활성화된 상기 업 뱅크 블록 컬럼 제어 신호를 생성하는 업 뱅크 컬럼 제어 신호 생성부; 및
    리드 명령에 따라 활성화된 상기 제 1 그룹 리드 제어 신호에 응답하여 활성화된 업 뱅크 리드 활성화 정보 신호 및 활성화된 상기 업 뱅크 블록 리드 제어 신호를 생성하는 업 뱅크 리드 제어 신호 생성부를 포함하는 반도체 메모리 장치.
  21. 제 19항에 있어서,
    상기 다운 뱅크용 리드 라이트 신호 생성부는,
    라이트 명령에 따라 활성화된 상기 다운 뱅크 블록의 어느 하나의 뱅크 정보 신호에 응답하여 활성화된 다운 뱅크 컬럼 활성화 정보 신호 및 활성화된 상기 다운 뱅크 블록 컬럼 제어 신호를 생성하는 다운 뱅크 컬럼 제어 신호 생성부; 및
    리드 명령에 따라 활성화된 상기 제 2 그룹 리드 제어 신호에 응답하여 활성화된 다운 뱅크 리드 활성화 정보 신호 및 활성화된 상기 다운 뱅크 블록 리드 제어 신호를 생성하는 다운 뱅크 리드 제어 신호 생성부를 포함하는 반도체 메모리 장치.
  22. 제 18항에 있어서,
    상기 글로벌 라인 제어 신호 생성 블록은,
    상기 업 뱅크 블록 컬럼 제어 신호 및 상기 업 뱅크 블록 리드 제어 신호 및 라이트 인에이블 신호에 응답하여 상기 업 뱅크 글로벌 짝수 라인 제어 신호 및 업 뱅크 글로벌 홀수 라인 제어 신호를 생성하고, 상기 SDR 신호 및 라이트 인에이블 신호가 활성화되면 상기 업 뱅크 블록의 활성화된 뱅크 정보 신호에 응답하여 업 뱅크 SDRAM용 라이트 글로벌 제어 신호를 생성하는 업 뱅크용 글로벌 라인 제어 신호 생성부; 및
    상기 다운 뱅크 블록 컬럼 제어 신호 및 상기 다운 뱅크 블록 리드 제어 신호 및 라이트 인에이블 신호에 응답하여 상기 다운 뱅크 글로벌 짝수 라인 제어 신호 및 다운 뱅크 글로벌 홀수 라인 제어 신호를 생성하고, 상기 SDR 신호 및 라이트 인에이블 신호가 활성화되면 상기 다운 뱅크 블록의 활성화된 뱅크 정보 신호에 응답하여 다운 뱅크 SDRAM용 라이트 글로벌 제어 신호를 생성하는 다운 뱅크용 글로벌 라인 제어 신호 생성부를 포함하는 반도체 메모리 장치.
  23. 제 22항에 있어서,
    상기 업 뱅크용 글로벌 라인 제어 신호 생성부는,
    상기 라이트 인에이블 신호가 활성화되면 상기 업 뱅크 블록 컬럼 제어 신호를 전송시키는 제 1 전송부;
    상기 라이트 인에이블 신호가 비활성화되면 상기 업 뱅크 블록 리드 제어 신호를 전송시키는 제 2 전송부; 및
    상기 SDR 신호 및 상기 라이트 인에이블 신호가 활성화되면, 활성화된 상기 업 뱅크 블록의 어느 하나의 뱅크 정보 신호에 응답하여 활성화된 업 뱅크 SDRAM 활성화 정보 신호 및 활성화된 상기 업 뱅크 SDRAM용 라이트 글로벌 라인 제어 신호를 생성하는 업 뱅크 SDRAM용 라이트 글로벌 라인 제어 신호 생성부를 포함하는 반도체 메모리 장치.
  24. 제 22항에 있어서,
    상기 다운 뱅크용 글로벌 라인 제어 신호 생성부는,
    상기 라이트 인에이블 신호가 활성화되면 상기 다운 뱅크 블록 컬럼 제어 신호를 전송시키는 제 1 전송부;
    상기 라이트 인에이블 신호가 비활성화되면 상기 다운 뱅크 블록 리드 제어 신호를 전송시키는 제 2 전송부; 및
    상기 SDR 신호 및 상기 라이트 인에이블 신호가 활성화되면, 활성화된 상기 다운 뱅크 블록의 어느 하나의 뱅크 정보 신호에 응답하여 활성화된 다운 뱅크 SDRAM 활성화 정보 신호 및 활성화된 상기 다운 뱅크 SDRAM용 라이트 글로벌 라인 제어 신호를 생성하는 다운 뱅크 SDRAM용 라이트 글로벌 라인 제어 신호 생성부를 포함하는 반도체 메모리 장치 포함하는 반도체 메모리 장치.
  25. 제 16항에 있어서,
    상기 전송 블록은,
    상기 업 뱅크 글로벌 짝수 라인 제어 신호, 상기 업 뱅크 글로벌 홀수 라인 제어 신호 및 상기 업 뱅크 SDRAM용 라이트 글로벌 라인 제어 신호를 수신하여, 상기 업 뱅크 블록에서 상기 글로벌 짝수 라인, 상기 글로벌 홀수 라인 및 SDRAM용 라이트 글로벌 라인의 구동을 선택적으로 제어하는 업 뱅크용 전송부; 및
    상기 다운 뱅크 글로벌 짝수 라인 제어 신호, 상기 다운 뱅크 글로벌 홀수 라인 제어 신호 및 상기 다운 뱅크 SDRAM용 라이트 글로벌 라인 제어 신호를 수신하여, 다운 뱅크 블록에서 상기 글로벌 짝수 라인, 상기 글로벌 홀수 라인 및 SDRAM용 라이트 글로벌 라인의 구동을 선택적으로 제어하는 다운 뱅크용 전송부를 포함하는 반도체 메모리 장치.
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