KR20210028801A - Semiconductor device - Google Patents

Semiconductor device Download PDF

Info

Publication number
KR20210028801A
KR20210028801A KR1020190109641A KR20190109641A KR20210028801A KR 20210028801 A KR20210028801 A KR 20210028801A KR 1020190109641 A KR1020190109641 A KR 1020190109641A KR 20190109641 A KR20190109641 A KR 20190109641A KR 20210028801 A KR20210028801 A KR 20210028801A
Authority
KR
South Korea
Prior art keywords
layer
via structure
conductive
etch stop
semiconductor device
Prior art date
Application number
KR1020190109641A
Other languages
Korean (ko)
Inventor
황재원
김진남
문광진
박건상
박명주
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020190109641A priority Critical patent/KR20210028801A/en
Priority to US16/741,187 priority patent/US11342221B2/en
Priority to CN202010511762.3A priority patent/CN112447641A/en
Priority to EP20190133.7A priority patent/EP3790042A1/en
Publication of KR20210028801A publication Critical patent/KR20210028801A/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02321—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer
    • H01L21/02329—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer introduction of nitrogen
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76813—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving a partial via etch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/4824—Pads with extended contours, e.g. grid structure, branch structure, finger structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/073—Apertured devices mounted on one or more rods passed through the apertures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H01L2224/02331—Multilayer structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02372—Disposition of the redistribution layers connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02381—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/024—Material of the insulating layers therebetween
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Abstract

According to embodiments of the present invention, a semiconductor device comprises: a crystalline substrate having first and second surfaces opposite to each other; an insulating layer disposed on the first surface of the crystalline substrate; an etch stop layer interposed between the crystalline substrate and the insulating layer; a conductive through via structure in the crystalline substrate and the insulating layer; and an insulating separator interposed between the conductive through-via structure and the substrate and having an inner wall facing the conductive through-via structure and an outer wall facing the inner wall. The insulating separator includes a first portion interposed between the conductive through-via structure and the crystalline substrate and a second portion interposed between the conductive through-via structure and the etch stop layer. The outer wall of the second portion may protrude more than the outer wall of the first portion.

Description

반도체 소자{SEMICONDUCTOR DEVICE}Semiconductor device {SEMICONDUCTOR DEVICE}

본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 반도체 소자의 관통 비아 및 그 제조방법에 관한 것이다.The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a through via of a semiconductor device and a method of manufacturing the same.

반도체 소자는 관통 비아를 통해 다른 반도체 소자 내지 인쇄회로기판과 전기적으로 연결될 수 있다. 관통 비아는 3차원 실장에 사용될 수 있고 기존의 솔더볼이나 솔더 범프에 비해 빠른 전송 속도를 구현할 수 있다. 반도체 소자가 고집적화됨에 따라, 물리적 및 전기적으로 신뢰성 있는 관통 비아의 개발이 요구되고 있다. The semiconductor device may be electrically connected to another semiconductor device or a printed circuit board through a through via. Through vias can be used for 3D mounting and can achieve a faster transmission speed compared to conventional solder balls or solder bumps. As semiconductor devices become highly integrated, development of physically and electrically reliable through vias is required.

본 발명이 해결하고자 하는 과제는 신뢰성이 향상된 반도체 소자 및 그 제조방법을 제공하는데 있다.An object to be solved by the present invention is to provide a semiconductor device with improved reliability and a manufacturing method thereof.

본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The problem to be solved by the present invention is not limited to the problems mentioned above, and other problems that are not mentioned will be clearly understood by those skilled in the art from the following description.

본 발명에 따른 반도체 소자가 제공된다. 본 발명에 따르면, 반도체 소자는 서로 대향하는 제1 면 및 제2 면을 갖는 결정질 기판; 상기 결정질 기판의 상기 제1 면 상에 배치된 절연층; 상기 결정질 기판 및 상기 절연층 사이에 개재된 식각 정지막; 상기 결정질 기판 및 상기 절연층 내의 도전성 관통 비아(through via) 구조체; 및 상기 도전성 관통 비아 구조체와 인접하여 배치되며, 상기 도전성 관통 비아 구조체를 향하는 내측벽 및 상기 내측벽과 대향되는 외측벽을 갖는 절연성 분리막을 포함하고, 상기 절연성 분리막은: 상기 도전성 관통 비아 구조체와 상기 결정질 기판 사이에 개재된 제1 부분; 및 상기 도전성 관통 비아 구조체와 상기 식각 정지막 사이에 개재된 제2 부분을 포함하고, 상기 제2 부분의 상기 외측벽은 상기 제1 부분의 외측벽보다 돌출될 수 있다. A semiconductor device according to the present invention is provided. According to the present invention, a semiconductor device includes: a crystalline substrate having first and second surfaces facing each other; An insulating layer disposed on the first surface of the crystalline substrate; An etch stop layer interposed between the crystalline substrate and the insulating layer; A conductive through-via structure in the crystalline substrate and the insulating layer; And an insulating separator disposed adjacent to the conductive through-via structure and having an inner wall facing the conductive through-via structure and an outer wall facing the inner wall, wherein the insulating separator comprises: the conductive through-via structure and the crystalline A first portion interposed between the substrates; And a second portion interposed between the conductive through-via structure and the etch stop layer, and the outer wall of the second portion may protrude from the outer wall of the first portion.

본 발명에 따르면, 반도체 소자는 결정질 반도체 기판; 상기 결정질 반도체 기판의 제1 면 상에 제공된 식각 정지막; 상기 결정질 반도체 기판 및 상기 식각 정지막을 관통하는 도전성 관통 비아 구조체; 및 상기 도전성 관통 비아 구조체 및 상기 결정질 반도체 기판 사이에 제공되는 절연성 분리막을 포함하되, 상기 절연성 분리막의 하부는 상기 식각 정지막의 일부와 접촉할 수 있다. According to the present invention, a semiconductor device includes a crystalline semiconductor substrate; An etch stop layer provided on the first surface of the crystalline semiconductor substrate; A conductive through-via structure penetrating the crystalline semiconductor substrate and the etch stop layer; And an insulating separation layer provided between the conductive through-via structure and the crystalline semiconductor substrate, wherein a lower portion of the insulating separation layer may contact a part of the etch stop layer.

본 발명에 따르면, 반도체 소자는 기판; 상기 기판 상에 배치된 제1 반도체 소자; 및 상기 제1 반도체 소자 상에 배치된 제2 반도체 소자를 포함하고, 상기 제1 반도체 소자는 제1 결정질 반도체 기판; 상기 제1 결정질 반도체 기판의 제1 면 상에 제공된 제1 식각 정지막; 상기 제1 결정질 반도체 기판 및 상기 제1 식각 정지막을 관통하며, 10μm 내지 100μm의 높이를 갖는 제1 도전성 관통 비아 구조체; 및 상기 제1 도전성 관통 비아 구조체 및 상기 제1 결정질 반도체 기판 사이에 제공되는 제1 절연성 분리막을 포함하되, 상기 제1 절연성 분리막의 하부는 상기 제1 식각 정지막의 일부와 접촉할 수 있다. According to the present invention, a semiconductor device includes a substrate; A first semiconductor device disposed on the substrate; And a second semiconductor device disposed on the first semiconductor device, wherein the first semiconductor device includes a first crystalline semiconductor substrate; A first etch stop layer provided on the first surface of the first crystalline semiconductor substrate; A first conductive through-via structure penetrating the first crystalline semiconductor substrate and the first etch stop layer and having a height of 10 μm to 100 μm; And a first insulating separation layer provided between the first conductive through-via structure and the first crystalline semiconductor substrate, wherein a lower portion of the first insulating separation layer may contact a part of the first etch stop layer.

본 발명의 실시예들에 따르면, 식각 정지막이 반도체 기판과 배선 패턴 사이에 형성될 수 있다. 제1 식각 공정, 제2 식각 공정, 및 제3 식각 공정을 통해 관통홀이 형성되어, 배선 패턴을 노출시킬 수 있다. 관통홀의 형성이 제1 내지 제3 식각 공정들을 통해 수행되므로, 관통홀의 식각이 보다 양호하게 제어될 수 있다. 이에 따라, 배선 패턴 또는 분리막의 원하지 않는 식각이 방지될 수 있다. According to embodiments of the present invention, an etch stop layer may be formed between the semiconductor substrate and the wiring pattern. Through holes are formed through the first etching process, the second etching process, and the third etching process, thereby exposing the wiring pattern. Since the formation of the through hole is performed through the first to third etching processes, the etching of the through hole can be better controlled. Accordingly, unwanted etching of the wiring pattern or the separator may be prevented.

도 1은 실시예들에 따른 반도체 소자를 도시한 단면도이다.
도 2a는 실시예들에 따른 반도체 소자를 도시한 단면도이다.
도 2b는 도 2a의 B영역을 확대 도시한 도면이다.
도 2c는 실시예들에 따른 관통 비아 구조체 및 배선 패턴을 설명하기 위한 도면이다.
도 3a, 도 3c, 도 3d, 도 3e, 도 3f, 도 3h, 도 3i, 및 도 3j는 실시예들에 따른 반도체 소자 제조 방법을 설명하기 위한 도면들이다.
도 3b는 도 3a의 B영역을 확대 도시하였다.
도 3g는 도 3f의 B영역을 확대 도시하였다.
도 4a, 도 4b, 및 도 4d는 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들이다.
도 4c는 도 4b의 B영역을 확대 도시한 도면이다.
도 4e는 도 4d의 B영역을 확대 도시한 도면이다.
도 5a는 실시예들에 따른 반도체 소자를 도시한 도면이다.
도 5b는 도 5a의 영역을 확대 도시하였다.
도 6a 내지 도 6d는 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들이다.
도 7은 실시예들에 따른 반도체 패키지를 도시한 단면도이다.1 is a cross-sectional view illustrating a semiconductor device according to embodiments.
2A is a cross-sectional view illustrating a semiconductor device according to embodiments.
FIG. 2B is an enlarged view of area B of FIG. 2A.
2C is a diagram illustrating a through-via structure and a wiring pattern according to exemplary embodiments.
3A, 3C, 3D, 3E, 3F, 3H, 3I, and 3J are views for explaining a method of manufacturing a semiconductor device according to embodiments.
FIG. 3B is an enlarged view of area B of FIG. 3A.
FIG. 3G is an enlarged view of area B of FIG. 3F.
4A, 4B, and 4D are views illustrating a method of manufacturing a semiconductor device according to embodiments.
FIG. 4C is an enlarged view of area B of FIG. 4B.
FIG. 4E is an enlarged view of area B of FIG. 4D.
5A is a diagram illustrating a semiconductor device according to embodiments.
5B is an enlarged view of the area of FIG. 5A.
6A to 6D are diagrams for explaining a method of manufacturing a semiconductor device according to embodiments.
7 is a cross-sectional view illustrating a semiconductor package according to embodiments.

본 발명의 실시예들에 따른 반도체 소자 및 그 제조 방법을 설명한다. A semiconductor device and a method of manufacturing the same according to embodiments of the present invention will be described.

도 1은 실시예들에 따른 반도체 소자를 도시한 단면도이다. 1 is a cross-sectional view illustrating a semiconductor device according to embodiments.

도 1을 참조하면, 반도체 소자는 반도체 기판(100), 배선층(200), 식각 정지막(300), 분리막(400), 및 관통 비아(through via) 구조체(500)를 포함할 수 있다. 반도체 소자는 메모리칩, 로직칩, 또는 이들의 조합을 포함하는 반도체칩일 수 있다. 반도체 기판(100)은 웨이퍼 레벨 혹은 칩 레벨의 기판일 수 있다. 반도체 기판(100)은 결정질 반도체 기판일 수 있다. 예를 들어, 반도체 기판(100)은 단결정 상태일 수 있다. 반도체 기판(100)은 실리콘, 게르마늄, 또는 실리콘-게르마늄을 포함할 수 있다. 반도체 기판(100)은 서로 대향하는 제1 면(101) 및 제2 면(102)을 가질 수 있다. 반도체 기판(100)의 제1 면(101)은 전면이고, 제2 면(102)은 후면일 수 있다. 반도체 기판(100)의 제2 면(102)은 제1 면(101)과 평행할 수 있다. Referring to FIG. 1, a semiconductor device may include a semiconductor substrate 100, a wiring layer 200, an etch stop layer 300, an isolation layer 400, and a through via structure 500. The semiconductor device may be a memory chip, a logic chip, or a semiconductor chip including a combination thereof. The semiconductor substrate 100 may be a wafer level or chip level substrate. The semiconductor substrate 100 may be a crystalline semiconductor substrate. For example, the semiconductor substrate 100 may be in a single crystal state. The semiconductor substrate 100 may include silicon, germanium, or silicon-germanium. The semiconductor substrate 100 may have a first surface 101 and a second surface 102 facing each other. The first surface 101 of the semiconductor substrate 100 may be a front surface, and the second surface 102 may be a rear surface. The second surface 102 of the semiconductor substrate 100 may be parallel to the first surface 101.

식각 정지막(300) 및 배선층(200)은 반도체 기판(100)의 제1 면(101) 상에 제공될 수 있다. 식각 정지막(300)은 반도체 기판(100) 및 배선층(200) 사이에 개재될 수 있다. 다른 예로, 배선층(200)은 복수의 절연층들을 포함하고, 식각 정지막(300)은 절연층들 사이에 개재될 수 있다. The etch stop layer 300 and the wiring layer 200 may be provided on the first surface 101 of the semiconductor substrate 100. The etch stop layer 300 may be interposed between the semiconductor substrate 100 and the wiring layer 200. As another example, the wiring layer 200 may include a plurality of insulating layers, and the etch stop layer 300 may be interposed between the insulating layers.

관통 비아 구조체(500)가 반도체 기판(100) 내에 형성되며, 배선층(200)의 적어도 일부 및 식각 정지막(300)을 관통할 수 있다. 관통 비아 구조체(500)는 도전성 관통 비아 구조체일 수 있다. 분리막(400)이 관통 비아 구조체(500)와 반도체 기판(100) 사이에 개재될 수 있다. 분리막(400)은 절연성 분리막일 수 있다. 연결 단자(610)가 배선층(200)의 하면 상에 제공될 수 있다. 연결 단자(610)는 솔더볼을 포함할 수 있다. 연결 단자(610)는 도전 물질, 예를 들어, 금속을 포함할 수 있다. 연결 단자(610)는 예를 들어, 주석, 은, 비스무트, 및/또는 이들의 합금을 포함할 수 있다. 연결 단자(610)는 관통 비아 구조체(500)와 전기적으로 연결될 수 있다. 본 명세서에서 전기적으로 연결된다/접속한다는 것은 직접적인 연결/접속 또는 다른 도전 구성요소를 통한 간접적인 연결/접속을 포함한다. 관통 비아 구조체(500) 및 연결 단자(610)는 반도체 소자로 또는 반도체 소자로부터 전기적 신호를 전달할 수 있다. 본 명세서에서, 반도체 소자와 전기적으로 연결된다는 것은 반도체 소자의 집적 회로들 중에서 적어도 하나와 전기적으로 연결되는 것을 의미할 수 있다. 이하, 실시예들에 따른 반도체 소자에 관하여 보다 상세하게 설명한다. The through via structure 500 is formed in the semiconductor substrate 100, and may penetrate at least a portion of the wiring layer 200 and the etch stop layer 300. The through-via structure 500 may be a conductive through-via structure. The separator 400 may be interposed between the through-via structure 500 and the semiconductor substrate 100. The separator 400 may be an insulating separator. The connection terminal 610 may be provided on the lower surface of the wiring layer 200. The connection terminal 610 may include a solder ball. The connection terminal 610 may include a conductive material, for example, a metal. The connection terminal 610 may include, for example, tin, silver, bismuth, and/or an alloy thereof. The connection terminal 610 may be electrically connected to the through via structure 500. Electrically connected/connected herein includes direct connection/connection or indirect connection/connection through other conductive components. The through via structure 500 and the connection terminal 610 may transmit electrical signals to or from the semiconductor device. In the present specification, being electrically connected to the semiconductor device may mean electrically connected to at least one of the integrated circuits of the semiconductor device. Hereinafter, semiconductor devices according to embodiments will be described in more detail.

도 2a는 실시예들에 따른 반도체 소자를 도시한 단면도로, 도 1의 A영역을 확대 도시한 도면이다. 도 2b는 도 2a의 B영역을 확대 도시한 도면이다. 도 2c는 실시예들에 따른 관통 비아 구조체 및 배선 패턴을 설명하기 위한 도면으로, 도 2a의 B영역을 확대 도시한 도면에 대응된다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다. FIG. 2A is a cross-sectional view illustrating a semiconductor device according to exemplary embodiments, and is an enlarged view of region A of FIG. 1. FIG. 2B is an enlarged view of area B of FIG. 2A. FIG. 2C is a diagram for explaining a through-via structure and a wiring pattern according to embodiments, and corresponds to an enlarged view of region B of FIG. 2A. Hereinafter, contents overlapping with those described above will be omitted.

도 1, 도 2a, 및 도 2b를 참조하면, 반도체 소자는 기판(100), 집적 회로들(150), 배선층(200), 식각 정지막(300), 분리막(400), 및 관통 비아 구조체(500)를 포함할 수 있다. 1, 2A, and 2B, the semiconductor device includes a substrate 100, integrated circuits 150, a wiring layer 200, an etch stop layer 300, an isolation layer 400, and a through-via structure ( 500).

배선층(200)은 반도체 기판(100)의 제1 면(101) 상에 배치될 수 있다. 배선층(200)은 제1 절연층(211), 제2 절연층(212), 및 배선 구조체(250)를 포함할 수 있다. 집적 회로들(150)이 반도체 기판(100) 내에 또는 반도체 기판(100)의 제1 면(101) 상에 제공될 수 있다. 집적 회로들(150)은 예를 들어, 트랜지스터들을 포함할 수 있다. 집적 회로들(150)은 도핑 영역(105)을 포함할 수 있고, 상기 도핑 영역(105)은 트랜지스터의 소스/드레인 영역으로 기능할 수 있다. 제1 절연층(211)은 반도체 기판(100)의 제1 면(101) 상에서 식각 정지막(300) 및 집적 회로들(150)을 덮을 수 있다. 제1 절연층(211)은 반도체 산화물을 포함할 수 있다. 상기 반도체 산화물은 실리콘 산화물, 실리콘 실리콘 질화산화물, 또는 실리콘 탄화산화물을 포함할 수 있다. 제1 절연층(211)은 비정질일 수 있다. 제1 절연층(211)은 다중층일 수 있다. 제2 절연층(212)이 제1 절연층(211)의 하면 상에 제공될 수 있다. 제2 절연층(212)은 복수의 적층된 제2 절연층들(212)을 포함할 수 있다. 제2 절연층들(212)은 비정질일 수 있다. 제2 절연층들(212)은 실리콘 산화물, 실리콘 실리콘 질화산화물, 또는 실리콘 탄화산화물과 같은 반도체 산화물을 포함할 수 있다. The wiring layer 200 may be disposed on the first surface 101 of the semiconductor substrate 100. The wiring layer 200 may include a first insulating layer 211, a second insulating layer 212, and a wiring structure 250. Integrated circuits 150 may be provided in the semiconductor substrate 100 or on the first surface 101 of the semiconductor substrate 100. The integrated circuits 150 may include transistors, for example. The integrated circuits 150 may include a doped region 105, and the doped region 105 may function as a source/drain region of a transistor. The first insulating layer 211 may cover the etch stop layer 300 and the integrated circuits 150 on the first surface 101 of the semiconductor substrate 100. The first insulating layer 211 may include a semiconductor oxide. The semiconductor oxide may include silicon oxide, silicon silicon nitride oxide, or silicon carbide oxide. The first insulating layer 211 may be amorphous. The first insulating layer 211 may be a multilayer. The second insulating layer 212 may be provided on the lower surface of the first insulating layer 211. The second insulating layer 212 may include a plurality of stacked second insulating layers 212. The second insulating layers 212 may be amorphous. The second insulating layers 212 may include a semiconductor oxide such as silicon oxide, silicon silicon nitride oxide, or silicon carbide oxide.

배선 구조체(250)가 반도체 기판(100)의 제1 면(101) 상에 배치되며, 제1 및 제2 절연층들(211, 212) 내에 또는 절연층들(211, 212) 사이에 제공될 수 있다. 배선 구조체(250)는 콘택 플러그(251), 금속 비아들(252), 및 배선 패턴들(253)을 포함할 수 있다. 배선 구조체(250)는 도전 물질, 예를 들어, 구리 또는 텅스텐을 포함할 수 있다. 콘택 플러그(251)가 제1 절연층(211)을 관통하며, 집적 회로들(150)과 접속할 수 있다. 배선 패턴들(253)은 절연층들(211, 212) 사이에 제공될 수 있다. 배선 패턴들(253) 중 적어도 하나는 콘택 플러그(251)와 전기적으로 연결될 수 있다. 금속 비아들(252)은 제2 절연층들(212) 중에서 적어도 하나를 관통하며, 배선 패턴들(253) 중 대응되는 것과 접속할 수 있다. The wiring structure 250 is disposed on the first surface 101 of the semiconductor substrate 100 and is provided in the first and second insulating layers 211 and 212 or between the insulating layers 211 and 212. I can. The wiring structure 250 may include a contact plug 251, metal vias 252, and wiring patterns 253. The wiring structure 250 may include a conductive material, for example, copper or tungsten. The contact plug 251 passes through the first insulating layer 211 and may be connected to the integrated circuits 150. The wiring patterns 253 may be provided between the insulating layers 211 and 212. At least one of the wiring patterns 253 may be electrically connected to the contact plug 251. The metal vias 252 penetrate at least one of the second insulating layers 212 and may connect to a corresponding one of the wiring patterns 253.

식각 정지막(300)이 반도체 기판(100)의 제1 면(101) 상에 제공될 수 있다. 식각 정지막(300)은 반도체 기판(100)의 제1 면(101)과 물리적으로 접촉할 수 있다. 식각 정지막(300)은 배선 패턴들(253) 중 어느 하나 및 반도체 기판(100) 사이에 제공될 수 있다. 식각 정지막(300)은 반도체 기판(100) 및 제1 절연층(211) 사이에 개재될 수 있다. 식각 정지막(300)은 반도체 기판(100) 및 제1 절연층(211)과 다른 물질을 포함할 수 있다. 식각 정지막(300)은 반도체 기판(100) 및 제1 절연층(211)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다. 식각 정지막(300)은 알루미늄(Al), 실리콘(Si), 탄소(C), 산소(O), 질소(N), 및/또는 수소(H)를 포함할 수 있다. 예를 들어, 식각 정지막(300)은 실리콘 질화물(SiNx), 실리콘 탄화 질화물(SiCxNy), 및/또는 알루미늄 산화물(AlOx)을 포함할 수 있다. (여기에서 x, y는 각각 독립적으로 양의 실수이다) The etch stop layer 300 may be provided on the first surface 101 of the semiconductor substrate 100. The etch stop layer 300 may physically contact the first surface 101 of the semiconductor substrate 100. The etch stop layer 300 may be provided between any one of the wiring patterns 253 and the semiconductor substrate 100. The etch stop layer 300 may be interposed between the semiconductor substrate 100 and the first insulating layer 211. The etch stop layer 300 may include a material different from the semiconductor substrate 100 and the first insulating layer 211. The etch stop layer 300 may include a material having an etch selectivity for the semiconductor substrate 100 and the first insulating layer 211. The etch stop layer 300 may include aluminum (Al), silicon (Si), carbon (C), oxygen (O), nitrogen (N), and/or hydrogen (H). For example, the etch stop layer 300 may include silicon nitride (SiNx), silicon carbide nitride (SiCxNy), and/or aluminum oxide (AlOx). (Where x and y are each independently positive real number)

관통 비아 구조체(500)가 반도체 기판(100), 식각 정지막(300), 및 제1 절연층(211) 내에 제공될 수 있다. 예를 들어, 관통홀(490)이 반도체 기판(100), 식각 정지막(300), 및 제1 절연층(211)을 관통하고, 관통 비아 구조체(500)는 상기 관통홀(490) 내에 제공될 수 있다. 관통 비아 구조체(500)는 배선 구조체(250)와 접속할 수 있다. 예를 들어, 관통 비아 구조체(500)는 상기 어느 하나의 배선 패턴(253)과 접촉할 수 있다. 관통 비아 구조체(500)의 높이(H)는 금속 비아들(252)의 높이들 및 콘택 플러그(251)의 높이들보다 매우 클 수 있다. 예를 들어, 관통 비아 구조체(500)의 높이(H)는 대략 10μm 내지 대략 100μm일 수 있다. The through via structure 500 may be provided in the semiconductor substrate 100, the etch stop layer 300, and the first insulating layer 211. For example, the through-hole 490 penetrates the semiconductor substrate 100, the etch stop layer 300, and the first insulating layer 211, and the through-via structure 500 is provided in the through-hole 490. Can be. The through via structure 500 may be connected to the wiring structure 250. For example, the through via structure 500 may contact any one of the wiring patterns 253. The height H of the through via structure 500 may be much greater than the heights of the metal vias 252 and the heights of the contact plug 251. For example, the height H of the through via structure 500 may be approximately 10 μm to approximately 100 μm.

관통 비아 구조체(500)는 배리어 패턴(510), 씨드 패턴(520), 및 도전 비아(530)를 포함할 수 있다. 배리어 패턴(510)은 관통 비아 구조체(500)의 측벽(500c) 및 바닥면(500b)을 따라 제공될 수 있다. 배리어 패턴(510)은 도전 비아(530)와 기판(100) 사이, 도전 비아(530)와 식각 정지막(300) 사이, 도전 비아(530)와 제1 절연층(211) 사이, 및 도전 비아(530)와 상기 어느 하나의 배선 패턴(253) 사이에 개재될 수 있다. 배리어 패턴(510)은 티타늄(Ti), 티타늄질화물(TiN), 탄탈륨(Ta), 탄탈륨질화물(TaN), 루테늄, 코발트, 및 이들의 합금 중에서 적어도 하나를 포함할 수 있다.The through via structure 500 may include a barrier pattern 510, a seed pattern 520, and a conductive via 530. The barrier pattern 510 may be provided along the sidewall 500c and the bottom surface 500b of the through via structure 500. The barrier pattern 510 is formed between the conductive via 530 and the substrate 100, between the conductive via 530 and the etch stop layer 300, between the conductive via 530 and the first insulating layer 211, and a conductive via. It may be interposed between 530 and any one of the wiring patterns 253. The barrier pattern 510 may include at least one of titanium (Ti), titanium nitride (TiN), tantalum (Ta), tantalum nitride (TaN), ruthenium, cobalt, and alloys thereof.

씨드 패턴(520)은 배리어 패턴(510) 상에서 배리어 패턴(510)을 따라 연장될 수 있다. 씨드 패턴(520)은 배리어 패턴(510)과 도전 비아(530) 사이에 개재될 수 있다. 씨드 패턴(520)은 금속과 같은 도전 물질을 포함할 수 있다. 씨드 패턴(520)은 예를 들어, 구리, 텅스텐, 망간, 티타늄, 또는 이들의 합금을 포함할 수 있다. The seed pattern 520 may extend along the barrier pattern 510 on the barrier pattern 510. The seed pattern 520 may be interposed between the barrier pattern 510 and the conductive via 530. The seed pattern 520 may include a conductive material such as metal. The seed pattern 520 may include, for example, copper, tungsten, manganese, titanium, or an alloy thereof.

도전 비아(530)는 씨드 패턴(520) 상에 제공되고, 관통홀(490)을 채울 수 있다. 도전 비아(530)는 구리 또는 텅스텐과 같은 금속을 포함할 수 있다. 도전 비아(530)의 최상부면은 씨드 패턴(520)의 최상부면, 배리어 패턴(510)의 최상부면, 및 분리막(400)의 최상부면과 실질적으로 동일한 레벨에 배치될 수 있다. The conductive via 530 is provided on the seed pattern 520 and may fill the through hole 490. The conductive via 530 may include a metal such as copper or tungsten. The top surface of the conductive via 530 may be disposed at substantially the same level as the top surface of the seed pattern 520, the top surface of the barrier pattern 510, and the top surface of the separator 400.

도 2b 및 도 2c와 같이, 배선 패턴(253)은 배리어 금속막(256), 씨드 금속막(255), 및 금속 패턴(254)을 포함할 수 있다. 금속 패턴(254)은 서로 대향하는 제1 면(254a) 및 제2 면(254b)을 가질 수 있다. 금속 패턴(254)의 제1 면(254a)은 반도체 기판(100)의 제1 면(101)을 향할 수 있다. 금속 패턴(254)은 구리 또는 텅스텐을 포함할 수 있다. 배리어 금속막(256) 및 씨드 금속막(255)이 금속 패턴(254)과 제1 절연층(211) 사이에 개재될 수 있다. 예를 들어, 배리어 금속막(256)이 금속 패턴(254)의 제1 면(254a)과 제1 절연층(211) 사이에 및 금속 패턴(254)과 관통 비아 구조체(500) 사이에 개재될 수 있다. 관통 비아 구조체(500)는 배리어 패턴(510)과 직접 접촉할 수 있다. 예를 들어, 배리어막(511)은 배리어 패턴(510)과 직접 접촉할 수 있다. 배리어 금속막(256)은 금속 패턴(254)의 측면(254c) 상으로 더 연장되어, 금속 패턴(254) 및 제2 절연층들(212) 중 대응되는 것 사이에 개재될 수 있다. 배리어 금속막(256)은 예를 들어, 티타늄(Ti), 티타늄질화물(TiN), 탄탈륨(Ta), 및 탄탈륨질화물(TaN) 중에서 적어도 하나를 포함할 수 있다. 씨드 금속막(255)이 금속 패턴(254) 및 배리어 금속막(256) 사이에 제공될 수 있다. 씨드 금속막(255)은 금속 패턴(254)의 제1 면(254a) 및 측면(254c)을 덮되, 금속 패턴(254)의 제2 면(254b)을 덮지 않을 수 있다. 씨드 금속막(255)은 예를 들어, 구리, 망간, 티타늄, 또는 이들의 합금을 포함할 수 있다. 2B and 2C, the wiring pattern 253 may include a barrier metal layer 256, a seed metal layer 255, and a metal pattern 254. The metal pattern 254 may have a first surface 254a and a second surface 254b facing each other. The first surface 254a of the metal pattern 254 may face the first surface 101 of the semiconductor substrate 100. The metal pattern 254 may include copper or tungsten. The barrier metal layer 256 and the seed metal layer 255 may be interposed between the metal pattern 254 and the first insulating layer 211. For example, the barrier metal layer 256 may be interposed between the first surface 254a of the metal pattern 254 and the first insulating layer 211 and between the metal pattern 254 and the through via structure 500. I can. The through via structure 500 may directly contact the barrier pattern 510. For example, the barrier layer 511 may directly contact the barrier pattern 510. The barrier metal layer 256 may further extend onto the side surface 254c of the metal pattern 254 and may be interposed between the metal pattern 254 and the corresponding one of the second insulating layers 212. The barrier metal layer 256 may include, for example, at least one of titanium (Ti), titanium nitride (TiN), tantalum (Ta), and tantalum nitride (TaN). The seed metal layer 255 may be provided between the metal pattern 254 and the barrier metal layer 256. The seed metal layer 255 may cover the first surface 254a and the side surface 254c of the metal pattern 254, but may not cover the second surface 254b of the metal pattern 254. The seed metal layer 255 may include, for example, copper, manganese, titanium, or an alloy thereof.

도 2b와 같이 관통 비아 구조체(500)의 바닥면(500b)은 라운드질 수 있다. 관통 비아 구조체(500)의 바닥면(500b)은 배리어 패턴(510)의 바닥면에 해당할 수 있다. 관통 비아 구조체(500)의 바닥면(500b)은 아래로 볼록할 수 있다. 관통 비아 구조체(500)의 바닥면(500b)은 센터 부분 및 엣지 부분을 가질 수 있다. 관통 비아 구조체(500)의 바닥면(500b)의 엣지 부분은 평면적 관점에서 관통 비아 구조체(500)의 바닥면(500b)의 센터 부분과 관통 비아 구조체(500)의 측벽(500c) 사이에 개재될 수 있다. 관통 비아 구조체(500)의 바닥면(500b)의 센터 부분은 관통 비아 구조체(500)의 바닥면(500b)의 엣지 부분보다 더 낮은 레벨에 배치될 수 있다. 관통 비아 구조체(500)의 바닥면(500b)은 라운드짐에 따라, 관통 비아 구조체(500) 및 배선 패턴(253) 사이의 접촉 면적이 증가될 수 있다. 이에 따라, 관통 비아 구조체(500) 및 배선 패턴(253)이 양호하게 전기적으로 연결될 수 있다. As shown in FIG. 2B, the bottom surface 500b of the through-via structure 500 may be rounded. The bottom surface 500b of the through via structure 500 may correspond to the bottom surface of the barrier pattern 510. The bottom surface 500b of the through via structure 500 may be convex downward. The bottom surface 500b of the through via structure 500 may have a center portion and an edge portion. The edge portion of the bottom surface 500b of the through-via structure 500 may be interposed between the center portion of the bottom surface 500b of the through-via structure 500 and the sidewall 500c of the through-via structure 500 in plan view. I can. The center portion of the bottom surface 500b of the through via structure 500 may be disposed at a lower level than the edge portion of the bottom surface 500b of the through via structure 500. As the bottom surface 500b of the through-via structure 500 is rounded, a contact area between the through-via structure 500 and the wiring pattern 253 may increase. Accordingly, the through via structure 500 and the wiring pattern 253 may be electrically connected to each other.

일 예로, 관통 비아 구조체(500)는 씨드 금속막(255) 내로 더 연장되어, 배리어 패턴(510)이 씨드 금속막(255)과 직접 접촉할 수 있다. 다른 예로, 관통 비아 구조체(500)의 바닥면(500b)은 배리어 패턴(510) 내에 제공되고, 관통 비아 구조체(500)는 씨드 금속막(255)과 직접 접촉하지 않을 수 있다. For example, the through-via structure 500 may further extend into the seed metal layer 255 so that the barrier pattern 510 may directly contact the seed metal layer 255. As another example, the bottom surface 500b of the through-via structure 500 may be provided in the barrier pattern 510, and the through-via structure 500 may not directly contact the seed metal layer 255.

도 2c와 같이 관통 비아 구조체(500)의 바닥면(500b)은 실질적으로 평평할 수 있다. 관통 비아 구조체(500)의 바닥면(500b)의 센터 부분은 관통 비아 구조체(500)의 바닥면(500b)의 엣지 부분과 실질적으로 동일한 레벨에 배치될 수 있다. 관통 비아 구조체(500)는 배리어 금속막(256)과 직접 접촉하되, 씨드 금속막(255) 및 금속 패턴(254)과 직접 접촉하지 않을 수 있다. As shown in FIG. 2C, the bottom surface 500b of the through via structure 500 may be substantially flat. The center portion of the bottom surface 500b of the through via structure 500 may be disposed at substantially the same level as the edge portion of the bottom surface 500b of the through via structure 500. The through-via structure 500 may directly contact the barrier metal layer 256, but may not directly contact the seed metal layer 255 and the metal pattern 254.

도 2a와 같이 배선 패턴(253)은 복수의 배선 패턴들(253)을 포함할 수 있다. 간소화를 위해 도 2b, 도 2c, 도 3b, 도 3g, 도 4c, 도 4e, 및 도 5b를 제외한 도면에서는 금속 패턴(254), 씨드 금속막(255), 및 배리어 금속막(256)을 구분하여 도시하지 않았으나, 배선 패턴들(253) 각각은 도 2b 및 도 2c와 같은 금속 패턴(254), 씨드 금속막(255), 및 배리어 금속막(256)을 포함할 수 있다. 배선 패턴들(253) 각각에서, 배리어 금속막(256)은 금속 패턴(254)의 제1 면(254a) 상에 배치될 수 있다. 이하, 설명의 간소화를 위해 단수의 배선 패턴(253), 배리어 금속막(256), 및 씨드 금속막(255)에 대해 기술한다. As shown in FIG. 2A, the wiring pattern 253 may include a plurality of wiring patterns 253. For simplicity, the metal pattern 254, the seed metal film 255, and the barrier metal film 256 are classified in the drawings excluding FIGS. 2B, 2C, 3B, 3G, 4C, 4E, and 5B. Although not illustrated, each of the wiring patterns 253 may include a metal pattern 254, a seed metal layer 255, and a barrier metal layer 256 as shown in FIGS. 2B and 2C. In each of the wiring patterns 253, the barrier metal layer 256 may be disposed on the first surface 254a of the metal pattern 254. Hereinafter, for simplicity of explanation, a single wiring pattern 253, a barrier metal film 256, and a seed metal film 255 will be described.

분리막(400)은 관통 비아 구조체(500)의 측벽(500c) 상에서 관통 비아 구조체(500)의 측벽(500c)을 둘러쌀 수 있다. 분리막(400)은 관통 비아 구조체(500)와 인접하여 배치될 수 있다. 분리막(400)이 관통 비아 구조체(500)와 인접하여 배치된다는 것은 분리막(400)이 관통 비아 구조체(500)와 물리적으로 접촉하는 것을 포함할 수 있다. 분리막(400)은 제1 부분(410) 및 제2 부분(420)을 포함할 수 있다. 분리막(400)의 제1 부분(410)은 관통 비아 구조체(500) 및 반도체 기판(100) 사이에 제공될 수 있다. 분리막(400)의 제2 부분(420)은 관통 비아 구조체(500) 및 식각 정지막(300) 사이에 개재될 수 있다. 분리막(400)의 제2 부분(420)은 제1 부분(410)과 동일한 물질을 포함하고, 경계면 없이 연결될 수 있다. 도 2b와 같이 분리막(400)은 제2 부분(420)은 반도체 기판(100)의 제1 면(101)과 제1 절연층(211) 사이에 개재될 수 있다. 분리막(400)은 제1 절연층(211) 내에 제공되지 않을 수 있다. 예를 들어, 분리막(400)의 최하부면은 식각 정지막(300)의 하면과 실질적으로 동일한 레벨에 배치될 수 있다.The separator 400 may surround the sidewall 500c of the through-via structure 500 on the sidewall 500c of the through-via structure 500. The separator 400 may be disposed adjacent to the through via structure 500. The fact that the separator 400 is disposed adjacent to the through-via structure 500 may include physical contact of the separator 400 with the through-via structure 500. The separator 400 may include a first portion 410 and a second portion 420. The first portion 410 of the separator 400 may be provided between the through via structure 500 and the semiconductor substrate 100. The second portion 420 of the separation layer 400 may be interposed between the through via structure 500 and the etch stop layer 300. The second portion 420 of the separation membrane 400 includes the same material as the first portion 410 and may be connected without an interface. As shown in FIG. 2B, the second portion 420 of the separator 400 may be interposed between the first surface 101 and the first insulating layer 211 of the semiconductor substrate 100. The separation film 400 may not be provided in the first insulating layer 211. For example, the lowermost surface of the separation layer 400 may be disposed at substantially the same level as the lower surface of the etch stop layer 300.

분리막(400)은 관통 비아 구조체(500)를 향하는 내측벽 및 상기 내측벽과 대향되는 외측벽을 가질 수 있다. 도 2b와 같이, 분리막(400)의 내측벽은 제1 부분(410)의 제1 내측벽(410c) 및 제2 부분(420)의 제2 내측벽(420c)을 포함할 수 있다. 분리막(400)의 외측벽은 제1 부분(410)의 제1 외측벽(410d) 및 제2 부분(420)의 제2 외측벽(420d)을 포함할 수 있다. 분리막(400)의 제1 내측벽(410c) 및 제2 내측벽(420c)은 배리어 패턴(510)과 물리적으로 접촉할 수 있다. 분리막(400)의 제2 내측벽(420c)은 제1 내측벽(410c)과 연결될 수 있다. 분리막(400)의 제2 부분(420)의 제2 외측벽(420d)은 제1 부분(410)의 제1 외측벽(410d)과 정렬되지 않을 수 있다. 분리막(400)의 제2 부분(420)은 돌출부일 수 있다. 분리막(400)의 제2 부분(420)은 식각 정지막(300)을 향하여 돌출될 수 있다. 예를 들어, 분리막(400)의 제2 부분(420)의 제2 외측벽(420d)은 제1 부분(410)의 제1 외측벽(410d)보다 옆으로 돌출될 수 있다. 분리막(400)의 제2 부분(420)의 제2 외측벽(420d)과 관통 비아 구조체(500)의 측벽(500c) 사이의 제2 간격(D2)은 제1 부분(410)의 제1 외측벽(410d)과 관통 비아 구조체(500)의 측벽(500c) 사이의 제1 간격(D1) 보다 클 수 있다. 분리막(400)은 식각 정지막(300)의 일부와 접촉할 수 있다. 예를 들어, 분리막(400)의 하부는 식각 정지막(300)의 일부와 접촉할 수 있고, 분리막(400)의 하부는 제2 부분(420)에 해당할 수 있다. The separator 400 may have an inner wall facing the through via structure 500 and an outer wall facing the inner wall. 2B, the inner wall of the separation membrane 400 may include a first inner wall 410c of the first portion 410 and a second inner wall 420c of the second portion 420. The outer wall of the separation membrane 400 may include a first outer wall 410d of the first portion 410 and a second outer wall 420d of the second portion 420. The first inner wall 410c and the second inner wall 420c of the separator 400 may physically contact the barrier pattern 510. The second inner wall 420c of the separation membrane 400 may be connected to the first inner wall 410c. The second outer wall 420d of the second portion 420 of the separation membrane 400 may not be aligned with the first outer wall 410d of the first portion 410. The second portion 420 of the separation membrane 400 may be a protrusion. The second portion 420 of the separation layer 400 may protrude toward the etch stop layer 300. For example, the second outer wall 420d of the second portion 420 of the separation membrane 400 may protrude laterally than the first outer wall 410d of the first portion 410. The second distance D2 between the second outer wall 420d of the second portion 420 of the separation membrane 400 and the sidewall 500c of the through via structure 500 is the first outer wall of the first portion 410 ( It may be greater than the first distance D1 between 410d and the sidewall 500c of the through via structure 500. The separation layer 400 may contact a part of the etch stop layer 300. For example, a lower portion of the separation layer 400 may contact a part of the etch stop layer 300, and a lower portion of the separation layer 400 may correspond to the second portion 420.

관통 비아 구조체(500)는 측벽(500c)는 제1 측벽 및 상기 제1 측벽과 대향하는 제2 측벽을 포함할 수 있다. 분리막(400)은 도 2b와 같이, 제1 절연성 분리 패턴(401) 및 제2 절연성 분리 패턴(402)을 포함할 수 있다. 제1 절연성 분리 패턴(401)은 관통 비아 구조체(500)의 제1 측벽 상에 배치될 수 있다. 제2 절연성 분리 패턴(402)은 관통 비아 구조체(500)의 제2 측벽 상에 배치될 수 있다. 상기 제1 절연성 분리 패턴(401) 및 제2 절연성 분리 패턴(402) 각각은 제1 부분(410) 및 제2 부분(420)을 포함할 수 있다.The sidewall 500c of the through via structure 500 may include a first sidewall and a second sidewall facing the first sidewall. The separation layer 400 may include a first insulating separation pattern 401 and a second insulating separation pattern 402 as shown in FIG. 2B. The first insulating separation pattern 401 may be disposed on the first sidewall of the through via structure 500. The second insulating separation pattern 402 may be disposed on the second sidewall of the through via structure 500. Each of the first insulating separation pattern 401 and the second insulating separation pattern 402 may include a first portion 410 and a second portion 420.

분리막(400)은 반도체 기판(100)과 관통 비아 구조체(500)를 전기적으로 분리할 수 있다. 관통 비아 구조체(500)의 누설 전류 발생이 분리막(400)에 의해 방지될 수 있다. 분리막(400)은 절연 물질을 포함할 수 있다. 예를 들어, 분리막(400)은 반도체 산화물을 포함할 수 있다. 반도체 산화물은 실리콘 산화물 또는 실리콘 산화 질화물을 포함할 수 있다. The separator 400 may electrically separate the semiconductor substrate 100 and the through via structure 500. The generation of leakage current in the through via structure 500 may be prevented by the separator 400. The separator 400 may include an insulating material. For example, the separator 400 may include a semiconductor oxide. The semiconductor oxide may include silicon oxide or silicon oxynitride.

관통 비아 구조체(500)는 집적 회로들(150)과 소정의 간격으로 이격될 수 있다. 예를 들어, 관통 비아 구조체(500)는 도핑 영역(105)과 수평적으로 이격될 수 있다. 본 명세서에서 수평적은 반도체 기판(100)의 제1 면(101)과 평행한 것을 의미할 수 있다.The through-via structure 500 may be spaced apart from the integrated circuits 150 at a predetermined interval. For example, the through via structure 500 may be horizontally spaced apart from the doped region 105. In the present specification, horizontal may mean parallel to the first surface 101 of the semiconductor substrate 100.

제3 절연층(910)이 반도체 기판(100)의 제2 면(102) 상에 더 제공되어, 반도체 기판(100)의 제2 면(102)을 덮을 수 있다. 관통 비아 구조체(500)는 제3 절연층(910) 내에 제공될 수 있다. 제3 절연층(910)은 관통 비아 구조체(500)의 상면을 노출시킬 수 있다. 제3 절연층(910)은 SOC(spin on carbon hard mask) 물질과 같은 탄소 함유 물질을 포함할 수 있다. 상기 탄소 함유 물질은 비정질일 수 있다. 다른 예로, 제3 절연층(910)은 생략될 수 있다. A third insulating layer 910 may be further provided on the second surface 102 of the semiconductor substrate 100 to cover the second surface 102 of the semiconductor substrate 100. The through via structure 500 may be provided in the third insulating layer 910. The third insulating layer 910 may expose an upper surface of the through via structure 500. The third insulating layer 910 may include a carbon-containing material such as a spin on carbon hard mask (SOC) material. The carbon-containing material may be amorphous. As another example, the third insulating layer 910 may be omitted.

도전 패드(620)가 반도체 기판(100)의 제2 면(102) 상에 제공되며, 관통 비아 구조체(500)의 상면 및 제3 절연층(910)의 상면을 덮을 수 있다. 도전 패드(620)는 관통 비아 구조체(500)와 전기적으로 연결될 수 있다. 도전 패드(620)는 관통 비아 구조체(500) 및 배선 구조체(250)를 통해 집적 회로들(150)와 전기적으로 연결될 수 있다. 도전 패드(620)는 외부 장치와 전기적으로 연결되는 단자로 기능할 수 있다. 상기 외부 장치는 예를 들어, 반도체칩, 수동 소자, 기판, 또는 보드일 수 있다. 도전 패드(620)는 구리, 알루미늄, 티타늄, 및/또는 이들의 합금과 같은 금속을 포함할 수 있다. The conductive pad 620 is provided on the second surface 102 of the semiconductor substrate 100, and may cover an upper surface of the through-via structure 500 and an upper surface of the third insulating layer 910. The conductive pad 620 may be electrically connected to the through via structure 500. The conductive pad 620 may be electrically connected to the integrated circuits 150 through the through-via structure 500 and the wiring structure 250. The conductive pad 620 may function as a terminal electrically connected to an external device. The external device may be, for example, a semiconductor chip, a passive element, a substrate, or a board. The conductive pad 620 may include a metal such as copper, aluminum, titanium, and/or an alloy thereof.

단자 패드(260)가 배선층(200)의 하면 상에 배치될 수 있다. 단자 패드(260)는 배선 구조체(250)를 통해 집적 회로들(150) 또는 관통 비아 구조체(500)와 전기적으로 연결될 수 있다. 단자 패드(260)는 예를 들어, 구리, 티타늄, 또는 알루미늄과 같은 금속 물질을 포함할 수 있다. 연결 단자(610)가 단자 패드(260) 상에 더 제공될 수 있다. 연결 단자(610)는 단자 패드(260)와 전기적으로 연결될 수 있다The terminal pad 260 may be disposed on the lower surface of the wiring layer 200. The terminal pad 260 may be electrically connected to the integrated circuits 150 or the through via structure 500 through the wiring structure 250. The terminal pad 260 may include, for example, a metal material such as copper, titanium, or aluminum. The connection terminal 610 may be further provided on the terminal pad 260. The connection terminal 610 may be electrically connected to the terminal pad 260

보호층(700)이 배선층(200)의 하면 상에 더 제공될 수 있다. 보호층(700)은 단자 패드(260) 및 연결 단자(610)를 노출시키는 단자 오프닝을 가질 수 있다. 보호층(700)은 절연 물질, 예를 들어, 절연성 폴리머를 포함할 수 있다. The protective layer 700 may be further provided on the lower surface of the wiring layer 200. The protective layer 700 may have a terminal opening exposing the terminal pad 260 and the connection terminal 610. The protective layer 700 may include an insulating material, for example, an insulating polymer.

도 3a, 도 3c, 도 3d, 도 3e, 도 3f, 도 3h, 도 3i, 및 도 3j는 실시예들에 따른 반도체 소자 제조 방법을 설명하기 위한 도면들이다. 도 3b는 도 3a의 B영역을 확대 도시하였다. 도 3g는 도 3f의 B영역을 확대 도시하였다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다. 도 3a의 기술에 있어서, 상면, 하면, 최하부, 및 최상부는 도 3a를 기준으로 기술하나, 도 3a에 기술된 상면, 하면, 최하부, 및 최상부는 도 2a 내지 도 2b 및 도 3c 내지 도 3j에 도시된 상면, 하면, 최하부, 및 최상부와 반대일 수 있다. 3A, 3C, 3D, 3E, 3F, 3H, 3I, and 3J are views for explaining a method of manufacturing a semiconductor device according to exemplary embodiments. FIG. 3B is an enlarged view of area B of FIG. 3A. FIG. 3G is an enlarged view of area B of FIG. 3F. Hereinafter, contents overlapping with those described above will be omitted. In the description of FIG. 3A, the top, bottom, bottom, and top portions are described with reference to FIG. 3A, but the top, bottom, bottom, and top portions described in FIG. 3A are shown in FIGS. 2A to 2B and FIGS. 3C to 3J. It may be opposite to the top, bottom, bottom, and top shown.

도 3a 및 도 3b를 참조하면, 식각 정지막(300) 및 배선층(200)이 반도체 기판(100)의 제1 면(101) 상에 형성될 수 있다. 실시예들에 따르면, 결정질 구조를 갖는 반도체 기판(100)이 준비될 수 있다. 반도체 기판(100)의 제1 면(101) 상에 도전형 불순물의 주입 공정이 수행되어, 도핑 영역(105)이 형성될 수 있다. 집적 회로들(150)이 반도체 기판(100)의 제1 면(101) 상에 또는 반도체 기판(100) 내에 형성될 수 있다. 집적 회로들(150)을 형성하는 것은 도핑 영역(105)을 형성하는 것을 포함할 수 있다. 3A and 3B, an etch stop layer 300 and a wiring layer 200 may be formed on the first surface 101 of the semiconductor substrate 100. According to embodiments, a semiconductor substrate 100 having a crystalline structure may be prepared. A doped region 105 may be formed by performing an implantation process of a conductivity type impurity on the first surface 101 of the semiconductor substrate 100. Integrated circuits 150 may be formed on the first surface 101 of the semiconductor substrate 100 or in the semiconductor substrate 100. Forming the integrated circuits 150 may include forming the doped region 105.

식각 정지막(300)이 반도체 기판(100)의 제1 면(101) 상에 형성되어, 반도체 기판(100)의 제1 면(101)을 덮을 수 있다. 식각 정지막(300)은 반도체 기판(100)의 제1 면(101)과 물리적으로 접촉할 수 있다. The etch stop layer 300 may be formed on the first surface 101 of the semiconductor substrate 100 to cover the first surface 101 of the semiconductor substrate 100. The etch stop layer 300 may physically contact the first surface 101 of the semiconductor substrate 100.

제1 절연층(211)이 식각 정지막(300) 상에 형성되어, 집적 회로들(150)을 덮을 수 있다. 제1 절연층(211)은 복수의 층들을 포함할 수 있다. 콘택 플러그(251)가 제1 절연층(211)을 관통하며, 집적 회로들(150)과 접속할 수 있다. 콘택 플러그(251)는 식각 정지막(300)을 더 관통할 수 있다. 제2 절연층(212)이 제1 절연층(211) 상에 형성될 수 있다. The first insulating layer 211 is formed on the etch stop layer 300 to cover the integrated circuits 150. The first insulating layer 211 may include a plurality of layers. The contact plug 251 passes through the first insulating layer 211 and may be connected to the integrated circuits 150. The contact plug 251 may further penetrate the etch stop layer 300. The second insulating layer 212 may be formed on the first insulating layer 211.

도 3b와 같이 트렌치(213)가 제2 절연층(212) 내에 형성되어, 제1 절연층(211)을 노출시킬 수 있다. 배리어 금속막(256)이 트렌치(213) 내에 형성되어, 트렌치(213)의 바닥면 및 측벽을 콘포말하게 덮을 수 있다. 씨드 금속막(255)이 배리어 금속막(256) 상에 형성될 수 있다. 상기 씨드 금속막(255)을 전극으로 사용한 전기 도금 공정을 실시하여, 금속 패턴(254)이 씨드 금속막(255) 상에 형성될 수 있다. 이후, 배리어 금속막(256), 씨드 금속막(255), 및 금속 패턴(254)의 패터닝 공정이 더 수행될 수 있다. 패터닝 공정은 제2 절연층(212)의 상면 상의 배리어 금속막(256), 씨드 금속막(255), 및 금속 패턴(254)을 제거하는 것을 포함할 수 있다. 이에 따라, 배리어 금속막(265), 씨드 금속막(255), 및 금속 패턴(254)은 트렌치(213) 내에 국소화될 수 있다. 이에 따라, 배선 패턴(253)의 제조가 완성될 수 있다. As shown in FIG. 3B, a trench 213 may be formed in the second insulating layer 212 to expose the first insulating layer 211. The barrier metal layer 256 is formed in the trench 213 to conformally cover the bottom and sidewalls of the trench 213. The seed metal layer 255 may be formed on the barrier metal layer 256. By performing an electroplating process using the seed metal layer 255 as an electrode, a metal pattern 254 may be formed on the seed metal layer 255. Thereafter, a patterning process of the barrier metal layer 256, the seed metal layer 255, and the metal pattern 254 may be further performed. The patterning process may include removing the barrier metal layer 256, the seed metal layer 255, and the metal pattern 254 on the upper surface of the second insulating layer 212. Accordingly, the barrier metal layer 265, the seed metal layer 255, and the metal pattern 254 may be localized in the trench 213. Accordingly, manufacturing of the wiring pattern 253 may be completed.

제2 절연층(212)의 형성 및 배선 패턴(253)의 형성은 반복하여 수행될 수 있다. 이에 따라, 도 3a와 같이 복수의 적층된 제2 절연층들(212)이 형성되고, 배선 패턴들(253)이 제2 절연층들(212) 사이에 형성될 수 있다. 도 3a에 도시되지 않았으나, 배선 패턴들(253) 각각은 배리어 금속막(256), 씨드 금속막(255), 및 금속 패턴(254)을 포함할 수 있다. 배선 패턴들(253) 각각에서, 배리어 금속막(256)은 반도체 기판(100) 및 금속 패턴(254) 사이에 개재될 수 있다. 금속 비아들(252)이 형성되어, 제2 절연층들(212) 중에서 적어도 하나를 관통할 수 있다. 배선 패턴들(253) 및 금속 비아들(252)은 예를 들어, 다마신 공정에 의해 형성될 수 있으나, 이에 제한되지 않는다. 이하, 단수의 배선 패턴(253)에 대해 기술한다. The formation of the second insulating layer 212 and the wiring pattern 253 may be repeatedly performed. Accordingly, a plurality of stacked second insulating layers 212 may be formed as shown in FIG. 3A, and wiring patterns 253 may be formed between the second insulating layers 212. Although not shown in FIG. 3A, each of the wiring patterns 253 may include a barrier metal layer 256, a seed metal layer 255, and a metal pattern 254. In each of the wiring patterns 253, the barrier metal layer 256 may be interposed between the semiconductor substrate 100 and the metal pattern 254. Metal vias 252 are formed to penetrate at least one of the second insulating layers 212. The wiring patterns 253 and the metal vias 252 may be formed by, for example, a damascene process, but are not limited thereto. Hereinafter, the number of wiring patterns 253 will be described.

단자 패드(260)가 최상부 제2 절연층(212) 상에 형성되어, 배선 구조체(250)와 접속할 수 있다. 보호층(700)이 배선층(200) 상에 더 형성될 수 있다. 보호층(700)은 단자 패드(260)의 적어도 일부를 노출시킬 수 있다. The terminal pad 260 is formed on the uppermost second insulating layer 212 and can be connected to the wiring structure 250. The protective layer 700 may be further formed on the wiring layer 200. The protective layer 700 may expose at least a portion of the terminal pad 260.

도 3c를 참조하면, 반도체 기판(100)의 제2 면(102)이 위를 향하도록, 반도체 기판(100)이 뒤집어질 수 있다. 이후, 반도체 기판(100)의 일부가 제거되어, 반도체 기판(100)이 박형화될 수 있다. 상기 반도체 기판(100)을 박형화하는 것은 반도체 기판(100)의 제2 면(102) 상에 평탄화 공정을 수행하는 것을 포함할 수 있다. 평탄화 공정은 화학적 기계적 연마 공정일 수 있다. Referring to FIG. 3C, the semiconductor substrate 100 may be turned over so that the second surface 102 of the semiconductor substrate 100 faces upward. Thereafter, a part of the semiconductor substrate 100 is removed, so that the semiconductor substrate 100 may be thinned. Thinning the semiconductor substrate 100 may include performing a planarization process on the second surface 102 of the semiconductor substrate 100. The planarization process may be a chemical mechanical polishing process.

도 3d를 참조하면, 제1 마스크 패턴(911) 및 제2 마스크 패턴(920)이 박형화된 반도체 기판(100)의 제2 면(102) 상에 형성될 수 있다. 제1 마스크 패턴(911)은 반도체 기판(100)의 제2 면(102)을 덮을 수 있다. 제1 마스크 패턴(911)은 하드 마스크막일 수 있다. 제1 마스크 패턴(911)은 SOC(spin on carbon hard mask) 물질과 같은 탄소 함유 물질을 포함할 수 있다. 제2 마스크 패턴(920)이 제1 마스크 패턴(911) 상에 형성될 수 있다. 제2 마스크 패턴(920)의 형성은 포토 레지스트 물질을 제1 마스크 패턴(911) 상에 도포하여 마스크막을 형성하는 것 및 상기 마스크막 상에 패터닝 공정을 수행하여, 제2 마스크 패턴(920)을 형성하는 것을 포함 수 있다. 패터닝 공정은 노광 및 현상 공정을 포함할 수 있다. 제2 마스크 패턴(920)은 가이드 가이드 오프닝(929)을 가질 수 있다. 제2 마스크 패턴(920)을 사용한 식각 공정에 의해 제1 마스크 패턴(911) 내에 제1 오프닝(919)이 형성될 수 있다. 제1 오프닝(919)은 가이드 오프닝(929)과 정렬되고, 반도체 기판(100)의 제2 면(102)을 노출시킬 수 있다. Referring to FIG. 3D, a first mask pattern 911 and a second mask pattern 920 may be formed on the second surface 102 of the thinned semiconductor substrate 100. The first mask pattern 911 may cover the second surface 102 of the semiconductor substrate 100. The first mask pattern 911 may be a hard mask layer. The first mask pattern 911 may include a carbon-containing material such as a spin on carbon hard mask (SOC) material. The second mask pattern 920 may be formed on the first mask pattern 911. The formation of the second mask pattern 920 includes forming a mask layer by applying a photoresist material on the first mask pattern 911 and performing a patterning process on the mask layer to form the second mask pattern 920. May include forming. The patterning process may include exposure and development processes. The second mask pattern 920 may have a guide guide opening 929. A first opening 919 may be formed in the first mask pattern 911 by an etching process using the second mask pattern 920. The first opening 919 may be aligned with the guide opening 929, and may expose the second surface 102 of the semiconductor substrate 100.

도 3e를 참조하면, 관통홀(490)이 반도체 기판(100) 내에 형성되어, 식각 정지막(300)을 노출시킬 수 있다. 실시예들에 따르면, 제1 식각 공정이 제1 오프닝(919)에 의해 노출된 반도체 기판(100)의 제2 면(102) 상에 수행되어, 관통홀(490)을 형성할 수 있다. 제1 식각 공정은 이방성 식각 공정일 수 있다. 제1 식각 공정은 예를 들어, 불소 함유 가스를 사용한 건식 식각 공정을 포함할 수 있다. 건식 식각 공정에서 식각 정지막(300)은 반도체 기판(100)에 대해 식각 선택성을 가질 수 있다. 예를 들어, 식각 정지막(300)은 매우 낮은 식각률을 갖거나 식각되지 않을 수 있다. 이에 따라, 제1 식각 공정이 완료된 후, 관통홀(490)은 식각 정지막(300)의 상면을 노출시킬 수 있다. Referring to FIG. 3E, a through hole 490 may be formed in the semiconductor substrate 100 to expose the etch stop layer 300. According to embodiments, the first etching process may be performed on the second surface 102 of the semiconductor substrate 100 exposed by the first opening 919 to form the through hole 490. The first etching process may be an anisotropic etching process. The first etching process may include, for example, a dry etching process using a fluorine-containing gas. In the dry etching process, the etch stop layer 300 may have etch selectivity with respect to the semiconductor substrate 100. For example, the etch stop layer 300 may have a very low etch rate or may not be etched. Accordingly, after the first etching process is completed, the through hole 490 may expose the upper surface of the etch stop layer 300.

제1 식각 공정에서, 관통홀(490)의 측벽 상에 계면 결함이 형성될 수 있다. 예를 들어, 계면 결함은 관통홀(490)에 의해 노출된 반도체 기판(100)의 측벽(100c) 상에 형성될 수 있다. In the first etching process, an interface defect may be formed on the sidewall of the through hole 490. For example, the interface defect may be formed on the sidewall 100c of the semiconductor substrate 100 exposed by the through hole 490.

관통홀(490)은 집적 회로들(150)과 소정의 간격으로 이격될 수 있다. 이에 따라, 제1 식각 공정에 의해 집적 회로들(150)의 손상이 방지될 수 있다. The through hole 490 may be spaced apart from the integrated circuits 150 at a predetermined interval. Accordingly, damage to the integrated circuits 150 may be prevented by the first etching process.

도 3f 및 도 3g를 참조하면, 식각 정지막(300)이 제거되어, 관통홀(490)이 식각 정지막(300) 내로 연장될 수 있다. 실시예들에 따르면, 제2 식각 공정이 관통홀(490) 내에 및 식각 정지막(300) 상에 수행될 수 있다. 제2 식각 공정은 습식 식각 공정을 포함할 수 있다. 제2 식각 공정 동안 예를 들어, 암모늄 함유 물질이 식각액으로 사용될 수 있다. 상기 제2 식각 공정에 의해 식각 정지막(300)이 제거될 수 있다. 이에 따라, 관통홀(490)이 식각 정지막(300) 내로 연장될 수 있다. 제2 식각 공정에서, 반도체 기판(100) 및 제1 절연층(211)은 식각 정지막(300)에 대해 식각 선택성을 가질 수 있다. 예를 들어, 제2 식각 공정 동안 반도체 기판(100) 및 제1 절연층(211)은 매우 낮은 식각률을 갖거나 식각되지 않을 수 있다. 관통홀(490)은 제1 절연층(211)의 상면을 노출시킬 수 있다. 3F and 3G, the etch stop layer 300 is removed so that the through hole 490 may extend into the etch stop layer 300. According to embodiments, the second etching process may be performed in the through hole 490 and on the etch stop layer 300. The second etching process may include a wet etching process. During the second etching process, for example, an ammonium-containing material may be used as an etching solution. The etch stop layer 300 may be removed by the second etching process. Accordingly, the through hole 490 may extend into the etch stop layer 300. In the second etching process, the semiconductor substrate 100 and the first insulating layer 211 may have etch selectivity with respect to the etch stop layer 300. For example, during the second etching process, the semiconductor substrate 100 and the first insulating layer 211 may have a very low etch rate or may not be etched. The through hole 490 may expose an upper surface of the first insulating layer 211.

제2 식각 공정은 등방성 식각 공정일 수 있다. 관통홀(490)에 노출된 식각 정지막(300)이 수평적으로 더 제거되어, 리세스 부분(495)이 형성될 수 있다. 리세스 부분(495)은 관통홀(490)과 연결될 수 있다. 리세스 부분(495)은 반도체 기판(100)의 측벽(100c)으로부터 식각 정지막(300)을 향하여 함몰될 수 있다. 리세스 부분(495)은 식각 정지막(300)의 내측면(300c)을 노출시킬 수 있다. 리세스 부분(495)은 반도체 기판(100)의 제1 면(101) 및 제1 절연층(211) 사이에 형성될 수 있다. The second etching process may be an isotropic etching process. The etch stop layer 300 exposed to the through hole 490 may be further removed horizontally, so that a recess portion 495 may be formed. The recess portion 495 may be connected to the through hole 490. The recess portion 495 may be depressed toward the etch stop layer 300 from the sidewall 100c of the semiconductor substrate 100. The recess portion 495 may expose the inner surface 300c of the etch stop layer 300. The recess portion 495 may be formed between the first surface 101 and the first insulating layer 211 of the semiconductor substrate 100.

도 3h를 참조하면, 분리막(400)이 관통홀(490) 및 리세스 부분(495) 내에 형성될 수 있다. 분리막(400)의 형성은 예를 들어, 원자층 증착 공정과 같은 증착 공정에 의해 형성될 수 있다. 분리막(400)은 관통홀(490)의 바닥면과 측벽을 콘포말하게 덮을 수 있다. 예를 들어, 분리막(400)은 노출된 반도체 기판(100)의 측벽(100c), 제1 절연층(211)의 상면, 및 제2 마스크 패턴(920)의 상면을 콘포말하게 덮을 수 있다. 분리막(400)은 리세스 부분(495) 내에 제공될 수 있다. 분리막(400)은 리세스 부분(495)을 채울 수 있다. 예를 들어, 분리막(400)은 식각 정지막(300)의 내측면(300c) 및 반도체 기판(100)의 노출된 제1 면(101)을 덮을 수 있다. Referring to FIG. 3H, the separation membrane 400 may be formed in the through hole 490 and the recess portion 495. The separation layer 400 may be formed by, for example, a deposition process such as an atomic layer deposition process. The separation membrane 400 may conformally cover the bottom surface and the sidewall of the through hole 490. For example, the separation layer 400 may conformally cover the exposed sidewall 100c of the semiconductor substrate 100, the upper surface of the first insulating layer 211, and the upper surface of the second mask pattern 920. The separator 400 may be provided in the recess portion 495. The separation membrane 400 may fill the recess portion 495. For example, the separation layer 400 may cover the inner side surface 300c of the etch stop layer 300 and the exposed first surface 101 of the semiconductor substrate 100.

분리막(400)은 제1 부분(410), 제2 부분(420), 및 제3 부분(430)을 포함할 수 있다. 분리막(400)의 제1 부분(410)은 반도체 기판(100)의 측벽(100c) 상에 제공될 수 있다. 제2 부분(420)은 리세스 부분(495) 내에 제공될 수 있다. 제3 부분(430)은 제1 절연층(211)의 상면 상에 제공되고, 리세스 부분(495) 내로 연장되지 않을 수 있다. 제3 부분(430)은 평면적 관점에서 제1 부분(410)에 의해 둘러싸일 수 있다. The separator 400 may include a first portion 410, a second portion 420, and a third portion 430. The first portion 410 of the separation layer 400 may be provided on the sidewall 100c of the semiconductor substrate 100. The second portion 420 may be provided in the recess portion 495. The third portion 430 is provided on the upper surface of the first insulating layer 211 and may not extend into the recess portion 495. The third portion 430 may be surrounded by the first portion 410 in a plan view.

도 3h 및 도 3i를 참조하면, 분리막(400)의 제3 부분(430) 및 일부의 제1 절연층(211)이 제거되어, 관통홀(490)이 제1 절연층(211) 내로 연장될 수 있다. 실시예들에 따르면, 제3 식각 공정이 관통홀(490) 내의 분리막(400) 상에 수행될 수 있다. 제3 식각 공정은 예를 들어, 이방성 식각 공정일 수 있다. 제3 식각 공정은 불소 함유 가스를 사용한 건식 식각 공정에 의해 수행될 수 있다. 제3 식각 공정에 의해 분리막(400)의 제3 부분(430) 및 및 일부의 제1 절연층(211)이 제거될 수 있다. 제거된 일부의 제1 절연층(211)은 분리막(400)의 제3 부분(430) 및 어느 하나의 배선 패턴(253) 사이에 개재된 부분일 수 있다. 제3 식각 공정에 의해 관통홀(490)이 제1 절연층(211) 내로 연장되며, 배선 패턴(253)을 상기 노출시킬 수 있다. 이하의 설명에서 별도의 언급이 없는 한, 배선 패턴(253)은 복수의 배선 패턴들(253) 중 관통 비아 구조체(500)와 접속하는 것 또는 관통 비아 구조체(500)와 접속하기 위한 것을 의미할 수 있다. 제3 식각 공정 동안, 배선 패턴(253)의 상부가 일부 더 식각될 수 있다. 이에 따라, 관통홀(490)에 노출된 배선 패턴(253)의 상면(253a)이 리세스될 수 있다. 관통홀(490)에 노출된 배선 패턴(253)의 상면(253a)은 제1 절연층(211)에 덮인 배선 패턴(253)의 상면(253a)보다 더 낮은 레벨에 배치될 수 있다. 배선 패턴(253)의 리세스된 상면(253a)은 라운드질 수 있다. 예를 들어, 배선 패턴(253)의 리세스된 상면(253a)은 아래로 볼록할 수 있다. 도시된 바와 달리, 관통홀(490)에 노출된 배선 패턴(253)의 상면(253a)은 실질적으로 편평할 수 이 있다. 3H and 3I, the third portion 430 of the separation membrane 400 and a portion of the first insulating layer 211 are removed, so that the through hole 490 may extend into the first insulating layer 211. I can. According to embodiments, the third etching process may be performed on the separation layer 400 in the through hole 490. The third etching process may be, for example, an anisotropic etching process. The third etching process may be performed by a dry etching process using a fluorine-containing gas. The third portion 430 and a portion of the first insulating layer 211 of the separation layer 400 may be removed by a third etching process. The removed part of the first insulating layer 211 may be a portion interposed between the third portion 430 of the separation layer 400 and any one wiring pattern 253. Through the third etching process, the through hole 490 may extend into the first insulating layer 211, and the wiring pattern 253 may be exposed. In the following description, unless otherwise noted, the wiring pattern 253 may mean connecting to the through-via structure 500 or connecting with the through-via structure 500 among the plurality of wiring patterns 253. I can. During the third etching process, a portion of the upper portion of the wiring pattern 253 may be further etched. Accordingly, the upper surface 253a of the wiring pattern 253 exposed to the through hole 490 may be recessed. The upper surface 253a of the wiring pattern 253 exposed to the through hole 490 may be disposed at a lower level than the upper surface 253a of the wiring pattern 253 covered with the first insulating layer 211. The recessed upper surface 253a of the wiring pattern 253 may be rounded. For example, the recessed upper surface 253a of the wiring pattern 253 may be convex downward. Unlike illustrated, the upper surface 253a of the wiring pattern 253 exposed to the through hole 490 may be substantially flat.

제3 식각 공정에 의해 제2 마스크 패턴(920) 상의 분리막(400)이 더 제거되어, 제2 마스크 패턴(920)이 노출될 수 있다. 제3 식각 공정이 완료된 후, 분리막(400)의 제1 부분(410) 및 제2 부분(420)은 남아 있을 수 있다.The separation layer 400 on the second mask pattern 920 may be further removed by a third etching process to expose the second mask pattern 920. After the third etching process is completed, the first portion 410 and the second portion 420 of the separation layer 400 may remain.

식각 정지막(300)이 생략되고, 관통홀(490)이 단일 식각 공정에 의해 반도체 기판(100) 및 제1 절연층(211) 내에 형성되는 경우, 식각 공정을 제어하기 어려울 수 있다. 예를 들어, 식각 공정 동안, 배선 패턴(253)이 손상될 수 있다. 또는 분리막(400)의 식각 공정에서, 분리막(400)이 손상될 수 있다. 실시예들에 따르면, 식각 정지막(300)이 반도체 기판(100)과 배선 패턴(253) 사이에 형성되고, 식각 정지막(300)은 반도체 기판(100) 및 제1 절연층(211)과 다른 식각 선택비를 가질 수 있다. 이에 따라, 제1 식각 공정, 제2 식각 공정, 및 제3 식각 공정을 통해 관통홀(490)이 형성되어, 배선 패턴(253)을 노출시킬 수 있다. 관통홀(490)의 형성이 복수의 식각 공정들을 통해 수행되므로, 관통홀(490)의 식각이 보다 정밀하게 제어될 수 있다. 이에 따라, 배선 패턴(253) 또는 분리막(400)의 의도하지 않은 식각이 감소 또는 방지될 수 있다. When the etch stop layer 300 is omitted and the through hole 490 is formed in the semiconductor substrate 100 and the first insulating layer 211 by a single etching process, it may be difficult to control the etching process. For example, during the etching process, the wiring pattern 253 may be damaged. Alternatively, in the etching process of the separator 400, the separator 400 may be damaged. According to embodiments, the etch stop layer 300 is formed between the semiconductor substrate 100 and the wiring pattern 253, and the etch stop layer 300 includes the semiconductor substrate 100 and the first insulating layer 211 It can have different etch selectivity. Accordingly, the through hole 490 may be formed through the first etching process, the second etching process, and the third etching process to expose the wiring pattern 253. Since the through hole 490 is formed through a plurality of etching processes, etching of the through hole 490 may be more precisely controlled. Accordingly, unintended etching of the wiring pattern 253 or the separation layer 400 may be reduced or prevented.

도 3j를 참조하면, 배리어막(511), 씨드막(521), 및 관통 비아막(531)이 관통홀(490) 내에 및 반도체 기판(100)의 제2 면(102) 상에 형성될 수 있다. 실시예들에 따르면, 배리어막(511)이 증착 공정에 의해 형성되어, 관통홀(490)의 내측벽 및 바닥면을 콘포말하게 덮을 수 있다. 예를 들어, 배리어막(511)은 배선 패턴(253)의 상면(252a), 제1 절연층(211)의 내측벽, 분리막(400)의 제1 부분(410)의 제1 내측벽 및 제2 부분(420)의 제2 내측벽 상에 형성될 수 있다. 배리어막(511)은 분리막(400)의 제2 부분(420)에 의해 식각 정지막(300)과 수평적으로 이격될 수 있다. 배리어막(511)은 분리막(400)의 제1 부분(410)에 의해 반도체 기판(100)과 수평적으로 이격될 수 있다. 배리어막(511)은 반도체 기판(100)의 제2 면(102) 상으로 더 연장되어, 제2 마스크 패턴(920)을 덮을 수 있다. 씨드막(521)이 배리어막(511) 상에 형성될 수 있다. 씨드막(521)은 관통홀(490) 내에 및 반도체 기판(100)의 제2 면(102) 상에서, 배리어막(511)을 콘포말하게 덮을 수 있다. Referring to FIG. 3J, a barrier layer 511, a seed layer 521, and a through via layer 531 may be formed in the through hole 490 and on the second surface 102 of the semiconductor substrate 100. have. According to embodiments, the barrier layer 511 may be formed by a deposition process to conformally cover the inner wall and the bottom surface of the through hole 490. For example, the barrier layer 511 may include an upper surface 252a of the wiring pattern 253, an inner wall of the first insulating layer 211, a first inner wall of the first portion 410 of the separation layer 400, and a The second portion 420 may be formed on the second inner wall. The barrier layer 511 may be horizontally spaced apart from the etch stop layer 300 by the second portion 420 of the separation layer 400. The barrier layer 511 may be horizontally spaced apart from the semiconductor substrate 100 by the first portion 410 of the separation layer 400. The barrier layer 511 may further extend onto the second surface 102 of the semiconductor substrate 100 to cover the second mask pattern 920. The seed layer 521 may be formed on the barrier layer 511. The seed layer 521 may conformally cover the barrier layer 511 in the through hole 490 and on the second surface 102 of the semiconductor substrate 100.

관통 비아막(531)이 씨드막(521) 상에 형성되어, 관통홀(490)을 채울 수 있다. 관통 비아막(531)의 형성은 씨드막(521)을 전극으로 사용한 전기 도금 공정을 실시하는 것을 포함할 수 있다. 관통 비아막(531)은 반도체 기판(100)의 제2 면(102) 상으로 연장되어, 씨드막(521)을 덮을 수 있다. The through via layer 531 is formed on the seed layer 521 to fill the through hole 490. The formation of the through via layer 531 may include performing an electroplating process using the seed layer 521 as an electrode. The through via layer 531 may extend onto the second surface 102 of the semiconductor substrate 100 and cover the seed layer 521.

다시 도 2a 및 도 2b를 참조하면, 평탄화 공정이 관통 비아막(531) 상에 수행되어, 관통 비아 구조체(500)가 형성될 수 있다. 관통 비아 구조체(500)는 배리어 패턴(510), 씨드 패턴(520), 및 도전 비아(530)를 포함할 수 있다. 실시예들에 따르면, 평탄화 공정은 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 공정을 포함할 수 있다. 배리어막(511), 씨드막(521), 및 관통 비아막(531)이 평탄화되어, 배리어 패턴(510), 씨드 패턴(520), 및 도전 비아(530)를 각각 형성할 수 있다. 상기 평탄화 공정에 의해 반도체 기판(100)의 제2 면(102) 상의 배리어막(511), 씨드막(521), 관통 비아막(531), 및 분리막(400)이 제거될 수 있다. 관통 비아 구조체(500)는 관통홀(490) 내에 국소화될 수 있다. 평탄화 공정에 의해 제2 마스크 패턴(920), 분리막(400)의 상부, 및 제1 마스크 패턴(911)의 상부가 제거될 수 있다. 평탄화 공정의 결과, 남아 있는 제1 마스크 패턴(911)의 하부는 제3 절연층(910)을 형성할 수 있다. 관통 비아 구조체(500)의 상면은 제3 절연층(910)의 상면과 실질적으로 동일한 레벨에 배치될 수 있다. 도시된 바와 달리, 평탄화 공정은 반도체 기판(100)이 노출될 때까지 수행될 있다.Referring back to FIGS. 2A and 2B, a planarization process may be performed on the through-via layer 531 to form a through-via structure 500. The through via structure 500 may include a barrier pattern 510, a seed pattern 520, and a conductive via 530. According to embodiments, the planarization process may include a chemical mechanical polishing (CMP) process. The barrier layer 511, the seed layer 521, and the through via layer 531 are planarized to form a barrier pattern 510, a seed pattern 520, and a conductive via 530, respectively. The barrier layer 511, the seed layer 521, the through via layer 531, and the separation layer 400 on the second surface 102 of the semiconductor substrate 100 may be removed by the planarization process. The through via structure 500 may be localized in the through hole 490. The second mask pattern 920, the upper portion of the separation layer 400, and the upper portion of the first mask pattern 911 may be removed by the planarization process. As a result of the planarization process, a third insulating layer 910 may be formed under the remaining first mask pattern 911. The top surface of the through via structure 500 may be disposed at substantially the same level as the top surface of the third insulating layer 910. Unlike shown, the planarization process may be performed until the semiconductor substrate 100 is exposed.

앞서 설명한 바와 같이 식각 정지막(300)이 생략되고, 관통홀(490)이 단일 식각 공정에 형성되면, 배선 패턴(253)의 손상으로 인해 관통 비아 구조체(500) 및 배선 패턴(253) 사이의 접촉 저항이 증가될 수 있다. 또는 관통 비아 구조체(500)가 관통홀(490) 내를 양호하게 채우기 어려울 수 있다. 분리막(400)이 과도하게 식각되는 경우, 관통 비아 구조체(500)의 적어도 일부가 반도체 기판(100)과 직접 접촉할 수 있다. 이에 따라, 관통 비아 구조체(500) 및 반도체 기판(100)의 전기적 분리가 불충분할 수 있다. As described above, when the etch stop layer 300 is omitted and the through hole 490 is formed in a single etching process, the through-via structure 500 and the wiring pattern 253 are damaged due to damage to the wiring pattern 253. Contact resistance can be increased. Alternatively, it may be difficult for the through-via structure 500 to fill the through-hole 490 satisfactorily. When the separator 400 is excessively etched, at least a portion of the through via structure 500 may directly contact the semiconductor substrate 100. Accordingly, electrical separation between the through-via structure 500 and the semiconductor substrate 100 may be insufficient.

실시예들에 따르면, 관통홀(490)이 제1 내지 제3 식각 공정들에 의해 형성되어, 배선 패턴(253) 및 분리막(400)의 원하지 않는 식각이 방지될 수 있다. 이에 따라, 관통 비아 구조체(500)가 관통홀(490) 내를 양호하게 채우고, 관통 비아 구조체(500) 및 배선 패턴(253) 사이의 접촉 저항이 개선될 수 있다. 관통 비아 구조체(500)는 분리막(400)에 의해 반도체 기판(100)과 이격되고, 전기적으로 분리될 수 있다. 반도체 소자의 신뢰성이 향상될 수 있다. According to embodiments, the through hole 490 is formed by the first to third etching processes, so that unwanted etching of the wiring pattern 253 and the separation layer 400 may be prevented. Accordingly, the through-via structure 500 satisfactorily fills the inside of the through-hole 490, and contact resistance between the through-via structure 500 and the wiring pattern 253 may be improved. The through-via structure 500 may be separated from the semiconductor substrate 100 by the separator 400 and may be electrically separated. The reliability of the semiconductor device can be improved.

관통 비아 구조체(500)는 비아 라스트 공정에 의해 형성될 수 있다. 예를 들어, 집적 회로들(150) 및 배선층(200)의 형성 공정 및 반도체 기판(100)의 박형화 공정 후, 관통 비아 구조체(500)가 형성될 수 있다. The through via structure 500 may be formed by a via last process. For example, after a process of forming the integrated circuits 150 and the wiring layer 200 and a process of thinning the semiconductor substrate 100, the through-via structure 500 may be formed.

도전 패드(620)가 관통 비아 구조체(500)의 상면 상에 및 제3 절연층(910) 상에 형성되어, 관통 비아 구조체(500)와 전기적으로 연결될 수 있다. 도시되지 않았으나, 상부 보호층이 제3 절연층(910) 상에 더 형성될 수 있다. 연결 단자(610)가 단자 패드(260)의 하면 상에 형성될 수 있다. 지금까지 설명한 바에 따라, 반도체 소자의 제조가 완성될 수 있다.The conductive pad 620 may be formed on the upper surface of the through-via structure 500 and on the third insulating layer 910 to be electrically connected to the through-via structure 500. Although not shown, an upper protective layer may be further formed on the third insulating layer 910. The connection terminal 610 may be formed on the lower surface of the terminal pad 260. As described so far, manufacturing of a semiconductor device can be completed.

도 4a, 도 4b, 및 도 4d는 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들로, 도 1의 A영역을 확대 도시한 도면들에 대응된다. 도 4c는 도 4b의 B영역을 확대 도시한 도면이다. 도 4e는 도 4d의 B영역을 확대 도시한 도면이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다. 4A, 4B, and 4D are views for explaining a method of manufacturing a semiconductor device according to embodiments, and correspond to enlarged views of area A of FIG. 1. FIG. 4C is an enlarged view of area B of FIG. 4B. FIG. 4E is an enlarged view of area B of FIG. 4D. Hereinafter, contents overlapping with those described above will be omitted.

도 3a 내지 도 3g를 참조하면, 식각 정지막(300) 및 배선층(200)이 반도체 기판(100)의 제1 면(101) 상에 형성될 수 있다. 제1 및 제2 마스크 패턴들(910, 920)이 반도체 기판(100)의 제2 면(102) 상에 형성될 수 있다. 제1 식각 공정에 의해 관통홀(490)이 반도체 기판(100) 내에 형성될 수 있다. 제2 식각 공정에 의해 관통홀(490)이 식각 정지막(300) 내로 연장되고, 리세스 부분(495)이 형성될 수 있다. 분리막(400)이 관통홀(490)의 바닥면과 내측벽 상에 및 리세스 부분(495) 내에 형성될 수 있다. 분리막(400)은 제2 마스크 패턴(920)의 측벽 및 상면 상으로 연장될 수 있다. 3A to 3G, an etch stop layer 300 and a wiring layer 200 may be formed on the first surface 101 of the semiconductor substrate 100. The first and second mask patterns 910 and 920 may be formed on the second surface 102 of the semiconductor substrate 100. The through hole 490 may be formed in the semiconductor substrate 100 by the first etching process. Through the second etching process, the through hole 490 may extend into the etch stop layer 300 and a recess portion 495 may be formed. The separation membrane 400 may be formed on the bottom surface and the inner wall of the through hole 490 and in the recess portion 495. The separation layer 400 may extend on the sidewalls and the top surface of the second mask pattern 920.

도 4a를 참조하면, 캐핑 패턴(930)이 제2 마스크 패턴(920)의 상면 상에 및 측벽 상에 형성되어, 분리막(400)을 덮을 수 있다. 캐핑 패턴(930)은 가이드 오프닝(929)의 입구의 일부를 막을 수 있다. 캐핑 패턴(930)은 제2 오프닝(939)을 가질 수 있고, 제2 오프닝(939)은 관통홀(490)과 연결될 수 있다. 제2 오프닝(939)의 너비(W20)는 반도체 기판(100)의 제2 면(102)에서의 관통홀(490)의 너비(W10)보다 더 좁을 수 있다. 제2 오프닝(939)은 평면적 관점에서 관통홀(490)의 센터 영역과 중첩될 수 있다. Referring to FIG. 4A, a capping pattern 930 may be formed on an upper surface and a sidewall of the second mask pattern 920 to cover the separation layer 400. The capping pattern 930 may block a part of the entrance of the guide opening 929. The capping pattern 930 may have a second opening 939, and the second opening 939 may be connected to the through hole 490. The width W20 of the second opening 939 may be narrower than the width W10 of the through hole 490 in the second surface 102 of the semiconductor substrate 100. The second opening 939 may overlap the center region of the through hole 490 in a plan view.

캐핑 패턴(930)은 분리막(400)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다. 캐핑 패턴(930)은 질소 함유 물질을 포함할 수 있다. 캐핑 패턴(930)은 예를 들어, 실리콘 질화물, 실리콘 탄화질화물, 및/또는 실리콘 산화탄화질화물을 포함할 수 있다. The capping pattern 930 may include a material having an etch selectivity with respect to the separator 400. The capping pattern 930 may include a nitrogen-containing material. The capping pattern 930 may include, for example, silicon nitride, silicon carbonitride, and/or silicon oxycarbonitride.

도 4b 및 도 4c를 참조하면, 제3 식각 공정이 제2 오프닝(939)에 의해 노출된 분리막(400) 상에 수행될 수 있다. 제3 식각 공정은 예를 들어, 등방성 건식 식각 공정일 수 있다. 제3 식각 공정에 의해 분리막(400)의 제3 부분(430) 및 일부의 제1 절연층(211)이 제거되고, 배선 패턴(253)의 상면이 노출될 수 있다. 이 때, 제거되는 분리막(400)의 제3 부분(430) 및 일부의 제1 절연층(211)은 제2 오프닝(939)과 수직적으로 중첩될 수 있다. 제2 오프닝(939)은 반도체 기판(100)의 측벽(100c) 상의 분리막(400)과 수직적으로 중첩되지 않을 수 있다. 캐핑 패턴(930)은 제3 식각 공정에서 분리막(400)의 제1 부분(410)이 식각되는 것을 방지할 수 있다. 본 명세서에서 “수직적”은 반도체 기판(100)의 제1 면(101)에 대해 수직한 방향과 나란한 것을 의미할 수 있다. 제3 식각 공정에 의해 관통홀(490)은 제1 절연층(211) 내로 연장될 수 있다.4B and 4C, a third etching process may be performed on the separation layer 400 exposed by the second opening 939. The third etching process may be, for example, an isotropic dry etching process. The third portion 430 and a portion of the first insulating layer 211 of the separation layer 400 may be removed by a third etching process, and the upper surface of the wiring pattern 253 may be exposed. In this case, the third portion 430 and a portion of the first insulating layer 211 of the separation layer 400 to be removed may vertically overlap the second opening 939. The second opening 939 may not vertically overlap the separation layer 400 on the sidewall 100c of the semiconductor substrate 100. The capping pattern 930 may prevent the first portion 410 of the separation layer 400 from being etched in the third etching process. In the present specification, “vertical” may mean parallel to a direction perpendicular to the first surface 101 of the semiconductor substrate 100. The through hole 490 may extend into the first insulating layer 211 by a third etching process.

제2 오프닝(939)이 관통홀(490)보다 더 좁은 너비(W20)를 가지므로, 제1 절연층(211) 내의 관통홀(490)의 너비는 반도체 기판(100) 내의 관통홀(490)의 너비보다 더 작을 수 있다. 예를 들어, 도 4c와 같이 제1 절연층(211) 내의 관통홀(490)의 최대 너비(W12)는 반도체 기판(100) 내의 관통홀(490)의 최소 너비(W11)보다 더 작을 수 있다. Since the second opening 939 has a narrower width W20 than the through hole 490, the width of the through hole 490 in the first insulating layer 211 is the through hole 490 in the semiconductor substrate 100 May be smaller than the width of For example, as shown in FIG. 4C, the maximum width W12 of the through hole 490 in the first insulating layer 211 may be smaller than the minimum width W11 of the through hole 490 in the semiconductor substrate 100. .

제3 식각 공정에 의해 노출된 배선 패턴(253)의 상면이 도 3i를 참조한 도전 패드(620)의 예에서 설명한 바와 같이 더 리세스될 수 있다. 도시된 바와 달리, 관통홀(490)에 노출된 배선 패턴(253)의 상면은 실질적으로 편평할 수 있다.The upper surface of the wiring pattern 253 exposed by the third etching process may be further recessed as described in the example of the conductive pad 620 with reference to FIG. 3I. Unlike illustrated, the upper surface of the wiring pattern 253 exposed to the through hole 490 may be substantially flat.

도 4d 및 도 4e를 참조하면, 캐핑 패턴(930)이 제거되고, 관통 비아 구조체(500)가 관통홀(490) 내에 형성될 수 있다. 관통 비아 구조체(500)의 형성은 도 2a, 도 2b, 및 도 3j에서 설명한 바와 실질적으로 동일할 수 있다. 관통 비아 구조체(500)의 형성 공정은 도 3j에서 설명한 바와 같이 배리어막(511), 씨드막(521), 및 관통 비아막(531)을 형성하는 것 및 배리어막(511), 씨드막(521), 및 관통 비아막(531)을 평탄화하여, 배리어 패턴(510), 씨드 패턴(520), 및 도전 비아(530)를 각각 형성하는 것을 포함할 수 있다. 상기 평탄화 공정 동안, 제2 마스크 패턴(920), 제1 마스크 패턴(911)의 상부, 및 분리막(400)의 상부가 함께 제거될 수 있다. 평탄화 공정 후, 남아 있는 제1 마스크 패턴(911)의 하부는 제3 절연층(910)을 형성할 수 있다.4D and 4E, the capping pattern 930 may be removed, and the through via structure 500 may be formed in the through hole 490. The formation of the through via structure 500 may be substantially the same as described in FIGS. 2A, 2B, and 3J. The forming process of the through-via structure 500 includes forming the barrier layer 511, the seed layer 521, and the through-via layer 531 as described in FIG. 3J, and the barrier layer 511 and the seed layer 521. ), and the through via layer 531 may be planarized to form a barrier pattern 510, a seed pattern 520, and a conductive via 530, respectively. During the planarization process, the second mask pattern 920, the upper portion of the first mask pattern 911, and the upper portion of the separation layer 400 may be removed together. After the planarization process, a third insulating layer 910 may be formed under the remaining first mask pattern 911.

실시예에 따르면, 관통 비아 구조체(500)는 관통홀(490)과 대응되는 형상을 가질 수 있다. 도 4e와 같이, 제1 절연층(211) 내의 관통 비아 구조체(500)의 최대 너비(W22)는 반도체 기판(100) 내의 관통 비아 구조체(500)의 최소 너비(W21)보다 더 작을 수 있다. 관통 비아 구조체(500)의 바닥면(500b)은 아래로 볼록할 수 있다. 배선 패턴(253)의 상면은 관통 비아 구조체(500)와 접촉하는 제1 상면 및 제1 절연층(211)과 접촉하는 제2 상면을 가질 수 있다. 제1 상면은 제2 상면보다 더 낮은 레벨에 배치될 수 있다. 지금까지 설명한 예들에 의해, 반도체 소자가 제조될 수 있다.According to the embodiment, the through via structure 500 may have a shape corresponding to the through hole 490. 4E, the maximum width W22 of the through-via structure 500 in the first insulating layer 211 may be smaller than the minimum width W21 of the through-via structure 500 in the semiconductor substrate 100. The bottom surface 500b of the through via structure 500 may be convex downward. The top surface of the wiring pattern 253 may have a first top surface in contact with the through via structure 500 and a second top surface in contact with the first insulating layer 211. The first upper surface may be disposed at a lower level than the second upper surface. By the examples described so far, a semiconductor device can be manufactured.

도 5a는 실시예들에 따른 반도체 소자를 도시한 도면으로, 도 1의 A영역을 확대 도시한 도면에 대응된다. 도 5b는 도 5a의 영역을 확대 도시하였다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.5A is a diagram illustrating a semiconductor device according to exemplary embodiments, and corresponds to an enlarged view of region A of FIG. 1. 5B is an enlarged view of the area of FIG. 5A. Hereinafter, contents overlapping with those described above will be omitted.

도 5a 및 도 5b를 참조하면, 반도체 소자는 반도체 기판(100), 배선층(200), 식각 정지막(300), 분리막(400), 및 관통 비아 구조체(500)를 포함할 수 있다. 반도체 기판(100), 배선층(200), 및 관통 비아 구조체(500)는 앞서 도 2a 내지 도 2c를 참조하여 설명한 바와 동일 또는 유사할 수 있다. 배선층(200)은 제1 절연층(211), 제2 절연층들(212), 및 배선 구조체(250)를 포함할 수 있다. 배선 구조체(250)는 콘택 플러그(251), 금속 비아(252), 및 배선 패턴(253)을 포함할 수 있다. 배선 패턴(253)은 도 5b와 같이 배리어 금속막(256), 씨드 금속막(255), 및 금속 패턴(254)을 포함할 수 있다.5A and 5B, the semiconductor device may include a semiconductor substrate 100, a wiring layer 200, an etch stop layer 300, an isolation layer 400, and a through-via structure 500. The semiconductor substrate 100, the wiring layer 200, and the through via structure 500 may be the same as or similar to those described with reference to FIGS. 2A to 2C. The wiring layer 200 may include a first insulating layer 211, second insulating layers 212, and a wiring structure 250. The wiring structure 250 may include a contact plug 251, a metal via 252, and a wiring pattern 253. The wiring pattern 253 may include a barrier metal layer 256, a seed metal layer 255, and a metal pattern 254 as shown in FIG. 5B.

다만, 식각 정지막(300)은 제1 절연층(211)과 최상부 제2 절연층(212) 사이 그리고 제1 절연층(211)과 배선 패턴(253) 사이에 제공될 수 있다. 식각 정지막(300)은 상기 배선 패턴(253)의 상면과 물리적으로 접촉할 수 있다. 예를 들어, 식각 정지막(300)은 도 5b와 같이 배리어 금속막(256)과 물리적으로 접촉할 수 있다. However, the etch stop layer 300 may be provided between the first insulating layer 211 and the uppermost second insulating layer 212 and between the first insulating layer 211 and the wiring pattern 253. The etch stop layer 300 may physically contact the upper surface of the wiring pattern 253. For example, the etch stop layer 300 may physically contact the barrier metal layer 256 as shown in FIG. 5B.

관통 비아 구조체(500)는 반도체 기판(100), 제1 절연층(211), 및 식각 정지막(300) 내에 제공될 수 있다. 관통 비아 구조체(500)는 집적 회로들(150)과 수평적으로 이격될 수 있다. 관통 비아 구조체(500)는 배리어 패턴(510), 씨드 패턴(520), 및 도전 비아(530)를 포함할 수 있다. 도 5b와 같이, 관통 비아 구조체(500)의 바닥면(500b)은 실질적으로 편평할 수 있다. 관통 비아 구조체(500)의 바닥면(500b)은 배리어 금속막(256)과 접촉할 수 있다. 관통 비아 구조체(500)는 씨드 금속막(255)과 접촉하지 않을 수 있다. The through via structure 500 may be provided in the semiconductor substrate 100, the first insulating layer 211, and the etch stop layer 300. The through via structure 500 may be horizontally spaced apart from the integrated circuits 150. The through via structure 500 may include a barrier pattern 510, a seed pattern 520, and a conductive via 530. 5B, the bottom surface 500b of the through via structure 500 may be substantially flat. The bottom surface 500b of the through via structure 500 may contact the barrier metal layer 256. The through via structure 500 may not contact the seed metal layer 255.

분리막(400)이 관통 비아 구조체(500)의 측벽을 둘러쌀 수 있다. 분리막(400)은 반도체 기판(100)과 관통 비아 구조체(500) 사이 및 제1 절연층(211)과 관통 비아 구조체(500) 사이에 개재될 수 있다. 분리막(400)은 식각 정지막(300) 내로 연장되지 않을 수 있다. 도 5b와 같이, 분리막(400)의 최하부면(400b)은 식각 정지막(300)의 상면과 실질적으로 동일하거나 더 높은 레벨에 배치될 수 있다. 분리막(400)은 식각 정지막(300)의 내측면(300c)을 노출시킬 수 있다. 분리막(400)의 내측벽(400c) 및 식각 정지막(300)의 내측면(300c)은 관통 비아 구조체(500)와 물리적으로 접촉할 수 있다. 분리막(400)은 식각 정지막(300)의 일부와 접촉할 수 있다. 예를 들어, 분리막(400)의 하부는 식각 정지막(300)의 일부와 접촉할 수 있고, 분리막(400)의 하부는 최하부면(400b)을 포함하는 부분일 수 있다. The separator 400 may surround the sidewall of the through via structure 500. The separator 400 may be interposed between the semiconductor substrate 100 and the through via structure 500 and between the first insulating layer 211 and the through via structure 500. The separation layer 400 may not extend into the etch stop layer 300. As shown in FIG. 5B, the lowermost surface 400b of the separation layer 400 may be disposed at a level substantially equal to or higher than the upper surface of the etch stop layer 300. The separation layer 400 may expose the inner surface 300c of the etch stop layer 300. The inner wall 400c of the separation layer 400 and the inner surface 300c of the etch stop layer 300 may physically contact the through via structure 500. The separation layer 400 may contact a part of the etch stop layer 300. For example, a lower portion of the separator 400 may be in contact with a portion of the etch stop layer 300, and a lower portion of the separator 400 may be a portion including the lowermost surface 400b.

도 6a 내지 도 6e는 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다. 6A to 6E are diagrams for explaining a method of manufacturing a semiconductor device according to embodiments. Hereinafter, contents overlapping with those described above will be omitted.

도 6a를 참조하면, 배선층(200) 및 식각 정지막(300)이 반도체 기판(100)의 제1 면(101) 상에 형성될 수 있다. 배선층(200)의 형성은 앞서 도 2a를 참조하여 설명한 바와 실질적으로 동일한 방법에 의해 수행될 수 있다. 다만, 식각 정지막(300)은 제1 절연층(211)과 어느 하나의 배선 패턴(253) 사이 및 제1 절연층(211)과 제2 절연층(212) 사이에 형성될 수 있다. 박형화 공정이 반도체 기판(100)의 제2 면(102) 상에 수행되어, 반도체 기판(100)의 일부가 제거될 수 있다. 제1 마스크 패턴(911) 및 제2 마스크 패턴(920)이 박형화된 반도체 기판(100)의 제2 면(102) 상에 형성될 수 있다. Referring to FIG. 6A, a wiring layer 200 and an etch stop layer 300 may be formed on the first surface 101 of the semiconductor substrate 100. The formation of the wiring layer 200 may be performed by substantially the same method as previously described with reference to FIG. 2A. However, the etch stop layer 300 may be formed between the first insulating layer 211 and any one wiring pattern 253 and between the first insulating layer 211 and the second insulating layer 212. A thinning process is performed on the second surface 102 of the semiconductor substrate 100, so that a part of the semiconductor substrate 100 may be removed. The first mask pattern 911 and the second mask pattern 920 may be formed on the second surface 102 of the thinned semiconductor substrate 100.

도 6b를 참조하면, 제1 식각 공정이 반도체 기판(100) 상에 수행되어, 관통홀(490)이 반도체 기판(100) 및 제1 절연층(211) 내에 형성될 수 있다. 제1 식각 공정에서 마스크 패턴들(911, 920)이 식각 마스크로 사용될 수 있다. 제1 식각 공정에서, 식각 정지막(300)은 반도체 기판(100) 및 제1 절연층(211)에 대해 식각 선택성을 가질 수 있다. 제1 식각 공정이 완료된 후, 관통홀(490)은 식각 정지막(300)의 상면을 노출시킬 수 있다. Referring to FIG. 6B, a first etching process may be performed on the semiconductor substrate 100 so that a through hole 490 may be formed in the semiconductor substrate 100 and the first insulating layer 211. In the first etching process, the mask patterns 911 and 920 may be used as an etching mask. In the first etching process, the etch stop layer 300 may have etch selectivity for the semiconductor substrate 100 and the first insulating layer 211. After the first etching process is completed, the through hole 490 may expose the top surface of the etch stop layer 300.

도 6c를 참조하면, 분리막(400)이 관통홀(490) 내에 형성되어, 관통홀(490)의 바닥면과 측벽을 덮을 수 있다. 예를 들어, 분리막(400)은 노출된 반도체 기판(100)의 측벽(100c), 제1 절연층(211)의 측벽, 및 식각 정지막(300)의 상면을 콘포말하게 덮을 수 있다. 분리막(400)은 제2 마스크 패턴(920)의 상면 상으로 연장될 수 있다. Referring to FIG. 6C, the separation membrane 400 may be formed in the through hole 490 to cover the bottom surface and the sidewall of the through hole 490. For example, the separation layer 400 may conformally cover the exposed sidewall 100c of the semiconductor substrate 100, the sidewall of the first insulating layer 211, and the upper surface of the etch stop layer 300. The separation layer 400 may extend onto the upper surface of the second mask pattern 920.

도 6d를 참조하면, 제3 식각 공정이 수행되어, 분리막(400)의 일부가 제거될 수 있다. 상기 분리막(400)의 일부는 식각 정지막(300)의 상면 상의 분리막(400)의 부분 및 제2 마스크 패턴(920) 상의 분리막(400)의 부분을 포함할 수 있다. 실시예들에 따르면, 제3 식각 공정은 이방성 건식 식각 공정을 포함하고, 도 3i의 제3 식각 공정의 예와 동일한 조건으로 수행될 수 있다. 제3 식각 공정에서 식각 정지막(300)은 분리막(400)에 대해 식각 선택성을 가질 수 있다. 제3 식각 공정 후, 관통홀(490)은 식각 정지막(300)의 상면을 노출시킬 수 있다. 분리막(400)은 반도체 기판(100)의 측벽(100c) 및 제1 절연층(211)의 측벽 상에 남아 있을 수 있다.Referring to FIG. 6D, a third etching process may be performed, so that a part of the separation layer 400 may be removed. A portion of the separation layer 400 may include a portion of the separation layer 400 on an upper surface of the etch stop layer 300 and a portion of the separation layer 400 on the second mask pattern 920. According to embodiments, the third etching process includes an anisotropic dry etching process, and may be performed under the same conditions as the example of the third etching process of FIG. 3I. In the third etching process, the etch stop layer 300 may have etch selectivity with respect to the separation layer 400. After the third etching process, the through hole 490 may expose the top surface of the etch stop layer 300. The separation layer 400 may remain on the sidewall 100c of the semiconductor substrate 100 and the sidewall of the first insulating layer 211.

도 6e를 참조하면, 제2 식각 공정이 수행되어, 노출된 식각 정지막(300)이 제거될 수 있다. 제2 식각 공정은 습식 식각 공정을 포함할 수 있다. 이에 따라, 관통홀(490)이 식각 정지막(300) 내로 연장될 수 있다. 식각 정지막(300)의 내측면(300c)은 관통홀(490)에 노출될 수 있다. Referring to FIG. 6E, a second etching process may be performed to remove the exposed etch stop layer 300. The second etching process may include a wet etching process. Accordingly, the through hole 490 may extend into the etch stop layer 300. The inner surface 300c of the etch stop layer 300 may be exposed to the through hole 490.

제2 식각 공정에서 배선 패턴(253)은 식각되지 않을 수 있다. 제2 식각 공정 후, 관통홀(490)은 배선 패턴(253)의 상면(253a)을 노출시킬 수 있다. 노출된 배선 패턴(253)의 상면(253a)은 실질적으로 편평할 수 있다. In the second etching process, the wiring pattern 253 may not be etched. After the second etching process, the through hole 490 may expose the upper surface 253a of the wiring pattern 253. The top surface 253a of the exposed wiring pattern 253 may be substantially flat.

도 5a 및 도 5b를 다시 참조하면, 관통 비아 구조체(500)가 관통홀(490) 내에 형성될 수 있다. 관통 비아 구조체(500)의 형성은 도 2a, 도 2b, 및 도 3j를 참조하여 설명한 바와 실질적으로 동일한 방법으로 수행될 수 있다. 관통 비아 구조체(500)의 형성은 도 3j를 참조하여 설명한 바 같이 배리어막(511), 씨드막(521), 및 관통 비아막(531)을 형성하는 것 및 상기 배리어막(511), 씨드막(521), 및 관통 비아막(531)을 평탄화하여, 배리어 패턴(510), 씨드 패턴(520), 및 도전 비아(530)를 각각 형성하는 것을 포함할 수 있다. 제2 마스크 패턴(920), 제1 마스크 패턴(911)의 상부, 및 분리막(400)의 상부가 상기 평탄화 공정에서 제거될 수 있다. 평탄화 공정 후, 남이 있는 제1 마스크 패턴(911)의 하부는 제3 절연층(910)을 형성할 수 있다. 이후, 도전 패드(620) 및 연결 단자(610)가 형성될 수 있다. 지금까지 설명한 예들에 의해, 반도체 소자가 제조될 수 있다. Referring again to FIGS. 5A and 5B, the through via structure 500 may be formed in the through hole 490. The formation of the through-via structure 500 may be performed in substantially the same manner as described with reference to FIGS. 2A, 2B, and 3J. The formation of the through-via structure 500 includes forming a barrier layer 511, a seed layer 521, and a through-via layer 531 as described with reference to FIG. 3J, and the barrier layer 511 and the seed layer. 521 and the through via layer 531 may be planarized to form a barrier pattern 510, a seed pattern 520, and a conductive via 530, respectively. The second mask pattern 920, the upper portion of the first mask pattern 911, and the upper portion of the separation layer 400 may be removed in the planarization process. After the planarization process, a third insulating layer 910 may be formed under the remaining first mask pattern 911. Thereafter, the conductive pad 620 and the connection terminal 610 may be formed. By the examples described so far, a semiconductor device can be manufactured.

도 7은 실시예들에 따른 반도체 패키지를 도시한 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.7 is a cross-sectional view illustrating a semiconductor package according to embodiments. Hereinafter, contents overlapping with those described above will be omitted.

도 7을 참조하면, 반도체 패키지(1)는 패키지 기판(1000), 제1 내지 제4 반도체 소자들(11, 12, 13, 14), 및 몰딩막(5000)을 포함할 수 있다. 패키지 기판(1000)은 인쇄회로기판 또는 재배선층을 포함할 수 있다. 외부 단자(1600)가 패키지 기판(1000)의 하면 상에 배치될 수 있다. 금속 패드(1700)가 패키지 기판(1000)의 상면 상에 배치될 수 있다. 금속 패드(1700)는 내부 배선(1800)을 통해 외부 단자(1600)와 전기적으로 연결될 수 있다. Referring to FIG. 7, the semiconductor package 1 may include a package substrate 1000, first to fourth semiconductor devices 11, 12, 13, and 14, and a molding layer 5000. The package substrate 1000 may include a printed circuit board or a redistribution layer. The external terminal 1600 may be disposed on the lower surface of the package substrate 1000. The metal pad 1700 may be disposed on the upper surface of the package substrate 1000. The metal pad 1700 may be electrically connected to the external terminal 1600 through the internal wiring 1800.

제1 내지 제3 반도체 소자들(11, 12, 13) 각각은 도 1의 반도체 소자와 동일할 수 있다. 제1 내지 제3 반도체 소자들(11, 12, 13) 중 적어도 하나는 도 2a 내지 도 2c의 설명한 반도체 소자, 도 4d 및 도 4e의 반도체 소자, 또는 도 5a 및 도 5b의 반도체 소자와 동일할 수 있다. 제1 반도체 소자(11)는 제1 반도체 기판(1100), 제1 배선층(1200), 제1 식각 정지막(1300), 제1 분리막(1400), 및 제1 관통 비아 구조체(1500)를 포함할 수 있다. 제2 반도체 소자(12)는 제2 반도체 기판(2100), 제2 배선층(2200), 제2 식각 정지막(2300), 제2 분리막(2400), 및 제2 관통 비아 구조체(2500)를 포함할 수 있다. 제3 반도체 소자(13)는 제3 반도체 기판(3100), 제3 배선층(3200), 제3 식각 정지막(3300), 제3 분리막(3400), 및 제3 관통 비아 구조체(3500)를 포함할 수 있다.Each of the first to third semiconductor devices 11, 12, and 13 may be the same as the semiconductor device of FIG. 1. At least one of the first to third semiconductor devices 11, 12, 13 may be the same as the semiconductor device of FIGS. 2A to 2C, the semiconductor device of FIGS. 4D and 4E, or the semiconductor device of FIGS. 5A and 5B. I can. The first semiconductor device 11 includes a first semiconductor substrate 1100, a first wiring layer 1200, a first etch stop layer 1300, a first isolation layer 1400, and a first through-via structure 1500 can do. The second semiconductor device 12 includes a second semiconductor substrate 2100, a second wiring layer 2200, a second etch stop layer 2300, a second isolation layer 2400, and a second through-via structure 2500 can do. The third semiconductor device 13 includes a third semiconductor substrate 3100, a third wiring layer 3200, a third etch stop layer 3300, a third isolation layer 3400, and a third through via structure 3500. can do.

제1 반도체 기판(1100), 제2 반도체 기판(2100), 제3 반도체 기판(3100), 및 제4 반도체 기판(4100)은 앞서 도 1의 예, 도 2a 내지 도 2c 의 예, 도 4d 및 도 4e 의 예, 또는 도 5a 및 도 5b의 예에서 설명한 반도체 기판(100)과 실질적으로 동일할 수 있다. 제1 배선층(1200), 제2 배선층(2200), 제3 배선층(3200), 및 제4 배선층(4200)은 앞서 도 1의 예, 도 2a 내지 도 2c 의 예, 도 4d 및 도 4e 의 예, 또는 도 5a 및 도 5b의 예에서 설명한 배선층(200)과 실질적으로 동일할 수 있다. 제1 식각 정지막(1300), 제2 식각 정지막(2300), 및 제3 식각 정지막(3300)은 앞서 도 1의 예, 도 2a 내지 도 2c 의 예, 도 4d 및 도 4e 의 예, 또는 도 5a 및 도 5b의 예에서 설명한 식각 정지막(300)과 실질적으로 동일할 수 있다. 제1 분리막(1400), 제2 분리막(2400), 및 제3 분리막(3400)은 앞서 설명한 분리막(400)과 실질적으로 동일할 수 있다. 제1 관통 비아 구조체(1500), 제2 관통 비아 구조체(2500), 및 제3 관통 비아 구조체(3500)는 앞서 도 1의 예, 도 2a 내지 도 2c 의 예, 도 4d 및 도 4e 의 예, 또는 도 5a 및 도 5b의 예에서 설명한 관통 비아 구조체(500)과 실질적으로 동일할 수 있다. The first semiconductor substrate 1100, the second semiconductor substrate 2100, the third semiconductor substrate 3100, and the fourth semiconductor substrate 4100 were previously described in the example of FIG. 1, the examples of FIGS. 2A to 2C, and FIG. 4D. It may be substantially the same as the semiconductor substrate 100 described in the example of FIG. 4E or the example of FIGS. 5A and 5B. The first wiring layer 1200, the second wiring layer 2200, the third wiring layer 3200, and the fourth wiring layer 4200 are the examples of FIGS. 1, 2A to 2C, and examples of FIGS. 4D and 4E. Or, it may be substantially the same as the wiring layer 200 described in the example of FIGS. 5A and 5B. The first etch stop layer 1300, the second etch stop layer 2300, and the third etch stop layer 3300 are the examples of FIGS. 1, 2A to 2C, and examples of FIGS. 4D and 4E, Alternatively, it may be substantially the same as the etch stop layer 300 described in the example of FIGS. 5A and 5B. The first separation membrane 1400, the second separation membrane 2400, and the third separation membrane 3400 may be substantially the same as the separation membrane 400 described above. The first through-via structure 1500, the second through-via structure 2500, and the third through-via structure 3500 are previously described in the example of FIG. 1, the examples of FIGS. 2A to 2C, and examples of FIGS. 4D and 4E, Alternatively, it may be substantially the same as the through-via structure 500 described in the example of FIGS. 5A and 5B.

제1 반도체 소자(11)는 패키지 기판(1000) 상에 실장될 수 있다. 예를 들어, 제1 연결 단자(1610)가 금속 패드(1700)와 접속하고, 제1 반도체 소자(11)는 제1 연결 단자(1610)를 통해 외부 단자(1600)와 전기적으로 연결될 수 있다. 제1 연결 단자(1610)는 도 1 및 도 2a를 참조하여 설명한 연결 단자(610)와 실질적으로 동일할 수 있다. The first semiconductor device 11 may be mounted on the package substrate 1000. For example, the first connection terminal 1610 may be connected to the metal pad 1700, and the first semiconductor device 11 may be electrically connected to the external terminal 1600 through the first connection terminal 1610. The first connection terminal 1610 may be substantially the same as the connection terminal 610 described with reference to FIGS. 1 and 2A.

제2 반도체 소자(12)가 제1 반도체 소자(11) 상에 실장될 수 있다. 제2 연결 단자(2610)가 제1 반도체 소자(11) 및 제2 반도체 소자(12) 사이에 제공될 수 있다. 제2 반도체 소자(12)는 제2 연결 단자(2610)를 통해 제1 반도체 소자(11) 및 패키지 기판(1000)과 전기적으로 연결될 수 있다. 제2 연결 단자(2610)는 도 1 및 도 2a를 참조하여 설명한 연결 단자(610)와 실질적으로 동일할 수 있다. The second semiconductor device 12 may be mounted on the first semiconductor device 11. A second connection terminal 2610 may be provided between the first semiconductor device 11 and the second semiconductor device 12. The second semiconductor device 12 may be electrically connected to the first semiconductor device 11 and the package substrate 1000 through the second connection terminal 2610. The second connection terminal 2610 may be substantially the same as the connection terminal 610 described with reference to FIGS. 1 and 2A.

제3 반도체 소자(13)가 제2 반도체 소자(12) 상에 실장될 수 있다. 제3 연결 단자(3610)가 제2 반도체 소자(12) 및 제3 반도체 소자(13) 사이에 개재될 수 있다. 제3 반도체 소자(13)는 제3 연결 단자(3610)를 통해 제1 반도체 소자(11), 제2 반도체 소자(12), 또는 패키지 기판(1000)과 전기적으로 연결될 수 있다. 제3 연결 단자(3610)는 도 1 및 도 2a를 참조하여 설명한 연결 단자(610)와 실질적으로 동일할 수 있다. The third semiconductor device 13 may be mounted on the second semiconductor device 12. The third connection terminal 3610 may be interposed between the second semiconductor device 12 and the third semiconductor device 13. The third semiconductor device 13 may be electrically connected to the first semiconductor device 11, the second semiconductor device 12, or the package substrate 1000 through the third connection terminal 3610. The third connection terminal 3610 may be substantially the same as the connection terminal 610 described with reference to FIGS. 1 and 2A.

제4 반도체 소자(14)는 최상부 반도체 소자일 수 있다. 제4 반도체 소자(14)는 제4 반도체 기판(4100) 및 제4 배선층(4200)을 포함하되, 관통 비아 구조체를 포함하지 않을 수 있다. 제4 연결 단자(4610)가 제4 반도체 소자(14) 및 제3 반도체 소자(13) 사이에 개재될 수 있다. 제4 반도체 소자(14)는 제4 연결 단자(4610)를 통해 제1 반도체 소자(11), 제2 반도체 소자(12), 제3 반도체 소자(13). 또는 패키지 기판(1000)과 전기적으로 연결될 수 있다. 제4 연결 단자(4610)는 도 1 및 도 2a를 참조하여 설명한 연결 단자(610)와 실질적으로 동일할 수 있다. The fourth semiconductor device 14 may be an uppermost semiconductor device. The fourth semiconductor device 14 includes the fourth semiconductor substrate 4100 and the fourth wiring layer 4200, but may not include a through via structure. The fourth connection terminal 4610 may be interposed between the fourth semiconductor device 14 and the third semiconductor device 13. The fourth semiconductor device 14 includes a first semiconductor device 11, a second semiconductor device 12, and a third semiconductor device 13 through the fourth connection terminal 4610. Alternatively, it may be electrically connected to the package substrate 1000. The fourth connection terminal 4610 may be substantially the same as the connection terminal 610 described with reference to FIGS. 1 and 2A.

반도체 소자들(11, 12, 13, 14)의 개수는 도시된 바에 제한되지 않는다.The number of semiconductor elements 11, 12, 13, and 14 is not limited as illustrated.

몰딩막(5000)이 패키지 기판(1000) 상에 제공되어, 제1 내지 제4 반도체 소자들(11, 12, 13, 14)을 덮을 수 있다. 몰딩막(5000)은 에폭시계 몰딩 컴파운드와 같은 절연성 폴리머를 포함할 수 있다. The molding layer 5000 may be provided on the package substrate 1000 to cover the first to fourth semiconductor devices 11, 12, 13, and 14. The molding layer 5000 may include an insulating polymer such as an epoxy-based molding compound.

이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.The detailed description of the present invention is not intended to limit the present invention to the disclosed embodiment, and can be used in various other combinations, changes, and environments without departing from the gist of the present invention. The appended claims should be construed as including other embodiments.

Claims (20)

서로 대향하는 제1 면 및 제2 면을 갖는 결정질 기판;
상기 결정질 기판의 상기 제1 면 상에 배치된 절연층;
상기 결정질 기판 및 상기 절연층 사이에 개재된 식각 정지막;
상기 결정질 기판 및 상기 절연층을 관통하는 도전성 관통 비아(through via) 구조체; 및
상기 도전성 관통 비아 구조체와 인접하여 배치되며, 상기 도전성 관통 비아 구조체를 향하는 내측벽 및 상기 내측벽과 대향되는 외측벽을 갖는 절연성 분리막을 포함하고,
상기 절연성 분리막은:
상기 도전성 관통 비아 구조체와 상기 결정질 기판 사이에 개재된 제1 부분; 및
상기 도전성 관통 비아 구조체와 상기 식각 정지막 사이에 개재된 제2 부분을 포함하고,
상기 제2 부분의 상기 외측벽은 상기 제1 부분의 외측벽보다 돌출된 반도체 소자.
A crystalline substrate having a first surface and a second surface facing each other;
An insulating layer disposed on the first surface of the crystalline substrate;
An etch stop layer interposed between the crystalline substrate and the insulating layer;
A conductive through-via structure penetrating the crystalline substrate and the insulating layer; And
An insulating separator disposed adjacent to the conductive through-via structure and having an inner wall facing the conductive through-via structure and an outer wall facing the inner wall,
The insulating separator:
A first portion interposed between the conductive through-via structure and the crystalline substrate; And
A second portion interposed between the conductive through-via structure and the etch stop layer,
The outer wall of the second portion protrudes from the outer wall of the first portion.
 제1 항에 있어서,
상기 제2 부분의 상기 외측벽과 상기 도전성 관통 비아 구조체 사이의 제2 간격은 상기 제1 부분의 상기 외측벽과 상기 도전성 관통 비아 구조체의 사이의 제1 간격보다 큰 반도체 소자.
The method of claim 1,
A second distance between the outer wall of the second portion and the conductive through-via structure is greater than a first distance between the outer wall of the first portion and the conductive through-via structure.
 제1 항에 있어서,
상기 절연층의 하면 상에 배치된 배선 패턴을 더 포함하고,
상기 도전성 관통 비아 구조체는 상기 배선 패턴과 접속하는 반도체 소자.
The method of claim 1,
Further comprising a wiring pattern disposed on the lower surface of the insulating layer,
The conductive through-via structure is a semiconductor device connected to the wiring pattern.
 제3 항에 있어서,
상기 배선 패턴은:
금속 패턴; 및
상기 금속 패턴과 상기 절연층 사이에 개재된 배리어 금속막을 포함하는 반도체 소자.
The method of claim 3,
The wiring pattern is:
Metal pattern; And
A semiconductor device comprising a barrier metal layer interposed between the metal pattern and the insulating layer.
 제1 항에 있어서,
상기 절연성 분리막은 상기 관통 비아 구조체를 둘러싸는 반도체 소자.
The method of claim 1,
The insulating separator is a semiconductor device surrounding the through-via structure.
 제1 항에 있어서,
상기 결정질 기판 내에 또는 상기 결정질 기판의 제1 면 상에 배치된 트랜지스터들을 포함하는 반도체 소자.
The method of claim 1,
A semiconductor device comprising transistors disposed in the crystalline substrate or on a first surface of the crystalline substrate.
 제1 항에 있어서,
상기 도전성 관통 전극 구조체의 높이는 10μm 내지 100μm인 반도체 소자.
The method of claim 1,
The height of the conductive through-electrode structure is 10 μm to 100 μm.
 제1 항에 있어서,
상기 절연성 분리막의 하부면은 상기 절연층 상면과 동일하거나 더 높은 레벨에 배치되는 반도체 소자.
The method of claim 1,
A semiconductor device in which a lower surface of the insulating separation layer is disposed at a level equal to or higher than an upper surface of the insulating layer.
 제1 항에 있어서,
상기 식각 정지막은 상기 절연층과 다른 물질을 포함하는 반도체 소자
The method of claim 1,
The etch stop layer is a semiconductor device including a material different from the insulating layer
 결정질 반도체 기판; 상기 결정질 반도체 기판의 제1 면 상에 제공된 식각 정지막;
상기 결정질 반도체 기판 및 상기 식각 정지막을 관통하는 도전성 관통 비아 구조체; 및
상기 도전성 관통 비아 구조체 및 상기 결정질 반도체 기판 사이에 제공되는 절연성 분리막을 포함하되,
상기 절연성 분리막의 하부는 상기 식각 정지막의 일부와 접촉하는 반도체 소자.
A crystalline semiconductor substrate; An etch stop layer provided on the first surface of the crystalline semiconductor substrate;
A conductive through-via structure penetrating the crystalline semiconductor substrate and the etch stop layer; And
Including an insulating separator provided between the conductive through-via structure and the crystalline semiconductor substrate,
A semiconductor device having a lower portion of the insulating separation layer in contact with a portion of the etch stop layer.
 제10 항에 있어서,
상기 식각 정지막 하부에 형성된 배선 패턴을 더 포함하는 반도체 소자.
The method of claim 10,
A semiconductor device further comprising a wiring pattern formed under the etch stop layer.
 제11 항에 있어서,
상기 식각 정지막과 상기 배선 패턴 사이에 제공되며, 상기 식각 정지막에 대해 식각 선택비를 갖는 절연층을 더 포함하고,
상기 도전성 관통 비아 구조체는 상기 절연층을 관통하는 반도체 소자.
The method of claim 11,
An insulating layer provided between the etch stop layer and the wiring pattern and having an etch selectivity with respect to the etch stop layer is further included,
The conductive through-via structure penetrates the insulating layer.
 제12 항에 있어서,
상기 절연성 분리막은:
상기 도전성 관통 비아 구조체와 상기 결정질 반도체 기판 사이에 개재된 제1 부분; 및
상기 도전성 관통 비아 구조체와 상기 식각 정지막 사이에 개재되고, 상기 제1 부분과 연결된 제2 부분을 포함하고,
상기 제2 부분은 상기 식각 정지막의 단부를 향해 돌출된 반도체 소자.
The method of claim 12,
The insulating separator:
A first portion interposed between the conductive through-via structure and the crystalline semiconductor substrate; And
A second portion interposed between the conductive through-via structure and the etch stop layer and connected to the first portion,
The second portion of the semiconductor device protrudes toward an end portion of the etch stop layer.
 제12 항에 있어서,
상기 절연성 분리막은
상기 도전성 관통 비아 구조체의 제1 측벽 상에 배치된 제1 절연성 분리 패턴; 및
상기 도전성 관통 비아 구조체의 제2 측벽 상에 배치된 제2 절연성 분리 패턴을 포함하고, 상기 제2 측벽은 상기 제1 측벽과 대향되고,
상기 제1 절연성 분리 패턴 및 상기 제2 절연성 분리 패턴 각각은;
상기 도전성 관통 비아 구조체와 상기 결정질 반도체 기판 사이에 개재된 제1 부분; 및
상기 도전성 관통 비아 구조체와 상기 식각 정지막 사이에 개재되고, 상기 제1 부분과 연결된 제2 부분을 포함하고,
상기 제2 부분은 상기 식각 정지막의 단부를 향해 돌출된 반도체 소자.
The method of claim 12,
The insulating separator
A first insulating separation pattern disposed on a first sidewall of the conductive through-via structure; And
A second insulating separation pattern disposed on a second sidewall of the conductive through-via structure, the second sidewall facing the first sidewall,
Each of the first insulating separation pattern and the second insulating separation pattern;
A first portion interposed between the conductive through-via structure and the crystalline semiconductor substrate; And
A second portion interposed between the conductive through-via structure and the etch stop layer and connected to the first portion,
The second portion of the semiconductor device protrudes toward an end portion of the etch stop layer.
 제12 항에 있어서,
상기 도전성 관통 비아 구조체의 높이는 10μm 내지 100μm인 반도체 소자.
The method of claim 12,
The height of the conductive through-via structure is 10 μm to 100 μm.
 제12 항에 있어서,
상기 절연층 내에서의 상기 도전성 관통 비아 구조체의 최대 너비가 상기 결정질 반도체 기판 내에서의 상기 도전성 관통 비아 구조체의 최소 너비보다 작은 반도체 소자.
The method of claim 12,
A semiconductor device in which a maximum width of the conductive through-via structure in the insulating layer is smaller than a minimum width of the conductive through-via structure in the crystalline semiconductor substrate.
 제10 항에 있어서,
상기 식각 정지막의 하면 상에 배치된 복수의 절연층들 및 전극 구조체를 포함하는 배선층;
상기 배선층의 하부에 배치된 연결 단자; 및
상기 도전성 관통 비아 구조체의 상면 상에 배치된 도전 패드를 더 포함하고,
상기 도전성 관통 비아 구조체는 상기 연결 단자와 전기적으로 연결된 반도체 소자.
The method of claim 10,
A wiring layer including a plurality of insulating layers and an electrode structure disposed on a lower surface of the etch stop layer;
A connection terminal disposed under the wiring layer; And
Further comprising a conductive pad disposed on the upper surface of the conductive through-via structure,
The conductive through-via structure is a semiconductor device electrically connected to the connection terminal.
 기판;
상기 기판 상에 배치된 제1 반도체 소자; 및
상기 제1 반도체 소자 상에 배치된 제2 반도체 소자를 포함하고,
상기 제1 반도체 소자는:
제1 결정질 반도체 기판;
상기 제1 결정질 반도체 기판의 제1 면 상에 제공된 제1 식각 정지막;
상기 제1 결정질 반도체 기판 및 상기 제1 식각 정지막을 관통하며, 10μm 내지 100μm의 높이를 갖는 제1 도전성 관통 비아 구조체; 및
상기 제1 도전성 관통 비아 구조체 및 상기 제1 결정질 반도체 기판 사이에 제공되는 제1 절연성 분리막을 포함하되,
상기 제1 절연성 분리막의 하부는 상기 제1 식각 정지막의 일부와 접촉하는 반도체 소자.
Board;
A first semiconductor device disposed on the substrate; And
Including a second semiconductor device disposed on the first semiconductor device,
The first semiconductor device is:
A first crystalline semiconductor substrate;
A first etch stop layer provided on the first surface of the first crystalline semiconductor substrate;
A first conductive through-via structure penetrating the first crystalline semiconductor substrate and the first etch stop layer and having a height of 10 μm to 100 μm; And
Including a first insulating separator provided between the first conductive through-via structure and the first crystalline semiconductor substrate,
A semiconductor device in which a lower portion of the first insulating separation layer is in contact with a portion of the first etch stop layer.
 제 18항에 있어서,
상기 제2 반도체 소자는:
제2 결정질 반도체 기판;
상기 제2 결정질 반도체 기판 상에 제공된 제2 식각 정지막;
상기 제2 결정질 반도체 기판 및 상기 제2 식각 정지막을 관통하며, 10μm 내지 100μm의 높이를 갖는 제2 도전성 관통 비아 구조체; 및
상기 제2 도전성 관통 비아 구조체 및 상기 제2 결정질 반도체 기판 사이에 제공되는 제2 절연성 분리막을 포함하되,
상기 제2 절연성 분리막은 상기 제2 식각 정지막의 일부와 접촉하는 반도체 소자.
The method of claim 18,
The second semiconductor device is:
A second crystalline semiconductor substrate;
A second etch stop layer provided on the second crystalline semiconductor substrate;
A second conductive through-via structure penetrating the second crystalline semiconductor substrate and the second etch stop layer and having a height of 10 μm to 100 μm; And
A second insulating separator provided between the second conductive through-via structure and the second crystalline semiconductor substrate,
The second insulating separation layer is a semiconductor device in contact with a portion of the second etch stop layer.
 제18 항에 있어서,
상기 제1 절연성 분리막은:
상기 제1 도전성 관통 비아 구조체와 상기 제1 결정질 반도체 기판 사이에 개재된 제1 부분; 및
상기 제1 도전성 관통 비아 구조체와 상기 제1 식각 정지막 사이에 개재되고, 상기 제1 부분과 연결된 제2 부분을 포함하고,
상기 제2 부분은 상기 제1 식각 정지막의 단부를 향해 돌출된 반도체 소자.The method of claim 18,
The first insulating separator:
A first portion interposed between the first conductive through-via structure and the first crystalline semiconductor substrate; And
A second portion interposed between the first conductive through-via structure and the first etch stop layer and connected to the first portion,
The second portion of the semiconductor device protrudes toward an end portion of the first etch stop layer.
KR1020190109641A 2019-09-04 2019-09-04 Semiconductor device KR20210028801A (en)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020190109641A KR20210028801A (en) 2019-09-04 2019-09-04 Semiconductor device
US16/741,187 US11342221B2 (en) 2019-09-04 2020-01-13 Semiconductor device
CN202010511762.3A CN112447641A (en) 2019-09-04 2020-06-08 Semiconductor device with a plurality of transistors
EP20190133.7A EP3790042A1 (en) 2019-09-04 2020-08-07 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190109641A KR20210028801A (en) 2019-09-04 2019-09-04 Semiconductor device

Publications (1)

Publication Number Publication Date
KR20210028801A true KR20210028801A (en) 2021-03-15

Family

ID=72039346

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190109641A KR20210028801A (en) 2019-09-04 2019-09-04 Semiconductor device

Country Status (4)

Country Link
US (1) US11342221B2 (en)
EP (1) EP3790042A1 (en)
KR (1) KR20210028801A (en)
CN (1) CN112447641A (en)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111508929B (en) 2020-04-17 2022-02-22 北京北方华创微电子装备有限公司 Pattern sheet and semiconductor intermediate product
KR20210154294A (en) * 2020-06-11 2021-12-21 삼성전자주식회사 Semiconductor devices and method of manufacturing the same
US11798883B2 (en) * 2021-04-08 2023-10-24 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
KR20220153175A (en) 2021-05-10 2022-11-18 삼성전자주식회사 Semiconductor device
KR20220155053A (en) * 2021-05-14 2022-11-22 삼성전자주식회사 Integrated circuit device and semiconductor package including the same
US11901266B2 (en) * 2021-08-30 2024-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device structure and method for forming the same

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09330934A (en) * 1996-06-12 1997-12-22 Toshiba Corp Semiconductor device and its manufacture
US6326301B1 (en) 1999-07-13 2001-12-04 Motorola, Inc. Method for forming a dual inlaid copper interconnect structure
US6153935A (en) 1999-09-30 2000-11-28 International Business Machines Corporation Dual etch stop/diffusion barrier for damascene interconnects
JP2002373957A (en) * 2001-06-14 2002-12-26 Shinko Electric Ind Co Ltd Semiconductor device and its manufacturing method
DE102004037089A1 (en) 2004-07-30 2006-03-16 Advanced Micro Devices, Inc., Sunnyvale A technique for making a passivation layer prior to depositing a barrier layer in a copper metallization layer
DE102005052052B4 (en) 2005-10-31 2008-02-07 Advanced Micro Devices, Inc., Sunnyvale Electrodeposition layer for metallization layer with improved adhesion, etch selectivity and density and method for producing a dielectric layer stack
JP2008226989A (en) * 2007-03-09 2008-09-25 Elpida Memory Inc Semiconductor device and its manufacturing method
JP2011009645A (en) * 2009-06-29 2011-01-13 Toshiba Corp Semiconductor device and method of manufacturing the same
US8338939B2 (en) 2010-07-12 2012-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. TSV formation processes using TSV-last approach
US8450216B2 (en) 2010-08-03 2013-05-28 Taiwan Semiconductor Manufacturing Company, Ltd. Contact etch stop layers of a field effect transistor
US9076664B2 (en) * 2011-10-07 2015-07-07 Freescale Semiconductor, Inc. Stacked semiconductor die with continuous conductive vias
KR102094473B1 (en) 2013-10-15 2020-03-27 삼성전자주식회사 Integrated circuit device having through-silicon via structure and method of manufacturing the same
KR102079283B1 (en) 2013-10-15 2020-02-19 삼성전자 주식회사 Integrated circuit device having through-silicon via structure and method of manufacturing the same
US9312354B2 (en) 2014-02-21 2016-04-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact etch stop layers of a field effect transistor
KR20160139815A (en) 2015-05-28 2016-12-07 삼성전자주식회사 Integrated circuit device and method for manufacturing the same
KR102615701B1 (en) * 2018-06-14 2023-12-21 삼성전자주식회사 Semiconductor device comprising a through via, semiconductor package and method of fabricating the same

Also Published As

Publication number Publication date
EP3790042A1 (en) 2021-03-10
US11342221B2 (en) 2022-05-24
US20210066123A1 (en) 2021-03-04
CN112447641A (en) 2021-03-05

Similar Documents

Publication Publication Date Title
US11342221B2 (en) Semiconductor device
US8421238B2 (en) Stacked semiconductor device with through via
US8298941B2 (en) Method of manufacturing semiconductor device
JP5972537B2 (en) Semiconductor device and manufacturing method thereof
KR102303983B1 (en) Semiconductor devices and methods of manufacturing the same, and semiconductor packages including the semiconductor devices
US9437491B2 (en) Method of forming chip with through silicon via electrode
US9559002B2 (en) Methods of fabricating semiconductor devices with blocking layer patterns
US9728490B2 (en) Semiconductor devices and methods of manufacturing the same
US20140138848A1 (en) Semiconductor device and manufacturing method thereof
US10886245B2 (en) Semiconductor structure, 3DIC structure and method of fabricating the same
CN101740484A (en) Method of forming through-silicon vias
KR20130107591A (en) Semiconductor devices and methods of manufacturing a semiconductor device
KR101828490B1 (en) Semiconductor devices having through electrodes and method for fabricating the same
KR20220010852A (en) Semiconductor device and method of manufacturing the semiconductor device
KR101883379B1 (en) Semiconductor device
KR20200052536A (en) A semiconductor device having a through silicon via and method of manufacturing the same
JP4851163B2 (en) Manufacturing method of semiconductor device
TW202147511A (en) Integrated chip structure and method of forming the same
JP2013247139A (en) Semiconductor device and method of manufacturing the same
US20100019390A1 (en) Semiconductor device, semiconductor chip, manufacturing methods thereof, and stack package
KR102474933B1 (en) Semiconductor chip having through electrode, chip stack structure including the same and method of manufacturing semiconductor chip
US20230077803A1 (en) Semiconductor devices
US20220344291A1 (en) Bond pad structure coupled to multiple interconnect conductive\ structures through trench in substrate
TWI546866B (en) Semiconductor device and fabricating method thereof
KR20110126994A (en) Semiconductor device and methods for fabricating the same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal