KR20210154294A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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박수현
백종민
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임성훈
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Abstract

본 발명의 실시예에 따른 반도체 장치는, 기판 상에 배치되는 제1 절연층, 상기 제1 절연층 내에 배치되는 제1 배선, 상기 제1 절연층 상에 배치되는 제1 절연성 배리어층, 상기 제1 절연성 배리어층 상에 배치되며 상기 제1 절연성 배리어층보다 작은 평면적을 갖는 식각 정지층, 상기 식각 정지층 상에 배치되는 저항 금속 패턴, 상기 저항 금속 패턴 상에 배치되는 제2 절연성 배리어층, 상기 제1 및 제2 절연성 배리어층을 덮는 제2 절연층, 상기 제2 절연층 내에 배치되는 제2 배선, 및 상기 저항 금속 패턴 및 상기 제2 배선의 사이에서, 상기 제2 절연성 배리어층 및 상기 제2 절연층을 관통하여 상기 저항 금속 패턴 및 상기 제2 배선을 전기적으로 연결하는 제1 도전성 비아를 포함한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICES AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치에 대한 고성능, 고속화 및/또는 다기능화 등에 대한 요구가 증가되면서, 반도체 장치의 집적도가 증가되고 있다. 반도체 장치의 고집적화 경향에 따라, 트랜지스터의 크기가 축소되고 있다. 이와 같이 크기가 축소된 트랜지스터와 전기적으로 연결되는 배선들의 크기를 축소시키고 있으나, 배선들의 저항 증가와 배선들 간의 정전 용량의 증가로 인해 고속 동작의 구현에 어려움이 있다
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 신뢰성이 향상된 식각 정지층 및 식각 정지층 상의 저항 금속 패턴을 포함하는 반도체 장치 및 그 제조 방법을 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치는, 기판 상에 배치되는 제1 절연층, 상기 제1 절연층 내에 배치되는 제1 배선, 상기 제1 절연층 상에 배치되는 제1 절연성 배리어층, 상기 제1 절연성 배리어층 상에 배치되며 상기 제1 절연성 배리어층보다 작은 평면적을 갖는 식각 정지층, 상기 식각 정지층 상에 배치되는 저항 금속 패턴, 상기 저항 금속 패턴 상에 배치되는 제2 절연성 배리어층, 상기 제1 및 제2 절연성 배리어층을 덮는 제2 절연층, 상기 제2 절연층 내에 배치되는 제2 배선, 및 상기 저항 금속 패턴 및 상기 제2 배선의 사이에서, 상기 제2 절연성 배리어층 및 상기 제2 절연층을 관통하여 상기 저항 금속 패턴 및 상기 제2 배선을 전기적으로 연결하는 제1 도전성 비아를 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 기판 상에 배치되는 제1 배선, 상기 제1 배선 상에 배치되는 제1 절연성 배리어층, 상기 제1 절연성 배리어층 상에 배치되는 제2 배선, 및 상기 제1 절연성 배리어층 및 상기 제2 배선의 사이에 배치되며, 측면들을 갖는 저항 구조물을 포함하고, 상기 저항 구조물은, 상기 제1 절연성 배리어층 상에 배치되는 식각 정지층, 및 상기 식각 정지층 상에 배치되는 저항 금속 패턴을 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 기판 상에 배치되는 제1 배선, 상기 제1 배선 상에 배치되는 제1 절연성 배리어층, 상기 제1 절연성 배리어층 상에 배치되며 저항 금속 패턴을 포함하는 저항 구조물, 상기 저항 구조물 상에 배치되는 절연층, 상기 절연층 내에 배치되는 제2 배선, 및 상기 절연층을 관통하며 상기 제2 배선 및 상기 저항 금속 패턴을 전기적으로 연결하는 제1 도전성 비아를 포함하고, 상기 저항 구조물은, 상기 제1 절연성 배리어층 및 상기 저항 금속 패턴의 사이에 배치되며, 상기 제1 절연성 배리어층보다 작은 평면적을 갖고 상기 저항 금속 패턴의 두께보다 작은 두께를 갖는 식각 정지층, 및 상기 저항 금속 패턴 상에 배치되며 상기 제1 도전성 비아에 의해 관통되는 제2 절연성 배리어층을 포함할 수 있다.
식각 정지층을 포함하는 저항 구조물을 형성하여, 신뢰성이 향상된 반도체 장치가 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1a는 예시적인 실시예들에 따른 반도체 장치를 도시하는 평면도이다.
도 1b는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
도 1c 및 도 1d는 예시적인 실시예들에 따른 반도체 장치를 도시하는 부분 확대 단면도들이다.
도 2a는 예시적인 실시예들에 따른 반도체 장치를 도시하는 평면도이다.
도 2b는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
도 3a는 예시적인 실시예들에 따른 반도체 장치를 도시하는 평면도이다.
도 3b는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
도 3c 및 도 3d는 예시적인 실시예들에 따른 반도체 장치를 도시하는 부분 확대 단면도들이다.
도 4a는 예시적인 실시예들에 따른 반도체 장치를 도시하는 평면도이다.
도 4b는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
도 4c는 예시적인 실시예들에 따른 반도체 장치를 도시하는 부분 확대 단면도이다.
도 5는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
도 6은 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
도 7은 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
도 8a 내지 도 8e는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
도 9a 내지 도 9c 는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1a은 예시적인 실시예들에 따른 반도체 장치를 도시하는 평면도이다.
도 1b는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다. 도 1b는 도 1a의 반도체 장치를 절단선 I-I' 및 II-II'를 따라서 절단한 단면들을 도시한다.
도 1a 및 도 1b를 참조하면, 반도체 장치(100)는, 기판(101), 제1 절연층(210), 제1 배선(220), 제1 절연성 배리어층(227), 식각 정지층(233), 저항 금속 패턴(235), 제2 절연성 배리어층(237), 제2 절연층(240), 제1 및 제2 도전성 비아(250, 255), 제2 배선(260), 제3 절연성 배리어층(267) 및 제3 절연층(270)을 포함할 수 있다. 식각 정지층(233), 저항 금속 패턴(235) 및 제2 절연성 배리어층(237)은 저항 구조물(230)을 이룰 수 있다.
기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘(Si), 게르마늄(Ge) 또는 실리콘 게르마늄(SiGe)을 포함할 수 있다. 기판(101)은 벌크 웨이퍼, 에피택셜층, SOI(Silicon On Insulator)층, 또는 SeOI(Semiconductor On Insulator)층 등으로 제공될 수도 있다. 기판(101) 상에는 집적 회로를 구성하는 트랜지스터들이 배치될 수 있다.
상기 집적 회로를 구성하는 트랜지스터들은, 평면형(planar) MOSFET(Metal Oxide Semiconductor FET), 활성 영역이 핀(fin) 구조를 갖는 FinFET, 수직으로 적층된 복수의 채널들을 포함하는 MBCFETTM(Multi Bridge Channel FET) 또는 게이트-올-어라운드(Gate-All-Around) 트랜지스터, 또는 VFET(Vertical FET)을 포함할 수 있다.
제1 절연층(210)은 기판(101) 상에 배치될 수 있다. 제1 절연층(210)은 실리콘 산화물 또는 실리콘 산화물보다 유전율이 낮은 저유전(low-k) 절연 물질로 이루어질 수 있다. 예를 들어, 상기 저유전 절연 물질은 실리콘 산탄화물(SiOC)을 포함할 수 있다. 제1 절연층(210)은 반도체 장치(100)에서 상기 집적 회로를 구성하는 트랜지스터들을 덮을 수 있으며, BEOL(Back End of Line)의 배선 구조물이 배치된 절연층일 수 있다.
제1 배선(220)은 제1 절연층(210) 내에 배치될 수 있다. 제1 배선(220)은 예를 들어, 제1 방향(X 방향)으로 연장될 수 있다. 제1 배선(220)은 예를 들어, 제2 방향(Y 방향)에서 서로 이격되어 복수 개가 배치될 수 있다. 제1 배선(220)은 하부에 위치한 도전성 배선 및 비아를 통해 트랜지스터의 소스/드레인 영역들 또는 게이트 전극에 각각 전기적으로 연결될 수 있다.
제1 배선(220)은 제1 도전성 배리어(225) 및 제1 도전성 라인(226)을 포함할 수 있다. 제1 도전성 배리어(225)는 제1 도전성 라인(226)의 하면 및 측면들을 덮을 수 있다.
제1 도전성 라인(226)은 도전성 물질, 예를 들어 알루미늄(Al), 구리(Cu), 코발트(Co), 루테늄(Ru) 및 텅스텐(W) 중 적어도 하나를 포함할 수 있다. 제1 도전성 배리어(225)는 티타늄(Ti), 탄탈륨(Ta), 코발트(Co), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 및 그래핀(graphene) 중 적어도 하나를 포함할 수 있다. 다만, 제1 도전성 배리어 (225) 및 제1 도전성 라인(226)을 이루는 물질은 이와 같은 물질 종류에 한정되지 않고 다른 도전성 물질로 대체될 수도 있다.
제1 절연성 배리어층(227)은 제1 절연층(210) 및 제1 배선(220)의 상면을 덮도록 배치될 수 있다. 제1 절연성 배리어층(227)은 예를 들어, 실리콘 질화물(SiN), 실리콘 탄화물(SiC), 실리콘 산탄화물(SiOC), 실리콘 산질화물(SiON), 실리콘 탄질화물(SiCN) 등의 실리콘 함유 물질을 포함할 수 있다. 제1 절연성 배리어층(227)은 금속 질화물 또는 금속 산화물 등의 금속 함유 물질을 포함할 수 있다. 제1 절연성 배리어층(227)은 예를 들어, 알루미늄 질화물(AlN), 알루미늄 산화물(AlO), 알루미늄 산탄화물(AlOC) 등의 알루미늄 함유 물질을 포함할 수 있다. 일 실시예에서, 제1 절연성 배리어층(227)은 하나 또는 복수의 층들로 이루어질 수 있다.
제1 절연성 배리어층(227)은 제2 절연성 배리어층(237)과 실질적으로 동일한 제1 두께(t1)를 가질 수 있다. 일 실시예에서, 제1 절연성 배리어층(227)의 제1 두께(t1)는 0 Å 보다 크고 약 100 Å 보다 작거나 같을 수 있다. 일 실시예에서, 제1 절연성 배리어층(227)의 제1 두께(t1)는 0 Å 보다 크고 약 80 Å 보다 작거나 같을 수 있다.
저항 구조물(230)은 제1 절연성 배리어층(227) 상에 배치될 수 있다. 저항 구조물(230)은 제2 배선(260)의 하부에 배치될 수 있다. 저항 구조물(230)은 제1 절연성 배리어층(227)의 평면 면적(planar area)보다 작은 평면 면적을 가질 수 있다. 여기에서, 평면 면적은 반도체 장치(100)를 상부에서 바라보았을 때 구성요소가 배치된 영역의 면적을 의미할 수 있다. 저항 구조물(230)은 사각형의 평면적 형상(planar shape) 또는 적어도 일 방향으로 연장되는 라인 형상을 가질 수 있다. 다만, 저항 구조물(230)의 평면적 형상은 실시예들에 따라 다양하게 변경될 수 있다. 예를 들어, 저항 구조물(230)은 절곡부를 포함할 수 있다.
식각 정지층(233), 저항 금속 패턴(235), 및 제2 절연성 배리어층(237)은 제1 절연성 배리어층(227)의 평면 면적보다 작은 평면 면적을 각각 가질 수 있다. 식각 정지층(233), 저항 금속 패턴(235), 및 제2 절연성 배리어층(237)의 평면 면적은 실질적으로 동일할 수 있다.
식각 정지층(233)은 제1 절연성 배리어층(227) 상에 배치될 수 있다. 식각 정지층(233)은 제1 절연성 배리어층(227) 및 저항 금속 패턴(235)의 사이에 배치될 수 있다. 식각 정지층(233)의 하면은 제1 절연성 배리어층(227)의 상면과 접촉하고, 식각 정지층(233)의 상면은 저항 금속 패턴(235)의 하면과 접촉할 수 있다. 식각 정지층(233)의 측면은 제1 절연성 배리어층(227)과 제3 방향(Z 방향)에서 중첩할 수 있다. 식각 정지층(233)은 제1 절연성 배리어층(227)의 제1 두께(t1)보다 작은 제2 두께(t2)를 가질 수 있다. 일 실시예에서, 식각 정지층(233)의 제2 두께(t2)는 0 Å 보다 크고 약 30 Å 보다 작거나 같을 수 있다.
식각 정지층(233)은 저항 구조물(230) 형성을 위한 식각 공정시(도 8b 및 8c 참조), 제1 절연성 배리어층(227)의 상부 표면이 식각 손상(etch damage)되지 않도록 식각 진행을 멈추는 스토퍼(stopper)의 역할을 하는 층일 수 있다. 이로써, 제1 절연성 배리어층(227)의 하부에 배치된 제1 배선(220)을 수분, 산소 또는 식각 가스 등으로부터 보호할 수 있다. 식각 정지층(233)이 스토퍼의 역할을 하므로, 제1 절연성 배리어층(227)의 두께를 최소화할 수 있다.
식각 정지층(233)은 제1 절연성 배리어층(227) 및 제2 절연층(240)에 대하여 식각 선택성을 갖는 물질, 즉, 제1 절연성 배리어층(227) 및 제2 절연층(240)과 다른 절연 물질로 이루어질 수 있다. 식각 정지층(233)은 알루미늄 산화물, 알루미늄 질화물, 알루미늄 산질화물 또는 이들의 조합을 포함할 수 있다. 식각 정지층(233)은 알루미늄(Al) 이외에, 티타늄(Ti), 탄탈륨(Ta), 코발트(Co), 지르코늄(Zr), 루테늄(Ru), 란탄(La), 하프늄(Hf) 중 적어도 하나를 더 포함할 수 있다. 식각 정지층(233)은 질소(N) 및/또는 탄소(C)를 더 포함할 수 있다. 식각 정지층(233)은, 예를 들어 알루미늄 산화물(AlOx), 알루미늄 산질화물(AlON), 알루미늄 산탄화물(AlOC), 알루미늄 지르코늄 산화물(AlxZryOz), 및 알루미늄 하프늄 산화물(AlxHfyOx) 중 적어도 하나를 포함할 수 있다. 일 실시예에서, 식각 정지층(233)은 하나 또는 복수의 층들로 이루어질 수 있다.
저항 금속 패턴(235)은 식각 정지층(233) 상에 배치될 수 있다. 저항 금속 패턴(235)은 식각 정지층(233) 및 제2 절연성 배리어층(237)의 사이에 배치될 수 있다. 저항 금속 패턴(235)의 측면은 식각 정지층(233)의 측면 및 제2 절연성 배리어층(237)의 측면과 실질적으로 공면을 이룰 수 있다. 저항 금속 패턴(235)은 제1 절연성 배리어층(227)의 제1 두께(t1)보다 작고, 식각 정지층(233)의 제2 두께(t2)보다 큰 제3 두께(t3)를 가질 수 있다. 일 실시예에서, 저항 금속 패턴(235)의 제3 두께(t3)는 약 0 Å 보다 크고 45 Å 보다 작거나 같을 수 있다.
저항 금속 패턴(235)은 반도체 장치(100)에서 저항의 역할을 할 수 있다. 저항 금속 패턴(235)은 저항의 역할을 하기 위해 다양한 평면적 형상을 가질 수 있다. 저항 금속 패턴(235)은 적어도 일 방향으로 연장되는 라인 형상 또는 사각형의 평면적 형상(planar shape)을 가질 수 있다. 저항 금속 패턴(235)은 상대적으로 큰 저항을 제공하기 위해 제1 방향(X 방향) 및 제2 방향(Y 방향)을 따라 연장되는 지그재그의 형상을 가질 수 있으나, 이에 한정되지는 않는다.
저항 금속 패턴(235)은 금속 질화물, 예를 들어 티타늄 질화물, 탄탈륨 질화물 및/또는 텅스텐 질화물을 포함할 수 있다. 저항 금속 패턴(235)은 금속 물질, 예를 들어 알루미늄(Al), 구리(Cu) 및 텅스텐(W) 중 적어도 하나를 포함할 수 있다.
제2 절연성 배리어층(237)은 저항 금속 패턴(235) 상에 배치될 수 있다. 제2 절연성 배리어층(237)은 저항 금속 패턴(235) 및 제2 절연층(240)의 사이에 배치될 수 있다. 제2 절연성 배리어층(237)은 제1 절연성 배리어층(227)과 동일한 물질을 포함할 수 있다. 일 실시예에서, 제2 절연성 배리어층(237)은 하나 또는 복수의 층들로 이루어질 수 있다.
제2 절연층(240)은 제1 및 제2 절연성 배리어층(227, 237)의 상면을 덮을 수 있다. 제2 절연층(240)은 저항 구조물(230)의 상면, 제1 및 제2 측면들(230S1, 230S2)을 덮을 수 있다. 제1 측면(230S1)은 저항 구조물(230)의 제1 방향(X 방향)을 따른 측면일 수 있으며, 제2 측면(230S2)은 저항 구조물(230)의 제2 방향(Y 방향)을 따른 측면일 수 있다. 제1 측면(230S1)은 제1 절연성 배리어층(227)의 상면으로부터 제3 방향(Z 방향)으로 연장될 수 있다. 제2 절연층(240)은 식각 정지층(233), 저항 금속 패턴(235), 제2 절연성 배리어층(237)의 각 측면들을 덮을 수 있다. 제2 절연층(240)은 제2 배선(260)의 하면 및 측면을 덮을 수 있다. 제2 절연층(240)은 제1 및 제2 도전성 비아(250, 255)의 측면의 일부를 덮을 수 있다. 제2 절연층(240)은 제1 절연층(210)과 동일한 물질을 포함할 수 있다. 제2 절연층(240)은 반도체 장치(100)에서 BEOL의 배선 구조물이 배치된 절연층일 수 있다.
제2 절연층(240)은 제2 배선(260)의 하부에서, 제1 절연성 배리어층(227) 및 저항 구조물(230) 상에 균일한 두께로 형성될 수 있다. 제2 절연층(240)은 제1 도전성 비아(250)에 의해 제3 방향(Z 방향)을 따라 관통될 수 있다.
제2 배선(260)과 제3 방향(Z 방향)에서 중첩하는 제2 절연층(240)의 일부는, 도 1b에 도시된 것과 같이, 제1 도전성 비아(250)에 가까워질수록 두께가 달라지는 영역을 가질 수 있다. 예를 들어, 제2 절연층(240)의 상기 일부는, 제1 도전성 비아(250)에 가까워질수록 두께가 증가하는 영역을 가질 수 있다.
제2 절연층(240)의 상면은 제1 도전성 비아(250)와 인접한 영역에서 제1 배선(220)의 상면으로부터 제1 높이(H1)를 가질 수 있고, 제2 도전성 비아(255)와 인접한 영역에서 제1 배선(220)의 상면으로부터 제2 높이(H2)를 가질 수 있고, 제1 높이(H1)는 제2 높이(H2)보다 클 수 있다.
제2 절연층(240)은 제2 배선(260)의 하면과 접하는 일 면을 가질 수 있고, 상기 일 면은 상기 저항 구조물(230)의 제1 측면(230S1)의 상부에서 곡면 영역을 가질 수 있다. 상기 곡면 영역은 제2 절연층(240)이 제1 절연성 배리어층(227)의 상면과 저항 구조물(230)의 제1 및 제2 측면들(230S1, 230S2)에 의해 형성된 단차를 컨포멀하게 덮는 과정에서 형성된 것일 수 있다.
제1 도전성 비아(250)는 저항 금속 패턴(235) 및 제2 배선(260)의 사이에 배치될 수 있다. 제1 도전성 비아(250)는 제2 절연성 배리어층(237) 및 제2 절연층(240)을 제3 방향(Z 방향)을 따라 관통하여 저항 금속 패턴(235) 및 제2 배선(260)을 전기적으로 연결할 수 있다. 제1 도전성 비아(250)는 저항 금속 패턴(235)과 접촉할 수 있다. 실시예들에 따라, 제1 도전성 비아(250)는 저항 금속 패턴(235)을 일부 리세스할 수도 있다.
제2 도전성 비아(255)는 제1 절연성 배리어층(227) 및 제2 배선(260)의 사이에 배치될 수 있다. 제2 도전성 비아(255)는 제1 절연성 배리어층(227) 및 제2 절연층(240)을 제3 방향(Z 방향)을 따라 관통하여 제1 배선(220) 및 제2 배선(260)을 전기적으로 연결할 수 있다. 제2 도전성 비아(255)는 제1 배선(220)과 접촉할 수 있다.
제1 및 제2 도전성 비아들(250, 255)의 단면의 형상은 원형 또는 타원형일 수 있으나, 이에 한정되지 않는다. 제1 도전성 비아(250)의 하면은 제2 도전성 비아(255)의 하면보다 높은 레벨에 위치할 수 있다.
제2 배선(260)은 제2 절연층(240) 내에 배치될 수 있다. 제2 배선(260)은 예를 들어, 제1 방향(X 방향)으로 연장될 수 있다. 제2 배선(260)은 예를 들어, 제2 방향(Y 방향)에서 서로 이격되어 복수 개가 배치될 수 있다. 제1 및 제2 배선들(260)이 동일한 방향으로 연장되도록 도시되었으나, 다른 실시예에서 제1 및 제2 배선들(260)은 서로 다른 방향으로 연장될 수도 있다. 일 실시예에서, 제2 배선(260)의 상면은 제2 절연층(240)의 최상면과 실질적으로 공면을 이룰 수 있다.
제2 배선(260)은 도 1b에 도시된 것과 같이, 제1 도전성 비아(250)에 가까워질수록 두께가 달라지는 영역을 가질 수 있다. 예를 들어, 제2 배선(260)은 제1 도전성 비아(250)에 가까워질수록 두께가 감소하는 영역을 가질 수 있다.
제2 배선(260)은 제1 도전성 비아(250)와 인접한 영역에서 제1 배선 두께(Ta)를 가질 수 있고, 제2 도전성 비아(255)와 인접한 영역에서 제2 배선 두께(Tb)를 가질 수 있고, 제1 배선 두께(Ta)는 제2 배선 두께(Tb)보다 작을 수 있다.
제2 배선(260)은 저항 구조물(230)의 제1 측면(230S1)의 상부에서 오목한 형상의 하면을 가질 수 있다. 제2 배선(260)의 오목한 형상의 상기 하면은 제1 절연성 배리어층(227)의 상면과 저항 구조물(230)의 제1 측면(230S1)에 의해 형성된 단차의 상부에 형성될 수 있다.
본 실시예에서, 제2 배선(260), 제1 및 제2 도전성 비아(250, 255)는 일체로 형성된 듀얼 다마신 구조체를 구성할 수 있다. 제2 배선(260), 제1 및 제2 도전성 비아(250, 255)는 제2 도전성 배리어(265) 및 제2 도전성 라인(266)이 각각 일체로 형성된 듀얼 다마신 구조를 가질 수 있다. 제2 도전성 배리어(265)는 제2 도전성 라인(266)의 하면 및 측면들을 덮을 수 있다. 제2 도전성 배리어(265) 및 제2 도전성 라인(266)은 제1 도전성 배리어(225) 및 제1 도전성 라인(226)과 각각 동일한 물질을 포함할 수 있다.
제3 절연성 배리어층(267)은 제2 절연층(240)의 상면 및 제2 배선(260)의 상면을 덮도록 배치될 수 있다. 제3 절연성 배리어층(267)은 제1 절연성 배리어층(227)과 동일한 물질을 포함할 수 있다. 일 실시예에서, 제3 절연성 배리어층(267)은 하나 또는 복수의 층들로 이루어질 수 있다. 제3 절연성 배리어층(267)은 제1 절연성 배리어층(227)의 제1 두께(t1)와 실질적으로 동일한 두께를 가질 수 있다.
제3 절연층(270)은 제3 절연성 배리어층(267)의 상면을 덮을 수 있다. 제3 절연층(270)은 제1 절연층(210)과 동일한 물질을 포함할 수 있다. 제3 절연층(270)은 반도체 장치(100)에서 BEOL의 배선 구조물이 배치된 절연층일 수 있다.
도 1c는 예시적인 실시예들에 따른 반도체 장치를 도시하는 부분 확대 단면도이다. 도 1c는 도 1b의 'A'로 표시한 부분에 대응하는 영역을 도시한다.
도 1c를 참조하면, 저항 구조물(230)은 단차부(230sp)를 포함할 수 있다. 저항 구조물(230)은 계단 구조를 가질 수 있다. 식각 정지층(233)은 적어도 일 방향에서 저항 금속 패턴(235)보다 길게 연장되어 저항 금속 패턴(235)과 단차를 이룰 수 있다. 저항 금속 패턴(235)은 적어도 일 방향에서 제2 절연성 배리어층(227)보다 길게 연장되어 제2 절연성 배리어층(227)과 단차를 이룰 수 있다. 식각 정지층(233) 및 금속 저항 패턴(235)의 상면들의 일부는 상기 단차에 의해 제2 절연층(240)과 접할 수 있다.
도 1d는 예시적인 실시예들에 따른 반도체 장치를 도시하는 부분 확대 단면도이다. 도 1d는 도 1b의 'A'로 표시한 부분에 대응하는 영역을 도시한다.
도 1d를 참조하면, 저항 구조물(230)은 단차부(230sp')를 포함할 수 있다. 저항 구조물(230)은 단차부(230sp')를 포함하는 계단 구조를 갖고, 식각 정지층(233), 금속 저항 패턴(235), 및 제2 절연성 배리어층(237)은 기판(101)의 상면에 대해 경사진 측면들을 각각 가질 수 있다.
도 2a은 예시적인 실시예들에 따른 반도체 장치를 도시하는 평면도이다.
도 2b는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다. 도 2b는 도 2a의 반도체 장치를 절단선 I-I' 및 II-II'를 따라서 절단한 단면들을 도시한다. 도 2a 및 도 2b는 반도체 장치(100)에서 도 1a 및 도 1b와 다른 영역들 도시한다.
도 2a 및 도 2b를 참조하면, 반도체 장치(100)의 제2 배선들(260)은 제1 방향(X 방향)으로 연장될 수 있으며, 제1 방향(X 방향)에서 서로 이격되어 배치될 수 있다. 제1 도전성 비아들(250)의 각각은 제1 영역 및 제2 영역에서 저항 구조물(230)의 저항 금속 패턴(235)에 전기적으로 연결될 수 있다.
저항 구조물(230)은 절단선 I-I'에 걸쳐 제1 방향(X 방향)으로 연장되도록 배치될 수 있다. 저항 금속 패턴(235)은 상기 제1 영역 및 상기 제2 영역의 사이에서 제1 방향(X)으로 연장되는 라인 형태이거나, 상기 제1 영역 및 상기 제2 영역의 사이에서 보다 긴 전기적 연결 경로를 제공하기 위해 패턴을 갖는 형상일 수 있다.
제2 배선들(260)의 각각은 제1 도전성 비아들(250)에 가까워질수록 두께가 달라지는 영역을 가질 수 있다. 제2 배선들(260)의 각각은 저항 구조물(230)의 대향하는 제1 측면들(230S1)의 상부에서 곡면을 이루는 하면을 가질 수 있다.
도 3a은 예시적인 실시예들에 따른 반도체 장치를 도시하는 평면도이다.
도 3b는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다. 도 3b는 도 3a의 반도체 장치를 절단선 I-I' 및 II-II'를 따라서 절단한 단면들을 도시한다.
도 3a 및 도 3b를 참조하면, 반도체 장치(100a)에서는, 저항 구조물(230a)의 구조가 도 1a 내지 도 2b를 참조하여 상술한 것과 다를 수 있다. 저항 구조물(230a)의 식각 정지층(233a)이 제1 절연성 배리어층(227)의 상면 전체를 덮도록 배치될 수 있다. 식각 정지층(233a)은 저항 금속 패턴(235)의 측면들, 제2 절연성 배리어층(237)의 상면 및 측면들을 덮도록 배치될 수 있다. 식각 정지층(233a)은 제1 및 제2 도전성 비아(250, 255)의 측면의 일부를 덮을 수 있다.
제1 도전성 비아(250)는 제2 절연성 배리어층(237), 식각 정지층(233a), 제2 절연층(240)을 제3 방향(Z 방향)을 따라 관통하여 저항 금속 패턴(235) 및 제2 배선(260)을 전기적으로 연결할 수 있다.
제2 도전성 비아(255)는 제1 절연성 배리어층(227), 식각 정지층(233a), 및 제2 절연층(240)을 제3 방향(Z 방향)을 따라 관통하여 제1 배선(220) 및 제2 배선(260)을 전기적으로 연결할 수 있다.
도 3c는 예시적인 실시예들에 따른 반도체 장치를 도시하는 부분 확대 단면도이다. 도 3c는 도 3b의 'B'로 표시한 부분에 대응하는 영역을 도시한다.
도 3c를 참조하면, 저항 구조물(230a)의 금속 저항 패턴(235) 및 제2 절연성 배리어층(237)은 제1 단차부(235sp)를 가질 수 있다. 금속 저항 패턴(235) 및 제2 절연성 배리어층(237)은 계단 구조를 이룰 수 있다. 식각 정지층(233a)은 제1 단차부(235sp)를 덮도록 배치될 수 있다. 식각 정지층(233a)은 제1 단차부(235sp) 상에서 계단 구조의 제2 단차부(233sp)를 가질 수 있다.
도 3d는 예시적인 실시예들에 따른 반도체 장치를 도시하는 부분 확대 단면도이다. 도 3d는 도 3b의 'B'로 표시한 부분에 대응하는 영역을 도시한다.
도 3d를 참조하면, 저항 구조물(230a)의 금속 저항 패턴(235) 및 제2 절연성 배리어층(237)이 제1 단차부(235sp')에 의해 계단 구조를 이루고, 금속 저항 패턴(233) 및 제2 절연성 배리어층(237)은 기판(101)의 상면에 대해 경사진 측면들을 각각 가질 수 있다. 식각 정지층(233a)은 제1 단차부(235sp') 상에서 기판(101)의 상면에 대해 경사진 측면을 가질 수 있다.
도 4a은 예시적인 실시예들에 따른 반도체 장치를 도시하는 평면도이다.
도 4b는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다. 도 4b는 도 4a의 반도체 장치를 절단선 I-I' 및 II-II'를 따라서 절단한 단면들을 도시한다.
도 4c는 예시적인 실시예들에 따른 반도체 장치를 도시하는 부분 확대 단면도이다. 도 4c는 도 4b의 'C'로 표시한 부분을 확대하여 도시한다.
도 4a 내지 도 4c를 참조하면, 반도체 장치(100b)에서는, 제1 배선(210) 및 제2 배선(260)의 연장 방향이 서로 다를 수 있고, 저항 구조물(230b)의 구조가 도 1a 내지 도 2b를 참조하여 상술한 것과 다를 수 있다.
제1 배선(210)은 제2 방향(Y 방향)으로 연장될 수 있고, 제2 배선(260)은 제2 방향(Y)과 수직하는 제1 방향(X)으로 연장될 수 있다. 제2 도전성 비아(255)는 제1 방향(X 방향)에서 서로 이격되어 배치된 복수의 제1 배선들(220) 중 적어도 하나와 전기적으로 연결될 수 있다.
저항 구조물(230b)의 식각 정지층(233b)은 도 4c에 도시된 것과 같이 단차부(233sp'')를 포함할 수 있다. 식각 정지층(233b)의 단차부(233sp'')에 의해 노출된 측면은 기판(101)의 상면에 대하여 경사질 수도 있다. 식각 정지층(233b)은 두께가 서로 다른 영역을 가질 수 있다. 식각 정지층(233b)은 제1 절연성 배리어층(227)의 상면 전체를 덮도록 배치될 수 있다. 식각 정지층(233b)은 저항 구조물(230b) 형성을 위한 식각 공정시, 식각 정지층(233b)이 스토퍼의 역할을 하면서 완전히 식각 되지 않고 일부만 식각되어 제2 절연층(240)의 하부에 잔존할 수 있다.
식각 정지층(233b)은 제2 절연층(240)과 접하는 제1 상면(us1) 및 저항 금속 패턴(235)과 접하는 제2 상면(us2)을 가질 수 있다. 식각 정지층(233b)은 단차(233sp)에 의해 제2 상면(us2)이 제1 상면(us1) 보다 높이 위치할 수 있다.
다른 실시예에서, 저항 구조물의 형성을 위한 식각 공정시, 제1 절연성 배리어층(227)의 상부가 일부 식각되어 단차를 가질 수도 있다. 이 경우, 제1 절연성 배리어층(227)은 두께가 서로 다른 영역을 가질 수도 있다.
본 실시예에 대한 설명은, 본 명세서의 다른 실시예들에 대해서도 동일하게 적용될 수 있다. 예를 들어, 도 1a 및 도 1b를 참조하여 상술한 반도체 장치(100)에서, 식각 정지층(233)이 일부만 식각 되어 제2 절연층(240)의 하부에 잔존할 수도 있다.
도 5는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다. 도 5는 도 1a의 반도체 장치를 절단선 I-I' 및 II-II'를 따라서 절단한 단면들에 대응하는 영역을 도시한다.
도 5를 참조하면, 반도체 장치(100c)에서는, 저항 구조물(230c)의 구조가 도 1a 내지 도 2b를 참조하여 상술한 것과 다를 수 있다. 저항 구조물(230c)은 기판(101)의 상면에 대해 경사진 제1 측면들(230S1') 및 제2 측면들(230S2')을 가질 수 있다. 저항 구조물(230)은 경사진 제1 및 제2 측면들(230S1', 230S2')에 의해 기판(101)의 상면을 향하여 폭이 넓어지는 테이퍼된 구조를 가질 수 있다. 저항 구조물(230)은 예를 들어, 제2 방향(Y 방향)에서 상단의 폭이 하단의 폭보다 작을 수 있다.
제1 및 제2 도전성 비아(250, 255)는 기판(101)의 상면을 향하여 좁아지는 테이퍼 구조를 가질 수 있다. 저항 구조물(230)과 제1 및 제2 도전성 비아(250, 2550)는 테이퍼 방향이 서로 다를 수 있다.
도 6은 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다. 도 6는 도 1a의 반도체 장치를 절단선 I-I' 및 II-II'를 따라서 절단한 단면들에 대응하는 영역을 도시한다.
도 6를 참조하면, 반도체 장치(100d)에서는, 제1 절연성 배리어층(227)이 제1 층(227a) 및 제2 층(227b)으로 이루어질 수 있다. 제2 층(227b)은 제1 층(227a) 상에 배치될 수 있다. 제1 및 제2 층(227a, 227b)은 상하로 적층될 수 있다. 제1 층(227a)은 예를 들어, 알루미늄 질화물(AlN), 알루미늄 산화물(AlO), 알루미늄 산탄화물(AlOC) 등의 알루미늄 함유 물질을 포함할 수 있다. 제2 층(227b)은 예를 들어, 실리콘 질화물(SiN), 실리콘 탄화물(SiC), 실리콘 산탄화물(SiOC), 실리콘 산질화물(SiON), 실리콘 탄질화물(SiCN) 등의 실리콘 함유 물질을 포함할 수 있다. 일 실시예에서, 제1 절연성 배리어층(227)은 상하로 적층된 두 개 이상의 층을 포함할 수 있다.
제1 층(227a)은 0 Å 보다 크고 약 15 Å 보다 작거나 같은 두께를 가질 수 있다. 제2 층(227b)은 0 Å 보다 크고 약 50 Å 보다 작거나 같은 두께를 가질 수 있다. 제1 층(227a)의 두께는 제2 층(227b)의 두께보다 작을 수 있다.
본 실시예의 제1 절연성 배리어층(227)에 대한 설명은, 다른 실시예에서 제2 절연성 배리어층(237) 또는 제3 절연성 배리어층(267)에 대해서도 적용될 수 있다.
도 7은 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다. 도 7은 도 1a의 반도체 장치를 절단선 I-I' 및 II-II'를 따라서 절단한 단면들에 대응하는 영역을 도시한다.
도 7을 참조하면, 반도체 장치(100e)는, 제1 배선(220) 및 제1 절연성 배리어층(227)의 사이에 배치되는 캡핑층(220c)을 더 포함할 수 있다. 캡핑층(220c)은 제1 배선(220)의 상면을 덮을 수 있다. 제2 도전성 비아(255)는 캡핑층(220c)을 제3 방향(Z 방향)을 따라 관통하여 제1 배선(220)과 전기적으로 연결될 수 있다. 캡핑층(220c)은 제1 배선(220)의 일렉트로마이그레이션(EM, Electro Migration) 특성을 개선하는 역할을 할 수 있다. 캡핑층(220c)은 코발트(Co) 또는 망간(Mn)과 같은 금속 함유 물질을 포함할 수 있다.
본 실시예에 대한 설명은, 본 명세서의 다른 실시예들에 대해서도 동일하게 적용될 수 있다.
도 8a 내지 도 8e는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다. 도 8a 내지 도 8e 에서는 도 1a 및 도 1b의 반도체 장치를 제조하기 위한 제조 방법의 실시예를 설명한다.
도 8a를 참조하면, 집적 회로가 배치된 기판(101) 상에 제1 절연층(210)을 형성한 후, 제1 배선(220)을 형성할 수 있다. 다음으로, 제1 절연층(210) 및 제1 배선(220) 상에 제1 절연성 배리어층(227)을 형성할 수 있다.
제1 절연층(210)이 형성되기 전에, 기판(101) 상에 트랜지스터들이 형성될 수 있다. 기판(101)과 제1 절연층(210)의 사이에 상기 트랜지스터들 및 상기 트랜지스터들을 덮는 하부 절연층을 형성할 수 있다. 상기 트랜지스터들은 FEOL(Frond End of Line) 공정으로 형성될 수 있다.
제1 절연층(210)을 기판(101) 상에 형성할 수 있다. 제1 절연층(210)은 실리콘 산화물 또는 실리콘 산화물보다 유전율이 낮은 저유전 절연 물질로 형성될 수 있다. 제1 절연층(210)은 반도체 장치(100)에서 BEOL의 배선 구조물이 배치된 절연층일 수 있다.
제1 배선(220)을 제1 절연층(210) 내에 형성할 수 있다. 제1 절연층(210)의 일부를 제거하여 트렌치를 형성한 후, 상기 트렌치의 내부에 제1 도전성 배리어(225) 및 제1 도전성 라인(226)을 순차적으로 형성하여 제1 배선(220)을 형성할 수 있다. 제1 도전성 배리어(225) 및 제1 도전성 라인(226)을 형성한 후, 제1 배선(220) 및 제1 절연층(210)의 상면이 공면을 이루도록 평탄화 공정을 수행할 수 있다.
제1 도전성 배리어(225)는 티타늄(Ti), 탄탈륨(Ta), 코발트(Co), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN) 및 그래핀 중 적어도 하나를 포함할 수 있다. 제1 도전성 라인(226)은 도전성 물질, 예를 들어 알루미늄(Al), 구리(Cu), 코발트(Co), 루테늄(Ru) 및 텅스텐(W) 중 적어도 하나를 포함할 수 있다.
제1 절연성 배리어층(227)을 제1 절연층(210) 및 제1 배선(220) 상에 컨포멀하게 형성할 수 있다. 제1 절연성 배리어층(227)은 예를 들어, 실리콘 질화물(SiN), 실리콘 탄화물(SiC), 실리콘 산탄화물(SiOC), 실리콘 산질화물(SiON), 실리콘 탄질화물(SiCN) 등의 실리콘 함유 물질을 포함할 수 있다. 제1 절연성 배리어층(227)은 금속 질화물 또는 금속 산화물 등의 금속 함유 물질을 포함할 수 있다. 제1 절연성 배리어층(227)은 예를 들어, 알루미늄 질화물(AlN), 알루미늄 산화물(AlO), 알루미늄 산탄화물(AlOC) 등의 알루미늄 함유 물질을 포함할 수 있다.
도 8b를 참조하면, 제1 절연성 배리어층(227) 상에 식각 정지층(233'), 저항 금속층(235'), 및 제2 절연성 배리어층(237')을 순차적으로 형성할 수 있다. 제1 절연성 배리어층(227) 상에 식각 정지층(233'), 저항 금속층(235'), 및 제2 절연성 배리어층(237')은 예비 저항 구조물(230')을 이룰 수 있다.
식각 정지층(233')을 제1 절연성 배리어층(227) 상에 컨포멀하게 형성할 수 있다. 식각 정지층(233')은 알루미늄 산화물, 알루미늄 질화물, 알루미늄 산질화물 또는 이들의 조합을 포함할 수 있다. 식각 정지층(233)은 알루미늄(Al) 이외에, 티타늄(Ti), 탄탈륨(Ta), 코발트(Co), 지르코늄(Zr), 루테늄(Ru), 란탄(La), 하프늄(Hf) 중 적어도 하나를 더 포함할 수 있다. 식각 정지층(233)은 질소(N) 및/또는 탄소(C)를 더 포함할 수 있다. 식각 정지층(233)은, 예를 들어 알루미늄 산화물(AlOx), 알루미늄 산질화물(AlON), 알루미늄 산탄화물(AlOC), 알루미늄 지르코늄 산화물(AlxZryOz), 및 알루미늄 하프늄 산화물(AlxHfyOx) 중 적어도 하나를 포함할 수 있다.
저항 금속층(235')을 식각 정지층(233') 상에 컨포멀하게 형성할 수 있다. 금속층(235')은 금속 질화물, 예를 들어 티타늄 질화물, 탄탈륨 질화물 및/또는 텅스텐 질화물을 포함할 수 있다. 저항 금속층(235')은 금속 물질, 예를 들어 알루미늄(Al), 구리(Cu) 및 텅스텐(W) 중 적어도 하나를 포함할 수 있다.
제2 절연성 배리어층(237')을 저항 금속층(235') 상에 컨포멀하게 형성할 수 있다. 제2 절연성 배리어층(237')은 제1 절연성 배리어층(227)과 동일한 물질을 포함할 수 있다.
도 8c를 참조하면, 별도의 포토리소그래피 공정 및 이방성 식각 공정을 수행하여 저항 구조물(230)을 형성할 수 있다.
상기 식각 공정을 통해 도 8b의 식각 정지층(233'), 저항 금속층(235'), 및 제2 절연성 배리어층(237')의 일부를 제거하여, 식각 정지층(233), 저항 금속 패턴(235), 및 제2 절연성 배리어층(237)을 형성할 수 있다. 상기 식각 공정에 의해 식각 정지층(233), 저항 금속 패턴(235), 및 제2 절연성 배리어층(237)의 측면들이 노출될 수 있다. 다른 실시예에서, 상기 측면들은 기판(101)의 상면에 대해 경사지도록 형성될 수 있다.
식각 정지층(233')이 생략된 경우, 제1 절연성 배리어층(227)의 상부 표면이 식각 손상되어, 제1 배선(220)이 식각 공정에 노출되어 손상을 입을 수 있다. 본 발명에 따르면, 식각 정지층(233')이 스토퍼의 역할을 하므로, 제1 절연성 배리어층(227)의 식각 손상을 최소화하여, 제1 배선(220)이 제1 절연성 배리어층(227)에 의해 보호될 수 있다. 이에 따라, 제1 배선(220)의 손상이 방지되어, 반도체 장치의 신뢰성이 향상될 수 있다.
도 8d를 참조하면, 제1 절연성 배리어층(227) 및 제2 절연성 배리어층(237)을 덮는 제2 절연층(240)을 형성할 수 있다. 다음으로, 제1 트렌치(T) 및 제1 비아 홀(H)이 형성될 수 있다. 제1 트렌치(T) 및 제1 비아 홀(H)은 듀얼 다마신 공정을 수행하여 형성될 수 있다.
제2 절연층(240)은 기판(101) 상에 균일한 두께로 형성될 수 있다. 제2 절연층(240)은 기판(101) 상에서 저항 구조물(230)에 의해 상면의 높이가 더 높은 영역을 포함할 수 있다. 제2 절연층(240)은 제1 절연층(210)과 동일한 물질을 포함할 수 있다.
제2 절연층(240)에 제1 방향(X 방향)으로 연장되는 제1 트렌치(T) 및 제3 방향(Z 방향)으로 연장되는 제1 비아 홀(H)을 형성할 수 있다. 제1 트렌치(T)를 형성하기 이전에 제2 절연층(240) 상에 도 1b의 제2 배선(260)이 형성될 영역과 대응되는 트렌치를 포함하는 마스크 패턴을 형성할 수 있다. 제1 비아 홀(H)은 제2 절연성 배리어층(237)을 관통하여 저항 금속 패턴(235)의 상면 일부를 노출시킬 수 있다. 제1 비아 홀(H)은 제1 절연성 배리어층(227)을 관통하여 제1 배선(220)의 상면 일부를 노출시킬 수 있다.
도 8e를 참조하면, 제1 트렌치(T) 및 제1 비아 홀(H)의 측벽을 컨포멀하게 덮는 제2 도전성 배리어(265)를 형성할 수 있다. 제2 도전성 배리어(265)는 저항 금속 패턴(235)의 노출된 상면 일부 및 제1 배선(220)의 노출된 상면 일부를 덮을 수 있다.
다음으로, 도 1b를 참조하면, 제1 트렌치(T) 및 제1 비아 홀(H)의 내부를 채우는 제2 도전성 라인(266)을 형성할 수 있다. 제2 절연층(240)의 상면이 노출되도록 평탄화 공정을 수행할 수 있다. 제2 절연층(240) 및 제2 배선(260)을 덮는 제3 절연성 배리어층(267) 및 제3 절연층(270)을 순차적으로 형성할 수 있다.
제2 도전성 라인(266)은 제2 절연층(240)의 최상부를 덮도록 두껍게 형성될 수 있다. 제2 도전성 라인(266)은 제2 도전성 배리어(265)를 덮도록 형성될 수 있다. 제2 도전성 배리어(265)는 티타늄(Ti), 탄탈륨(Ta), 코발트(Co), 티타늄 질화물(TiN) 및 탄탈륨 질화물(TaN) 중 적어도 하나를 포함할 수 있다. 제2 도전성 라인(266)은 도전성 물질, 예를 들어 알루미늄(Al), 구리(Cu) 및 텅스텐(W) 중 적어도 하나를 포함할 수 있다. 제2 도전성 라인(266)을 제1 트렌치(T) 및 제1 비아 홀(H) 내부를 채워 제1 및 제2 도전성 비아(150, 150) 및 제2 배선(260)을 형성할 수 있다. 제2 도전성 배리어(265) 및 제2 도전성 라인(266)을 형성한 후, 제2 배선(260) 및 제2 절연층(240)의 상면이 공면을 이루도록 평탄화 공정을 수행할 수 있다.
제3 절연성 배리어층(267)은 평탄화된 제2 절연층(240) 및 제2 배선(260)의 상면을 덮을 수 있다. 제3 절연성 배리어층(267)은 제1 절연성 배리어층(227)과 동일한 물질을 포함할 수 있다.
도 9a 내지 도 9c 는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다. 도 9a 내지 도 9c 에서는 도 3a 및 도 3b의 반도체 장치를 제조하기 위한 제조 방법의 실시예를 설명한다.
먼저, 도 8a 내지 도 8c를 참조하여 상술한 공정을 수행하여 기판(101), 제1 절연층(210), 제1 배선(220), 제1 절연성 배리어층(227), 및 저항 구조물(230)을 형성할 수 있다.
다음으로, 도 9a를 참조하면, 기판(101) 상에 식각 정지층(233)과 동일한 물질을 추가적으로 증착하여 식각 정지층(233a)을 형성할 수 있다.
식각 정지층(233a)은 제1 절연성 배리어층(227)의 상면 전체를 덮도록 형성될 수 있다. 식각 정지층(233a)은 저항 금속 패턴(235)의 측면들, 제2 절연성 배리어층(237)의 상면 및 측면들을 덮도록 형성될 수 있다.
도 9b를 참조하면, 식각 정지층(233a)을 덮는 제2 절연층(240)을 형성할 수 있다. 다음으로, 제1 트렌치(T) 및 제1 비아 홀(H)이 형성될 수 있다. 제1 트렌치(T) 및 제1 비아 홀(H)은 듀얼 다마신 공정을 수행하여 형성될 수 있다.
제1 비아 홀(H)은 제2 절연성 배리어층(237)의 상면을 덮는 식각 정지층(233a)의 일부를 관통할 수 있다. 제1 비아 홀(H)은 저항 구조물(230a)이 배치되지 않은 영역에서 제1 절연성 배리어층(227)의 상면을 덮는 식각 정지층(233a)의 일부를 관통할 수 있다.
도 9c를 참조하면, 제1 트렌치(T) 및 제1 비아 홀(H)의 측벽을 컨포멀하게 덮는 제2 도전성 배리어(265)를 형성할 수 있다. 제2 도전성 배리어(265)는 저항 금속 패턴(235)의 노출된 상면 일부 및 제1 배선(220)의 노출된 상면 일부를 덮을 수 있다.
다음으로, 도 3b를 참조하면, 제1 트렌치(T) 및 제1 비아 홀(H)의 내부를 채우는 제2 도전성 라인(266)을 형성할 수 있다. 제2 절연층(240)의 상면이 노출되도록 평탄화 공정을 수행할 수 있다. 제2 절연층(240) 및 제2 배선(260)을 덮는 제3 절연성 배리어층(267) 및 제3 절연층(270)을 순차적으로 형성할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
101: 기판 210: 제1 절연층
220: 제1 배선 225: 제1 도전성 배리어
226: 제1 도전성 라인 227: 제1 절연성 배리어층
230: 저항 구조물 233: 식각 정지층
235: 저항 금속 패턴 237: 제2 절연성 배리어층
240: 제2 절연층 250: 제1 도전성 비아
255: 제2 도전성 비아 260: 제2 배선
265: 제2 도전성 배리어 266: 제2 도전성 라인
267: 제3 절연성 배리어층 270: 제3 절연층

Claims (10)

  1. 기판 상에 배치되는 제1 절연층;
    상기 제1 절연층 내에 배치되는 제1 배선;
    상기 제1 절연층 상에 배치되는 제1 절연성 배리어층;
    상기 제1 절연성 배리어층 상에 배치되며 상기 제1 절연성 배리어층보다 작은 평면적을 갖는 식각 정지층;
    상기 식각 정지층 상에 배치되는 저항 금속 패턴;
    상기 저항 금속 패턴 상에 배치되는 제2 절연성 배리어층;
    상기 제1 및 제2 절연성 배리어층을 덮는 제2 절연층;
    상기 제2 절연층 내에 배치되는 제2 배선; 및
    상기 저항 금속 패턴 및 상기 제2 배선의 사이에서, 상기 제2 절연성 배리어층 및 상기 제2 절연층을 관통하여 상기 저항 금속 패턴 및 상기 제2 배선을 전기적으로 연결하는 제1 도전성 비아;를 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 식각 정지층의 하면은 상기 제1 절연성 배리어층의 상면과 접촉하고, 상기 식각 정지층의 상면은 상기 저항 금속 패턴의 하면과 접촉하는 반도체 장치.
  3. 제1 항에 있어서,
    상기 식각 정지층은 알루미늄(Al)을 포함하는 금속 산화물을 포함하는 반도체 장치.
  4. 제3 항에 있어서,
    상기 식각 정지층은 질소(N), 탄소(C), 지르코늄(Zr), 루테늄(Ru), 란탄(La), 및 하프늄(Hf) 중 적어도 하나를 더 포함하는 반도체 장치.
  5. 제1 항에 있어서,
    상기 제2 배선은 상기 제1 도전성 비아에 가까워질수록 두께가 감소하는 영역을 갖는 반도체 장치.
  6. 제1 항에 있어서,
    상기 제2 절연층은 상기 제2 배선의 하면과 접하는 일 면을 갖고,
    상기 제2 절연층의 상기 일 면은 상기 식각 정지층의 측면의 상부에서 곡면 영역을 갖는 반도체 장치.
  7. 제1 항에 있어서,
    상기 제1 절연성 배리어층은 제1 두께를 갖고,
    상기 식각 정지층은 상기 제1 두께보다 작은 제2 두께를 갖고,
    상기 저항 금속 패턴은 상기 제1 두께보다 작고 상기 제2 두께보다 큰 제3 두께를 갖는 반도체 장치.
  8. 기판 상에 배치되는 제1 배선;
    상기 제1 배선 상에 배치되는 제1 절연성 배리어층;
    상기 제1 절연성 배리어층 상에 배치되는 제2 배선; 및
    상기 제1 절연성 배리어층 및 상기 제2 배선의 사이에 배치되며, 측면들을 갖는 저항 구조물을 포함하고,
    상기 저항 구조물은,
    상기 제1 절연성 배리어층 상에 배치되는 식각 정지층; 및
    상기 식각 정지층 상에 배치되는 저항 금속 패턴;을 포함하는 반도체 장치.
  9. 제8 항에 있어서,
    제2 배선의 하면 및 측면을 덮고, 상기 저항 구조물의 상기 측면들을 덮는 절연층을 더 포함하는 반도체 장치.
  10. 제9 항에 있어서,
    상기 절연층을 관통하며, 상기 저항 금속 패턴과 상기 제2 배선을 전기적으로 연결하는 제1 도전성 비아; 및
    상기 절연층 및 상기 제1 절연성 배리어층을 관통하며, 상기 제1 배선과 상기 제2 배선을 전기적으로 연결하는 제2 도전성 비아;를 더 포함하는 반도체 장치.
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