KR20230065576A - 반도체 장치 - Google Patents

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KR20230065576A
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conductive
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이혜란
박소현
안준혁
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Abstract

반도체 장치는 기판 상에 형성되며, 제1 폭을 갖는 하부, 및 상기 제1 폭보다 작은 제2 폭을 갖는 상부를 포함하는 도전성 콘택 플러그; 상기 도전성 콘택 플러그 상에 형성되며, 상기 기판의 상면에 수직한 수직 방향을 따라 적층된 도전 구조물 및 절연 구조물을 포함하는 비트 라인 구조물; 상기 도전성 콘택 플러그 하부의 측벽에 상기 기판 상면에 평행한 수평 방향으로 순차적으로 적층된 제1 및 제2 스페이서들; 및 상기 제1 및 제2 스페이서들 상에 형성되어 상기 도전성 콘택 플러그 상부의 측벽을 커버하는 캐핑 패턴을 포함할 수 있으며, 상기 제1 스페이서는 상기 도전성 콘택 플러그 하부의 측벽에 직접 접촉하며 공기를 포함하는 에어 스페이서일 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치에 관한 것이다. 보다 자세하게 본 발명은 디램(DRAM) 장치에 관한 것이다.
DRAM 장치에서 비트 라인 구조물 하부에는 액티브 패턴과 접촉하는 도전성 콘택 플러그가 형성되며, 이에 인접하는 도전성 패드 사이에 기생 커패시턴스가 발생하므로, 이를 해결하기 위한 방법이 필요하다.
본 발명의 과제는 개선된 전기적 특성을 갖는 반도체 장치를 제공하는데 있다.
상기한 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치는 기판 상에 형성되며, 제1 폭을 갖는 하부, 및 상기 제1 폭보다 작은 제2 폭을 갖는 상부를 포함하는 도전성 콘택 플러그; 상기 도전성 콘택 플러그 상에 형성되며, 상기 기판의 상면에 수직한 수직 방향을 따라 적층된 도전 구조물 및 절연 구조물을 포함하는 비트 라인 구조물; 상기 도전성 콘택 플러그 하부의 측벽에 상기 기판 상면에 평행한 수평 방향으로 순차적으로 적층된 제1 및 제2 스페이서들; 및 상기 제1 및 제2 스페이서들 상에 형성되어 상기 도전성 콘택 플러그 상부의 측벽을 커버하는 캐핑 패턴을 포함할 수 있으며, 상기 제1 스페이서는 상기 도전성 콘택 플러그 하부의 측벽에 직접 접촉하며 공기를 포함하는 에어 스페이서일 수 있다.
상기한 과제를 달성하기 위한 다른 실시예들에 따른 반도체 장치는 기판 상에 형성되며, 제1 폭을 갖는 하부, 및 상기 제1 폭보다 작은 제2 폭을 갖는 상부를 포함하는 도전성 콘택 플러그; 상기 도전성 콘택 플러그 상에 형성되며, 상기 기판의 상면에 수직한 수직 방향을 따라 적층된 도전 구조물 및 절연 구조물을 포함하는 비트 라인 구조물; 상기 도전성 콘택 플러그 하부의 측벽에 직접 접촉하며, 공기를 포함하는 에어 스페이서; 및 상기 에어 스페이서의 상단을 커버하는 캐핑 패턴을 포함할 수 있다.
상기한 과제를 달성하기 위한 또 다른 실시예들에 따른 반도체 장치는 기판 상에 형성된 액티브 패턴; 상기 기판 상에 형성되어 상기 액티브 패턴의 측벽을 커버하는 소자 분리 패턴; 상기 기판의 상면에 평행한 제1 방향으로 연장되어 상기 액티브 패턴 및 상기 소자 분리 패턴의 상부에 매립된 게이트 구조물; 상기 액티브 패턴 및 상기 소자 분리 패턴 상에 형성된 도전성 패드; 상기 도전성 패드를 관통하여 상기 액티브 패턴의 중앙부 상면에 접촉하며, 제1 폭을 갖는 하부 및 상기 제1 폭보다 작은 제2 폭을 갖는 상부를 포함하는 도전성 콘택 플러그; 상기 도전성 콘택 플러그 및 상기 도전성 패드 상에 상기 기판 상면에 평행하고 상기 제1 방향과 수직한 제2 방향으로 연장된 비트 라인 구조물; 상기 도전성 콘택 플러그 하부의 측벽에 상기 기판 상면에 평행한 수평 방향으로 순차적으로 적층된 제1 및 제2 스페이서들; 상기 제1 및 제2 스페이서들 상에 형성되어 상기 도전성 콘택 플러그 상부의 측벽을 커버하는 캐핑 패턴; 상기 캐핑 패턴 상에 형성된 절연 패턴; 상기 캐핑 패턴 및 상기 절연 패턴 상에 형성되어, 상기 비트 라인 구조물의 측벽에 형성된 스페이서 구조물; 상기 도전성 패드 상에 형성된 콘택 플러그 구조물; 및 상기 콘택 플러그 구조물 상에 형성된 커패시터를 포함할 수 있으며, 상기 제1 스페이서는 상기 도전성 콘택 플러그 하부의 측벽에 직접 접촉하며 공기를 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치에서, 비트 라인 구조물 하부에 형성되는 도전성 콘택 플러그와 이에 인접하는 도전성 패드 사이에 에어 스페이서가 형성될 수 있으며, 이에 따라 이들 사이의 기생 커패시턴스가 감소할 수 있다.
도 1 내지 도 24는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 25 내지 도 28은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 게이트 구조물 및 그 형성 방법, 및 이를 포함하는 반도체 장치 및 그 제조 방법에 대하여 상세하게 설명한다. 본 명세서에서 물질, 층(막), 영역, 패드, 전극, 패턴, 구조물 또는 공정들이 "제1", "제2" 및/또는 "제3"으로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 물질, 층(막), 영역, 전극, 패드, 패턴, 구조물 및 공정들을 구분하기 위한 것이다. 따라서 "제1", "제2" 및/또는 "제3"은 각 물질, 층(막), 영역, 전극, 패드, 패턴, 구조물 및 공정들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
[실시예]
도 1 내지 도 24는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 1, 3, 5, 9, 18 및 22는 평면도들이고, 도 2는 대응하는 평면도들을 A-A'선 및 B-B'선으로 각각 절단한 단면들을 포함하며, 도 4, 6-8, 10-17, 19-21 및 23-24는 대응하는 평면도들을 A-A'선으로 절단한 단면도들이다.
이하의 발명의 상세한 설명에서는, 기판(100) 상면에 평행하며 서로 직교하는 두 개의 방향들을 각각 제1 및 제2 방향들(D1, D2)로 정의하며, 또한 기판(100) 상면에 평행하고 각 제1 및 제2 방향들(D1, D2)과 예각을 이루는 방향을 제3 방향(D3)으로 정의하기로 한다.
도 1 및 2를 참조하면, 기판(100) 상에 액티브 패턴(103)을 형성하고, 이의 측벽을 커버하는 소자 분리 패턴(112)을 형성할 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(Silicon On Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium On Insulator: GOI) 기판일 수 있다.
액티브 패턴(103)은 기판(100)의 상부를 제거하여 제1 리세스를 형성함으로써 형성될 수 있으며, 액티브 패턴(103)은 각각이 제3 방향(D3)으로 연장되며 제1 및 제2 방향들(D1, D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 소자 분리 패턴(112)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
이후, 액티브 패턴(103) 및 소자 분리 패턴(112)을 부분적으로 식각하여 제1 방향(D1)으로 연장되는 제2 리세스를 형성할 수 있다.
이후, 상기 제2 리세스 내부에 게이트 구조물(170)을 형성할 수 있다. 게이트 구조물(170)은 상기 제2 리세스의 저면 및 측벽에 형성된 게이트 절연 패턴(120), 상기 제2 리세스의 저면 및 하부 측벽에 형성된 게이트 절연 패턴(120) 부분 상에 형성된 제1 배리어 패턴(130), 제1 배리어 패턴(130) 상에 형성되어 상기 제2 리세스의 하부를 채우는 제1 도전 패턴(140), 제1 배리어 패턴(130) 및 제1 도전 패턴(140)의 상면에 형성된 제2 도전 패턴(150), 및 제2 도전 패턴(150)의 상면 및 게이트 절연 패턴(120)의 상부 내측벽 상에 형성되어 상기 제2 리세스의 상부를 채우는 게이트 마스크(160)를 포함할 수 있다. 이때, 제1 배리어 패턴(130), 제1 도전 패턴(140) 및 제2 도전 패턴(150)은 함께 게이트 전극을 형성할 수 있다.
게이트 절연 패턴(120)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 제1 배리어 패턴(130)은 예를 들어, 티타늄 질화물, 탄탈륨 질화물 등과 같은 금속 질화물을 포함할 수 있으며, 제1 도전 패턴(140)은 금속, 금속 질화물, 금속 실리사이드, 불순물이 도핑된 폴리실리콘 등을 포함할 수 있고, 제2 도전 패턴(150)은 불순물이 도핑된 폴리실리콘을 포함할 수 있으며, 게이트 마스크(160)는 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 게이트 구조물(170)은 제1 방향(D1)을 따라 연장될 수 있으며, 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
도 3 및 4를 참조하면, 액티브 패턴(103), 소자 분리 패턴(112) 및 게이트 구조물(170)이 형성된 기판(100) 상에 제1 패드(700) 및 제2 패드(710)를 형성할 수 있다.
예시적인 실시예들에 있어서, 기판(100) 상에 제1 패드막을 형성하고, 상기 제1 패드막을 패터닝하여 액티브 패턴(103), 소자 분리 패턴(112) 및 게이트 구조물(170)의 상면을 노출시키는 제1 개구를 형성한 후, 상기 제1 개구를 채우는 제2 패드(710)를 형성할 수 있다.
제1 패드(700)는 예를 들어, 불순물이 도핑된 폴리실리콘, 예를 들어, 텅스텐, 루테늄 등과 같은 금속, 예를 들어 티타늄 질화물, 탄탈륨 질화물 등과 같은 금속 질화물, 혹은 그래핀을 포함할 수 있다. 일 실시예에 있어서, 제1 패드(700)는 전술한 물질들 중 하나를 포함하는 단일막일 수 있다. 다른 실시예에 있어서, 제1 패드(700)는 전술한 물질들 중 일부를 각각 포함하는 막들이 적층된 복합막일 수도 있다.
제2 패드(710)는 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 개구는 제1 방향(D1)으로 연장되는 제1 부분 및 제2 방향(D2)으로 연장되는 제2 부분을 포함할 수 있으며, 이들은 서로 연결될 수 있다. 이에 따라 상기 제1 개구 내에 형성되는 제2 패드(710)는 제1 방향(D1)으로 연장되는 제1 연장부 및 제2 방향(D2)으로 연장되는 제2 연장부를 포함할 수 있으며, 이들은 서로 연결될 수 있다. 한편, 제1 패드(700)는 상부에서 보았을 때, 제1 및 제2 방향들(D1, D2)을 따라 서로 이격되도록 복수 개로 형성되어 격자 형상으로 배치될 수 있다.
예시적인 실시예들에 있어서, 제1 패드(700)는 제3 방향으로 연장되는 각 액티브 패턴들(103)의 중앙부, 및 제1 방향(D1)으로 서로 인접하는 액티브 패턴들(103)의 말단부들의 사이에 형성된 소자 분리 패턴(112) 부분에 기판(100) 상면에 수직한 수직 방향을 따라 오버랩되도록 배치될 수 있다.
도 5 및 6을 참조하면, 제1 및 제2 패드들(700, 710) 상에 제3 패드막을 형성하고 이를 패터닝하여 제3 패드(720)를 형성한 후, 이를 식각 마스크로 사용하여 하부의 액티브 패턴(103), 소자 분리 패턴(112), 및 게이트 구조물(170)에 포함된 게이트 마스크(160)를 부분적으로 식각함으로써 제2 개구(230)를 형성할 수 있다.
예시적인 실시예들에 있어서, 제3 패드(720)은 상부에서 보았을 때, 원 형상 혹은 타원 형상을 가질 수 있으며, 기판(100) 상에서 제1 및 제2 방향들(D1, D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 이때, 각 제3 패드들(720)은 제1 방향(D1)으로 서로 인접하는 액티브 패턴들(103)의 말단부들 및 이들 사이의 소자 분리 패턴(112) 부분과 상기 수직 방향으로 오버랩될 수 있다. 제3 패드(720)는 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
도 7을 참조하면, 제2 개구(230) 내에 제1 및 제2 스페이서들(730, 740), 및 제1 매립 패턴(750)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제2 개구(230)의 내벽 및 제3 패드(720) 상에 제1 및 제2 스페이서 막들을 순차적으로 형성하고 이들에 대해 이방성 식각 공정을 수행함으로써, 제2 개구(230)의 측벽에 제1 스페이서(730)가 형성될 수 있으며, 제1 스페이서(730) 상에 제2 스페이서(740)가 형성될 수 있다. 이때, 제2 스페이서(740)의 최하면은 제1 스페이서(730)에 의해 커버될 수 있다.
제1 스페이서(730)는 예를 들어, 실리콘 질화물(SiN)과 같은 질화물 혹은 실리콘 산탄화물(SiOC)을 포함할 수 있으며, 제2 스페이서(740)는 예를 들어, 실리콘 산화물(SiO2)과 같은 산화물을 포함할 수 있다.
제1 매립 패턴(750)은 제1 및 제2 스페이서들(730, 740)이 형성된 제2 개구(230)를 채우는 제1 매립막을 제3 패드(720) 상에 형성한 후, 이에 대해 에치 백 공정을 수행함으로써 제2 개구(230) 내에 형성될 수 있다. 제1 매립 패턴(750)은 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
제2 개구(230) 내에 형성되어 이를 매립하는 제1 및 제2 스페이서들(730, 740) 및 제1 매립 패턴(750)은 함께 제1 매립 구조물(760)을 형성할 수 있다.
도 8을 참조하면, 제3 패드(720) 및 제1 매립 구조물(760) 상에 제3 도전막(240), 제2 배리어 막(250), 제4 도전막(260) 및 제1 마스크 막(270)을 순차적으로 적층할 수 있으며, 이때 제3 도전막(240), 제2 배리어 막(250) 및 제4 도전막(260)은 함께 도전 구조물 막을 형성할 수 있다.
제3 도전막(240)은 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있고, 제2 배리어 막(250)은 예를 들어, 티타늄 실리콘 질화물(TiSiN)과 같은 금속 실리콘 질화물을 포함할 수 있으며, 제4 도전막(260)은 예를 들어, 텅스텐과 같은 금속을 포함할 수 있고, 제1 마스크 막(270)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
도 9 및 10을 참조하면, 제1 마스크 막(270) 상에 제1 식각 저지막 및 제1 캐핑막을 순차적으로 형성할 수 있다. 상기 각 제1 식각 저지막 및 제1 캐핑막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
이후, 상기 제1 캐핑막을 패터닝하여 제1 캐핑 패턴(385)을 형성하고, 이를 식각 마스크로 사용하여 제1 식각 저지막(360), 제1 마스크 막(270), 제4 도전막(260), 제2 배리어 막(250) 및 제3 도전막(240)을 순차적으로 식각할 수 있다.
상기 식각 공정을 수행함에 따라, 제1 매립 구조물(760) 및 제3 패드(720) 상에는 순차적으로 적층된 제3 도전 패턴(245), 제2 배리어 패턴(255), 제4 도전 패턴(265), 제1 마스크(275), 제1 식각 저지 패턴(365) 및 제1 캐핑 패턴(385)이 형성될 수 있다.
이하에서는, 순차적으로 적층된 제3 도전 패턴(245), 제2 배리어 패턴(255), 제4 도전 패턴(265), 제1 마스크(275), 제1 식각 저지 패턴(365) 및 제1 캐핑 패턴(385)을 함께 비트 라인 구조물(395)로 지칭하기로 한다. 이때, 비트 라인 구조물(395)은 제3 도전 패턴(245), 제2 배리어 패턴(255) 및 제4 도전 패턴(265)을 포함하는 도전 구조물, 및 상기 도전 구조물 상에 형성되어 제1 마스크(275), 제1 식각 저지 패턴(365) 및 제1 캐핑 패턴(385)을 포함하는 절연 구조물을 포함할 수 있다. 예시적인 실시예들에 있어서, 비트 라인 구조물(395)은 기판(100) 상에서 제2 방향(D2)으로 연장될 수 있으며, 제1 방향(D1)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
도 11을 참조하면, 제2 개구(230) 내에 형성된 제2 스페이서(740)의 상부를 제거하여 제3 리세스(745)를 형성할 수 있다.
이에 따라, 제1 매립 패턴(750)의 상부 측벽이 제3 리세스(745)에 의해 노출될 수 있다.
도 12를 참조하면, 비트 라인 구조물(395)에 의해 커버되지 않고 제3 리세스(745)에 의해 노출된 제1 매립 패턴(750)의 상부를 식각 공정을 통해 제거할 수 있으며, 이에 따라 제2 개구(230) 내에 형성된 제1 매립 패턴(750)은 폭이 큰 하부와 폭이 작은 상부를 포함할 수 있다.
제1 매립 패턴(750)은 도전성 물질을 포함하며, 비트 라인 구조물(395)의 저면과 액티브 패턴(103)의 상면에 형성되어 이들에 각각 접촉하므로, 도전성 콘택 플러그로 지칭될 수도 있다.
한편, 상기 식각 공정 시 제2 스페이서(740)의 상면보다 높은 영역에 형성된 제1 스페이서(730) 부분, 및 비트 라인 구조물(395)에 의해 커버되지 않는 제3 패드(720) 부분도 함께 제거될 수 있다.
이에 따라, 제2 개구(230)의 상부 측벽이 노출될 수 있으며, 당초 제2 개구(230)가 형성된 영역의 상부에는 제4 리세스(770)가 형성될 수 있다. 또한, 제2 개구(230)의 바깥 영역에 형성된 비트 라인 구조물(395)의 하부에는 제4 패드(725)가 형성될 수 있으며, 제1 및 제2 패드들(700, 710)의 상면이 노출될 수 있다.
도 13을 참조하면, 제2 개구(230) 내에 잔류하는 제2 스페이서(740)를 제거하여 제5 리세스를 형성할 수 있으며, 상기 제5 리세스 내에 제1 희생 패턴(780)을 형성할 수 있다.
제1 희생 패턴(780)은 상기 제5 리세스를 채우는 제1 희생막을 비트 라인 구조물(395), 제1 스페이서(730), 제1, 제2 및 제4 패드들(700, 710, 725) 상에 증착하고, 제1 스페이서(730)의 상면이 노출될 때까지 상기 제1 희생막에 대해 에치 백 공정을 수행함으로써 형성될 수 있다. 이후, 스트립 공정을 추가적으로 수행할 수도 있다.
이에 따라, 제1 희생 패턴(780)의 상면의 높이는 제1 스페이서(730)의 상면의 높이와 실질적으로 동일해질 수 있다.
예시적인 실시예들에 있어서, 제1 희생 패턴(780)은 열이 가해짐에 따라 분해되는 열분해 물질을 포함할 수 있다.
도 14를 참조하면, 비트 라인 구조물(395), 제1 매립 패턴(750), 제1 스페이서(730), 제1 희생 패턴(780), 및 제1, 제2 및 제4 패드들(700, 710, 725) 상에 예를 들어, 원자층 증착(ALD) 공정을 통해 제2 캐핑막(790)을 형성하고, 기판(100)을 가열하여 제1 희생 패턴(780)을 제거할 수 있다.
제1 희생 패턴(780)이 제거됨에 따라서, 제1 매립 패턴(750)의 하부, 제1 스페이서(730) 및 제2 캐핑막(790)에 의해 둘러싸이는 제1 에어 스페이서(800)가 형성될 수 있다.
도 15를 참조하면, 제2 캐핑막(790) 상에 제4 리세스(770)를 채우는 제2 매립막을 형성하고, 제1 및 제2 패드들(700, 710)의 상면이 노출될 때까지 식각 공정을 통해 이의 상부를 제거할 수 있다.
상기 식각 공정 시, 제2 개구(230) 즉, 제4 리세스(770) 바깥에 형성된 제2 캐핑막(790) 부분도 함께 제거될 수 있으며, 이에 따라 비트 라인 구조물(395)의 상면과 측벽, 제1 및 제2 패드들(700, 710)의 상면, 및 제4 패드(725)의 측벽이 노출될 수 있다.
이에 따라, 제4 리세스(770)의 내벽에는 제2 캐핑 패턴(795)이 잔류할 수 있으며, 제2 캐핑 패턴(795) 상에는 제2 매립 패턴(810)이 형성될 수 있다. 제2 개구(230) 내에 형성된 제1 및 제2 매립 패턴들(750, 810), 제1 스페이서(730), 제1 에어 스페이서(800) 및 제2 캐핑 패턴(795)은 함께 제2 매립 구조물을 형성할 수 있다.
제2 매립 패턴(810)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
도 16을 참조하면, 비트 라인 구조물(395), 제1, 제2 및 제4 패드들(700, 710, 725) 및 상기 제2 매립 구조물이 형성된 기판(100) 상에 제3 및 제4 스페이서 막들을 순차적으로 형성한 후, 이들을 이방성 식각함으로써 비트 라인 구조물(395)의 측벽, 및 상기 제2 매립 구조물에 포함된 제2 캐핑 패턴(795) 및 제2 매립 패턴(810)의 일부 상면을 커버하는 제3 스페이서(820)를 형성할 수 있으며, 또한 제3 스페이서(820)의 외측벽, 및 상기 제2 매립 구조물에 포함된 제2 캐핑 패턴(795) 및 제2 매립 패턴(810)의 일부 상면을 커버하는 제4 스페이서(830)를 형성할 수 있다.
제3 스페이서(820)는 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있으며, 제4 스페이서(830)는 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
이후, 비트 라인 구조물(395) 및 제3 및 제4 스페이서들(820, 830)을 식각 마스크로 사용하는 건식 식각 공정을 수행하여, 제1 패드(700)의 상면을 노출시키는 제3 개구(440)를 형성할 수 있으며, 제3 개구(440)에 의해 제2 패드(710)의 상면도 부분적으로 노출될 수 있다.
이후, 제1 캐핑 패턴(385) 및 제1 스페이서(820)의 상면, 제2 스페이서(830)의 외측벽, 상기 제2 매립 구조물의 일부 상면, 및 제3 개구(440)에 의해 노출된 제1 및 제2 패드들(700, 710)의 상면에 제5 스페이서 막을 형성한 후, 이를 이방성 식각하여 제4 스페이서(830)의 외측벽을 커버하는 제5 스페이서(840)를 형성할 수 있다. 이때, 제5 스페이서(840)는 상기 제2 매립 구조물의 일부 상면을 커버할 수도 있다. 제5 스페이서(840)는 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
비트 라인 구조물(395)의 측벽에 순차적으로 적층된 제3 내지 제5 스페이서들(820, 830, 840)은 함께 예비 스페이서 구조물(850)을 형성할 수 있다.
도 17을 참조하면, 제3 개구(440) 및 비트 라인 구조물들(395)의 측벽에 형성된 예비 스페이서 구조물들(850) 사이의 공간을 채우는 하부 콘택 플러그 막(470)을 충분한 높이로 형성한 후, 제1 캐핑 패턴(385)의 상면이 노출될 때까지 그 상부를 평탄화할 수 있다.
예시적인 실시예들에 있어서, 하부 콘택 플러그 막(470)은 제2 방향(D2)으로 연장될 수 있으며, 제1 방향(D1)을 따라 비트 라인 구조물들(395) 및 예비 스페이서 구조물들(850)에 의해 서로 이격되도록 복수 개로 형성될 수 있다. 하부 콘택 플러그 막(470)은 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
도 18 및 19를 참조하면, 제1 방향(D1)으로 각각 연장되며 제2 방향(D2)으로 서로 이격된 복수의 제4 개구들을 포함하는 제2 마스크(도시되지 않음)를 제1 캐핑 패턴(385) 및 하부 콘택 플러그 막(470) 상에 형성하고 이를 식각 마스크로 사용하는 식각 공정을 수행하여 하부 콘택 플러그 막(470)을 식각할 수 있다.
예시적인 실시예들에 있어서, 상기 각 제4 개구들은 상기 수직 방향으로 게이트 구조물(170)에 오버랩될 수 있다. 상기 식각 공정을 수행함에 따라서, 비트 라인 구조물들(395) 사이에 형성된 제1 및 제2 패드들(700, 710)의 상면을 노출시키는 제5 개구가 형성될 수 있다.
상기 제2 마스크를 제거한 후, 상기 제5 개구 및 비트 라인 구조물들(395)의 측벽에 형성된 예비 스페이서 구조물들(850) 사이의 공간을 채우는 제3 캐핑 패턴(480)을 기판(100) 상에 형성할 수 있다. 제3 캐핑 패턴(480)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다. 예시적인 실시예들에 있어서, 제3 캐핑 패턴(480)은 제1 방향(D1)으로 서로 인접하는 비트 라인 구조물들(395) 사이에서 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
이에 따라, 비트 라인 구조물들(395) 사이에서 제2 방향(D2)으로 연장되는 하부 콘택 플러그 막(470)이 제3 캐핑 패턴들(480)에 의해 제2 방향(D2)을 따라 서로 이격된 복수의 하부 콘택 플러그들(475)로 변환될 수 있다.
도 20을 참조하면, 하부 콘택 플러그(475)의 상부를 제거하여 비트 라인 구조물(395)의 측벽에 형성된 예비 스페이서 구조물(850)의 상부를 노출시킨 후, 노출된 예비 스페이서 구조물(850)의 제4 및 제5 스페이서들(830, 840)의 상부를 제거할 수 있다.
하부 콘택 플러그(475)의 상부는 예를 들어, 에치 백 공정을 통해 제거될 수 있으며, 제4 및 제5 스페이서들(830, 840)의 상부는 예를 들어, 습식 식각 공정을 통해 제거될 수 있다.
이후, 비트 라인 구조물(395), 예비 스페이서 구조물(850), 하부 콘택 플러그(475) 및 제3 캐핑 패턴(480) 상에 제6 스페이서 막을 형성하고 이를 이방성 식각함으로써, 비트 라인 구조물(395)의 상부 측벽에 형성된 제3 스페이서(820) 부분의 외측벽에 제6 스페이서(490)를 형성할 수 있다.
상기 이방성 식각 공정을 통해 형성되는 제6 스페이서(490)는 제4 스페이서(830)의 상면 및 제5 스페이서(840)의 적어도 일부 상면을 커버할 수 있다. 이에 따라, 상기 이방성 식각 공정 시, 하부 콘택 플러그(475)의 상부가 부분적으로 제거될 수 있으며, 제6 스페이서(490)에 의해 커버되지 않는 제5 스페이서(840)의 일부가 함께 제거될 수도 있다.
이후, 비트 라인 구조물(395), 제3 스페이서(820), 제6 스페이서(490), 하부 콘택 플러그(475) 및 제3 캐핑 패턴(480) 상에 제7 스페이서 막(도시되지 않음)을 형성하고, 이를 식각하여 제6 스페이서(490)의 측벽에 제7 스페이서(도시되지 않음)를 형성할 수도 있으며, 이들을 식각 마스크로 사용하는 식각 공정을 수행하여 하부 콘택 플러그(475)의 상부를 추가적으로 제거할 수 있다. 이에 따라, 하부 콘택 플러그(475)의 상면은 제4 및 제5 스페이서들(830, 840)의 최상면보다 낮아질 수 있다.
이후, 하부 콘택 플러그(475)의 상면에 금속 실리사이드 패턴(500)을 형성할 수 있다. 예시적인 실시예들에 있어서, 금속 실리사이드 패턴(500)은 비트 라인 구조물(395), 제3 스페이서(820), 제6 스페이서(490), 하부 콘택 플러그(475) 및 제3 캐핑 패턴(480) 상에 제1 금속막을 형성하고, 열처리 공정을 수행하여 상기 제1 금속막과 실리콘 성분을 포함하는 하부 콘택 플러그(475)를 서로 반응시키는 실리사이데이션 공정을 수행한 후, 상기 제1 금속막 중에서 미반응 부분을 제거함으로써 형성될 수 있다. 상기 실리사이데이션 공정으로 형성되는 금속 실리사이드 패턴(500)의 상면은 당초 하부 콘택 플러그(475)의 상면보다 다소간 높아질 수도 있다.
금속 실리사이드 패턴(500)은 예를 들어, 코발트 실리사이드, 니켈 실리사이드, 티타늄 실리사이드 등을 포함할 수 있다.
도 21을 참조하면, 비트 라인 구조물(395), 제3 스페이서(820), 제6 스페이서(490), 금속 실리사이드 패턴(500) 및 제3 캐핑 패턴(480) 상에 제3 배리어 막(530)을 형성한 후, 제3 배리어 막(530) 상에 비트 라인 구조물들(395) 사이의 공간을 채우는 제2 금속막(540)을 형성할 수 있다.
이후, 제2 금속막(540) 상부에 대한 평탄화 공정을 추가적으로 수행할 수도 있다. 상기 평탄화 공정은 예를 들어, 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정을 포함할 수 있다.
도 22 및 23을 참조하면, 제2 금속막(540) 및 제3 배리어 막(530)을 패터닝하여 상부 콘택 플러그(549)를 형성할 수 있으며, 상부 콘택 플러그들(549) 사이에는 제6 개구(547)가 형성될 수 있다.
제6 개구(547)는 제2 금속막(540) 및 제3 배리어 막(530)뿐만 아니라, 비트 라인 구조물(395)에 포함된 상기 절연 구조물의 상부, 이의 측벽에 형성된 예비 스페이서 구조물(850) 및 제6 스페이서(490), 및 제3 캐핑 패턴(480)도 함께 부분적으로 제거함으로써 형성될 수 있으며, 이에 따라 제4 스페이서(830)의 상면을 노출시킬 수 있다.
제6 개구(547)가 형성됨에 따라서, 제2 금속막(540) 및 제3 배리어 막(530)은 각각 금속 패턴(545) 및 이의 하면을 커버하는 제3 배리어 패턴(535)으로 변환될 수 있으며, 이들은 함께 상부 콘택 플러그(549)를 형성할 수 있다. 예시적인 실시예들에 있어서, 상부 콘택 플러그(549)는 각 제1 및 제2 방향들(D1, D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있으며, 상부에서 보았을 때 벌집 모양 혹은 격자 모양으로 배열될 수 있다. 각 상부 콘택 플러그들(549)은 상면에서 보았을 때 원형, 타원형 혹은 다각형 모양을 가질 수 있다.
기판(100)의 상에서 순차적으로 적층된 하부 콘택 플러그(475), 금속 실리사이드 패턴(500), 및 상부 콘택 플러그(549)는 함께 콘택 플러그 구조물을 형성할 수 있다.
이후, 노출된 제4 스페이서(830)를 제거하여, 제6 개구(547)에 연통하는 에어 갭(835)를 형성할 수 있다. 제4 스페이서(830)는 예를 들어, 습식 식각 공정에 의해 제거될 수 있다.
예시적인 실시예들에 있어서, 제2 방향(D2)으로 연장되는 비트 라인 구조물(395)의 측벽에 형성된 제4 스페이서(830)는 제6 개구(547)에 의해 직접 노출된 부분뿐만 아니라, 상기 부분과 수평 방향으로 평행한 부분까지 모두 제거될 수 있다. 즉, 제6 개구(547)에 의해 노출되어 상부 콘택 플러그(549)에 의해 커버되지 않는 제4 스페이서(830) 부분뿐만 아니라, 상부 콘택 플러그(549)에 의해 커버된 부분까지 모두 제거될 수 있다.
도 24를 참조하면, 제6 개구(547)의 측벽에 제1 절연 패턴(610)을 형성한 후, 제6 개구(547)의 나머지 부분을 채우는 제2 절연 패턴(620)을 형성할 수 있으며, 이에 따라 에어 갭(835)의 상단이 이들에 의해 닫힐 수 있다.
에어 갭(835)은 제2 에어 스페이서(835)로 지칭될 수도 있으며, 제3 스페이서(820) 및 제5 스페이서(840)와 함께 스페이서 구조물(855)을 형성할 수 있다.
제1 절연 패턴(610)은 제6 개구(547)의 내벽, 상부 콘택 플러그(549) 및 제3 캐핑 패턴(480) 상에 제1 절연막을 형성하고 이를 이방성 식각함으로써 형성될 수 있다.
제2 절연 패턴(620)은 제1 절연 패턴(610), 상부 콘택 플러그(549) 및 제3 캐핑 패턴(480) 상에 제2 절연막을 형성하고, 이에 대해 에치 백 공정을 수행함으로써 형성될 수 있다.
각 제1 및 제2 절연 패턴들(610, 620)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있으며, 이들은 함께 절연 패턴 구조물을 형성할 수 있다.
이후, 제1 절연 패턴(620), 상부 콘택 플러그(549) 및 제3 캐핑 패턴(480) 상에 제2 식각 저지막(630)을 형성하고, 제2 식각 저지막(630) 상에 몰드막(도시되지 않음)을 형성할 수 있다. 상기 몰드막의 일부 및 이의 하부에 형성된 제2 식각 저지막(630) 부분을 식각하여 상부 콘택 플러그(549)의 상면을 노출시키는 제7 개구(도시되지 않음)을 형성할 수 있다.
상부 콘택 플러그(549)가 제1 및 제2 방향들(D1, D2)을 따라 서로 이격되도록 예를 들어, 상부에서 보았을 때 벌집 모양 혹은 격자 모양으로 배열됨에 따라서, 이들을 노출시키는 상기 제7 개구들 역시 상부에서 보았을 때 벌집 모양 혹은 격자 모양으로 배열되도록 형성될 수 있다.
이후, 상기 제7 개구의 측벽, 상기 노출된 상부 콘택 플러그(549)의 상면, 및 상기 몰드막 상에 하부 전극막을 형성하고, 상기 제7 개구의 나머지 부분을 채우는 제2 희생막(도시하지 않음)을 상기 하부 전극막 상에 형성한 후, 상기 몰드막의 상면이 노출될 때까지 상기 하부 전극막 및 상기 제2 희생막의 상부를 평탄화함으로써 상기 하부 전극막을 노드 분리할 수 있다.
이에 따라, 상기 제7 개구 내에는 실린더 형상을 갖는 하부 전극(640)이 형성될 수 있다. 다만, 상기 제7 개구의 폭이 작은 경우, 하부 전극(640)은 실린더 형상이 아닌 필라(pillar) 형상을 갖도록 형성될 수도 있다. 하부 전극(640)은 예를 들어, 금속, 금속 질화물, 금속 실리사이드, 불순물이 도핑된 폴리실리콘 등을 포함할 수 있다.
이후, 잔류하는 상기 제2 희생막 및 상기 몰드막을 예를 들어, LAL 용액을 식각액으로 사용하는 습식 식각 공정을 수행함으로써 제거할 수 있다.
이후, 하부 전극(640)의 표면 및 제2 식각 저지막(630) 상에 유전막(650)을 형성할 수 있다. 유전막(650)은 예를 들어, 금속 산화물을 포함할 수 있다.
이후, 유전막(650) 상에 상부 전극(660)을 형성할 수 있다. 상부 전극(660)은 예를 들어, 금속, 금속 질화물, 금속 실리사이드, 불순물이 도핑된 실리콘-게르마늄(SiGe) 등을 포함할 수 있다. 일 실시예에 있어서, 상부 전극(660)은 금속 혹은 금속 질화물을 포함하는 제1 상부 전극 및 불순물이 도핑된 실리콘-게르마늄(SiGe)을 포함하는 제2 상부 전극을 포함하도록 형성될 수 있다.
순차적으로 적층된 하부 전극(640), 유전막(650) 및 상부 전극(660)은 함께 커패시터(670)를 형성할 수 있다.
이후, 커패시터(670) 상에 상부 배선들을 추가적으로 형성함으로써, 상기 반도체 장치의 제조가 완성될 수 있다.
전술한 바와 같이, 제2 개구(230)의 측벽에 제1 및 제2 스페이서들(730, 740)을 형성하고 제2 개구(230)의 나머지 부분에 제1 매립 패턴(750)을 형성한 후, 제1 및 제2 스페이서들(730, 740)의 상부 및 비트 라인 구조물(395)에 의해 커버되지 않는 제1 매립 패턴(750)의 상부를 제거할 수 있다. 제2 스페이서(740)의 나머지 부분을 제거하여 제3 리세스(745)를 형성하고, 제3 리세스(745)를 채우며 열분해 물질을 포함하는 제1 희생 패턴(780)을 형성한 후, 제1 희생 패턴(780)을 커버하는 제2 캐핑막(790)을 형성할 수 있다. 이후 기판(100)을 가열하여 제1 희생 패턴(780)을 제거함으로써 제1 에어 스페이서(800)를 형성할 수 있다.
이에 따라, 각각 예를 들어, 불순물이 도핑된 폴리실리콘과 같이 도전성 물질을 포함하는 제1 매립 패턴(750)과 제1 패드(700) 사이에는 공기와 같이 저유전 물질을 포함하는 제1 에어 스페이서(800)가 형성될 수 있으므로, 이들 사이의 기생 커패시턴스가 감소할 수 있다.
또한, 비트 라인 구조물(395)에 의해 커버되지 않는 제1 매립 패턴(750)의 상부를 제거하여 제1 매립 패턴(750)이 상대적으로 폭이 큰 하부와 상대적으로 폭이 작은 하부를 포함하게 되는데, 이에 따라 제1 패드(700)에 대해 제1 매립 패턴(750)의 하부가 상부에 비해 상대적으로 더 가깝게 형성되어 이들 사이의 기생 커패시턴스가 더 클 수 있으므로, 제1 매립 패턴(750)의 상부를 제거할 때 가능하면 더 깊게 제거해야 할 필요가 있다. 하지만 예시적인 실시예들에 있어서, 제1 매립 패턴(750)의 하부를 둘러싸는 제1 에어 스페이서(800)가 형성되므로, 제1 매립 패턴(750)의 하부와 제1 패드(700) 사이의 기생 커패시턴스의 증가를 우려하여 굳이 제1 매립 패턴(750)의 상부를 더 깊게 제거할 필요가 없어서 공정이 훨씬 더 용이하게 수행될 수 있다.
전술한 공정들을 통해 제조된 상기 반도체 장치는 다음과 같은 구조적 특징을 가질 수 있다.
도 22 및 24를 참조하면, 상기 반도체 장치는 기판(100) 상에 형성되어 제3 방향(D3)으로 연장된 액티브 패턴(103); 기판(100) 상에 형성되어 액티브 패턴(103)의 측벽을 커버하는 소자 분리 패턴(112); 제1 방향(D1)으로 연장되어 액티브 패턴(103) 및 소자 분리 패턴(112)의 상부에 매립된 게이트 구조물(170); 액티브 패턴(103) 및 소자 분리 패턴(112) 상에 형성되며 도전성 물질을 포함하는 제1 패드(700); 제1 패드(700)의 측벽을 감싸며 액티브 패턴(103) 및 소자 분리 패턴(112) 상에 형성되며 절연성 물질을 포함하는 제2 패드(710); 제1 패드(700), 액티브 패턴(103)의 제3 방향(D3)으로의 중앙부의 상부 및 이에 인접한 소자 분리 패턴(112)을 관통하며, 제1 폭을 갖는 하부 및 상기 제1 폭보다 작은 제2 폭을 갖는 상부를 포함하는 도전성 콘택 플러그(750); 도전성 콘택 플러그(750), 제1 및 제2 패드들(700, 710) 상에 제2 방향(D2)으로 연장된 비트 라인 구조물(395); 도전성 콘택 플러그(750) 하부의 측벽에 상기 수평 방향으로 순차적으로 적층된 제1 에어 스페이서(800) 및 제1 스페이서(730); 제1 에어 스페이서(800) 및 제1 스페이서(730) 상에 형성되어 도전성 콘택 플러그(750) 상부의 측벽을 커버하는 제2 캐핑 패턴(795); 제2 캐핑 패턴(795) 상에 형성되어 절연성 물질을 포함하는 제2 매립 패턴(810); 제2 캐핑 패턴(795) 및 제2 매립 패턴(810) 상에 형성되어, 비트 라인 구조물(395)의 측벽에 형성된 스페이서 구조물(855); 액티브 패턴(103)의 제3 방향(D3)으로의 각 양단부들 상에 형성된 제1 패드(700) 상에 형성된 상기 콘택 플러그 구조물; 및 상기 콘택 플러그 구조물 상에 형성된 커패시터(670)를 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 에어 스페이서(800)는 도전성 콘택 플러그(750) 하부의 측벽에 직접 접촉할 수 있다.
예시적인 실시예들에 있어서, 도전성 콘택 플러그(750)가 형성되지 않는 영역의 비트 라인 구조물(395) 부분과 제1 및 제2 패드들(700, 710) 사이에는 절연성 물질을 포함하는 제4 패드(725)가 형성될 수 있다.
예시적인 실시예들에 있어서, 스페이서 구조물(855)은 비트 라인 구조물(395)의 측벽으로부터 상기 수평 방향을 따라 순차적으로 적층된 제3 스페이서(820), 제2 에어 스페이서(835) 및 제5 스페이서(840)을 포함할 수 있다.
예시적인 실시예들에 있어서, 도전성 콘택 플러그(750) 상부의 상기 제2 폭은 그 상부에 형성된 비트 라인 구조물(395)의 폭과 실질적으로 동일할 수 있다.
예시적인 실시예들에 있어서, 제1 패드(700)는 제1 에어 스페이서(800)의 상부와 상기 수평 방향으로 오버랩될 수 있다.
예시적인 실시예들에 있어서, 제1 패드(700)의 저면은 도전성 콘택 플러그(750) 상부의 저면보다 낮을 수 있다.
도 25 내지 도 28은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 상기 반도체 장치의 제조 방법은 도 1 내지 도 24를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이들에 대한 중복적인 설명은 생략한다.
도 25를 참조하면, 도 1 내지 도 10을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한 후, 제1 및 제2 스페이서들(730, 740)을 제거하여 제1 매립 패턴(750)의 측벽, 제1 및 제2 패드들(700, 710)의 측벽, 및 액티브 패턴(103) 및 소자 분리 패턴(112)의 상면을 노출시키는 제8 개구(747)를 형성할 수 있다.
예시적인 실시예들에 있어서, 먼저 제2 스페이서(740)를 제거한 후, 제1 스페이서(730)를 제거할 수 있다. 이때, 제1 스페이서(730)는 예를 들어, 실리콘 산탄화물(SiOC)을 포함할 수 있으며, 이에 따라 예를 들어, 애싱(ashing) 공정을 통해 제거될 수 있다.
도 26을 참조하면, 제8 개구(747) 내에 제1 희생 패턴(780)을 형성한 후, 그 상부를 제거하여 제6 리세스를 형성할 수 있으며, 이에 따라 제1 매립 패턴(750)의 상부 측벽이 노출될 수 있다.
이후, 비트 라인 구조물(395)에 의해 커버되지 않고 상기 제6 리세스에 의해 노출된 제1 매립 패턴(750)의 상부를 식각 공정을 통해 제거할 수 있으며, 이에 따라 제1 매립 패턴(750)은 폭이 큰 하부와 폭이 작은 상부를 포함할 수 있다.
한편, 상기 식각 공정 시 제1 희생 패턴(780)의 상면보다 높은 영역에 형성되고 비트 라인 구조물(395)에 의해 커버되지 않는 제3 패드(720) 부분도 함께 제거될 수 있다.
이에 따라, 당초 제2 개구(230)가 형성된 영역의 상부에는 제4 리세스(770)가 형성될 수 있으며, 제2 개구(230)의 바깥 영역에 형성된 비트 라인 구조물(395)의 하부에는 제4 패드(725)가 형성되어 제1 및 제2 패드들(700, 710)의 상면이 노출될 수 있다.
도 27을 참조하면, 비트 라인 구조물(395), 제1 매립 패턴(750), 제1 희생 패턴(780), 및 제1, 제2 및 제4 패드들(700, 710, 725) 상에 예를 들어, 원자층 증착(ALD) 공정을 통해 제2 캐핑막(790)을 증착한 후, 기판(100)을 가열함으로써 제1 희생 패턴(780)을 제거하여 제1 매립 패턴(750), 제2 캐핑막(790), 제1 및 제2 패드들(700, 710), 액티브 패턴(103) 및 소자 분리 패턴(112) 사이에 공기를 포함하는 제3 에어 스페이서(805)를 형성할 수 있다. 이때, 제3 에어 스페이서(805)는 도 14에 도시된 제1 에어 스페이서(800)에 비해 더 큰 부피를 가질 수 있다.
예시적인 실시예들에 있어서, 제3 에어 스페이서(805)는 제1 매립 패턴(750) 즉 도전성 콘택 플러그, 액티브 패턴(103), 소자 분리 패턴(112) 및 제2 캐핑 패턴(795)에 의해 둘러싸일 수 있다.
도 28을 참조하면, 도 15 내지 도 24를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여 상기 반도체 장치의 제조를 완성할 수 있다.
전술한 바와 같이, 제1 스페이서(730)가 예를 들어, 실리콘 산탄화물(SiOC)을 포함함에 따라 이를 애싱 공정을 통해 제거할 수 있으며, 이에 따라 상기 제거 공정 시 예를 들어, 실리콘 질화물을 포함하는 주변 구조물들에 영향을 주지 않을 수 있다. 따라서 제2 스페이서(740)뿐만 아니라 제1 스페이서(730)도 함께 제거함으로써, 제3 에어 스페이서(805)는 제1 에어 스페이서(800)에 비해 더 큰 부피를 가질 수 있으며, 제1 매립 패턴(750)과 제1 패드(700) 사이의 기생 커패시턴스 감소 효과를 배가시킬 수 있다.
100: 기판 112: 소자 분리 패턴
120: 게이트 절연 패턴
130, 255, 535: 제1 내지 제3 배리어 패턴
140, 150, 245, 265: 제1 내지 제4 도전 패턴
160: 게이트 마스크 170: 게이트 구조물
230, 440, 547, 747: 제1, 제2, 제6, 제8 개구
240, 260: 제3, 제4 도전막 250, 530: 제2, 제3 배리어 막
270: 제1 마스크 막 275: 제1, 제2 마스크
730, 740, 820, 830, 840, 490: 제1 내지 제6 스페이서
360, 630: 제1, 제2 식각 저지막 365: 제1 식각 저지 패턴
385, 795, 480: 제1 내지 제3 캐핑 패턴
395: 비트 라인 구조물
470: 하부 콘택 플러그 막 475, 549: 하부, 상부 콘택 플러그
500: 금속 실리사이드 패턴 540: 제2 금속막
545: 금속 패턴 640, 660: 하부, 상부 전극
650: 유전막 670: 커패시터
700, 710, 720, 725: 제1 내지 제4 패드
745, 770: 제3, 제4 리세스 750, 810: 제1 매립 패턴
760: 제1 매립 구조물 780: 제1 희생 패턴
790: 제2 캐핑막
800, 835, 805: 제1 내지 제3 에어 스페이서
850: 예비 스페이서 구조물 855: 스페이서 구조물

Claims (10)

  1. 기판 상에 형성되며, 제1 폭을 갖는 하부, 및 상기 제1 폭보다 작은 제2 폭을 갖는 상부를 포함하는 도전성 콘택 플러그;
    상기 도전성 콘택 플러그 상에 형성되며, 상기 기판의 상면에 수직한 수직 방향을 따라 적층된 도전 구조물 및 절연 구조물을 포함하는 비트 라인 구조물;
    상기 도전성 콘택 플러그 하부의 측벽에 상기 기판 상면에 평행한 수평 방향으로 순차적으로 적층된 제1 및 제2 스페이서들; 및
    상기 제1 및 제2 스페이서들 상에 형성되어 상기 도전성 콘택 플러그 상부의 측벽을 커버하는 캐핑 패턴을 포함하며,
    상기 제1 스페이서는 상기 도전성 콘택 플러그 하부의 측벽에 직접 접촉하며 공기를 포함하는 에어 스페이서인 반도체 장치.
  2. 제1항에 있어서, 상기 도전성 콘택 플러그는 불순물이 도핑된 폴리실리콘을 포함하는 반도체 장치.
  3. 제1항에 있어서, 상기 도전성 콘택 플러그 상부의 상기 제2 폭은 그 상부에 형성된 상기 비트 라인 구조물의 폭과 동일한 반도체 장치.
  4. 제1항에 있어서, 상기 기판 상에는 액티브 패턴 및 이의 측벽을 커버하는 소자 분리 패턴이 형성되며,
    상기 도전성 콘택 플러그는 상기 액티브 패턴의 중앙부 상면에 접촉하는 반도체 장치.
  5. 제4항에 있어서, 상기 액티브 패턴 및 상기 소자 분리 패턴 상에 형성되어 상기 도전성 콘택 플러그의 적어도 일부와 상기 수평 방향으로 오버랩되는 도전성 패드를 더 포함하는 반도체 장치.
  6. 제5항에 있어서, 상기 도전성 패드는 상기 제1 스페이서의 상부와 상기 수평 방향으로 오버랩되는 반도체 장치.
  7. 제5항에 있어서, 상기 도전성 패드의 저면은 상기 도전성 콘택 플러그 상부의 저면보다 낮은 반도체 장치.
  8. 기판 상에 형성되며, 제1 폭을 갖는 하부, 및 상기 제1 폭보다 작은 제2 폭을 갖는 상부를 포함하는 도전성 콘택 플러그;
    상기 도전성 콘택 플러그 상에 형성되며, 상기 기판의 상면에 수직한 수직 방향을 따라 적층된 도전 구조물 및 절연 구조물을 포함하는 비트 라인 구조물;
    상기 도전성 콘택 플러그 하부의 측벽에 직접 접촉하며, 공기를 포함하는 에어 스페이서; 및
    상기 에어 스페이서의 상단을 커버하는 캐핑 패턴을 포함하는 반도체 장치.
  9. 제8항에 있어서, 상기 기판 상에는 액티브 패턴 및 이의 측벽을 커버하는 소자 분리 패턴이 형성되며,
    상기 도전성 콘택 플러그는 상기 액티브 패턴의 중앙부 상면에 접촉하는 반도체 장치.
  10. 기판 상에 형성된 액티브 패턴;
    상기 기판 상에 형성되어 상기 액티브 패턴의 측벽을 커버하는 소자 분리 패턴;
    상기 기판의 상면에 평행한 제1 방향으로 연장되어 상기 액티브 패턴 및 상기 소자 분리 패턴의 상부에 매립된 게이트 구조물;
    상기 액티브 패턴 및 상기 소자 분리 패턴 상에 형성된 도전성 패드;
    상기 도전성 패드를 관통하여 상기 액티브 패턴의 중앙부 상면에 접촉하며, 제1 폭을 갖는 하부 및 상기 제1 폭보다 작은 제2 폭을 갖는 상부를 포함하는 도전성 콘택 플러그;
    상기 도전성 콘택 플러그 및 상기 도전성 패드 상에 상기 기판 상면에 평행하고 상기 제1 방향과 수직한 제2 방향으로 연장된 비트 라인 구조물;
    상기 도전성 콘택 플러그 하부의 측벽에 상기 기판 상면에 평행한 수평 방향으로 순차적으로 적층된 제1 및 제2 스페이서들;
    상기 제1 및 제2 스페이서들 상에 형성되어 상기 도전성 콘택 플러그 상부의 측벽을 커버하는 캐핑 패턴;
    상기 캐핑 패턴 상에 형성된 절연 패턴;
    상기 캐핑 패턴 및 상기 절연 패턴 상에 형성되어, 상기 비트 라인 구조물의 측벽에 형성된 스페이서 구조물;
    상기 도전성 패드 상에 형성된 콘택 플러그 구조물; 및
    상기 콘택 플러그 구조물 상에 형성된 커패시터를 포함하며,
    상기 제1 스페이서는 상기 도전성 콘택 플러그 하부의 측벽에 직접 접촉하며 공기를 포함하는 에어 스페이서인 반도체 장치.
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