KR20180018239A - 반도체 메모리 장치 - Google Patents
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Abstract
반도체 메모리 장치가 제공된다. 반도체 메모리 장치는 반도체 기판 상에서 제 1 방향으로 연장되는 워드 라인들, 상기 워드 라인들을 가로질러 상기 제 1 방향과 교차하는 제 2 방향으로 연장되는 비트 라인 구조체들, 평면적 관점에서, 상기 워드 라인들 사이 그리고 상기 비트 라인 구조체들 사이에 제공되는 콘택 패드 구조체들, 및 상기 비트 라인 구조체들과 상기 콘택 패드 구조체들 사이에 개재되는 스페이서 구조체를 포함하되, 상기 스페이서 구조체는
상기 비트 라인 구조체들의 일 측벽들을 따라 상기 제 2 방향으로 연장되는 제 1 에어 갭, 및 평면적 관점에서, 상기 콘택 패드 구조체들 각각을 둘러싸며, 상기 제 1 에어 갭과 연결되는 제 2 에어 갭을 포함할 수 있다.
Description
본 발명은 반도체 메모리 장치에 관한 것으로서, 보다 상세하게는 에어 갭을 갖는 스페이서 구조체를 포함하는 반도체 메모리 장치에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다.
일반적으로 반도체 소자는 수직적으로 적층된 패턴들과 이들을 전기적으로 접속시키기 위한 콘택 플러그들을 포함할 수 있다. 반도체 소자의 고집적화가 심화됨에 따라, 패턴들간의 간격 및/또는 패턴과 콘택 플러그간의 간격 등이 점점 감소되고 있다. 이로 인하여, 패턴들간 및/또는 패턴 및 콘택 플러그 간의 기생 정전용량이 증가될 수 있다. 상기 기생 정전용량은 동작 속도의 저하와 같은 반도체 소자의 성능 저하를 초래할 수 있다.
본원 발명이 해결하고자 하는 과제는 신뢰성 및 전기적 특성이 향상된 반도체 메모리 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 메모리 장치는 반도체 기판 상에서 제 1 방향으로 연장되는 워드 라인들; 상기 워드 라인들을 가로질러 상기 제 1 방향과 교차하는 제 2 방향으로 연장되는 비트 라인 구조체들; 평면적 관점에서, 상기 워드 라인들 사이 그리고 상기 비트 라인 구조체들 사이에 제공되는 콘택 패드 구조체들; 및 상기 비트 라인 구조체들과 상기 콘택 패드 구조체들 사이에 개재되는 스페이서 구조체를 포함하되, 상기 스페이서 구조체는:
상기 비트 라인 구조체들의 일 측벽들을 따라 상기 제 2 방향으로 연장되는 제 1 에어 갭; 및 평면적 관점에서, 상기 콘택 패드 구조체들 각각을 둘러싸며, 상기 제 1 에어 갭과 연결되는 제 2 에어 갭을 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 메모리 장치는 반도체 기판 내에서 제 1 방향으로 연장되는 워드 라인들; 상기 워드 라인들을 가로질러 상기 제 1 방향과 교차하는 제 2 방향으로 연장되는 비트 라인 구조체들; 평면적 관점에서, 상기 비트 라인 구조체들 사이 그리고 상기 워드 라인들 사이에 배치되는 콘택 패드 구조체들; 상기 워드 라인들 상에 배치되며, 평면적 관점에서, 상기 콘택 패드 구조체들 사이 그리고 상기 비트 라인 구조체들 사이에 배치되는 절연 패턴들; 및 상기 비트 라인 구조체들과 상기 콘택 패드 구조체들 사이에 배치되는 스페이서 구조체를 포함하되, 상기 스페이서 구조체는: 상기 비트 라인 구조체들과 상기 콘택 패드 구조체들 사이에서 상기 비트 라인 구조체들과 상기 절연 패턴들 사이로 연장되는 제 1 및 제 2 스페이서들; 상기 제 1 및 제 2 스페이서들 사이에 제공되어 상기 제 2 방향으로 연장되는 제 1 에어 갭; 및 상기 제 1 에어 갭으로부터 상기 절연 패턴들과 상기 콘택 패드 구조체들 사이로 상기 제 1 방향을 따라 연장되는 제 2 에어 갭을 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 메모리 장치는 반도체 기판 상에서 제 1 방향으로 연장되는 제 1 및 제 2 비트 라인 구조체들로서, 상기 제 1 및 제 2 비트 라인 구조체들 각각은 서로 대향하는 제 1 및 제 2 측벽들을 갖는 것; 상기 제 1 및 제 2 비트 라인 구조체들 사이에서, 상기 제 1 방향으로 서로 이격되어 배치되는 콘택 패드 구조체들; 상기 제 1 비트 라인 구조체의 상기 제 1 측벽을 따라 연장되는 제 1 에어 갭을 포함하는 제 1 스페이서 구조체; 상기 제 2 비트 라인 구조체의 상기 제 2 측벽을 따라 연장되는 제 2 에어 갭을 포함하는 제 2 스페이서 구조체; 및 상기 콘택 패드 구조체들을 둘러싸며, 상기 제 1 에어 갭과 상기 제 2 에어 갭을 연결하는 제 3 에어 갭을 포함하는 제 3 스페이서 구조체를 포함할 수 있다.
본 발명의 실시예들에 따르면 비트 라인 구조체들의 일측벽들을 따라 연장되는 제 1 희생 스페이서 및 랜딩 패드의 하부를 둘러싸며 제 1 희생 스페이서와 직접 접촉하는 제 2 희생 스페이서가 형성될 수 있다. 이에 따라, 비트 라인 구조체들과 콘택 패드 구조체들 사이에서 에어 갭을 형성할 때, 랜딩 패드들에 의해 가려진 제 1 희생 스페이서를 제거하는 것이 용이할 수 있다.
실시예들에 따르면, 비트 라인 구조체들의 측벽들을 따라 연장되며, 랜딩 패드의 하부를 둘러싸는 에어 갭이 형성되므로, 비트 라인 구조체들과 콘택 패드 구조체들 사이의 기생 캐패시턴스가 감소될 수 있다. 따라서, 반도체 메모리 장치의 신뢰성 및 전기적 특성이 보다 향상될 수 있다.
도 1a는 본 발명의 실시예들에 따른 반도체 메모리 장치의 평면도이다.
도 1b는 도 1a의 A-A' 선 및 B-B' 선을 따라 자른 단면을 나타낸다.
도 1c는 도 1a의 C-C' 선 및 D-D' 선을 따라 자른 단면을 나타낸다.
도 2a는 도 1a의 A 부분을 확대한 도면이며, 도 2b는 도 1b의 B 부분을 확대한 도면이다.
도 2c는 본 발명의 다양한 실시예들을 나타내는 도면으로서, 도 1b의 B 부분을 나타낸다.
도 3a 및 도 3b는 본 발명의 다양한 실시예들을 나타내는 도면들로서, 도 3a는 도 1a의 A 부분 나타내며, 도 3b는 도 1b의 B 부분을 나타낸다.
도 4a 내지 도 14a는 본 발명의 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 평면도들이다.
도 4b 내지 도 14b는 발명의 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 4a 내지 도 14a의 A-A' 선 및 B-B' 선을 따라 자른 단면들을 나타낸다.
도 4c 내지 도 14c는 발명의 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 4a 내지 도 14a의 C-C' 선 및 D-D' 선을 따라 자른 단면들을 나타낸다.
도 1b는 도 1a의 A-A' 선 및 B-B' 선을 따라 자른 단면을 나타낸다.
도 1c는 도 1a의 C-C' 선 및 D-D' 선을 따라 자른 단면을 나타낸다.
도 2a는 도 1a의 A 부분을 확대한 도면이며, 도 2b는 도 1b의 B 부분을 확대한 도면이다.
도 2c는 본 발명의 다양한 실시예들을 나타내는 도면으로서, 도 1b의 B 부분을 나타낸다.
도 3a 및 도 3b는 본 발명의 다양한 실시예들을 나타내는 도면들로서, 도 3a는 도 1a의 A 부분 나타내며, 도 3b는 도 1b의 B 부분을 나타낸다.
도 4a 내지 도 14a는 본 발명의 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 평면도들이다.
도 4b 내지 도 14b는 발명의 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 4a 내지 도 14a의 A-A' 선 및 B-B' 선을 따라 자른 단면들을 나타낸다.
도 4c 내지 도 14c는 발명의 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 4a 내지 도 14a의 C-C' 선 및 D-D' 선을 따라 자른 단면들을 나타낸다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 메모리 장치에 대해 상세히 설명한다.
도 1a는 본 발명의 실시예들에 따른 반도체 메모리 장치의 평면도이다. 도 1b는 도 1a의 A-A' 선 및 B-B' 선을 따라 자른 단면을 나타내며, 도 1c는 도 1a의 C-C' 선 및 D-D' 선을 따라 자른 단면을 나타낸다.
도 2a는 도 1a의 A 부분을 확대한 도면이며, 도 2b는 도 1b의 B 부분을 확대한 도면이다. 도 2c는 본 발명의 다양한 실시예들을 나타내는 도면으로서, 도 1a의 b 부분을 나타낸다.
도 3a 및 도 3b는 본 발명의 다양한 실시예들을 나타내는 도면들로서, 도 3a는 도 1a의 A 부분 나타내며, 도 3b는 도 1b의 B 부분을 나타낸다.
도 1a, 도 1b, 및 도 1c를 참조하면, 반도체 기판(100) 내에 활성부들(ACT)을 정의하는 소자 분리막(101)이 배치될 수 있다. 반도체 기판(100)은 실리콘 기판, 게르마늄 기판, 및/또는 실리콘-게르마늄 기판 등일 수 있다.
일 예에 따르면, 활성부들(ACT)은 장방형(또는 바 형태)를 가지며, 제 1 방향(D1) 및 제1 방향(D1)을 가로지르는 (예로 제1 방향(D1)과 수직한) 제 2 방향(D2)을 따라 2차원적으로 배열될 수 있다. 활성부들((ACT) 은 평면적 관점에서 지그재그 형태로 배열될 수 있으며, 제 1 방향(D1) 및 제 2 방향(D2)에 대해 사선 방향에서 장축을 가질 수 있다.
워드 라인들(WL)이 반도체 기판(100) 내에 배치될 수 있으며, 평면적 관점에서 제 1 방향(D1)으로 연장되어 활성부들(ACT) 및 소자 분리막(101)을 가로지를 수 있다.
워드 라인들(WL)과 반도체 기판(100) 사이에 게이트 절연막(103)이 개재될 수 있으며, 워드 라인들(WL)의 상면들은 반도체 기판(100)의 상면보다 아래에 위치할 수 있으며, 워드 라인들(WL) 상에 게이트 하드 마스크 패턴(105)이 배치될 수 있다.
워드 라인들(WL) 양측의 활성부들(ACT) 각각에 제 1 및 제 2 불순물 영역들(1a, 1b)이 형성될 수 있다. 제 1 및 제 2 불순물 영역들(1a, 1b)의 하면은 활성부들(ACT) 의 상면으로부터 소정 깊이에 위치할 수 있다. 제 1 불순물 영역(1a)은 워드 라인들(WL) 사이에서 활성부들(ACT) 각각 내에 배치되며, 제 2 불순물 영역들(1b)은 제 1 불순물 영역(1a)과 이격되어 활성부들(ACT)의 각각의 끝단 부분들(end portions)에 배치될 수 있다. 제 1 및 제 2 불순물 영역들(1a, 1b)은 반도체 기판(100)과 반대의 도전형을 갖는 도펀트들로 도핑될 수 있다.
실시예들에 따르면, 비트 라인 구조체들(BLS)은 반도체 기판(100) 상에서 워드 라인들(WL)을 가로질러 제 2 방향(D2)으로 연장될 수 있다. 비트 라인 구조체들(BLS)은 각각 제 1 불순물 영역들(1a) 상에 비치될 수 있다. 일 예에 따르면, 비트 라인 구조체들(BLS)은 차례로 적층된 폴리실리콘 패턴(121), 실리사이드 패턴(122), 금속 패턴(123), 및 하드 마스크 패턴(125)을 포함할 수 있다. 폴리실리콘 패턴과 반도체 기판(100) 사이에 층간 절연막(110)이 개재될 수 있으며, 폴리실리콘 패턴의 일부분(이하, 비트라인 콘택 패턴(DC))은 제 1 불순물 영역들(1a)과 접촉할 수 있다. 비트라인 콘택 패턴(DC)의 하면은 반도체 기판(100)의 상면보다 아래에 위치할 수 있으며, 워드 라인들(WL)의 상면들 보다 위에 위치할 수 있다. 일 예에서, 비트라인 콘택 패턴(DC)은 반도체 기판(100) 내에 형성되어 제 1 불순물 영역들을 노출시키는 리세스 영역(111) 내에 국소적으로 배치될 수 있다. 리세스 영역(111)은 타원 형태를 가질 수 있으며, 리세스 영역(111)의 최소 폭은 비트 라인 구조체들(BLS)의 각각의 폭보다 큰 폭을 가질 수 있다.
비트라인 콘택 스페이서(DCP)가 비트라인 콘택 패턴(DC)이 형성된 리세스 영역(111)을 채울 수 있다. 일 예에서, 비트라인 콘택 스페이서(DCP)는 비트라인 콘택 패턴(DC)의 양측벽들을 덮을 수 있다. 다른 예로, 비트라인 콘택 스페이서(DCP)는 리세스 영역(111) 내에 서 비트라인 콘택 패턴(DC)을 둘러쌀 수 있다. 비트라인 콘택 스페이서(DCP)는 층간 절연막(110)에 대해 식각 선택성을 갖는 절연물질로 형성될 수 있다. 예를 들어, 비트라인 콘택 스페이서(DCP)는 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산질화막을 포함할 수 있으며, 다층막으로 이루어질 수 있다. 일 예에서, 비트라인 콘택 스페이서(DCP)의 상면은 층간 절연막(110)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다.
실시예들에 따르면, 절연 패턴들(143)이 비트 라인 구조체들(BLS) 사이에서 제 2 방향(D2)으로 이격되어 층간 절연막(110) 상에 배치될 수 있다. 절연 패턴들(143)은, 평면적 관점에서, 워드 라인들(WL)과 중첩될 수 있으며, 비트 라인 구조체들(BLS)의 상면들과 동일한 레벨에 상면을 가질 수 있다. 실시예들에서, 절연 패턴들(143)은 층간 절연막(110)에 대해 식각 선택성을 갖는 절연 물질로 이루어질 수 있다.
실시예들에 따르면, 비트 라인 구조체들(BLS) 사이에서 제 2 불순물 영역들(1b) 각각에 접속되는 콘택 패드 구조체들(CPS)이 배치될 수 있다. 콘택 패드 구조체들(CPS) 각각은, 평면적 관점에서, 워드 라인들(WL) 사이 그리고 비트 라인 구조체들(BLS) 사이에 각각 배치될 수 있다. 콘택 패드 구조체들(CPS) 각각은 제 1 방향(D1)으로 인접하는 비트 라인 구조체들(BLS)과 제 2 방향(D2)으로 인접하는 절연 패턴들(143)에 의해 정의되는 공간을 채울 수 있다.
콘택 패드 구조체들(CPS)의 상면들은 비트 라인 구조체들(BLS)의 상면들보다 위에 위치할 수 있으며, 콘택 패드 구조체들(CPS)의 일 부분들은, 평면적 관점에서, 비트 라인 구조체들(BLS)의 일 부분들과 중첩될 수 있다. 실시예들에서, 콘택 패드 구조체들(CPS)의 상부 폭은 비트 라인 구조체들(BLS) 간의 거리 또는 비트 라인 구조체들(BLS)의 폭보다 클 수 있다.
실시예들에서, 콘택 패드 구조체들(CPS) 각각은, 제 2 불순물 영역(1b)과 접촉하는 콘택 도전 패턴(153), 콘택 실리사이드 패턴(155), 및 랜딩 패드(LP)를 포함할 수 있다.
콘택 도전 패턴(153)은 예를 들어, 불순물이 도핑된 폴리실리콘막으로 이루어질 수 있으며, 층간 절연막(110)을 관통하여 제 2 불순물 영역들(1b)과 직접 접촉할 수 있다. 일 예에서, 콘택 도전 패턴(153)은 반도체 기판(100)의 상면보다 아래에 위치할 수 있으며, 비트라인 콘택 패턴(DC)의 하면보다 위에 위치할 수 있다. 또한, 콘택 도전 패턴(153)은 비트라인 콘택 스페이서(DCP)에 의해 비트라인 콘택 패턴(DC)과 절연될 수 있다. 콘택 도전 패턴(153)의 상면은 비트 라인 구조체(BLS)의 금속 패턴(123)의 상면보다 아래에 위치할 수 있다.
콘택 실리사이드 패턴(155)은 콘택 도전 패턴(153)의 상면을 덮으며, 예를 들어, 티타늄실리사이드, 코발트 실리사이드, 니켈 실리사이드, 텅스텐 실리사이드, 백금 실리사이드 또는 몰리브덴 실리사이드를 포함할 수 있다. 다른 예에서, 콘택 실리사이드 패턴(155)은 생략될 수도 있다.
랜딩 패드(LP)의 상면은 비트 라인 구조체들(BLS)의 상면들보다 위에 위치할 수 있으며, 랜딩 패드(LP)의 하면은 비트 라인 구조체들(BLS)은 상면들보다 아래에 위치할 수 있다. 일 예로, 랜딩 패드(LP)의 하면은 비트 라인 구조체들(BLS)의 금속 패턴(123)의 상면보다 아래에 위치할 수 있다.
랜딩 패드(LP)는 콘택 실리사이드 패턴(155) 및 콘택 도전 패턴(153)을 통해 제 2 불순물 영역들(1b) 각각과 전기적으로 연결될 수 있다. 랜딩 패드(LP)는 차례로 적층된 금속 배리어막 패턴(157) 및 패드 금속 패턴(159)을 포함할 수 있다.
실시예들에 따르면, 랜딩 패드(LP)는 비트 라인 구조체들(BLS) 사이와 절연 패턴들(143) 사이에 채워지는 하부(lower portion)와 하부에서 비트 라인 구조체들(BLS)의 일부분들 상으로 연장된 상부(upper portion)를 포함할 수 있다. 즉, 랜딩 패드(LP)의 상부는 평면적 관점에서 비트 라인 구조체들(BLS)의 일부분과 중첩될 수 있다. 다시 말해, 랜딩 패드(LP)의 상부 폭은 비트 라인 구조체들(BLS) 간의 거리 또는 비트 라인 구조체들(BLS)의 폭보다 클 수 있다. 이와 같이, 랜딩 패드(LP)의 상부가 비트 라인 구조체들(BLS) 상으로 연장되므로, 랜딩 패드(LP)의 상면의 면적이 증가될 수 있다.
실시예들에 따르면, 랜딩 패드(LP)의 상부는 평면적 관점에서, 장축과 단축을 갖는 타원 형태를 가질 수 있으며, 랜딩 패드(LP)의 상부는 제 1 방향(D1) 및 제 2 방향(D2)에 대해 사선 방향에서 장축을 가질 수 있다. 실시예들에 따르면, 랜딩 패드(LP)의 상부는 둥근 마름모꼴, 둥근 사다리꼴, 또는 둥근 사각형을 가질 수 있다.
실시예들에 따르면, 스페이서 구조체(SS)가 비트 라인 구조체들(BLS)과 콘택 패드 구조체들(CPS) 사이에 개재될 수 있다. 스페이서 구조체는 비트 라인 구조체들(BLS)의 일 측벽들을 따라 제 2 방향(D2)으로 연장되는 제 1 에어 갭(AG1) 및 평면적 관점에서, 상기 콘택 패드 구조체들(CPS) 각각의 일부분을 둘러싸는 링 형태를 가지며, 상기 제 1 에어 갭(AG1)과 연결되는 제 2 에어 갭(AG2)을 포함할 수 있다.
일 예로, 스페이서 구조체(SS)는 제 1 에어 갭(AG1)을 정의하는 제 1 및 제 2 스페이서들(131, 135) 및 비트 라인 구조체들(BLS) 사이에서 콘택 패드 구조체들(CPS)의 일부분들을 감싸며, 제 1 에어 갭(AG1)과 연결되는 제 2 에어 갭(AG2)을 정의하는 제 3 스페이서(139)를 포함할 수 있다.
보다 상세하게, 도 2a 및 도 2b를 참조하면, 제 1 및 제 2 스페이서들(131, 135)은 층간 절연막(110) 상에서 비트 라인 구조체들(BLS)의 양 측벽들을 따라 제 2 방향(D2)으로 연장될 수 있다. 제 1 및 제 2 스페이서들(131, 135)은 비트 라인 구조체들(BLS)과 콘택 패드 구조체들(CPS) 사이에서 비트 라인 구조체들(BLS)과 절연 패턴들(143) 사이로 제 2 방향(D2)을 따라 연장될 수 있다. 제 1 및 제 2 스페이서들(131, 135)은 층간 절연막(110)에 대해 식각 선택성을 갖는 절연 물질을 포함할 수 있다.
제 1 스페이서(131)는 비트 라인 구조체들(BLS)의 측벽들과 접촉할 수 있으며, 제 2 스페이서(135)는 제1스페이서와 이격되어 제 1 스페이서(131)와 제 2 스페이서(135) 사이에 제 1 에어 갭(AG1)을 정의할 수 있다. 일 예에서, 제 1 스페이서(131)는 비트라인 콘택 패턴(DC)의 측벽들로 연장될 수 있으며, 제 2 스페이서(135)는 비트라인 콘택 스페이서(DCP)의 상면 및 층간 절연막(110) 상에 배치될 수 있다.
실시예들에 따르면, 제 2 스페이서(135)는 콘택 패드 구조체들(CPS)과 인접한 제 1 부분들(135a) 및 절연 패턴들(143)과 인접한 제 2 부분들(135b)을 포함할 수 있다. 여기서, 제 1 부분들(135a)의 높이는 제 2 부분들(135b)은 높이보다 작을 수 있다. 다시 말해, 제 1 부분들(135a)의 상면들이 제 2 부분들(135b)의 상면들 아래에 위치할 수 있다. 또한, 제 2 스페이서(135)의 제 1 부분들(135a)의 상면들은 콘택 도전 패턴(153)의 상면보다 위에 위치할 수 있다.
제 3 스페이서(139)는 제 2 스페이서(135)의 제 1 부분들(135a) 상에서 랜딩 패드(LP)의 하부를 둘러쌀 수 있다. 즉, 제 3 스페이서(139)는, 평면적 관점에서, 링 형태를 가질 수 있으며, 제 3 스페이서(139)의 일 부분은 랜딩 패드(LP)의 상부 아래에 위치할 수 있다. 즉, 제 3 스페이서(139)의 일 부분이 평면적 관점에서, 랜딩 패드(LP)의 상부와 중첩될 수 있다.
보다 상세하게, 평면적으로 링 형상을 갖는 제 3 스페이서(139)는, 랜딩 패드(LP) 아래에 위치하는 제 1 부분 및 랜딩 패드들(LP) 사이에 위치하는 제 2 부분을 포함할 수 있다. 여기서, 제 2 부분의 높이가 제 1 부분의 높이보다 작을 수 있다.
실시예들에서, 제 1 에어 갭(AG1)의 일부 및 제 2 에어 갭(AG2)의 일부는, 평면적 관점에서, 랜딩 패드(LP)와 중첩될 수 있다.
일 예에서, 제 2 에어 갭(AG2)은 제 1 스페이서(131)와 제 3 스페이서(139) 사이, 그리고 절연 패턴들(143)과 제 3 스페이서(139) 사이에 정의될 수 있다. 다른 예로, 제 2 에어 갭(AG2)은, 도 3a 및 도 3b 에 도시된 바와 같이, 제 1 스페이서(131)와 콘택 패드 구조체(CPS) 사이, 그리고 절연 패턴들(143)과 콘택 패드 구조체(CPS) 사이에 정의될 수 있다.
보다 상세하게, 도 2a 및 도 2b를 참조하면, 제 2 에어 갭(AG2)은, 제 3 스페이서(139)와 유사하게, 평면적 관점에서 링 형태를 가지며, 랜딩 패드(LP)의 하부를 둘러쌀 수 있다. 제 2 에어 갭(AG2)은 비트 라인 구조체들(BLS)과 콘택 패드 구조체들(CPS) 사이에서 제 1 에어 갭(AG1)과 연결될 수 있다. 또한, 제 2 에어 갭(AG2)은 제 1 에어 갭(AG1)으로부터 절연 패턴들(143)과 콘택 패드 구조체들(CPS) 사이로 제 1 방향(D1)을 따라 연장될 수 있다. 즉, 제 1 에어 갭(AG1)과 제 2 에어 갭(AG2)은 서로 연결된 하나의 빈 공간일 수 있다. 나아가, 제 2 에어 갭(AG2)이 콘택 패드 구조체들(CPS)과 절연 패턴들(143) 사이로 제 1 방향(D1)을 따라 연장되므로, 나란하게 제 2 방향(D2)으로 연장되는 제 1 에어 갭들(AG1)을 연결할 수 있다. 다시 말해, 인접하는 비트 라인 구조체들(BLS) 사이에서 제 1 에어 갭들(AG1) 및 제 2 에어 갭(AG2)이 서로 연결되어 하나의 빈 공간을 이룰 수 있다.
실시예들에서, 제 1 에어 갭(AG1)은 제 1 및 제 2 스페이서들(131, 135) 간의 거리에 의해 정의되는 제 1 폭을 가질 수 있으며, 제 2 에어 갭(AG2)은 제 1 스페이서(131)와 제 3 스페이서(139) 간의 거리 (또는 절연 패턴과 제 3 스페이서(139) 간의 거리)에 의해 정의되는 제 2 폭을 가질 수 있다. 여기서, 제 1 폭은 제 2 폭과 같거나 클 수 있다.
나아가, 제 1 에어 갭(AG1)은 콘택 패드 구조체들(CPS)과 인접하는 제 1 영역들 및 절연 패턴들(143)과 인접한 제 2 영역들을 포함할 수 있으며, 제 1 에어 갭(AG1)의 높이는 제 1 영역들에서보다 제 2 영역들에서 클 수 있다.
실시예들에 따르면, 패드 절연 패턴(LPI)이 랜딩 패드들(LP)의 상부들 사이를 채울 수 있다. 패드 절연 패턴(LPI)은 라운드진 하면을 가질 수 있으며, 패드 절연 패턴(LPI)의 하면에 의해 제 2 에어 갭(AG2)이 닫혀질 수 있다. 패드 절연 패턴(LPI)의 상면은 랜딩 패드들(LP)의 상면들과 공면을 이룰 수 있다.
패드 절연 패턴(LPI)은 차례로 적층된 제 1 캡핑 절연막(161) 및 제 2 캡핑 절연막(163)을 포함할 수 있다. 제 1 캡핑 절연막(161)은 실질적으로 균일한 두께를 갖질 수 있으며, 제 2 캡핑 절연막(163)은 랜딩 패드들(LP) 사이를 채울 수 있다. 제 1 캡핑 절연막은 랜딩 패드들(LP) 및 비트 라인 구조체들(BLS)의 하드 마스크 패턴들(125)과 직접 접촉할 수 있다. 또한, 제 1 캡핑 절연막(161)은 절연 패턴들(143)의 상면을 덮을 수 있으며, 제 2 스페이서(135)의 제 2 부분들(135b) 및 제 3 스페이서(139)의 일부분과 직접 접촉할 수 있다. 제 1 및 제 2 캡핑 절연막들(161, 163)은 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산질화막을 포함할 수 있다.
실시예들에 따르면, 데이터 저장 패턴들(DSP)이 콘택 패드 구조체들(CPS) 상에 각각 배치될 수 있다. 데이터 저장 패턴들(DSP)은 콘택 패드 구조체들(CPS)을 통해 제 2 불순물 영역들(1b)과 각각 전기적으로 연결될 수 있다. 데이터 저장 패턴들(DSP)의 각각은 콘택 패드 구조체들(CPS)의 랜딩 패드들(LP)의 각각과 어긋나게 배치될 수 있으며, 랜딩 패드들(LP)의 각각의 일부분과 접촉할 수 있다. 일 예에서, 데이터 저장 패턴들(DSP)은, 평면적 관점에서, 벌집(honeycomb) 형태 또는 지그재그(zigzag) 형상으로 배치될 수 있다.
일 예에 따르면, 데이터 저장 패턴들(DSP)은 캐패시터일 수 있으며, 하부 및 상부 전극들 이들 사이에 개재되는 유전막을 포함할 수 있다. 이와 달리, 데이터 저장 패턴들(DSP)은 메모리 요소에 인가되는 전기적 펄스에 의해 두 가지 저항 상태로 스위칭될 수 있는 가변 저항 패턴일 수 있다. 예를 들어, 데이터 저장 패턴들(DSP)은 전류량에 따라 결정 상태가 변화하는 상변화 물질(phase-change material), 페로브스카이트(perovskite) 화합물들, 전이 금속 산화물(transition metal oxide), 자성체 물질(magnetic materials), 강자성(ferromagnetic) 물질들 또는 반강자성(antiferromagnetic) 물질들을 포함할 수 있다.
도 2c에 도시된 실시예에 따르면, 도 1a, 도 1b, 및 도 1c를 참조하여 설명된 반도체 메모리 장치에서, 제 1 에어 갭(AG1)이 비트라인 콘택 패턴(DC)의 측벽들을 따라 수직하게 연장될 수도 있다.
도 3a 및 도 3b에 도시된 실시예들을 참조하면, 도 1a, 도 1b, 및 도 1c를 참조하여 설명된 반도체 메모리 장치에서, 제 3 스페이서(139)가 생략될 수 있다. 이에 따라, 제 2 에어 갭(AG2)은 제 1 스페이서(131)와 콘택 패드 구조체(CPS) 사이에서 절연 패턴과 콘택 패드 구조체(CPS) 사이에 제공될 수도 있다.
도 4a 내지 도 14a는 본 발명의 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 평면도들이다. 도 4b 내지 도 14b는 도 4a 내지 도 14a의 A-A' 선 및 B-B' 선을 따라 자른 단면들을 나타낸다. 도 4c 내지 도 14c는 도 4a 내지 도 14a의 C-C' 선 및 D-D' 선을 따라 자른 단면들을 나타낸다.
도 4a, 도 4b, 및 도 4c를 참조하면, 반도체 기판(100)에 활성부들(ACT)을 정의하는 소자 분리막(101)이 형성될 수 있다. 일 예에 따르면, 활성부들(ACT)은 장방형(또는 바(bar) 형태)를 가지며, 제 1 방향(D1) 및 제 2 방향(D2)을 따라 2차원적으로 배열될 수 있다. 활성부들(ACT)은 평면적 관점에서 지그재그 형태로 배열될 수 있으며, 제 1 방향(D1) 및 제 2 방향(D2)에 대해 사선 방향을 따라 장축을 가질 수 있다.
반도체 기판(100) 상에 제 1 방향(D1)으로 연장되는 복수 개의 워드 라인들(WL)이 배치될 수 있다. 상세하게, 활성부들(ACT) 및 소자 분리막(101)을 패터닝하여 제 1 방향(D1)으로 연장되는 게이트 리세스 영역들(102)이 형성될 수 있으며, 게이트 리세스 영역들(102) 내에 게이트 절연막(103)을 개재하여 워드 라인들(WL)이 형성될 수 있다. 게이트 리세스 영역들(102)의 하면들은 소자 분리막(101)의 하면보다 위에 위치할 수 있다. 워드 라인들(WL)의 상면들은 소자 분리막(101)의 상면보다 아래에 위치할 수 있다. 게이트 하드 마스크 패턴들(105)이 워드 라인들(WL)이 형성된 게이트 리세스 영역들(102) 내에 형성될 수 있다.
워드 라인들(WL)을 형성한 후, 워드 라인들(WL) 양측의 활성부들(ACT) 내에 제 1 및 제 2 불순물 영역들(1a, 1b)이 형성될 수 있다. 제 1 및 제 2 불순물 영역들(1a, 1b)은 이온주입 공정을 수행하여 형성될 수 있으며, 활성부(ACT)와 반대의 도전형을 가질 수 있다.
계속해서, 반도체 기판(100)의 전면에 층간 절연막(110)이 형성될 수 있다. 층간 절연막(110)은 단일막 또는 복수 개의 절연막들을 포함할 수 있다. 층간 절연막(110)은, 예를 들어, 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산화질화막을 포함할 수 있다.
실시예들에 따르면, 반도체 기판(100) 및 층간 절연막(110)을 패터닝하여 제 1 불순물 영역들(1a)을 각각 노출시키는 리세스 영역들(111)이 형성될 수 있다. 일 예에서, 리세스 영역들(111)은 제 2 방향(D2)으로 장축을 갖는 타원 형태를 가질 수 있다. 또한, 리세스 영역들(111)은, 평면적 관점에서, 지그재그 형태 또는 벌집(honeycomb) 형태로 배열될 수 있다.
일 예에 따르면, 리세스 영역들(111)을 형성하기 위한 이방성 식각 공정시 제 1 불순물 영역들(1a)과 인접한 소자 분리막(101) 및 게이트 하드 마스크 패턴들(105)의 일부가 함께 식각될 수 있다. 또한, 리세스 영역들(111)의 하면들은 제 1 불순물 영역들(1a)의 하면보다 위에 위치할 수 있으며, 소자 분리막(101) 및 게이트 하드 마스크 패턴(105)의 일부분들이 리세스 영역(111)에 노출될 수 있다.
도 5a, 도 5b, 및 도 5c를 참조하면, 리세스 영역들(111)을 갖는 층간 절연막(110) 상에 제 2 방향(D2)으로 연장되는 비트 라인 구조체들(BLS)이 형성될 수 있다.
비트 라인 구조체들(BLS)을 형성하는 것은, 층간 절연막(110) 상에 리세스 영역들(111)을 채우는 제 1 도전막을 형성하는 것, 제 1 도전막 상에 제 2 도전막을 형성하는 것, 제 2 도전막 상에 하드 마스크막을 형성하는 것, 하드 마스크막 상에 비트라인 마스크 패턴을 형성하는 것, 및 비트라인 마스크 패턴을 이용하여 제 1 도전막, 제 2 도전막, 및 하드 마스크막을 차례로 식각하는 것을 포함할 수 있다. 이 후 비트라인 마스크 패턴이 제거될 수 있다. 여기서, 제 1 도전막은 불순물이 도핑된 반도체막(예를 들어, 도핑된 폴리 실리콘막)으로 형성될 수 있으며, 제 2 도전막은 텅스텐막, 알루미늄막, 티타늄막 또는 탄탈륨막과 같은 금속막으로 형성될 수 있다. 나아가, 제 1 도전막과 제 2 도전막 사이에 금속 실리사이드막이 형성될 수 있다.
이와 같이 비트 라인 구조체들(BLS)을 형성함에 따라, 비트 라인 구조체들(BLS)은 차례로 적층된 폴리실리콘 패턴(121), 실리사이드 패턴(122), 금속 패턴(123), 및 하드 마스크 패턴(125)을 포함할 수 있다 여기서, 폴리실리콘 패턴(121)의 일 부분이 리세스 영역들(111) 내에 국소적으로 형성될 수 있으며, 제 1 불순물 영역(1a)과 직접 접촉하는 비트라인 콘택 패턴(DC)을 구성할 수 있다. 또한, 폴리실리콘 패턴(121) 측벽들은 리세스 영역들(111)의 측벽들과 이격될 수 있다.
도 6a, 도 6b, 및 도 6c를 참조하면, 비트 라인 구조체들(BLS)의 측벽들 상에 제 1 스페이서(131) 및 제 1 희생 스페이서(133)가 차례로 형성될 수 있다.
보다 상세하게, 제 1 스페이서(131)를 형성하는 것은, 리세스 영역들(111)을 채우며 비트 라인 구조체들(BLS)을 컨포말하게 덮는 스페이서막을 증착하는 것, 및 스페이서막을 이방성 식각하는 것을 포함할 수 있다. 여기서, 스페이서막은 차례로 적층된 제 1 질화막, 산화막, 및 제 2 질화막을 포함할 수 있다. 스페이서막을 이방성 식각할 때, 산화막이 식각 정지막으로 이용될 수 있으며, 산화막 및 제 2 질화막이 리세스 영역들(111) 내에 국소적으로 잔류하여, 비트 라인 콘택 스페이서(DCP)가 형성될 수 있다. 제1 질화막은 리세스 영역들(111) 내 및 비트 라인 구조체들(BLS)의 측벽들 상에 남아 제1 스페이서(131)을 형성할 수 있다, 제 1 스페이서(131)는 리세스 영역들(111) 내의 하부 부분 및 비트 라인 구조체들(BLS)의 측벽들을 덮는 상부 부분을 포함할 수 있다. 제1 스페이서(131)의 하부 부분은 비트 라인 콘택 스페이서(DCP)를 구성할 수 있다. 스페이서(131)는 비트 라인 구조체들(BLS)의 양측벽들을 따라 제 2 방향(D2)으로 연장될 수 있다. 일 예에 따르면, 제 1 스페이서(131)는 비트 라인 구조체들(BLS)의 양측벽들을 따라 제 2 방향(D2)으로 연장될 수 있으며, 리세스 영역들(111)을 채울 수 있다.
제 1 스페이서(131)를 형성한 후 결과물 전면을 컨포말하게 덮는 제 1 희생막이 형성될 수 있으며, 제 1 희생막을 이방성 식각하여 비트 라인 구조체들(BLS)의 양측벽들 상에 제 1 희생 스페이서(133)가 형성될 수 있다. 제 1 희생 스페이서(133)는 제 1 스페이서(131)에 대해 식각 선택성을 갖는 절연 물질로 형성될 수 있으며, 예를 들어, 실리콘 산화막으로 형성될 수 있다. 제 1 희생 스페이서(133)는 제 1 스페이서(131) 상에서 비트 라인 구조체들(BLS)의 양측벽들을 따라 제 2 방향(D2)으로 연장될 수 있다.
계속해서, 제 1 희생 스페이서(133)를 형성한 후, 비트 라인 구조체들(BLS), 제 1 희생 스페이서(133), 및 층간 절연막(110)의 표면을 컨포말하게 덮는 제 2 스페이서막(134)이 형성될 수 있다. 제 2 스페이서막(134)은 제 1 희생 스페이서(133) 및 층간 절연막(110)에 대해 식각 선택성을 갖는 절연물질로 형성될 수 있으며, 예를 들어, 실리콘 질화막, 실리콘 산질화막으로 형성될 수 있다.
도 7a, 도 7b, 및 도 7c를 참조하면, 비트 라인 구조체들(BLS) 사이에 제 2 방향(D2)을 따라 번갈아 배치되는 희생 패턴들(141) 및 절연 패턴들(143)이 형성될 수 있다. 실시예들에서, 절연 패턴들(143)은 워드 라인들(WL) 상에 형성될 수 있으며, 희생 패턴들(141)은 제 2 불순물 영역들(1b) 상에 형성될 수 있다.
일 예에 따르면, 희생 패턴들(141) 및 절연 패턴들(143)을 형성하는 것은, 제 2 스페이서막(134) 상에 비트 라인 구조체들(BLS)의 사이를 채우는 희생막을 형성하는 것, 희생막 상에 워드 라인들(WL)과 나란하게 제 1 방향(D1)으로 연장되는 마스크 패턴들(미도시)을 형성하는 것, 비트 라인 구조체들(BLS) 및 마스크 패턴을 식각 마스크로 이용하여 희생막을 이방성 식각함으로써, 워드 라인들(WL)의 상의 제2 스페이서막(134)을 노출시키는 희생 패턴들(141)을 형성하는 것, 및 희생 패턴들(141) 사이와 비트 라인 구조체들(BLS) 사이를 채우는 절연막을 형성하는 것, 및 절연막을 평탄화하여 마스크 패턴들의 상면들을 노출시키는 것을 포함할 수 있다.
희생 패턴들(141)은 평면적 관점에서, 제 2 방향(D2)으로 서로 이격되어 배치되며, 워드 라인들(WL) 사이에 각각 배치될 수 있다. 희생 패턴들(141)은 제 2 스페이서막(134)에 대하여 식각 선택성을 갖는 물질로 형성될 수 있다. 예를 들어, 희생 패턴들(141)은 스핀 온 하드마스크(spin-on-hard mask, SOH) 물질(ex, SOH 실리콘 산화물)로 형성될 수 있다. 희생 패턴들(141)을 형성하는 동안 마스크 패턴들 사이의 비트 라인 구조체들(BLS)의 상면들이 식각될 수도 있다.
절연 패턴들(143)은 희생 패턴들(141)과 비트 라인 구조체들(BLS)에 의해 정의되는 빈 공간을 채울 수 있으며, 평면적 관점에서 워드 라인들(WL)과 중첩될 수 있다. 절연 패턴들(143)은 희생 패턴들(141)에 대해 식각 선택성을 갖는 절연 물질로 형성될 수 있으며, 예를 들어, 실리콘 산화물, 실리콘 질화물 및/또는 실리콘 산질화물로 형성될 수 있다.
도 8a, 도 8b, 및 도 8c를 참조하면, 절연 패턴들(143)을 형성한 후, 절연 패턴들(143) 및 제 2 스페이서막(134)에 대해 식각 선택성을 갖는 식각 레서피를 이용하여 희생 패턴들(141)이 제거될 수 있다. 이에 따라, 비트 라인 구조체들(BLS)과 절연 패턴들(143)에 의해 콘택 영역이 정의될 수 있으며, 제 2 스페이서막(134)의 일부분들이 노출될 수 있다
계속해서, 절연 패턴들(143) 및 비트 라인 구조체들(BLS)을 식각 마스크로 이용하여 콘택 영역에 노출된 제 2 스페이서막(134)의 일부, 층간 절연막(110)의 일부, 반도체 기판(100)의 일부 및 소자 분리막(101)의 일부를 이방성 식각하여 제 2 불순물 영역들(1b)을 노출시키는 콘택 홀들(145)이 형성될 수 있다. 콘택 홀들(145)을 형성함에 따라, 비트 라인 구조체들(BLS)의 양측벽들에 제 2 스페이서(135)가 형성될 수 있다.
콘택 홀들(145)을 형성시 반도체 기판(100)의 일부 및 소자 분리막(101)의 일부가 식각될 수 있다. 콘택 홀들(145)의 하면들은 반도체 기판(100)의 상면 아래에 위치할 수 있으며, 콘택 홀들(145)은 리세스 영역들(111) 내의 비트라인 콘택 스페이서(DCP)의 일부분을 노출시킬 수 있다.
도 9a, 도 9b, 및 도 9c를 참조하면, 콘택 홀들(145)의 일부분들을 채우는 예비 콘택 패턴들(151)이 형성될 수 있다. 일 예에 따르면, 예비 콘택 패턴들(151)의 상면들은 비트 라인 구조체들(BLS)의 하드 마스크 패턴들(125)의 상면 아래에 위치할 수 있다.
예비 콘택 패턴들(151)을 형성하는 것은, 콘택 홀들(145)을 채우는 도전막을 증착하는 것, 비트 라인 구조체들(BLS) 및 절연 패턴들(143)의 상면들이 노출되도록 도전막을 평탄화하는 것, 도전막의 상면을 리세스하는 것을 포함할 수 있다. 이와 같이, 예비 콘택 패턴들(151)을 형성함에 따라, 콘택 홀들(145)에 제 2 스페이서(135)의 상부 부분이 노출될 수 있다.
예비 콘택 패턴들(151)은, 예를 들어, 도펀트로 도핑된 반도체 물질(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 알루미늄, 티타늄 및/또는 탄탈륨), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물 및/또는 텅스텐 질화물) 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다.
실시예들에 따르면, 예비 콘택 패턴들(151)을 형성하는 동안, 절연 패턴들(143)의 상면들 및 비트 라인 구조체들(BLS)의 상면들이 리세스 될 수 있으며, 제 1 희생 스페이서(133) 및 제 1 및 제 2 스페이서들(131, 135)의 상면들이 노출될 수 있다.
도 10a, 도 10b, 및 도 10c를 참조하면, 예비 콘택 패턴들(151)을 형성한 후, 콘택 홀들(145)에 노출된 제 2 스페이서(135) 및 제 1 희생 스페이서(133)의 상부 부분들이 식각될 수 있다. 보다 상세하게, 콘택 홀들(145)에 노출된 제 2 스페이서(135) 및 제 1 희생 스페이서(133)를 차례로 이방성 또는 등방성 식각하는 것을 포함할 수 있다. 리세스된 제 1 희생 스페이서(133) 및 제 2 스페이서(135)의 상면은 예비 콘택 패턴들(151)의 상면들과 실질적으로 동일한 레벨에 위치할 수 있다. 이와 같이 제 2 스페이서(135) 및 제 1 희생 스페이서(133)의를 식각함으로써, 예비 콘택 패턴들(151)이 채워지지 않은 콘택 홀들(145)의 상부 폭이 증가될 수 있다. 이에 더하여, 제 1 희생 스페이서(133) 및 제 2 스페이서(135)의 상부 부분들을 식각하는 동안 하드 마스크 패턴(125)의 일부분들이 함께 식각될 수 있으며, 이에 따라 하드 마스크 패턴(125)의 상부 폭이 감소될 수도 있다.
이와 같이 형성된 제 2 스페이서(135) 및 제 1 희생 스페이서(133)는 예비 콘택 패턴들(151)과 비트 라인 구조체들(BLS) 사이의 제 1 부분들(133a, 135a) 및 절연 패턴들(143)과 비트 라인 구조체들(BLS) 사이의 제 2 부분들(133b, 135b)을 각각 포함할 수 있으며, 제 1 부분들(133a, 135a)의 상면은 제 2 부분들(133b, 135b)의 상면보다 아래에 위치할 수 있다. 즉, 제 1 부분들(133a, 133a)은 제 2 부분들(133b, 135b)의 높이보다 작은 높이를 가질 수 있다.
도 11a, 도 11b, 및 도 11c를 참조하면, 평면적 관점에서, 링 형태를 갖는 제 2 희생 스페이서(137)가 콘택 홀들(145) 내에 형성될 수 있다.
제 2 희생 스페이서(137)를 형성하는 것은, 콘택 홀들(145)의 상부 부분들을 컨포말하게 덮는 제 2 희생 스페이서막을 형성하는 것 및 제 2 희생 스페이서막을 이방성 식각(예를 들어, 에치-백(etch-back))하여, 예비 콘택 패턴들(151)의 상면들을 노출시키는 것을 포함할 수 있다. 제 2 희생 스페이서(137)는 제 1 희생 스페이서(133) 및 제 2 스페이서(135)의 제 1 부분들(133a, 135a) 상에 배치될 수 있으며, 제 1 스페이서(131) 및 절연 패턴들(143)의 측벽들을 컨포말하게 덮을 수 있다. 실시예들에서, 제 2 희생 스페이서(137)의 두께는 제 1 희생 스페이서(133)의 두께와 같거나 작을 수 있다. 또한, 제 2 희생 스페이서(137)는 제 1 희생 스페이서(133)의 상면 (예로, 제1 부분들 (133a)의 상면들)과 직접 접촉할 수 있다. 나아가, 제 2 희생 스페이서(137)는 하나의 콘택 홀(145) 내에서 인접하는 두 개의 제 1 희생 스페이서들(133)과 직접 접촉할 수 있다. 제 2 희생 스페이서(137)는 제 1 희생 스페이서(133)와 동일한 물질로 형성될 수 있으며, 제 1 및 제 2 스페이서들(131, 135)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다.
도 12a, 도 12b, 및 도 12c를 참조하면, 제 2 희생 스페이서(137) 상에 제 3 스페이서(139)가 형성될 수 있다. 제 3 스페이서(139)는 제 2 희생 스페이서(137)가 형성된 콘택 홀(145) 내에 컨포말하게 제 3 스페이서막을 형성한 후, 제 3 스페이서막을 에치백하여 형성될 수 있다. 제 3 스페이서(139)는 예비 콘택 패턴(151) 및, 제1 희생 스페이서(133)와 제 2 스페이서(135)의 제 1 부분들(133a, 135a) 상에 형성될 수 있다. 제 3 스페이서(139)는 제 2 희생 스페이서(137)에 대해 식각 선택성을 갖는 절연 물질로 형성될 수 있으며, 제 2 희생 스페이서(137)보다 두꺼울 수 있다.
제 3 스페이서(139)를 형성한 후, 제 3 스페이서(139)에 의해 노출된 예비 콘택 패턴들(151)의 상면들을 리세스하여 콘택 도전 패턴들(153)이 형성될 수 있다. 일 예에서, 콘택 도전 패턴들(153)의 상면은 비트 라인 구조체들(BLS)의 금속 패턴들(123)의 상면들 아래에 위치할 수 있다. 이에 따라, 제 2 스페이서(135)의 제 1 부분들(135a)의 측벽 일부들 및 절연 패턴들(143)의 측벽 일부들이 콘택 홀들(145)에 노출될 수 있다.
도 13a, 도 13b, 및 도 13c를 참조하면, 제 2 희생 스페이서(137) 및 제 3 스페이서(139)에 의해 노출된 콘택 도전 패턴들(153)의 상면에 콘택 실리사이드 패턴들(155)이 각각 형성될 수 있다. 콘택 실리사이드 패턴들(155)은 콘택 도전 패턴들(153)의 상면을 금속 물질과 반응시켜 형성될 수 있다. 콘택 실리사이드 패턴들(155)은 예를 들어, 티타늄실리사이드, 코발트 실리사이드, 니켈 실리사이드, 텅스텐 실리사이드, 백금 실리사이드 또는 몰리브덴 실리사이드로 형성될 수 있다. 한편, 다른 예에 따르면, 콘택 실리사이드 패턴(155)을 형성하는 공정은 생략될 수도 있다.
계속해서, 제 2 희생 스페이서(137) 및 제 3 스페이서(139)가 형성된 콘택 홀들(145)을 채우며 콘택 도전 패턴들(153)과 각각 연결되는 랜딩 패드들(LP)이 형성될 수 있다.
랜딩 패드들(LP)을 형성하는 것은, 반도체 기판(100) 전면에 배리어 금속막(157)을 컨포말하게 증착하는것, 배리어 금속막(157) 상에 콘택 홀들(145)을 채우는 금속막(159)을 형성하는 것, 금속막(159) 상에 마스크 패턴들(MP)을 형성하는 것, 및 마스크 패턴들(MP)을 식각 마스크로 이용하여 금속막(159) 및 배리어 금속막(157)을 차례로 식각하여 패드 리세스 영역(RR)을 형성하는 것을 포함할 수 있다. 여기서, 금속막(159)은 콘택 홀들(145)을 완전히 채우며 비트 라인 구조체들(BLS)을 완전히 덮을 수 있다.
패드 리세스 영역(RR)은 랜딩 패드들(LP)이 서로 분리될 수 있도록 비트 라인 구조체들(BLS)의 상면아래에 위치하는 하면을 가질 수 있다. 나아가, 패드 리세스 영역(RR)을 형성하는 동안, 하드 마스크 패턴(125)의 일부, 제 2 희생 스페이서(137)의 일부, 및 제 3 스페이서(139)의 일부가 식각될 수 있다. 즉, 패드 리세스 영역(RR)에 의해 랜딩 패드들(LP) 사이에서 제 2 희생 스페이서(137)의 일부분들이 노출될 수 있다. 그리고, 콘택 패드 구조체들(CPS)에 인접한 제 1 희생 스페이서(133)의 제 1 부분들(133a)은 랜딩 패드(LP)의 상부 와 중첩되어 패드 리세스 영역(RR)에 의해 노출되지 않을 수 있다.
랜딩 패드들(LP) 각각은 콘택 홀(145)의 하부 영역을 채우는 하부와 비트 라인 구조체들(BLS)의 상단으로 연장되는 상부를 포함할 수 있다. 랜딩 패드들(LP)의 상부들은, 평면적 관점에서, 타원 형태를 가질 수 있으며, 타원 형태의 랜딩 패드들(LP)은 제 1 및 제 2 방향들(D1, D2)에 대해 사선 방향을 따라 장축을 갖도록 형성될 수 있다. 랜딩 패드(LP)가 제 1 및 제 2 방향들(D1, D2)에 대해 사선 방향에서 장축을 가지므로, 랜딩 패드들(LP)의 형성 공정에서 랜딩 패드들(LP)의 장축 폭이 증가하더라도 랜딩 패드들(LP) 간의 공정 마진을 확보할 수 있다.
도 14a, 도 14b, 및 도 14c를 참조하면, 패드 리세스 영역(RR)을 형성한 후, 제 1 및 제 2 희생 스페이서들(133, 137)을 제거함으로써 제 1 및 제 2 에어 갭들(AG1, AG2)이 형성될 수 있다. 제 1 및 제 2 에어 갭들(AG1, AG2)은 제 1, 제 2, 및 제 3 스페이서들(131, 135, 139) 및 절연 패턴들(143)에 대해 식각 선택비를 갖는 식각 레서피를 이용한 등방성 식각 공정을 수행함으로써 형성될 수 있다.
일 예로, 제 1 및 제 2 에어 갭들(AG1, AG2)은 패드 리세스 영역(RR)으로 식각 에천트를 제공하여 제 1 및 제 2 희생 스페이서들(133, 137)을 식각함으로써 형성될 수 있다. 즉, 패드 리세스 영역(RR)에 노출된 제 2 희생 스페이서(137)의 일부분과 제 1 희생 스페이서(133)의 제 2 부분들(133b)로 식각 에천트가 제공될 수 있다. 패드 리세스 영역(RR)에 노출된 제 2 희생 스페이서(137)의 일 부분은, 평면적 관점에서 링 형상을 가지며, 제 1 희생 스페이서(133)의 제1 부분들(133a)와 직접 접촉하고 있으므로, 패드 리세스 영역(RR)에 제 1 희생 스페이서(133)의 제1 부분들(133a)가 노출되지 않더라도 제 2 희생 스페이서(137)가 제거된 빈 공간을 통해 습식 에천트가 제 1 희생 스페이서(133)의 제 1 부분들(133a)로 제공될 수 있다. 다시 말해, 랜딩 패드(LP)에 의해 가려지는 제 1 희생 스페이서(133)의 일부분들(즉, 콘택 패드 구조체들(CPS)과 인접한 제 1 부분들(133a))은 제 1 희생 스페이서(133)의 제 2 부분들(133b)이 제거된 공간뿐만 아니라, 링 형태로 형성된 제 2 희생 스페이서(137)가 제거된 빈 공간을 통해서도 제거될 수 있다.
이와 같이 제 1 및 제 2 희생 스페이서들(133, 137)을 제거함에 따라, 제 1 및 제 2 스페이서들(131, 135) 사이에 정의되는 제 1 에어 갭(AG1)(즉, 제 1 희생 스페이서(133)가 제거된 빈 공간)과, 제 1 스페이서(131)와 제 3 스페이서(139) 사이와 절연 패턴과 제 3 스페이서(139) 사이에 정의되는 제 2 에어 갭(AG2)(제 2 희생 스페이서(137)가 제거된 빈 공간)이 형성될 수 있다. 여기서, 제 1 에어 갭(AG1)과 제 2 에어 갭(AG2)은 서로 연결되어 하나의 빈 공간을 이룰 수 있다. 나아가, 제 2 희생 스페이서(137)가 하나의 콘택 홀(145) 내에서 제 2 방향(D2)으로 연장하며 서로 인접하는 제 1 희생 스페이서들(133)과 직접 접촉하므로, 제 2 에어 갭(AG2)은 제 2 방향(D2)으로 연장하는 두 개의 제 1 에어 갭(AG1)과 연결될 수 있다.
계속해서, 제 1 및 제 2 에어 갭들(AG1, AG2)을 형성한 후, 도 1a, 도 1b, 및 도 1c에 도시된 바와 같이, 패드 리세스 영역(RR)의 내벽을 컨포말하게 덮는 제 1 캡핑 절연막(161) 및 패드 리세스 영역(RR)을 완전히 채우는 제 2 캡핑 절연막(163)이 차례로 형성될 수 있다.
제 1 캡핑 절연막(161)은 낮은(poor) 단차 도포성을 갖는 증착 방법을 이용하여 증착될 수 있으며, 이에 따라, 제 1 캡핑 절연막(161)은 제 2 에어 갭(AG2)을 채우지 않으면서 제 2 에어 갭(AG2)의 입구를 막을 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (20)
- 반도체 기판 상에서 제 1 방향으로 연장되는 워드 라인들;
상기 워드 라인들을 가로질러 상기 제 1 방향과 교차하는 제 2 방향으로 연장되는 비트 라인 구조체들;
평면적 관점에서, 상기 워드 라인들 사이 그리고 상기 비트 라인 구조체들 사이에 제공되는 콘택 패드 구조체들; 및
상기 비트 라인 구조체들과 상기 콘택 패드 구조체들 사이에 개재되는 스페이서 구조체를 포함하되,
상기 스페이서 구조체는:
상기 비트 라인 구조체들의 일 측벽들을 따라 상기 제 2 방향으로 연장되는 제 1 에어 갭; 및
평면적 관점에서, 상기 콘택 패드 구조체들 각각을 둘러싸며, 상기 제 1 에어 갭과 연결되는 제 2 에어 갭을 포함하는 반도체 메모리 장치. - 제 1 항에 있어서,
상기 콘택 패드 구조체들 각각은 상기 비트 라인 구조체들 사이에 배치되는 하부 및 상기 하부에서 연장되어 비트라인 구조체들 중 어느 하나 상에 위치하는 상부를 포함하되,
상기 제 2 어에 갭은 상기 콘택 패드 구조체의 상기 하부를 둘러싸며, 상기 제 2 에어 갭의 일부가 평면적 관점에서, 상기 콘택 패드 구조체의 상기 상부와 중첩되는 반도체 메모리 장치. - 제 1 항에 있어서,
상기 제 2 에어 갭은 상기 제 1 에어 갭보다 작은 폭을 갖는 반도체 메모리 장치. - 제 1 항에 있어서,
상기 제 1 에어 갭은 상기 콘택 패드 구조체들과 인접하는 제 1 영역들 및 상기 콘택 패드 구조체들 사이의 제 2 영역들을 포함하되,
상기 제 1 에어 갭의 높이는 상기 제 1 영역들에서보다 상기 제 2 영역들에서 큰 반도체 메모리 장치. - 제 1 항에 있어서,
상기 스페이서 구조체는:
상기 제 2 방향으로 연장되고 서로 인접한 제 1 및 제 2 스페이서들; 및
인접하는 상기 비트 라인 구조체들 사이에서 상기 제 2 스페이서 상에 배치되며, 상기 각 콘택 패드 구조체의 일부분을 둘러싸는 제 3 스페이서를 더 포함하되,
상기 제 1 에어 갭은 상기 제 1 및 제 2 스페이서들 사이에 제공되고, 상기 제 2 에어 갭은 상기 제 1 스페이서와 상기 제 3 스페이서 사이에 제공되는 반도체 메모리 장치. - 제 1 항에 있어서,
상기 워드 라인들 상에 배치되며, 평면적 관점에서, 상기 콘택 패드 구조체들 사이 그리고 상기 비트 라인 구조체들 사이에 배치되는 절연 패턴들을 더 포함하되,
상기 제 1 에어 갭은 상기 비트 라인 구조체들과 상기 콘택 패드 구조체들 사이에서 상기 비트 라인 구조체들과 상기 절연 패턴들 사이로 연장되고,
상기 제 2 에어 갭은 상기 비트 라인 구조체들과 상기 콘택 패드 구조체들 사이에서 상기 콘택 패드 구조체들과 상기 절연 패턴들 사이로 연장되는 반도체 메모리 장치. - 제 6 항에 있어서,
상기 콘택 패드 구조체들 각각은,
상기 반도체 기판과 접촉하는 콘택 도전 패턴; 및
상기 콘택 도전 패턴과 연결되며 상기 스페이서 구조체의 일부분 및 상기 비트 라인 구조체들의 일부분을 덮는 랜딩 패드를 포함하고,
상기 랜딩 패드는 상기 비트 라인 구조체들과 상기 절연 패턴들에 의해 둘러싸인 하부 및 상기 비트 라인 구조체들의 일부분을 덮는 상부를 포함하되,
상기 제 2 에어 갭은 상기 랜딩 패드의 상기 하부를 둘러싸는 반도체 메모리 장치. - 제 7 항에 있어서,
상기 랜딩 패드들 사이를 채우는 패드 절연 패턴을 더 포함하되,
상기 제 2 에어 갭은, 평면적 관점에서, 상기 랜딩 패드와 중첩되는 제 1 영역 및 상기 패드 절연 패턴과 중첩되는 제 2 영역을 포함하는 반도체 메모리 장치. - 제 8 항에 있어서,
상기 제 2 에어 갭의 높이는 상기 제 1 영역에서보다 상기 제 2 영역에서 작은 반도체 메모리 장치. - 반도체 기판 내에서 제 1 방향으로 연장되는 워드 라인들;
상기 워드 라인들을 가로질러 상기 제 1 방향과 교차하는 제 2 방향으로 연장되는 비트 라인 구조체들;
평면적 관점에서, 상기 비트 라인 구조체들 사이 그리고 상기 워드 라인들 사이에 배치되는 콘택 패드 구조체들;
상기 워드 라인들 상에 배치되며, 평면적 관점에서, 상기 콘택 패드 구조체들 사이 그리고 상기 비트 라인 구조체들 사이에 배치되는 절연 패턴들; 및
상기 비트 라인 구조체들과 상기 콘택 패드 구조체들 사이에 배치되는 스페이서 구조체를 포함하되,
상기 스페이서 구조체는:
상기 비트 라인 구조체들과 상기 콘택 패드 구조체들 사이에서 상기 비트 라인 구조체들과 상기 절연 패턴들 사이로 연장되는 제 1 및 제 2 스페이서들;
상기 제 1 및 제 2 스페이서들 사이에 제공되어 상기 제 2 방향으로 연장되는 제 1 에어 갭; 및
상기 제 1 에어 갭으로부터 상기 절연 패턴들과 상기 콘택 패드 구조체들 사이로 상기 제 1 방향을 따라 연장되는 제 2 에어 갭을 포함하는 반도체 메모리 장치. - 제 10 항에 있어서,
상기 제 2 에어 갭은 상기 제 1 에어 갭보다 작은 폭을 갖는 반도체 메모리 장치. - 제 10 항에 있어서,
상기 제 1 에어 갭은 상기 콘택 패드 구조체들과 인접하는 제 1 영역들 및 상기 콘택 패드 구조체들 사이의 제 2 영역들을 포함하되,
상기 제 1 에어 갭의 높이는 상기 제 1 영역들에서보다 상기 제 2 영역들에서 큰 반도체 메모리 장치. - 제 10 항에 있어서,
상기 스페이서 구조체는 상기 비트 라인 구조체들 사이에서 상기 제 2 스페이서 상에 배치되며, 각각의 상기 콘택 패드 구조체들 각각의 일 부분을 둘러싸는 제 3 스페이서를 더 포함하되,
상기 제 2 에어 갭은 제 1 스페이서와 상기 제 3 스페이서 사이와 상기 절연 패턴들과 상기 제 3 스페이서 사이에 제공되는 반도체 메모리 장치. - 제 10 항에 있어서,
상기 콘택 패드 구조체들 각각은,
상기 반도체 기판과 접촉하는 콘택 도전 패턴; 및
상기 콘택 도전 패턴과 연결되며 상기 스페이서 구조체의 일부분 및 상기 비트 라인 구조체들의 일부분을 덮는 랜딩 패드를 포함하되,
상기 랜딩 패드는 상기 비트 라인 구조체들과 상기 절연 패턴들에 의해 둘러싸인 하부 및 상기 비트 라인 구조체들의 일부분을 덮는 상부를 포함하되,
상기 제 2 에어 갭은 상기 랜딩 패드의 상기 하부를 둘러싸는 반도체 메모리 장치. - 제 14 항에 있어서,
상기 콘택 패드 구조체들의 상기 랜딩 패드들 사이를 채우는 패드 절연 패턴을 더 포함하되,
상기 제 2 에어 갭은, 평면적 관점에서, 상기 랜딩 패드와 중첩되는 제 1 영역 및 상기 패드 절연 패턴과 중첩되는 제 2 영역을 포함하는 반도체 메모리 장치. - 제 15 항에 있어서,
상기 콘택 패드 구조체들과 인접한 상기 제 2 스페이서의 상면은 상기 패드 절연 패턴의 하면과 이격되는 반도체 메모리 장치. - 반도체 기판 상에서 제 1 방향으로 연장되는 제 1 및 제 2 비트 라인 구조체들로서, 상기 제 1 및 제 2 비트 라인 구조체들 각각은 서로 대향하는 제 1 및 제 2 측벽들을 갖는 것;
상기 제 1 및 제 2 비트 라인 구조체들 사이에서, 상기 제 1 방향으로 서로 이격되어 배치되는 콘택 패드 구조체들;
상기 제 1 비트 라인 구조체의 상기 제 1 측벽을 따라 연장되는 제 1 에어 갭을 포함하는 제 1 스페이서 구조체;
상기 제 2 비트 라인 구조체의 상기 제 2 측벽을 따라 연장되는 제 2 에어 갭을 포함하는 제 2 스페이서 구조체; 및
상기 콘택 패드 구조체들을 둘러싸며, 상기 제 1 에어 갭과 상기 제 2 에어 갭을 연결하는 제 3 에어 갭을 포함하는 제 3 스페이서 구조체를 포함하는 반도체 메모리 장치. - 제 17 항에 있어서,
상기 제 1 스페이서 구조체는 상기 제 1 비트 라인 구조체의 상기 제 1 측벽을 따라 연장되는 제 1 및 제 2 스페이서들을 포함하며, 상기 제 1 에어 갭은 상기 제 1 및 제 2 스페이서들 사이에 제공되고,
상기 제 2 스페이서 구조체는 상기 제 2 비트 라인 구조체의 상기 제 2 측벽을 따라 연장되는 제 3 및 제 4 스페이서들을 포함하며, 상기 제 2 에어 갭은 상기 제 3 및 제 4 스페이서들 사이에 제공되되,
상기 제 2 및 제 4 스페이서들 각각은 상기 콘택 패드 구조체들과 인접한 제 1 부분들 및 상기 제 1 부분들 사이의 제 2 부분들을 포함하되, 상기 제 1 부분의 높이는 상기 제 2 부분의 높이보다 작은 반도체 메모리 장치. - 제 18 항에 있어서,
상기 제 3 스페이서 구조체는 상기 제 2 및 제 4 스페이서들의 상기 제 1 부분들 상에 배치되어, 상기 콘택 패드 구조체들의 일부분을 둘러싸는 반도체 메모리 장치. - 제 17 항에 있어서,
상기 콘택 패드 구조체들 각각은 상기 제1 및 제2 비트 라인 구조체들 사이에 배치되는 하부 및 상기 하부에서 연장되어 비트라인 구조체들 중 어느 하나 상에 위치하는 상부를 포함하되,
상기 제 3 어에 갭은 상기 콘택 패드 구조체들의 각각의 상기 하부를 둘러싸며, 상기 제 3 에어 갭의 일부가 평면적 관점에서, 상기 콘택 패드 구조체들의 각각의 상기 상부와 중첩되는 반도체 메모리 장치.
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
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| US15/592,860 US10468350B2 (en) | 2016-08-08 | 2017-05-11 | Semiconductor memory device |
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20200012626A (ko) * | 2018-07-27 | 2020-02-05 | 삼성전자주식회사 | 소자 특성을 향상시킬 수 있는 반도체 소자 |
| KR20200019035A (ko) * | 2018-08-13 | 2020-02-21 | 삼성전자주식회사 | 집적회로 소자 |
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| CN116631939A (zh) * | 2023-07-14 | 2023-08-22 | 长鑫存储技术有限公司 | 半导体结构的制备方法以及半导体结构 |
-
2016
- 2016-10-19 KR KR1020160136009A patent/KR20180018239A/ko not_active Application Discontinuation
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20200012626A (ko) * | 2018-07-27 | 2020-02-05 | 삼성전자주식회사 | 소자 특성을 향상시킬 수 있는 반도체 소자 |
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| CN116133366A (zh) * | 2021-08-11 | 2023-05-16 | 长鑫存储技术有限公司 | 半导体结构及其制备方法 |
| CN116133366B (zh) * | 2021-08-11 | 2024-06-07 | 长鑫存储技术有限公司 | 半导体结构及其制备方法 |
| CN116631939A (zh) * | 2023-07-14 | 2023-08-22 | 长鑫存储技术有限公司 | 半导体结构的制备方法以及半导体结构 |
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