KR20230146262A - 반도체 장치 - Google Patents

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김종현
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Abstract

반도체 장치는, 기판 상에 형성된 금속 실리사이드 막; 및 상기 금속 실리사이드 막 상에 형성되며, 제1 금속을 포함하는 금속 패턴; 및 상기 금속 패턴의 저면 및 측벽을 커버하고 상기 금속 실리사이드 막과 접촉하며, 제2 금속을 포함하는 제1 배리어 패턴을 갖는 콘택 플러그 구조물을 구비할 수 있으며, 상기 금속 실리사이드 막은 상기 제2 금속, 상기 제2 금속과 다른 제3 금속, 및 실리콘을 포함할 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치에 관한 것이다. 보다 자세하게, 본 발명은 콘택 플러그 구조물을 포함하는 반도체 장치에 관한 것이다.
실리콘을 포함하는 기판과 금속을 포함하는 콘택 플러그 사이의 오믹 콘택 특성을 향상시키기 위하여 이들 사이에 금속 실리사이드 막이 형성될 수 있다.
하지만 상기 금속 실리사이드 막을 형성하기 위한 열처리 공정 시, 상기 금속 실리사이드 막이 과성장하여 주변 구조물과의 누설 전류가 증가하는 문제가 발생한다.
본 발명의 일 과제는 개선된 전기적 특성을 갖는 반도체 장치를 제공하는데 있다.
상기한 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치는, 기판 상에 형성된 금속 실리사이드 막; 및 상기 금속 실리사이드 막 상에 형성되며, 제1 금속을 포함하는 금속 패턴; 및 상기 금속 패턴의 저면 및 측벽을 커버하고 상기 금속 실리사이드 막과 접촉하며, 제2 금속을 포함하는 제1 배리어 패턴을 갖는 콘택 플러그 구조물을 구비할 수 있으며, 상기 금속 실리사이드 막은 상기 제2 금속, 상기 제2 금속과 다른 제3 금속, 및 실리콘을 포함할 수 있다.
상기한 과제를 달성하기 위한 다른 예시적인 실시예들에 따른 반도체 장치는, 기판 상에 형성되며, 코발트 티타늄 실리사이드(CoTixSiy)(x, y는 실수)를 포함하는 금속 실리사이드 막; 및 상기 금속 실리사이드 막 상에 형성되며, 제1 금속을 포함하는 금속 패턴; 상기 금속 패턴의 저면 및 측벽을 커버하고 제2 금속의 질화물을 포함하는 제1 배리어 패턴; 및 상기 제1 배리어 패턴의 저면 및 측벽을 커버하고 상기 금속 실리사이드 막과 접촉하며, 티타늄을 포함하는 제2 배리어 패턴을 갖는 콘택 플러그 구조물을 구비할 수 있다.
상기한 과제를 달성하기 위한 또 다른 예시적인 실시예들에 따른 반도체 장치는, 셀 영역 및 주변 회로 영역을 포함하는 기판의 상기 셀 영역 내에 매립되어, 상기 기판의 상면에 평행한 제1 방향으로 연장된 제1 게이트 구조물; 상기 기판의 셀 영역 상에 형성되어, 상기 기판의 상면에 평행하고 상기 제1 방향과 교차하는 제2 방향으로 연장된 비트 라인 구조물; 상기 비트 라인 구조물에 인접한 상기 기판 상에 형성된 제1 콘택 플러그 구조물; 상기 제1 콘택 플러그 구조물 상에 형성된 커패시터; 상기 기판의 주변 회로 영역 상에 형성된 제2 게이트 구조물; 상기 제2 게이트 구조물에 인접한 상기 기판 상에 형성된 제2 콘택 플러그 구조물; 및 상기 기판 상에 형성되어 상기 제2 콘택 플러그 구조물의 저면에 접촉하는 금속 실리사이드 막을 포함할 수 있으며, 상기 제2 콘택 플러그 구조물은, 제1 금속을 포함하는 금속 패턴; 및 상기 금속 패턴의 저면 및 측벽을 커버하고 상기 금속 실리사이드 막과 접촉하며, 제2 금속을 포함하는 제1 배리어 패턴을 가질 수 있으며, 상기 금속 실리사이드 막은 상기 제2 금속, 상기 제2 금속과 다른 제3 금속, 및 실리콘을 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치에서, 기판 상에 형성되는 콘택 플러그 구조물과 상기 기판 사이에 형성되는 금속 실리사이드 막은 상기 기판 하부로 과성장이 방지되고, 상기 콘택 플러그 구조물의 저면과의 접촉 면적이 증가될 수 있다. 이에 따라, 상기 금속 실리사이드 막을 통한 누설 전류가 감소하고, 상기 금속 실리사이드 막과 상기 콘택 플러그 사이의 접촉 저항이 감소될 수 있다.
도 1 내지 도 6은 예시적인 실시예들에 따른 콘택 플러그 구조물을 포함하는 반도체 장치를 제조하는 방법을 설명하기 위한 단면도들이다.
도 7은 예시적인 실시예들에 따라 제조된 반도체 장치에서, 제1 및 제2 배리어 패턴들(76, 78) 및 이에 인접한 제1 금속 실리사이드 막(80)에 포함된 티타늄, 코발트 및 실리콘의 농도를 설명하기 위한 그래프이다.
도 8 및 9는 예시적인 실시예들에 따른 콘택 플러그 구조물을 포함하는 반도체 장치를 제조하는 방법을 설명하기 위한 단면도들이다.
도 10 내지 46은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 47은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도로서 도 46에 대응하는 도면이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 반도체 장치 및 그 제조 방법에 대하여 상세하게 설명한다. 본 명세서에서 물질, 층(막), 영역, 패드, 전극, 패턴, 구조물 또는 공정들이 "제1", "제2" 및/또는 "제3"으로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 물질, 층(막), 영역, 전극, 패드, 패턴, 구조물 및 공정들을 구분하기 위한 것이다. 따라서 "제1", "제2" 및/또는 "제3"은 각 물질, 층(막), 영역, 전극, 패드, 패턴, 구조물 및 공정들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
[실시예]
도 1 내지 도 6은 예시적인 실시예들에 따른 콘택 플러그 구조물을 포함하는 반도체 장치를 제조하는 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 기판(10) 상에 제1 층간 절연막(20)을 형성하고, 제1 층간 절연막(20) 및 기판(10)의 상부를 식각하여 리세스(30)를 형성할 수 있다.
기판(10)은 예를 들어, 실리콘, 게르마늄, 실리콘-게르마늄 등과 같은 반도체 물질을 포함할 수 있으며, 제1 층간 절연막(20)은 예를 들어, 실리콘 산화물과 같은 산화물 혹은 실리콘 질화물과 같은 질화물을 포함할 수 있다.
이후, 리세스(30)의 저면 및 제1 층간 절연막(20)의 상면에 제1 금속막(40)을 형성한 후, 리세스(30)의 측벽 및 제1 금속막(40)의 상면에 제1 캐핑막(50)을 형성할 수 있다.
제1 금속막(40)은 갭필 특성이 낮은 증착 공정, 예를 들어, 물리 기상 증착(PVD) 공정을 통해 형성될 수 있으며, 이에 따라 리세스(30)의 측벽에는 형성되지 않고, 리세스(30)의 저면 및 제1 층간 절연막(20)의 상면에만 형성될 수 있다. 이와는 달리, 제1 금속막(40)은 화학 기상 증착(CVD) 혹은 원자층 증착(ALD) 공정을 통해 형성될 수도 있다.
제1 금속막(40)은 예를 들어, 코발트, 니켈, 티타늄, 백금, 몰리브덴, 나트륨, 망간, 텅스텐, 지르코늄 등의 금속을 포함할 수 있다.
제1 캐핑막(50)은 예를 들어, 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정, 물리 기상 증착(PVD) 공정 등을 통해 형성될 수 있다. 제1 캐핑막(50)은 예를 들어, 티타늄 질화물, 탄탈륨 질화물 등과 같은 금속 질화물을 포함할 수 있다.
도 2를 참조하면, 제1 금속막(40) 및 제1 캐핑막(50)이 형성된 기판(10)에 대해 제1 열처리 공정을 수행할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 열처리 공정은 대략 섭씨 450도 내지 섭씨 600도의 온도에서 급속 열적 어닐링(Rapid Thermal Annealing: RTA) 공정을 통해 수행될 수 있다.
상기 제1 열처리 공정을 수행함에 따라서, 금속을 포함하는 제1 금속막(40)과 예를 들어, 실리콘과 같은 반도체 물질을 포함하는 기판(10) 사이에 반응이 일어날 수 있으며, 이에 따라 예비 금속 실리사이드 막(60)이 형성될 수 있다.
예를 들어, 제1 금속막(40)이 코발트를 포함하는 경우에, 예비 금속 실리사이드 막(60)은 코발트 모노실리사이드(CoSi) 및/또는 코발트 디실리사이드(CoSi2)를 포함하도록 형성될 수 있다. 이때, 예비 금속 실리사이드 막(60)은 리세스(30)의 저면에 인접하는 기판(10) 부분에 형성될 수 있다.
도 3을 참조하면, 제1 캐핑막(50) 및 제1 금속막(40)을 제거할 수 있으며, 이에 따라 예비 금속 실리사이드 막(60)의 상면 및 제1 층간 절연막(20)의 상면이 노출될 수 있다.
예시적인 실시예들에 있어서, 제1 캐핑막(50) 및 제1 금속막(40)은 스트립(strip) 공정을 통해 제거될 수 있다.
도 4를 참조하면, 상기 노출된 예비 금속 실리사이드 막(60) 및 제1 층간 절연막(20)의 상면, 및 리세스(30)의 측벽에 제1 및 제2 배리어 막들(72, 74)을 순차적으로 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 배리어 막(72)은 예를 들어, 티타늄, 탄탈륨 등의 금속을 포함할 수 있으며, 제2 배리어 막(74)은 예를 들어, 티타늄 질화물, 탄탈륨 질화물 등의 금속 질화물을 포함할 수 있다.
제1 배리어 막(72)은 제2 배리어 막(74)과 제1 층간 절연막(20) 사이의 접착력을 증대시킬 수 있다.
도 5를 참조하면, 예비 금속 실리사이드 막(60) 및 제1 및 제2 배리어 막들(72, 74)이 형성된 기판(10)에 대해 제2 열처리 공정을 수행할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 열처리 공정은 대략 섭씨 600도 내지 섭씨 800도의 온도에서 RTA 공정을 통해 수행될 수 있다.
상기 제2 열처리 공정을 수행함에 따라서, 예비 금속 실리사이드 막(60)은 제1 금속 실리사이드 막(80)으로 변환될 수 있다. 이때, 예비 금속 실리사이드 막(60)에 포함된 코발트 모노실리사이드(CoSi)는 코발트 디실리사이드(CoSi2)로 변환될 수 있다.
다만, 상기 제2 열처리 공정을 수행할 때, 예비 금속 실리사이드 막(60)의 상면에 접촉하는 제1 배리어 막(72)에 포함된 금속 성분이 예비 금속 실리사이드 막(60)으로 확산될 수 있으며, 이에 따라, 예비 금속 실리사이드 막(60) 내에 포함된 금속 실리사이드와 결합될 수 있다.
예를 들어, 예비 금속 실리사이드 막(60)이 코발트 모노실리사이드(CoSi) 및/또는 코발트 디실리사이드(CoSi2)를 포함하고 제1 배리어 막(72)이 티타늄을 포함하는 경우, 상기 제2 열처리 공정을 수행함에 따라서 제1 배리어 막(72)에 포함된 티타늄, 및 예비 금속 실리사이드 막(60)에 포함된 코발트 및 실리콘이 함께 결합하여 코발트 티타늄 실리사이드(CoTixSiy)(x, y는 실수)를 형성할 수 있다.
이와 같이, 상기 제2 열처리 공정 수행 시 티타늄이 코발트와 결합됨에 따라서, 예비 금속 실리사이드 막(60)에 포함된 코발트가 기판(10)의 하부로 과도하게 공급되어 성장되는 것이 방지될 수 있다.
한편, 예비 금속 실리사이드 막(60)에 포함된 코발트가 제1 배리어 막(72)에 포함된 티타늄과 결합함에 따라서 기판(10) 하부로 공급되는 대신에, 리세스(30)에 인접한 기판(10)의 상부 즉, 제1 배리어 막(72)과 접촉하는 기판(10) 부분에서도 코발트 디실리사이드(CoSi2) 및 코발트 티타늄 실리사이드(CoTixSiy)가 형성될 수 있다. 따라서, 제1 금속 실리사이드 막(80)이 제1 배리어 막(72)과 접촉하는 면적이 충분히 확보될 수 있으며, 제1 배리어 막(72)과 제1 금속 실리사이드 막(80) 사이의 접촉 저항이 감소될 수 있다.
예를 들어, 제1 및 제2 배리어 막들(72, 74)을 형성하기 이전에 상기 제2 열처리 공정을 수행하는 경우에는, 상기 제2 열처리 공정에 의해서 예비 금속 실리사이드 막(60)에 포함된 예를 들어, 코발트 성분이 기판(10)의 하부로 과도하게 공급될 수 있으며, 이에 따라 형성되는 제1 금속 실리사이드 막(80)은 리세스(30)의 하부에서만 큰 면적을 갖도록 형성될 수 있다. 따라서 제1 금속 실리사이드 막(80)을 통한 누설 전류가 증가될 수 있다.
또한, 상기 제2 열처리 공정 시 예비 금속 실리사이드 막(60)에 포함된 코발트 성분이 기판(10)의 하부로 주로 공급됨에 따라서, 리세스(30)에 인접한 기판(10)의 상부로는 거의 공급되지 않을 수 있으며, 이에 따라 형성되는 제1 금속 실리사이드 막(80)은 리세스(30)에 인접한 기판(10) 상부에는 제대로 형성되지 않을 수 있다. 따라서, 제1 금속 실리사이드 막(80)이 제1 배리어 막(72)과 접촉하는 면적은 충분히 확보되지 않을 수 있다.
하지만, 예시적인 실시예들에 있어서, 상기 제2 열처리 공정은 제1 및 제2 배리어 막들(72, 74)을 형성한 후 수행되므로, 전술한 바와 같이, 제1 배리어 막(72)에 포함된 금속 성분이 예비 금속 실리사이드 막(60)에 포함된 금속 및 실리콘 성분과 결합됨으로써, 예비 금속 실리사이드 막(60)에 포함된 금속 성분이 기판(10)의 하부로 과도하게 공급되어 제1 금속 실리사이드 막(80)이 하부로 과성장되는 것을 방지할 수 있는 반면, 상기 금속 성분은 제1 배리어 막(72)에 접촉하는 기판(10) 상부로 공급되어 제1 금속 실리사이드 막(80)이 제1 배리어 막(72)과 넓은 접촉 면적을 갖도록 형성될 수 있다. 따라서, 제1 금속 실리사이드 막(80)을 통한 누설 전류가 감소될 수 있으며, 상부의 제1 및 제2 배리어 막들(72, 74)과의 접촉 저항이 감소될 수 있다.
도 6을 참조하면, 제2 배리어 막(74) 상에 리세스(30)를 채우는 제2 금속막을 형성한 후, 제1 층간 절연막(20)의 상면이 노출될 때까지 상기 제2 금속막 및 제1 및 제2 배리어 막들(72, 74)을 평탄화할 수 있다.
상기 제2 금속막은 예를 들어, 텅스텐, 티타늄, 탄탈륨 등의 금속을 포함할 수 있다.
이에 따라, 리세스(30) 내에는 제2 금속 패턴(92), 이의 측벽과 저면을 커버하는 제2 배리어 패턴(78), 및 이의 측벽과 저면을 커버하는 제1 배리어 패턴(76)이 형성될 수 있으며, 이들은 함께 콘택 플러그 구조물(95)을 형성할 수 있다.
전술한 공정들을 수행함으로써, 반도체 물질을 포함하는 기판(10) 상에 형성된 콘택 플러그 구조물(95), 및 기판(10)과 콘택 플러그 구조물(95) 사이에 형성된 제1 금속 실리사이드 막(80)을 포함하는 상기 반도체 장치의 제조를 완성할 수 있다.
상기 반도체 장치는 다음과 같은 구조적 특징을 포함할 수 있다.
즉, 상기 반도체 장치는 기판(10)의 상부에 형성된 리세스(30)의 저면에 인접한 기판(10) 부분에 형성되며 금속 실리사이드를 포함하는 제1 금속 실리사이드 막(80), 및 하부가 리세스(30)를 채우며 제1 금속 실리사이드 막(80)과 접촉하는 콘택 플러그 구조물(95)을 포함할 수 있다.
예시적인 실시예들에 있어서, 콘택 플러그 구조물(95)은 제1 금속을 포함하는 제2 금속 패턴(92), 제2 금속 패턴(92)의 저면 및 측벽을 커버하고 제2 금속의 질화물을 포함하는 제2 배리어 패턴(78), 및 제2 배리어 패턴(78)의 저면 및 측벽을 커버하고 제1 금속 실리사이드 막(80)과 접촉하며 제3 금속을 포함하는 제1 배리어 패턴(76)을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 금속 실리사이드 막(80)은 상기 제3 금속, 상기 제3 금속과는 다른 제4 금속 및 실리콘을 포함할 수 있다. 일 실시예에 있어서, 상기 제3 금속은 티타늄일 수 있고, 상기 제4 금속은 코발트일 수 있으며, 이에 따라 제1 금속 실리사이드 막(80)은 코발트 티타늄 실리사이드(CoTixSiy)(x, y는 실수)를 포함할 수 있다.
일 실시예에 있어서, 상기 제2 및 제3 금속들은 서로 동일할 수 있으며, 이에 따라 제1 배리어 패턴(76)은 티타늄을 포함하고 제2 배리어 패턴(78)은 티타늄 질화물을 포함할 수 있다.
일 실시예에 있어서, 상기 제1 금속은 텅스텐을 포함할 수 있다.
도 7은 예시적인 실시예들에 따라 제조된 반도체 장치에서, 제1 및 제2 배리어 패턴들(76, 78) 및 이에 인접한 제1 금속 실리사이드 막(80)에 포함된 티타늄, 코발트 및 실리콘의 농도를 설명하기 위한 그래프이다.
도 7을 참조하면, 제1 및 제2 배리어 패턴들(76, 78)에 포함된 티타늄 성분이 코발트 실리사이드를 포함하는 제1 금속 실리사이드 막(80)으로 확산되어, 제1 금속 실리사이드 막(80) 내부에 상기 티타늄 성분이 잔류함을 알 수 있다.
이에 따라, 제1 금속 실리사이드 막(80)에 포함된 상기 티타늄 성분은 기판(10)에 인접한 부분에 비해서 제1 배리어 패턴(76)에 인접한 부분에서 더 높을 수 있지만, 제1 배리어 패턴(76)으로부터 가장 먼 제1 금속 실리사이드 막(80) 부분을 제외한 나머지 대부분의 영역에서 상기 티타늄 성분이 존재할 수 있다.
도 8 및 9는 예시적인 실시예들에 따른 콘택 플러그 구조물을 포함하는 반도체 장치를 제조하는 방법을 설명하기 위한 단면도들이다. 상기 반도체 장치의 제조 방법은 도 1 내지 도 6을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이들에 대한 중복적인 설명은 생략한다.
도 8을 참조하면, 도 1 내지 도 5를 참조로 설명한 공정들과 유사한 공정들을 수행할 수 있다.
다만, 도 5를 참조로 설명한 것과는 달리, 제2 배리어 막(74)은 제1 배리어 막(72)의 내측벽에만 형성되지 않고, 리세스(30) 전체를 채우도록 형성될 수 있으며, 이후 예비 금속 실리사이드 막(60) 및 제1 및 제2 배리어 막들(72, 74)이 형성된 기판(10)에 대해 상기 제2 열처리 공정을 수행할 수 있다.
이와는 달리, 상기 제2 열처리 공정을 별도로 수행하지 않을 수도 있으며, 다만 제2 배리어 막(74)을 형성하는 증착 공정이 고온에서 수행되므로, 제2 배리어 막(74)이 리세스(30)를 모두 채울 때까지 상기 증착 공정이 충분한 시간 동안 수행됨으로써, 상기 열처리 공정을 대신할 수 있다.
도 9를 참조하면, 도 6을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 리세스(30) 내에 콘택 플러그 구조물(95)을 형성할 수 있다.
다만 콘택 플러그 구조물(95)은 도 6에 도시된 콘택 플러그 구조물(95)과는 달리 별도의 제2 금속 패턴(92)을 포함하지 않고, 제1 및 제2 배리어 패턴들(76, 78)만을 포함할 수 있으며, 제2 배리어 패턴(78)이 제2 금속 패턴(92)의 역할을 함께 수행할 수 있다.
도 10 내지 46은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 10, 13, 18, 22, 29, 33 및 39는 평면도들이고, 도 11, 14, 16, 19, 21, 23, 25, 27, 30, 34, 36 및 40은 대응하는 평면도들을 A-A'선으로 절단한 단면도들이며, 도 12, 15, 17, 20, 24, 26, 28, 31-32, 37, 41, 43 및 45는 대응하는 평면도들을 B-B'선 및 C-C'선으로 각각 절단한 단면들을 포함하고, 도 35, 38, 42, 44 및 46은 대응하는 평면도들을 D-D'선으로 절단한 단면도들이다.
상기 반도체 장치의 제조 방법은 도 1 내지 도 6을 참조로 설명한 콘택 플러그 구조물을 포함하는 반도체 장치의 제조 방법을 디램 장치의 제조 방법에 적용한 것이다. 이에 따라, 상기 콘택 플러그 구조물을 형성하는 방법에 대한 중복적인 설명은 생략한다.
이하의 발명의 상세한 설명에서는, 기판(100) 상면에 평행하며 서로 직교하는 두 개의 방향들을 각각 제1 및 제2 방향들(D1, D2)로 정의하며, 또한 기판(100) 상면에 평행하고 각 제1 및 제2 방향들(D1, D2)과 예각을 이루는 방향을 제3 방향(D3)으로 정의하기로 한다.
도 10 내지 도 12를 참조하면, 제1 및 제2 영역들(I, II)을 포함하는 기판(100) 상에 각각 제1 및 제2 액티브 패턴들(103, 105)을 형성하고, 이들의 측벽을 커버하는 소자 분리 패턴 구조물(110)을 형성할 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(Silicon On Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium On Insulator: GOI) 기판일 수 있다.
기판(100)의 제1 영역(I)은 메모리 셀들이 형성되는 셀 영역일 수 있으며, 기판(100)의 제2 영역(II)은 제1 영역(I)을 둘러싸면서 상기 메모리 셀들을 구동하는 주변 회로 패턴들이 형성되는 주변 회로 영역일 수 있다. 도면 상에서는 제1 영역(I)의 일부 및 제2 영역(II)의 일부만이 도시되어 있다.
제1 및 제2 액티브 패턴들(103, 105)은 기판(100)의 상부를 제거하여 제1 리세스를 형성함으로써 형성될 수 있으며, 제1 액티브 패턴(103)은 각각이 제3 방향(D3)으로 연장되며 제1 및 제2 방향들(D1, D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 또한, 제2 액티브 패턴(105)은 각 제1 및 제2 방향들(D1, D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 다만 도면 상에서는 제2 액티브 패턴들(105) 중에서 일부만이 도시되어 있다.
예시적인 실시예들에 있어서, 소자 분리 패턴 구조물(110)은 상기 제1 리세스의 내벽으로부터 순차적으로 적층된 제1 내지 제3 분리 패턴들(112, 114, 116)을 포함할 수 있다. 기판(100)의 제1 영역(I) 상에 형성되거나 혹은 기판(100)의 제2 영역(II) 중에서 일부 상에 형성되는 상기 제1 리세스는 그 폭이 상대적으로 작을 수 있으며, 이에 따라 상기 제1 리세스 내에는 제1 분리 패턴(112)만이 형성될 수 있다. 하지만, 기판(100)의 제1 및 제2 영역들(I, II) 사이에 형성되거나 혹은 제2 영역(II)의 일부 상에 형성되는 상기 제1 리세스는 그 폭이 상대적으로 클 수 있으며, 이에 따라 상기 제1 리세스 내에는 제1 내지 제3 분리 패턴들(112, 114, 116)이 모두 형성될 수 있다.
제1 및 제3 분리 패턴들(112, 116)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 제2 분리 패턴(114)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
이후, 기판(100)의 제1 영역(I)에 형성된 제1 액티브 패턴(103) 및 소자 분리 패턴 구조물(110)을 부분적으로 식각하여 제1 방향(D1)으로 연장되는 제2 리세스를 형성할 수 있다.
이후, 상기 제2 리세스 내부에 제1 게이트 구조물(170)을 형성할 수 있다. 예시적인 실시예들에 있어서, 제1 게이트 구조물(170)은 상기 제2 리세스의 저면 및 측벽에 형성된 제1 게이트 절연 패턴(120), 상기 제2 리세스의 저면 및 하부 측벽에 형성된 제1 게이트 절연 패턴(120) 부분 상에 형성된 제3 배리어 패턴(130), 제3 배리어 패턴(130) 상에 형성되어 상기 제2 리세스의 하부를 채우는 제1 도전 패턴(140), 제3 배리어 패턴(130) 및 제1 도전 패턴(140)의 상면에 형성된 제2 도전 패턴(150), 및 제2 도전 패턴(150)의 상면 및 제1 게이트 절연 패턴(120)의 상부 내측벽 상에 형성되어 상기 제2 리세스의 상부를 채우는 제1 게이트 마스크(160)를 포함할 수 있다. 이때, 제3 배리어 패턴(130), 제1 도전 패턴(140) 및 제2 도전 패턴(150)은 함께 제1 게이트 전극을 형성할 수 있다.
제1 게이트 절연 패턴(120)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 제3 배리어 패턴(130)은 예를 들어, 티타늄 질화물, 탄탈륨 질화물 등과 같은 금속 질화물을 포함할 수 있으며, 제1 도전 패턴(140)은 금속, 금속 질화물, 금속 실리사이드, 불순물이 도핑된 폴리실리콘 등을 포함할 수 있고, 제2 도전 패턴(150)은 불순물이 도핑된 폴리실리콘을 포함할 수 있으며, 제1 게이트 마스크(160)는 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
다른 실시예에 있어서, 제1 게이트 전극 구조물(170)은 별도의 제3 배리어 패턴(130)을 포함하지 않고, 제1 게이트 절연 패턴(120), 제1 도전 패턴(140), 제2 도전 패턴 (150) 및 제1 게이트 마스크(160)를 포함할 수도 있다. 이때, 제1 도전 패턴(140)은 예를 들어, 티타늄 질화물(TiN)과 같은 금속 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 게이트 구조물(170)은 기판(100)의 제1 영역(I) 내에서 제1 방향(D1)을 따라 연장될 수 있으며, 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 이때, 제1 게이트 구조물들(170)의 제1 방향(D1)으로의 말단들은 제2 방향(D2)으로 서로 얼라인될 수 있다.
도 13 내지 도 15를 참조하면, 기판(100)의 제1 및 제2 영역들(I, II) 상에 절연막 구조물(210)을 형성하고, 제2 영역(II) 상에 형성된 절연막 구조물(210) 부분을 제거한 후, 기판(100)의 제2 영역(II) 상에 형성된 제2 액티브 패턴(105) 상에, 예를 들어 열산화 공정을 수행하여, 제2 게이트 절연막(220)을 형성할 수 있다.
절연막 구조물(210)은 순차적으로 적층된 제1 내지 제3 절연막들(180, 190, 200)을 포함할 수 있으며, 제1 및 제3 절연막들(180, 200)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 제2 절연막(190)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
이와는 달리, 절연막 구조물(210) 중에서 제2 영역(II) 상에 형성된 제2 및 제3 절연막들(190, 200)을 제거하여, 제2 영역(II) 상에 잔류하는 제1 절연막(180)이 제2 게이트 절연막(220)의 역할을 수행할 수도 있으며, 이 경우에는 제2 게이트 절연막(220)이 제2 영역(II) 상에서 제2 액티브 패턴(105)뿐만 아니라 소자 분리 패턴 구조물(110) 상에도 형성될 수 있다.
이후, 절연막 구조물(210)을 패터닝하고, 이를 식각 마스크로 사용하여 하부의 제1 액티브 패턴(103), 소자 분리 패턴 구조물(110), 및 제1 게이트 구조물(170)에 포함된 제1 게이트 마스크(160)를 부분적으로 식각함으로써 제1 개구(230)를 형성할 수 있다. 예시적인 실시예들에 있어서, 상기 식각 공정 후 잔류하는 절연막 구조물(210)은 상부에서 보았을 때, 원 형상 혹은 타원 형상을 가질 수 있으며, 기판(100)의 제1 영역(I) 상에서 제1 및 제2 방향들(D1, D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 이때, 각 절연막 구조물들(210)은 서로 인접하는 제1 액티브 패턴들(103)의 서로 대향하는 제3 방향(D3)으로의 말단들과 기판(100) 상면에 수직한 수직 방향으로 오버랩될 수 있다.
도 16 및 17을 참조하면, 기판(100)의 제1 영역(I) 상에 형성된 절연막 구조물(210), 제1 개구(230)에 의해 노출된 제1 액티브 패턴(103), 소자 분리 패턴 구조물(110) 및 제1 게이트 구조물(170)의 상면, 및 기판(100)의 제2 영역(II) 상에 형성된 제2 게이트 절연막(220) 및 소자 분리 패턴 구조물(110) 상에 제3 도전막(240), 제4 배리어 막(250), 제4 도전막(260) 및 제1 마스크 막(270)을 순차적으로 적층할 수 있으며, 이들은 함께 도전 구조물 막을 형성할 수 있다. 이때, 제3 도전막(240)은 제1 개구(230)를 채울 수 있다.
제3 도전막(240)은 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있고, 제4 배리어 막(250)은 예를 들어, 티타늄 실리콘 질화물(TiSiN)과 같은 금속 실리콘 질화물을 포함할 수 있으며, 제4 도전막(260)은 예를 들어, 텅스텐과 같은 금속을 포함할 수 있고, 제1 마스크 막(270)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
도 18 내지 도 20을 참조하면, 상기 도전 구조물 막 및 제2 게이트 절연막(220)을 패터닝하여, 기판(100)의 제2 영역(II) 상에 제2 게이트 구조물(330)을 형성할 수 있다.
제2 게이트 구조물(330)은 기판(100) 상면에 수직한 수직 방향을 따라 순차적으로 적층된 제2 게이트 절연 패턴(280), 제5 도전 패턴(290), 제5 배리어 패턴(300), 제6 도전 패턴(310) 및 제2 게이트 마스크(320)를 포함할 수 있으며, 순차적으로 적층된 제5 도전 패턴(290), 제5 배리어 패턴(300) 및 제6 도전 패턴(310)은 제2 게이트 전극을 형성할 수 있다.
제2 게이트 구조물(330)은 기판(100)의 제2 영역(II) 상에서 상기 수직 방향을 따라 제2 액티브 패턴(105)과 부분적으로 오버랩되도록 형성될 수 있다. 도면 상에서는 예시적으로, 제1 방향(D1)으로 각각 연장되며 제2 방향(D2)으로 서로 이격된 4개의 제2 게이트 구조물들(330)이 도시되어 있으나, 본 발명의 개념은 이에 한정되지 않는다.
또한, 제1 방향(D1)으로 기판(100)의 제2 영역(II)에 인접한 기판(100)의 제1 영역(I)의 가장자리 부분 상에 형성된 상기 도전 구조물 막 부분도 함께 제거될 수 있으며, 이에 따라 절연막 구조물(210), 및 제1 개구(230)에 의해 노출된 제1 액티브 패턴(103), 소자 분리 패턴 구조물(110) 및 제1 게이트 구조물(170)의 상면도 부분적으로 노출될 수 있다.
한편, 제2 게이트 구조물(330)의 측벽에는 제1 스페이서 구조물이 형성될 수 있으며, 기판(100)의 제1 영역(I) 상에 잔류하는 상기 도전 구조물 막의 측벽에는 제2 스페이서 구조물이 형성될 수 있다. 이때, 상기 제1 스페이서 구조물은 제2 게이트 구조물(330)의 측벽으로부터 기판(100) 상면에 평행한 수평 방향을 따라 순차적으로 적층된 제1 및 제3 게이트 스페이서들(340, 350)을 포함할 수 있으며, 상기 제2 스페이서 구조물은 상기 도전 구조물 막의 측벽으로부터 상기 수평 방향을 따라 순차적으로 적층된 제2 및 제4 게이트 스페이서들(345, 355)을 포함할 수 있다.
제1 및 제2 게이트 스페이서들(340, 345)은 상기 도전 구조물 막 및 제2 게이트 구조물(330)이 형성된 기판(100) 상에 제1 스페이서 막을 형성한 후 이를 이방성 식각하여 형성할 수 있으며, 제3 및 제4 게이트 스페이서들(350, 355)은 상기 도전 구조물 막, 제2 게이트 구조물(330), 및 제1 및 제2 게이트 스페이서들(340, 345)이 형성된 기판(100) 상에 제2 스페이서 막을 형성한 후, 이를 이방성 식각하여 형성할 수 있다.
제1 및 제2 게이트 스페이서들(340, 345)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있으며, 제3 및 제4 게이트 스페이서들(350, 355)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
다만, 상기 각 제1 및 제2 스페이서 구조물들의 구성은 위에 한정되지는 않으며, 단일의 스페이서만을 포함하거나, 혹은 3개 이상의 스페이서들이 적층된 구성을 가질 수도 있다.
예시적인 실시예들에 있어서, 각 제2 게이트 구조물들(330)에 인접한 제2 액티브 패턴(105)의 상부에 불순물을 도핑하여 소스/드레인 층(도시되지 않음)을 형성할 수 있으며, 이들은 함께 트랜지스터를 형성할 수 있다.
이후, 상기 도전 구조물 막, 제2 게이트 구조물(330), 상기 제1 및 제2 스페이서 구조물들, 및 소자 분리 패턴 구조물(110)이 형성된 기판(100) 상에 제1 식각 저지막(360)을 형성할 수 있다. 제1 식각 저지막(360)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
도 21을 참조하면, 제1 식각 저지막(360) 상에 제2 층간 절연막(370)을 충분한 높이로 형성하고, 제2 게이트 구조물(330)의 상면 및 상기 도전 구조물 막의 상면에 형성된 제1 식각 저지막(360) 부분의 상면이 노출될 때까지 그 상부를 평탄화한 후, 제2 층간 절연막(370) 및 제1 식각 저지막(360) 상에 제2 캐핑막(380)을 형성할 수 있다.
이에 따라, 제2 층간 절연막(370)은 제2 게이트 구조물들(330)의 측벽에 각각 형성된 상기 제1 스페이서 구조물들 사이의 공간, 및 제2 게이트 구조물(330)의 측벽에 형성된 상기 제1 스페이서 구조물과 상기 도전 구조물 막의 측벽에 형성된 상기 제2 스페이서 구조물 사이의 공간을 채울 수 있다.
제2 층간 절연막(370)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 제2 캐핑막(380)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
도 22 내지 도 24를 참조하면, 기판(100)의 제1 영역(I) 상에 형성된 제2 캐핑막(380) 부분을 식각하여 제2 캐핑 패턴(385)을 형성할 수 있으며, 이를 식각 마스크로 사용하여 제1 식각 저지막(360), 제1 마스크 막(270), 제4 도전막(260), 제4 배리어 막(250) 및 제3 도전막(240)을 순차적으로 식각할 수 있다.
예시적인 실시예들에 있어서, 제2 캐핑 패턴(385)은 기판(100)의 제1 영역(I) 상에서 제2 방향(D2)으로 각각 연장되고 제1 방향(D1)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 한편, 기판(100)의 제2 영역(II) 상에는 제2 캐핑막(380)이 잔류할 수 있다.
상기 식각 공정을 수행함에 따라, 기판(100)의 제1 영역(I) 상에서, 제1 개구(230) 상에는 순차적으로 적층된 제3 도전 패턴(245), 제4 배리어 패턴(255), 제4 도전 패턴(265), 제1 마스크(275), 제1 식각 저지 패턴(365) 및 제2 캐핑 패턴(385)이 형성될 수 있으며, 제1 개구(230) 바깥의 절연막 구조물(210)의 제2 절연막(190) 상에는 순차적으로 적층된 제3 절연 패턴(205), 제3 도전 패턴(245), 제4 배리어 패턴(255), 제4 도전 패턴(265), 제1 마스크(275), 제1 식각 저지 패턴(365) 및 제2 캐핑 패턴(385)이 형성될 수 있다.
이하에서는, 순차적으로 적층된 제3 도전 패턴(245), 제4 배리어 패턴(255), 제4 도전 패턴(265), 제1 마스크(275), 제1 식각 저지 패턴(365) 및 제2 캐핑 패턴(385)을 함께 비트 라인 구조물(395)로 지칭하기로 한다. 예시적인 실시예들에 있어서, 비트 라인 구조물(395)은 기판(100)의 제1 영역(I) 상에서 제2 방향(D2)으로 연장될 수 있으며, 제1 방향(D1)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
한편, 제1 방향(D1)을 따라 기판(100)의 제2 영역(II)에 인접한 기판(100)의 제1 영역(I) 부분 상에는, 순차적으로 적층된 제7 도전 패턴(247), 제6 배리어 패턴(257), 제8 도전 패턴(267) 및 제2 마스크(277)를 포함하며 제2 방향(D2)으로 연장되는 더미 비트 라인 구조물이 형성될 수 있으며, 제2 게이트 구조물(330), 상기 더미 비트 라인 구조물, 상기 제1 및 제2 스페이서 구조물들, 절연막 구조물(210)의 일부, 및 소자 분리 패턴 구조물(110) 상에는 제1 식각 저지막(360)이 잔류할 수 있다. 또한, 제2 게이트 구조물(330) 및 상기 더미 비트 라인 구조물의 상면에 형성된 제1 식각 저지막(360) 부분, 및 제2 층간 절연막(370) 상에는 제2 캐핑막(380)이 잔류할 수 있다.
도 25 및 26을 참조하면, 비트 라인 구조물(395), 상기 더미 비트 라인 구조물, 및 제2 캐핑막(380) 등이 형성된 기판(100) 상에 제5 스페이서 막을 형성한 후, 상기 제5 스페이서 막 상에 제4 및 제5 절연막들을 순차적으로 형성할 수 있다.
상기 제5 스페이서 막은 제2 절연막(190) 상에 형성된 비트 라인 구조물(395) 부분 아래의 제3 절연 패턴(205)의 측벽도 커버할 수 있으며, 상기 제5 절연막은 제1 개구(230)의 나머지 부분을 모두 채울 수 있다.
상기 제5 스페이서 막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있고, 상기 제4 절연막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 상기 제5 절연막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
이후, 식각 공정을 수행하여, 상기 제4 및 제5 절연막들을 식각할 수 있다. 예시적인 실시예들에 있어서, 상기 식각 공정은 예를 들어, 인산(H2PO3), SC1 및 불산(HF)을 식각액으로 사용하는 습식 식각 공정에 의해 수행될 수 있으며, 상기 제4 및 제5 절연막들 중에서 제1 개구(230) 내에 형성된 부분을 제외한 나머지 부분은 모두 제거될 수 있다. 이에 따라, 상기 제5 스페이서 막의 표면 대부분, 즉 제1 개구(230) 내에 형성된 부분 이외의 상기 제5 스페이서 막 부분이 모두 노출될 수 있으며, 제1 개구(230) 내에 잔류하는 상기 제4 및 제5 절연막들 부분은 각각 제4 및 제5 절연 패턴들(410, 420)을 형성할 수 있다.
이후, 상기 노출된 제5 스페이서 막 표면 및 제1 개구(230) 내에 형성된 제4 및 제5 절연 패턴들(410, 420) 상에 제6 스페이서 막을 형성한 후, 이를 이방성 식각하여 비트 라인 구조물(395)의 측벽을 커버하는 제6 스페이서(430)를 상기 제5 스페이서 막 표면, 및 제4 및 제5 절연 패턴들(410, 420) 상에 형성할 수 있다. 이때, 제6 스페이서(430)는 상기 더미 비트 라인 구조물의 측벽에도 형성될 수 있다. 상기 제6 스페이서 막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
이후, 제2 캐핑 패턴(385) 및 제6 스페이서(430)를 식각 마스크로 사용하는 건식 식각 공정을 수행하여, 제1 액티브 패턴(103) 상면을 노출시키는 제2 개구(440)를 형성할 수 있으며, 제2 개구(440)에 의해 소자 분리 패턴 구조물(110)에 포함된 제1 분리 패턴(112)의 상면, 및 제1 게이트 마스크(160)의 상면도 노출될 수 있다.
상기 건식 식각 공정에 의해서, 제2 캐핑 패턴(385) 상면, 제2 절연막(190) 상면 및 제2 캐핑막(380) 상면에 형성된 상기 제5 스페이서 막 부분이 제거될 수 있으며, 이에 따라 비트 라인 구조물(395)의 측벽을 커버하는 제5 스페이서(400)가 형성될 수 있다. 이때, 제5 스페이서(400)는 상기 더미 비트 라인 구조물의 측벽도 커버할 수 있다.
또한, 상기 건식 식각 공정에서, 제1 및 제2 절연막들(180, 190)도 부분적으로 제거되어 비트 라인 구조물(395) 하부에 각각 제1 및 제2 절연 패턴들(185, 195)로 잔류할 수 있다. 비트 라인 구조물(395) 하부에 순차적으로 적층된 제1 내지 제3 절연 패턴들(185, 195, 205)은 함께 절연 패턴 구조물을 형성할 수 있다.
도 27 및 28을 참조하면, 제2 캐핑 패턴(385) 상면, 제2 캐핑막(380) 상면, 제6 스페이서(430)의 외측벽, 제4 및 제5 절연 패턴들(410, 420) 상면 일부, 및 제2 개구(440)에 의해 노출된 제1 액티브 패턴(103), 제1 분리 패턴(112) 및 제1 게이트 마스크(160)의 상면에 제7 스페이서 막을 형성한 후, 상기 제7 스페이서 막을 이방성 식각하여 비트 라인 구조물(395)의 측벽을 커버하는 제7 스페이서(450)를 형성할 수 있다. 상기 제7 스페이서 막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
기판(100)의 제1 영역(I) 상에서 비트 라인 구조물(395)의 측벽에 상기 수평 방향을 따라 순차적으로 적층된 제5 내지 제7 스페이서들(400, 430, 450)은 함께 제3 스페이서 구조물(460)로 지칭될 수 있다.
이후, 기판(100)의 제1 영역(I) 상에 형성된 제2 개구(440)를 채우는 하부 콘택 플러그 막을 충분한 높이로 형성한 후, 제2 캐핑 패턴(385) 및 제2 캐핑막(380)의 상면이 노출될 때까지 그 상부를 평탄화할 수 있다.
예시적인 실시예들에 있어서, 상기 하부 콘택 플러그 막은 제2 방향(D2)으로 연장될 수 있으며, 제1 방향(D1)을 따라 비트 라인 구조물들(395)에 의해 서로 이격되도록 복수 개로 형성될 수 있다. 상기 하부 콘택 플러그 막은 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
도 29 내지 도 31을 참조하면, 기판(100)의 제1 영역(I) 상에서 제1 방향(D1)으로 각각 연장되며 제2 방향(D2)으로 서로 이격된 복수의 제3 개구들을 포함하는 제3 마스크(도시되지 않음)를 제2 캐핑 패턴(385), 제2 캐핑막(380), 및 상기 하부 콘택 플러그 막 상에 형성하고 이를 식각 마스크로 사용하는 식각 공정을 수행하여 상기 하부 콘택 플러그 막을 식각할 수 있다.
예시적인 실시예들에 있어서, 상기 각 제3 개구들은 기판(100)의 제1 영역(I) 상에서 상기 수직 방향으로 제1 게이트 구조물(170)에 오버랩될 수 있다. 상기 식각 공정을 수행함에 따라서, 기판(100)의 제1 영역(I) 상에서는 비트 라인 구조물들(395) 사이에 제1 게이트 구조물(170)의 제1 게이트 마스크(160) 상면을 노출시키는 제4 개구가 형성될 수 있다.
상기 제3 마스크를 제거한 후, 상기 제4 개구를 채우는 제3 캐핑 패턴(480)을 기판(100)의 제1 영역(I) 상에 형성할 수 있다. 제3 캐핑 패턴(480)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다. 예시적인 실시예들에 있어서, 제3 캐핑 패턴(480)은 비트 라인 구조물들(395) 사이에서 제1 방향(D1)으로 연장될 수 있으며, 제2 방향(D2)을 따라 복수 개로 형성될 수 있다.
이에 따라, 기판(100)의 제1 영역(I) 상에서는, 비트 라인 구조물들(395) 사이에서 제2 방향(D2)으로 연장되는 하부 콘택 플러그 막(470)이 제3 캐핑 패턴들(480)에 의해 제2 방향(D2)을 따라 서로 이격된 복수의 하부 콘택 플러그들(475)로 변환될 수 있다.
도 32를 참조하면, 하부 콘택 플러그(475)의 상부를 제거하여 비트 라인 구조물(395)의 측벽에 형성된 제3 스페이서 구조물(460)의 상부를 노출시킨 후, 노출된 제3 스페이서 구조물(460)의 제6 및 제7 스페이서들(430, 450)의 상부를 제거할 수 있다.
이후, 하부 콘택 플러그(475)의 상부를 추가적으로 제거할 수 있다. 이에 따라, 하부 콘택 플러그(475)의 상면은 제6 및 제7 스페이서들(430, 450)의 최상면보다 낮아질 수 있다.
이후, 비트 라인 구조물(395), 제3 스페이서 구조물(460), 제3 캐핑 패턴(480), 제2 캐핑막(380), 및 하부 콘택 플러그(475) 상에 제8 스페이서 막을 형성하고 이를 이방성 식각함으로써, 비트 라인 구조물(395)의 제1 방향(D1)으로의 각 양 측벽에 형성된 제3 스페이서 구조물(460)의 상부를 커버하는 제8 스페이서(490)를 형성할 수 있으며, 이에 따라 하부 콘택 플러그(475)의 상면이 노출될 수 있다.
도 33 내지 도 35를 참조하면, 제2 및 제3 캐핑 패턴들(385, 480), 제2 캐핑막(380), 제8 스페이서(490), 및 하부 콘택 플러그(475) 상에 제1 희생막을 형성하고, 제2 및 제3 캐핑 패턴들(385, 480) 및 제2 캐핑막(380)의 상면이 노출될 때까지 그 상부를 평탄화할 수 있다.
상기 제1 희생막은 예를 들어, 실리콘 온 하드 마스크(SOH), 비정질 탄소막(ACL) 등을 포함할 수 있다.
이후, 기판(100)의 제1 및 제2 영역들(I, II)의 경계 상에 형성된 제2 캐핑막(380) 부분, 및 그 하부의 제2 층간 절연막(370), 제1 식각 저지막(360), 절연막 구조물(210), 제1 게이트 마스크(160), 제2 도전 패턴(150) 및 소자 분리 패턴 구조물(110)을 관통하여 제1 도전 패턴(140)을 노출시키는 제5 개구(520)를 형성할 수 있다. 제5 개구(520)는 제1 도전 패턴(140)의 측벽에 형성된 제3 배리어 패턴(130) 및 제1 게이트 절연 패턴(120)도 함께 노출시킬 수 있다.
한편, 기판(100)의 제2 영역(II) 상에 형성된 제2 캐핑막(380) 부분, 그 하부의 제2 층간 절연막(370), 제1 식각 저지막(360) 및 제2 게이트 구조물들(330) 사이의 제2 액티브 패턴(105) 부분의 상부를 관통하는 제6 개구(525)도 함께 형성될 수 있다.
도 36 내지 도 38을 참조하면, 예를 들어, 애싱(ashing) 공정 및/또는 스트립(stripping) 공정을 통해 상기 제1 희생막을 제거한 후, 도 1 내지 도 5를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
이에 따라, 기판(100)의 제2 영역(II) 상에서는, 제6 개구(525)의 저면에 인접한 제2 액티브 패턴(105) 부분에 제2 금속 실리사이드 막(900)이 형성될 수 있으며, 제2 금속 실리사이드 막(900)의 상면, 제6 개구(525)의 측벽, 및 제2 캐핑막(380)의 상면에 제7 및 제8 배리어 막들(530, 532)이 순차적으로 형성될 수 있다. 제2 금속 실리사이드 막(900)은 도 5에 도시된 제1 금속 실리사이드 막(80)과 같이, 예를 들어, 코발트 티타늄 실리사이드(CoTixSiy)(x, y는 실수)를 포함할 수 있다.
또한, 기판(100)의 제1 영역(I) 상에서는, 하부 콘택 플러그(475)의 상부에 제3 금속 실리사이드 막(500)이 형성될 수 있으며, 제5 개구(520)의 저면 및 측벽, 및 제3 금속 실리사이드 막(500), 제2 및 제3 캐핑 패턴들(385, 480) 및 제8 스페이서(490)의 상면에 제7 및 제8 배리어 막들(530, 532)이 순차적으로 형성될 수 있다.
이후, 제8 배리어 막(532) 상에 비트 라인 구조물들(395) 사이의 공간, 및 제5 및 제6 개구들(520, 525)을 채우는 제3 금속막(540)을 형성할 수 있다.
제7 배리어 막(530)은 예를 들어, 티타늄, 탄탈륨 등과 같은 금속을 포함할 수 있고, 제8 배리어 막(532)은 예를 들어, 티타늄 질화물, 탄탈륨 질화물 등과 같은 금속 질화물을 포함할 수 있으며, 제3 금속막(540)은 예를 들어, 텅스텐, 티타늄, 탄탈륨 등과 같은 금속을 포함할 수 있다.
이후, 제3 금속막(540) 상부에 대한 평탄화 공정을 추가적으로 수행할 수도 있다. 상기 평탄화 공정은 예를 들어, 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정을 포함할 수 있다.
도 39 내지 도 42를 참조하면, 제3 금속막(540) 및 제7 및 제8 배리어 막들(530, 532)을 패터닝할 수 있다.
이에 따라, 기판(100)의 제1 영역(I) 상에는 상부 콘택 플러그(549)가 형성될 수 있고, 기판(100)의 제1 및 제2 영역들(I, II)의 경계 상에는 배선(600)이 형성될 수 있으며, 기판(100)의 제2 영역(II)에 제1 방향(D1)으로 인접한 기판(100)의 제1 영역(I) 상에는 도전성 패드(608)가 형성될 수 있으며, 기판(100)의 제2 영역(II) 상에는 제1 콘택 플러그 구조물(940)이 형성될 수 있고, 이때, 상부 콘택 플러그(549), 배선(600), 도전성 패드(608) 및 제1 콘택 플러그 구조물(940) 사이에는 제7 개구(547)가 형성될 수 있다.
제7 개구(547)는 제3 금속막(540) 및 제7 및 제8 배리어 막들(530, 532)뿐만 아니라, 제2 및 제3 캐핑 패턴들(385, 480), 제2 캐핑막(380), 제3 스페이서 구조물(460), 제8 스페이서(490), 제1 식각 저지막(360), 제1 식각 저지 패턴(365), 제1 마스크(275), 제2 게이트 마스크(320), 및 상기 제1 및 제2 스페이서 구조물도 함께 부분적으로 제거함으로써 형성될 수 있다.
제7 개구(547)가 형성됨에 따라서, 기판(100)의 제1 영역(I) 상에서 제3 금속막(540) 및 제7 및 제8 배리어 막들(530, 532)은 각각 제3 금속 패턴(545) 및 이의 하면에 형성된 커버하는 제7 및 제8 배리어 패턴들(535, 537)으로 변환될 수 있으며, 이들은 함께 상부 콘택 플러그(549)를 형성할 수 있다. 예시적인 실시예들에 있어서, 상부 콘택 플러그(549)는 제1 및 제2 방향들(D1, D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있으며, 상부에서 보았을 때 벌집 패턴으로 배열되거나 혹은 격자 패턴으로 배열될 수 있다. 각 상부 콘택 플러그들(549)은 상부에서 보았을 때 원형, 타원형 혹은 다각형 모양을 가질 수 있다.
기판(100)의 제1 영역(I) 상에서 순차적으로 적층된 하부 콘택 플러그(475), 제3 금속 실리사이드 막(500), 및 상부 콘택 플러그(549)는 함께 제2 콘택 플러그 구조물을 형성할 수 있다.
배선(600)은 제4 금속 패턴(590) 및 이의 하면에 형성된 제9 및 제10 배리어 패턴들(580, 582)을 포함할 수 있으며, 도전성 패드(608)는 제5 금속 패턴(595) 및 이의 하면에 형성된 제11 및 제12 배리어 패턴들(586, 588)을 포함할 수 있다. 한편, 제5 개구(520) 내에는 제6 금속 패턴(560) 및 제13 및 제14 배리어 패턴들(550, 555)을 포함하는 제3 콘택 플러그 구조물(570)이 형성될 수 있다.
예시적인 실시예들에 있어서, 배선(600)은 기판(100)의 제1 및 제2 영역들(I, II)의 경계 부분으로부터 제2 영역(II)을 향해 제1 방향(D1)으로 연장될 수 있으며, 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 예시적인 실시예들에 있어서, 배선(600)은 상기 수직 방향으로 제5 개구(520)에 오버랩될 수 있다.
한편, 도시하지는 않았으나 배선들(600) 중 적어도 일부는 제1 콘택 플러그 구조물(940)과 연결될 수 있다. 예시적인 실시예들에 있어서, 제1 콘택 플러그 구조물(940)은 제7 금속 패턴(930) 및 이의 하면에 형성된 제15 및 제16 배리어 패턴들(910, 920)을 포함할 수 있다.
이후 도시되지는 않았으나, 노출된 제6 스페이서(430)를 제거하여, 제7 개구(547)에 연통하는 에어 갭을 형성할 수도 있다. 이때, 제6 스페이서(430)는 예를 들어, 습식 식각 공정에 의해 제거될 수 있다.
도 43 및 44를 참조하면, 제7 개구(547)를 채우는 제6 절연막(620)을 형성한 후, 제6 절연막(620), 상부 콘택 플러그(549), 배선(600), 도전성 패드(608) 및 제1 콘택 플러그 구조물(940) 상면에 제2 식각 저지막(630)을 형성할 수 있다.
제6 절연막(620)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있으며, 제2 식각 저지막(630)은 예를 들어, 실리콘 붕질화물(SiBN) 혹은 실리콘 탄질화물(SiCN) 등과 같은 질화물을 포함하도록 형성될 수 있다.
전술한 바와 같이 제7 개구(547)에 연통하는 상기 에어 갭이 형성된 경우에는, 제6 절연막(620)이 갭필 특성이 낮은 절연 물질을 사용하여 형성될 수 있으며, 이에 따라 제7 개구(547) 하부의 상기 에어 갭이 채워지지 않고 잔류할 수 있다. 이때, 상기 에어 갭은 에어 스페이서로 지칭될 수 있다.
도 45 및 46을 참조하면, 제2 식각 저지막(630) 상에 몰드막을 형성한 후, 상기 몰드막 및 제2 식각 저지막(630)을 관통하여 상부 콘택 플러그(549)의 상면을 노출시키는 제8 개구를 형성할 수 있다.
이후, 상기 제8 개구를 채우는 하부 전극막을 형성하고, 상기 몰드막의 상면이 노출될 때까지 상기 하부 전극막을 평탄화함으로써, 상기 제8 개구 내에 필라 형상의 하부 전극(700)을 형성할 수 있다. 이와는 달리, 하부 전극(700)은 컵 형상, 혹은 가운데가 비어 있고 하단이 막힌 실린더 형상을 갖도록 형성될 수도 있다. 하부 전극(700)은 상부에서 보았을 때, 예를 들어 벌집 패턴으로 형성될 수 있다.
상기 몰드막을 예를 들어, 습식 식각 공정을 통해 제거한 후, 하부 전극(700)의 상면 및 측벽에 유전막(710)을 형성하고, 유전막(710) 상에 상부 전극(720)을 형성할 수 있다. 이에 따라 순차적으로 적층된 하부 전극(700), 유전막(710) 및 상부 전극(720)을 포함하는 커패시터(730)가 형성될 수 있다.
하부 전극(700)은 예를 들어, 금속, 금속 질화물, 금속 실리사이드, 불순물이 도핑된 폴리실리콘 등을 포함할 수 있고, 유전막(710)은 예를 들어, 하프늄 산화물, 지르코늄 산화물 등의 금속 산화물을 포함할 수 있으며, 상부 전극(720)은 예를 들어, 티타늄 질화물과 같은 금속 질화물 혹은 불순물이 도핑된 실리콘-게르마늄 등을 포함할 수 있다.
전술한 공정들을 수행함으로써 상기 반도체 장치를 완성할 수 있다.
상기 반도체 장치는 다음과 같은 구조적 특징을 가질 수 있다.
즉, 상기 반도체 장치는 셀 영역(I) 및 주변 회로 영역(II)을 포함하는 기판(100)의 셀 영역(I) 내에 매립되어 제1 방향(D1)으로 연장된 제1 게이트 구조물(170); 기판(100)의 셀 영역(I) 상에 형성되어 제2 방향(D1)으로 연장된 비트 라인 구조물(395); 비트 라인 구조물(395)에 인접한 기판(100)의 제1 액티브 패턴(103) 상에 형성된 제2 콘택 플러그 구조물(475, 500, 549); 제2 콘택 플러그 구조물(475, 500, 549) 상에 형성된 커패시터(730); 기판(100)의 주변 회로 영역(II) 상에 형성된 제2 게이트 구조물(330); 제2 게이트 구조물(330)에 인접한 기판(100)의 제2 액티브 패턴(105) 상에 형성된 제1 콘택 플러그 구조물(940); 및 기판(100)의 제2 액티브 패턴(105) 상에 형성되어 제1 콘택 플러그 구조물(940)의 저면에 접촉하는 제2 금속 실리사이드 막(900)을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 콘택 플러그 구조물(940)의 하부는 기판(100)의 제2 액티브 패턴(105) 상에 형성된 제6 개구(525)를 채울 수 있으며, 제1 금속을 포함하는 제7 금속 패턴(930), 제7 금속 패턴(930)의 저면 및 측벽을 커버하고 제2 금속의 질화물을 포함하는 제16 배리어 패턴(920), 및 제16 배리어 패턴(920)의 저면 및 측벽을 커버하고 제2 금속 실리사이드 막(900)과 접촉하며, 제3 금속을 포함하는 제15 배리어 패턴(910)을 구비할 수 있으며, 제2 금속 실리사이드 막(900)은 상기 제3 금속, 상기 제3 금속과 다른 제4 금속, 및 실리콘을 포함할 수 있다.
일 실시예에 있어서, 상기 제3 금속은 티타늄일 수 있고, 상기 제4 금속은 코발트일 수 있으며, 이에 따라 제2 금속 실리사이드 막(900)은 코발트 티타늄 실리사이드(CoTixSiy)(x, y는 실수)를 포함할 수 있다.
일 실시예에 있어서, 상기 제2 및 제3 금속들은 서로 동일할 수 있으며, 이에 따라 제15 배리어 패턴(910)은 티타늄을 포함하고 제16 배리어 패턴(920)은 티타늄 질화물을 포함할 수 있다.
일 실시예에 있어서, 상기 제1 금속은 텅스텐을 포함할 수 있다.
도 47은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도로서 도 46에 대응하는 도면이다.
상기 반도체 장치는 도 9에 도시된 바와 같이, 제1 콘택 플러그 구조물(940)이 제7 금속 패턴(930)을 포함하지 않고, 제16 배리어 패턴(920) 및 이의 하면에 형성된 제15 배리어 패턴(910)만을 포함하는 점을 제외하고는, 도 46에 도시된 반도체 장치와 실질적으로 동일하거나 유사하다.
10, 100: 기판 20, 370: 제1, 제2 층간 절연막
30: 리세스 40, 540: 제1, 제3 금속막
50, 380: 제1, 제2 캐핑막 60: 예비 금속 실리사이드 막
72, 74, 250, 530, 532: 제1, 제2, 제4, 제7, 제8 배리어 막
76, 78, 130, 255, 300, 257, 535, 537, 580, 582, 586, 588, 550, 555, 910, 920: 제1 내지 제16 배리어 패턴
80, 900, 500: 제1 내지 제3 금속 실리사이드 막
92, 545, 590, 560, 930: 제2 내지 제7 금속 패턴
95: 콘택 플러그 구조물
110: 소자 분리 패턴 구조물 112, 114, 116: 제1 내지 제3 분리 패턴
120, 280: 제1, 제2 게이트 절연 패턴
220: 제2 게이트 절연막
140, 150, 245, 265, 290, 310, 247, 267: 제1 내지 제8 도전 패턴
160, 320: 제1, 제2 게이트 마스크 170, 330: 제1, 제2 게이트 구조물
180, 190, 200, 620: 제1, 제2, 제3, 제6 절연막
185, 195, 205, 410, 420: 제1 내지 제5 절연 패턴
210: 절연막 구조물
230, 440, 520, 525, 547: 제1, 제2, 제5, 제6, 제7 개구
240, 260: 제3, 제4 도전막 270: 제1 마스크 막
275, 277: 제1, 제2 마스크
340, 345, 350, 355: 제1 내지 제4 게이트 스페이서
360, 630: 제1, 제2 식각 저지막 365: 제1 식각 저지 패턴
385, 480: 제2, 제3 캐핑 패턴 395: 비트 라인 구조물
400, 430, 450, 490: 제5 내지 제8 스페이서
460: 제3 스페이서 구조물 600: 배선
608: 도전성 패드 700: 하부 전극
710: 유전막 720: 상부 전극
730: 커패시터 940, 570: 제1, 제3 콘택 플러그 구조물

Claims (10)

  1. 기판 상에 형성된 금속 실리사이드 막; 및
    상기 금속 실리사이드 막 상에 형성되며,
    제1 금속을 포함하는 금속 패턴; 및
    상기 금속 패턴의 저면 및 측벽을 커버하고 상기 금속 실리사이드 막과 접촉하며, 제2 금속을 포함하는 제1 배리어 패턴을 갖는 콘택 플러그 구조물을 구비하며,
    상기 금속 실리사이드 막은 상기 제2 금속, 상기 제2 금속과 다른 제3 금속, 및 실리콘을 포함하는 반도체 장치.
  2. 제1항에 있어서, 상기 제2 금속은 티타늄 혹은 탄탈륨을 포함하고,
    상기 제3 금속은 코발트, 니켈, 티타늄, 백금, 몰리브덴, 나트륨, 망간, 텅스텐 혹은 지르코늄을 포함하는 반도체 장치.
  3. 제2항에 있어서, 상기 제2 금속은 티타늄을 포함하고, 상기 제3 금속은 코발트를 포함하며,
    이에 따라 상기 금속 실리사이드 막은 코발트 티타늄 실리사이드(CoTixSiy)(x, y는 실수)를 포함하는 반도체 장치.
  4. 제3항에 있어서, 상기 금속 실리사이드 막에 포함된 상기 티타늄의 농도는 상기 기판에 인접한 부분에 비해 상기 제1 배리어 패턴에 인접한 부분이 더 높은 반도체 장치.
  5. 제1항에 있어서, 상기 제1 금속은 텅스텐, 티타늄 혹은 탄탈륨을 포함하는 반도체 장치.
  6. 제1항에 있어서, 상기 금속 패턴과 상기 제1 배리어 패턴 사이에 형성되며 금속 질화물을 포함하는 제2 배리어 패턴을 더 구비하는 반도체 장치.
  7. 기판 상에 형성되며, 코발트 티타늄 실리사이드(CoTixSiy)(x, y는 실수)를 포함하는 금속 실리사이드 막; 및
    상기 금속 실리사이드 막 상에 형성되며,
    제1 금속을 포함하는 금속 패턴;
    상기 금속 패턴의 저면 및 측벽을 커버하고 제2 금속의 질화물을 포함하는 제1 배리어 패턴; 및
    상기 제1 배리어 패턴의 저면 및 측벽을 커버하고 상기 금속 실리사이드 막과 접촉하며, 티타늄을 포함하는 제2 배리어 패턴을 갖는 콘택 플러그 구조물을 구비하는 반도체 장치.
  8. 제7항에 있어서, 상기 금속 실리사이드 막에 포함된 상기 티타늄의 농도는 상기 기판에 인접한 부분에 비해 상기 제1 배리어 패턴에 인접한 부분이 더 높은 반도체 장치.
  9. 셀 영역 및 주변 회로 영역을 포함하는 기판의 상기 셀 영역 내에 매립되어, 상기 기판의 상면에 평행한 제1 방향으로 연장된 제1 게이트 구조물;
    상기 기판의 셀 영역 상에 형성되어, 상기 기판의 상면에 평행하고 상기 제1 방향과 교차하는 제2 방향으로 연장된 비트 라인 구조물;
    상기 비트 라인 구조물에 인접한 상기 기판 상에 형성된 제1 콘택 플러그 구조물;
    상기 제1 콘택 플러그 구조물 상에 형성된 커패시터;
    상기 기판의 주변 회로 영역 상에 형성된 제2 게이트 구조물;
    상기 제2 게이트 구조물에 인접한 상기 기판 상에 형성된 제2 콘택 플러그 구조물; 및
    상기 기판 상에 형성되어 상기 제2 콘택 플러그 구조물의 저면에 접촉하는 금속 실리사이드 막을 포함하며,
    상기 제2 콘택 플러그 구조물은,
    제1 금속을 포함하는 금속 패턴; 및
    상기 금속 패턴의 저면 및 측벽을 커버하고 상기 금속 실리사이드 막과 접촉하며, 제2 금속을 포함하는 제1 배리어 패턴을 가지며,
    상기 금속 실리사이드 막은 상기 제2 금속, 상기 제2 금속과 다른 제3 금속, 및 실리콘을 포함하는 반도체 장치.
  10. 제9항에 있어서, 상기 제2 금속은 티타늄을 포함하고, 상기 제3 금속은 코발트를 포함하며,
    이에 따라 상기 금속 실리사이드 막은 코발트 티타늄 실리사이드(CoTixSiy)(x, y는 실수)를 포함하는 반도체 장치.
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