KR20200137806A - 3차원 반도체 장치 및 그 제조방법 - Google Patents

3차원 반도체 장치 및 그 제조방법 Download PDF

Info

Publication number
KR20200137806A
KR20200137806A KR1020190064724A KR20190064724A KR20200137806A KR 20200137806 A KR20200137806 A KR 20200137806A KR 1020190064724 A KR1020190064724 A KR 1020190064724A KR 20190064724 A KR20190064724 A KR 20190064724A KR 20200137806 A KR20200137806 A KR 20200137806A
Authority
KR
South Korea
Prior art keywords
channel structure
gate electrode
gate electrodes
channel
buried
Prior art date
Application number
KR1020190064724A
Other languages
English (en)
Inventor
최은영
김형준
이수형
조용석
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020190064724A priority Critical patent/KR20200137806A/ko
Priority to US16/582,240 priority patent/US11201166B2/en
Priority to CN202010418871.0A priority patent/CN112018126A/zh
Publication of KR20200137806A publication Critical patent/KR20200137806A/ko
Priority to US17/540,688 priority patent/US11723203B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H01L27/11582—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H01L27/1157—
    • H01L27/11575—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

본 개시의 일 실시예는, 기판 상에 순차적으로 적층된 복수의 제1 게이트 전극들과, 상기 복수의 제1 게이트 전극들 상에 배치된 제2 게이트 전극과, 상기 복수의 제1 게이트 전극들 및 상기 제2 게이트 전극의 일부 영역을 관통하는 제1 채널 구조체와, 상기 제1 채널 구조체 내부에 제공되며 상기 제1 채널 구조체에 의해 둘러싸이고 상기 제1 채널 구조체의 상단보다 높은 상면을 갖는 매립 절연 패턴과, 상기 제1 채널 구조체에 연결되며 상기 제2 게이트 전극의 다른 일부 영역을 관통하는 제2 채널 구조체와, 상기 제2 채널 구조체 내부에 제공되며 상기 제2 채널 구조체에 의해 둘러싸인 매립 도전 패턴을 포함하는 3차원 반도체 장치를 제공한다.

Description

3차원 반도체 장치 및 그 제조방법{THREE-DIMENSIONAL SEMICONDUCTOR DEVICES AND METHODS OF FABRICATING THE SAME}
본 발명의 기술적 사상은 3차원 반도체 장치 및 그 제조 방법에 관한 것이다.
전자 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 전자 제품에 사용되는 반도체 장치는 높은 집적도가 요구된다. 반도체 장치의 집적도를 향상시키기 위한 방법들 중 하나로서, 기존의 평면 트랜지스터 구조 대신 3차원(예, 수직) 트랜지스터 구조를 가지는 3차원 반도체 장치가 제안되고 있다.
본 개시에서 해결하려는 과제는, 신뢰성이 개선된 3차원 반도체 장치를 제공하는데 있다.
본 개시에서 해결하려는 과제는, 신뢰성이 개선된 3차원 반도체 장치의 제조방법을 제공하는데 있다.
본 개시의 일 실시예는, 기판 상에 순차적으로 적층된 복수의 제1 게이트 전극들과, 상기 복수의 제1 게이트 전극들 상에 배치된 제2 게이트 전극과, 상기 복수의 제1 게이트 전극들 및 상기 제2 게이트 전극의 일부 영역을 관통하는 제1 채널 구조체와, 상기 제1 채널 구조체 내부에 제공되며 상기 제1 채널 구조체에 의해 둘러싸이고 상기 제1 채널 구조체의 상단보다 높은 상면을 갖는 매립 절연 패턴과, 상기 제1 채널 구조체에 연결되며 상기 제2 게이트 전극의 다른 일부 영역을 관통하는 제2 채널 구조체와, 상기 제2 채널 구조체 내부에 제공되며 상기 제2 채널 구조체에 의해 둘러싸인 매립 도전 패턴을 포함하는 3차원 반도체 장치를 제공한다.
본 개시의 일 실시예는, 기판 상에 순차적으로 적층된 복수의 제1 게이트 전극들과, 상기 복수의 제1 게이트 전극들 상에 순차적으로 배치된 하부 게이트 전극 및 상부 게이트 전극을 갖는 제2 게이트 전극들과, 상기 복수의 제1 게이트 전극들 및 상기 하부 게이트 전극의 적어도 일부를 관통하는 제1 채널 구조체와, 상기 제1 채널 구조체 내부에 제공되며 상기 제1 채널 구조체에 의해 둘러싸이고 상기 제1 채널 구조체의 상단보다 높은 상면을 갖는 매립 절연 패턴과, 상기 제1 채널 구조체에 연결되며 상기 제2 게이트 전극들 중 상기 제1 채널 구조체에 의해 관통되지 않는 나머지 영역을 관통하는 제2 채널 구조체와, 상기 제2 채널 구조체 내부에 제공되며 상기 제2 채널 구조체에 의해 둘러싸인 매립 도전 패턴을 포함하는 3차원 반도체 장치를 제공한다.
본 개시의 일 실시예는, 기판 상에 순차적으로 적층된 복수의 제1 게이트 전극들과 적어도 하나의 제2 게이트 전극을 가지며, 상기 복수의 제1 게이트 전극들과 상기 적어도 하나의 제2 게이트 전극을 관통하는 채널 홀을 갖는 복수의 적층 구조체와, 상기 복수의 제1 게이트 전극 및 상기 적어도 하나의 제2 게이트 전극의 일부 영역을 연결되도록 상기 채널 홀의 내부 측벽에 배치된 제1 채널 구조체와, 상기 제1 채널 구조체 내부에 제공되며 상기 제1 채널 구조체에 의해 둘러싸이고 상기 제1 채널 구조체의 상단보다 높은 상면을 갖는 제1 매립 절연 패턴과, 상기 제1 채널 구조체의 상단에 연결되며 상기 적어도 하나의 제2 게이트 전극의 다른 일부 영역에 연결되는 채널층과 상기 제1 매립 절연 패턴의 상면에 배치된 중간 수평층을 갖는 제2 채널 구조체와, 상기 제2 채널 구조체 내부에 제공되며 상기 제2 채널 구조체에 의해 둘러싸이고 상기 중간 수평층 상에 배치된 제2 매립 절연 패턴과, 상기 제2 채널 구조체 내부에 제공되며 상기 제2 채널 구조체에 의해 둘러싸이고, 상기 제2 매립 절연 패턴 상에 배치된 매립 도전 패턴을 포함하는 3차원 반도체 장치를 제공한다.
본 개시의 일 실시예는, 기판 상에 교대로 적층된 절연막들 및 희생막들을 갖는 적층 구조체를 형성하는 단계와, 상기 적층 구조체를 관통하는 채널 홀을 형성하는 단계와, 상기 채널 홀의 내부 측벽 상에 제1 채널 구조체를 형성하는 단계와, 상기 제1 채널 구조체 내부에 상기 채널 구조체에 둘러싸인 매립 절연 패턴을 형성하는 단계와, 상기 매립 절연 패턴의 일부 영역을 제거하여 상기 매립 절연 패턴의 상면을 리세스시키는 단계와, 상기 제1 채널 구조체의 일부 영역을 제거하여 상기 제1 채널 구조체의 상단을 상기 매립 절연 패턴의 상면보다 낮게 리세스시키는 단계와, 상기 채널 홀의 내부 측벽에서 상기 제1 채널 구조체가 제거된 영역에 상기 제1 채널 구조체에 연결된 제2 채널 구조체를 형성하는 단계와, 상기 제2 채널 구조체 내부에 상기 제2 채널 구조체에 둘러싸인 매립 도전 패턴을 형성하는 단계를 포함하는 3차원 반도체 장치의 제조방법을 제공한다.
불량의 원인을 제공하는 이온 주입 공정을 사용하지 않고도 적층 구조체의 상단에 GIDL 트랜지스터를 형성하므로, 신뢰성이 우수한 반도체 장치 및 그 제조방법을 제공할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 개시의 일 실시예에 따른 3차원 반도체 장치의 메모리 셀 어레이의 등가회로도이다.
도 2는 본 개시의 일 실시예에 따른 3차원 반도체 장치를 나타내는 개략 사시도이다.
도 3a은 도 2에 도시된 3차원 반도체 장치에서 "A" 영역을 확대하여 나타내는 단면도이며, 도 3b는 도 3a에 도시된 수직 구조체를 나타내는 투과 사시도이다.
도 4 내지 도 7은 본 개시의 다양한 실시예에 따른 3차원 반도체 장치를 나타내는 단면도이다.
도 8 내지 도 11은 본 개시의 일 실시예에 따른 3차원 반도체 장치의 제조 방법의 일부 공정을 설명하기 위한 주요 공정별 단면도들이다.
도 12a 내지 도 12d는 본 개시의 일 실시예에 따른 3차원 반도체 장치의 제조방법을 일부 공정(제2 채널 구조체 형성)을 설명하기 위한 주요 공정별 단면도들이다.
도 13 내지 도 17은 본 개시의 일 실시예에 따른 3차원 반도체 장치의 제조 방법의 일부 공정을 설명하기 위한 주요 공정별 단면도들이다.
이하, 첨부된 도면을 참조하여 본 개시의 다양한 실시예들을 상세히 설명하기로 한다.
도 1은 본 개시의 일 실시예에 따른 3차원 반도체 장치의 셀 어레이의 등가회로도이며, 도 2에 도시된 3차원 반도체 장치(100)에 포함된 셀 어레이의 등가회로도로 이해할 수 있다.
도 1을 참조하면, 본 실시예에 따른 셀 어레이는, 공통 소스 라인(CSL), 복수 개의 비트 라인들(BL), 및 상기 공통 소스 라인(CSL)과 상기 비트 라인들(BL) 사이에 배치되는 복수 개의 셀 스트링들(CSTR)을 포함할 수 있다.
상기 공통 소스 라인(CSL)은 기판 상에 배치되는 도전성 박막 또는 기판 내에 형성되는 불순물 영역일 수 있다. 상기 비트 라인들(BL)은 상기 기판으로부터 이격되어, 상기 기판 상에 배치되는 도전성 패턴들(예를 들면, 금속 라인)일 수 있다. 상기 비트 라인들(BL)은 2차원적으로 배열되고, 그 각각에는 복수의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 상기 셀 스트링들(CSTR)은 상기 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 복수의 상기 비트 라인들(BL)과 상기 공통 소스 라인(CSL) 사이에 복수의 상기 셀 스트링들(CSTR)이 배치될 수 있다. 일부 실시예들에 따르면, 상기 공통 소스 라인(CSL)은 복수 개로 제공되고, 2차원적으로 배열될 수 있다. 여기서, 공통 소스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있으며, 또는 공통 소스 라인들(CSL)의 각각이 전기적으로 제어될 수도 있다.
상기 셀 스트링들(CSTR)의 각각은 상기 공통 소스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 상기 비트 라인(BL)에 접속하는 스트링 선택 트랜지스터(SST), 및 상기 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수 개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 그리고, 상기 접지 선택 트랜지스터(GST), 상기 스트링 선택 트랜지스터(SST) 및 상기 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다. 상기 공통 소스 라인(CSL)은 상기 접지 선택 트랜지스터들(GST)의 소스들에 공통으로 연결될 수 있다. 이에 더하여, 상기 공통 소스 라인(CSL)과 상기 비트 라인들(BL) 사이에 배치되는, 접지 선택 라인(GSL), 복수 개의 워드 라인들(WL1∼WLn) 및 복수 개의 스트링 선택 라인들(SSL)이 상기 접지 선택 트랜지스터(GST), 상기 메모리 셀 트랜지스터들(MCT) 및 상기 스트링 선택 트랜지스터들(SST)의 게이트 전극들로서 각각 사용될 수 있다. 또한, 상기 메모리 셀 트랜지스터들(MCT)의 각각은 데이터 저장 요소(data storage element)를 포함할 수 있다.
본 실시예에 따른 셀 어레이는 최상단에 게이트 유도 드레인 누설(gate induced drain leakage, GIDL) 방식을 이용하여 메모리 셀 어레이의 소거 동작을 수행하는 GIDL 트랜지스터들(GIDL)를 포함한다. 상기 GIDL 트랜지스터들은 스트링 선택 라인들(SSL)과 상기 비트 라인들(BL) 사이에 배치될 수 있으며, 이를 "상단 GIDL 트랜지스터들"라고도 한다. 다른 실시예에서는, 접지 선택 라인(GSL)과 공통 소스 라인(CSL) 사이에 "하단 GIDL 트랜지스터들"이 더 포함될 수도 있다.
상단 GIDL 트랜지스터들을 구현하기 위해서, 드레인 영역에 인접한 일부 채널 영역은 고농도의 도펀트로 도프되어야 한다. 종래에는 이온 주입을 이용하여 상기 일부 채널 영역에 도펀트를 주입하고 도펀트 확산 및 활성화를 위한 후속 열처리를 적용함으로써 계단 접합(abrupt junction)을 형성하여 왔다. 특히, 충분한 GIDL 전류를 얻기 위해서는 고농도 이온 주입(high dose implantation) 공정이 수회 반복 수행될 수 있다. 이러한 고농도 이온 주입 공정으로 인해, 상단 절연층(예, 산화물)에 손상이 발생되고, 후속 식각 공정에서 손상 영역에 식각되므르, 기생 워드 라인 형성 등의 불량의 원인을 제공할 수 있다. 본 발명자는 고농도 이온 주입 공정을 사용하지 않는 새로운 GIDL 트랜지스터들의 형성방안을 제공한다.
도 2는 본 개시의 일 실시예에 따른 3차원 반도체 장치의 셀 어레이들을 나타내는 개략 사시도이다.
도 2를 참조하면, 본 실시예에 따른 반도체 장치(100)는, 기판(101)과, 상기 기판(101) 상에 교대로 적층된 절연막들(120)과, 복수의 제1 게이트 전극들(131) 및 제2 게이트 전극들(132)을 갖는 적층 구조체(SS)를 포함한다.
상기 기판(100)은 일 예로, 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판일 수 있다.
상기 복수의 제1 게이트 전극들(131)은 최하위 게이트 전극(131G)과, 최상위 게이트 전극(131S)과, 이들 사이에 적층된 셀 게이트 전극들(131-1,131-2,...131-n)을 포함할 수 있다. 최하위 게이트 전극(131G) 및 최상위 게이트 전극(131S)은 각각 스트링 선택 트랜지스터(SST) 및 상기 접지 선택 트랜지스터들(GST)에 관련된 요소일 수 있으며, 셀 게이트 전극들(131-1,131-2,...131-n)은 복수의 메모리 셀 트랜지스터들(MCT)에 관련된 요소일 수 있다(도 1 참조). 반도체 장치(100)의 필요한 용량에 따라 셀 게이트 전극들(131-1,131-2,...131-n)의 개수가 결정될 수 있으며, 예를 들어, 30개 이상일 수 있다.
상기 제2 게이트 전극들(132)은 상기 복수의 제1 게이트 전극들(131) 상에 순차적으로 배치된 하부 게이트 전극(132a)과 상부 게이트 전극(132b)을 포함할 수 있다. 상기 제2 게이트 전극들(132)은 GIDL 트랜지스터들에 관련된 요소일 수 있다. 본 실시예에 채용된 제2 게이트 전극들(132)은 2개의 게이트 전극들(132a,132b)로 예시되어 있으나, 이에 한정되지 않으며 다른 실시예에서는 1개 또는 3개 이상의 게이트 전극들로 구성될 수 있다.
상기 적층 구조체(SS)는 평면적 관점에서 제1 방향(X) 및 상기 제1 방향(X)에 교차하는 제2 방향(Y)으로 연장된 형태를 가질 수 있다. 상기 복수의 제1 게이트 전극들(131)과 상기 제2 게이트 전극들(132)은 상기 제1 방향(X) 및 제2 방향(Y) 모두에 교차하는 제3 방향(Z)으로 순차적으로 적층될 수 있다. 상기 제1 방향(X) 및 상기 제2 방향(Y)은 상기 기판(100)의 상면에 실질적으로 평행할 수 있고, 상기 제3 방향(Z)은 상기 기판(100)의 상기 상면에 실질적으로 수직할 수 있다. 상기 복수의 제1 게이트 전극들(131)과 상기 제2 게이트 전극들(132)은 상기 상기 복수의 제1 게이트 전극들(131)과 상기 제2 게이트 전극들(132) 사이에 각각 제공되는 상기 절연막들(110)에 의해 서로 분리될 수 있다.
예를 들어, 상기 절연막들(110)은 실리콘막, 실리콘 산화막, 실리콘 카바이드막, 실리콘 산질화막, 및 실리콘 질화막 중 적어도 하나를 포함할 수 있다. 예를 들어, 상기 복수의 제1 게이트 전극들(131)과 상기 제2 게이트 전극들(132)은 다결정 구조의 실리콘(Poly-silicon)을 포함하거나, 텅스텐(W)과 같은 금속 및/또는 도전성 금속 질화물을 포함할 수 있다.
상기 기판(100)과 상기 적층 구조체(SS) 사이에 하부 절연막(102)이 제공될 수 있다. 상기 하부 절연막(102)은, 일 예로, 실리콘 산화막, 실리콘 질화막, 고유전막(예, 알루미늄 산화막 및 하프늄 산화막 등), 또는 이들의 조합을 포함할 수 있다. 상기 하부 절연막(102)은 상기 절연막들(110)보다 얇은 두께를 가질 수 있다. 여기서, 상기 하부 절연막(102) 및 상기 절연막들(110)의 두께들은 상기 제3 방향(Z)을 따라 측정될 수 있다.
상기 적층 구조체(SS)는 상기 제3 방향(Z)으로 형성된 채널 홀들(CH)을 포함한다. 상기 채널 홀들(CH) 내부에는 수직 구조체가 제공된다. 본 실시예에서, 수직 구조체는 실질적으로 수직방향(Z 방향)으로 실질적으로 동일한 면적을 갖는 것으로 도시되어 있으나, 수직 구조체(또는, 채널 홀들(CH))는 기판(101)에 가까울수록 폭이 좁아지는 형상을 가질 수 있다.
상기 수직 구조체는 제1 및 제2 게이트 전극(131,132)에 가까운 순서대로 배치된 수직 절연체(160)와, 상기 제3 방향(또는 수직 방향)으로 연결된 제1 및 제2 채널 구조체(131,132)와, 매립 절연 패턴(181)을 포함할 수 있다.
상기 수직 구조체는 상기 적층 구조체(SS)를 관통하여 상기 기판(100)에 전기적으로 연결될 수 있다. 상기 수직 구조체는 상기 적층 구조체(SS) 내에 복수 개로 제공될 수 있고, 복수의 수직 구조체는 평면적 관점에서 상기 제1 방향(X)을 따라 배열될 수 있다. 상기 복수의 수직 구조체는 상기 제1 방향(X)을 따라 지그재그 형태로 배열될 수 있다.
도 3a은 도 2에 도시된 3차원 반도체 장치에서 "A" 영역을 확대하여 나타내는 단면도이
도 2와 함께 도 3a를 참조하면, 채널 구조체는 상기 제3 방향으로 연결된 제1 및 제2 채널 구조체(131,132)을 포함한다. 상기 제2 채널 구조체(152)의 하단은 상기 제1 채널 구조체(151)의 상단(151T)에 연결된다. 상기 제1 채널 구조체(151)는 상기 복수의 제1 게이트 전극들(131) 및 상기 제2 게이트 전극(132)의 일부를 관통하며, 상기 제2 채널 구조체(152)는 상기 제2 게이트 전극(132)의 다른 일부를 관통한다.
본 실시예(2개의 제2 게이트 전극)에서는, 상기 제1 채널 구조체(151)는 상기 복수의 제1 게이트 전극들(131)과 상기 하부 게이트 전극(132a)을 관통하며, 상기 제2 채널 구조체(152)는 상기 상부 게이트 전극(132b)을 관통할 수 있다.
상기 제1 채널 구조체(151)는 언도프된 반도체 물질을 포함할 수 있다. 예를 들어, 언도프된(고의적으로 도프되지 않은) 다결정 실리콘일 수 있다. 상기 제2 채널 구조체(152)는 도프된 반도체 물질 또는 상기 제1 채널 구조체(151)의 밴드갭보다 작은 밴드갭을 갖는 반도체 물질을 포함할 수 있다. 예를 들어, 상기 제2 채널 구조체(152)는 도프된 반도체 물질은 도프된 다결정 실리콘일 수 있다. 도펀트 농도는 X선 형광 분석방법(XRF: X-ray Fluorescence)을 기준으로 2∼10 counts/㎤ 범위일 수 있다. 상기 작은 밴드갭을 갖는 반도체 물질은 GIDL 효율을 증가시킬 수 있다. 예를 들어 SiGe 및/또는 Ge을 포함할 수 있다. 일부 실시예에서, 작은 밴드갭을 갖는 반도체 물질도 도프될 수 있다. 제2 채널 구조체(152)는 도프된 반도체 물질을 직접 증착하는 방식에 의해 형성할 수도 있으나, 이에 한정되지 않고, 반도체 물질을 증착한 후에 추가적인 공정을 통해 원하는 농도로 도프할 수 있다.
상기 매립 절연 패턴(181)은 상기 제1 채널 구조체(151) 내부에 제공되며, 평면적 관점에서 상기 제1 채널 구조체(151)에 의해 둘러싸일 수 있다. 또한, 상기 매립 절연 패턴(181)의 상면(181T)은 상기 제1 채널 구조체(151)의 상단(151T)보다 높게 위치할 수 있다.
본 실시예에서, 도 3에 도시된 바와 같이, 상기 제1 채널 구조체(151)의 상단(151T)의 레벨(Lb)은 상기 하부 게이트 전극(132a)의 상면보다 높고 상기 상부 게이트 전극(132b)의 하면보다 낮게 위치할 수 있다. 이에 한정되지 않으며, 상기 제1 채널 구조체(151)의 상단(151T)의 레벨(Lb)은 게이트 전극의 두께 및 개수에 따라 다양하게 변경될 수 있다. 다른 실시예(도 5 내지 도 7 참조)에서, 상기 제1 채널 구조체(151)의 상단(151T)의 레벨(Lb)은 상기 하부 게이트 전극(132a)의 하면보다 높고 상기 상부 게이트 전극(132b)의 상면보다 낮은 범위에서 적절히 선택될 수 있다.
상기 매립 절연 패턴(181)의 상면(181T)의 레벨(La)은 상기 상부 게이트 전극(132b)과 수평 방향(X 또는 Y 방향)으로 중첩되도록 위치할 수 있다. 앞서 설명한 바와 같이, 상기 매립 절연 패턴(181)의 상면(181T)의 레벨(La)은 적어도 제1 채널 구조체(151)의 상단(151T)의 레벨(Lb)보다 높게 위치한다. 예를 들어, 상기 매립 절연 패턴(181)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다.
도 3b는 도 3a에 도시된 수직 구조체를 나타내는 투과 사시도이다.
제1 채널 구조체(151)와 제2 채널 구조체(152)(특히, 채널층(152b))은 각각 속이 빈 파이프 형태(hollow pipe-shaped) 또는 마카로니 형태(macaroni-shaped)로 이해될 수 있다. 상기 제1 채널 구조체(151)의 하단은 닫힌 상태(closed state)일 수 있다. 상기 제1 채널 구조체(151)의 하부는 상기 기판(101) 내부로 삽입될 수 있고, 상기 제1 채널 구조체(151)의 하면은 상기 기판(101)과 접할 수 있다.
상기 제2 채널 구조체(152)는 상부 게이트 전극(132b)에 연결되는 채널층(152a)과, 상기 매립 절연 패턴(181)의 상면에 배치된 중간 수평층(152b)을 갖는다. 상기 제2 채널 구조체(152)의 채널층(152a)은 상기 제1 채널 구조체(151)의 상단에 연결되도록 매립 절연 패턴(181) 주위에 리세스된 영역(Rp)으로 연장된 부분(152R)을 가질 수 있다. 리세스된 영역(Rp)을 통해 연장된 부분(152R)의 길이를 추가로 설정함으로써 GIDL을 위한 채널 길이를 정밀하게 디자인할 수 있다. 예를 들어, 상기 제2 채널 구조체(152)의 두께(특히, 채널층(152a)의 두께)는 30Å∼100Å 범위일 수 있다.
매립 도전 패턴(192)은 상기 제2 채널 구조체(152) 내부에 제공되며, 평면적 관점에서 상기 제2 채널 구조체(152)에 의해 둘러싸일 수 있다. 상기 매립 도전 패턴(192)은 적층 구조체(SS) 상면과 평탄한 상면을 가지며, 패드 영역으로 제공되는 도프된 반도체 물질을 포함할 수 있다. 본 실시예에서, 매립 도전 패턴(192)은 상부로부터 도핑될 수 있으므로, 고농도로 도프된 반도체 물질을 갖는 제1 영역(192H)과 저농도 또는 언도프된 반도체 물질을 갖는 제2 영역(192L)을 포함할 수 있다.
상기 적층 구조체(SS)와 상기 제1 및 제2 채널 구조체들(151,152) 사이에 수직 절연체(160)가 개재될 수 있다. 상기 수직 절연체(160)는 상기 복수의 제1 및 제2 게이트 전극들(131,132)의 각각과 상기 제1 및 제2 채널 구조체들(151,152) 사이에 개재할 수 있다. 일부 실시예에서, 상기 수직 절연체(160)는 상기 복수의 절연막들(120)의 각각과 상기 제1 및 제2 채널 구조체들(151,152) 사이로 연장될 수 있다. 상기 수직 절연체(160)는 상단 및 하단이 오픈된 파이프 형태 또는 마카로니 형태일 수 있다. 상기 수직 절연체(160)의 하면은 상기 기판(101)과 접할 수 있다.
도 3a를 참조하면, 상기 수직 절연체(160)는 플래시 메모리 장치의 메모리 요소를 포함할 수 있다. 즉, 상기 수직 절연체(160)는 플래시 메모리 장치의 전하 저장막(164)을 포함할 수 있다. 이러한 수직 절연체(160)에 저장되는 데이터는 상기 제1 채널 구조체(151)와 이에 인접하는 상기 제1 게이트 전극들(131) 사이의 전압 차이에 의해 유발되는 파울러-노던하임 터널링을 이용하여 변경될 수 있다. 이와 달리, 상기 수직 절연체(160)는 다른 동작 원리에 기초하여 정보를 저장하는 것이 가능한 박막(예를 들면, 상변화 메모리를 위한 박막 또는 가변저항 메모리를 위한 박막)을 포함할 수도 있다.
상기 수직 절연체(160)는 상기 전하 저장막(164)과 상기 제1 및 제2 게이트 전극들(131,132) 사이에 터널 절연막(166)을 더 포함할 수 있다. 상기 터널 절연막(166)은 상기 제1 및 제2 채널 구조체들(151,152)와 직접 접촉할 수 있다. 일부 실시예에서, 상기 수직 절연체(160)는 상기 전하 저장막(164)과 상기 제1 및 제2 게이트 전극들(131,132) 사이에 개재되는 블로킹 절연막(BKL)을 더 포함할 수 있다. 상기 전하 저장막(164)은 일 예로, 실리콘 질화막, 실리콘 산화질화막, 실리콘-풍부 질화막(Si-rich nitride), 나노 크리스탈 실리콘(nanocrystalline Si) 또는 박층화된 트랩막(laminated trap layer) 중의 적어도 하나를 포함할 수 있다. 상기 터널 절연막(166)은 상기 전하 저장막(164)보다 큰 밴드 갭을 갖는 물질을 포함할 수 있다. 일 예로, 상기 터널 절연막(166)은 실리콘 산화막일 수 있다. 상기 블로킹막(162)은 상기 전하 저장막(164)보다 큰 에너지 밴드 갭을 갖는 물질을 포함할 수 있다. 일 예로, 상기 블로킹막(162)은 실리콘 산화막, 실리콘 질화막 및/또는 실리콘 산질화막일 수 있다. 상기 수직 절연체(120)는, 도시되지 않았으나, 상기 제1 및 제2 게이트 전극들(131,132)와 상기 절연막들(110) 사이에 개재하는 캐핑막(미도시)을 더 포함할 수 있다. 상기 캐핑막은 상기 절연막들(120)과 직접 접촉하고, 상기 게이트 전극들(131,132)에 의해 수직적으로 분리될 수 있다. 다른 실시예에 따르면, 상기 캐핑막은 상기 제1 및 제2 게이트 전극들(131,132)과 이에 인접하는 제1 및 제2 게이트 전극들(131,132) 사이에서 수직적으로 연장될 수도 있다. 상기 캐핑막은 상기 전하 저장막(CL)에 대해 식각 선택성을 가지며, 상기 절연막들(120)과 다른 절연 물질을 포함할 수 있다. 일 예로, 상기 캐핑막은 실리콘 막, 실리콘 산화막, 폴리실리콘막, 실리콘 카바이드막 및 실리콘 질화막 중 적어도 하나이되, 상기 절연막들(110)과 다른 물질을 포함할 수 있다.
도 2 및 도 3a를 참조하면, 상기 제1 및 제2 게이트 전극들(131,132)의 각각의 상면 및 하면에는 수평 절연체들(170)이 제공될 수 있다. 상기 수평 절연체(170)의 각각은 제1 및 제2 게이트 전극들(131,132) 각각과 수직 절연체(160) 사이로 연장될 수 있다. 상기 수평 절연체들(170)은 하나의 박막 또는 복수의 박막들로 구성될 수 있다. 일부 실시예에서, 상기 수평 절연체들(170)은 전하 트랩형 플래시 메모리 트랜지스터의 블로킹 절연막을 포함할 수 있다.
에피택셜층(140)은 제1 채널 구조체(151)과 기판(101) 사이에 배치되며, 제1 채널 구조체(151)과 기판(101)에 각각 접속될 수 있다. 제1 채널 구조체(151)는 에피택셜층(140)을 통해 기판(101)과 전기적으로 연결될 수 있다. 에피택셜층(140)은 기판(101)의 리세스 영역(R) 상에 배치될 수 있다. 본 실시예에서, 에피택셜층(140)은 리세스 영역(R)을 채우고 기판(101)의 상면보다 높이 연장될 수 있다. 예를 들어, 에피택셜층(140)의 상면의 높이는 최하위의 제1 게이트 전극(131G)의 상면보다 높고 그 위의 게이트 전극(131-1)의 하면보다 낮을 수 있다. 에피택셜층(140)의 상면은 중심부가 볼록한 경사진 면을 가질 수 있다. 에피택셜층(140)은 선택적 에피택시 공정(Selective Epitaxial Growth, SEG)을 이용하여 형성된 반도체 물질층일 수 있다. 에피택셜층(140)은 도펀트가 도프되거나 도프되지 않은 실리콘(Si), 게르마늄(Ge), 또는 실리콘-게르마늄(SiGe)을 포함할 수 있다.
도 2에 도시된 바와 같이, 상기 적층 구조체(SS)의 양측에 전극 분리 패턴(107)이 배치될 수 있다. 상기 전극 분리 패턴(107)은 상기 공통 소스 영역(105)을 덮을 수 있다. 상기 전극 분리 패턴(107)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산질화막 중의 적어도 하나를 포함할 수 있다. 전극 분리 패턴(107)을 형성하기 전에 제2 개구부(OP2)의 측벽에 절연층(184)을 형성할 수도 있다. 상기 적층 구조체(SS) 상에 상기 적층 구조체(SS)를 가로지르는 배선(비트 라인들(195))이 배치될 수 있다. 상기 비트 라인들(195)은 콘택 플러그(194)를 통해 패드 영역을 제공하는 매립 도전 패턴(192)와 접속될 수 있다. 비트 라인들(195)과 적층 구조체(SS) 사이에는 층간 절연막(미도시)이 개재되고, 콘택 플러그(194)는 층간 절연막을 관통하여 형성될 수 있다.
본 실시예에 따른 반도체 장치(100)는 다양하게 변경될 수 있다. 비트 라인(195)과 연결되는 패드 영역은 제2 채널 구조체(151)로부터 도펀트의 확산을 효과적으로 방지하는 구조로 변경될 수 있다. 이러한 실시예에 따른 반도체 장치는 도 4에 도시되어 있다. 도 4는 도 3a와 유사하게 도 2의 "A" 부분을 확대한 도면으로 이해될 수 있다.
도 4를 참조하면, 본 실시예에 따른 반도체 장치는, 매립 도전 패턴(192')과 제1 매립 절연 패턴(181) 사이에 제2 매립 절연 패턴(182)이 추가된 점을 제외하고 도 1 내지 도 3b에 도시된 반도체 장치(100)와 유사한 것으로 이해할 수 있다. 또한, 본 실시예의 구성요소는 특별히 반대되는 설명이 없는 한, 도 1 내지 도 3b에 도시된 반도체 장치(100)의 동일하거나 유사한 구성요소에 대한 설명을 참조하여 이해될 수 있다.
본 실시예에 따른 반도체 장치는 매립 도전 패턴(192')과 제1 매립 절연 패턴(181) 사이에 제2 매립 절연 패턴(182)을 더 포함한다. 상기 제2 채널 구조체(152)는 상기 제1 매립 절연 패턴(181)의 상면(181T)에 배치된 중간 수평층(152b)을 포함한다. 상기 제2 매립 절연 패턴(182)은 상기 제2 채널 구조체의 채널층(152a)에 둘러싸이고 중간 수평층(152b)과 상기 매립 도전 패턴(181) 사이에 배치될 수 있다. 예를 들어, 상기 매립 도전 패턴(192')은 패드 영역을 제공되므로, 고농도로 도프된 반도체 물질을 포함할 수 있다. 예를 들어, 상기 제2 매립 절연 패턴(182)은 예를 들어, 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다. 상기 제2 매립 절연 패턴(182)은 상기 제1 매립 절연 패턴(181)과 동일한 물질을 포함할 수 있다.
도 3a에 도시된 단면에서, 매립 도전 패턴(192)은 상부로부터 도핑될 경우에, 매립된 깊이와 도핑 조건에 따라, 제1 영역(192H)은 고농도로 도프되더라도, 제2 영역(192L)은 저농도 또는 언도프될 수 있다. 이 경우에, 원하는 농도로 도프되었던 제2 채널 구조체(152)로부터 도펀트가 제2 영역(192L)으로 확산될 수 있으나, 본 실시예에서, 하부 영역을 절연체로 형성함으로써 이러한 확산으로 인한 문턱전압 날림 불량을 효과적으로 방지할 수 있다.
본 실시예에 따른 반도체 장치는 다양하게 변경될 수 있다. 예를 들어, 아래의 조건을 만족하면서 상기 제1 채널 구조체의 상단 및 매립 절연 패턴의 상면의 레벨들은 다양하게 변경될 수 있다.
1) 제1 채널 구조체의 상단은 매립 절연 패턴의 상면보다 낮게 리세스됨
2) 적어도 하나의 제2 게이트 전극의 일부 영역(1개의 일부, 또는 일부 개수)은 상기 제1 채널 구조체와 수평 방향으로 중첩됨.
3) 적어도 하나의 제2 게이트 전극의 다른 일부 영역은 상기 제2 채널 구조체의 수평방향으로 중첩됨.
도 5 및 도 7은 본 발명의 다양한 실시예에 따른 3차원 반도체 장치를 나타내는 단면도이며, 도 3a와 유사하게 도 2의 "A" 부분을 확대한 도면으로 이해될 수 있다.
도 5를 참조하면, 본 실시예에 따른 반도체 장치는, 제1 채널 구조체(151)의 상단(151T') 및 매립 절연 패턴(181)의 상면(181T')의 레벨들(La',Lb')이 각각 앞선 실시예들의 레벨들(La,Lb)과 상이한 점을 제외하고 도 1 내지 도 3b에 도시된 반도체 장치(100)와 유사한 것으로 이해할 수 있다. 또한, 본 실시예의 구성요소는 특별히 반대되는 설명이 없는 한, 도 1 내지 도 3b에 도시된 반도체 장치(100)의 동일하거나 유사한 구성요소에 대한 설명을 참조하여 이해될 수 있다.
상기 매립 절연 패턴(181)의 상면(181T')의 레벨(La')은 앞선 실시예의 레벨(La)보다 높게, 즉 상기 상부 게이트 전극(132b)의 상면과 동일하거나 그보다 높은 레벨에 위치할 수 있다. 본 실시예에서는 제1 채널 구조체(151)는 거의 상부 게이트 전극(132b)을 관통하도록 형성된 형태로 예시되어 있으나, GIDL을 위한 원하는 채널 길이에 따라, 상기 제1 채널 구조체(151)의 상단(151')의 레벨(Lb')은 상기 상부 게이트 전극(132a)의 상면보다 낮게 위치하도록 적절히 설계될 수 있다.
도 6을 참조하면, 본 실시예에 따른 반도체 장치는, 제1 채널 구조체(151)의 상단(151T") 및 제1 매립 절연 패턴(181)의 상면(181T")의 레벨들(La",Lb")이 각각 앞선 실시예들의 레벨들(La,Lb)과 상이한 점과 매립 도전 패턴(192')과 제1 매립 절연 패턴(181) 사이에 제2 매립 절연 패턴(182)이 추가된 점을 제외하고 도 1 내지 도 3b에 도시된 반도체 장치(100)와 유사한 것으로 이해할 수 있다. 또한, 본 실시예의 구성요소는 특별히 반대되는 설명이 없는 한, 도 1 내지 도 3b에 도시된 반도체 장치(100)의 동일하거나 유사한 구성요소에 대한 설명을 참조하여 이해될 수 있다.
상기 제1 매립 절연 패턴(181)의 상면(181T")의 레벨(La")은 앞선 실시예의 레벨(La)보다 낮게, 상기 상부 게이트 전극(132b)의 하면보다 낮고 상기 하부 게이트 전극(132a)의 상면보다 높은 레벨에 위치할 수 있다. 이 경우에, 상기 제1 채널 구조체(151)의 상단(151T)의 레벨(Lb")은 상기 하부 게이트 전극(132a)의 상면보다 낮지만, 상기 하부 게이트 전극(132a)의 하면보다 높게 위치할 수 있다.
상기 제2 매립 절연 패턴(182)은 도 4에 도시된 형태와 유사하게, 상기 제2 채널 구조체의 채널층(152a)에 둘러싸이고 중간 수평층(152b)과 상기 매립 도전 패턴(181) 사이에 배치될 수 있다. 예를 들어, 상기 매립 도전 패턴(192')은 패드 영역을 제공되므로, 고농도로 도프된 반도체 물질을 포함할 수 있다. 예를 들어, 상기 제2 매립 절연 패턴(182)은 예를 들어, 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다. 상기 매립 절연 패턴(181)의 상면(181T")이 앞선 실시예들보다 낮으므로, 제2 채널 구조체(152)의 채널층(152a)도 상대적으로 길어질 수 있다. 따라서, 상기 제2 매립 절연 패턴(182)을 통한 확산 방지가 매우 유용하게 작용할 수 있다. 이러한 효과를 충분히 확보하기 위해서 상기 제2 매립 절연 패턴(182)은 적어도 상부 게이트 전극(132b)의 상면보다 높게 형성될 수 있다.
앞선 실시예에서는, 적층 구조체(SS) 상단에 도입되는 GIDL을 위한 게이트 전극(132)을 2개의 게이트 전극을 포함하는 것으로 예시하였으나, GIDL을 위한 게이트 전극은 상단에 1개 또는 3개 이상으로 제공될 수 있다. 이 경우에도 앞선 조건들과 유사하게, 1) 제1 채널 구조체의 상단은 매립 절연 패턴의 상면보다 낮게 리세스되고, 2) 적어도 하나의 제2 게이트 전극의 일부 영역(1개의 일부, 또는 일부 개수)은 상기 제1 채널 구조체와 수평 방향으로 중첩되면서(또는 관통하면서), 3) 적어도 하나의 제2 게이트 전극의 다른 일부 영역은 상기 제2 채널 구조체의 수평방향으로 중첩될 수 있다.
도 7은 본 개시의 일 실시예에 따른 반도체 장치로서, 적층 구조체(SS) 상단에 도입되는 GIDL을 위한 게이트 전극(132)이 하나인 형태를 예시한다.
도 7을 참조하면, 본 실시예에 따른 반도체 장치는, 적층 구조체(SS) 상단에 도입되는 GIDL을 위한 게이트 전극(132)이 하나인 점과, 제1 채널 구조체(151)의 상단(151T) 및 매립 절연 패턴(181)의 상면(181T)의 레벨들(La,Lb)이 변경되는 점을 제외하고 도 1 내지 도 3b에 도시된 반도체 장치(100)와 유사한 것으로 이해할 수 있다. 또한, 본 실시예의 구성요소는 특별히 반대되는 설명이 없는 한, 도 1 내지 도 3b에 도시된 반도체 장치(100)의 동일하거나 유사한 구성요소에 대한 설명을 참조하여 이해될 수 있다.
본 실시예에 채용된 게이트 전극(132)은 1개로 예시되어 있다. 1개의 게이트 전극(132)인 경우에도 일부(하부 영역)에서는 제1 채널 구조체(151)와 중첩되며, GIDL을 위한 채널이 요구된 다른 일부(상부 영역)에서는 제2 채널 구조체(152)와 중첩될 수 있다. 이에 한정되는 것은 아니나, 이러한 제2 채널 구조체(152)의 형성에 유리하도록, 매립 절연 패턴(181)의 상면은 상기 제2 게이트 전극(132)의 상면과 동일하거나 그보다 높은 레벨에 위치할 수 있다.
다른 실시예에서, 상기 제2 게이트 전극은 상기 복수의 제1 게이트 전극들 상에 순차적으로 적층된 복수 개(예, 3개 이상)의 제2 게이트 전극들을 포함할 수 있다.
이 경우에, 상기 제1 채널 구조체의 상단은, 상기 복수의 제2 게이트 전극들 중 최하위 제2 게이트 전극의 하면보다 높고, 상기 복수의 제2 게이트 전극들 중 최상위 제2 게이트 전극의 상면보다 낮은 레벨에 위치할 수 있다.
구체적인 예에서, 상기 제1 채널 구조체는 상기 복수의 제2 게이트 전극들 중 상기 복수의 제1 게이트 전극들과 인접한 일부를 관통하며, 상기 제2 채널 구조체는 상기 복수의 제2 게이트 전극들 중 다른 일부를 관통할 수 있다.
3개 이상의 제2 게이트 전극에서는, GIDL을 위한 채널 영역이 상대적으로 길게 요구될 수 있으므로, 상기 매립 절연 패턴의 상면은 상기 복수의 제2 게이트 전극들 중 최상위 제2 게이트 전극의 상면보다 낮은 레벨에 위치할 수 있다.
도 8 내지 도 11은 본 개시의 일 실시예에 따른 3차원 반도체 장치의 제조 방법의 일부 공정을 설명하기 위한 주요 공정별 단면도들이다며, 도 2에 도시된 반도체 장치(100)를 X-Z 평면으로 절개한 단면도로 이해될 수 있다.
도 8을 참조하면, 기판(101) 상에 하부 절연막(102)을 형성하고, 하부 절연막(102) 상에 희생막들(110) 및 절연막들(120)을 교대로 적층할 수 있다.
상기 기판(101)은 일 예로, 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판일 수 있다. 일 예로, 상기 하부 절연막(102)은 열산화 공정을 통해 형성된 실리콘 산화막이거나, 증착 기술을 이용하여 형성된 실리콘 산화막일 수 있다.
희생막들(110)은 절연막들(120)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 예를 들면, 절연막들(120)은 실리콘 산화물 및 실리콘 질화물 중 적어도 하나를 포함할 수 있고, 희생막들(110)은 절연막들(120)과는 식각 선택비를 갖는 다른 물질로서, 실리콘, 실리콘 산화물, 실리콘 카바이드 및 실리콘 질화물 중 적어도 하나를 포함할 수 있다.
본 실시예와 같이, 하부 절연막(102)과 절연막들(120)의 두께는 서로 동일하지 않을 수 있다. 하부 절연막(120)은 상대적으로 얇게 형성될 수 있다. 최상부의 절연막(120)은 상대적으로 두껍게 형성될 수 있다. 또한, 워드 라인으로 형성될 영역의 상하부에 위치한 절연막들(120)은 워드 라인 사이에 위치할 다른 절연막(120)보다 상대적으로 두껍게 형성될 수 있다. 이에 한정되지는 않으며, 절연막들(120) 및 희생막들(110)의 두께 및/또는 개수는 다양하게 변경될 수 있다.
도 9을 참조하면, 희생막들(110) 및 절연막들(120)을 관통하는 채널 홀들(CH)을 형성하고, 채널 홀들(CH) 하부의 리세스 영역(R) 상에 에피택셜층(140)을 형성할 수 있다.
채널 홀들(CH)은 기판(101)의 상면과 실질적으로 수직한 방향(Z방향)으로 기판(101)까지 연장되어 기판(101) 내에 리세스 영역(R)이 형성될 수 있다. 채널 홀들(CH)은 희생막들(110) 및 절연막들(120)을 이방성 식각함으로써 형성할 수 있다. 일부 실시예에서, 채널 홀들(CH)의 내부 측벽은 기판(101)의 상면에 실제로는 수직하지 않을 수 있다. 예를 들어, 채널 홀들(CH)의 폭은 기판(101)의 상면에 가까울수록 감소될 수 있다.
에피택셜층(140)은 리세스 영역(R1) 내의 기판(101)을 시드(seed)로 이용하여 선택적 에피택시 공정(Selective Epitaxial Growth, SEG)을 수행하여 형성될 수 있다. 에피택셜층(140)은 단일층으로 이루어지거나, 다른 조건으로 성장되거나 조성이 다른 복수의 층으로 이루어질 수 있다. 에피택셜층(140)은 도펀트로 도프될 수도 있다. 상기 도펀트는 기판(101) 내의 도펀트와 동일한 도전형이거나 반대인 도전형일 수 있다. 에피택셜층(140)의 상면은 기판(101)에 인접한 희생막(110)의 상면보다 높게 형성될 수 있다.
도 10을 참조하면, 채널 홀들(CH) 내부 측벽에 수직 절연체(160)와 제1 채널 구조체(151)을 순차적으로 형성할 수 있다
수직 절연체(160)는 채널 홀들(CH)의 내부 측벽, 에피택셜층(140)의 상면 및 최상위 절연막(120)의 상면에 컨포멀하게 형성되며, 이방성 식각 공정을 이용하여 에피택셜층(140)의 상면 및 최상위 절연막(120)의 상면에 위치한 영역을 제거함으로써 채널 홀들(CH)의 내부 측벽에 잔류한 수직 절연체(160)를 얻을 수 있다. 본 공정에서 에피택셜층(140)의 상면은 개방될 수 있다.
본 실시예에서, 수직 절연체(160)는 블록킹막(166), 전하 저장막(164), 및 터널링막(162)을 순차적으로 증착함으로써 형성될 수 있다. 수직 절연체(160)는 원자층 증착(Atomic Layer Deposition, ALD) 또는 화학 기상 증착(Chemical Vapor Deposition, CVD)을 이용하여 형성될 수 있다.
이어, 제1 채널 구조체(151)를 원자층 증착(Atomic Layer Deposition, ALD) 또는 화학 기상 증착(Chemical Vapor Deposition, CVD)을 이용하여 형성할 수 있다. 본 공정에서 제1 채널 구조체(151)은 에피택셜층(140)의 개방된 상면에 연결되면서 수직 절연체(160) 상에 형성될 수 있다. 이 과정에서, 제1 채널 구조체(151)은 최상위 절연막(120) 상면에도 형성될 수 있다.
도 11을 참조하면, 제1 채널 구조체(150) 내부가 충전되도록 절연층(181')을 형성할 수 있다.
본 공정에서, 절연층(181)은 최상위 절연막(120) 상에도 배치될 수 있다. 예를 들어, 상기 절연층(181)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다. 특정 예에서, 상기 절연층(181)은 SOG로 형성될 수 있다.
도 11에 도시된 공정 후, GIDL 트랜지스터 구현을 위한 제2 채널 구조체 형성공정이 수행될 수 있다. 도 12a 내지 도 12d는 제2 채널 구조체 형성의 일 예를 설명하기 위한 주요 공정별 단면도들이며, 도 11의 "B" 부분을 확대 도시한 단면도로 이해될 수 있다.
도 12a를 참조하면, 상기 절연층(181')의 일부 영역을 제거하여 상기 매립 절연 패턴(181)의 상면(181T)을 원하는 레벨(La)로 낮출 수 있다.
본 공정은 에치백(etch back)공정을 이용할 수 있다. 이 공정에서 최상위 절연막(120) 상에 위치한 절연층(181') 부분도 함께 제거될 수 있다. 본 실시예에서, 매립 절연 패턴(181)의 상면 레벨(La)은 상부 게이트 전극에 해당되는 희생막(110G2)과 중첩되도록 위치할 수도 있다. 최상부에서 두번째 희생막(110G1)도 제2 게이트 전극을 위한 희생막일 수 있다. 이에 한정되지 않으며, 앞서 설명된 다양한 실시예와 같이, 다양한 구조에서 원하는 GIDL을 위한 채널 영역에 따라 매립 절연 패턴(181)의 상면 레벨(La)은 적절히 조정될 수 있다.
도 12b를 참조하면, 상기 제1 채널 구조체(191')의 일부 영역을 제거하여 제1 채널 구조체(151)의 상단(151T)을 상기 매립 절연 패턴(181)의 상면(181T)보다 낮게 리세스시킬 수 있다.
GIDL을 위한 채널 영역은 본 공정에서 결정될 수 있다. 본 실시예에서는, 앞선 공정에서 먼저 매립 절연 패턴(181)의 상면 레벨(La)을 조정하고, 이어 제1 채널 구조체(151)의 상단(151T)을 리세스시키므로, GIDL을 위한 채널 영역을 더욱 정밀하게 정의할 수 있다.
도 12c를 참조하면, 상기 채널 홀(CH)의 내부 측벽 상에 상기 제1 채널 구조체(151)에 연결된 제2 채널 구조체(152)를 형성한다.
상기 제2 채널 구조체(152)는 상기 제1 채널 구조체(151)가 제거된 영역에 형성될 수 있다. 본 공정에서 상기 매립 절연 패턴(181)의 상면(181)이 노출된 상태에서 수행되므로, 상기 제2 채널 구조체(152)는 상기 매립 절연 패턴(181)의 상면에도 형성될 수 있다. 본 명세서에서 이 영역을 채널영역으로 작용하는 채널층(152a)과 구분하여 중간 수평층(152b)이라고도 한다. 제2 채널 구조체(152)의 채널층(152a)는 매립 절연 패턴(181)의 상면 레벨(La)보다 낮게 리세스된 영역(Rp)에도 형성된 연장된 부분(152r)을 가지며, 그 연장된 부분(152r)을 통해 제1 채널 구조체(151)의 상단(151T)에 연결될 수 있다.
상기 제2 채널 구조체(152)는 도프된 반도체 물질 또는 상기 제1 채널 구조체(151)의 밴드갭보다 작은 밴드갭을 갖는 반도체 물질을 포함할 수 있다. 예를 들어, 상기 제2 채널 구조체(152)는 도프된 반도체 물질은 도프된 다결정 실리콘일 수 있다. 상기 작은 밴드갭을 갖는 반도체 물질은 예를 들어 SiGe 및/또는 Ge을 포함할 수 있다. 제2 채널 구조체(152)는 도프된 반도체 물질을 직접 증착하는 방식에 의해 형성할 수도 있으나, 이에 한정되지 않고, 반도체 물질을 증착한 후에 추가적인 공정을 통해 원하는 농도로 도프할 수 있다.
도 12d를 참조하면, 상기 제2 채널 구조체 내부에 상기 제2 채널 구조체에 둘러싸인 매립 도전 패턴을 형성한다.
매립 도전 패턴(192)은 상기 제2 채널 구조체(152) 내부 공간에 제공될 수 있다. 매립 도전 패턴(192)은 패드 영역으로 제공되도록 도핑 공정이 추가될 수 있다. 본 공정에 앞서, 추가적인 매립 절연 패턴 형성공정이 수행될 수 있다. 구체적으로, 도 4에 도시된 바와 같이, 상기 제2 채널 구조체(152)의 내부 공간의 하부 영역에 추가적인 매립 절연 패턴(182)을 형성하고, 이어 매립 도전 패턴(192)을 형성함으로써 2중 패드 영역을 구현할 수도 있다. 도 12d의 확대 단면은 도 13에 도시된 반도체 장치의 단면의 B 영역으로 이해될 수 있다.
이어, 도 14를 참조하면, 최상위 절연막(120)이 노출되도록 평탄화 공정을 수행하고, 희생막들(110)과 절연막들(120)을 관통하는 제1 개구부(OP1)를 형성한다.
본 평탄화 공정에서 최상위 절연막(120) 상에 위치한 제2 채널 구조체 물질 및 매립 도전 패턴 물질이 제거될 수 있다. 본 평탄화 공정은 에치백 또는 연마공정에 의해 수행될 수 있다. 평탄화 공정 후에 보호 절연막(145)을 형성할 수 있다. 보호 절연막(145)은 후속 식각 공정에서 최상부의 절연막(120), 매립 도전 패턴(192) 및 제2 채널 구조체(152)를 보호할 수 있다. 제1 개구부(OP1)는 포토 리소그래피 공정을 이용하여 마스크층을 형성하고, 희생막들(110) 및 층간 절연층들(120)을 이방성 식각함으로써 형성될 수 있다. 제1 개구부(OP1)는 기판 상면과 수직인 방향(Y방향)으로 연장되는 트렌치 구조일 수 있다. 제1 개구부(OP1)는 수직 구조체들의 사이에서 기판(101)의 일부 영역을 노출시킬 수 있다.
도 15에 도시된 바와 같이, 제1 개구부(OP1)를 통해 노출된 희생막들(110)이 식각 공정에 의해 제거하여 복수의 측면 개구부들(LP)를 형성하고, 도 16에 도시된 바와 같이, 수평 절연체(160) 및 제1 및 제2 게이트 전극(131,132)을 측면 개구부들(LP) 내에 형성할 수 있다.
본 희생막 제거 공정에 의해 절연막들(120) 사이에 정의되는 복수의 측면 개구부들(LP)이 형성될 수 있다. 측면 개구부들(LP)에 수평 절연체(160) 및 제1 및 제2 게이트 전극(131,132)을 형성한다. 수평 절연체(160)은 측면 개구들(LP)을 통해 수직 절연체(160)와 접속될 수 있다.
다음으로, 제1 개구부(OP1) 내에 위치하는 수평 절연체(160) 및 제1 및 제2 게이트 전극(131,132) 물질을 추가적인 공정을 통하여 제거하여 제2 개구부(OP2)를 형성할 수 있다. 이어, 도 17을 참조하면, 제2 개구부(OP2) 내의 기판(101)에 도펀트를 주입하여 공통 소스 영역(105)을 형성하고, 공통 소스 영역(105) 상에 상기 적층 구조체(SS)의 양측에 전극 분리 패턴(107)을 형성할 수 있다. 상기 전극 분리 패턴(107)은 상기 공통 소스 영역(105)을 덮을 수 있다. 상기 전극 분리 패턴(107)형성 전에 절연층(184)을 형성할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
101: 기판 105: 공통 소스 영역
107: 전극 분리 패턴 110: 희생막
120: 절연막 131: 제1 게이트 전극
132: 제2 게이트 전극 140: 에피택셜층
151: 제1 채널 구조체 152: 제2 채널 구조체
160: 수직 절연체 162: 터널링막
164: 전하 저장막 166: 블록킹막
170: 수평 절연체 181: 매립 절연 패턴
192: 매립 도전 패턴 194: 콘택 플럭그
195: 비트 라인

Claims (20)

  1. 기판 상에 순차적으로 적층된 복수의 제1 게이트 전극들;
    상기 복수의 제1 게이트 전극들 상에 배치된 제2 게이트 전극;
    상기 복수의 제1 게이트 전극들 및 상기 제2 게이트 전극의 일부 영역을 관통하는 제1 채널 구조체;
    상기 제1 채널 구조체 내부에 제공되며, 상기 제1 채널 구조체에 의해 둘러싸이고, 상기 제1 채널 구조체의 상단보다 높은 상면을 갖는 매립 절연 패턴;
    상기 제1 채널 구조체에 연결되며, 상기 제2 게이트 전극의 다른 일부 영역을 관통하는 제2 채널 구조체; 및
    상기 제2 채널 구조체 내부에 제공되며, 상기 제2 채널 구조체에 의해 둘러싸인 매립 도전 패턴;을 포함하는 3차원 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 채널 구조체는 언도프된 반도체 물질을 포함하며,
    상기 제2 채널 구조체는 도프된 반도체 물질을 포함하는 3차원 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 제2 채널 구조체는 상기 제1 채널 구조체의 밴드갭보다 작은 밴드갭을 갖는 반도체 물질을 포함하는 3차원 반도체 장치.
  4. 제1항에 있어서,
    상기 매립 도전 패턴은, 패드 영역으로 제공되는 도프된 반도체 물질을 포함하는 3차원 반도체 장치.
  5. 제1항에 있어서,
    상기 제2 채널 구조체는 상기 매립 절연 패턴의 상면에 배치된 중간 수평층을 포함하는 3차원 반도체 장치.
  6. 제5항에 있어서,
    상기 제2 채널 구조체의 중간 수평층과 상기 매립 도전 패턴 사이에 배치된 추가적인 매립 절연 패턴을 더 포함하며,
    상기 매립 도전 패턴은 패드 영역을 제공되는 도프된 반도체 물질을 포함하는 3차원 반도체 장치.
  7. 제1항에 있어서,
    상기 매립 절연 패턴의 상면은 상기 제2 게이트 전극의 상면과 동일하거나 그보다 높은 레벨에 위치하는 3차원 반도체 장치.
  8. 제1항에 있어서,
    상기 제2 게이트 전극은 상기 복수의 제1 게이트 전극들 상에 순차적으로 적층된 복수의 제2 게이트 전극들을 포함하는 3차원 반도체 장치.
  9. 제8항에 있어서,
    상기 제1 채널 구조체의 상단은, 상기 복수의 제2 게이트 전극들 중 최하위 제2 게이트 전극의 하면보다 높고, 상기 복수의 제2 게이트 전극들 중 최상위 제2 게이트 전극의 상면보다 낮은 레벨에 위치하는 3차원 반도체 장치.
  10. 제8항에 있어서,
    상기 제1 채널 구조체는 상기 복수의 제2 게이트 전극들 중 상기 복수의 제1 게이트 전극들과 인접한 일부를 관통하며, 상기 제2 채널 구조체는 상기 복수의 제2 게이트 전극들 중 다른 일부를 관통하는 3차원 반도체 장치.
  11. 제8항에 있어서,
    상기 매립 절연 패턴의 상면은 상기 복수의 제2 게이트 전극들 중 최상위 제2 게이트 전극의 상면보다 낮은 레벨에 위치하는 3차원 반도체 장치.
  12. 기판 상에 순차적으로 적층된 복수의 제1 게이트 전극들;
    상기 복수의 제1 게이트 전극들 상에 순차적으로 배치된 하부 게이트 전극 및 상부 게이트 전극을 갖는 제2 게이트 전극들;
    상기 복수의 제1 게이트 전극 및 상기 하부 게이트 전극의 적어도 일부를 관통하는 제1 채널 구조체;
    상기 제1 채널 구조체 내부에 제공되며, 상기 제1 채널 구조체에 의해 둘러싸이고, 상기 제1 채널 구조체의 상단보다 높은 상면을 갖는 매립 절연 패턴;
    상기 제1 채널 구조체에 연결되며, 상기 제2 게이트 전극들 중 상기 제1 채널 구조체에 의해 관통되지 않는 나머지 영역을 관통하는 제2 채널 구조체; 및
    상기 제2 채널 구조체 내부에 제공되며, 상기 제2 채널 구조체에 의해 둘러싸인 매립 도전 패턴;을 포함하는 3차원 반도체 장치.
  13. 제12항에 있어서,
    상기 제1 채널 구조체의 상단은 상기 하부 게이트 전극의 하면보다 높고 상기 상부 게이트 전극의 상면보다 낮은 레벨에 위치하는 3차원 반도체 장치.
  14. 제13항에 있어서,
    상기 제1 채널 구조체의 상단은 상기 하부 게이트 전극의 상면보다 높고 상기 상부 게이트 전극의 하면보다 낮은 레벨에 위치하는 3차원 반도체 장치.
  15. 제14항에 있어서,
    상기 매립 절연 패턴의 상면은 상기 상부 게이트 전극과 수평 방향으로 중첩되는 레벨에 위치하는 3차원 반도체 장치.
  16. 제12항에 있어서,
    상기 매립 절연 패턴의 상면은 상기 상부 게이트 전극의 하면보다 낮고 상기 하부 게이트 전극의 상면보다 높은 레벨에 위치하며,
    상기 제1 채널 구조체의 상단은 상기 하부 게이트 전극의 상면보다 낮은 레벨에 위치하는 3차원 반도체 장치.
  17. 제12항에 있어서,
    상기 매립 절연 패턴의 상면은 상기 상부 게이트 전극의 상면과 동일하거나 그보다 높은 레벨에 위치하며,
    상기 제1 채널 구조체의 상단은 상기 상부 게이트 전극의 상면보다 낮은 레벨에 위치하는 3차원 반도체 장치.
  18. 제12항에 있어서,
    상기 제1 채널 구조체는 폴리 실리콘을 포함하며,
    상기 제2 채널 구조체는 도프된 폴리 실리콘, 실리콘-게르마늄(SiGe) 및 게르마늄 중 적어도 하나를 포함하는 3차원 반도체 장치.
  19. 기판 상에 순차적으로 적층된 복수의 제1 게이트 전극들과 적어도 하나의 제2 게이트 전극을 가지며, 상기 복수의 제1 게이트 전극들과 상기 적어도 하나의 제2 게이트 전극을 관통하는 채널 홀을 갖는 복수의 적층 구조체;
    상기 복수의 제1 게이트 전극 및 상기 적어도 하나의 제2 게이트 전극의 일부 영역을 연결되도록 상기 채널 홀의 내부 측벽에 배치된 제1 채널 구조체;
    상기 제1 채널 구조체 내부에 제공되며, 상기 제1 채널 구조체에 의해 둘러싸이고, 상기 제1 채널 구조체의 상단보다 높은 상면을 갖는 제1 매립 절연 패턴;
    상기 제1 채널 구조체의 상단에 연결되며, 상기 적어도 하나의 제2 게이트 전극의 다른 일부 영역에 연결되는 채널층과, 상기 제1 매립 절연 패턴의 상면에 배치된 중간 수평층을 갖는 제2 채널 구조체;
    상기 제2 채널 구조체 내부에 제공되며, 상기 제2 채널 구조체에 의해 둘러싸이고, 상기 중간 수평층 상에 배치된 제2 매립 절연 패턴; 및
    상기 제2 채널 구조체 내부에 제공되며, 상기 제2 채널 구조체에 의해 둘러싸이고, 상기 제2 매립 절연 패턴 상에 배치된 매립 도전 패턴;을 포함하는 3차원 반도체 장치.
  20. 기판 상에 교대로 적층된 절연막들 및 희생막들을 갖는 적층 구조체를 형성하는 단계;
    상기 적층 구조체를 관통하는 채널 홀을 형성하는 단계;
    상기 채널 홀의 내부 측벽 상에 제1 채널 구조체를 형성하는 단계; 및
    상기 제1 채널 구조체 내부에 상기 채널 구조체에 둘러싸인 매립 절연 패턴을 형성하는 단계;
    상기 매립 절연 패턴의 일부 영역을 제거하여 상기 매립 절연 패턴의 상면을 리세스시키는 단계;
    상기 제1 채널 구조체의 일부 영역을 제거하여 상기 제1 채널 구조체의 상단을 상기 매립 절연 패턴의 상면보다 낮게 리세스시키는 단계;
    상기 채널 홀의 내부 측벽에서 상기 제1 채널 구조체가 제거된 영역에 상기 제1 채널 구조체에 연결된 제2 채널 구조체를 형성하는 단계; 및
    상기 제2 채널 구조체 내부에 상기 제2 채널 구조체에 둘러싸인 매립 도전 패턴을 형성하는 단계;를 포함하는 3차원 반도체 장치의 제조방법.





KR1020190064724A 2019-05-31 2019-05-31 3차원 반도체 장치 및 그 제조방법 KR20200137806A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020190064724A KR20200137806A (ko) 2019-05-31 2019-05-31 3차원 반도체 장치 및 그 제조방법
US16/582,240 US11201166B2 (en) 2019-05-31 2019-09-25 Three dimensional semiconductor device including first and second channels and buried insulation and conductive patterns and method of manufacturing the same
CN202010418871.0A CN112018126A (zh) 2019-05-31 2020-05-18 三维半导体装置及其制造方法
US17/540,688 US11723203B2 (en) 2019-05-31 2021-12-02 Method of manufacturing three dimensional semiconductor device including first and second channels and buried insulation and conductive patterns

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190064724A KR20200137806A (ko) 2019-05-31 2019-05-31 3차원 반도체 장치 및 그 제조방법

Publications (1)

Publication Number Publication Date
KR20200137806A true KR20200137806A (ko) 2020-12-09

Family

ID=73506842

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190064724A KR20200137806A (ko) 2019-05-31 2019-05-31 3차원 반도체 장치 및 그 제조방법

Country Status (3)

Country Link
US (2) US11201166B2 (ko)
KR (1) KR20200137806A (ko)
CN (1) CN112018126A (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11114165B2 (en) * 2019-09-03 2021-09-07 Samsung Electronics Co., Ltd. Semiconductor devices having increased efficiency in generation of gate-induced drain leakage current without insulation deterioration and methods of operating the same
US11114153B2 (en) * 2019-12-30 2021-09-07 Taiwan Semiconductor Manufacturing Co., Ltd. SRAM devices with reduced coupling capacitance
WO2022099621A1 (en) * 2020-11-13 2022-05-19 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and methods for forming the same
EP4282004A1 (en) * 2021-03-22 2023-11-29 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and methods for forming the same
CN118042827A (zh) * 2022-11-07 2024-05-14 长鑫存储技术有限公司 半导体结构及其制作方法、存储器

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010192569A (ja) * 2009-02-17 2010-09-02 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP4897009B2 (ja) * 2009-03-24 2012-03-14 株式会社東芝 不揮発性半導体記憶装置の製造方法
JP5502629B2 (ja) * 2010-07-12 2014-05-28 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
KR101868799B1 (ko) 2011-05-26 2018-06-21 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
JP2013055204A (ja) * 2011-09-02 2013-03-21 Toshiba Corp 半導体記憶装置
US8709894B2 (en) 2011-09-16 2014-04-29 Micron Technology, Inc. 3D structured memory devices and methods for manufacturing thereof
KR101965709B1 (ko) 2011-10-18 2019-08-14 삼성전자주식회사 3차원 반도체 메모리 장치
JP2013187337A (ja) 2012-03-07 2013-09-19 Toshiba Corp 不揮発性半導体記憶装置
KR20140063144A (ko) 2012-11-16 2014-05-27 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
JP2014179465A (ja) * 2013-03-14 2014-09-25 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
US9209199B2 (en) 2014-03-21 2015-12-08 Intel Corporation Stacked thin channels for boost and leakage improvement
US9583505B2 (en) 2014-06-05 2017-02-28 Kabushiki Kaisha Toshiba Non-volatile memory device
US9536894B2 (en) 2014-08-04 2017-01-03 Kabushiki Kaisha Toshiba Non-volatile memory device
KR102432483B1 (ko) * 2015-12-31 2022-08-12 에스케이하이닉스 주식회사 데이터 저장 장치 및 이의 구동 방법
US9853047B2 (en) 2016-01-26 2017-12-26 SK Hynix Inc. Semiconductor device and method of manufacturing the same
KR102337640B1 (ko) 2017-04-25 2021-12-13 삼성전자주식회사 3차원 반도체 소자
KR102666540B1 (ko) 2018-11-07 2024-05-23 삼성전자주식회사 수직형 메모리 장치
JP2020136535A (ja) * 2019-02-21 2020-08-31 キオクシア株式会社 半導体記憶装置及び半導体記憶装置の製造方法

Also Published As

Publication number Publication date
CN112018126A (zh) 2020-12-01
US20200381446A1 (en) 2020-12-03
US11201166B2 (en) 2021-12-14
US11723203B2 (en) 2023-08-08
US20220093642A1 (en) 2022-03-24

Similar Documents

Publication Publication Date Title
JP7418953B2 (ja) ３次元半導体メモリ装置
US20220028731A1 (en) Three-dimensional semiconductor device
CN108735754B (zh) 半导体器件
KR102612195B1 (ko) 반도체 장치 및 반도체 장치의 제조 방법
US9812526B2 (en) Three-dimensional semiconductor devices
US9711531B2 (en) Semiconductor device and method of fabricating the same
KR102629345B1 (ko) 3차원 반도체 메모리 장치
KR102483985B1 (ko) 반도체 소자 및 그 제조 방법
US9520405B2 (en) Semiconductor device
KR20200137806A (ko) 3차원 반도체 장치 및 그 제조방법
US10892278B2 (en) Three-dimensional semiconductor devices
CN112349727A (zh) 三维半导体存储器装置
KR20130006794A (ko) 미세 패턴 형성 방법 및 반도체 소자의 제조 방법
CN106571368B (zh) 半导体装置
KR102640292B1 (ko) 반도체 메모리 장치, 반도체 구조물, 및 반도체 장치
CN107871749B (zh) 制造半导体器件的方法
CN108807409A (zh) 半导体装置及其制造方法
KR20200141213A (ko) 비휘발성 메모리 장치 및 그 제조 방법
CN111326498B (zh) 三维半导体存储器件
CN112018120A (zh) 三维半导体存储器件
KR102532490B1 (ko) 반도체 소자 및 이의 제조 방법
KR102681114B1 (ko) 반도체 메모리 소자
KR20220169071A (ko) 반도체 장치의 제조방법
KR20230005027A (ko) 반도체 장치의 제조방법
KR20230086381A (ko) 고단 식각을 위한 마스크 패턴 및 이를 이용한 3차원 플래시 메모리의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal