CN114724604A - 存储装置及其操作方法 - Google Patents

Abstract

本发明公开了一种存储装置及其操作方法，其中，该存储装置具有多个存储单元区块与多条位线，每一区块包含一组字线与一组NAND串列。多个存储单元区块中的每一区块具有多个子区块，每一子区块包含被选取区块的一组NAND串列的不同的子集和个别子区块串列选择线。控制电路被配置以执行编程操作，编程操作包含施加预充电压电平的字线电压与串列选择线电压以使被选取区块中的一组NAND串列预充电，接着降低该区块的所有区块串列选择线的栅极电压，且接着降低该组字线的字线电压。然后，在被选取子区块中的存储单元的编程被执行。

Description

存储装置及其操作方法

技术领域

本发明系包含三维存储装置及其操作方法，包含未被选取存储单元的干扰降低的编程操作。

背景技术

随着集成电路中的装置的临界尺寸缩小至普通存储单元技术的极限，设计者已寻找用以叠层多个存储单元平面的技术，已达到更大的存储容量，且达到较低的位成本(costs per bit)。

然而，允许高容量与高产出(throughput)的配置密度可能导致良率(yield)与存储单元的耐久性(endurance)的问题。因此，有需要提供可提升良率与耐久型的技术，同时维持高密度存储结构。

发明内容

本发明描述可抑制三维存储装置的多个串列选择栅极中的不必要的(unwanted)电荷捕捉的技术。技术可执行于具有区块和子区块架构的NAND存储装置，其中在一区块中的所有NAND串列共享一组字线，且区块的多个子区块包含由个别的串列选择线选取的不同的NAND串列子集。

本发明描述一种存储装置，存储装置包含多个存储单元区块与多条位线，每一个存储单元区块包含一组字线与一组NAND串列，一组NAND串列具有用以连接至多条位线中的多条对应位线的多个串列选择栅极，存储单元区块的一组NAND串列中的每一NAND串列连接至该组字线。多个存储单元区块中的每一存储单元区块具有多个子区块，每一个子区块包含存储单元区块的一组NAND串列的不同的子集，且每一子区块中不同的NAND串列子集操作性地连接至个别的子区块串列选择线，多个栅极电压通过个别的子区块串列选择线施加于子区块的不同的NAND串列子集中的多条NAND串列的多个串列选择栅极。多个控制电路被配置以对多个存储单元区块执行编程操作。编程操作包含：

对被选取存储单元区块的一组字线施加预充电压电平的多个字线电压，对被选取存储单元区块中的所有子区块串列选择线施加第一电压电平的栅极电压，以使被选取存储单元区块中的一组NAND串列被预充电，接着降低被选取存储单元区块中的所有子区块串列选择线的栅极电压，且接着降低该组字线的字线电压；以及

在降低该组字线的字线电压之后，施加偏压顺序在被选取子区块中的多个选取存储单元，偏压顺序包含使子区块串列选择线设定为被选取串列电平或未被选取串列电平，且设定位线。

技术的实施例适用于三维垂直NAND存储器。

描述操作方法以抑制如此处所述的不必要的电荷捕捉。

通过阅读以下附图、实施方式和权利要求书可了解本发明的其他方面与益处。

附图说明

图1系绘示三维半导体装置的透视图；

图2系绘示图1的结构中的一部分俯视图；

图3系绘示存储单元区块中的子区块的替代配置；

图4系绘示三维NAND结构中的存储单元区块的示意电路图，可使用多种结构来实现，例如上述的那些结构；

图5系绘示对NAND串列进行编程操作的时序图，例如是图4所示的电路中的NAND串列；

图6系为处于图5的编程操作中的预充电阶段的NAND串列的启发图；

图7系为处于图5的编程操作中的预充电阶段(图6)的后的阶段的NAND串列的启发图，显示出选择栅极干扰状态；

图8系绘示对NAND串列进行编程操作的时序图，例如是图4所示的电路中的NAND串列，在抑制选择栅极干扰状态的第一实施例中；

图9系绘示对NAND串列进行编程操作的时序图，例如是图4所示的电路中的NAND串列，在抑制选择栅极干扰状态的第二实施例中；

图10系为处于图5的编程操作中的预充电阶段(图6)之后的阶段的NAND串列的启发图，显示出被抑制的选择栅极干扰状态；

图11系为用于NAND串列的编程操作的流程图，具有被抑制的选择栅极干扰状态；及

图12系绘示集成电路存储装置的简化方块图，集成电路存储装置包含三维垂直NAND阵列与用以实行具有被抑制的选择栅极干扰状态的编程操作的控制电路。

【符号说明】

10：衬底

11：字线层

12：串列选择线

13：下选择线

15，17：柱

18：共同源极导体

20：位线导体

21，22：叠层

24：字线导体

301，302，303，304，802，803，804，902，903，904：时点

311，520，811，812，813，820，911，912，913，920：线段

312-1～312-5：串列选择线

315：柱

320：位线导体

401：虚线

402：串列选择栅极

403：位线

601：共同源极线

602，702：位线

605：本体

610：下选择栅极

611：串列选择栅极

701：共同源极线

705：本体

710：下选择栅极

711：串列选择栅极

715：符号

1001：共同源极线

1005：本体

1011：串列选择栅极

1100，1101，1102，1103，1104，1105，1106：步骤

1202：主机

1208：存储装置

1214，1216，1244：链路

1218：输入/输出电路

1226：总线***

1228：缓存电路

1234：控制电路

1238：页缓冲电路

1245，1246，1265：箭头

1248：位线驱动电路

1264：方块

1266：位线

1276A：字线译码器

1276B：字线驱动电路

1277：字线

1278：存储器阵列

1278A：SSL/GSL译码器

1278B：SSL/GSL驱动电路

1279：SSL与GLS线

BL：位线电压

BL0，BL1，BLn：位线

CSL：共同源极线电压

DWLG：下虚拟字线

DWLS：上虚拟字线

GSL：下选择栅极

SEL WL：被选取字线电压

SSL，SSL[3：0]，SSL0，SSL1，SSLn：串列选择线

T0，T1，T2：时段

VBL_QPW：电压

VCSL PGM：编程预充电压电平

VDDI：电压

VDS：漏极-源极电压

VPGM：编程电压电平

VSS：电压

VSSL：电压

VSSL_pre：预充电电压

VWL_pre：预充电电压

WL，WLn+k，WLn，WLn-1，WLn-2，WLn-3，WL0：字线

具体实施方式

将参照图1至图12提供本发明的多个实施例的详细描述。

图1系绘示三维存储装置的透视图，三维存储装置包含多个垂直NAND串列中的多个存储单元区块与子区块。其包含字线层11的多层叠层与定位为正交于衬底的多个柱(例如15、17)，字线层11的多层叠层被配置为字线的第一叠层21与字线的第二叠层22，第一叠层21与第二叠层22皆平行于衬底10，多个柱沿着行列配置。每一个柱包含多个半导体本体，多个半导体本体提供多个串联存储单元的多个通道，存储单元位于多个柱与多个字线的交叉点。字线11配置为相邻于柱区块的阶梯图案(stair step pattern)，每一阶层包含连接至上方的字线导体24的接触结构，字线导体24连接至字线驱动电路。多条串列选择线(SSLs)12定位为平行于衬底且位于字线层11上方。在此示例中，第一与第二存储单元区块分别形成于第一叠层21与第二叠层22。每一串列选择线相交于对应区块中的各自不同的一组柱的子集(例如，列)，其中对应区块中的每一存储单元子区块形成于耦接至个别串列选择线的相异柱子集中。

结构亦包含多个平行位线导体20，多个平行位线导体20在平行于衬底且位于串列选择线上方的层中。每一位线导体迭置于柱中的个别行，个别行位于多行柱与多列柱形成的阵列中，每一行包含用于每一串列选择线的每一组柱中的一柱。

柱和串列选择线的每一相交点定义柱的选择栅极，选择栅极用以连接对应的位线。每一柱位于下方且通过柱的选择栅极耦接至位线导体之一者。

下选择线(lower SG)13形成于字线层11之下，以使柱耦接至一或更多的源极线，例如共同源极导体18。共同源极导体可通过区块间的垂直连接或其他方式来连接至偏压电路。

图1的结构系为包含多个存储单元区块与多条位线的存储器的一示例，每一区块包含一组字线(即图1中的叠层)与一组NAND串列，该组NAND串列具有用以连接至多条位线中的对应位线的串列选择栅极，其中区块的该组NAND串列中的每一条NAND串列连接至该组字线。而且，此存储器示例中，多个存储单元区块中的每一区块具有多个子区块，每一个子区块包含区块的该组NAND串列的相异子集。而且，在此示例中，每一子区块中的相异的NAND串列子集系为操作性地连接至个别子区块串列选择线，栅极电压施加于子区块的相异子集中的NAND串列的串列选择栅极。

图2系绘示图1的结构中的存储单元区块的实施方式的俯视图。由图1和图2均可见字线层11的叠层21、22相交于整体结构中的一些柱。从而，为了从存储器的特定区块读取数据，控制电路活化(activates)选取叠层21中的字线以选取存储单元区块与叠层的特定层，且更活化子区块串列选择线12以选取特定子区块。下选择栅极(未绘示)亦被活化。然后，被选取子区块的一组NAND串列中的被选取字线的存储单元可通过位线导体20被平行(inparallel)读取至页缓冲器(未绘示)。(此处使用的「活化」意指施加特定偏压以影响被连接的存储单元或开关。偏压可能高或低，取决于操作或存储器设计。)

图3系绘示子区块的一组NAND串列的替代配置的俯视图，其中串列选择线312-1至312-5耦接至配置为偏移列的各自不同的柱(例如315)子集，以使每一相异柱子集包含两个列柱。图3中的每一点代表对应柱315的横向位置。图中示出五条串列选择线312-1至312-5，以及八个位线导体320。

如同图2的结构，图3中的每一串列选择线312相交于各自不同的柱315的子集，相交点定义串列选择栅极。相似地，每一位线导体320迭置于个别行中的柱315，且每一柱315位于位线导体320之一者下方。然而，在图3的结构中，当柱形成定位为正交于位线之列，在每一个这样的列中的柱相交于所有其他位线，且交替的列是偏移的以相交于交替的位线组。使用此配置，可增加子区块中的柱的数量与位线导体320的密度，使存储器操作具有更高的容量与增加的产出(throughput)。

图4系绘示三维NAND装置中的存储单元区块的示意图，三维NAND装置可包含许多区块，且许多区块中的一区块包含多个子区块。在示意图中，多条位线BL0至BLn在沿着行列配置的NAND串列形成的阵列上方。每一NAND串列包含串联的存储单元串列，例如介于对应位线与参考线之间的介电电荷捕捉存储单元，参考线例如是共同源极线(图4中以接地符号表示)。在一些实施例中，用于区块的共同源极线可实现为一或更多条参考线，且可耦接至偏压电路，在存储器的许多操作中，通过偏压电路施加除了接地之外的操作电压。

在三维NAND配置中，例如，图4所示的区块的一组NAND串列对应于图1至图3的柱。在此示例中，多条NAND串列中的NAND串列耦接于对应的字线WL0至WLn+k的叠层。在字线WLn，每一字线层的平面结构以虚线401表示。从而，位于指定字线，例如WLn，其对应高度的字线层的区块中的所有存储单元耦接至此指定字线。

而且，每一NAND串列包含对应子区块串列选择栅极(例如402)，此对应子区块串列选择栅极被配置以使NAND串列连接至多条位线中的特定位线(例如403)。选择栅极可由包含电荷捕捉介电层的晶体管来实现，电荷捕捉介电层例如是栅极介电质，电荷捕捉介电层可相同于用于NAND串列的存储单元中的电荷捕捉结构。由于存储器操作期间产生的电场，串列选择栅极的电荷捕捉介电层可捕捉电荷，导致串列选择栅极的阈值电压不适当的增加。

多个子区块串列选择线SSL0至SSLn操作性地耦接至各组NAND串列以使栅极电压施加至子区块串列选择栅极，每一组NAND串列包含存储单元区块的子区块。

而且，每一NAND串列包含对应的下选择栅极，下选择栅极被配置以使NAND串列连接至共同源极线或用以实现共同源极线的一或更多的参考线中的一者。在此示例中，下选择栅极层GSL耦接至用于区块中的NAND串列的所有下选择栅极。在另一示例中，可配置多条下选择栅极线以连接区块中的下选择栅极。

在此示例中，下虚拟(dummy)字线DWLG位于下选择栅极层GSL与最下层字线层WL0之间，且上虚拟字线DWLS位于串列选择线SSL0至SSLn与最上层字线层WLn+k之间。

在图4的电路中，选取子区块和字线层以选取区块中的特定存储单元；通过子区块串列选择线来选取子区块，子区块串列选择线使被选取子区块中的每一NAND串列连接至多条位线的个别位线；字线层被选取，使得位于被选取字线的高度、且在被选取子区块中的每一NAND串列上的存储单元被选取。通过选取对应于选取存储单元所在的NAND串列的一位线来选取被选取存储单元。此配置能够通过其对应位线与字线层平行活化多个存储单元，其中一者在被选取子区块的每一NAND串列中。

图5系绘示用于编程操作的偏压的时序图，在类似图4所示的存储单元区块中。时序图显示位线电压BL、共同源极线电压CSL、被选取字线电压SEL WL、以及施加于四个子区块串列选择线SSL[3：0]的电压(假设有四个子区块)。编程操作的特征可描述为：包含预充电阶段与编程阶段。

预充电阶段开始于时点301，在此示例中，时点301时的电压接地。在时点301之后，共同源极线电压增加至编程预充电压电平VCSL PGM、被选取字线电压以两阶段增加至字线预充电压电平VWL_pre、且用于区块的所有串列选择线以两阶段增加至串列选择线预充电压电平VSS_pre。这些电压移位(voltage shifts)开启区块中的NAND串列的串列选择线与字线，且然后区块的位线的电压被以两阶段充电至预充电电压VDDI。在时段T0之后，在时点302，字线电压在时段T1中下降至VSS。在时段T1结束时，在时点303，用于未被选取子区块的串列选择线下降至VSS，同时用于被选取子区块的串列选择线维持于预充电电压电平VSSL_pre。因此，在时段T2中，在字线的电压电平降至VSS之后，未被选取串列选择线的电压下降，如同线段311所标示。

接着，始于时点304，根据将要编程入子区块的数据模式(data pattern)将位线的电压设定为编程或抑制(inhibit)电压电平。在此示例中，接收编程偏压的位线被设定为VSS，且将被施加偏压以抑制编程的位线被设定为VDDI或另外的抑制电压。

在时段T2期间，在未被选取子区块中的柱的垂直NAND串列中的半导体本体被预充电，且通过关闭用于这些子区块的串列选择栅极来维持于预充电压电平。对于被选取子区块，串列选择栅极维持开启，同时根据前述的数据模式调整位线偏压。

在编程阶段开始时，如线段520所标示，用于被选取子区块的串列选择线从预充电压电平降至将要在编程阶段用于被选取子区块的起始电平。用于未被选取子区块的串列选择线被设定为VSS或另外的电平，以关闭串列选择栅极。然后，在此示例中，被选取字线电压步进式(stepwise)增加至编程电压电平VPGM，串列选择栅极被控制为编程电平，且可依循字线电压控制用于未抑制状态的柱的位线电压，以达成编程操作。例如，在快速通过编程(quick pass program)操作中，位线电压可增加至VBL_QPW电平。

图6系绘示在接近时段T0结束时，未被选取子区块中的NAND串列的示例性状态。在此附图中，NAND串列被绘示为水平，但可在类似图4的实施例中代表垂直NAND串列。在此时间点，下选择栅极610(即全局源极线(global source line；GSL))可具有0V的栅极电压，使共同源极线601未和NAND串列柱连接。串列选择栅极611具有使其维持于开启状态的栅极电压VSSL_pre，使柱连接至位线602。因为字线与串列选择栅极开启，本体605中的存储单元的半导体本体被预充电至接近位线电压的电平(在此示例中为2.3V)。

图7系绘示在时段T1结束时图6的NAND串列的状态，在字线电压下降之后，且在串列选择电压下降之前。在此时间点，下选择栅极710(即全局源极线(GSL))持续具有0V的栅极电压，位线702的电压维持2.3V，共同源极线701未连接，且串列选择栅极711持续具有相对高的栅极电压VSSL_pre。然而，在此示例中，当字线电压从预充电电压VWL_pre降至0V时，本体705中的电压也将电容耦合地下降。因为此较低的电压，得以跨越串列选择栅极711建立约1.3V(举例)的漏极-源极(drain-to-source)电压VDS。因为栅极电压维持相对高，VDS使电子加速通过串列选择栅极的通道，热电子(hot electrons)可注入串列选择栅极711的栅极介电质(如符号715所标示)。如上所述，不必要的电荷会被栅极介电质可具有电荷捕捉栅极介电层捕捉，电荷捕捉栅极介电层的实现方式类似存储单元。此不必要的电荷可增加串列选择栅极的阈值电压，且在极端情况下可使对应NAND串列无法操作。

图8系为类似图5的时序图，绘示在如图4所示的存储单元区块中的编程操作，存储单元区块被调节以抑制串列选择栅极中的电荷捕捉。图8中相似于图5的电压不再加以描述。然而，时段T0、T1与T2中的电压不同。

在时段T0结束时，在时点802，被选取字线的字线电压维持于预充电电压电平VWL_pre，且串列选择线的电压维持于预充电电压电平VSSL_pre。VWL_pre在此示例中可约为4V，同时VSSL_pre在此示例中可约为6V，或者高到足以支持用以预防未编程、未被选取子区块的编程干扰的期望预充电压电平。在时点802，被选取区块的串列选择线的电压全部从相对高的VSSL_pre电平下降至中等电压，如线段811所标示，此中等电压可等于或接近在时点804之后将要施加于被选取子区块的串列选择线的电压VSSL。当字线电压在时点803下降时，中等电压系为避免热电子注入串列选择栅极的栅极介电质的电平。在时点803，在时段T1之后，在串列选择线的电压已经下降之后，被选取字线的字线电压下降至VSS(线段812)。如同图10所示，下降的串列选择线电压抑制串列选择栅极中的电荷注入。在时点804，用于未被选取子区块的串列选择线的电压下降至VSS(线段813)，同时被选取子区块的串列选择线的电压维持于VSSL，此应高于串列选择栅极的Vth以及将要施加于将被编程的位线的编程电压电平，以通过(pass)此编程电压。然后，依据数据模式与编程阶段的位线的预充电已被执行。在编程阶段开始时，用于被选取子区块的串列选择线从预充电压电平下降至将要在编程阶段用于被选取子区块的起始电平，如820所标示。

图8的时序图系绘示编程操作的示例，编程操作包含对被选取区块的一组子元线施加预充电压电平的字线电压，以及对被选取区块中的所有子区块串列选择线施加具有第一电压电平的栅极电压，以使被选取区块中的一组NAND串列预充电，接着使该区块的所有子区块串列选择线的栅极电压下降，且接着使该组字线的字线电压下降；以及，在使该组字线的字线电压下降之后，施加偏压顺序(bias sequence)以编程被选取子区块中的被选取存储单元，偏压顺序包含使子区块串列选择线设定为被选取串列电平或未被选取串列电平，与设定位线。在此示例中，使区块的所有子区块串列选择线的栅极电压(线段811)下降包含：使栅极电压设定为接近被选取串列电平(例如VSSL)的电平，如同在编程阶段所施加的。为了此说明的目的，若栅极电压比起未被选取串列电平更接近被选取串列电平，则栅极电压接近被选取串列电平。

图9系为类似图8的时序图，绘示在如图4所示的存储单元区块中的替代的编程操作，存储单元区块被调节以抑制串列选择栅极中的电荷捕捉。图9中相似于图5的电压不再加以描述。然而，时段T1与T2中的电压不同。

在时段T0结束时，在时点902，被选取字线的字线电压维持于预充电电压电平VWL_pre。在时点902，如线段911所标示，用于被选取区块的所有子区块的串列选择线的电压从相对高的VSSL_pre电平下降至低电平，此可等于或接近时点904后施加于未被选取子区块的串列选择线的电压VSS。在时点903，时段T1之后，在串列选择线的电压已下降之后，被选取字线的字线电压下降至VSS(线段912)。如同图10所示，比较低的串列选择线电压抑制串列选择栅极中的电荷注入。在时点904，用于未被选取子区块的串列选择线的电压维持于VSS，同时被选取子区块的串列选择线的电压增加至VSSL(线段913)。然后，依据数据模式与编程阶段的位线的预充电已被执行。

图9的时序图系绘示编程操作的另一示例，编程操作包含对被选取区块的一组字线施加预充电压电平的字线电压，以及对被选取区块中的所有子区块串列选择线施加具有第一电压电平的栅极电压，以使被选取区块中的一组NAND串列预充电，接着使该区块的所有子区块串列选择线的栅极电压下降，且接着使该组字线的字线电压下降；以及，在使该组字线的字线电压下降之后，施加偏压顺序以编程被选取子区块中的被选取存储单元，偏压顺序包含使子区块串列选择线设定为被选取串列电平或未被选取串列电平，与设定位线。在此示例中，使区块的所有子区块串列选择线的栅极电压(911)下降包含：使栅极电压设定为接近未被选取串列电平的电平(例如VSS)，如同在编程阶段所施加的。为了此说明的目的，若栅极电压比起被选取串列电平更接近未被选取串列电平，则栅极电压接近未被选取串列电平。

图8与图9绘示编程操作的实施例，包含：

第一时期(直到T0)：使区块的多个柱中的柱预充电至预充电压电平，包含使叠层中的字线充电至字线预充电压电平，且使叠层中的串列选择线预充电至串列选择线预充电压电平；

第二时期(线段811、线段812、线段911、线段912)：使叠层中的字线放电，包含在使叠层中的字线的电压降低之前，使多条串列选择线中的串列选择线的电压降低；

第三时期(T2之后)：设定用于被选取子区块的被选取串列选择线的电压，且设定用于未被选取子区块的未被选取串列选择线的电压；

第四时期(在线段820或线段920之前)：依据将要被编程入被选取子区块的数据模式设定多条位线中的位线的电压；以及

第五时期(编程阶段)：施加编程电压以将数据模式编程入被选取子区块中的被选取字线的存储单元。

图10系绘示未被选取子区块中的NAND串列(类似图7所示)在图8与图9的时段T2中的状态，在字线电压下降且串列选择电压是低的之后。在此时间点，下选择栅极1010(即全局源极线(GSL))持续具有0V的栅极电压，造成共同源极线1001未连接，且串列选择栅极1011在这些示例中具有降低的栅极电压VSSL或VSS。然而，在此示例中，当字线电压从预充电电压VWL_pre降至0V时，本体1005中的电压也将电容耦合地下降。因为此较低的电压，得以跨越串列选择栅极1011建立约1.3V的漏极-源极电压VDS。因为栅极电压是低的，当VDS使电子加速至串列选择栅极的通道时，热电子将不会注入串列选择栅极1011的栅极介电质(如同在电子符号上标示的「×」)。如上所述，不必要的电荷会被栅极介电质具有电荷捕捉栅极介电层捕捉，电荷捕捉栅极介电层的实现方式类似存储单元。此操作可抑制不必要的电子隧穿进入串列选择栅极，且可提升存储装置的表现与耐久性。

图11系为操作如此处所述的存储装置以进行编程操作的方法流程图。图11系被配置为操作NAND存储器的方法流程图，NAND存储器包含配置于如此处所述的NAND串列中的多个存储单元区块，其中每一区块包含多个子区块。每一子区块包含相异的NAND串列子集。

在所述实施例中，方法始于在集成电路上接收页编程命令(page programcommand)，其中命令包含地址(address)与将要编程的数据模式(步骤1100)。地址将会识别一被选取区块、一被选取字线与区块内一被选取子区块。集成电路上的电路将数据模式加载页缓冲器或将要用于编程期间的其他存储结构(步骤1101)。通过芯片上的电路来操作控制器(controller)，以通过设定字线电压、位线电压、串列选择线电压与共同源极线电压来使被选取区块预充电至预充电电压电平(步骤1102)，此示例描述于图8与图9。在一段时间间隔后，控制器使区块中的串列选择线的电压下降至中等电平或低电平，如图8与图9各自描述的。然后，控制器电路使被选取区块的字线的电压放电(步骤1103)。在此时间点，被选取区块中的NAND串列被预充电以在施加编程电压期间预防未被选取NAND串列的干扰。然后，控制器将被选取串列选择线与一或更多条未被选取串列选择线的电压设定为被选取子区块电平(VSSL)与未被选取子区块电平(VSS)(步骤1104)。根据数据模式，将位线电压设定为编程或抑制电压电平(步骤1105)。而且，对被选取字线施加编程电压(步骤1106)。

图11系为描述由此处所述的存储装置上的控制器执行的逻辑(logic)的流程图。逻辑可使用参照图12描述的控制器来执行。将能理解的是，尽管此处示出所有流程，这些步骤中的许多步骤可在不影响所达到的功能的情况下结合、并行或以不同次序进行。在一些情况下，如同读者将能理解的，只有在做出某些其他变动时，步骤的重新配置方能达成相同结果。在其他情况下，如同读者将能理解的，只有在满足某些状况时，步骤的重新配置方能达成相同结果。此外，将能理解的是，此处的流程仅显示和理解本发明有关的步骤，且应理解的是，许多用以达成其他功能的额外步骤可进行于此处所示的步骤之前、之后或之间。

图12系绘示包含快闪存储装置1208与主机(host)1202的存储***的简化图，快闪存储装置1208实现于集成电路上，主机1202包含用以发出具有地址与将要编程的数据的命令的逻辑，命令例如是编程命令。存储装置可实现于单集成电路芯片上、多芯片模块(multichip module)上或被配置为适合特定需求的多个芯片上。

在此示例中，存储装置1208包含在集成电路衬底上的存储器阵列1278，存储器阵列1278包含如上述的多个区块，每一区块具有多个子区块。存储器阵列1278可以是使用二维或三维阵列技术来实现的NAND闪存。

在多个实施例中，存储装置1208可具有单级单元(single-level cells；SLC)或每个存储单元存储多于一位的多级单元(multiple-level cells)(例如MLC、TLC或XLC)。

存储装置1208包含存储器阵列1278，存储器阵列1278可以是使用三维阵列技术来实现的NAND闪存。在一些实施例中，存储器阵列1278包含密集三维配置的垂直NAND串列的阵列。在其他实施例中，存储器阵列1278可包含NAND串列的二维阵列。

字线译码器1276A通过字线驱动电路1276B耦接至存储器阵列1278中的多条字线1277。SSL/GSL译码器1278A通过SSL/GSL驱动电路1278B、SSL与GLS线1279耦接至阵列中的位线侧(SSL)串列选择栅极与共同源极侧(GSL)串列选择栅极。页缓冲电路1238通过位线驱动电路1248耦接至存储器阵列1278中的位线1266。在一些实施例中，可包含行译码电路(column decoder circuits)以将信息从位线驱动器传送至被选取位线。页缓冲电路1238可存储数据页且可包含用于读取与验证操作的感测电路，数据页定义用于页编程操作的数据模式。

用于存储器阵列的位线可包含全局位线(global bit lines；GBL)与区域位线(local bit lines)。位线大致包含在较高的图案化层中的横越阵列中多个存储单元区块的导体，且通过区块选择晶体管或存储库(bank)选择晶体管连接至区块中的区域位线。区域位线连接至存储单元，以使电流流到位线以及使电流从位线流出，区域位线再连接位线驱动电路1248与页缓冲电路1238。同样地，字线可包含全局字线(global word lines)与区域字线(local word lines)，具有字线驱动1276B中的对应支持电路。

在感测操作中，通过总线***1226中的第二数据线将来自页缓冲电路1238的感测的数据供应给缓存电路(cache circuits)1228，缓存电路1228再通过链路(link)1216(例如数据路径线)耦接至输入/输出电路1218。在此示例中，输入数据亦被施加于链路1216上的缓存电路1228，且耦接至总线***1226上的页缓冲电路1238，以用于支持编程操作。

输入/输出电路1218通过链路1214(包含输入/输出接垫(I/O pads))连接，且提供数据、地址与命令的通信路径，通信路径具有存储装置1208外部的目的地，在此示例中外部目的地包含主机1202。输入/输出电路1218通过链路1216提供通信路径至缓存电路1228，缓存电路1228支持存储器操作。缓存电路1228和页缓冲电路1238之间有数据流通信(dataflow communication)(例如使用总线***1226)。

控制电路1234连接至输入/输出电路1218，且包含命令译码逻辑、地址计数器(address counters)、状态机(state machines)、计时电路(timing circuits)与控制多种存储器操作的其他逻辑电路，存储器操作包含用于存储器阵列1278的编程、读取与擦除操作。用以支持电路操作的所需的控制电路信号分配给存储装置中的电路，如箭头1245、1246所标示。控制电路1234可包含地址缓存器(address registers)与诸如此类，用以根据需要将地址传送至存储装置1208的多个零件，包含传送至缓存电路1228，以及在链路1244上传送至页缓冲电路1238、字线译码器1276A与SSL/GSL译码器1278A，如图所示。

在图12所示的示例中，控制电路1234包含控制逻辑电路，控制逻辑电路包含实现一偏压配置状态机或多个偏压配置状态机的模块，模块控制通过方块1264中的电压供应器所产生或提供的偏压的应用，例如读取、擦除、验证与编程电压，包含预充电电压、通过电压与如此处所述的供给字线驱动电路1276B与位线驱动电路1248的其他偏压，以用于一组可选择的编程与读取操作。依据支持操作所需，偏压施加于存储装置1208的多个零件，如同箭头1265所标示。如同此处更详细描述的，控制电路1234包含执行偏压配置的逻辑，偏压配置可减少未被选取NAND串列的通道中的热电子产生，例如通过施加介于编程程序的编程验证脉冲与编程脉冲之间的「预开启(pre-turn-on)」偏压。

控制电路1234可包含使用特殊用途逻辑电路来实现的模块，特殊用途逻辑电路包含状态机，如同现有技术中已知的那些。在可选的多个实施例中，控制电路1234可包含使用通用处理器来实现的模块，通用处理器可实现于相同的集成电路上，模块可执行计算机程序以控制存储装置1208的操作。在其他实施例中，可使用特殊用途逻辑电路与通用处理器的组合以实现控制电路1234中的模块。

存储器阵列1278可包含浮动栅极存储单元或介电电荷捕捉存储单元，通过建立对应于电荷存储量的多编程层级且从而建立存储单元阈值电压Vt，浮动栅极存储单元或介电电荷捕捉存储单元被配置以在每个存储单元中存储多个位。本发明可用于单位元存储单元(single-bit-per-cell)闪存、且可用于其他多位存储单元(multiple-bit-per-cell)和单位元存储单元存储器技术。在其他示例中，存储单元可包含可编程电阻存储单元、相变化存储单元与其他类型的非易失与易失存储单元技术。

在所述示例中，主机1202耦接至存储装置1208上的链路1214以及其他未绘示的控制终端，例如芯片选择终端(chip select terminals)等等，且主机1202可提供命令或指令(instructions)至存储装置1208。在一些示例中，主机1202可使用串列总线(serial bus)技术耦接至存储装置，使用共享的地址与数据线。主机1202可包含通用处理器、特殊用途处理器、被配置为存储器控制器的处理器、或使用存储装置1208的其他处理器。主机1202的全部或部分可实现于和存储器相同的集成电路上。

主机1202可包含基于来自应用程序的需求而存储、检索与更新存储于存储器中的数据的一文件***或多个文件***。一般而言，主机1202可包含进行存储器管理功能的程序。例如，这类功能可包含损耗平衡(wear leveling)、损坏区块回复(bad blockrecovery)、断电回复(power loss recovery)、废料收集(garbage collection)、错误校正(error correction)等。主机1202亦可包含应用程序、文件***、快闪转换层程序与可产生存储于存储器中的数据的状态信息的其他元件，包含发布具有地址与将要编程的信息的命令以编程信息。

至此，已经结合附图对本发明实施例进行了详细描述。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (18)

1.一种存储装置，包含：

多个存储单元区块与多条位线，每一该存储单元区块包含一组字线与具有用以连接至该多条位线中的多条对应位线的多个串列选择栅极的一组NAND串列，该存储单元区块的该组NAND串列中的每一NAND串列连接至该组字线，

其中每一该存储单元区块具有多个子区块，每一该子区块包含该存储单元区块的该组NAND串列的一不同的NAND串列子集，每一该子区块中的该不同的NAND串列子集操作性地连接至一个别的子区块串列选择线，多个栅极电压通过该个别的子区块串列选择线施加于该子区块的该不同的NAND串列子集中的多条NAND串列的多个串列选择栅极；以及

多个控制电路，配置以对这些存储单元区块执行一编程操作，该编程操作包含：

对一被选取存储单元区块的该组字线施加一预充电压电平的多个字线电压，对该被选取存储单元区块中的所有该子区块串列选择线施加一第一电压电平的一栅极电压，以使该被选取存储单元区块中的该组NAND串列被预充电，接着降低该被选取存储单元区块中的所有该子区块串列选择线的该栅极电压，且降低该组字线的这些字线电压；及

在降低该组字线的这些字线电压之后，施加一偏压顺序以编程一被选取子区块中的多个被选取存储单元，该偏压顺序包含使这些子区块串列选择线设定为一被选取串列电平或一未被选取串列电平，且设定这些位线。

2.根据权利要求1所述的存储装置，其中降低该被选取存储单元区块中的所有该子区块串列选择线的该栅极电压的该步骤包含：使这些子区块串列选择线的该栅极电压设定为接近该被选取串列电平。

3.根据权利要求1所述的存储装置，其中降低该被选取存储单元区块中的所有该子区块串列选择线的该栅极电压的该步骤包含：使这些子区块串列选择线的该栅极电压设定为接近该未被选取串列电平。

4.根据权利要求1所述的存储装置，其中该多条位线中的一位线连接至仅用于一特定存储单元区块的每一子区块中的一NAND串列的一串列选择栅极。

5.根据权利要求4所述的存储装置，其中用以编程这些被选取存储单元的该偏压顺序包含：

根据将要被编程的一数据模式，将该多条位线中的多条位线设定为一编程电压电平或一抑制电压电平，且然后对该被选取存储单元区块的该组字线中的一被选取字线施加该编程电压电平。

6.根据权利要求1所述的存储装置，其中该存储单元区块中的这些串列选择栅极具有多个电荷捕捉介电层。

7.根据权利要求1所述的存储装置，其中该存储单元区块中的多个存储单元与该存储单元区块中的这些NAND串列上的这些串列选择栅极具有多个电荷捕捉介电层。

8.根据权利要求1所述的存储装置，其中该存储单元区块中的这些NAND串列相对于一衬底垂直地配置，且该多条位线位于这些NAND串列上方。

9.一存储装置，包含：

一存储单元区块，包含一字线叠层与正交于该字线叠层的多个柱，其中该存储单元区块包含多个存储单元位于该多个柱中的多个柱与该字线叠层中的多条字线之间的多个交叉点；

多条串列选择线，每一该串列选择线相交于该存储单元区块的一个别的子区块，每一该子区块具有该多个柱中多个柱形成的一不同的柱子集，这些柱与这些串列选择线的多个相交点的每一者定义该柱的一个别的串列选择栅极；

多条位线，正交于该多个柱且操作性地连接至每一不同的该柱子集中的一柱的该串列选择栅极；

一或更多的参考线，耦接至该多个柱，该存储单元区块的这些存储单元配置于多个NAND串列中且介于该多条位线与该一或更多的参考线之间，

其中该存储单元区块包含多个存储单元子区块，每一该存储单元子区块包含多个存储单元位于各自不同的这些柱子集中的多个柱与该字线叠层中的这些字线之间的多个交叉点；以及

多个控制电路，配置以对该多条位线中的多条位线、该字线叠层中的这些字线、与该多条串列选择线中的多条串列选择线施加多个偏压以进行一编程操作以编程多个存储单元，这些存储单元位在该字线叠层中的一被选取字线且在该多个存储单元子区块中的一被选取存储单元子区块中，该编程操作包含：

一第一时期，使该存储单元区块的该多个柱中的这些柱预充电至一预充电压电平，包含使该字线叠层中的这些字线充电至多个字线预充电压电平，且使这些串列选择线预充电至多个串列选择线预充电压电平；

一第二时期，使该字线叠层中的这些字线放电，包含在使该字线叠层中的这些字线的电压降低之前，使该多条串列选择线中的这些串列选择线的电压降低；

一第三时期，设定一被选取存储单元子区块的一被选取串列选择线的电压，且设定一未被选取存储单元子区块的一未被选取串列选择线的电压；

一第四时期，依据将要被编程入该被选取存储单元子区块的一数据模式设定该多条位线中的这些位线的电压；及

一第五时期，施加编程电压以将该数据模式编程入该被选取存储单元子区块中的该被选取字线的这些存储单元。

10.根据权利要求9所述的存储装置，包含一或更多的下选择线，该多个柱中的每一者相交于该一或更多的下选择线中的一下选择线，一柱与一串列选择线的一相交点定义该柱的一个别的选择栅极，该选择栅极使该柱操作性地连接至该一或更多的参考线。

11.根据权利要求9所述的存储装置，其中在该第二时期使这些串列选择线的电压降低的该步骤包含，使这些串列选择线的电压设定为接近一被选取串列电平的一电平。

12.根据权利要求9所述的存储装置，其中在该第二时期使这些串列选择线的电压降低的该步骤包含，使栅极电压设定为接近一未被选取串列电平的一电平。

13.根据权利要求9所述的存储装置，其中该存储单元区块中的这些串列选择栅极具有多个电荷捕捉介电层。

14.根据权利要求9所述的存储装置，其中该存储单元区块中的这些存储单元、以及该存储单元区块中的该多个NAND串列上的这些串列选择栅极具有多个电荷捕捉介电层。

15.一种存储装置的操作方法，该存储装置包含多个存储单元区块配置于多个NAND串列中，每一该存储单元区块包含多个子区块，该多个子区块包含该存储单元区块中的这些NAND串列的多个不同的子集.该方法包含：

对该多个存储单元区块中的一被选取区块的一组字线施加一预充电压电平的多个字线电压，以及对该被选取区块中的多条子区块串列选择线的全部施加具有一第一电压电平的一栅极电压，以使该被选取区块中的该组NAND串列被预充电；

通过先使该被选取区块的所有这些子区块串列选择线的该栅极电压下降，然后使该组字线的这些字线电压下降，以使这些字线电压放电；以及

在使这些字线电压下降之后，施加一偏压顺序以编程一被选取子区块中的多个被选取存储单元，该偏压顺序包含使这些子区块串列选择线设定为一被选取串列电平或一未被选取串列电平、以及设定多条位线。

16.根据权利要求15所述的方法，其中使该被选取区块的所有这些子区块串列选择线的该栅极电压下降的该步骤包含，使该栅极电压设定为接近该被选取串列电平的一电平。

17.根据权利要求15所述的方法，其中使该被选取区块的所有这些子区块串列选择线的该栅极电压下降的该步骤包含，使该栅极电压设定为接近该未被选取串列电平的一电平。

18.根据权利要求15所述的方法，其中设定该多条位线的该步骤包含，根据将要被编程的一数据模式使该多条位线中的多条位线设定为一编程电压电平或一抑制电压电平，且该方法更包含在设定这些位线之后，对该被选取区块的该组字线中的一被选取字线施加一编程电压电平。

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