KR20200131749A - 반도체 장치 - Google Patents

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KR20200131749A
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나오아키 스도
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윈본드 일렉트로닉스 코포레이션
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Abstract

[과제] 딥 파워 다운모드에 있어서 소비 전력을 삭감하면서 휘발성 회로의 데이터를 유지하는 반도체 장치를 제공한다.
[해결 수단] 본 발명의 반도체 장치(50)는, 공급 전압(Vcc)과, 데이터를 유지 가능한 제1 레지스터 및 체크 비트를 유지 가능한 제2 레지스터를 포함하는 복수의 레지스터(14)와, 공급 전압(Vcc)과 복수의 레지스터(14) 사이에 접속되어, 복수의 레지스터(14)에의 공급 전압(Vcc)의 공급을 제어하는 PMOS 트랜지스터(P) 및 AND 게이트(12)와, DPD 모드에 있어서 제2 레지스터에 유지된 체크 비트의 정오를 판정하는 판정회로(16)를 포함한다. 제2 레지스터의 동작 마진은 제1 레지스터의 동작 마진보다도 나쁘고, PMOS 트랜지스터(P)는, 제2 레지스터에서 유지된 체크 비트의 잘못이 판정회로(16)에서 검출되었을 때, 공급 전압(Vcc)을 복수의 레지스터(14)에 공급한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 플래시 메모리 등의 반도체 장치에 관한 것으로, 특히, 파워 다운 모드(power down mode)의 동작에 관한 것이다.
NAND형 플래시 메모리는, 독출, 프로그램, 소거 등을 위한 전압의 설정이나 사용자의 옵션(option) 등의 설정 정보를 격납하기 위하여 퓨즈 셀을 사용하고 있다. 퓨즈 셀에 격납된 설정 정보는, 전원이 투입된 파워 업(power up) 동작 시에 독출되고, 내부의 레지스터에 로드된다(특허문헌 1).
JP 6494139 B
플래시 메모리에서는, 사용자로부터의 커맨드에 응답해서 독출, 프로그램, 소거 등을 행하는 액티브(activist) 상태와, 사용자로부터의 커맨드를 접수 가능한 스탠바이 상태가 있다. 스탠바이 상태에서는, 소비 전력이 일정 이하가 되도록 내부회로의 동작이 제한되지만, 사용자로부터 커맨드가 입력되었을 경우에는, 거기에 즉석에서 응답하지 않으면 안된다. 이 때문에, 스탠바이 상태라고 하더라도, 레지스터 등의 휘발성 회로에는 오프 리크 전류가 발생하고, 또 전원전압의 강하에 대응할 수 있도록 하기 위하여 파워 다운 검출 회로를 동작시키지 않으면 안되고, 어느 정도의 전력이 소비되어 버린다.
스탠바이 상태에서의 소비 전력을 더욱 삭감시키기 위하여, 플래시 메모리에 따라서는 딥 파워 다운모드(이하, DPD 모드라 함)가 탑재되어 있는 것이 있다. DPD 모드에서는, 일부의 내부회로에의 공급 전원을 컷오프하고, 오프 리크 전류를 삭감한다. DPD 모드는, 예를 들어, DPD 개시 커맨드에 의해 해당 모드에 돌입하고, DPD 해제 커맨드에 의해 해당 모드로부터 복귀한다. DPD 모드는, 컷오프한 회로를 정상으로 동작시키기 위하여 일정한 시간을 요하지만, 그 대신에, 소비 전력을 대폭 저감시킬 수 있는 이점이 있다.
도 1에 종래의 DPD 모드에 의해 공급 전압을 컷오프시킨 내부회로의 일례를 나타낸다. 내부회로(10)는, 공급 전압(Vcc)에 접속된 PMOS 트랜지스터(P1)와, PMOS 트랜지스터(P1)에 공급 전압 노드(VCCREG)를 개재해서 접속된 복수의 레지스터를 포함해서 구성된다. PMOS 트랜지스터(P1)의 게이트에는, DPDEN 신호가 인가되고, DPDEN 신호는, 통상 동작 시에 L 수준, DPD 모드 시에 H 수준으로 전이된다. 또한, 복수의 레지스터는, 플래시 메모리의 동작에 관한 정보나 퓨즈 셀로부터 독출된 설정 정보 등을 유지한다.
도 2는 DPD 모드가 실행될 때의 각 부의 동작 파형이다. 시각(t1)에서, DPDEN 신호가 L 수준이고, 트랜지스터(P1)가 온 상태로 되고, 공급 전압 노드(VCCREG)가 공급 전압(Vcc)이며, 각 레지스터는 데이터를 유효하게 유지한다. 시각(t2)에서, DPD 개시 커맨드가 입력되면, DPDEN 신호가 H 수준으로 전이되어, PMOS 트랜지스터가 오프되고, 공급 전압(Vcc)이 커트된다. 이것에 의해, 공급 전압 노드(VCCREG)가 플로팅 상태가 되고, 이후, 레지스터의 오프 리크 전류에 의해 공급 전압 노드(VCCREG)의 전위가 서서히 강하한다. 시각(t3)에서, 레지스터가 데이터를 유지할 수 없게 되는 전위까지 강하되면, 레지스터에 유지된 데이터는 무효이고, 레지스터의 출력(REGOUT)의 데이터도 무효로 된다.
이와 같이, DPD 모드에 있어서 내부회로(10)에의 공급 전압이 커트되면, DPD 모드로부터의 복귀 전에 모든 레지스터의 데이터가 소실되어 버린다. 특히, NAND 플래시 메모리는, 내부동작을 제어하기 위해서 다수의 레지스터를 포함하고 있다. 레지스터의 데이터가 소실되면, DPD 모드로부터 복귀했을 때에, 퓨즈 셀로부터 설정 정보 등을 레지스터로 재로드하지 않으면 안되고, 그 때문에 많은 시간을 필요로 해버린다.
본 발명은, 이러한 종래의 과제를 해결하는 것이며, 공급 전압이 차단된 휘발성 회로의 소비 전력을 삭감시키면서 휘발성 회로의 데이터를 유지하는 반도체 장치를 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 장치는, 공급 전압과, 데이터를 유지 가능한 제1 회로와 체크용 데이터를 유지 가능한 제2 회로를 포함하는 휘발성 회로와, 상기 공급 전압과 상기 휘발성 회로 사이에 접속되어, 상기 공급 전압으로부터의 전압의 공급을 제어하는 전압공급 제어회로와, 상기 전압공급 제어회로에 의해 전압의 공급이 차단되었을 경우에, 상기 제2 회로에 유지된 체크용 데이터의 정오(正誤)를 판정하는 판정회로를 포함하되, 상기 전압공급 제어회로는, 상기 판정회로의 판정 결과에 응답해서 상기 공급 전압의 공급을 제어하고, 상기 제2 회로의 동작 전압에 관한 마진은, 상기 제1 회로보다도 나쁘다.
본 발명에 따르면, 제1 회로보다도 동작 전압의 마진이 나쁜 제2 회로의 체크용 데이터의 정오를 판정함으로써, 제1 회로의 데이터를 유지하면서 소비 전력을 삭감할 수 있다.
도 1은 종래의 DPD 모드에 의해 전원공급이 커트된 내부회로의 일례를 도시한 도면이다.
도 2는 DPD 모드가 실행될 때의 내부회로의 동작 파형을 나타낸 도면이다.
도 3은 본 발명의 실시예에 따른 반도체 장치의 개략구성을 나타낸 도면이다.
도 4는 본 발명의 실시예에 의한 DPD 모드에 의해 공급 전압이 차단되는 내부회로의 일례를 도시한 도면이다.
도 5는 본 실시예에 의한 DPD 모드가 실행될 때의 내부회로의 동작 파형을 나타낸 도면이다.
도 6은 본 발명의 실시예에 따른 DPD 모드가 탑재된 메모리의 일례를 도시한 도면이다.
다음에, 본 발명의 실시형태에 대해서 도면을 참조해서 상세히 설명한다. 본 발명의 반도체 장치는, 특별히 한정되지 않지만, 예를 들어, NAND형이나 NOR형의 플래시 메모리, DRAM, SRAM, 로직, ASIC, DSP 등에 있어서 실시된다.
[실시예]
다음에, 본 발명의 실시예에 대해서 설명한다. 도 3은 본 실시예에 따른 반도체 장치(50)의 개략구성을 나타낸 도면이다. 반도체 장치(50)는, 예를 들어, 내부회로(10, 20), 기입회로(30), 제어회로(40)를 포함해서 구성된다. 제어회로(40)는, 예를 들어, 외부로부터의 커맨드 또는 제어 신호를 수취하고, 수취한 커맨드 또는 제어 신호에 의거해서 내부회로(10, 20)나 기입회로(30)의 동작을 제어하는 것이 가능하다. 본 실시예의 반도체 장치(50)는, 스탠바이 상태의 소비 전력을 보다 저감시키기 위한 모드로서, DPD 모드를 탑재한다. DPD 모드는, 외부로부터의 커맨드 또는 제어 신호에 응답해서 돌입시키고, 외부로부터의 커맨드 또는 제어 신호에 응답해서 해제시킬 수 있다.
제어회로(40)는, DPD 모드에 돌입하기 위한 커맨드 또는 제어 신호를 수취하면, 선택된 내부회로(10)에 대하여 DPDEN 신호를 개재해서 내부회로(10)에의 공급 전압(Vcc)을 컷오프시키고, DPD 모드를 해제하기 위한 커맨드 또는 제어 신호를 수취하면, DPDEN 신호를 개재해서 내부회로(10)에의 공급 전압(Vcc)을 공급시킨다. 내부회로(10)는, 회로 동작이 정지한 상태이어도, 공급 전압(Vcc)이 공급되면 오프 리크 전류를 생기게 하는 바와 같은 회로이며, 그리고 데이터를 유지하는 기능을 갖춘 회로이다. 예를 들면, 휘발성 레지스터를 포함하는 회로이다. 기입회로(30)는, 제어회로(40)로부터의 제어 신호(WEN)에 응답해서 내부회로(10)에 포함되는 복수의 레지스터의 일부에 체크 비트(CHKBIT)를 기입한다. 또, 도 3은 DPD 모드에 의해 1개의 내부회로(10)의 공급 전압(Vcc)이 차단되는 예를 도시하고 있지만, 이것은 일례이며, 복수의 내부회로에의 공급 전압(Vcc)을 차단하도록 해도 된다. DPD 모드에 의해 공급 전압을 차단되는 내부회로는, 스탠바이 상태에 있어서 허용되는 소비 전력에 의거해서 적당히 선택된다.
도 4는 본 실시예의 DPD 모드에 의해 공급 전압이 차단되는 내부회로(10)의 일례를 도시한 도면이다. 동 도면에 나타낸 바와 같이, 내부회로(10)는, 공급 전압(Vcc)에 접속된 PMOS 트랜지스터(P)와, PMOS 트랜지스터(P)의 게이트에 접속된 AND 게이트(12)와, PMOS 트랜지스터(P)에 전압공급 노드(VCCREG)를 개재해서 접속된 복수의 레지스터(14)와, 복수의 레지스터(14)로 유지되는 체크용 비트의 정오를 판정하는 판정회로(16)를 포함해서 구성된다.
AND 게이트(12)의 한쪽 입력에는, 제어회로(40)로부터의 DPDEN 신호가 공급되고, 다른 쪽의 입력에는 판정회로(16)의 판정 결과(REGOK)가 공급된다. AND 게이트(12)는, DPD 모드 시에 있어서, 일부의 레지스터에 유지되는 체크 비트가 에러(error)라고 판정되었을 때, PMOS 트랜지스터(P)를 온시키도록 동작한다.
내부회로(10)는, 전술한 바와 같이 휘발성의 복수의 레지스터(14)를 포함한다. 레지스터는, 그 구성이 특별히 한정되지 않지만, 예를 들어, 도 4에 나타낸 바와 같이, 데이터를 입력하는 전송 게이트와, 전송 게이트로부터 입력된 데이터를 유지하는 래치와, 래치에서 유지된 데이터를 출력하는 인버터를 포함한다. 복수의 레지스터(14)는, DPD 모드에 있어서도 데이터를 유지하기 위한 통상의 레지스터와, 통상의 레지스터에 유지된 데이터의 소실을 방지하기 위해서 체크 비트를 유지하는 체크용 레지스터를 포함한다. 체크용 레지스터는, 바람직하게는 n비트의 데이터를 유지하는 복수의 레지스터를 포함하고, 체크용 레지스터는, 기입회로(30)에 의해 기입된 n비트의 체크 비트(CHKBIT)를 유지한다.
여기서 유의해야 할 점은, 체크용 레지스터의 동작 전압에 관한 마진은, 통상의 레지스터의 동작 전압에 관한 마진보다도 나쁘다는(낮다는) 것이다. 바꿔 말하면, 체크용 레지스터는, 데이터를 유효하게 유지할 수 있는 동작 전압의 최소값이, 통상의 레지스터의 최소값보다도 높고, 공급 전압(Vcc)이 강하를 개시한 경우에는, 체크용 레지스터에 유지된 데이터가 통상의 레지스터에 유지된 데이터보다도 먼저 파괴된다. 예를 들면, 래치 회로에 유지된 H 수준의 데이터가 L 수준이 되어 버린다.
체크용 레지스터의 동작 전압에 관한 마진을 악화시키는 방법으로서, 만약에 쌍방의 레지스터를 동일 크기의 트랜지스터로 구성한 경우에는, DPD 모드 시에, 체크용 레지스터에 공급되는 동작 전압이 통상의 레지스터에 공급되는 레지스터의 동작 전압보다도 낮아지도록 한다. 예를 들면, DPD 모드 시, 공급 전압 노드(VCCREG)가 플로팅이 되지만, 통상의 레지스터에 접속된 공급 전압 노드(VCCREG)의 플로팅 용량이 체크용 레지스터에 접속되는 플로팅 용량보다도 커지도록, 통상의 레지스터에 접속된 공급 전압 노드(VCCREG)에 용량(Cdec)을 부가하도록 해도 된다. 이것에 의해, 레지스터의 오프 리크 전류에 의한 소비 시간이 통상의 레지스터에서 길어져서, 체크용 레지스터의 데이터가 먼저 파괴된다. 혹은 다른 방법으로서, 체크용 레지스터를 구성하는 트랜지스터나 배선 등을 통상의 레지스터의 것과 달리 하여(예를 들어, RC정수를 변경하여), 체크용 레지스터의 플로팅 용량을 통상의 레지스터의 플로팅 용량보다도 작게 하도록 해도 된다.
판정회로(16)는, 체크용 레지스터로부터 출력되는 n비트의 체크 비트와, 미리 준비된 기댓값을 비교하여, 체크 비트가 기댓값과 일치하는지의 여부를 판정한다. 판정회로(16)는, 체크 비트와 기댓값이 일치했을 때, 체크 비트가 올바른 것을 나타내는 신호(REGOK)(예를 들어, H 수준)를 출력하고, 체크 비트가 기댓값과 일치하지 않을 때, 체크 비트가 잘못인 것을 나타내는 신호(REGOK)(예를 들어, L 수준)를 출력한다.
도 5는, DPD 모드가 실행될 때의 내부회로의 동작 파형을 나타낸 도면이다. 시각(t1)일 때, 반도체 장치(50)는, 통상으로 동작을 하고 있고, 제어회로(40)로부터 출력되는 DPDEN 신호는 L 수준이다. 따라서, PMOS 트랜지스터(P)가 온 상태로 되고, 공급 전압(Vcc)이 복수의 레지스터(14)에 공급되고 있다. 또한, 제어회로(40)는, 기입회로(30)를 개재해서 체크용 레지스터에 n비트의 체크 비트를 기입한다. 예를 들면, 2바이트의 체크용 레지스터에 "FFh" 혹은 "AAh"가 기입된다. 통상 동작 시, 복수의 레지스터(14)에는 공급 전압(Vcc)이 공급되므로, 복수의 레지스터에 유지되는 데이터는 유효하다. 그 때문에, 판정회로(16)에 의한 체크 비트와 기댓값의 비교 결과는 일치하고, 신호(REGOK)는 H 수준이다. 또, 판정회로(16)에 입력되는 기댓값은, 기입회로(30)에 의해서 기입되는 기지의 체크 비트이며, 예를 들어, 제어회로(40)가 기댓값을 판정회로(16)에 제공할 수 있다.
시각(t2)에서, 제어회로(40)가 DPD 모드에 돌입하는 커맨드를 사용자로부터 수취하면, 이에 응답해서 DPDEN 신호가 H 수준으로 전이되고, 이것에 응답해서 AND 게이트(12)의 출력이 H 수준으로 전이된다. 이것에 의해, PMOS 트랜지스터(P)가 오프 상태로 되고, 내부회로(10)에의 공급 전압(Vcc)이 커트되고, 공급 전압 노드(VCCREG)가 플로팅이 된다. 공급 전압 노드(VCCREG)의 전위가 오프 리크 전류에 의해 서서히 강하되고, 시각(t3)에서, 체크용 레지스터가 체크 비트를 유지할 수 없게 된다. 예를 들면, H 수준의 출력이 L 수준으로 변화된다. 그 결과, 체크 비트와 기댓값이 불일치되어, 판정회로(16)는 L 수준의 신호(REGOK)를 출력한다. 신호(REGOK)에 응답해서 AND 게이트(12)의 출력이 L 수준으로 전이되고, PMOS 트랜지스터(P)가 온 상태로 되고, 공급 전압(Vcc)이 복수의 레지스터(14)에 공급된다. 여기서 유의해야 할 점은, 체크용 레지스터의 데이터가 파괴되었을 때, 다른 레지스터는, 체크용 레지스터보다도 공급 전압(Vcc)의 변동에 의한 동작 마진이 크기 때문에, 데이터를 올바르게 유지할 수 있다는 점이다. 따라서, 다른 레지스터의 출력(REGOUT)의 데이터는 유효하다.
판정회로(16)는, 공급 전압 노드(VCCREG)가 VCC 수준으로 충전되는데 충분한 시간이 얻어지도록, 신호(REGOK)의 L 수준의 펄스폭(W)을 설정한다. 또한, 신호(REGOK)가 제어회로(40)에도 제공되고, 제어회로(40)는, 펄스폭(W)의 기간 동안에, 기입회로(30)를 개재해서 체크 비트를 체크용 레지스터에 재기입한다.
펄스폭(W)의 기간 동안에, 복수의 레지스터(14)의 공급 전압이 VCC 수준으로 회복되고, 그리고 체크용 레지스터에 체크 비트가 재기입되고, 시각(t4)에서, 체크 비트와 기댓값이 재차 일치하여, 판정회로(16)의 신호(REGOK)가 H 수준으로 전이된다. 이것에 의해 AND 게이트(12)의 출력이 H 수준으로 전이되고, PMOS 트랜지스터가 오프 상태로 되어, 복수의 레지스터(14)에의 공급 전압(Vcc)이 커트된다. 재차, 공급 전압 노드(VCCREG)가 플로팅이 되고, 그 전위가 오프 리크에 의해 소비되어, 서서히 강하되고, 시각(t5)에서, 체크 비트와 기댓값이 불일치되면, 신호(REGOK)가 펄스폭(W)의 기간, L 수준으로 전이되고, 그 사이에, PMOS 트랜지스터(P1)이 온 상태로 되고, 공급 전압 노드(VCCREG)가 재충전되어, 체크 비트가 체크용 레지스터에 재기입된다. 이후, DPD 모드를 해제하는 커맨드가 입력될 때까지, 마찬가지의 동작이 반복된다.
이와 같이 본 실시예에 따르면, DPD 모드에 있어서, 공급 전압(Vcc)이 커트된 내부회로(10)의 체크용 레지스터에 유지된 체크 비트의 정오를 감시하여, 체크 비트에 잘못이 검출되었을 경우에는, 공급 전압(Vcc)에 의한 충전을 행하도록 했으므로, 내부회로(10)의 다른 레지스터는 올바른 데이터를 유지할 수 있고, 다른 한편, DPD 모드 시의 소비 전류를 감소시킬 수 있다.
상기 실시예에서는, 제어회로(40)와는 별개로 기입회로(30)를 설치했지만, 이것으로 한정되지 않고, 제어회로(40)가 체크용 레지스터에의 체크 비트의 기입을 행하도록 해도 된다. 또한 상기 실시예에서는, 판정회로(16)가 펄스폭(W)의 신호(REGOK)를 생성하는 예를 나타냈지만, 이것으로 한정되지 않고, 예를 들어, 판정회로(16)와는 달리 펄스 발생기를 준비하고, 펄스 발생기가 판정회로(16)의 판정 결과에 응답해서 펄스폭(W)의 펄스 신호를 AND 게이트(12)에 제공하도록 해도 된다. 또한, 상기 실시예에서는, 내부회로(10)가 휘발성의 레지스터를 포함하는 예를 나타냈지만, 이것으로 한정되지 않고, 내부회로(10)가 SRAM이나 래치 회로 등의 휘발성 메모리를 포함하는 것에도 본 발명을 적용할 수 있다.
다음에, DPD 모드를 탑재하는 플래시 메모리의 일례를 도 6에 나타낸다. 플래시 메모리(100)는, 복수의 메모리 셀이 행렬 형상으로 배열된 메모리 셀 어레이(110)와, 외부 입출력 단자(I/O)에 접속된 입출력 버퍼(120)와, 입출력 버퍼(120)로부터 어드레스 데이터를 수취하는 어드레스 레지스터(130)와, 입출력 버퍼(120)로부터 커맨드 데이터 등을 수취하고, 각 부를 제어하는 제어기(140)와, 어드레스 레지스터(130)로부터 행 어드레스 정보(Ax)를 수취하고, 행 어드레스 정보(Ax)를 디코딩하고, 디코딩 결과에 의거해서 블록의 선택 및 워드선의 선택 등을 행하는 워드선 선택회로(150)와, 워드선 선택회로(150)에 의해서 선택된 페이지로부터 독출된 데이터를 유지하거나, 선택된 페이지에 프로그램해야 할 입력 데이터를 유지하는 페이지 버퍼/감지회로(160)와, 어드레스 레지스터(130)로부터 열 어드레스 정보(Ay)를 수취하고, 열 어드레스 정보(Ay)를 디코딩하고, 해당 디코딩 결과에 의거해서 페이지 버퍼/감지회로(160) 내의 열 어드레스의 데이터를 선택하는 열선택 회로(170)와, 데이터의 독출, 프로그램 및 소거 등을 위하여 필요한 각종 전압(기입 전압(Vpgm), 패스 전압(Vpass), 독출 패스 전압(Vread), 소거 전압(Vers) 등)을 생성하는 내부전압 발생회로(180)를 포함해서 구성된다.
제어기(140)는, 외부로부터 DPD 모드를 개시시키는 커맨드를 수취하면, 선택된 내부회로에 H 수준으로 어서트(assert)된 DPDEN 신호를 공급한다. 이것에 의해, 내부회로에의 공급 전압(Vcc)이 커트된다. 내부회로는, 레지스터나 SRAM 등의 휘발성 메모리나 판정회로(16) 등을 포함하고, 휘발성 메모리의 일부는, 상기 실시예와 마찬가지로 체크 비트를 기억하기 위한 체크용 메모리이다. DPD 모드에 있어서, 체크용 메모리에 유지된 체크 비트와 기댓값이 불일치하면, 내부회로에의 공급 전압(Vcc)의 충전이 재개되고, 체크 비트와 기댓값이 일치하면, 내부회로에의 공급 전압(Vcc)이 차단된다. 이러한 공급 전압(Vcc)의 충전/차단의 제어는, DPD 모드를 해제하는 커맨드가 입력될 때까지 실시된다.
본 실시예에 따르면, 플래시 메모리의 DPD 모드에 있어서, 소비 전력을 저감하면서, 휘발성 메모리에 유지된 데이터의 소실을 방지할 수 있다.
본 발명의 바람직한 실시형태에 대해서 상세히 설명했지만, 본 발명은, 특정 실시형태로 한정되는 것은 아니고, 청구범위에 기재된 발명의 요지의 범위 내에 있어서, 각종 변형·변경이 가능하다.
10, 20: 내부회로 12: AND 게이트
14: 복수의 레지스터 16: 판정회로
30: 기입회로 40: 제어회로
50: 반도체 장치 100: 플래시 메모리

Claims (10)

  1. 반도체 장치로서,
    공급 전압;
    데이터를 유지 가능한 제1 회로와 체크용 데이터를 유지 가능한 제2 회로를 포함하는 휘발성 회로;
    상기 공급 전압과 상기 휘발성 회로 사이에 접속되어, 상기 공급 전압으로부터의 전압의 공급을 제어하는 전압공급 제어회로; 및
    상기 전압공급 제어회로에 의해 전압의 공급이 차단되었을 경우에, 상기 제2 회로에 유지된 체크용 데이터의 정오(正誤)를 판정하는 판정회로를 포함하되,
    상기 전압공급 제어회로는, 상기 판정회로의 판정 결과에 응답해서 상기 공급 전압의 공급을 제어하고,
    상기 제2 회로의 동작 전압에 관한 마진은 상기 제1 회로보다도 나쁜, 반도체 장치.
  2. 제1항에 있어서, 상기 공급 전압으로부터의 전압의 공급이 차단되었을 때, 상기 제2 회로는 상기 제1 회로보다도 먼저 데이터가 파괴되는, 반도체 장치.
  3. 제1항에 있어서, 상기 공급 전압으로부터의 전압이 공급되는 노드는, 상기 공급 전압으로부터의 전압의 공급이 차단되었을 때에 플로팅이 되어, 해당 노드의 전위가 서서히 강하되고, 상기 제2 회로에서 유지된 데이터가 상기 제1 회로보다도 먼저 파괴되는, 반도체 장치.
  4. 제1항에 있어서, 상기 전압공급 제어회로는, 파워 다운 모드(power down mode)를 나타내는 신호에 응답해서 상기 공급 전압으로부터의 전압의 공급을 차단하고, 상기 판정회로에 의해 체크용 데이터의 잘못이 검출된 것에 응답해서 상기 공급 전압으로부터의 전압의 공급을 재개하는, 반도체 장치.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 반도체 장치는, 체크용 데이터의 잘못이 검출되었을 때, 상기 제2 회로에 올바른 체크용 데이터를 기입하기 위한 기입회로를 더 포함하는, 반도체 장치.
  6. 제5항에 있어서, 상기 판정회로는, 체크용 데이터의 잘못이 검출된 것에 응답해서 일정한 펄스폭을 갖는 펄스 신호를 생성하는 회로를 포함하고,
    상기 일정 펄스폭으로 된 기간 동안, 상기 공급 전압제어회로는 상기 휘발성 회로를 충전하고, 그리고 상기 기입 회로는 올바른 체크용 데이터를 제2 회로에 기입하는, 반도체 장치.
  7. 제1항에 있어서, 상기 판정회로는, 상기 제2 회로로부터 출력되는 체크용 데이터와 기댓값을 비교함으로써 체크용 데이터의 유무를 판정하는, 반도체 장치.
  8. 제5항에 있어서, 상기 기입 회로는 상기 기댓값을 상기 제2 회로에 기입하는, 반도체 장치.
  9. 제1항에 있어서, 상기 제1 회로 및 상기 제2 회로는 복수의 레지스터를 포함하고, 상기 제1 회로는 파워 업(power up) 동작 시에 불휘발성 메모리로부터 로드된 동작 정보를 유지하는, 반도체 장치.
  10. 제1항에 있어서, 상기 전압공급 제어회로는, 상기 공급 전압과 상기 휘발성 회로 사이에 접속된 컷오프용 트랜지스터와, 파워 다운 모드를 나타내는 신호 및 상기 판정회로의 판정 결과를 나타내는 신호에 의거해서 상기 컷오프용 트랜지스터를 제어하는 제어 게이트를 포함하는, 반도체 장치.
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