KR20200117048A - 실리콘 기반 유전체 상에서의 6각형 붕소 질화물의 직접적 형성 - Google Patents

실리콘 기반 유전체 상에서의 6각형 붕소 질화물의 직접적 형성 Download PDF

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Abstract

그래핀/6각형 붕소 질화물(h-BN) 헤테로구조물을 제작하기 위한 스케일링가능한 프로세스가 본 명세서에 개시된다. 이 프로세스는, Si3N4/Si 기판(B/N 원자 비율 = 1:1.11±0.09) 상에 직접 대면적의 균일하고 초박형 h-BN의 핵형성 및 성장을 위해 실리콘 질화물 코팅된 실리콘(Si3N4/Si) 표면 상의 활성 부위와의 (BN)XHy-라디칼의 인터페이싱을 포함한다. 또한, 생성된 h-BN 표면과 반 데르 발스 결합된 1분자층 그래핀은, Si3N4/Si에 비해 h-BN의 거칠기가 (3.4배) 감소되는 것으로부터 혜택을 받는다. 감소된 표면 거칠기는 표면 거칠기 산란 및 전하 불순물 산란의 감소로 이어지기 때문에, h-BN/Si3N4/Si 상의 그래핀에 대한 향상된 진성 전하 캐리어 이동도(3 배)를 보인다.

Description

실리콘 기반 유전체 상에서의 6각형 붕소 질화물의 직접적 형성{DIRECT FORMATION OF HEXAGONAL BORON NITRIDE ON SILICON BASED DIELECTRICS}
관련 출원의 상호참조
본 출원은, 참조로 그 전체 내용이 본 명세서에 포함되는 2016년 5월 12일 출원된 미국 특허 가출원 번호 제62/335,149호에 대한 우선권을 주장한다.
발명의 분야
본 발명의 분야는 대체로 반도체 기판 상에 그래핀(graphene) 및 붕소 질화물 헤테로 구조물을 생성하기 위한 방법에 관한 것이다.
단일 원자 두께의 그래핀은 탄소의 가장 최근의 동소체(allotrope)이며, 지난 10년 동안 그 우수한 광학적, 기계적 및 전기적 속성 때문에 과학계에서 가장 많이 연구된 재료가 되었다. 그래핀은, 벌집 격자로 배열된 sp2 하이브리드화된(이중 결합된) 탄소 원자들의 1-원자 두께 평면 시트를 형성하는 탄소 원자들의 6각형 배열이다. 그래핀은 유망한 전자 재료이다. 그래핀은, 우수한 전기적, 열적, 기계적 및 광학적 속성으로 인해 반도체 산업에 큰 영향을 줄 수 있는 동시에 기존의 반도체 처리 기술과의 호환성을 제공할 잠재성을 갖고 있다. 그래핀은, 단일 분자 검출, 초고속 전계 효과 트랜지스터(FET), 투과 전자 현미경(TEM)을 위한 수소 시각화-템플릿, 및 튜닝가능한 스핀트로닉 디바이스(spintronic device)를 포함한, 놀라운 응용성을 보여주었다. 또한, 그래핀은, 높은 열전도도(실리콘의 25배), 높은 기계적 강도(가장 강한 나노재료), 높은 광학적 투명성(1분자층 그래핀의 경우 97.7%), 캐리어 제어된 대역간/광학적-전이 및 가요성 구조를 나타낸다. 전자적으로, 그래핀은 Brillouin 구역의 2개의 지점(K와 K')에서 가전자대(valence band)와 접촉하는 전도대 때문에 제로 밴드갭을 갖는 반금속(semi-metal)이다. 그래핀의 sp2 탄소 원자들로부터의 π 전자들의 높은 밀도와 개방형 결정 구조물 내의 캐리어-구속(carrier-confinement)은 현재까지 측정된 최고 이동도를 부여한다.
인터페이싱된 그래핀(interfaced graphene)에서 전하 캐리어 이동도를 향상시키기 위해, 원자적으로 매끄럽고, 화학적으로 불활성이고 전기적으로 절연체인 기판 플랫폼이 중요하다. 또한, 전형적인 실리콘계 산화물 및 질화물 기판은 불량한 전자 및 열 수송 특성과 함께 거칠고 도펀트가 풍부하다. 예를 들어, Dean, C. R. et al. Boron nitride substrates for high-quality graphene electronics. Nat Nano 5, 722-726, (2010); 및 Geim, A. K. & Grigorieva, I. V. Van der Waals heterostructures. Nature 499, 419-425, (2013)를 참조한다. 대조적으로, 현저한 물리적 속성 및 화학적 안정성을 지닌 넓은 밴드갭 6각형 붕소 질화물(h-BN)은, 그래핀 및 기타의 2차원 나노재료(2DN) 전자회로를 위한 이상적인 게이트 유전체, 심자외선 방출, 가장 얇은 터널링 접합, 및 화학적 내성이 높은 (보호 코팅용) 막으로서 최근에 확인되었다. 예를 들어, Kubota, Y., Watanabe, K., Tsuda, O. & Taniguchi, T. Deep Ultraviolet Light-Emitting Hexagonal Boron Nitride Synthesized at Atmospheric Pressure. Science 317, 932-934, (2007); Britnell, L. et al. Electron tunneling through ultrathin boron nitride crystalline barriers. Nano letters 12, 1707-1710 (2012); Li, L. H., Cervenka, J., Watanabe, K., Taniguchi, T. & Chen, Y. Strong oxidation resistance of atomically thin boron nitride nanosheets. ACS nano 8, 1457-1462 (2014)를 참조한다. h-BN의 각각의 층 내에서, 붕소 및 질소 원자들은 강한 공유 결합에 의해 결속되는 반면, 층들은 AA'스택에서 립-립 상호작용(lip-lip interaction)에 의해 함께 유지된다. 예를 들어, Blase, X., De Vita, A., Charlier, J. C. & Car, R. Frustration Effects and Microscopic Growth Mechanisms for BN Nanotubes. Physical Review Letters 80, 1666-1669 (1998); 및 Golberg, D. et al. Boron Nitride Nanotubes and Nanosheets. ACS Nano 4, 2979-2993, (2010)을 참조한다.
마이크로기계적 분할, 초음파 처리를 통한 화학적 박리, 원자 층 퇴적 및 화학적 증착(CVD)을 포함한 수 개의 기술들이 h-BN을 합성하기 위해 이용되어 왔다. 다양한 BN 전구체들의 분해 반응을 통한 CVD 프로세스는 촉매 금속 표면 상에 대면적 h-BN 영역을 생성한다. 예를 들어, Lee, C. et al. Frictional Characteristics of Atomically Thin Sheets. Science 328, 76-80, (2010); Warner, J. H., R
Figure pat00001
mmeli, M. H., Bachmatiuk, A. & B
Figure pat00002
chner, B. Atomic Resolution Imaging and Topography of Boron Nitride Sheets Produced by Chemical Exfoliation. ACS Nano 4, 1299-1304, (2010); Debbarma, R., Behura, S., Nguyen, P., Sreeprasad, T. S. & Berry, V. Electrical Transport and Network Percolation in Graphene and Boron Nitride Mixed-Platelet Structures. ACS Applied Materials & Interfaces, (2016); Olander, J., Ottosson, L. M., Heszler, P., Carlsson, J. O. & Larsson, K. M. E. Laser-Assisted Atomic Layer Deposition of Boron Nitride Thin Films. Chemical Vapor Deposition 11, 330-337, (2005); Ferguson, J. D., Weimer, A. W. & George, S. M. Atomic layer deposition of boron nitride using sequential exposures of BCl3 and NH3. Thin Solid Films 413, 16-25, (2002); Song, L. et al. Large Scale Growth and Characterization of Atomic Hexagonal Boron Nitride Layers. Nano Letters 10, 3209-3215, (2010); Kim, K. K. et al. Synthesis of monolayer hexagonal boron nitride on Cu foil using chemical vapor deposition. Nano Lett 12, 161-166, (2012); 및 Ismach, A. et al. Toward the Controlled Synthesis of Hexagonal Boron Nitride Films. ACS Nano 6, 6378-6385, (2012)를 참조한다.
또한, 이 프로세스는, 각각, 전기화학적 연마 또는 화학 기계적 연마, 및 고온 어닐링 등의 전처리 단계들을 요구한다. 후속해서, h-BN을 금속 표면으로부터 다른 유전체 기판으로 재배치하는 것은, h-BN 표면 상의 의도하지 않은 표면 주름 및 중합체성 불순물의 가능한 흡착을 도입하는 추가적인 습식/건식 전달 프로세스를 요구한다. 따라서, 유전체 표면 상에서의 직접적, 무전달, 및 스케일가능한 h-BN 막의 합성은, 2D 전자회로 및 산업 규모 응용에서 중요하다. 예를 들어, Tay, R. Y. et al. Direct growth of nanocrystalline hexagonal boron nitride films on dielectric substrates. Applied Physics Letters 106, 101901, (2015); and Wang, M. et al. A Platform for Large-Scale Graphene Electronics - CVD Growth of Single-Layer Graphene on CVD-Grown Hexagonal Boron Nitride. Advanced Materials 25, 2746-2752, (2013)을 참조한다.
열적 및 플라즈마-강화된 CVD를 통해 SiO2/Si 표면 상에 비정질, 나노 결정질 및 다결정 h-BN 막을 생성하는 것에 관해 제한된 연구가 수행되었다. 예를 들어, Li, Q., Jie, Y., Mingyu, L., Fei, L. & Xuedong, B. Catalyst-free growth of mono- and few-atomic-layer boron nitride sheets by chemical vapor deposition. Nanotechnology 22, 215602 (2011); Hirayama, M. & Shohno, K. CVD-BN for Boron Diffusion in Si and Its Application to Si Devices. Journal of The Electrochemical Society 122, 1671-1676, doi:10.1149/1.2134107 (1975); and Rand, M. J. & Roberts, J. F. Preparation and Properties of Thin Film Boron Nitride. Journal of The Electrochemical Society 115, 423-429, doi:10.1149/1.2411238 (1968)을 참조한다.
간략하게, 본 발명은 다층 구조물을 형성하는 방법에 관한 것으로, 이 방법은 : 실리콘 질화물을 포함하는 층의 전면을 붕소-함유 가스 및 질소-함유 가스와 접촉시키되 실리콘 질화물을 포함하는 층의 전면과 계면 접촉하는 6각형 붕소 질화물을 포함하는 층을 직접 퇴적하기에 충분한 온도에서 접촉시키는 단계를 포함한다.
본 발명은 다층 구조물을 형성하는 방법에 관한 것으로, 이 방법은 : 실리콘 기판의 전면을 붕소-함유 가스 및 질소-함유 가스와 접촉시키되 실리콘 기판의 전면과 계면 접촉하는 6각형 붕소 질화물을 포함하는 층을 직접 퇴적하기에 충분한 온도에서 접촉시키는 단계를 포함한다.
본 발명은 또한 다층 구조물에 관한 것으로, 이 다층 구조물은 : 단결정 반도체 웨이퍼로서, 대체로 평행한 2개의 주 표면들 ―주 표면들 중 하나는 단결정 반도체 웨이퍼의 전면이고 주 표면들 중 다른 하나는 단결정 반도체 웨이퍼의 배면임―, 단결정 반도체 웨이퍼의 전면과 배면을 연결하는 주변 엣지(circumferential edge), 단결정 반도체 웨이퍼의 전면과 배면 사이의 중심 평면, 및 단결정 반도체 웨이퍼의 전면과 배면 사이의 벌크 영역을 포함하는 상기 단결정 반도체 웨이퍼; 단결정 반도체 웨이퍼의 전면과 계면 접촉하는 실리콘 질화물을 포함하는 층; 실리콘 질화물을 포함하는 층과 계면 접촉하는 6각형 붕소 질화물을 포함하는 층; 및 6각형 붕소 질화물을 포함하는 층과 계면 접촉하는 그래핀을 포함하는 층을 포함한다.
도 1a 내지 도 1e는 본 발명의 일부 실시예에 따른 프로세스 흐름을 도시한다.
도 2a는 포논 모드 진동의 개략도(삽도)와 함께 도시된 Si3N4/Si 표면 상의 h-BN 막에 대응하는 Raman 스펙트럼이다. 도 2b는 Si3N4/Si 상의 h-BN의 광학 현미경 이미지이다. 도 2c는 Si3N4/Si 표면 상의 h-BN의 Raman 공간 맵핑이다. 도 2d 및 도 2e는 B 1s(도 2d) 및 N 1s(도 2e)의 XPS 스펙트럼이다. 도 2f는 Si3N4/Si(정사각형) 및 h-BN/Si3N4/Si(다이아몬드)에 대해 AFM을 통해 측정된 높이 분포의 표면 거칠기 히스토그램으로서, 청색 실선으로 표시된 분포에 대한 Gaussian 핏팅(fit)이 수반되어 있다.
도 3a는 Si3N4/Si 표면 상의 h-BN 성장 프로세스의 개략도이며, 삽도는 1 × 5㎠ 면적의 h-BN/Si3N4/Si의 카메라 이미지를 도시한다. 도 3b는 Si계 산화물 및 질화물 기판들 상의 CVD 성장 시간에 따른 h-BN 막 두께의 변화를 도시한다. 도 3c는 Si3N4/Si 및 SiO2/Si 표면 상의 (BN)xHy 활성 종의 흡착을 보여주는 원자 MD 시뮬레이션이다. 도 3d는 베어(bare) Si 및 O2-플라즈마 처리된 Si 상에서의 h-BN 형성의 Raman 스펙트럼이다. 도 3e는 상이한 온도들에서의 Si계 산화물 및 질화물 기판들 상의 h-BN 형성의 Raman 스펙트럼이다.
도 4a는 공간 맵핑을 갖는 그래핀/h-BN 및 그래핀/Si3N4 헤테로구조물에 대한 Raman G-대역 스펙트럼이다. 도 4b는 공간 맵핑을 갖는 그래핀/h-BN 및 그래핀/Si3N4 헤테로구조물에 대한 Raman 2D-대역 스펙트럼이다.
도 5a 내지 도 5e는 전기적 수송 속성을 도시한다. 도 5a는 그래핀/h-BN 헤테로구조물 디바이스의 개략도로서, 삽도는 백-게이트 전계 효과 트랜지스터의 광학 현미경 이미지를 도시한 것이다(스케일 바는 20㎛이다). 도 5b는, 15K 및 VDS = 5mV에서 그래핀/h-BN 및 그래핀/Si3N4 헤테로구조물의 컨덕턴스 대 캐리어 농도 특성 그래프이다. 상부 삽도는, 15K에서 양쪽 디바이스들에 대한 캐리어 이동도 값을 도시한다. 도 5c는 그래핀/h-BN 및 그래핀/Si3N4 헤테로구조물에 대한 캐리어 농도에 따른 컨덕턴스의 변화(로그-로그 스케일)를 도시한다. 도 5d는 15K 및 300K에서 그래핀/h-BN 및 그래핀/Si3N4 헤테로구조물에 대한 인가된 바이어스에 따른 저항률의 변화를 도시한다. 도 5e는 15K에서 그래핀/h-BN 및 그래핀/Si3N4 헤테로구조물에 대한 캐리어 농도에 따른 전계 효과 이동도의 변화를 도시한다.
본 발명의 일부 실시예에 따르면, 실리콘-기반 유전체 표면 상에 퇴적된 6각형 붕소 질화물의 품질을 향상시키고, 그래핀/h-BN의 전기적 수송 속성을 용이하게하는, 6각형 붕소 질화물의 성장 메커니즘이 시연된다.
일부 실시예에서, N-말단((1 0 0) Si3N4/Si) 표면과의 (BN)XHy-라디칼의 상호작용을 이용함으로써, 본 발명은 실리콘(Si3N4/Si) 표면 상의 실리콘 질화물 상에 6각형 붕소 질화물(h-BN)의 대면적 연속 박막의 질화물-보조 라디칼-부착 및 결정화 방법에 관한 것이다. 또한, 여기서 개발된 프로세스는, 반도체 웨이퍼 기판 상의 h-BN의 퇴적을 위한 금속 촉매의 필요성 및 연관된 전처리 단계 뿐만 아니라 합성후 전달 단계를 제거하고, 수 개의 전자, 광자, 복합, 및 기계적 응용에서 그 가능한 잠재적인 이용성에 대한 방안을 제공한다. 또한, h-BN으로 수정된 Si3N4/Si 기판은, 고 이동도 전자회로를 위한 단일층 그래핀으로 반 데르 발스 헤테로구조물을 실현하기 위해 직접 적용되었다. 일부 실시예에서, 전부 CVD 성장 프로세스를 통해 제작된 이러한 밀착 인터페이싱된 van der Waal 결합 헤테로구조물(그래핀/h-BN)은, Si3N4/Si 표면에 비해 h-BN의 3.4배 감소된 거칠기로부터 혜택을 받는다. 후속해서, 이것은 그래핀-기반 헤테로구조물에 대한 진성 전하 캐리어 이동도의 향상에 우호적으로 표면 거칠기 산란 및 전하 불순물 산란에서의 감소로 이어진다. 따라서, h-BN/Si3N4/Si 상의 그래핀에 대한 1200 cm2/Vs의 강화된 진성 전하 캐리어 이동도는 Si3N4/Si 상의 그래핀에 대한 400 cm2/Vs와는 대조를 보인다. 또한, 헤테로구조물은 깨끗하고, 고속 나노전자회로를 위한 중요한 필요조건인, 표면 주름(예를 들어, 찢어짐, 접힘, 및 주름)과 잔류 흡착물이 없다. 실리콘(Si)-기반의 산화물 및 질화물 표면 상의 직접적인 h-BN 형성에 대한 숨은 메커니즘은, 원자 분자 동역학(MD) 시뮬레이션에 의해 지원되는 제어된 실험을 통해 명확하게 설명된다.
I. 층 퇴적을 위한 기판
본 발명의 방법에 따르면, 반도체 기판, 즉, 반도체 웨이퍼 상에 퇴적이 발생한다. 이제 도 1a를 참조하면, 예시적인 비제한적인 단결정 반도체 웨이퍼(100)가 도시되어 있다. 일반적으로, 단결정 반도체 웨이퍼(100)는 대체로 평행한 2개의 주 표면을 포함한다. 평행 표면들 중 하나는 단결정 반도체 웨이퍼(100)의 전면(102)이고, 다른 평행 표면은 단결정 반도체 웨이퍼(100)의 배면(104)이다. 단결정 반도체 웨이퍼(100)는 전면과 배면(102, 104)을 연결하는 주변 엣지(106)를 포함한다. 단결정 반도체 웨이퍼(100)는, 대체로 평행한 2개의 주 표면(102, 104)에 수직이고 전면 및 배면(102, 104) 사이의 중간 점들에 의해 정의되는 중심 평면에도 수직인 중심 축(108)을 포함한다. 단결정 반도체 웨이퍼(100)는 대체로 평행한 2개의 주 표면(102, 104) 사이에 벌크 영역(110)을 포함한다. 반도체 웨이퍼, 예를 들어, 실리콘 웨이퍼는, 전형적으로, 소정의 전체 두께 변화(TTV), 비틀림(warp) 및 휘어짐(bow)을 가지므로, 전면(102) 상의 모든 지점과 배면(104) 상의 모든 지점 사이의 중간 지점은 평면 내에 정확하게 떨어지지 않을 수 있다. 그러나, 실용적인 문제로서, TTV, 비틀림 및 휘어짐은 전형적으로 매우 작아서, 매우 근사적으로 말하면, 중간 지점들은 전면과 배면 사이에서 대략 등거리인 가상의 중심 평면 내에 있다고 말할 수 있다. 본 명세서에 설명된 임의의 동작에 앞서, 단결정 반도체 웨이퍼(100)의 전면(102) 및 배면(104)은 실질적으로 동일할 수 있다. 표면은, 단지 편의상 및 일반적으로 본 발명의 방법의 동작들이 수행되는 표면을 구별하기 위해, "전면" 또는 "배면"으로 지칭된다.
일부 실시예에서, 단결정 반도체 웨이퍼(100)는, 실리콘, 실리콘 탄화물, 실리콘 게르마늄, 갈륨 비소, 갈륨 질화물, 인듐 인화물, 인듐 갈륨 비소, 게르마늄, 및 이들의 조합 중에서 선택된 재료를 포함한다. 반도체 웨이퍼는, 예를 들어 다층 구조물에서, 이러한 재료들의 조합을 포함할 수 있다. 일반적으로, 반도체 웨이퍼는, 적어도 약 20 mm, 더욱 전형적으로는 약 20 mm 내지 약 500 mm의 직경을 갖는다. 일부 실시예에서, 직경은, 적어도 약 20 mm, 적어도 약 45 mm, 적어도 약 90 mm, 적어도 약 100 mm, 적어도 약 150 mm, 적어도 약 200 mm, 적어도 약 250 mm, 적어도 약 300mm, 적어도 약 350mm, 또는 심지어 적어도 약 450mm이다. 반도체 웨이퍼는, 약 100 마이크로미터 내지 약 1500 마이크로미터, 약 250 마이크로미터 내지 약 1500 마이크로미터, 약 300 마이크로미터 내지 약 1000 마이크로미터, 적절하게는 약 500 마이크로미터 내지 약 1000 마이크로미터의 범위 내 등의, 약 100 마이크로미터 내지 약 5000 마이크로미터의 두께를 가질 수 있다. 일부 특정한 실시예에서, 웨이퍼 두께는 약 725 마이크로미터일 수 있다. 일부 실시예에서, 웨이퍼 두께는 약 775 마이크로미터일 수 있다.
특별히 바람직한 실시예에서, 반도체 웨이퍼는, 종래의 Czochralski 결정 성장 방법에 따라 성장된 단결정 잉곳(single crystal ingot)으로부터 슬라이싱된 단결정 실리콘 웨이퍼로부터 슬라이싱된 웨이퍼를 포함한다. 그러한 방법들, 뿐만 아니라 표준 실리콘 슬라이싱, 래핑(lapping), 에칭 및 연마 기술은, 예를 들어, (참조로 본 명세서에 포함되는) F. Shimura, Semiconductor Silicon Crystal Technology, Academic Press, 1989, and Silicon Chemical Etching, (J. Grabmaier ed.) Springer-Verlag, N.Y., 1982에 개시되어 있다. 바람직하게는, 웨이퍼는 본 기술분야의 통상의 기술자에게 공지된 표준 방법에 의해 연마되고 세정된다. 예를 들어, W.C. O'Mara et al., Handbook of Semiconductor Silicon Technology, Noyes Publications를 참조한다. 원하다면, 웨이퍼는, 예를 들어, 표준 SC1/SC2 용액에서 세정될 수 있다. 일부 실시예에서, 본 발명의 단결정 실리콘 웨이퍼는 종래의 Czochralski ("Cz") 결정 성장 방법에 따라 성장된 단결정 잉곳으로부터 슬라이싱된 단결정 실리콘 웨이퍼이며, 전형적으로, 적어도 약 150 mm, 적어도 약 200 mm, 적어도 약 300 mm, 또는 적어도 약 450 mm의 공칭 직경을 갖는다. 바람직하게는, 단결정 실리콘 웨이퍼와 단결정 실리콘 도너 웨이퍼(donor wafer) 양쪽 모두는, 스크래치, 큰 입자 등의, 표면 결함이 없는 경면-연마된 전면 마감(mirror-polished front surface finish)을 갖는다. 웨이퍼 두께는, 약 100 마이크로미터 내지 약 1500 마이크로미터, 약 250 마이크로미터 내지 약 1500 마이크로미터, 약 300 마이크로미터 내지 약 1000 마이크로미터, 적절하게는 약 500 마이크로미터 내지 약 1000 마이크로미터의 범위 내 등의, 약 100 마이크로미터와 약 5000 마이크로미터 사이에서 변할 수 있다. 일부 특정한 실시예에서, 웨이퍼 두께는 약 725 마이크로미터일 수 있다. 일부 실시예에서, 웨이퍼 두께는 약 775 마이크로미터일 수 있다. 일부 특정한 실시예에서, 웨이퍼 두께는 약 725 마이크로미터일 수 있다.
일부 실시예에서, 단결정 반도체 웨이퍼는 일반적으로 Czochralski-성장 방법에 의해 달성되는 농도에서 격자간 산소(interstitial oxygen)를 포함한다. 일부 실시예에서, 단결정 반도체 웨이퍼는 약 4 PPMA 내지 약 18 PPMA의 농도로 산소를 포함한다. 일부 실시예에서, 반도체 웨이퍼는 약 10 PPMA 내지 약 35 PPMA의 농도로 산소를 포함한다. 일부 실시예에서, 단결정 실리콘 웨이퍼는 약 10 PPMA 이하의 농도로 산소를 포함한다. 격자간 산소는 SEMI MF 1188-1105에 따라 측정될 수 있다.
실리콘 웨이퍼 저항률은 본 발명의 방법에서는 중요하지 않다. 그러나, 저항률은 최종 이용 요건에 따라 달라질 수 있다. 이에 비추어, 웨이퍼는 고농도로 도핑되거나, 반-절연성일 수 있거나, 또는 그 사이의 어떤 도핑 프로파일을 가질 수 있다. 단결정 반도체 웨이퍼(100)는 Czochralski 또는 부동 구역(float zone) 방법에 의해 획득될 수 있는 임의의 저항률을 가질 수 있다. 따라서, 저항률은 밀리오옴 이하로부터 메가오옴 이상으로 다양할 수 있다. 일부 실시예에서, 단결정 반도체 웨이퍼(100)는 p형 또는 n형 도펀트를 포함한다. 적절한 도펀트는, 붕소(p 형), 갈륨(p 형), 인(n 형), 안티몬(n 형), 및 비소(n 형)를 포함한다. 도펀트 농도는 웨이퍼의 원하는 저항률에 기초하여 선택된다. 일부 실시예에서, 단결정 반도체 웨이퍼는 p형 도펀트를 포함한다. 일부 실시예에서, 단결정 반도체 웨이퍼는 붕소 등의 p형 도펀트를 포함하는 단결정 실리콘 웨이퍼이다.
일부 실시예에서, 단결정 반도체 웨이퍼(100)는, 약 100 ohm-cm 미만, 약 50 ohm-cm 미만, 약 1 ohm-cm 미만, 약 0.1 ohm-cm 미만 또는 심지어 약 0.01 ohm-cm 미만 등의, 비교적 낮은 최소 벌크 저항률을 갖는다. 일부 실시예에서, 단결정 반도체 웨이퍼(100)는, 약 100 ohm-cm 미만, 또는 약 1 ohm-cm 내지 약 100 ohm-cm 등의, 비교적 낮은 최소 벌크 저항률을 갖는다. 낮은 저항률의 웨이퍼는, 붕소(p 형), 갈륨(p 형), 인(n 형), 안티몬(n 형), 및 비소(n 형) 등의 전기 활성 도펀트를 포함할 수 있다. 기판 저항률의 선택은 응용에 의존하지만(예를 들어, 기판이 백게이트로서 이용된다면, 더 낮은 저항률이 선호된다), hBN 층과 그래핀 층의 성장에 영향을 주지 않아야 한다.
일부 실시예에서, 단결정 반도체 웨이퍼(100)는 비교적 높은 최소 벌크 저항률을 갖는다. 고 저항률 웨이퍼는 일반적으로 Czochralski 방법 또는 부동 구역 방법에 의해 성장된 단결정 잉곳으로부터 슬라이싱된다. 고 저항률 웨이퍼는, 붕소(p 형), 갈륨(p 형), 알루미늄(p 형), 인듐(p 형), 인(n 형), 안티몬(n 형) 및 비소 n 형) 등의, 전기 활성 도펀트를 일반적으로 매우 낮은 농도로 포함할 수 있다. Cz-성장된 실리콘 웨이퍼는, 결정 성장 동안에 혼입되는 산소에 의해 야기된 열적 도너(thermal donor)를 소멸시키기 위해 약 600 ℃ 내지 약 1000 ℃ 범위의 온도에서 열 어닐링될 수 있다. 일부 실시예에서, 단결정 반도체 웨이퍼는, 약 100 Ohm-cm 내지 약 100,000 Ohm-cm, 또는 약 500 Ohm-cm 및 약 100,000 Ohm-cm, 또는 약 1000 Ohm-cm 내지 약 100,000 Ohm-cm, 또는 약 500 Ohm-cm 내지 약 10,000 Ohm-cm, 또는 약 750 Ohm-cm 내지 약 10,000 Ohm-cm, 약 1000 Ohm-cm 내지 약 10,000 Ohm-cm, 약 1000 Ohm-cm 내지 약 6000 ohm-cm, 약 2000 Ohm-cm 내지 약 10,000 Ohm-cm, 약 3000 Ohm-cm 내지 약 10,000 Ohm-cm, 또는 약 3000 Ohm-cm 내지 약 5,000 Ohm-cm 등의, 적어도 100 Ohm-cm, 또는 심지어 적어도 약 500 Ohm-cm의 최소 벌크 저항률을 갖는다. 일부 바람직한 실시예에서, 단결정 반도체 기판은 약 1000 Ohm-cm 내지 약 6,000 Ohm-cm의 벌크 저항률을 갖는다. 일부 바람직한 실시예에서, 단결정 반도체 기판은, 붕소, 알루미늄, 갈륨, 인듐 및 이들의 임의의 조합으로 구성된 그룹으로부터 선택된 전기 활성 도펀트를 포함한다. 일부 바람직한 실시예에서, 단결정 반도체 웨이퍼는, 약 5x1012 atoms/cm3 미만 또는 약 1x1012 atoms/cm3 미만 등의, 약 2x1013 atoms/cm3 미만, 약 1x1013 atoms/cm3 미만의 농도로 존재할 수 있는 붕소를 포함한다. 고 저항률 웨이퍼를 준비하기 위한 방법은 본 기술분야에 공지되어 있고, 이러한 고 저항률 웨이퍼는, SunEdison Semiconductor Ltd. (St. Peters, MO; formerly MEMC Electronic Materials, Inc.) 등의 시판 공급자로부터 획득될 수 있다.
단결정 반도체 웨이퍼(100)는 단결정 실리콘을 포함할 수 있다. 단결정 반도체 웨이퍼(100)는, 예를 들어, (100), (110) 또는 (111) 중 임의의 결정 배향을 가질 수 있고, 결정 배향의 선택은 구조물의 최종 용도에 의해 지시될 수 있다.
이제 도 1b를 참조하면, 본 발명의 방법의 일부 실시예에서, 반도체 기판(100)의 주 표면들 중 하나 이상은 유전체 층(200)으로 수정될 수 있다. 유전체 층(200)은, 실리콘 이산화물, 실리콘 질화물, 실리콘 산화질화물, 또는 실리콘 이산화물, 실리콘 질화물 또는 실리콘 산화질화물 층의 조합, 즉, 다층으로 포함할 수 있다.
일부 실시예에서, 반도체 기판(100)은 그 전면 층이 산화된 실리콘 웨이퍼를 포함한다. 바람직한 실시예에서, 반도체 기판(100)은, 실리콘 웨이퍼, 또는 실리콘 웨이퍼의 전면 층이 실리콘 이산화물(SiO2)을 포함하는 유전체 층(200)을 포함하도록 바람직하게는 그 전면이 산화된 실리콘 웨이퍼를 포함한다. 일부 실시예에서, 실리콘 이산화물 층은, 약 10 nm 내지 약 1000 nm, 약 30 nm 내지 약 1000 nm, 약 50 nm 내지 약 500 nm, 바람직하게는, 약 90 nm 내지 약 300 nm 두께, 또는 약 90 nm 내지 약 200 nm 두께 등의, 약 50 nm 내지 약 300 nm의 두께를 가질 수 있다. 실리콘 웨이퍼의 전면은, 본 기술분야에 공지된 바와 같이, 습식 또는 건식 산화를 통해 열적으로 산화될 수 있다. 일부 실시예에서, 웨이퍼의 전면 및 배면은, ASM A400 또는 ASM A400XT 등의 노(furnace)에서 열적으로 산화될 수 있다. 열 산화는 일반적으로, 약 800 ℃ 내지 약 1200 ℃ 등의 상승된 온도에서 발생한다. 산화는 습식(예를 들어, 산화를 위한 초 고순도 스팀 등의 수증기에서) 또는 건식(예를 들어, 산소 가스 분위기에서)일 수 있다. 선택사항으로서, 주변 분위기는, 산화 동안 표면 불순물을 제거하기 위해, 염산을, 예를 들어, 약 10 부피 %까지 포함할 수 있다.
일부 실시예에서, 산화층은, 약 10 옹스트롬 내지 약 15 옹스트롬 등의, 약 5 옹스트롬 내지 약 25 옹스트롬과 같이, 비교적 얇다. 얇은 산화물 층은, SC1/SC2 세정 용액 등의 표준 세정 용액에 노출시킴으로써 반도체 웨이퍼의 양면에서 획득될 수 있다. 일부 실시예에서, SC1 용액은, 5부의 탈이온수(5 parts deioinized water), 1부의 수성 NH4OH(수산화 암모늄, 29 중량 %의 NH3) 및 1부의 수성 H2O2(과산화수소, 30 %)를 포함한다. 일부 실시예에서, 핸들 웨이퍼(handle wafer)는, SC2 용액 등의, 산화제를 포함하는 수용액에 노출시킴으로써 산화될 수 있다. 일부 실시예에서, SC2 용액은 5부의 탈이온수, 1부의 수성 HCl(염산, 39 중량 %), 및 1부의 수성 H2O2(과산화수소, 30 %)를 포함한다.
일부 실시예에서, 반도체 기판(100)은 실리콘 질화물을 포함하는 유전체 층(200)을 포함할 수 있다. 일부 실시예에서, 반도체 기판(100)은 베어 실리콘 웨이퍼를 포함하며, 그 위에 실리콘 질화물 층이 퇴적된다. 일부 실시예에서, 반도체 기판(100)은 실리콘 웨이퍼를 포함하고, 실리콘 웨이퍼의 전면 층은 전술된 바와 같이 산화되고, 이어서 실리콘 질화물 층이 퇴적된다. 실리콘 질화물, 금속 원자, 예를 들어, 니켈의 실리콘 산화물 층으로의 확산을 감소시키는 장벽 층을 유익하게 형성하기 때문에, 실리콘 질화물 층은 베어 실리콘 또는 실리콘 이산화물 층 상에 퇴적될 수 있다. 일부 실시예에서, 실리콘 질화물 층은, 약 10 nm 내지 약 1000 nm, 약 30 nm 내지 약 1000 nm, 또는 약 50 nm로부터 약 1000 nm까지의 두께를 가질 수 있다. 일부 실시예에서, 실리콘 질화물 층은 그 두께가 약 50 나노미터 내지 약 500 나노미터의 범위일 수 있다. 일부 실시예에서, 실리콘 질화물 층은 그 두께가 약 70 나노미터 내지 약 250 나노미터의 범위일 수 있다. 실리콘 질화물 층의 두께는, 더 얇은 층이 선호되는 등의 디바이스 성능과, 더 두꺼운 층이 선호되는 등의 반도체 기판 내로의 불순물의 내부확산(indiffusion)을 방지하는 유효 장벽 사이의 절충적 관점에서 결정된다. 실리콘 질화물은, 상승된 온도에서 질소 및/또는 암모니아 분위기와 기판을 접촉시킴으로써 실리콘 또는 실리콘 산화물 층의 표면 상에 퇴적될 수 있다. 예를 들어, 반도체는 약 700 ℃ 내지 약 1300 ℃ 범위의 온도에서 질소 가스 또는 암모니아에 노출될 수 있다.
일부 실시예에서, 실리콘 질화물은 약 800 ℃에서 화학적 증착에 의해 형성된다. 일부 실시예에서, 실리콘 질화물은 플라즈마 강화된 화학적 증착에 의해 퇴적될 수 있다. 플라즈마 표면 활성화 도구는, EVG®810LT 저온 플라즈마 활성화 시스템(Low Temp Plasma Activation System) 등의 EV 그룹으로부터 입수할 수 있는, 시판 중인 도구이다. 플라즈마 강화된 CVD 챔버의 일반적인 요건은, 다양한 전극 설계, 전력 생성 전자회로, 전력을 가스 부하에 전송하기 위한 임피던스 정합 네트워크, 입력 가스를 위한 질량 흐름 제어기, 및 압력 제어 시스템을 갖춘 반응기를 포함한다. 전형적인 시스템은 유도 결합된 RF 소스에 의해 전력공급되는 수직 튜브 반응기이다. 단결정 반도체 핸들 웨이퍼(100)는 챔버 내로 로딩되고 가열된 지지 챔버 상에 배치된다. 챔버는 배기되고 대기압보다 낮은 압력까지 아르곤 등의 캐리어 가스 내의 질소 가스 소스로 다시채워짐으로써 플라즈마를 생성한다. 암모니아 및/또는 질소 및/또는 일산화 질소(NO) 및/또는 아산화 질소(N2O) 가스는 플라즈마 질화물 처리에 적합한 소스 가스이다. 실리콘 질화물 플라즈마 막을 퇴적하기 위해, 적절한 실리콘 전구체는, 특히, 메틸 실란, 실리콘 테트라하이드라이드(실란), 트리실란, 디실란, 펜타실란, 네오펜타실란, 테트라실란, 디클로로실란(SiH2Cl2), 트리클로로실란(SiHCl3), 사염화 실리콘(SiCl4), 테트라에틸 오르토실리케이트(Si(OCH2CH3)4)를 포함한다. 가스상 실리콘 전구체와 가스상 산소 및/또는 질소 전구체의 유속비는 약 1/200 내지 약 1/50, 예컨대 약 1/100일 수 있다.
일부 실시예에서, 특히 실리콘 질화물 층의 PECVD 퇴적은 마이크로파 여기(microwave excitation)에 의해 향상될 수 있다. 마이크로파 여기된 PECVD는, 방전 영역이 반응 영역으로부터 분리되어 더 낮은 손상의 퇴적된 층을 생성할 수 있기 때문에 유익하다. 전구체 화합물, 예를 들어, 실란 및 암모니아는, 예를 들어 2.45 GHz 마이크로파에서 마이크로파 방전에 의해 여기되고, 여기된 가스는 플라즈마 챔버로부터 반응 챔버로 확산된다. 이러한 막은 화학양론 또는 그 근처로, 예를 들어 Si3N4로 조정될 수 있다.
일부 실시예에서, 퇴적은 저압 화학적 증착에 의해 달성될 수 있다. LPCVD 프로세스는 차가운 또는 뜨거운 벽으로 둘러싸인 석영 튜브 반응기에서 이루어질 수 있다. 뜨거운 벽으로 둘러싸인 노는, 일괄 처리 및 그에 따른 높은 처리량을 허용한다. 이들은 또한 양호한 열 균일성을 제공하므로, 균일한 막으로 이어진다. 뜨거운 벽 시스템의 단점은 노의 벽 상에 퇴적이 역시 발생하여, 퇴적된 재료의 박리 및 후속하는 입자 오염을 피하기 위해 튜브의 빈번한 세정 또는 교체가 필요하다는 것이다. 차가운 벽 반응기는, 반응기 벽 상에 막 퇴적이 없으므로 유지보수가 더 적다. 저압 화학적 증기 실리콘 질화물은 저압 화학적 증착시에 약 0.1 Torr 내지 약 1 Torr 등의 약 0.01 Torr 내지 약 100 Torr의 압력에서 형성될 수 있다. 온도는, 425 ℃ 내지 900 ℃의 범위일 수 있다. 적절한 전구체는 PECVD를 위해 열거된 것들을 포함한다.
PECVD로부터 생성된 실리콘 질화물은 종래의 화학적 또는 물리적 증착 기술에 따라 퇴적된 실리콘 질화물과는 구조적으로 구별된다. 종래의 CVD 또는 PVD 퇴적은 일반적으로 Si3N4의 화학량론을 갖는 실리콘 질화물 층을 야기한다. 플라즈마 프로세스는, 입력 반응물 가스들의 비율, 전력 레벨, 웨이퍼 온도, 및 전체 반응기 압력에 따라 SixNyHz 등의 조성을 갖는 막을 퇴적하도록 제어될 수 있다. 플라즈마 시스템 내의 경로들은, Si-N, Si=N 및 Si≡N 결합을 형성하기 위해 존재한다. 이것은 플라즈마 에너지가 SixHz 및 NyHz 종을 생성하는 해머(hammer)라는 사실에 기인한 것이다. 예를 들어, 굴절률과 광학적 갭은 Si/N 비율에 따라 극적으로 변한다. 더 높은 실란 농도에서, 막은 Si가 풍부해지고 (LPCVD의 경우 2에 비해) 3.0까지의 굴절률에 도달할 수 있다.
일부 실시예에서, 유전체 층(200)을 포함하는 반도체 기판(100)은, 예를 들어 유기물 또는 다른 불순물을 제거하기 위해 코발트를 포함하는 층의 퇴적 전에 세정된다. 적합한 세정 용액은 전형적으로 3 : 1 비율의 H2SO4(농축된) 및 H2O2(30% 용액)를 포함하는 피라냐 용액(piranha solution)이지만, 예를 들어 4 : 1 또는 7 : 1 등의 다른 비율도 적합하다. 세정 지속시간은 적절하게는 약 15분 내지 약 2시간이다.
II. 6각형 붕소 질화물 합성
본 발명의 방법의 일부 실시예에 따르면, 및 도 1c를 참조하면, 6각형 붕소 질화물을 포함하는 층(300)이 단결정 반도체 웨이퍼 기판(100)(예를 들어, 유전체 층(200)이 존재하지 않는 베어 단결정 실리콘 기판)의 전면 상에 또는 단결정 반도체 웨이퍼 기판(100)의 전면 상의 유전체 층(200)의, 예를 들어 실리콘 질화물의 전면 상에 직접 퇴적된다. 본 발명의 방법은, 금속 촉매를 이용하지 않고 6각형 붕소 질화물을 포함하는 층(300)을 단결정 반도체 웨이퍼 기판(100) 또는 유전체 층(200)의 전면 상에 퇴적한다. 일부 실시예에서, 단일 반도체 웨이퍼 기판(100)은 베어(bare)이거나 유전체 층으로 수정되지 않는다. 일부 실시예에서, 유전체 층(200)은, 예를 들어 다층 내에, 실리콘 이산화물, 실리콘 질화물, 실리콘 산화질화물, 및 이들의 임의의 조합으로 구성된 그룹으로부터 선택된 재료를 포함하는 하나 이상의 절연 층을 포함한다. 일부 실시예에서, 유전체 층은, 약 1 나노미터 내지 약 10 나노미터, 약 10 나노미터 내지 약 10,000 나노미터, 약 10 나노미터 내지 약 5,000 나노미터, 50 나노미터 내지 약 400 나노미터, 또는 약 100 나노미터 내지 약 400 나노미터, 약 50 나노미터, 100 나노미터 또는 200 나노미터 등의, 적어도 약 1 나노미터 두께를 갖는다. 일부 바람직한 실시예에서, 유전체 층(200)은 실리콘 질화물을 포함하고, 6각형 붕소 질화물을 포함하는 층(300)은 실리콘 질화물 상에 직접 퇴적된다. 바람직하게는, 실리콘 질화물을 포함하는 유전체 층(200)은, 예를 들어, 퇴적 전에 피라냐 용액에서 표면 산화물을 세정한다.
유전체 층(200) 상에 퇴적되기 위한 재료는, 증착(vapor deposition) 기술 또는 기상 퇴적(gas phase deposition) 기술에 의해 퇴적될 수 있는 실리콘 질화물을 포함한다. 예를 들어, 6각형 붕소 질화물을 포함하는 층(300)은, 유기금속 화학적 증착(MOCVD; metalorganic chemical vapor deposition), 물리적 증착(PVD; physical vapor deposition), 화학적 증착(CVD; chemical vapor deposition), 저압 화학적 증착(LPCVD; low pressure chemical vapor deposition), 플라즈마 강화된 화학적 증착(PECVD; plasma enhanced chemical vapor deposition), 또는 분자빔 에피텍시(MBE; molecular beam epitaxy)를 이용하여 퇴적될 수 있다. 일부 실시예에서, 6각형 붕소 질화물을 포함하는 층(300)은 저압 화학적 증착(LPCVD)에 의해 퇴적될 수 있다. 적합한 도구는 MTI OTF-1200X이다. 일반적으로, 붕소 및 질소 소스는 퇴적 온도에서 가스상 또는 증기이다. 적합한 붕소 소스는, 디보란(B2H6), 트리클로로보란(BCl3), 트리플루오로보란(BF3) 및 보란의 테트라히드로푸란(THF) 용액(THF-BH3)을 포함한다. 적합한 질소 소스는, 질소, 또는 히드라진(N2H4) 또는 암모니아를 포함한다. 별도의 붕소 및 질소 소스가 이용된다면, 바람직하게는 CVD 챔버 내로의 가스의 유속은, B : N의 몰비가, 약 1.3 : 1 내지 1 : 1.3, 예컨대 약 1.2 : 1 내지 약 1 : 1.2, 또는 약 1.1 : 1 내지 약 1 : 1.1, 예컨대 약 1 : 1이다. 일부 실시예에서, 가스는 질소 및 수소를 포함할 수 있다. 일부 실시예에서, 가스는, 보라진(B3H6N3), 트리클로로보라진(예를 들어, 2,4,6-트리클로로보라진, H3B3Cl3N3), 아미노보란(BH2NH2), 암모니아 보란(BH3-NH3), 암모니아 보란 복합체(H3N-BH3), 보라진(B3N3H6), 디보란의 디암모네이트[(NH3)2BH2]+[BH4]-, 및 BN 폴리머 복합체(폴리보라질렌) 등의, 붕소와 질소 양쪽 모두를 바람직하게는 1:1 비율로 포함할 수 있다. 이들 캐리어에 추가하여, 가스 분위기는 헬륨 및 아르곤 등의 불활성 캐리어 가스를 포함할 수 있다. 적절한 유속의 수소는 캐리어 가스가 될 수 있다.
LPCVD는, (약 10-3 내지 약 10-6 torr 등의) 초고진공 환경, 또는 아르곤 또는 수소 등의 불활성 가스에서, 적어도 약 900 ℃, 적어도 약 1000 ℃, 약 1100 ℃ 등의, 적어도 약 800 ℃일 수 있는 CVD 챔버 내의 적절한 온도까지 기판을 가열하고 선택사항으로서 세정함으로써 실행된다. 그 다음 소스 가스가 챔버로 이송된다. 고체 소스 가스는, 암모니아 보란을 100 ℃를 초과하는 온도로 가열하는 것 등의, 소스 가스를 증발 또는 승화시키기에 적절하게 가열될 수 있다. 액체 소스 가스는 운반된 가스(Ar 및 H2)와 함께 챔버 내에 버블(bubble)될 수 있다. 6각형 붕소 질화물 퇴적은, 약 250 Torr 미만 또는 약 10-6 torr 내지 약 10 Torr의 압력에서 등의, 감소된 압력에서 발생할 수 있다. 반응 시간은, 약 5 분 내지 120 분, 약 15 분 내지 약 60 분, 또는 약 1 시간 내지 약 72 시간 등의, 약 5 분 내지 약 72 시간일 수 있다. 원하는 퇴적 지속시간 후, 기판은 40 ℃/분의 최대 속도 등으로 서서히 냉각되거나 적어도 약 40 ℃/분 또는 약 100 ℃/분의 속도 등으로 급속 냉각된다. 일부 실시예에서, 6각형 붕소 질화물의 하나의 단일-원자 층이 퇴적된다. 일부 실시예에서, 단일-원자 6각형 붕소 질화물의 적어도 2개의 층, 단일-원자 6각형 붕소 질화물의 2개 내지 약 100개의 층, 단일-원자 6각형 붕소 질화물의의 2개 내지 약 50개의 층, 또는 단일-원자 6각형 붕소 질화물의 3개 내지 약 50개의 층 등의, 단일-원자 6각형 붕소 질화물의 복수의 층이 퇴적된다. 6각형 붕소 질화물은, B : N의 몰비가, 약 1.2 : 1 내지 약 1 : 1.2, 또는 약 1.1 : 1 내지 약 1: 1.1 등의, 약 1.3 : 1 내지 1 : 1.3이 되도록, 같은 몰비 농도의 붕소와 질소를 포함한다.
예들을 참조하면, 한 실시예에서, Si3N4/Si 상의 h-BN 합성은 저압 CVD(LPCVD) 시스템을 통해 수행되었다. LPCVD는, 성장이 표면 반응에 의해 제한되고 막 형성이 기판의 지오메트리 또는 가스 흐름 효과와는 독립적이기 때문에 바람직한 퇴적 기술이다. Si3N4/Si 기판 상에 질화물-보조된 LPCVD 통해 형성된 h-BN 막의 품질과 균일성은, E2g 포논 진동 모드에 대응하는 1372 cm-1에서 특징적인 피크를 나타내는 공초점 Raman 분광법에 의해 확인될 수 있다. 도 2a를 참조하면, 삽도는 원자 진동을 도시한다. h-BN 막 연속성 및 균일성은, 광학 현미경(OM) 이미지(도 2b 참조)와 Raman 공간 맵핑(도 2c 참조)에서 현저하게 주목받는, 추가 그래핀 전자회로에 대한 중요한 기준이며, 여기서, 원으로 마킹된 영역은 도 2a의 일관된 Raman 스펙트럼에 대응한다. 도 2b 및 도 2c의 상위 좌측 원은 도 2a의 하단 곡선에 대응한다. 도 2b 및 도 2c의 중심 원은 도 2a의 상위 곡선에 대응한다. 도 2b 및 도 2c의 하단 우측 원은 도 2a의 중간 곡선에 대응한다. OM 이미지와 Raman 맵핑 양쪽 모두에서의 균질의 색상 대비는 Si3N4/Si 기판 상의 연속적이고 균일한 h-BN 막 형성을 명확하게 보여준다. Si3N4/Si 기판 상의 h-BN 막의 형성을 추가로 확인하기 위하여, 원소 조성 및 화학량론이 X-선 광전자 분광법(XPS)을 통해 분석되었다. 도 2d 및 도 2e는 각각 Gaussian 함수에 의해 핏팅된, 붕소(B) 1s 및 질소(N) 1s의 고해상도 XPS 스펙트럼을 나타낸다. B 1s 스펙트럼은 191.09 eV 및 192.39 eV의 결합 에너지(BE)에 위치해 있는 2개의 피크로 구성되고, 이것은 내부 B-N 결합 및 엣지에서의 B-N 결합에 각각 대응한다. N 1s 신호는 398.87 eV의 BE에서 나타나고 B-N 결합에 기인한다. 또한, N과 B의 원자 농도비는 1 : 1.11 ± 0.09로서, h-BN에서 거의 동일한 조성의 B와 N 원소들의 형성을 나타낸다. 또한, h-BN 표면은 원자적으로 매끄럽기 때문에, 표면을 검사하는 것이 중요하다. 도 2f는, h-BN 수정된 Si3N4/Si 표면에 대한 0.66 ㎚의 표준 편차 및 Si3N4/Si 표면에 대한 2.22 ㎚의 표준 편차를 갖는, 가우시안 분포들에 의해 핏팅된, 거칠기 히스토그램을 도시하며, h-BN 수정된 Si3N4/Si에 대해 3.4배 증가된 표면 매끄러움을 암시한다. 이것은, h-BN 수정된 SiO2 표면의 표준 편차에 대한 1.37 nm 값 및 SiO2 표면에 대한 8.59 nm보다 낮다. Behura, S., Nguyen, P., Che, S., Debbarma, R. & Berry, V. Large-Area, Transfer-Free, Oxide-Assisted Synthesis of Hexagonal Boron Nitride Films and Their Heterostructures with MoS2 and WS2. Journal of the American Chemical Society 137, 13060-13065, (2015)를 참조한다.
금속 표면 상의 h-BN 형성에 관한 연구는 성장 운동역학(Cu에 대해 표면-매개된 및 Ni 및 Fe에 대한 분리-기반)에 나와 있다. Kim, S. M. et al. Synthesis of large-area multilayer hexagonal boron nitride for high material performance. Nat Commun 6, (2015)를 참조한다. 그러나, 특히 Si 표면 및 Si-기반 유전체 표면(Si3N4/Si 및 SiO2/Si) 등의 비금속 표면에 관해서는 h-BN 성장 메커니즘에 대한 명확한 이해가 부족하다. 본 명세서에서는 원자 분자 동역학(MD) 시뮬레이션에 의해 확고하게 지지되는 Si3N4/Si 및 SiO2/Si 표면 상의 h-BN 막의 성장 운동역학을 이해하기 위한 시도가 이루어졌다. Si3N4/Si 표면 상의 h-BN 성장 메커니즘에 대한 개략도가 도 3a에 제시되어 있다. 명목상, h-BN의 CVD 성장은 다음과 같은 5가지 기본 단계를 통해 처리된다 :
(1) 고체 암모니아 보란(AB)은 약 100 ℃에서 승화를 겪고 수소(H2) 가스 흐름(30 sccm)에 의해 반응 구역 내로 운반된다.
(2) 성장 온도 아래의 반응 구역에서, AB 복합체는, H2, 아미노보란(BH2NH2), 및 보라진(HBNH)3으로 열분해된다.
(3) 120 ℃ 내지 300 ℃에서, (HBNH)3 및 (BH2NH2) 분자는 인접 사슬의 B-H와 N-H기(group)의 열-탈수소(thermal-dehydrogenation) 및 가교 반응(cross-linking reaction)을 겪어 활성 종 (BN)xHy를 형성한다. 이 활성 종 (BN)xHy는, 700 ℃ 내지 1100 ℃에서 더 탈수소되었다. Paffett, M. T., Simonson, R. J., Papin, P. & Paine, R. T. Borazine adsorption and decomposition at Pt(111) and Ru(001) surfaces. Surface Science 232, 286-296, (1990); and Fazen, P. J., Beck, J. S., Lynch, A. T., Remsen, E. E. & Sneddon, L. G. Thermally induced borazine dehydropolymerization reactions. Synthesis and ceramic conversion reactions of a new high-yield polymeric precursor to boron nitride. Chemistry of Materials 2, 96-97, (1990)을 참조한다.
(4) 이들 활성 종 (BN)xHy는 Si-기반 기판의 활성 부위 상에 흡착된다.
(5) Si-기반 기판 표면의 활성 부위 상의 활성 종의 부착 속도가 그들의 이탈 속도보다 높다면, 활성 종(BN)xHy는 다른 이웃하는 고정된 (BN)xHy 종 h-BN 영역과 스티치(stitch)된다.
또한, 도 3a의 좌측 삽도는 1 X 5 cm2 영역 커버리지의 Si3N4/Si 막 상의 h-BN의 카메라 이미지를 나타내며, 대면적 h-BN 유전체 막은 어떠한 전달-관련 프로세스도 없이 가능하다는 사실을 반영한다. 상기 중요한 단계들은 다음과 같이 요약될 수 있다 :
(1, 2) 가스상 해리(Gas phase dissociation) :
Figure pat00003
(3) 활성 종 (BN)xHy 형성 :
Figure pat00004
(4) 표면 흡착 :
Figure pat00005
S는 Si-기반 표면의 활성 부위이다.
(5) 표면 반응 : 이들 활성 종, (BN)xHy-S가 Si-기반 기판의 표면에서 반응하는 속도는 다음과 같이 제공된다 :
Figure pat00006
고온에서의 h-BN의 CVD 합성 동안, h-BN의 성장은, (i) 표면 반응 속도가 아레니우스 항(Arrhenius term)에 대한 그 의존성 때문에 훨씬 빠르게 일어나고(ks ~ exp(-EA/RT) (ii) 활성 종은 표면 상에서 더 적게 흡착되기 때문에(ks ~ 1/sqrt(T)), 표면 흡착 단계에 의해 지배된다(ka << ks). 이들 두 단계는 연속적으로 발생하기 때문에, 정상 상태(steady state)에서, 전체 플럭스(flux)는
Figure pat00007
로서 정의된다. 이 미분 방정식의 해는 다음과 같다:
Figure pat00008
여기서, T hBN 은 h-BN 막의 두께이고, Ts는 h-BN 막의 특성 두께(즉, h-BN 막의 최대 두께)이며, t는 성장 시간이고, τ는 흡착의 특성 시간이다. 주어진 성장 조건에서의 Si3N4/Si 및 SiO2/Si 상의 h-BN의 특성 두께가 각각 5 및 20 nm인 파생된 수학식 (1)과 데이터가 잘 일치한다(도 3b의 실선). 이 특성 두께 Ts는 활성 부위의 밀도에 의존한다(SiO2/Si 표면은 Si3N4/Si 표면보다 4배 더 높은 활성 부위를 보유한다). 또한, 특성 시간은, (BN)xHy가 Si3N4/Si 표면보다 SiO2/Si 표면을 선호함에 따른 활성 종의 흡착을 나타낸다.
SiO2/Si 및 Si3N4/Si 표면 상의 h-BN 막의 성장 운동역학에 대해 유도된 모델은, 기판 상의 막의 두께가 가스상으로부터 기판으로의 반응물의 흡착에 의존한다는 가정에 기초한다. 이 모델은 또한, 수소의 방출(evolution)과 6각형 붕소 질화물의 형성이 성장 프로세스에서 마지막 단계라고 가정한다. 반응물의 흡착에 미치는 기판의 영향을 이해하기 위해, 오픈 소스 LAMMPS 팩키지를 이용하여 원자 분자 동역학 시뮬레이션을 수행했다. Plimpton, S. Fast Parallel Algorithms for Short-Range Molecular Dynamics. Journal of Computational Physics 117, 1-19, (1995)를 참조한다. 표면 상의 보라진 분자의 흡착을 모델링하기 위해, 우리는 모든 원자 상호작용 퍼텐셜을 이용했다. van der Waals 상호작용은 6-12 Lennard jones 퍼텐셜을 이용하여 모델링되며 정전적 전위는 Coulomb의 법칙을 이용하여 모델링된다. SiO2/Si와 Si3N4/Si 표면 상의 보라진 분자의 흡착은 1000K의 온도에서 NVT 앙상블 시뮬레이션을 이용하여 연구되었다. 전체 시뮬레이션에서 보라진 분자만이 움직일 수 있고 분자는 강체(rigid body)로 취급되었으며 각각의 분자에 관한 힘은 분자(B3N3H6) 내의 12개의 원자 모두에 관한 힘의 합이다. 시뮬레이션은 총 500 피코초 동안 0.25 펨토초의 시간 단계를 이용하여 수행되었다. 초기에 보라진 분자들은 장거리 정전기력에 의해 기판쪽으로 끌어 당겨지며 일단 이들이 기판에 있게 되면 짧은 거리의 van der Waals 및 쿨롱 힘(Coulombic forces)이 이들을 기판에 흡착되도록 유지할 것이다. 보라진 분자의 극성(polar nature) 때문에, 우리는, 처음에 가스상에서 이들이 평면 2D 클러스터를 형성하는 경향이 있음을 관찰했다. 가스상에서 클러스터를 형성하지 않는 소수의 분자는 기판 위에 흡착된다. 우리는 12 ps 후에 4개의 보라진 분자가 SiO2/Si에 흡착되는 반면 하나의 보라진 분자가 Si3N4/Si 표면에 흡착된다는 것을 관찰했다. Si3N4/Si에 비해 SiO2/Si에 관한 더 높은 흡착은, 양쪽 기판들이 전체적인 전하 중성을 유지하더라도 기판들의 최상 층의 표면 전하에 의해 설명될 수 있다. SiO2/Si의 (0 0 1) 평면(최상 층)은 매달린 산소 원자(dangling oxygen atom)들로 구성되고 실리콘 원자들은 표면 산소 원자보다 1.24 Å 아래에 있다. 도 3c를 참조한다. 따라서 SiO2/Si 기판의 최상 층은 음으로 대전된다. 반면 Si3N4/Si 기판의 (0 0 1) 평면 (최상 층)이 Si와 N 원자 양쪽 모두의 평면 배열을 가지며 최상 층의 전체 전하는 0이다. 도 3c를 참조한다. SiO2/Si의 음으로 대전된 매달린 산소 원자는 Si3N4/Si의 평면 및 중성 표면에 비해 더 많은 보라진 분자를 흡착하는 경향이 있다. 결국 가스상에서 형성되는 평면 클러스터는 결국 기판 위에 흡착된다. 우리는, 양쪽 기판에 대해, 클러스터가 이미 흡착된 보라진 분자에 부착되는 것을 관찰했다. SiO2/Si 기판이 보라진 분자를 더 많이 흡착하기 때문에, 클러스터는 Si3N4/Si 기판에 비해 SiO2/Si 기판에 부착할 더 많은 부위를 갖는다. 가스상으로부터 기판으로의 모든 보라진 분자의 흡착에 요구되는 시간은, SiO2/Si 및 Si3N4/Si에 대해, 각각, 약 75 ps 및 200 ps임이 관찰되었다. 제안된 성장 모델에 의해 예측된 바와 같이, 흡착된 클러스터는 표면을 덮을 것이고 결국 탈수소화를 거쳐 h-BN을 형성할 것이다.
제안된 성장 모델 및 후속하는 MD 시뮬레이션에 의한 실험적 검증은, 표면 흡착이 Si-기반 유전체 표면 상의 h-BN 핵형성(nucleation)에 대한 속도 제한 단계임을 시사한다. 흡착 운동역학 유도된 메커니즘을 추가로 확인하기 위해, 혁신적인 실험 셋업은, 동일한 CVD 조건을 유지하면서 베어 Si 및 O2-플라즈마 처리된 Si 상에 h-BN을 성장시키도록 설계되었다. 예상된 바와 같이, h-BN의 E2g 피크에 대한 Raman 강도의 증가(도 3d)로 입증되는 바와 같이, 높은 Raman 강도가 더 두꺼운 막을 의미하기 때문에, h-BN 성장 속도는 베어 Si 표면과는 대조적으로 O2-플라즈마 처리된 Si 표면에서 더 높다. Gorbachev, R. V. et al. Hunting for Monolayer Boron Nitride: Optical and Raman Signatures. Small 7, 465-468, (2011)을 참조한다. 따라서, 이 프로세스는 O2 플라즈마 처리된 Si 표면이 베어 Si 표면에 비해 많은 수의 활성 부위(CS)를 보이기 때문에 흡착 운동역학 보조형임이 분명하다. 또한, SiO2/Si 및 Si3N4/Si 표면 상의 h-BN 형성에 미치는 성장 온도의 영향이 Raman 분광법을 통해 조사되었고 도 3e에 제시되어 있다. 금속 촉매 표면이 750 ℃의 온도에서 h-BN 막을 핵형성하는 반면, SiO2/Si 및 Si3N4/Si 표면 상의 h-BN 형성은 약 900 ℃에서 발생한다. Wang, L. et al. Monolayer Hexagonal Boron Nitride Films with Large Domain Size and Clean Interface for Enhancing the Mobility of Graphene-Based Field-Effect Transistors. Advanced Materials 26, 1559-1564, (2014)를 참조한다. 이것은 SiO2/Si 기판 상의 직접적인 나노결정질 h-BN 형성에 관한 초기 보고서와 일치한다. 그러나, Si3N4/Si 표면에 관해서는 어떠한 h-BN 성장 또는 메커니즘도 보고되지 않은 반면, 분말형 Si3N4/hBN 합성물에 관해서는 보고서가 있다. Kusunose, T., Sekino, T., Choa, Y. H. & Niihara, K. Fabrication and Microstructure of Silicon Nitride/Boron Nitride Nanocomposites. Journal of the American Ceramic Society 85, 2678-2688, (2002)를 참조한다. 도 3e는 800 ℃ 미만에서는 h-BN 형성이 일어나지 않는다는 것을 보여준다. 높은 Raman 강도는 더 두꺼운 h-BN을 암시하기 때문에, Si3N4/Si 표면은 (BN)xHy-라디칼의 더 적은 흡착을 허용하여, SiO2/Si 표면에 비해 더 얇은 h-BN 막을 형성한다. 도 3e의 약 1450 cm-1에서의 작은 피크는, 기저 기판이 Si3N4/Si일 때 실리콘에 대한 3차 횡 광학 포논 모드(third order transverse optical phonon mode)를 설명한다. Spizzirri, P. G., , J.-H. F., , S. R., , E. G. & Prawer, a. S. Nano-Raman spectroscopy of silicon surfaces, (2010)를 참조한다. 또한, SiO2/Si 및 Si3N4/Si 표면 상의 h-BN 성장 운동역학에서의 차이점 뒤에 있는 메커니즘은 상세한 표면 분석에 의해 이해될 수 있다. 또한, 최근 보고에 따르면, Si3N4/Si 표면은 SiO2/Si 표면보다 소수성(hydrophobic)이 크고, 이것은 SiO2/Si 표면이 h-BN 형성에 우호적이고 Si3N4/Si 표면 상의 더 얇고 더 매끄러운 막에 비해 더 거칠지만 더 두꺼운 막을 핵형성한다는 것을 명확하게 나타낸다. Agarwal, D. K., Maheshwari, N., Mukherji, S. & Rao, V. R. Asymmetric immobilization of antibodies on a piezo-resistive micro-cantilever surface. RSC Advances 6, 17606-17616, (2016)을 참조한다.
나노전자회로에 대한 직접적인 h-BN의 퍼텐셜을 테스트하기 위해, 1분자층 그래핀(MLG)이 성장되어 h-BN/Si3N4/Si 및 Si3N4/Si 기판 상으로 전달되었다. 그래핀 막에 미치는 h-BN 및 Si3N4/Si 기판의 전하-불순물 영향을 이해하기 위해, G-대역 위치의 도핑 의존적 파라미터, G-대역의 FWHM(full-width at half maxima)(FWHM(G)), 2D-대역 위치, 및 공초점 Raman 분광법을 통한 2D 및 G 대역의 강도들의 비율(I2D/IG)을 분석한다. DasA et al. Monitoring dopants by Raman scattering in an electrochemically top-gated graphene transistor. Nat Nano 3, 210-215, (2008)을 참조한다. 도 4a에서, (G/h-BN으로서 표기된) h-BN 상의 그래핀과 (G/SiN으로서 표기된) Si3N4/Si 상의 그래핀의 G 피크가 각각 1581.5 cm-1, 및 1586.8 cm-1에서 주로 중심을 두고 있다. G 대역의 계산된 FWHM은 26.5 cm-1(h-BN 기판)으로부터 23.6 cm-1(Si3N4/Si 기판)로 감소된다. 또한, 도 4b에서, G/h-BN 및 G/SiN에 대한 2D 대역은 각각 2673.3 cm-1 및 2683.4 cm-1에서 제시된다. 또한, I2D/IG 비율은 G/SiN의 경우 2.3으로부터 G/h-BN의 경우 3으로 증가하는 것으로 보인다. 높은 I2D/IG에 추가하여, G 및 2D 대역의 연화(softening), G 피크 FWHM의 선명화는, Si3N4/Si 대응물 상의 그래핀에 비해 hBN 기판 상의 그래핀의 낮은 대전된 불순물을 분명하게 의미한다. 우리의 디바이스 구성에서, 이러한 전하 불순물은 (i) 포토레지스트 잔류물 (후술되는 트랜지스터 디바이스를 제작하는 동안) 및 (ii) 전자 정공 퍼들링(puddling)(하단 h-BN 기판)으로부터 유래할 수 있다. hBN과 Si3N4/Si 기판 상의 디바이스 제조 프로세스가 유사하고 동일한 그래핀 막이 이용되었기 때문에, 기저 기판으로부터의 전하-기증 불순물(n*)이 우리의 측정에서 결정적인 역할을 한다는 것은 명백하다. Xue, J. et al. Scanning tunnelling microscopy and spectroscopy of ultra-flat graphene on hexagonal boron nitride. Nat Mater 10, 282-285, (2011); and Zhang, Y., Brar, V. W., Girit, C., Zettl, A. & Crommie, M. F. Origin of spatial charge inhomogeneity in graphene. Nat Phys 5, 722-726, (2009)를 참조한다. G 및 2D 피크의 Raman 스펙트럼은 그래핀 디바이스의 전체 영역에 걸쳐 평균화되어 Lorentzian 곡선으로 핏팅되었다.
전하 불균질성은 논의된 Raman 산란 파라미터에 영향을 줄 뿐만 아니라, G/h-BN 및 G/SiN 헤테로구조물 디바이스에서의 전자에 대한 산란의 지배적인 원인이다. G/h-BN 백게이트 전계 효과 트랜지스터의 전형적인 개략도가 도 5a에 도시되어 있고, 삽도에는 소스 및 드레인 컨택트로서 Cr/Au(15/95 nm)를 갖는 디바이스 지오메트리(27 ㎛ × 7.5 ㎛)의 광학 이미지가 도시되어 있다. 낮은 전하 변동 특성으로 인해, 직접 성장된 h-BN 기판 플랫폼은, 하이 k 유전체 기판(우리의 연구에서는 Si3N4/Si)에 비해 그래핀 디바이스에서 전하 캐리어 이동도를 향상시키는데 있어서 경쟁 우위를 제공할 것으로 기대된다. 양쪽 디바이스들은 동일한 접촉 재료(Cr/Au) 및 유사한 디바이스 처리로 설계되었으므로, 양쪽 디바이스의 전기적 성능에 미치는 접촉 저항의 효과가 동일하다고 추측할 수 있다는 점에 유의하는 것이 중요하다. 도 5b에서, 컨덕턴스가 캐리어 밀도에서 강하게 준선형적(sublinear)인 것이 명확하게 주목되며, 이것은 산란이 전하 불순물에 의해 지배되는 낮은 캐리어 밀도로부터, 단거리 불순물 산란이 명목상 발생되는 큰 캐리어 밀도까지의 교차를 나타낸다. Nomura, K. & MacDonald, A. H. Quantum Transport of Massless Dirac Fermions. Physical Review Letters 98, 076602 (2007)을 참조한다. 획득된 데이터(도 5b)는 장거리 및 단거리 산란 양쪽 모두를 포함하는 확산성 수송을 위한 자기-일관적 Boltzmann 방정식과 핏팅될 수 있다 :
Figure pat00009
여기서, μC는 대전된-불순물 Coulomb(장거리) 산란에 기인한 밀도-독립적 이동도이고, ρS는 단거리 산란으로부터의 저항률에 대한 기여이며, σres는 전하 중성점에서의 잔류 전도성이다. Hwang, E. H., Adam, S. & Sarma, S. D. Carrier Transport in Two-Dimensional Graphene Layers. Physical Review Letters 98, 186806 (2007)을 참조한다. 도 5b의 삽도에 도시된 바와 같이, 계산된 이동도 μC는 G/h-BN 디바이스의 경우 1200cm2V-1s-1(G/SiN의 3.5 배)이다. G/h-BN 시스템에 대한 이동도 향상은 다음과 같은 2개의 지배적인 메커니즘에 의해 설명될 수 있다 : (i) 전하 중성 지점 근처에서의 Columbic 산란, 및 (ii) 높은 캐리어 밀도에서의 전자-포논 산란. 첫 번째 메커니즘(Coulombic 산란)에서 G/h-BN 디바이스의 최소 전도도(σmin = 7e2/h)는 G/SiN 디바이스(σmin = 2e2/h)의 3.5배로서, h-BN 기판에 위치한 대전된 불순물이 Si3N4/Si 기판보다 약 12배 더 낮다는 것을 암시한다. 또한, 전하 불균질 지점(n*)은 Coulombic 산란이 지배적으로 되는 변곡점이고, 반대의 경우도 마찬가지이다. 낮은 전하 불균질성에서, G/h-BN의 컨덕턴스 피크는 낮은 캐리어 밀도에서 전자-정공 퍼들 형성에 기인하는 G/SiN 중 하나보다 좁다. 결과적으로, 대응하는 농도는 도 5c에 도시된 바와 같이 캐리어 밀도(n)에 대한 저온 전도성(σ)을 로그 스케일로 플로팅함으로써 추정될 수 있다. Couto, N. J. G. et al. Random Strain Fluctuations as Dominant Disorder Source for High-Quality On-Substrate Graphene Devices. Physical Review X 4, 041019 (2014); and Banszerus, L. et al. Ultrahigh-mobility graphene devices from chemical vapor deposition on reusable copper. Science Advances 1, (2015)를 참조한다. 우리의 헤테로-구조물 디바이스에서, G/h-BN 및 G/SiN에 대한 1.1x1012cm-2 및 1.6x1012cm-2의 추출된 n*은, 각각 Si3N4/Si 기판 대응물에서보다 h-BN 기판에서 더욱 균질적인 퍼텐셜 배경을 나타낸다. 이들 관측은 우리의 Raman 분광법 데이터 및 일부 이전 연구에서의 결과와도 잘 일치한다. Hwang, E. H., Adam, S. & Sarma, S. D. Carrier Transport in Two-Dimensional Graphene Layers. Physical Review Letters 98, 186806 (2007)을 참조한다. 우리의 G/hBN 디바이스에서의 이동도 향상에 기여하는 또 다른 요인은, 전자-포논 산란(electron-phonon scattering)에 기인한 것이고, 우리의 샘플에 중요한 기여를 할 것으로 추측된다. Katsnelson, M. I. & Geim, A. K. Electron scattering on microscopic corrugations in graphene. Philosophical Transactions of the Royal Society of London A: Mathematical, Physical and Engineering Sciences 366, 195-204, (2008)을 참조한다.
도 4c의 삽도에서, 단거리 저항률(ρS)은 각각 G/h-BN 및 G/SiN에 대해 600 Ω/sq 및 1800 Ω/sq인 것으로 계산된다. 단거리 저항률의 기원은 여전히 논란의 대상이지만, 우리의 샘플에서는 다음과 같은 요인들에 기인한 것으로 예상된다 : (i) 그래핀 막의 격자 결함 또는 점 결함, (ii) 그래핀의 리플(ripple) 내에서 여기되는 굴곡 (평면 외) 포논(flexural (out of plane) phonon), 및 (iii) 기저 기판의 표면 극 광학 포논(surface polar optical phonon). Morozov, S. V. et al. Giant Intrinsic Carrier Mobilities in Graphene and Its Bilayer. Physical Review Letters 100, 016602 (2008); Ishigami, M., Chen, J. H., Cullen, W. G., Fuhrer, M. S. & Williams, E. D. Atomic Structure of Graphene on SiO2. Nano Letters 7, 1643-1648, (2007); and Hwang, E. H. & Das Sarma, S. Acoustic phonon scattering limited carrier mobility in two-dimensional extrinsic graphene. Physical Review B 77, 115449 (2008)을 참조한다. 첫 번째 요인은, 우리의 Raman 데이터가 h-BN 및 Si3N4 상의 고품질의 전사된 그래핀을 나타내기 때문에 무시할만한 효과를 갖는다고 추측된다. 반면에, 도 2c에 도시된 바와 같이, 매끄러운 h-BN 기판은 G/SiN 디바이스에서 더 낮은 밀도의 그래핀 리플을 암시하므로, h-BN은 활성화된 굴곡 포논-그래핀 전자 산란을 억제한다. Hwang, E. H. & Das Sarma, S. Acoustic phonon scattering limited carrier mobility in two-dimensional extrinsic graphene. Physical Review B 77, 115449 (2008); and Lui, C. H., Liu, L., Mak, K. F., Flynn, G. W. & Heinz, T. F. Ultraflat graphene. Nature 462, 339-341, (2009)를 참조한다. 또한, h-BN의 표면 광학 포논 모드는, Si3N4/Si에서의 유사한 모드보다 2배 더 큰 에너지를 가지며, 그래핀 채널에서 더 적은 포논 산란을 암시한다. 본 샘플에서, 더 깨끗한 기판임에도 불구하고, G/h-BN 헤테로구조물에 대한 Dirac 포인트는 G/SiN 디바이스에 대한 Dirac 포인트와 유사한 값(~ 9 V)을 가지며, 이 현상에 대한 더 깊은 이해가 요구된다는 점에 유의한다.
낮은 온도(T = 15K, 적색 곡선) 및 실온(T = 300K, 검정색 곡선)에서 인가된 백게이트 전압(VBG-VD)에 대한 G/h-BN 디바이스의 시트 저항률의 온도 의존성 곡선이 도 5d에 도시되어 있다. Zhang, Y., Mendez, E. E. & Du, X. Mobility-Dependent Low-Frequency Noise in Graphene Field-Effect Transistors. ACS Nano 5, 8124-8130, (2011)을 참조한다. 저밀도 영역 n < |n*|에서 온도가 증가함에 따라, G/hBN 디바이스는 비금속 거동
Figure pat00010
을 보이는 반면, 고밀도 영역 n > |n*|에서는 디바이스가 현저하게 금속성이다
Figure pat00011
. Heo, J. et al. Nonmonotonic temperature dependent transport in graphene grown by chemical vapor deposition. Physical Review B 84, 035421 (2011); and Bolotin, K. I., Sikes, K. J., Hone, J., Stormer, H. L. & Kim, P. Temperature-Dependent Transport in Suspended Graphene. Physical Review Letters 101, 096802 (2008)을 참조한다.
고밀도 영역에서 그래핀의 면저항 증가는 종방향 음향 포논 산란에 기인한다 :
Figure pat00012
여기서, ρS는 그래핀 질량 밀도(7.6 x 10-7 kg.m-2)이고, υf는 페르미 속도(1 x 106 m s-1)이며, υs는 종방향 음향 포논 속도(2 x 104 m s-1)이고, DA는 음향 변형 퍼텐셜이다. 전자 및 정공측에 대한 선형 핏팅은 각각 39eV 및 19eV가 되도록 DA를 제공한다. 연구결과는 이전 조사와 잘 일치한다. Bolotin, K. I., Sikes, K. J., Hone, J., Stormer, H. L. & Kim, P. Temperature-Dependent Transport in Suspended Graphene. Physical Review Letters 101, 096802 (2008); Chen, J.-H., Jang, C., Xiao, S., Ishigami, M. & Fuhrer, M. S. Intrinsic and extrinsic performance limits of graphene devices on SiO2. Nat Nano 3, 206-209, (2008); and
Figure pat00013
, S., Tayari, V., Island, J. O., Porter, J. M. & Champagne, A. R. Electronic thermal conductivity measurements in intrinsic graphene. Physical Review B 87, 241411 (2013)를 참조한다.
또한, 삽도는 G/h-BN 컨덕턴스를 (VBG 및 VDS)의 함수로서 나타낸다. G/h-BN 디바이스의 Ion/Ioff 비율은 ~ 5.5로서, 우리의 h-BN 기판을 대규모 그래핀 및 기타 2DN 전자회로에 적용가능하게 한다. 문헌으로부터 전계 효과 이동도는 Drude 공식의 미분
Figure pat00014
으로서 정의된다고 널리 공지되어 있다. G/h-BN(G/SiN) 디바이스의 경우, μFE는 고밀도에서의 500 cm2V-1s-1(250 cm2V-1s-1)으로부터 전하 중성 지점 부근의 1300 cm2V-1s-1(350 cm2V-1s-1)까지 변한다. 이것은 또한, 도 5e에 도시된 바와 같이 전체 밀도 영역에 걸쳐 Si3N4/Si 기판에 비해 h-BN 기판 상에서 그래핀의 이동도의 향상을 확인시켜 준다.
III. 촉매 금속 층의 퇴적
도 1d를 참조하면, 본 발명의 방법에 따라, 단결정 반도체 기판의 전면 또는 유전체 층(200)의 전면 상에 6각형 붕소 질화물을 포함하는 층(300)을 직접 퇴적한 후에, 6각형 붕소 질화물을 포함하는 층(300) 및 선택사항으로서 유전체 층(200)을 포함하는 기판(100)이 처리되어 다층 구조물 상에서의 그래핀의 후속 성장을 위해 촉매 금속 층(400)을 퇴적할 수 있다. 일부 실시예에서, 촉매 금속 층(400)은 6각형 붕소 질화물을 포함하는 전체 층(300) 위에 퇴적될 수 있다. 일부 실시예에서, 촉매 금속 층(400)은 6각형 붕소 질화물을 포함하는 층(300)의 일부 위에, 주 표면의 전체 면적의 적어도 약 10%, 또는 전체 면적의 적어도 약 25%, 또는 전체 면적의 적어도 약 50%, 또는 전체 면적의 적어도 약 75%만큼, 퇴적될 수 있다. 일부 실시예에서, 촉매 금속 층(400)은 6각형 붕소 질화물을 포함하는 전체 층(300) 상에 퇴적될 수 있고, 그 후 금속은 종래의 리소그래피 기술을 이용하여 선택적으로 제거되어 기판의 주 표면 상에 원하는 패턴의 금속 퇴적을 남길 수 있다. 여기서, 촉매 금속 층(400)의 표면들은 "전면 금속 층 표면" 및 "배면 금속 층 표면"이라고 지칭될 수 있다. 여기서, 배면 금속 층 표면은 6각형 붕소 질화물을 포함하는 층(300)과 접촉한다. 벌크 금속 영역은, 전면 금속 막 표면과 배면 금속 막 표면 사이에 있다.
본 발명에 적합한 금속은, 니켈, 구리, 철, 백금, 팔라듐, 루테늄, 코발트, 알루미늄, 및 이들의 합금을 포함한다. 일부 바람직한 실시예에서, 촉매 금속 층(400)은 니켈을 포함한다. 일부 바람직한 실시예에서, 촉매 금속 층(400)은 코발트를 포함한다. 일부 바람직한 실시예에서, 촉매 금속 층(400)은, 니켈 및 코발트, 예를 들어 니켈 및 코발트의 합금을 포함한다. 일부 바람직한 실시예에서, 촉매 금속 층(400)은 구리를 포함한다. 촉매 금속 층(400)은, 스퍼터링, 열 증발, 이온 빔 증발, 화학적 증착, 전해 도금, 및 금속박 접합을 포함한, 본 기술분야에 공지된 기술에 의해 퇴적될 수 있다. 일부 실시예에서, 촉매 금속 층(400)은, 예를 들어, 스퍼터링 및 금속 증발 유닛을 이용한 스퍼터링 또는 증발에 의해 퇴적된다. 전해 금속 도금은, Supriya, L.; Claus, R. O. Solution-Based Assembly of Conductive Gold Film on Flexible Polymer Substrates: Langmuir 2004, 20, 8870-8876에 기술된 방법들에 따라 발생할 수 있다. 일부 실시예에서, 촉매 금속 층(400)은, 약 200 ℃ 등의, 약 100 ℃ 내지 약 300 ℃와 같은 비교적 낮은 온도에서 화학적 증착에 의해 퇴적될 수 있다. 바람직하게는, 금속 막은, 약 50 나노미터 내지 약 10 마이크로미터 두께, 약 50 나노미터 내지 약 1000 나노미터, 약 100 나노미터 내지 약 500 나노미터, 약 100 나노미터 내지 약 400 나노미터, 약 300 나노미터 또는 약 500 나노미터 등의, 약 50 나노미터 내지 약 20 마이크로미터 두께이다.
일부 실시예에서, 촉매 금속 층(400)은, 상승된 온도(즉, 약 1000 ℃ 등의, 일반적으로 500 ℃ 초과, 또는 800 ℃ 초과)에서 탄소에 대해 비교적 높은 용해도를 갖는 금속을 포함할 수 있고, 이것은 그래핀 층 단계 동안 탄소의 내부확산을 가능하게 한다. 내부확산의 온도에서 높은 용해도를 갖는 금속 막으로는, 니켈, 철, 팔라듐, 및 코발트가 포함된다. 일부 실시예에서, 촉매 금속 층(400)은, 1000 ℃에서 적어도 약 0.05 원자%, 바람직하게는 1000 ℃에서 적어도 약 0.10 원자 %, 더욱 바람직하게는 1000 ℃에서 적어도 약 0.15 원자 %의 탄소 용해도를 갖는 금속을 포함한다. 일부 실시예에서, 촉매 금속 층(400)은, 1000 ℃에서 약 3 원자 % 미만, 바람직하게는 1000 ℃에서 약 2 원자 % 미만의 탄소 용해도를 갖는 금속을 포함한다. 예를 들어, 일부 바람직한 실시예에서, 촉매 금속 층(400)은, 니켈이 금속 막일 때 탄소 내부확산을 위한 챔버 온도인, 1000 ℃에서 약 0.2 원자 %의 탄소 용해도를 갖는 니켈을 포함한다. 일부 실시예에서, 촉매 금속 층(400)은, 철이 금속 막일 때 탄소 내부확산을 위한 챔버 온도인, 800 ℃에서 약 0.02 원자 %의 탄소 용해도를 갖는 철을 포함한다. 일부 실시예에서, 촉매 금속 층(400)은, 코발트가 금속 막일 때 탄소 내부확산을 위한 챔버 온도인, 1000 ℃에서 약 1.6 원자 %의 탄소 용해도를 갖는 코발트를 포함한다.
일부 실시예에서, 촉매 금속 층(400)은, 상승된 온도에서도(즉, 약 1000 ℃ 등의, 일반적으로 500 ℃ 초과, 또는 800 ℃ 초과) 낮거나 실질적으로 0의 용해도를 갖는 금속 또는 붕소, 질소 및 탄소를 포함할 수 있다. 낮은 용해도의 금속 막은, 구리, 백금 및 루테늄을 포함한다. 예를 들어, 탄소 용해도는, 약 1000 ℃ 등의, 500 ℃를 초과 또는 800 ℃를 초과하는 온도에서 구리에서는 사실상 제로이다. 내부확산 단계 동안, 가스상 원자, 예를 들어, 탄소는, 금속 입자들, 예를 들어 구리 입자들 사이의 벌크 금속 영역으로 내부확산한다. 구리가 촉매 금속 층(400)을 위한 금속으로서 선택되면, 탄소 함유 가스 또는 탄소 함유 폴리머는 구리 상의 수소에 의해 분해(degrade)된다. 그래핀으로의 탄소-탄소 결합 형성은 구리 표면에 의해 촉진된다.
촉매 금속 층(400)의 퇴적 후, 다층 구조물이 세정될 수 있다. 다층 구조물은, 단결정 반도체 웨이퍼 기판(100), 유전체 층(200), 6각형 붕소 질화물을 포함하는 층(300), 및 촉매 금속 층(400)을 포함한다. 일부 바람직한 실시예에서, 다층 구조물은 환원 분위기(reducing atmosphere)에서 진공 노에서 구조물을 가열함으로써 세정될 수 있다. 고진공 하에서 베이킹만 수행되는 경우 화학적 증착 시스템이 이용될 수 있다. 바람직한 실시예에서, 환원 분위기는 수소 가스 또는 다른 환원 가스를 포함한다. 아르곤 또는 헬륨 등의 불활성 캐리어 가스가 이용될 수 있다. 바람직한 실시예에서, 환원 분위기로의 노출 동안의 온도는 바람직하게는, 약 1000 ℃ 등의, 약 800 ℃ 내지 약 1200 ℃이다. 압력은, 약 100 Pa 미만(1 Torr 미만), 바람직하게는 약 1 Pa 미만(0.01 Torr 미만), 더욱 더 바람직하게는 약 0.1 Pa 미만(0.001 Torr 미만), 훨씬 더 바람직하게는 약 0.01 Pa(0.0001 Torr 미만) 등의 대기압 이하인 것이 바람직하다. 세정 어닐링은 금속 막의 입자 크기를 조절할 수 있다, 예를 들어, 상승된 온도에서 입자 크기를 증가시킬 수 있다.
IV. 그래핀 층의 퇴적
본 발명의 방법의 일부 실시예에 따라, 촉매 금속 층(400)의 퇴적 후에, 다층 구조물이 처리되어 그래핀 층을 퇴적한다.
일부 실시예에서, 구조물은 환원 분위기에서 세정될 수 있다. 일부 바람직한 실시예에서, 다층 구조물은 환원 분위기에서 진공 노에서 구조물을 가열함으로써 세정될 수 있다. 고진공 하에서 베이킹만 수행되는 경우 화학적 증착 시스템이 이용될 수 있다. 바람직한 실시예에서, 환원 분위기는 수소 가스 또는 다른 환원 가스를 포함한다. 아르곤 또는 헬륨 등의 불활성 캐리어 가스가 이용될 수 있다. 분위기는 바람직하게는 환원 분위기로서, 약 70% 내지 약 99%의 수소, 바람직하게는 약 95%의 수소 등의, 약 1% 내지 약 99%의 수소를 포함할 수 있고, 불활성 가스를 밸런싱한다. 바람직한 실시예에서, 환원 분위기로의 노출 동안의 온도는 바람직하게는, 약 1000 ℃ 등의, 약 800 ℃ 내지 약 1200 ℃이다. 압력은, 약 10000 Pa 미만(100 Torr 미만), 바람직하게는 약 1000 Pa 미만(1 Torr 미만), 바람직하게는 약 1 Pa 미만(0.01 Torr 미만), 더욱 더 바람직하게는 약 0.1 Pa 미만(0.001 Torr 미만), 훨씬 더 바람직하게는 약 0.01 Pa(0.0001 Torr 미만) 등의 대기압 이하인 것이 바람직하다. 세정 어닐링은 금속 막의 입자 크기를 조절할 수 있다, 예를 들어, 상승된 온도에서 입자 크기를 증가시킬 수 있다.
본 발명의 방법의 일부 실시예에 따르면, 다층 구조물은 탄소 소스에 노출될 수 있으며, 이에 의해 원자 탄소가 금속 막의 벌크 영역 내로 확산된다. 원자 탄소는, 탄소에 대해 높은 용해도를 갖는 금속, 예를 들어 니켈을 포함하는 금속 막에 가용화(solubilize)될 수 있거나, 탄소에 대한 낮은 용해도를 갖는 금속, 예를 들어 구리를 포함하는 금속 막에서 금속 입자들 사이를 이동할 수 있다. 일부 실시예에서, 탄소-함유 가스 또는 탄소-함유 증기 흐름이 환원 가스 흐름에 첨가될 수 있다. 탄소-함유 가스는, 휘발성 탄화수소, 예를 들어, 메탄, 에탄, 에틸렌, 아세틸렌, 프로판, 프로필렌, 프로핀, 부탄, 이소부탄, 부틸렌, 부틴 등 중에서 선택될 수 있다. 탄소-함유 증기는, 액체 탄화수소, 예를 들어, 시클로헥산, 벤젠, 펜탄, 헥산, 헵탄 등으로부터 선택될 수 있다. 이들 탄화수소 가스 또는 액체는 포화된 탄화수소 또는 불포화된 탄화수소일 수 있다는 점에 유의한다. 탄소-함유 가스, 예를 들어 메탄은 본 발명의 프로세스에 따라 그래핀에 침전될 수 있는 탄소의 소스이다. 분위기는 환원 분위기일 수 있고, 수소 등의 환원 가스를 더 포함한다. 일부 실시예에서, 가스는, 메탄 가스 및 수소 가스를, 약 1 : 1 내지 약 100 : 1, 약 144 : 15 등의, 약 1 : 1 내지 약 200 : 1의 비율로 포함할 수 있다. 탄소 흡수 및/또는 흡착 동안의 최소 온도는 일반적으로 적어도 약 500 ℃이다. 탄소 흡수 및/또는 흡착 동안의 최대 온도는 일반적으로 약 1100 °℃ 이하이다. 일반적으로, 온도는 바람직하게는 약 700 ℃ 내지 약 1000 ℃이다. 일반적으로, 수소 가스/메탄 흐름 동안 반응 챔버 내부의 압력은, 약 50 P(약 0.4 Torr) 내지 약 150 Pa(약 1 Torr) 등의, 약 10 Pa(약 0.1 Torr) 내지 약 1500 Pa(약 100 Torr)이다.
선택사항으로서, 및 바람직하게는, 충분한 탄소가 금속 막의 벌크 영역으로 내부확산된 후에, 가스의 흐름이 중단되고 다층이 충분한 지속시간 동안 내부확산의 온도에서 유지되어 탄소가 금속 막의 벌크 영역 전체에 걸쳐 분산되는 것을 허용한다. 단일-원자적 두께의 그래핀 층(mono-atomically thick graphene layer)들의 원하는 수를 갖는 생성물을 형성하기 위한 탄소 내부확산을 위한 적절한 지속시간은, 최종 생성물 내의 분리된 그래핀 층들의 수가 탄소 내부확산 지속시간의 함수가 되는 캘리브레이션 곡선을 생성함으로써 결정될 수 있다. 캘리브레이션 곡선은, 하나의 단일-원자적 두께의 그래핀 층 또는 복수의 단일-원자적 두께의 그래핀 층을 생성하기에 충분한 이상적인 탄소 내부확산 지속시간을 결정하는데 이용될 수 있다. 탄소-함유 가스의 흐름이 중단된 후 평형상태(equilibration)의 지속시간은, 약 600초 내지 약 1800초 등의, 약 5초 내지 약 3600초의 범위일 수 있다. 일부 실시예에서, 탄소 내부확산의 지속시간은 약 10초 등으로 매우 짧다. 금속이 충분한 농도의 탄소를 흡수한 후에, 다층 구조물이 냉각되고 냉각 동안에 그래핀을 분리 및 침전시킨다.
일부 실시예에서, 탄소-함유 가스 또는 증기에 추가하여 또는 이에 대한 대안으로서, 탄소-함유 자기-조립형 1분자층(monolayer) 및/또는 탄소가 풍부한 폴리머로서 고체 형태로 탄소가 제공될 수 있다. 여기서, 탄화수소-함유 모이어티(moiety)는 가열 사이클 동안 이전에 또는 후속해서 형성된 금속 막으로 내부확산되거나 또는 그래핀(또는 도핑된 그래핀)으로 분해되는 탄소(또는 B 및/또는 N)의 소스로서 작용하고, 여기서, 금속 막은 낮은 탄소 용해도 또는 실질적으로 제로인 탄소 용해도를 갖는 금속을 포함한다. 탄화수소는 반도체 기판의 전면 층 상에 퇴적된 붕소 질화물로 된 충간 층 상에서의 그래핀 형성을 위한 탄소 소스를 제공한다.
일반적으로, 광범위한 탄소-함유 폴리머가 적합하다. 일부 실시예에서, 탄소가 풍부한 폴리머는, 폴리메틸메타크릴레이트(PMMA), 폴리부타디엔, 폴리스티렌, 폴리(아크릴로니트릴-코-부타디엔-코-스티렌)(ABS), 폴리에틸렌, 폴리프로필렌, 폴리(4'-비닐헥사페닐벤젠), 및 이들의 조합으로 구성된 그룹으로부터 선택될 수 있다. 일부 실시예에서, 폴리머 또는 탄소-함유 막은, 질소-도핑된 또는 붕소-도핑된 그래핀 시트를 제조하기 위해 질소 또는 붕소를 포함할 수 있다. 본 발명에 적합한 질소-함유 폴리머는, 멜라민 포름알데히드, 폴리아크릴로니트릴, 폴리(2,5 피리딘), 폴리피롤, 폴리카르바졸, 폴리아닐린, 및 이들의 조합을 포함한다. 붕소 도핑은, 붕소 알콜(비-폴리머성)을 포함하는 탄소-함유 층을 준비하거나 BoramerTM을 퇴적시킴으로써 달성될 수 있다.
탄소가 풍부한 폴리머는, 폴리머-함유 용액으로부터의 폴리머 막으로 기판을 스핀 코팅함으로써 퇴적될 수 있다. 다른 적합한 퇴적 방법은 분무 코팅 및 전기화학적 퇴적을 포함한다. 스핀-코팅 용액에 적합한 용매는, 톨루엔, 헥산, 크실렌, 펜탄, 사이클로헥산, 벤젠, 클로로포름을 포함한다. 폴리머 농도는, 일반적으로, 약 0.01 중량 % 내지 약 1 중량 %, 약 0.05 중량 % 내지 약 0.5 중량 %, 예를 들어 약 0.1 중량 %이다.
탄소가 풍부한 폴리머 층은, 약 5 나노미터 내지 약 100 나노미터 두께, 바람직하게는 약 10 나노미터 내지 약 50 나노미터 두께 등의, 약 1 나노미터 내지 약 100 나노미터의 두께로 퇴적될 수 있다. 일부 실시예에서, 탄소가 풍부한 폴리머 층은 약 1 나노미터 내지 약 10 나노미터의 두께로 퇴적될 수 있다.
탄소 내부확산 동안의 온도는, 약 700 ℃ 내지 약 1000 ℃, 철의 경우 약 800 ℃ 또는 니켈의 경우 약 1000 ℃ 등의, 약 500 ℃ 내지 약 1000 ℃일 수 있다. 금속이 충분한 농도의 탄소를 흡수한 후에, 다층 구조물이 냉각되고 냉각 동안에 그래핀을 분리 및 침전시킨다.
그 후, 다층 구조물이 급속 냉각된다. 다층 구조물을 냉각시키는 것은, 금속 막의 벌크 영역 내에서 탄소의 용해도를 저하시켜, 탄소가 금속 막으로부터 분리되게 하고 붕소 질화물 층과 금속 막의 배면 사이에 그래핀을 침전시킨다. 냉각 속도는, 적어도 약 10 ℃/분 이상, 적어도 약 50 ℃/분, 적어도 약 100 ℃/분일 수 있다. 일반적으로, 냉각 동안 반응 챔버 내부의 압력은, 약 50 P(약 0.4 Torr) 내지 약 150 Pa(약 1 Torr) 등의, 약 10 Pa(약 0.1 Torr) 내지 약 1500 Pa(약 100 Torr)이다. 분위기는 바람직하게는 환원 분위기로서, 약 70% 내지 약 99%의 수소, 바람직하게는 약 95%의 수소 등의, 약 1% 내지 약 99%의 수소를 포함할 수 있고, 불활성 가스를 밸런싱한다. 고온 성장 및 급속 냉각은 침전 및 표면 핵형성을 빠르게 향상시켜 그래핀 핵이 우선적으로 동일한 방향으로 서로를 부착시켜, 넓은 커버리지의 고품질 단일-층 그래핀의 에피텍셜 성장을 유도한다.
금속내 탄소의 용해도가 낮거나 0인 실시예(예를 들어, 구리)에서, 본 발명의 방법은 유익하게도 그래핀의 1분자층을 생성한다. 그래핀 형성이 탄소의 금속 막으로의 가용화 및 후속되는 그래핀의 분리 및 침전에 의존하는 실시예(예를 들어, 니켈, 코발트)에서, 본 발명의 방법은 생성되는 그래핀 층들의 수를 제어하기 위해 흡수 및 침전되는 탄소의 양을 제어할 것을 요구한다. 일부 실시예에서, 본 발명의 방법은, 반도체 기판의 전면 상의 붕소 질화물 층과 금속 막의 배면 사이에서의 그래핀의 하나의 단일-원자 층의 퇴적을 가능하게 한다. 일부 실시예에서, 본 발명의 방법은, 반도체 기판의 전면 상의 붕소 질화물 층과 금속 막의 배면 사이에서의 단일-원자적 두께의 그래핀의 복수의 층의 퇴적을 가능하게 한다. 그래핀 층은, 단일-원자적 두께의 그래핀의 2 내지 약 50개의 층, 단일-원자적 두께의 그래핀의 3 내지 약 50개의 층 등의, 단일-원자적 두께의 그래핀의 2 내지 약 100개의 층을 포함할 수 있다. 그래핀의 제2 층은 전면 금속 막 표면에 침전될 수 있다. 현재의 결과는, 특히 니켈 층이 다층 그래핀 막을 준비하는데 적합하다는 것을 보여주었다.
그래핀 층이 전면 금속 막 표면 상에 침전되는 실시예에 따르면, 그래핀의 이 외부 층 또는 층들은 제거될 수 있다. 일부 실시예에서, 외부 그래핀 층 또는 층들은, 에칭, 예를 들어 습식 에칭, 플라즈마 에칭, 또는 오존/UV 광에서의 산화에 의해 제거될 수 있다. 바람직한 실시예에서, 그래핀의 외부 층 또는 층들은 산소 플라즈마 에칭에 의해 제거될 수 있다.
본 발명의 일부 실시예의 다음 단계에 따르면, 금속 막이 제거되어, 붕소 질화물 층과 접촉하고 그에 따라 반도체 기판의 전면과 접촉하는 그래핀 층을 노출시킨다. 금속 막은, 금속 막의 금속을 용해시키기에, 예를 들어 니켈, 구리, 철 또는 이들의 합금의 용해에 적절한 본 기술분야에 공지된 기술에 의해 제거될 수 있다. 바람직한 실시예에서, 금속 막은 수성 금속 에칭제(aqueous metal etchant)와 접촉된다. 금속 막을 제거하는데 유용한 금속 에칭제는, 염화 제이철(ferric chloride), 질산 철(iron (III) nitrate), 왕수(aqua-regia) 및 질산을 포함한다. 유익하게도, 이들 금속 에칭제는 그래핀을 제거하지 않을 것이다.
일부 실시예에서, 금속 막의 제거시, 반도체 기판(100)(예를 들어, 실리콘 산화물 층 및/또는 실리콘 질화물 층을 포함하는 실리콘 웨이퍼), 유전체 층(200), 붕소 질화물 층(300), 및 단일-원자 두께의 그래핀의 단일 층 또는 다층(500)을 포함하는 다층 기판이 생성된다. 도 1e를 참조한다. 일부 실시예에서, 그래핀과 붕소 질화물 층 중 하나 또는 양쪽 모두는 각각의 재료의 다층을 포함할 수 있으며, 각각의 층은 단일-원자 두께를 갖는다. 그래핀 층은, 본 기술분야에 공지된 기술, 예를 들어, Raman 분광법에 의해 층의 수를 확인하는 것을 특징으로 할 수 있다.
요약하면, 본 발명은, Si 표면, Si-기반 산화물(SiO2/Si) 및 질화물(Si3N4/Si) 표면 상의 h-BN 성장 운동역학의 기본적인 이해를 제공한다. 본 개시내용은 분자 동역학 시뮬레이션에 의해 지원되는 성장 메커니즘의 상세사항을 제공하며, 여기서, Si3N4/Si 표면 상의 질소가 붕소 및 질소의 활성 종과 결합하여, h-BN의 대면적의 및 연속적인 막의 흡착 운동역학-보조된 성장을 위한 핵형성 부위를 생성한다. LPCVD 조건 하에서 비금속 촉매 표면(SiO2/Si 및 Si3N4/Si)에 미치는 h-BN 합성에서의 운동역학 프로세스의 영향은 풀리지 않았다. 나아가, 대면적, van der Waals 구속, 및 전자적으로 격리된 그래핀/h-BN 헤테로구조물이 또한 설계되었다. 흥미롭게도, 저온 전자 수송 연구는, 그래핀/h-BN 헤테로구조물이 그래핀/Si3N4/Si 대응물에 비해 전하 캐리어 이동도(3배 향상) 및 전자-정공 퍼들 섭동의 면에서 예외적인 성능을 보인다는 것을 드러낸다. 전이 금속-보조형 hBN 형성과는 달리, 여기서 개발된 방법, 즉, h-BN의 직접적이고 스케일가능한 생성의 범용적 프로세스는 현재의 반도체 산업과 더 잘 호환된다. 여기서 개발된 프로세스는, 나노-스케일의 전자회로로부터 에너지 변환 및 광전자 공학에 이르는 응용성과 함께 2DN을 통해 지능적으로 설계된 다양한 3D 헤테로구조물을 포함하는 것도 잠재적으로 생각해 볼 수 있다.
예들
이하의 비-제한적 예들은 본 발명을 더 설명하기 위해 제공된다.
예 1 Si-기반 질화물(Si 3 N 4 /Si) 기판 상의 6각형 붕소 질화물(h-BN)의 합성
h-BN 합성이, 암모니아-보란(AB)22에 대해 특별히 설계된 별도의 챔버를 갖춘 저압 CVD(LPCVD) 시스템(MTI OTF-1200X)을 통해 수행되었다. (SunEdison Semiconductor에 의해 공급된) Si3N4/Si 기판이 피라냐 용액(98% H2SO4 : 35% H2O2의 3 : 1의 부피 혼합물)을 이용하여 세정되었다. h-BN 합성을 위해, Si3N4 기판이 석영 튜브의 가열 구역의 중심에 직접 배치되어 H2 분위기에서 1100 ℃로 가열되어 추가 산화를 제한했다. 튜브 가열 구역이 1100 ℃에 도달한 후, AB는 ~ 100 ℃에서 승화되었고, 공급된 H2 캐리어 가스를 통해 기판을 포함하는 챔버로 이송되었다. h-BN 합성은 5-10Torr의 압력에서 발생하며 반응 시간은 15분 내지 60분으로 다양하고 후속해서 급속 냉각(
Figure pat00015
100 ℃/분)이 이루어졌다. 합성된 h-BN 박막은, 공초점 Raman-원자력 현미경(레이저 파장이 532 nm인 Raman-AFM, WITEC α-300RA) 및 X선 광전자 분광법(XPS, Kratos AXIS-165)으로 특성규명되었다. h-BN 표면 거칠기와 막 두께의 AFM 측정을 위해, Si3N4 표면 상의 h-BN이 마이크로-제작 에칭 프로세스들 : E-빔 증발(Varian), UV-포토리소그래피(Karl Suss MA6) 및 반응성 이온 에칭(RIE, Oxford Instruments)을 통해 패터닝되었다.
예 2 Cu 호일(foil) 상의 그래핀의 화학적 증착에 의한 그래핀 합성
탄소 공급원료로서 CH4(99.95% 순도, Praxair) 및 환원 가스로서 H2(99.9999 %, Praxair)를 이용하여 화학적 증착(CVD) 프로세스를 통해 (1" x 2") 구리 호일(25㎛, 99.98% 순도) 상에 고품질의 1분자층 그래핀이 성장되었다. 분할된 CVD 노(MTI OTF-1200X) 내의 표준 1인치 석영 튜브가 반응 챔버로서 이용되었다. 전형적인 그래핀 합성은 다음과 같았다. 먼저, 구리 호일이 다량의 (이 순서대로) 물, 아세톤 및 IPA로 철저히 세척되었다. Cu 호일의 네이티브 산화물이, Fe(NO3)2 : HNO3(1M : 3M) 용액에 10분 동안 침지함으로써 제거되었다. 후속해서, Cu 호일이 (이 순서대로) 다량의 물, 아세톤 및 IPA로 연속적으로 헹구어졌다. 잔존 이온을 추가로 제거하기 위해 Cu 호일이 100 mL의 아세톤(ACS spectrophotometric grade, ≥ 99.5 %, Fisher Scientific)에서 초음파 처리되었다. 그 다음, 호일이 (이 순서대로) 다량의 물, 아세톤 및 IPA로 철저히 세척된 다음, 2분 동안 순수 공기 흐름으로 건조되었다. 또한, 깨끗한 호일을 CVD 노에 넣고, 반응 챔버를 5분간 1 mTorr로 배기시켰다. 그 다음, 시스템을 10분 동안 플러싱(flush)하기 위해 100 sccm의 H2가 도입되었다. H2 가스 흐름을 유지하면서 노 온도가 15분간 1050 ℃로 증가되었다. 1050 ℃에서, Cu 호일이 30분 동안 더 어닐링되어 입자 크기를 증가시키고 표면을 매끄럽게 했다. 그 다음, 10 sccm의 CH4가 1분 동안 챔버에 도입되었다(PTot = 500 mTorr). 성장 후, CH4가 오프되었고, 절반의 노를 개방함으로써 챔버가 실온으로 신속하게 냉각되었다.
예 3 h-BN/Si 3 N 4 /Si 및 Si 3 N 4 Si 기판으로의 그래핀 전달
다음과 같이 그래핀 전달 프로세스가 이용되었다. 먼저, 아니솔(99% 순도, Acros Organics)에서 25mg/mL의 폴리(메틸 메타크릴레이트)(PMMA)(MW 996,000, Sigma Aldrich)가 : (i) 프리-스핀(pre-spin) : 5초 동안 500 RPM(500 rpm/s 상승 속도)에서, 및 (ii) 풀 스핀(full-spin) : 30초 동안 4000 RPM(1000 rpm/s 상승 속도)에서 그래핀/Cu 호일 상에 스핀코팅되었다. 그 다음, PMMA-코팅된 그래핀/Cu 호일이 5분간 공기 건조된 다음, 1 mL : 3 mL의 HNO3(65 % 순도) 및 DI 수를 이용하여 Cu 호일을 1시간 동안 에칭하였다. 깨끗한 석영 기판을 용액 속에 담그고 에칭제 용액의 표면에 대해 60도 각도로 들어 올림으로써 부동 PMMA/그래핀 샘플을 집어 올렸다. 샘플은 집어 올리는 단계와 동일한 방식으로 즉시 DI 수 내로 이송되었다(2회 반복됨). 유사하게, 후속 기판들(SiN, 및 직접 성장된 hBN)이 PMMA/그래핀 샘플을 집어 올리는데 이용되었다. 이들 PMMA/그래핀/SiN/n++-Si와 PMMA/그래핀/hBN/SiN/n++-Si는 공기 중에서 밤새 건조되도록 두었다. PMMA를 제거하기 위해, 이들 샘플들을 실온에서 10분 동안 아세톤에 담근 다음, (이 순서대로) 다량의 아세톤 및 IPA로 세척하고, 2분 동안 순수 공기 흐름으로 건조시켰다.
예 4 전계 효과 트랜지스터(FET) 디바이스 제작 및 전기적 측정
포토리소그래피 : 상이한 유전체 층들(SiN 및 hBN/SiN)을 갖는 고농도 n++ 실리콘 기판들에 이송한 후, 그래핀 샘플이 Cr/Au(15 nm/95 nm) 층들과 함께 퇴적되었다. 포지티브 포토레지스트(AZ 1818)를 45초 동안 4000 rpm에서 샘플 상에 스핀코팅되었다. 그 다음 샘플이 110 ℃에서 1분 동안 핫 플레이트에서 베이킹되었다. 후속해서, Karl Suss MA6 마스크 정렬기(mask aligner)를 이용하여 12초 동안 정렬된 마스크와 함께 샘플 내에 UV 광량(365 nm 및 램프 전력 900 W)이 도입되었다. 그 다음 샘플이 3 : 1(DI 수 : AZ 340)의 용액에서 18초 동안 현상된 다음, 보호되지 않은 Cr/Au 영역을 에칭하여, (이 순서대로) 실온에서 Au 에칭제에서(36 초), 및 Cr 에칭제에서(18초) 전극 접점을 형성했다. 금속 접점을 정의한 후, 샘플이 (이 순서대로) 다량의 아세톤 및 IPA로 세척되었고 2분 동안 순수 공기 흐름으로 건조되었다.
포지티브 포토레지스트의 또 다른 층과 함께 이전 단계들을 반복함으로써 채널 길이가 27 ㎛이고 채널 폭이 7 ㎛인 바 구조물(bar structure)이 제작되었다. 보호된 패턴의 그래핀 바를 형성하도록 현상된 후에, 이들 샘플들을 Oxford RIE 챔버에 넣어 산소 플라즈마(10W 전력, 20초 노출, 535-550V 피크-피크 전압, 및 260V 바이어스 전압)를 통해 비보호된 그래핀을 제거했다. 후속해서, 샘플을 AZ 351 용액의 제1 조(bath)에 5 분간 담그고, AZ 351 용액의 제2 조에 3 분간 담가 포토레지스트 잔류물을 추가로 제거하고 5분 동안 IPA 용액에 넣음으로써 피복된 포토레지스트가 제거되었다. 마지막으로, 샘플이 (이 순서대로) 다량의 아세톤 및 IPA로 세척되었고, 2분 동안 정제된 공기 흐름으로 건조되었다.
디바이스 전처리, 및 전기적 측정 : 전기적 측정에 앞서, 샘플을 분할된 노 내의 깨끗한 1" 석영 튜브 내에 넣었다. 챔버가 5분간 1 mTorr로 배기되었다. 또한, 20 sccm의 H2가 도입되어 시스템을 10분 동안 플러싱하였다. 노의 온도는, 200 mTorr에서 H2의 흐름을 유지하는 동안, 15분만에 150 ℃로 증가되었다. 150 ℃에서 2시간 동안 환원 가스(H2)에 의해 포토레지스트 잔류물이 더 제거되었다. 실온으로 냉각시킨 후, 전기적 측정을 위해 즉시 Janis Cryostat 시스템 내부에 샘플을 두었다.
상기의 설명은, 최상의 모드를 포함한 본 발명을 개시하고 또한 본 기술분야의 통상의 기술자가, 임의의 디바이스 또는 시스템을 제작하고 이용하며 임의의 포함된 방법을 수행하는 것을 포함한, 본 발명을 실시할 수 있게 하는 예들을 이용하고 있다. 본 발명의 특허가능한 범위는 청구항들에 의해 정의되며 본 기술분야의 통상의 기술자에게 발생할 수 있는 다른 예들을 포함할 수 있다. 이러한 다른 예들은, 청구항의 자구(literal language)와 상이하지 않은 구조적 요소를 포함하거나, 청구항의 자구와 사소한 차이를 갖는 균등한 구조적 요소를 포함한다면, 청구항의 범위 내에 드는 것이다.

Claims (34)

  1. 다층 구조물을 형성하는 방법으로서,
    실리콘 웨이퍼의 전면을 (i) 붕소-함유 가스 또는 붕소-함유 증기 및 (ii) 질소-함유 가스 또는 질소-함유 증기와 접촉시키되, 상기 실리콘 웨이퍼의 전면과 계면 접촉하는 6각형 붕소 질화물을 포함하는 층을 직접 퇴적하기에 충분한 온도에서 접촉시켜서 상기 실리콘 웨이퍼와 계면 접촉하는 6각형 붕소 질화물을 포함하는 층을 포함하는 상기 다층 구조물을 제작하는 단계를 포함하고, 상기 실리콘 웨이퍼는 평행한 2개의 주 표면들 - 상기 주 표면들 중 하나는 상기 실리콘 웨이퍼의 전면이고, 상기 주 표면들 중 다른 하나는 상기 실리콘 웨이퍼의 배면임 -, 상기 실리콘 웨이퍼의 전면과 배면을 연결하는 주변 엣지(circumferential edge), 상기 실리콘 웨이퍼의 전면과 배면 사이의 중심 평면, 및 상기 실리콘 웨이퍼의 전면과 배면 사이의 벌크 영역을 포함하는, 다층 구조물을 제작하는 방법.
  2. 제1항에 있어서, 상기 실리콘 웨이퍼는, Czochralski 방법 또는 부동 구역(float zone) 방법에 의해 성장된 단결정 실리콘 잉곳(single crystal silicon ingot)으로부터 슬라이싱된 단결정 실리콘 웨이퍼를 포함하는, 다층 구조물을 제작하는 방법.
  3. 제2항에 있어서, 상기 단결정 실리콘 웨이퍼는 붕소, 갈륨, 인, 안티몬, 비소 및 이들의 임의의 조합으로 구성된 그룹으로부터 선택되는 도펀트를 포함하는, 다층 구조물을 제작하는 방법.
  4. 제1항에 있어서, 6각형 붕소 질화물을 포함하는 층은, 유기금속 화학적 증착(MOCVD; metalorganic chemical vapor deposition), 물리적 증착(PVD; physical vapor deposition), 화학적 증착(CVD; chemical vapor deposition), 저압 화학적 증착(LPCVD; low pressure chemical vapor deposition), 플라즈마 강화된 화학적 증착(PECVD; plasma enhanced chemical vapor deposition), 또는 분자빔 에피텍시(MBE; molecular beam epitaxy)를 이용하여 퇴적되는, 다층 구조물을 제작하는 방법.
  5. 제1항에 있어서, (i) 상기 붕소-함유 가스 또는 상기 붕소-함유 증기는, 디보란(B2H6), 트리클로로보란(BCl3), 트리플루오로보란(BF3), 및 보란의 테트라히드로푸란(THF) 용액(THF-BH3)으로 구성된 그룹으로부터 선택되는, 다층 구조물을 제작하는 방법.
  6. 제1항에 있어서, (ii) 상기 질소-함유 가스는, 질소, 히드라진, 및 암모니아로 구성된 그룹으로부터 선택되는, 다층 구조물을 제작하는 방법.
  7. 제1항에 있어서, (i) 상기 붕소-함유 가스 또는 상기 붕소-함유 증기 및 (ii) 상기 질소-함유 가스 또는 상기 질소-함유 증기는, 붕소와 질소 양쪽 모두를 포함하는 가스 또는 액체 전구체이고, 또한, 상기 가스 또는 액체 전구체는, 보라진(B3H6N3), 트리클로로보라진, 아미노보란(BH2NH2), 암모니아 보란(BH3-NH3), 암모니아 보란 복합체(H3N-BH3), 보라진(B3N3H6), 디보란의 디암모네이트[(NH3)2BH2]+[BH4]-, 및 BN 폴리머 복합체로 구성된 그룹으로부터 선택되는, 다층 구조물을 제작하는 방법.
  8. 제7항에 있어서, 상기 트리클로로보라진은 2,4,6-트리클로로보라진을 포함하는, 다층 구조물을 제작하는 방법.
  9. 제7항에 있어서, 상기 BN 폴리머 복합체는 폴리보라질렌인, 다층 구조물을 제작하는 방법.
  10. 제1항에 있어서, 상기 6각형 붕소 질화물은 B : N의 몰비가 약 1.3 : 1 내지 1 : 1.3인, 다층 구조물을 제작하는 방법.
  11. 제1항에 있어서, 상기 6각형 붕소 질화물은 질소와 붕소의 원자 농도비가 1 : 1.11 ± 0.09인, 다층 구조물을 제작하는 방법.
  12. 제1항에 있어서, 6각형 붕소 질화물을 포함하는 층 상에 금속 막을 형성하는 단계를 더 포함하고, 상기 금속 막은, 전면 금속 막 표면, 배면 금속 막 표면, 및 상기 전면 금속 막 표면과 상기 배면 금속 막 표면 사이의 벌크 금속 영역을 포함하며, 또한, 상기 배면 금속 막 표면은 6각형 붕소 질화물을 포함하는 층과 계면 접촉하여, 상기 금속 막, 및 실리콘 웨이퍼와 계면 접촉하는 6각형 붕소 질화물을 포함하는 층을 포함하는, 다층 구조물을 제작하는 방법,
  13. 제12항에 있어서, 상기 금속 막은 1000 ℃에서 적어도 0.05 원자 %의 탄소 용해도를 갖는 금속을 포함하는, 다층 구조물을 제작하는 방법.
  14. 제12항에 있어서, 상기 금속 막은 1000 ℃에서 3 원자 % 미만의 탄소 용해도를 갖는 금속을 포함하는, 다층 구조물을 제작하는 방법.
  15. 제12항에 있어서, 상기 금속 막은, 니켈, 구리, 철, 백금, 팔라듐, 루테늄, 알루미늄, 코발트 및 이들의 합금들로 구성된 그룹으로부터 선택된 금속을 포함하는, 다층 구조물을 제작하는 방법.
  16. 제12항에 있어서, 상기 금속 막은, 니켈, 코발트, 또는 니켈 및 코발트를 포함하는, 다층 구조물을 제작하는 방법.
  17. 제12항에 있어서, 상기 금속 막은 구리를 포함하는, 다층 구조물을 제작하는 방법.
  18. 제12항에 있어서,
    상기 금속 막의 상기 벌크 금속 영역 내로 탄소 원자들을 내부확산시키는 적어도 500℃의 온도에서의 환원 분위기(reducing atmosphere)에서 상기 전면 금속 막 표면을 탄소-함유 가스 또는 탄소-함유 증기와 접촉시키는 단계; 및
    탄소 원자들을 침전시켜 6각형 붕소 질화물을 포함하는 층과 상기 배면 금속 막 표면 사이에 그래핀 층을 형성함으로써 상기 금속 막, 상기 그래핀 층, 및 상기 실리콘 웨이퍼와 계면 접촉하는 6각형 붕소 질화물을 포함하는 층을 포함하는 상기 다층 구조물을 제작하는 단계
    를 더 포함하는 다층 구조물을 제작하는 방법
  19. 제18항에 있어서, 상기 탄소-함유 가스는, 메탄, 에탄, 에틸렌, 아세틸렌, 프로판, 프로필렌, 프로핀, 부탄, 이소부탄, 부틸렌, 부틴, 및 이들의 임의의 조합으로 구성된 그룹으로부터 선택되는, 다층 구조물을 제작하는 방법.
  20. 제18항에 있어서, 상기 탄소-함유 증기는, 벤젠, 사이클로헥산, 펜탄, 헥산, 헵탄, 및 이들의 임의의 조합들과 같은 액체 전구체로 이루어진 그룹으로부터 선택되는, 다층 구조물을 제작하는 방법.
  21. 제12항에 있어서,
    상기 전면 금속 막 표면 상에 폴리메틸메타크릴레이트(PMMA), 폴리부타디엔, 폴리스티렌, 폴리(아크릴로니트릴-코-부타디엔-코-스티렌)(ABS), 폴리에틸렌, 폴리프로필렌, 폴리(4'-비닐헥사페닐벤젠), 및 이들의 조합들로 구성된 그룹으로부터 선택되는 폴리머를 포함하는 층을 퇴적하는 단계;
    폴리머를 포함하는 층 및 상기 금속 막을 포함하는 구조물을 상기 폴리머를 포함하는 층을 분해(degrade)하기에 충분한 온도에서의 환원 분위기에서 가열하는 단계; 및
    상기 탄소 원자들을 침전시켜 6각형 붕소 질화물을 포함하는 층과 상기 배면 금속 막 표면 사이에 그래핀 층을 형성함으로써 상기 금속 막, 상기 그래핀 층, 및 실리콘 웨이퍼와 계면 접촉하는 6각형 붕소 질화물을 포함하는 층을 포함하는 상기 다층 구조물을 제작하는 단계
    를 더 포함하는 다층 구조물을 제작하는 방법.
  22. 다층 구조물로서,
    단결정 반도체 웨이퍼로서, 평행한 2개의 주 표면들 - 상기 주 표면들 중 하나는 상기 실리콘 웨이퍼의 전면이고, 상기 주 표면들 중 다른 하나는 상기 실리콘 웨이퍼의 배면임 -, 상기 단결정 반도체 웨이퍼의 전면과 배면을 연결하는 주변 엣지(circumferential edge), 상기 단결정 반도체 웨이퍼의 전면과 배면 사이의 중심 평면, 및 상기 단결정 반도체 웨이퍼의 전면과 배면 사이의 벌크 영역을 포함하는 상기 단결정 반도체 웨이퍼;
    상기 단결정 반도체 웨이퍼의 전면과 계면 접촉하는 N-말단(100)실리콘 질화물을 포함하는 층;
    실리콘 질화물을 포함하는 층과 계면 접촉하는 6각형 붕소 질화물을 포함하는 층; 및
    상기 6각형 붕소 질화물을 포함하는 층과 계면 접촉하는 그래핀을 포함하는 층
    을 포함하는 다층 구조물.
  23. 제22항에 있어서, 상기 단결정 반도체 웨이퍼는 실리콘, 실리콘 탄화물, 실리콘 게르마늄, 갈륨 비소, 갈륨 질화물, 인듐 인화물, 인듐 갈륨 비소, 게르마늄, 및 이들의 조합 중에서 선택된 재료 포함하는, 다층 구조물.
  24. 제22항에 있어서, 상기 단결정 반도체 웨이퍼는 실리콘을 포함하는, 다층 구조물.
  25. 제22항에 있어서, 상기 N-말단(100)실리콘 질화물을 포함하는 층은 중성으로 대전되는, 다층 구조물.
  26. 제22항에 있어서, 상기 6각형 붕소 질화물은 B : N의 몰비가 약 1.3 : 1 내지 1 : 1.3인, 다층 구조물.
  27. 제22항에 있어서, 상기 6각형 붕소 질화물은 질소와 붕소의 원자 농도비가 1 : 1.11 ± 0.09인, 다층 구조물.
  28. 제22항에 있어서, 상기 그래핀을 포함하는 층은 약 500 cm2V-1s-1 내지 약 1300 cm2V-1s-1의 전계 효과 이동도를 갖는, 다층 구조물.
  29. 제22항에 있어서, 상기 그래핀을 포함하는 층은 적어도 약 1200 cm2/Vs의 진성 전하 캐리어 이동도를 갖는, 다층 구조물.
  30. 제22항에 있어서, 상기 그래핀을 포함하는 층은, 적어도 약 3의 2D 및 G 대역들의 강도들의 비율(I2D/IG)을 특징으로 하며, 여기서 IG는 G-대역의 FWHM(full-width at half maxima)이고, I2D는 2D-대역 위치의 FWHM이고, 상기 2D 및 G 대역들의 강도들의 비율(I2D/IG)은 공초점 Raman 분광법을 통해 결정되는, 다층 구조물.
  31. 제22항에 있어서, 상기 그래핀을 포함하는 층과 계면 접촉하는 금속 막을 더 포함하는, 다층 구조물.
  32. 제31항에 있어서, 상기 금속 막은 니켈, 구리, 철, 백금, 팔라듐, 루테늄, 알루미늄, 코발트 및 이들의 합금들로 구성된 그룹으로부터 선택된 금속을 포함하는, 다층 구조물.
  33. 제31항에 있어서, 상기 금속 막은 니켈, 코발트, 또는 니켈과 코발트를 포함하는, 다층 구조물.
  34. 제31항에 있어서, 상기 금속 막은 구리를 포함하는, 다층 구조물.
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