KR20210124836A - 반도체 메모리 장치 및 그 제조방법 - Google Patents

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Abstract

본 기술은 기판 상의 평면에서, 분리 절연막에 의해 서로 분리된 제1 셀렉트 그룹 및 제2 셀렉트 그룹, 상기 제1 셀렉트 그룹, 상기 분리 절연막, 및 상기 제2 셀렉트 그룹에 중첩되도록 상기 평면에 나란하게 연장되고, 상기 평면에 교차되는 적층방향으로 교대로 적층된 상부 도전패턴들 및 상부 층간 절연패턴들을 포함하는 상부 게이트 적층체, 상기 제1 셀렉트 그룹 및 상기 제2 셀렉트 그룹과 상기 상부 게이트 적층체를 관통하도록 연장된 채널구조들, 및 상기 평면에서, 상기 제1 셀렉트 그룹, 상기 제2 셀렉트 그룹 및 상기 상부 게이트 적층체로부터 이격되고, 상기 채널구조들에 나란하게 연장된 수직연결구조를 포함하는 반도체 메모리 장치 및 그 제조방법을 포함할 수 있고, 상기 수직연결구조는 상기 분리 절연막이 배치된 레벨로부터 상기 기판을 향하여 연장된 제1 콘택패턴 및 상기 제1 콘택패턴으로부터 상기 적층방향으로 연장된 제2 콘택패턴을 포함한다.

Description

반도체 메모리 장치 및 그 제조방법{SEMICONDUCTOR MEMORY DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 메모리 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로 3차원 반도체 메모리 장치 및 그 제조방법에 관한 것이다.
반도체 메모리 장치는 데이터를 저장할 수 있는 다수의 메모리 셀들을 포함한다. 3차원 반도체 메모리 장치를 구현할 수 있도록, 다수의 메모리 셀들은 3차원으로 배열될 수 있다. 메모리 셀들을 3차원으로 배열함으로써, 제한된 면적 내에서 메모리 셀들의 집적도를 향상시킬 수 있다.
본 발명의 실시 예는 제조공정을 단순화할 수 있는 반도체 메모리 장치 및 그 제조방법을 제공한다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치는 기판 상의 평면에서 분리 절연막에 의해 서로 분리된 제1 셀렉트 그룹 및 제2 셀렉트 그룹, 상기 제1 셀렉트 그룹, 상기 분리 절연막, 및 상기 제2 셀렉트 그룹에 중첩되도록 상기 평면에 나란하게 연장되고 상기 평면에 교차되는 적층방향으로 교대로 적층된 상부 도전패턴들 및 상부 층간 절연패턴들을 포함하는 상부 게이트 적층체, 상기 제1 셀렉트 그룹 및 상기 제2 셀렉트 그룹과 상기 상부 게이트 적층체를 관통하도록 연장된 채널구조들, 및 상기 평면에서 상기 제1 셀렉트 그룹, 상기 제2 셀렉트 그룹 및 상기 상부 게이트 적층체로부터 이격되고 상기 채널구조들에 나란하게 연장된 수직연결구조를 포함할 수 있다. 상기 수직연결구조는 상기 분리 절연막이 배치된 레벨로부터 상기 기판을 향하여 연장된 제1 콘택패턴 및 상기 제1 콘택패턴으로부터 상기 적층방향으로 연장된 제2 콘택패턴을 포함할 수 있다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치는 제1 영역 및 제2 영역에 배치된 주변회로 및 상기 주변회로에 연결된 인터커넥션 구조를 포함하는 기판, 상기 기판의 상기 제1 영역에 중첩되고 상기 기판에 나란한 평면에서 분리 절연막을 사이에 의해 서로 분리된 제1 셀렉트 그룹 및 제2 셀렉트 그룹, 상기 제1 셀렉트 그룹을 관통하는 제1 채널구조, 상기 제2 셀렉트 그룹을 관통하는 제2 채널구조, 상기 기판의 제2 영역에 중첩되고 상기 평면에서 상기 제1 셀렉트 그룹 및 상기 제2 셀렉트 그룹으로부터 이격된 하부 더미 적층체, 상기 하부 더미 적층체를 관통하고 상기 인터커넥션 구조를 향해 연장된 하부 콘택홀, 상기 하부 콘택홀의 측벽 상에 형성된 제1 측벽 절연막, 및 상기 인터커넥션 구조에 연결되도록 상기 제1 측벽 절연막 상에서 상기 하부 콘택홀을 채우는 제1 콘택패턴을 포함할 수 있다. 상기 하부 콘택홀의 폭은 상기 분리 절연막의 폭보다 넓게 형성될 수 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 제조방법은 제1 영역 및 제2 영역을 포함하는 기판 상에 하부 적층체를 형성하는 단계, 상기 하부 적층체를 관통하되 상기 제1 영역에 중첩되는 제1 슬릿 및 상기 제2 영역에 중첩되는 하부 콘택홀을 형성하는 단계, 상기 제1 슬릿을 채우는 분리 절연막을 형성하는 단계, 상기 분리 절연막을 형성하는 공정을 이용하여 상기 하부 콘택홀의 측벽을 덮는 제1 측벽 절연막을 형성하는 단계, 상기 제1 측벽 절연막 상에 상기 하부 콘택홀을 채우는 제1 콘택패턴을 형성하는 단계, 상기 하부 적층체 상에 상기 분리 절연막 및 상기 제1 콘택패턴을 덮도록 연장된 상부 적층체를 형성하는 단계, 상기 상부 적층체 및 상기 하부 적층체를 관통하고, 상기 제1 영역에 중첩된 채널구조들을 형성하는 단계, 및 상기 제2 영역에 중첩된 상기 상부 적층체를 관통하고, 상기 제1 콘택패턴에 연결된 제2 콘택패턴을 형성하는 단계를 포함할 수 있다.
본 기술은 수직연결구조의 제1 콘택패턴으로 채워지는 하부 콘택홀을 하부 셀렉트 그룹들을 분리하기 위한 슬릿 형성 공정을 이용하여 형성함으로써, 반도체 메모리 장치의 제조공정을 단순화할 수 있다.
본 기술은 하부 콘택홀 측벽 상의 측벽 절연막을 슬릿을 채우는 분리 절연막 형성 공정을 이용하여 형성함으로써, 반도체 메모리 장치의 제조공정을 단순화할 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치의 개략적인 구성을 나타내는 블록도이다.
도 2는 본 발명의 실시 예에 따른 메모리 셀 어레이와 주변회로의 개략적인 구성을 나타내는 도면이다.
도 3은 본 발명의 실시 예에 따른 반도체 메모리 장치의 메모리 셀 어레이를 나타내는 사시도이다.
도 4는 본 발명의 실시 예에 따른 반도체 메모리 장치의 수직연결구조를 나타내는 사시도이다.
도 5a 내지 도 5e는 본 발명의 실시 예에 따른 반도체 메모리 장치의 구조를 나타내는 도면들이다.
도 6a 및 도 6b는 본 발명의 실시 예에 따른 반도체 메모리 장치의 구조를 나타내는 도면들이다.
도 7a 내지 도 7j는 본 발명의 실시 예에 따른 반도체 메모리 장치의 제조방법을 나타내는 단면도들이다.
도 8a 내지 도 8c는 본 발명의 실시 예에 따른 반도체 메모리 장치의 제조방법을 나타내는 단면도들이다.
도 9는 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 10은 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위해 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시 될 수 있으며, 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되지 않아야 한다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치(10)의 개략적인 구성을 나타내는 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(10)는 메모리 셀 어레이(20) 및 메모리 셀 어레이(20)를 제어하는 주변회로(30)를 포함할 수 있다.
메모리 셀 어레이(20)는 다수의 메모리 블록들을 포함할 수 있다. 메모리 블록들 각각은 3차원의 배열된 다수의 메모리 셀들을 포함할 수 있다. 일 실시 예로서, 메모리 블록들은 낸드형으로 구성된 다수의 셀 스트링들을 포함할 수 있다. 메모리 블록들은 로컬 라인들(RL), 공통소스라인(CSL) 및 비트라인들(BL)을 통해 주변회로(30)에 연결될 수 있다.
주변회로(30)는 전압공급회로(31), 제어회로(33) 및 읽기/쓰기 회로(35)를 포함할 수 있다. 전압공급회로(31)는 로컬라인들(RL) 및 공통소스라인(CSL)을 통해 메모리 셀 어레이(20)의 내부 동작에 필요한 동작 전압들을 공급할 수 있다. 읽기/쓰기 회로(35)는 비트라인들(BL)을 통해 메모리 셀 어레이(20)에 연결될 수 있다.
제어회로(33)는 외부(예를 들어, 메모리 컨트롤러)로부터 입력되는 명령어(CMD)에 응답하여 메모리 셀 어레이의 내부 동작에 필요한 전압들을 생성하도록 전압공급회로(31)를 제어할 수 있다. 제어회로(33)는 메모리 셀 어레이의 내부 동작 종류에 따라 읽기/쓰기 회로(35)를 제어할 수 있다. 제어회로(33)는 외부로부터 입력되는 어드레스 신호(ADD)에 응답하여 로우 어드레스와 컬럼 어드레스 신호를 출력할 수 있다.
전압공급회로(31)는 도 2에 도시된 로우 디코더(RD)를 포함할 수 있다. 로우 디코더(RD)는 로우 어드레스 신호에 응답하여 메모리 셀 어레이(20)에서 선택된 메모리 블록의 로컬라인들로 동작 전압들을 전달할 수 있도록 구성될 수 있다.
읽기/쓰기 회로(35)는 컬럼 어드레스 신호에 응답하여 비트라인들 중 어느 하나를 선택할 수 있다. 읽기/쓰기 회로(35)는 도 2에 도시된 페이지 버퍼(PB)를 포함할 수 있다. 페이지 버퍼(PB)는 메모리 셀들에 데이터를 저장하기 위하여 입력되는 데이터(DATA)에 따라 비트라인들(BL)을 선택적으로 프리차지하거나, 메모리 셀들로부터 데이터(DATA)를 독출하기 위하여 비트라인들(BL)의 전류 또는 전압을 센싱할 수 있도록 구성될 수 있다.
도 2는 본 발명의 실시 예에 따른 메모리 셀 어레이(20)와 주변회로(30)의 개략적인 구성을 나타내는 도면이다.
도 2를 참조하면, 메모리 셀 어레이(20)는 주변회로(30) 상에 배치될 수 있다. 이로써, 메모리 셀 어레이(20) 및 주변회로(30)가 점유하는 기판의 면적을 줄일 수 있다.
메모리 셀 어레이(20)의 메모리 블록들 각각은 공통소스라인(CSL), 공통소스라인(CSL)에 연결된 다수의 셀 스트링들(CS1, CS2, CS3, CS4), 및 다수의 비트라인들(BL1, BL2)을 포함할 수 있다. 공통소스라인(CSL)에 다수의 컬럼그룹들로 구분된 다수의 셀 스트링들이 연결될 수 있다. 셀 스트링들은 컬럼그룹별로 그에 대응하는 비트라인에 병렬로 연결될 수 있다. 일 실시 예로서, 메모리 블록은 제1 컬럼그룹의 셀 스트링들(CS1, CS3)과 제2 컬럼그룹의 셀 스트링(CS2, CS4)을 포함할 수 있다. 제1 컬럼그룹의 셀 스트링들(CS1, CS3)과 제2 컬럼그룹의 셀 스트링(CS2, CS4)은 공통소스라인(CSL)에 연결될 수 있다. 제1 컬럼그룹의 셀 스트링들(CS1, CS3)은 제1 비트라인(BL1)에 병렬로 연결되고, 제2 컬럼그룹의 셀 스트링들(CS2, CS4)는 제2 비트라인(BL2)에 병렬로 연결될 수 있다.
셀 스트링들(CS1, CS2, CS3, CS4) 각각은 소스 셀렉트 트랜지스터(SSTa), 직렬로 연결된 메모리 셀들(MC), 및 드레인 셀렉트 트랜지스터(DSTa)를 포함할 수 있다. 셀 스트링들(CS1, CS2, CS3, CS4) 각각은 소스 셀렉트 트랜지스터(SSTa)를 통해 공통소스라인(CSL)에 접속될 수 있고, 드레인 셀렉트 트랜지스터(DSTa)를 통해 그에 대응하는 비트라인에 접속될 수 있다. 셀 스트링들(CS1, CS2, CS3, CS4) 각각의 메모리 셀들(MC)은 소스 셀렉트 트랜지스터(SSTa)와 드레인 셀렉트 트랜지스터(DSTa) 사이에 직렬로 연결될 수 있다. 셀 스트링들(CS1, CS2, CS3, CS4) 각각은 소스 셀렉트 트랜지스터(SSTa)에 직렬로 연결된 하나 이상의 상부 소스 셀렉트 트랜지스터(SSTb)를 더 포함할 수 있다. 셀 스트링들(CS1, CS2, CS3, CS4) 각각은 드레인 셀렉트 트랜지스터(DSTb)에 직렬로 연결된 하나 이상의 하부 드레인 셀렉트 트랜지스터(DSTb)를 더 포함할 수 있다.
셀 스트링들(CS1, CS2, CS3, CS4)의 메모리 셀들(MC)은 워드라인들(WL)에 의해 제어될 수 있다. 메모리 셀들(MC)의 게이트 전극들은 워드라인들(WL)에 연결될 수 있다. 워드라인들(WL)은 서로 다른 레벨들에 배치될 수 있다. 동일레벨에 배치된 메모리 셀들(MC)의 게이트 전극들은 워드라인들(WL) 중 하나에 공통으로 연결될 수 있다. 일 실시 예로서, 셀 스트링들(CS1, CS2, CS3, CS4)은 워드라인들(WL) 각각에 공통으로 연결될 수 있다.
일 실시 예로서, 셀 스트링들(CS1, CS2, CS3, CS4)의 드레인 셀렉트 트랜지스터들(DSTa)은 실질적으로 동일한 레벨에 배치될 수 있고, 드레인 셀렉트 트랜지스터들(DSTa)의 게이트 전극들은 드레인 셀렉트 라인(DSLa)에 공통으로 연결될 수 있다. 이와 유사하게, 셀 스트링들(CS1, CS2, CS3, CS4)의 하부 드레인 셀렉트 트랜지스터들(DSTb)은 실질적으로 동일한 레벨에 배치될 수 있고, 하부 드레인 셀렉트 트랜지스터들(DSTb)의 게이트 전극들은 하부 드레인 셀렉트 라인(DSLb)에 공통으로 연결될 수 있다.
워드라인들(WL) 및 드레인 셀렉트 라인(DSLa) 각각에 공통으로 연결된 셀 스트링들(CS1, CS2, CS3, CS4)은 소스 셀렉트 라인들(SSLa1, SSLa2)에 의해 제어될 수 있다. 일 실시 예로서, 셀 스트링들(CS1, CS2, CS3, CS4)은 제1 소스 셀렉트 라인(SSLa1)에 의해 제어되는 제1 로우그룹의 셀 스트링들(CS1, CS2)과 제2 소스 셀렉트 라인(SSLa2)에 의해 제어되는 제2 로우그룹의 셀 스트링들(CS3, CS4)을 포함할 수 있다. 제1 로우그룹의 소스 셀렉트 트랜지스터들(SSTa)은 실질적으로 동일한 레벨에 배치될 수 있고, 제1 로우그룹의 소스 셀렉트 트랜지스터들(SSTa)의 게이트 전극들은 제1 소스 셀렉트 라인(SSLa1)에 공통으로 연결될 수 있다. 제2 로우그룹의 소스 셀렉트 트랜지스터들(SSTa)은 실질적으로 동일한 레벨에 배치될 수 있고, 제2 로우그룹의 소스 셀렉트 트랜지스터들(SSTa)의 게이트 전극들은 제2 소스 셀렉트 라인(SSLa2)에 공통으로 연결될 수 있다. 이와 유사하게, 제1 로우그룹의 상부 소스 셀렉트 트랜지스터들(SSTb)은 실질적으로 동일한 레벨에 배치될 수 있고, 제1 로우그룹의 상부 소스 셀렉트 트랜지스터들(SSTb)의 게이트 전극들은 제1 상부 소스 셀렉트 라인(SSLb1)에 공통으로 연결될 수 있다. 제2 로우그룹의 상부 소스 셀렉트 트랜지스터들(SSTb)은 실질적으로 동일한 레벨에 배치될 수 있고, 제2 로우그룹의 상부 소스 셀렉트 트랜지스터들(SSTb)의 게이트 전극들은 제2 상부 소스 셀렉트 라인(SSLb2)에 공통으로 연결될 수 있다.
상술한 구조에 따르면, 소스 셀렉트 라인들의 제어에 의해 각 컬럼그룹의 셀 스트링들 중 어느 하나의 셀 스트링을 선택할 수 있다.
드레인 셀렉트 라인(DSLa), 하부 드레인 셀렉트 라인(DSLb), 워드라인들(WL), 제1 및 제2 소스 셀렉트 라인들(SSLa1 및 SSLa2), 제1 및 제2 상부 소스 셀렉트 라인들(SSLb1 및 SSLb2), 및 제1 및 제2 비트라인들(BL1 및 BL2) 각각은 메모리 셀 어레이(20) 아래에 배치된 주변회로(30)에 연결될 수 있다. 주변회로(30)의 로우 디코더(RD)는 드레인 셀렉트 라인(DSLa), 하부 드레인 셀렉트 라인(DSLb), 워드라인들(WL), 제1 및 제2 소스 셀렉트 라인들(SSLa1 및 SSLa2), 제1 및 제2 상부 소스 셀렉트 라인들(SSLb1 및 SSLb2)에 연결될 수 있다. 주변회로(30)의 페이지 버퍼(PB)는 제1 및 제2 비트라인들(BL1, BL2)에 연결될 수 있다.
주변회로(30)는 도 1에 도시된 메모리 블록들에 중첩될 수 있다. 드레인 셀렉트 라인(DSLa), 하부 드레인 셀렉트 라인(DSLb), 워드라인들(WL), 제1 소스 셀렉트 라인(SSLa1), 제2 소스 셀렉트 라인(SSLa2), 제1 상부 소스 셀렉트 라인(SSLb1), 및 제2 상부 소스 셀렉트 라인(SSLb2), 제1 비트라인(BL1) 및 제2 비트라인(BL2)은 수직연결구조들을 경유하여 주변회로(30)에 연결될 수 있다. 수직연결구조들은 도 1에 도시된 메모리 블록들 사이에 배치되거나, 도 1에 도시된 메모리 블록들 각각의 양측에 배치되거나, 도 1에 도시된 메모리 블록들 각각을 관통하는 콘택영역 내부에 배치될 수 있다.
도 3은 본 발명의 실시 예에 따른 반도체 메모리 장치의 메모리 셀 어레이(20)를 나타내는 사시도이다.
메모리 셀 어레이(20)는 주변회로(30)를 포함하는 기판(SUB)에 중첩될 수 있다. 메모리 셀 어레이(20)는 도 1 및 도 2에 도시된 공통소스라인(CSL)을 구성하는 소스막(SL), 소스막(SL) 상에 서로 이격되어 배치된 게이트 적층체들(GST), 게이트 적층체들(GST) 각각을 관통하는 채널구조들(CH1, CH2) 및 채널구조들(CH1, CH2)에 전기적으로 연결되는 비트라인(BL)을 포함할 수 있다.
게이트 적층체들(GST) 각각은 제1 하부 도전패턴들(LCP1), 제2 하부 도전패턴들(LCP2), 및 상부 도전패턴들(UCP)을 포함할 수 있다. 제1 하부 도전패턴들(LCP1)은 제1 슬릿(51)을 사이에 두고 제2 하부 도전패턴들(LCP2)로부터 분리될 수 있다. 상부 도전패턴들(UCP) 각각은 제1 슬릿(51), 제1 하부 도전패턴들(LCP1) 및 제2 하부 도전패턴들(LCP2)에 중첩되도록 연장될 수 있다. 게이트 적층체들(GST)은 기판(SUB)에 나란한 평면(이하, 'X-Y평면'으로 지칭함)에서 제2 슬릿(53)을 사이에 두고 서로 이격될 수 있다.
X-Y평면에서, 제2 하부 도전패턴들(LCP2)은 제1 하부 도전패턴들(LCP1)로부터 이격될 수 있다. 제1 하부 도전패턴들(LCP1)은 제1 소스 셀렉트 라인(SSLa1) 및 적어도 하나의 제1 상부 소스 셀렉트 라인(SSLb1)을 포함할 수 있다. 제1 상부 소스 셀렉트 라인(SSLb1)은 제1 소스 셀렉트 라인(SSLa1) 상에 적층될 수 있다. 제2 하부 도전패턴들(LCP2)은 제1 소스 셀렉트 라인(SSLa1)과 실질적으로 동일한 레벨에 배치된 제2 소스 셀렉트 라인(SSLa2) 및 제1 상부 소스 셀렉트 라인(SSLb1)과 실질적으로 동일한 레벨에 배치된 제2 상부 소스 셀렉트 라인(SSLb2)을 포함할 수 있다.
상부 도전패턴들(UCP)은 X-Y평면에 교차되는 적층방향(이하, 'Z방향'으로 지칭함)으로 적층된 다수의 워드라인들(WL), 적어도 하나의 하부 드레인 셀렉트 라인(DSLb), 및 드레인 셀렉트 라인(DSLa)을 포함할 수 있다.
채널구조들(CH1, CH2)은 상부 도전패턴들(UCP) 및 제1 하부 도전패턴들(LCP1)을 관통하는 제1 채널구조들(CH1), 상부 도전패턴들(UCP) 및 제2 하부 도전패턴들(LCP2)을 관통하는 제2 채널구조들(CH2)을 포함할 수 있다.
제1 채널구조들(CH1) 또는 제2 채널구조들(CH2)은 X-Y평면에서 매트릭스 패턴으로 배열되거나, 지그재그 패턴으로 배열될 수 있다. 비트라인(BL)은 그에 대응하는 한 쌍의 제1 채널구조(CH1) 및 제2 채널구조(CH2)에 연결될 수 있다. 도면에 도시되진 않았으나, 비트라인(BL)은 콘택플러그들을 경유하여 그에 대응하는 한 쌍의 제1 채널구조(CH1) 및 제2 채널구조(CH2)에 연결될 수 있다.
도 4는 본 발명의 실시 예에 따른 반도체 메모리 장치의 수직연결구조(VCT)를 나타내는 사시도이다.
주변회로(30)를 포함하는 기판(SUB)은 수직연결구조(VCT)에 중첩되도록 연장될 수 있다. 일 실시 예에서, 수직연결구조(VCT)는 상부배선(미도시)을 경유하여 도 3에 도시된 드레인 셀렉트 라인(DSLa), 하부 드레인 셀렉트 라인(DSLb), 워드라인들(WL), 제1 소스 셀렉트 라인(SSLa1), 제2 소스 셀렉트 라인(SSLa2), 제1 상부 소스 셀렉트 라인(SSLb1), 제2 상부 소스 셀렉트 라인(SSLb2), 및 비트라인(BL) 중 그에 대응하는 하나에 연결될 수 있다. 이 때, 수직연결구조(VCT)는 도 2에 도시된 페이지 버퍼(PB) 및 로우 디코더(RD) 중 그에 대응하는 회로에 연결될 수 있다. 일 실시 예에서, 수직연결구조(VCT)는 수직연결구조(VCT) 상부에 배치되는 신호라인과 주변회로(30)를 전기적으로 연결할 수 있다. 이 때, 수직연결구조(VCT)에 연결되는 주변회로(30)는 도 2에 도시된 페이지 버퍼(PB) 및 로우 디코더(RD)에 한정되지 않는다.
수직연결구조(VCT)는 더미 적층체(DM)를 관통하여 주변회로(30)에 연결될 수 있다. 더미 적층체(DM)는 도 3에 도시된 게이트 적층체들(GST)로부터 이격될 수 있다. 더미 적층체(DM)는 하부 더미 도전패턴들(DSSLa, DSSLb) 및 상부 더미 도전패턴들(DWL, DDSLa, DDSLb)을 포함할 수 있다. 하부 더미 도전패턴들(DSSLa, DSSLb)은 도 3에 도시된 제1 하부 도전패턴들(LCP1) 및 제2 하부 도전패턴들(LCP2)과 실질적으로 동일한 레벨들에 각각 배치될 수 있다. 상부 더미 도전패턴들(DWL, DDSLa, DDSLb)은 상부 도전패턴들(DCP)과 실질적으로 동일한 레벨들에 각각 배치될 수 있다.
이하, 도 3에 도시된 게이트 적층체들(GST)에 중첩되는 기판(SUB)의 영역을 제1 영역으로 정의하고, 도 4에 도시된 더미 적층체(DM)에 중첩되는 기판(SUB)의 영역을 제2 영역으로 정의한다.
도 5a 내지 도 5e는 본 발명의 실시 예에 따른 반도체 메모리 장치의 구조를 나타내는 도면들이다.
도 5a는 기판의 제1 영역(A1)에 중첩된 게이트 적층체들(GST)과 기판의 제2 영역(A2)에 중첩된 더미 적층체(DM)를 나타내는 평면도이다. 도 5a는 게이트 적층체들(GST)과 더미 적층체(DM)가 X방향으로 배열된 경우를 도시하나, 본 발명은 이에 제한되지 않는다. 일 실시 예로서, 더미 적층체(DM)는 게이트 적층체들(GST)의 각각의 단부와 Y방향으로 인접하게 배열될 수 있다.
도 5a를 참조하면, 제2 슬릿(53) 양측의 게이트 적층체들(GST) 각각은 제1 채널구조(CH1) 및 제2 채널구조(CH2)를 감쌀 수 있다. 제1 채널구조(CH1) 및 제2 채널구조(CH2)는 메모리막들(ML)로 각각 둘러싸일 수 있다.
더미 적층체(DM)는 도 4에 도시된 수직연결구조(VCT)에 의해 관통될 수 있다. 수직연결구조(VCT)는 도 5d에 도시된 바와 같이, 제1 콘택패턴(87) 및 제2 콘택패턴(97)을 포함할 수 있다. 제1 콘택패턴(87)의 측벽은 도 5d에 도시된 제1 측벽 절연막(85)으로 둘러싸일 수 있고, 제2 콘택패턴(97)은 도 5d에 도시된 제2 측벽 절연막(60)으로 둘러싸일 수 있다. 도 5a에 도시된 바와 같이 제2 측벽 절연막(60)은 제2 콘택패턴(97)의 측벽을 감싸는 내측 절연막(61) 및 내측 절연막(61)을 감싸는 더미 메모리막(DML)을 포함할 수 있다.
게이트 적층체들(GST) 및 더미 적층체(DM)는 X-Y평면에서 서로 이격될 수 있다. 메모리막들(ML), 제1 채널구조(CH1), 제2 채널구조(CH2), 제2 측벽 절연막(60) 및 제2 콘택패턴(97)은 Z방향으로 연장될 수 있다.
도 5b는 채널구조(CH)를 감싸는 메모리막(ML)의 횡단면과 제2 콘택패턴(97)을 감싸는 제2 측벽 절연막(60)의 횡단면을 확대하여 나타낸 도면들이다. 도 5a에 도시된 제1 채널구조(CH1) 및 제2 채널구조(CH2) 각각은 도 5b에 도시된 채널구조(CH)에 대응될 수 있다.
도 5b를 참조하면, 메모리막(ML)은 데이터 저장을 위한 데이터 저장막(DL)을 포함할 수 있다. 일 실시 예로서, 데이터 저장막(DL)은 전하 트랩이 가능한 질화막을 포함할 수 있다. 본 발명의 실시 예는 이에 한정되지 않으며, 데이터 저장막(DL)은 실리콘, 상변화 물질, 나노닷 등을 포함할 수 있다. 메모리막(ML)은 데이터 저장막(DL)으로 둘러싸인 터널 절연막(TI)과 데이터 저장막(DL)을 감싸는 블로킹 절연막(BI)을 더 포함할 수 있다. 블로킹 절연막(BI)은 전하 차단이 가능한 산화막을 포함할 수 있다. 터널 절연막(TI)은 전하 터널링이 가능한 실리콘 산화막으로 형성될 수 있다.
더미 메모리막(DML)은 메모리막(ML)과 동일한 물질막들을 포함할 수 있다. 일 실시 예로서, 더미 메모리막(DML)은 터널 절연막(TI), 터널 절연막(TI)을 감싸는 데이터 저장막(DL) 및 데이터 저장막(DL)을 감싸는 블로킹 절연막(BI)을 포함할 수 있다.
내측 절연막(61)은 산화물을 포함할 수 있다. 내측 절연막(61)은 도 5a에 도시된 더미 적층체(DM)와 제2 콘택패턴(97) 간 절연특성을 향상시킬 수 있다. 내측 절연막(61)의 두께(D2)는 더미 메모리막(DML)의 두께(D1)보다 두껍게 형성될 수 있다.
도 5c는 도 5a에 도시된 선 I-I'를 따라 절취한 단면도이고, 도 5d는 도 5a에 도시된 선 Ⅱ-Ⅱ'를 따라 절취한 단면도이다.
도 5c 및 도 5d를 참조하면, 기판(SUB)은 주변회로를 구성하는 소자들을 포함할 수 있다. 일 실시 예로서, 기판(SUB)은 소자분리막들(isolation layers; 71)에 의해 구획된 활성영역들 내에 각각 형성된 불순물 영역들(73)을 포함할 수 있다. 불순물 영역들(73)은 p타입 불순물 및 n타입 불순물 중 적어도 어느 하나를 포함할 수 있다. 불순물 영역들(73)은 도 2에 도시된 페이지 버퍼(PB) 및 로우 디코더(RD)에 포함된 트랜지스터들의 소스영역들 및 드레인 영역들을 제공할 수 있다.
기판(SUB)의 주변회로는 인터커넥션 구조들(75)에 연결될 수 있다. 일 실시 예로서, 인터커넥션 구조들(75)은 불순물 영역들(73)에 연결될 수 있다. 인터커넥션 구조들(75) 각각은 도전물로 형성되고 서로 연결된 비아플러그, 패드패턴, 및 하부 메탈 배선을 포함할 수 있다.
주변회로를 포함하는 기판(SUB)과 인터커넥션 구조들(75)은 제1 하부 절연막(81)으로 덮일 수 있다. 제1 하부 절연막(81)은 2중층 이상의 다중층 절연막들을 포함할 있다. 제1 하부 절연막(81)은 도 5a에 도시된 기판(SUB)의 제1 영역(A1) 및 제2 영역(A2)에 중첩되도록 연장될 수 있다.
제1 하부 절연막(81)에 소스막(SL) 및 제2 하부 절연막(83)이 중첩될 수 있다. 소스막(SL)과 제2 하부 절연막(83)은 실질적으로 동일한 레벨에 배치될 수 있다.
소스막(SL)은 게이트 적층체(GST) 아래에 배치될 수 있다. 소스막(SL)은 제1 채널구조(CH1) 및 제2 채널구조(CH2)에 연결되도록 도 5a에 도시된 기판(SUB)의 제1 영역(A1)에 중첩될 수 있다. 소스막(SL)은 도프트 반도체막을 포함할 수 있다. 일 실시 예로서, 소스막(SL)은 n타입 도프트 실리콘을 포함할 수 있다.
제2 하부 절연막(83)은 더미 적층체(DM)와 제1 하부 절연막(81) 사이에 배치될 수 있다. 제2 하부 절연막(83)은 산화물을 포함할 수 있다.
게이트 적층체들(GST)은 수직구조(57)를 사이에 두고 이격될 수 있다. 수직구조(57)는 도 5a에 도시된 제2 슬릿(53)을 채울 수 있다. 수직구조(57)는 절연물을 포함하거나, 절연물 및 절연물을 관통하는 도전성 플러그를 포함할 수 있다.
게이트 적층체들(GST) 각각은 X-Y평면에서 서로 분리된 제1 셀렉트 그룹(LST1) 및 제2 셀렉트 그룹(LST2), 제1 셀렉트 그룹(LST1)과 제2 셀렉트 그룹(LST2) 사이에 배치된 분리 절연막(55), 및 제1 셀렉트 그룹(LST1), 제2 셀렉트 그룹(LST2) 및 분리 절연막(55)에 중첩되도록 X-Y평면에 나란하게 연장된 상부 게이트 적층체(UST)를 포함할 수 있다.
제1 셀렉트 그룹(LST1)은 Z방향으로 교대로 적층된 제1 하부 층간 절연패턴들(91A1) 및 제1 하부 도전패턴들(예를 들어, 제1 소스 셀렉트 라인 (SSLa1) 및 제1 상부 소스 셀렉트 라인(SSLb1))을 포함할 수 있다. 제2 셀렉트 그룹(LST2)은 Z방향으로 교대로 적층된 제2 하부 층간 절연패턴들(91A2) 및 제2 하부 도전패턴들(예를 들어, 제2 소스 셀렉트 라인(SSLa2) 및 제2 상부 소스 셀렉트 라인(SSLb2))을 포함할 수 있다.
상부 게이트 적층체(UST)는 Z방향으로 교대로 적층된 상부 도전패턴들(예를 들어, 워드라인들(WL), 하부 드레인 셀렉트 라인(DSLb) 및 드레인 셀렉트 라인(DSLa)) 및 상부 층간 절연패턴들(93A)을 포함할 수 있다. 워드라인들(WL), 하부 드레인 셀렉트 라인(DSLb), 드레인 셀렉트 라인(DSLa), 및 상부 층간 절연패턴들(93A) 각각은 제1 셀렉트 그룹(LST1), 제2 셀렉트 그룹(LST2) 및 분리 절연막(55)에 중첩되도록 X-Y평면에 나란하게 연장될 수 있다.
제1 채널구조(CH1)는 소스막(SL)에 접촉되고, 상부 게이트 적층체(UST) 및 제1 셀렉트 그룹(LST1)을 관통할 수 있도록 Z방향으로 연장될 수 있다. 제1 채널구조(CH1)를 감싸는 메모리막(ML)은 제1 채널구조(CH1)의 측벽을 따라 연장될 수 있다. 제2 채널구조(CH2)는 소스막(SL)에 접촉되고, 상부 게이트 적층체(UST) 및 제2 셀렉트 그룹(LST2)을 관통할 수 있도록 Z방향으로 연장될 수 있다. 제2 채널구조(CH2)를 감싸는 메모리막(ML)은 제2 채널구조(CH2)의 측벽을 따라 연장될 수 있다. 제1 채널구조(CH1) 및 제2 채널구조(CH2) 각각은 채널막(CL), 코어 절연막(CO) 및 캡핑 반도체막(CAP)을 포함할 수 있다. 코어 절연막(CO) 및 캡핑 반도체막(CAP)은 그에 대응하는 채널구조(CH1 또는 CH2)의 중심영역에 배치될 수 있다. 캡핑 반도체막(CAP)은 코어 절연막(CO) 상에 배치될 수 있다. 채널막(CL)은 코어 절연막(CO)의 측벽 및 바닥면을 따라 연장되고, 캡핑 반도체막(CAP)을 감싸도록 연장될 수 있다. 본 발명은 이에 제한되지 않는다. 예를 들어, 코어 절연막(CO)이 생략되고, 채널막(CL)으로 채널구조(CH)의 중심영역을 채울 수 있다. 캡핑 반도체막(CAP)은 도프트 실리콘을 포함할 수 있다. 일 실시 예로서, 캡핑 반도체막(CAP)은 n타입 불순물을 포함할 수 있다.
수직연결구조(VCT)는 X-Y평면에서 제1 셀렉트 그룹(LST1) 및 제2 셀렉트 그룹(LST2), 및 상부 게이트 적층체(UST)로부터 이격되고, 제1 채널구조(CH1) 및 제2 채널구조(CH2)에 나란하게 연장될 수 있다. 수직연결구조(VCT)의 제1 콘택패턴(87)은 분리 절연막(55)이 배치된 레벨로부터 기판(SUB)을 향하여 연장될 수 있다. 수직연결구조(VCT)의 제2 콘택패턴(97)은 제1 콘택패턴(87)으로부터 Z방향으로 연장될 수 있다. 제1 콘택패턴(87)과 제2 콘택패턴(97)의 계면(IF2)은 분리 절연막(55)과 상부 게이트 적층체(UST)의 계면(IF1)과 실질적으로 동일한 레벨에 배치될 수 있다. 제1 측벽 절연막(85)과 제1 콘택패턴(87) 사이의 계면(IF3)은 제2 측벽 절연막(60)으로 덮일 수 있다.
수직연결구조(VCT)는 더미 적층체(DM)로 둘러싸일 수 있다. 더미 적층체(DM)는 제2 하부 절연막(83) 상의 하부 더미 적층체(LSTd) 및 하부 더미 적층체(LSTd) 상의 상부 더미 적층체(USTd)를 포함할 수 있다.
하부 더미 적층체(LSTd)는, 제1 콘택패턴(87)을 감싸고 Z방향으로 교대로 적층된 하부 더미 층간 절연패턴들(91B) 및 하부 더미 도전패턴들(DSSLa, DSSLb)을 포함할 수 있다. 하부 더미 적층체(LSTd)는 제1 셀렉트 그룹(LST1) 및 제2 셀렉트 그룹(LST2)과 실질적으로 동일한 레벨에 배치될 수 있다.
하부 더미 적층체(LSTd)는 하부 콘택홀(80)에 의해 관통될 수 있다. 하부 콘택홀(80)은 인터커넥션 구조들(75) 중 어느 하나에 중첩될 수 있다. 하부 콘택홀(80)은 제1 하부 절연막(81) 및 제2 하부 절연막(83)을 관통하고 그에 대응하는 인터커넥션 구조(75)의 상면에 도달할 수 있다. 제1 측벽 절연막(85)은 하부 콘택홀(80)의 측벽 상에 형성될 수 있다. 제1 콘택패턴(87)은 제1 측벽 절연막(85) 상에서 하부 콘택홀(80)을 채우도록 형성될 수 있다. 제1 콘택패턴(87)은 도전성 물질로 형성되며, 그에 대응하는 인터커넥션 구조(75)에 연결될 수 있다. 제1 콘택패턴(87)은 그에 대응하는 인터커넥션 구조(75)를 경유하여 도 1 내지 도 4에 도시된 주변회로(30)에 접속될 수 있다.
상부 더미 적층체(USTd)는, 제2 콘택패턴(97)을 감싸고 Z방향으로 교대로 적층된 상부 더미 층간 절연패턴들(93B) 및 상부 더미 도전패턴들(DWL, DDSLa, DDSLb)을 포함할 수 있다. 상부 더미 적층체(USTd)는 상부 게이트 적층체(UST)와 실질적으로 동일한 레벨에 배치될 수 있다.
상부 더미 적층체(USTd)는 제2 측벽 절연막(60)을 통해 제2 콘택패턴(97)으로부터 절연될 수 있다. 제2 콘택패턴(97)은 제1 콘택패턴(87)을 경유하여 인터커넥션 구조(75)에 접속될 수 있다.
도 5e는 제1 콘택패턴(87)과 제2 콘택패턴(97)이 접촉된 계면(IF2)을 따라 절취한 제1 콘택패턴(87), 제2 콘택패턴(97), 및 제1 측벽 절연막(85) 각각의 횡단면을 나타낸다.
도 5e를 참조하면, 제1 측벽 절연막(85)의 외연을 따라 정의된 하부 콘택홀(80)의 폭(Wc)은 도 5c에 도시된 분리 절연막(55)의 폭(Wi)보다 넓게 형성될 수 있다. 일 실시 예로서, 하부 콘택홀(80)의 폭(Wc)은 분리 절연막(55)의 폭(Wi)의 2배 이상일 수 있다.
제1 콘택패턴(87)과 제2 콘택패턴(97)은 도 5c에 도시된 분리 절연막(55)과 상부 게이트 적층체(UST)의 계면(IF1)이 배치된 레벨에서 서로 상이한 폭을 가질 수 있다. 도 5c에 도시된 분리 절연막(55)과 상부 게이트 적층체(UST)의 계면(IF1)이 배치된 레벨에서, 제1 콘택패턴(87)은 제1 폭(W1)을 가질 수 있고, 제2 콘택패턴(97)은 제1 폭(W1)보다 좁은 제2 폭(W2)을 가질 수 있다.
도 5a 내지 도 5e를 참조하여 설명한, 수직연결구조(VCT)의 제1 콘택패턴(87) 및 제2 콘택패턴(97)은 개별적인 공정을 통해 형성되므로 Z방향으로 연장되는 수직연결구조(VCT)의 높이가 증가되더라도 공정 난이도를 낮출 수 있다.
본 발명의 실시 예에 따른 하부 콘택홀(80), 제1 측벽 절연막(85), 제1 콘택패턴(87), 제2 측벽 절연막(60), 및 제2 콘택패턴(97)은 메모리 셀 어레이를 형성하기 위한 공정을 이용하여 형성될 수 있으므로 반도체 메모리 장치의 제조공정을 단순화할 수 있다.
도 6a 및 도 6b는 본 발명의 실시 예에 따른 반도체 메모리 장치의 구조를 나타내는 도면들이다. 이하, 도 5a 내지 도 5e를 참조하여 설명한 바와 중복된 설명은 생략한다.
도 6a는 게이트 적층체들(GST') 및 더미 적층체들(DM')을 나타내는 평면도이다.
도 6a를 참조하면, 더미 적층체들(DM')은 게이트 적층체들(GST')로 각각 둘러싸일 수 있다. 더미 적층체들(DM')과 게이트 적층체들(GST') 사이의 계면들 각각을 따라 베리어 절연막(BR)이 배치될 수 있다.
게이트 적층체들(GST') 각각은 X-Y평면에서 서로 분리된 제1 셀렉트 그룹(LST1') 및 제2 셀렉트 그룹(LST2'), 제1 셀렉트 그룹(LST1')과 제2 셀렉트 그룹(LST2') 사이에 배치된 분리 절연막(55'), 및 제1 셀렉트 그룹(LST1'), 제2 셀렉트 그룹(LST2') 및 분리 절연막(55')에 중첩되도록 X-Y평면에 나란하게 연장된 상부 게이트 적층체(UST')를 포함할 수 있다.
분리 절연막(55')은 베리어 절연막(BR)에 구조적으로 연결될 수 있다.
제1 셀렉트 그룹(LST1')은 베리어 절연막(BR)의 일측을 감싸도록 연장될 수 있고, 제2 셀렉트 그룹(LST2')은 베리어 절연막(BR)의 타측을 감싸도록 연장될 수 있다.
상부 게이트 적층체(UST')는 베리어 절연막(BR)의 외측벽을 감싸도록 연장될 수 있다.
게이트 적층체들(GST') 각각은 메모리막들(ML')로 둘러싸인 제1 채널구조(CH1') 및 제2 채널구조(CH2')에 의해 관통될 수 있다. 제1 채널구조(CH1')와 제2 채널구조(CH1')는 분리 절연막(55') 양측에 각각 배치될 수 있다.
더미 적층체(DM')는 도 6b에 도시된 수직연결구조(VCT')에 의해 관통될 수 있다. 수직연결구조(VCT')는 도 6b에 도시된 바와 같이, 제1 콘택패턴(87') 및 제2 콘택패턴(97')을 포함할 수 있다. 제1 콘택패턴(87')의 측벽은 도 6b에 도시된 제1 측벽 절연막(85')으로 둘러싸일 수 있고, 제2 콘택패턴(97')은 도 6b에 도시된 제2 측벽 절연막(60')으로 둘러싸일 수 있다. 도 6a에 도시된 바와 같이 제2 측벽 절연막(60')은 제2 콘택패턴(97')의 측벽을 감싸는 내측 절연막(61') 및 내측 절연막(61')을 감싸는 더미 메모리막(DML')을 포함할 수 있다.
도 6b는 도 6a에 도시된 선 Ⅲ-Ⅲ'를 따라 절취한 단면도이다. 도 6a에 도시된 선 Ⅳ-Ⅳ'를 따라 절취한 단면도는 도 5c에 도시된 단면도와 동일하다.
도 6b를 참조하면, 기판(SUB')은 주변회로를 구성하는 소자들을 포함할 수 있다. 일 실시 예로서, 기판(SUB')은 소자분리막(isolation layer; 71')에 의해 구획된 활성영역 내에 형성된 불순물 영역(73')을 포함할 수 있다.
주변회로를 구성하는 불순물 영역(73')은 인터커넥션 구조(75')에 연결될 수 있다. 주변회로를 포함하는 기판(SUB')과 인터커넥션 구조(75')는 제1 하부 절연막(81')으로 덮일 수 있다.
소스막(SL') 및 제2 하부 절연막(83')은 실질적으로 동일한 레벨에 배치될 수 있고, 제1 하부 절연막(81)에 중첩될 수 있다.
게이트 적층체들(GST') 각각은 소스막(SL') 상에 배치될 수 있다. 게이트 적층체들(GST') 사이의 수직구조(57')는 소스막(SL')에 중첩될 수 있다. 수직구조(57')는 도 5a에 도시된 제2 슬릿(53')을 채우는 구성으로서, 절연물을 포함하거나, 절연물 및 절연물을 관통하는 도전성 플러그를 포함할 수 있다.
소스막(SL')은 베리어 절연막(BR)에 중첩되도록 연장될 수 있다. 베리어 절연막(BR)은 게이트 적층체(GST')와 더미 적층체(DM') 사이에 배치될 수 있다.
더미 적층체(DM')는 수직연결구조(VCT')를 감쌀 수 있다. 더미 적층체(DM')는 제2 하부 절연막(83') 상의 하부 더미 적층체(LSTd') 및 하부 더미 적층체(LSTd') 상의 상부 더미 적층체(USTd')를 포함할 수 있다.
하부 더미 적층체(LSTd')는, 제1 콘택패턴(87')을 감싸고 Z방향으로 교대로 적층된 하부 더미 층간 절연패턴들(91B') 및 하부 희생 절연패턴들(DSSLa', DSSLb')을 포함할 수 있다. 하부 더미 적층체(LSTd')는 제1 셀렉트 그룹(LST1')과 실질적으로 동일한 레벨에 배치될 수 있다. 제1 셀렉트 그룹(LST1')은 Z방향으로 교대로 적층된 제1 하부 층간 절연패턴들(91A1') 및 제1 하부 도전패턴들(예를 들어, 제1 소스 셀렉트 라인 (SSLa1') 및 제1 상부 소스 셀렉트 라인(SSLb1'))을 포함할 수 있다. 하부 더미 층간 절연패턴들(91B')은 제1 하부 층간 절연패턴들(91A1')과 실질적으로 동일한 레벨들에 각각 배치될 수 있다. 하부 희생 절연패턴들(DSSLa', DSSLb')은 제1 소스 셀렉트 라인 (SSLa1') 및 제1 상부 소스 셀렉트 라인(SSLb1')과 실질적으로 동일한 레벨들에 각각 배치될 수 있다.
수직연결구조(VCT')의 제1 콘택패턴(87')은 제1 하부 절연막(81') 및 제2 하부 절연막(83')을 관통하고 인터커넥션 구조(75')의 상면에 도달할 수 있다. 제1 콘택패턴(87')의 측벽은 제1 측벽 절연막(85')으로 둘러싸일 수 있다.
상부 더미 적층체(USTd')는, 제2 콘택패턴(97')을 감싸고 Z방향으로 교대로 적층된 상부 더미 층간 절연패턴들(93B') 및 상부 희생 절연패턴들(DWL', DDSLa', DDSLb')을 포함할 수 있다. 상부 더미 적층체(USTd')는 상부 게이트 적층체(UST')와 실질적으로 동일한 레벨에 배치될 수 있다. 상부 게이트 적층체(UST')는 Z방향으로 교대로 적층된 상부 도전패턴들(예를 들어, 워드라인들(WL'), 하부 드레인 셀렉트 라인(DSLb') 및 드레인 셀렉트 라인(DSLa')) 및 상부 층간 절연패턴들(93A')을 포함할 수 있다. 상부 더미 층간 절연패턴들(93B')은 상부 층간 절연패턴들(93A')과 실질적으로 동일한 레벨들에 각각 배치될 수 있다. 상부 희생 절연패턴들(DWL', DDSLa', DDSLb')은 워드라인들(WL'), 하부 드레인 셀렉트 라인(DSLb') 및 드레인 셀렉트 라인(DSLa')과 실질적으로 동일한 레벨들에 각각 배치될 수 있다.
상부 층간 절연패턴들(93A'), 제1 하부 층간 절연패턴들(91A1'), 하부 더미 층간 절연패턴들(91B'), 및 상부 더미 층간 절연패턴들(93B')은 동일한 물질로 형성될 수 있다. 하부 희생 절연패턴들(DSSLa', DSSLb') 및 상부 희생 절연패턴들(DWL', DDSLa', DDSLb')은 상부 층간 절연패턴들(93A'), 제1 하부 층간 절연패턴들(91A1'), 하부 더미 층간 절연패턴들(91B'), 및 상부 더미 층간 절연패턴들(93B')과 상이한 물질로 형성될 수 있다. 일 실시 예로서, 상부 층간 절연패턴들(93A'), 제1 하부 층간 절연패턴들(91A1'), 하부 더미 층간 절연패턴들(91B'), 및 상부 더미 층간 절연패턴들(93B') 각각은 실리콘 산화막을 포함할 수 있고, 하부 희생 절연패턴들(DSSLa', DSSLb') 및 상부 희생 절연패턴들(DWL', DDSLa', DDSLb') 각각은 실리콘 질화막을 포함할 수 있다.
수직연결구조(VCT')의 제2 콘택패턴(97')은 제1 콘택패턴(87')에 접촉되도록 연장될 수 있다. 제2 콘택패턴(97')의 측벽은 제2 측벽 절연막(60')으로 둘러싸일 수 있다.
이하, 실시 예들에 따른 반도체 메모리 장치의 제조방법을 구체적으로 설명한다.
도 7a 내지 도 7j는 본 발명의 실시 예에 따른 반도체 메모리 장치의 제조방법을 나타내는 단면도들이다.
도 7a를 참조하면, 기판(101) 상에 도프트 반도체막(125L)을 형성할 수 있다. 기판(101)은 주변회로가 형성된 제1 영역(A1) 및 제2 영역(A2)을 포함할 수 있다. 또한, 기판(101)은 주변회로에 연결된 인터커넥션 구조들(121)을 포함할 수 있다. 주변회로는 도 3에 도시된 주변회로(30)의 로우디코더(RD) 및 페이지 버퍼(PB)를 포함할 수 있다. 본 발명의 실시 예는 이에 제한되지 않는다.
일 실시 예로서, 인터커넥션 구조들(121)은 로우디코더(RD) 및 페이지 버퍼(PB)를 구성하는 트랜지스터들의 불순물 영역들(105)에 연결될 수 있다. 불순물 영역들(105)은 기판(101) 내부에 형성된 소자 분리막들(103)에 의해 구획된 활성영역들 내에 정의되고, n타입 불순물 및 p타입 불순물 중 적어도 어느 하나를 포함할 수 있다. 기판(101)의 인터커넥션 구조들(121)은 제1 하부 절연막(123)으로 덮일 수 있으며, 도프트 반도체막(125L)은 제1 하부 절연막(123) 상에 형성될 수 있다.
도프트 반도체막(125L)은 n타입 불순물을 포함할 수 있다. 일 실시 예로서, 도프트 반도체막(125L)은 n타입 도프트 실리콘을 포함할 수 있다.
도 7b를 참조하면, 포토리소그래피 공정을 통해 도 7a에 도시된 도프트 반도체막(125L)을 패터닝할 수 있다. 이로써, 기판(101)의 제1 영역(A1)에 중첩된 소스막(125)이 형성되고, 기판(101)의 제2 영역(A2)에 중첩된 제1 하부 절연막(123)이 노출될 수 있다.
도 7c를 참조하면, 제1 하부 절연막(123) 상에 제2 하부 절연막(127)을 형성할 수 있다. 제2 하부 절연막(127)은 기판(101)의 제2 영역(A2)에 중첩될 수 있고, 소스막(125)과 실질적으로 동일한 레벨에 배치될 수 있다.
이어서, 제1 물질막들(131) 및 제2 물질막들(133)이 교대로 적층된 하부 적층체(130)를 형성할 수 있다. 일 실시 예로서, 제1 물질막들(131) 각각은 절연막을 포함하고, 제2 물질막들(133) 각각은 제1 물질막들(131)에 대한 식각 선택비를 갖는 희생막을 포함할 수 있다. 예를 들어, 절연막은 실리콘 산화막을 포함할 수 있고, 희생막은 실리콘 질화막을 포함할 수 있다.
이 후, 하부 적층체(130)를 관통하는 제1 슬릿(135A) 및 하부 콘택홀(135B)을 형성할 수 있다. 제1 슬릿(135A)은 제1 영역(A1)에 중첩된 소스막(125)을 노출시키도록 제1 물질막들(131) 및 제2 물질막들(133)을 관통할 수 있다. 하부 콘택홀(135B)은 제1 슬릿(135A)을 형성하는 동안 형성될 수 있다. 하부 콘택홀(135B)은 제2 영역(A2)에 중첩되고 그에 대응하는 인터커넥션 구조(121)를 노출시키도록 제1 물질막들(131), 제2 물질막들(133), 제2 하부 절연막(127) 및 제1 하부 절연막(123)을 관통할 수 있다.
하부 콘택홀(135B)은 제1 슬릿(135A)을 형성하는 공정을 이용하여 형성되므로, 하부 콘택홀(135B)을 형성하기 위한 별도의 공정을 추가하지 않고 제조공정을 단순화할 수 있다.
하부 콘택홀(135B)의 폭은 제1 슬릿(135A)의 폭보다 넓게 형성될 수 있다. 일 실시 예로서, 하부 콘택홀(135B)의 폭은 제1 슬릿(135A)의 폭의 2배 이상으로 형성될 수 있다.
도 7d를 참조하면, 제1 슬릿(135A)은 분리 절연막(137A)으로 채울 수 있다. 분리 절연막(137A)을 형성하는 공정을 이용하여 하부 콘택홀(135B)의 측벽을 덮는 제1 측벽 절연막(137B)을 형성할 수 있다. 일 실시 예로서, 분리 절연막(137A) 및 제1 측벽 절연막(137B)을 위한 절연물은 제1 슬릿(135A)을 채우되, 하부 콘택홀(135B)의 중심영역을 개구시킬 수 있는 두께로 증착될 수 있다. 증착된 절연물은 하부 콘택홀(135B)의 바닥면을 통해 그에 대응하는 인터커넥션 구조(121)가 노출되도록 에치-백 공정등을 통해 식각될 수 있다. 이로써, 분리 절연막(137A) 및 제1 측벽 절연막(137B)을 형성할 수 있다. 하부 콘택홀(135B)은 제1 슬릿(135A)에 비해 상대적으로 넓은 폭으로 형성되므로, 절연물 증착 시 하부 콘택홀(135B)의 중심영역을 개구시킬 수 있다.
상술한 바와 같이 하부 콘택홀(135B)과 제1 슬릿(135A)의 폭 차이를 이용하여 분리 절연막(137A)을 형성하는 동안 제1 측벽 절연막(137B)을 형성할 수 있으므로 제조공정을 단순화할 수 있다.
도 7e를 참조하면, 하부 콘택홀(135B)을 도전물을 채움으로써, 인터커넥션 구조(121)에 접속된 제1 콘택패턴(139)을 형성할 수 있다. 제1 콘택패턴(139)은 제1 측벽 절연막(137B) 상에 형성될 수 있다.
이어서, 제3 물질막들(141) 및 제4 물질막들(143)이 교대로 적층된 상부 적층체(140)를 형성할 수 있다. 일 실시 예로서, 제3 물질막들(141) 각각은 도 7c를 참조하여 설명한 희생막을 포함할 수 있고, 제4 물질막들(143) 각각은 도 7c를 참조하여 설명한 절연막을 포함할 수 있다. 예를 들어, 제3 물질막들(141) 각각은 실리콘 질화막을 포함할 수 있고, 제4 물질막들(143) 각각은 실리콘 산화막을 포함할 수 있다.
하부 적층체(130) 상에 배치된 상부 적층체(140)는 분리 절연막(137A) 및 제1 콘택패턴(139)을 덮도록 연장될 수 있다.
도 7f를 참조하면, 제1 영역(A1)에 중첩된 제1 채널구조(159A1) 및 제2 채널구조(159A2)와 제2 영역(A2)에 중첩된 더미 채널구조(159B)를 형성할 수 있다. 더미 채널구조(159B)는 제1 채널구조(159A1) 및 제2 채널구조(159A2)를 형성하는 동안 제1 콘택패턴(139) 상에 형성될 수 있다.
일 실시 예로서, 제1 채널구조(159A1), 제2 채널구조(159A2), 및 더미 채널구조(159B)를 형성하는 단계는, 제1 채널홀(150A1), 제2 채널홀(150A2) 및 상부 콘택홀(150B)을 형성하는 단계, 메모리막들(151A) 및 더미 메모리막(151B)을 형성하는 단계, 채널막(153)을 형성하는 단계, 코어 절연막(155)을 형성하는 단계, 및 캡핑 반도체막(157)을 형성하는 단계를 포함할 수 있다.
제1 채널홀(150A1) 및 제2 채널홀(150A2)은 제1 영역(A1)에 중첩된 상부 적층체(140) 및 하부 적층체(130)을 관통할 수 있다. 제1 채널홀(150A1) 및 제2 채널홀(150A2)은 분리 절연막(137A)의 양측에 각각 배치될 수 있다. 상부 콘택홀(150B)은 제1 채널홀(150A1) 및 제2 채널홀(150A2)을 형성하는 동안, 제1 콘택패턴(139)을 노출시키도록 형성될 수 있다. 상부 콘택홀(150B)은 제1 콘택패턴(139)에 중첩된 상부 적층체(140)를 관통하고, 하부 콘택홀(135B)보다 좁은 폭으로 형성될 수 있다.
상부 콘택홀(150B)은 제1 채널홀(150A1) 및 제2 채널홀(150A2)을 형성하는 공정을 이용하여 형성되므로 상부 콘택홀(150B)을 형성하기 위한 별도의 공정을 추가하지 않고 제조공정을 단순화할 수 있다.
메모리막들(151A)은 제1 채널홀(150A1) 및 제2 채널홀(150A2)의 측벽들 상에 각각 형성될 수 있다. 메모리막들(151A)을 형성하는 동안, 상부 콘택홀(150B)의 측벽 상에 더미 메모리막(151B)이 형성될 수 있다. 메모리막들(151A) 및 더미 메모리막(151B) 각각은 도 5b에 도시된 터널 절연막(TI), 데이터 저장막(DL), 및 블로킹 절연막(BI)을 포함할 수 있다.
제1 채널구조(159A1) 및 제2 채널구조(159A2)는 메모리막들(151A) 상에 형성될 수 있다. 제1 채널구조(159A1)는 제1 채널홀(150A1)을 채우도록 형성되고, 제2 채널구조(159A2)는 제2 채널홀(150A2)을 채우도록 형성될 수 있다. 제1 채널구조(159A1) 및 제2 채널구조(159A2)를 형성하는 동안, 더미 메모리막(151B) 상에 더미 채널구조(159B)가 형성될 수 있다. 더미 채널구조(159B)는 상부 콘택홀(150B)을 채우도록 형성될 수 있다.
일 실시 예로서, 제1 채널구조(159A1), 제2 채널구조(159A2) 및 더미 채널구조(159B) 각각은 채널막(153), 코어 절연막(155) 및 캡핑 반도체막(157)을 포함할 수 있다. 채널막(153)은 그에 대응하는 메모리막(151A) 또는 더미 메모리막(151B) 상에 형성될 수 있다. 제1 채널구조(159A) 및 제2 채널구조(159A2) 각각의 채널막(153)은 소스막(125)에 접촉될 수 있다. 채널막(153)은 반도체막을 포함할 수 있다. 일 실시 예로서, 채널막(153)은 실리콘막을 포함할 수 있다. 코어 절연막(155)은 그에 대응하는 홀(150A1, 150A2, 150B 중 어느 하나)의 중심영역을 채우도록 형성될 수 있다. 코어 절연막(155)의 상단은 리세스 될 수 있다. 캡핑 반도체막(157)은 코어 절연막(155)의 리세스된 부분을 채우도록 형성될 수 있다. 캡핑 반도체막(157)은 도프트 반도체막을 포함할 수 있다. 일 실시 예로서, 캡핑 반도체막(157)은 n타입 실리콘을 포함할 수 있다.
도 7g를 참조하면, 제1 영역(A1)에 중첩된 상부 적층체(140), 제1 채널구조(159A1) 및 제2 채널구조(159A2)를 덮는 마스크 패턴(161)을 형성할 수 있다. 제2 영역(A2)에 중첩된 상부 적층체(140) 및 도 7f에 도시된 더미 채널구조(159B)는 마스크 패턴(161)의 개구부를 통해 노출될 수 있다.
이어서, 마스크 패턴(161)을 식각 베리어로 이용한 식각 공정으로, 도 7f에 도시된 더미 채널구조(159B)를 제거할 수 있다. 이로써, 상부 콘택홀(150B)의 코어영역(163)이 개구될 수 있다. 상부 콘택홀(150B)의 개구된 코어영역(163)에 의해 더미 메모리막(151B) 및 제1 콘택패턴(139)이 노출될 수 있다.
도 7h를 참조하면, 더미 메모리막(151B) 상에 내측 절연막(165)이 형성될 수 있다. 내측 절연막(165)은 더미 메모리막(151B)보다 두꺼운 두께로 형성될 수 있다. 내측 절연막(165)은 상부 콘택홀(150B)의 측벽을 따라 연장되고, 상부 콘택홀(150B)의 바닥면 상에서 제거될 수 있다. 이로써, 제1 콘택패턴(139)은 코어영역(163)을 통해 노출될 수 있다.
도 7i를 참조하면, 도 7h에 도시된 코어영역(163)을 도전물로 채움으로써, 제1 콘택패턴(139)에 연결된 제2 콘택패턴(167)이 형성될 수 있다. 제2 콘택패턴(167)은 더미 메모리막(151B) 및 내측 절연막(165)을 포함하는 제2 측벽 절연막 상에 형성될 수 있다.
도 7j를 참조하면, 도 7i에 도시된 상부 적층체(140) 및 하부 적층체(130)를 관통하는 제2 슬릿(171)을 형성할 수 있다. 제2 슬릿(171)을 통해 희생막으로서 형성된 상부 적층체(140)의 제3 물질막들(141) 및 하부 적층체(130)의 제2 물질막들(133)을 선택적으로 제거하고, 제3 물질막들(141) 및 제2 물질막들(133)이 제거된 영역들 도전패턴들(173)로 채울 수 있다. 즉, 제2 슬릿(171)을 통해 희생막으로서 형성된 상부 적층체(140)의 제3 물질막들(141) 및 하부 적층체(130)의 제2 물질막들(133)을 도전패턴들(173)로 대체할 수 있다.
도 8a 내지 도 8c는 본 발명의 실시 예에 따른 반도체 메모리 장치의 제조방법을 나타내는 단면도들이다.
도 8a를 참조하면, 도 7a 내지 도 7i를 참조하여 설명한 공정들을 이용하여 주변회로의 불순물 영역(205)을 포함하고 소자 분리막(203)에 의해 구획된 기판(201), 불순물 영역(205)에 연결된 인터커넥션 구조(221), 제1 하부 절연막(223), 제2 하부 절연막(227), 소스막(225), 하부 적층체(230), 제1 측벽 절연막(237B), 제1 콘택패턴(239), 상부 적층체(240), 더미 메모리막(251B), 내측 절연막(265), 및 제2 콘택패턴(267)을 형성할 수 있다. 도면에 도시되진 않았으나, 도 7c 및 도 7d에 도시된 제1 슬릿(135A) 및 분리 절연막(137A)을 형성하기 위한 공정들 및 도 7f에 도시된 제1 채널구조(159A1), 제2 채널구조(159A2), 및 메모리막들(151A)을 형성하기 위한 공정들이 도 8a에 도시된 영역으로부터 이격된 셀 영역에서 수행될 수 있다.
이 후, 상부 적층체(240) 및 하부 적층체(230)을 관통하고 소스막(225)에 중첩된 베리어 절연막(269)을 형성할 수 있다. 베리어 절연막(269)에 의해 상부 적층체(240) 및 하부 적층체(230)는 더미 적층체(270D)와 예비 게이트 적층체(270G)로 분리될 수 있다. 더미 적층체(270D)는 제1 콘택패턴(239) 및 제2 콘택패턴(267)을 포함하는 수직연결구조를 감싸도록 패터닝될 수 있다.
하부 적층체(230)는 교대로 적층된 제1 물질막들(231) 및 제2 물질막들(233)을 포함할 수 있고, 상부 적층체(240)는 교대로 적층된 제3 물질막들(241) 및 제4 물질막들(243)을 포함할 수 있다. 제1 물질막들(231) 및 제4 물질막들(243)은 층간 절연막들을 위한 절연물을 포함하고, 제2 물질막들(233) 및 제3 물질막들(241)은 층간 절연막들에 대한 식각 선택비를 갖는 희생막들을 포함할 수 있다. 일 실시예로서, 제1 물질막들(231) 및 제4 물질막들(243)은 실리콘 산화물을 포함할 수 있고, 제2 물질막들(233) 및 제3 물질막들(241)은 실리콘 질화물을 포함할 수 있다.
도 8b를 참조하면, 도 8a에 도시된 예비 게이트 적층체(270G)를 관통하는 제2 슬릿(271)을 형성할 수 있다. 제2 슬릿(271)을 통해 예비 게이트 적층체(270G)의 제2 물질막들(233) 및 제3 물질막들(241)을 선택적으로 제거할 수 있다. 이로써, 예비 게이트 적층체(270G)의 제1 물질막들(231) 및 제4 물질막들(243) 사이의 수평공간들(272)이 개구될 수 있다.
수평공간들(272)을 개구시키기 위한 식각공정 동안, 더미 적층체(270D)의 제2 물질막들(233) 및 제3 물질막들(241)은 베리어 절연막(269)을 통해 보호되어 잔류될 수 있다.
도 8c를 참조하면, 도 8b에 도시된 수평공간들(272)을 도전패턴들(273)로 각각 채울 수 있다. 이로써, 게이트 적층체(280)가 정의될 수 있다.
실시 예들에서는 인터커넥션 구조가 불순물 영역에 접속된 구조를 기반으로 설명되었으나, 본 발명은 이에 제한되지 않는다. 일 실시 예로서, 인터커넥션 구조는 주변회로를 구성하는 트랜지스터들의 게이트 전극에 접속될 수 있다.
도 9는 본 발명의 실시 예에 따른 메모리 시스템(1100)의 구성을 나타내는 블록도이다.
도 9를 참조하면, 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 장치(1120)는 제1 콘택패턴 및 제2 콘택패턴을 포함하는 수직연결구조를 포함할 수 있다. 제1 콘택패턴과 제2 콘택패턴의 계면은 메모리 셀 어레이의 제1 셀렉트 그룹과 제2 셀렉트 그룹을 분리하기 위한 분리 절연막과 분리 절연막에 중첩된 상부 게이트 적층체의 계면과 실질적으로 동일한 레벨에 배치될 수 있다. 제1 콘택패턴으로 채워지는 하부 콘택홀의 폭은 분리 절연막의 폭보다 넓게 형셩될 수 있다.
메모리 장치(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 메모리 장치(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(Central Processing Unit: 1112), 호스트 인터페이스(1113), 에러정정블록(Error Correction Block)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, 에러정정블록(1114)은 메모리 장치(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 장치(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 장치(1120)와 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Drive)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer Small Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 10은 본 발명의 실시 예에 따른 컴퓨팅 시스템(1200)의 구성을 나타내는 블록도이다.
도 10을 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 도 9를 참조하여 설명한 바와 같이, 메모리 장치(1212), 메모리 컨트롤러(1211)로 구성될 수 있다.
A1: 제1 영역 A2: 제2 영역
SUB, SUB', 101, 201: 기판 30: 주변회로
75, 75', 121, 221: 인터커넥션 구조 81, 81', 123, 223: 제1 하부 절연막
83, 83', 127, 227: 제2 하부 절연막 SL, SL', 125, 225: 소스막
51, 135A: 제1 슬릿 55, 55', 137A: 분리 절연막
91A1, 91A2, 91A1': 하부 층간 절연패턴
LCP1, LCP2: 하부 도전패턴
LST1, LST1': 제1 셀렉트 그룹 LST2: 제2 셀렉트 그룹
DSSLa, DSSLb: 하부 더미 도전패턴 DSSLa', DSSLb': 하부 희생 절연패턴
91B, 91B': 하부 더미 층간 절연패턴
LSTd, LSTd': 하부 더미 적층체 UCP: 상부 도전패턴
93A, 93A': 상부 층간 절연패턴 UST, UST': 상부 게이트 적층체
53, 53', 171, 271: 제2 슬릿
DWL, DDSLa, DDSLb: 상부 더미 도전패턴
DWL', DDSLa', DDSLb': 상부 희생 절연패턴
93B, 93B': 상부 더미 층간 절연패턴 USTd, USTd': 상부 더미 적층체
CH1, CH2, CH1', CH2', CH, 159A1, 159A2: 채널구조
159B: 더미 채널구조 ML, ML', 151A: 메모리막
VCT, VCT': 수직연결구조 87, 87', 139, 239: 제1 콘택패턴
97, 97', 167, 267: 제2 콘택패턴 IF1, IF2, IF3: 계면
85, 85', 137B, 237B: 제1 측벽 절연막
60, 60': 제2 측벽 절연막
MLd, 151B, 251B: 더미 메모리막 61, 61', 165, 265: 내측 절연막
80, 135B: 하부 콘택홀 150A1, 150A2: 채널홀
150B: 상부 콘택홀 130, 230: 하부 적층체
140, 240: 상부 적층체 131, 143, 231, 243: 층간 절연막
133, 141, 233, 241: 희생막 173, 273: 도전패턴

Claims (22)

  1. 기판 상의 평면에서, 분리 절연막에 의해 서로 분리된 제1 셀렉트 그룹 및 제2 셀렉트 그룹;
    상기 제1 셀렉트 그룹, 상기 분리 절연막, 및 상기 제2 셀렉트 그룹에 중첩되도록 상기 평면에 나란하게 연장되고, 상기 평면에 교차되는 적층방향으로 교대로 적층된 상부 도전패턴들 및 상부 층간 절연패턴들을 포함하는 상부 게이트 적층체;
    상기 제1 셀렉트 그룹 및 상기 제2 셀렉트 그룹과 상기 상부 게이트 적층체를 관통하도록 연장된 채널구조들; 및
    상기 평면에서, 상기 제1 셀렉트 그룹, 상기 제2 셀렉트 그룹 및 상기 상부 게이트 적층체로부터 이격되고, 상기 채널구조들에 나란하게 연장된 수직연결구조를 포함하고,
    상기 수직연결구조는 상기 분리 절연막이 배치된 레벨로부터 상기 기판을 향하여 연장된 제1 콘택패턴 및 상기 제1 콘택패턴으로부터 상기 적층방향으로 연장된 제2 콘택패턴을 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제1 콘택패턴과 상기 제2 콘택패턴의 계면은 상기 분리 절연막과 상기 상부 게이트 적층체의 계면과 동일한 레벨에 배치된 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 분리 절연막과 상기 상부 게이트 적층체의 계면이 배치된 레벨에서 상기 제1 콘택패턴과 상기 제2 콘택패턴은 서로 상이한 폭을 갖는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 제1 콘택패턴의 측벽을 감싸는 제1 측벽 절연막; 및
    상기 제2 콘택패턴의 측벽을 감싸는 제2 측벽 절연막을 더 포함하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 제2 측벽 절연막은 상기 제1 콘택패턴과 상기 제1 측벽 절연막 사이의 계면을 덮도록 연장된 반도체 메모리 장치.
  6. 제 4 항에 있어서,
    상기 제2 측벽 절연막은,
    상기 제2 콘택패턴의 상기 측벽을 감싸는 내측 절연막; 및
    상기 내측 절연막을 감싸는 더미 메모리막을 포함하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 채널구조들 각각을 감싸는 메모리막을 더 포함하고,
    상기 더미 메모리막은 상기 메모리막과 동일한 물질로 구성된 반도체 메모리 장치.
  8. 제 1 항에 있어서,
    상기 기판에 형성된 주변회로;
    상기 주변회로에 접속된 인터커넥션 구조;
    상기 주변회로 및 상기 인터커넥션 구조를 덮는 제1 하부 절연막;
    상기 제1 하부 절연막과 상기 제1 셀렉트 그룹 사이로부터 상기 제2 셀렉트 그룹에 중첩되도록 연장된 소스막;
    상기 소스막과 동일레벨에서 상기 제1 하부 절연막을 덮는 제2 하부 절연막;
    상기 제2 하부 절연막 상에서 상기 제1 콘택패턴을 감싸는 하부 더미 적층체; 및
    상기 하부 더미 적층체 상에서 상기 제2 콘택패턴을 감싸는 상부 더미 적층체를 더 포함하고,
    상기 제1 콘택패턴은, 상기 인터커넥션 구조에 접촉되도록, 상기 제2 하부 절연막 및 상기 제1 하부 절연막을 관통하는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 하부 더미 적층체는 상기 제1 셀렉트 그룹 및 상기 제2 셀렉트 그룹과 동일레벨에 배치되고,
    상기 상부 더미 적층체는 상기 상부 게이트 적층체와 동일레벨에 배치된 반도체 메모리 장치.
  10. 제 8 항에 있어서,
    상기 제1 셀렉트 그룹 및 상기 제2 셀렉트 그룹 각각은 상기 적층방향으로 교대로 적층된 하부 층간 절연패턴 및 하부 도전패턴을 포함하는 반도체 메모리 장치.
  11. 제 8 항에 있어서,
    상기 하부 더미 적층체는 상기 적층방향으로 교대로 적층된 하부 더미 층간 절연패턴 및 하부 더미 도전패턴을 포함하고,
    상기 상부 더미 적층체는 상기 적층방향으로 교대로 적층된 상부 더미 도전패턴들 및 상부 더미 층간 절연패턴들을 포함하는 반도체 메모리 장치.
  12. 제 8 항에 있어서,
    상기 하부 더미 적층체는 상기 적층방향으로 교대로 적층된 하부 더미 층간 절연패턴 및 하부 희생 절연패턴을 포함하고,
    상기 상부 더미 적층체는 상기 적층방향으로 교대로 적층된 상부 더미 도전패턴들 및 상부 희생 절연패턴들을 포함하는 반도체 메모리 장치.
  13. 제1 영역 및 제2 영역에 배치된 주변회로 및 상기 주변회로에 연결된 인터커넥션 구조를 포함하는 기판;
    상기 기판의 상기 제1 영역에 중첩되고, 상기 기판에 나란한 평면에서 분리 절연막을 사이에 의해 서로 분리된 제1 셀렉트 그룹 및 제2 셀렉트 그룹;
    상기 제1 셀렉트 그룹을 관통하는 제1 채널구조;
    상기 제2 셀렉트 그룹을 관통하는 제2 채널구조;
    상기 기판의 제2 영역에 중첩되고, 상기 평면에서 상기 제1 셀렉트 그룹 및 상기 제2 셀렉트 그룹으로부터 이격된 하부 더미 적층체;
    상기 하부 더미 적층체를 관통하고 상기 인터커넥션 구조를 향해 연장된 하부 콘택홀;
    상기 하부 콘택홀의 측벽 상에 형성된 제1 측벽 절연막; 및
    상기 인터커넥션 구조에 연결되도록 상기 제1 측벽 절연막 상에서 상기 하부 콘택홀을 채우는 제1 콘택패턴을 포함하고,
    상기 하부 콘택홀의 폭은 상기 분리 절연막의 폭보다 넓게 형성된 반도체 메모리 장치.
  14. 제 13 항에 있어서,
    상기 제1 셀렉트 그룹, 상기 분리 절연막, 및 상기 제2 셀렉트 그룹 아래에 배치되고, 상기 제1 채널구조 및 상기 제2 채널구조에 연결되도록 상기 기판의 제1 영역에 중첩된 소스막;
    상기 소스막과 상기 기판 사이에 배치되고, 상기 기판의 상기 제1 영역 및 상기 제2 영역에 중첩되도록 연장된 제1 하부 절연막;
    상기 하부 더미 적층체와 상기 제1 하부 절연막 사이에 배치된 제2 하부 절연막;
    상기 제1 셀렉트 그룹, 상기 분리 절연막, 및 상기 제2 셀렉트 그룹에 중첩되도록 상기 평면에 나란하게 연장되고, 상기 평면에 교차되는 적층방향으로 교대로 적층된 상부 도전패턴들 및 상부 층간 절연패턴들을 포함하는 상부 게이트 적층체;
    상기 제1 채널구조 및 상기 제2 채널구조 각각의 측벽을 감싸는 메모리막;
    상기 하부 더미 적층체 상에 배치된 상부 더미 적층체;
    상기 상부 더미 적층체를 관통하여 상기 제1 콘택패턴에 연결된 제2 콘택패턴; 및
    상기 제2 콘택패턴의 측벽을 감싸는 제2 측벽 절연막을 더 포함하고,
    상기 제1 채널구조, 상기 제2 채널구조 및 상기 메모리막은 상기 상부 게이트 적층체를 관통하도록 연장되고,
    상기 하부 콘택홀, 상기 제1 측벽 절연막 및 상기 제1 콘택패턴은 상기 제1 하부 절연막 및 상기 제2 하부 절연막을 관통하는 반도체 메모리 장치.
  15. 제 14 항에 있어서,
    상기 제2 측벽 절연막은 상기 제1 콘택패턴과 상기 제1 측벽 절연막 사이의 계면을 덮도록 연장된 반도체 메모리 장치.
  16. 제 14 항에 있어서,
    상기 제2 측벽 절연막은,
    상기 제2 콘택패턴의 상기 측벽을 감싸는 내측 절연막; 및
    상기 내측 절연막을 감싸고 상기 메모리막과 동일한 물질을 포함하는 더미 메모리막을 포함하는 반도체 메모리 장치.
  17. 제1 영역 및 제2 영역을 포함하는 기판 상에 하부 적층체를 형성하는 단계;
    상기 하부 적층체를 관통하되, 상기 제1 영역에 중첩되는 제1 슬릿 및 상기 제2 영역에 중첩되는 하부 콘택홀을 형성하는 단계;
    상기 제1 슬릿을 채우는 분리 절연막을 형성하는 단계;
    상기 분리 절연막을 형성하는 공정을 이용하여 상기 하부 콘택홀의 측벽을 덮는 제1 측벽 절연막을 형성하는 단계;
    상기 제1 측벽 절연막 상에 상기 하부 콘택홀을 채우는 제1 콘택패턴을 형성하는 단계;
    상기 하부 적층체 상에 상기 분리 절연막 및 상기 제1 콘택패턴을 덮도록 연장된 상부 적층체를 형성하는 단계;
    상기 상부 적층체 및 상기 하부 적층체를 관통하고, 상기 제1 영역에 중첩된 채널구조들을 형성하는 단계; 및
    상기 제2 영역에 중첩된 상기 상부 적층체를 관통하고, 상기 제1 콘택패턴에 연결된 제2 콘택패턴을 형성하는 단계를 포함하는 반도체 메모리 장치의 제조방법.
  18. 제 17 항에 있어서,
    상기 채널구조들을 형성하는 단계는,
    상기 분리 절연막 양측에서 상기 상부 적층체 및 상기 하부 적층체를 관통하는 제1 채널홀 및 제2 채널홀을 형성하는 단계;
    상기 제1 채널홀의 측벽 및 상기 제2 채널홀의 측벽 상에 메모리막들을 형성하는 단계; 및
    상기 메모리막들 상에 상기 제1 채널홀을 채우는 제1 채널구조와 상기 제2 채널홀을 채우는 제2 채널구조를 형성하는 단계를 포함하는 반도체 메모리 장치의 제조방법.
  19. 제 18 항에 있어서,
    상기 제2 콘택패턴을 형성하는 단계는,
    상기 제1 채널홀 및 상기 제2 채널홀을 형성하는 동안, 상기 제1 콘택패턴을 노출시키도록 상기 상부 적층체를 관통하는 상부 콘택홀을 형성하는 단계;
    상기 메모리막들을 형성하는 동안, 상기 상부 콘택홀의 측벽 상에 더미 메모리막을 형성하는 단계; 및
    상기 더미 메모리막 상에 상기 제2 콘택패턴을 형성하는 단계를 포함하는 반도체 메모리 장치의 제조방법.
  20. 제 17 항에 있어서,
    상기 제2 콘택패턴을 형성하는 단계는,
    상기 제1 콘택패턴을 노출시키도록 상기 상부 적층체를 관통하는 상부 콘택홀을 형성하는 단계;
    상기 상부 콘택홀의 측벽 상에 더미 메모리막을 형성하는 단계;
    상기 채널구조들을 형성하는 동안, 상기 더미 메모리막 상에 더미 채널구조를 형성하는 단계;
    상기 더미 메모리막이 노출되도록 상기 더미 채널구조를 제거하는 단계;
    상기 더미 메모리막 상에 내측 절연막을 형성하는 단계; 및
    상기 내측 절연막 상에 상기 제1 콘택패턴에 연결된 상기 제2 콘택패턴을 형성하는 단계를 포함하는 반도체 메모리 장치의 제조방법.
  21. 제 17 항에 있어서,
    상기 하부 적층체를 형성하는 단계 이전,
    상기 기판을 덮는 제1 하부 절연막을 형성하는 단계;
    상기 기판의 상기 제1 영역에 중첩된 소스막을 상기 제1 하부 절연막 상에 형성하는 단계; 및
    상기 기판의 상기 제2 영역에 중첩된 제2 하부 절연막을 상기 제1 하부 절연막 상에 형성하는 단계를 더 포함하고,
    상기 기판은 주변회로 및 상기 주변회로에 연결된 인터커넥션 구조를 포함하고,
    상기 제1 슬릿은 상기 소스막을 노출시키도록 형성되고,
    상기 하부 콘택홀은 상기 제2 하부 절연막 및 상기 제1 하부 절연막을 관통하여 상기 인터커넥션 구조를 노출시키도록 형성된 반도체 메모리 장치의 제조방법.
  22. 제 17 항에 있어서,
    상기 상부 적층체 및 상기 하부 적층체를 관통하는 제2 슬릿을 형성하는 단계; 및
    상기 제2 슬릿을 통해 상기 상부 적층체 및 상기 하부 적층체의 희생물들을 도전패턴들로 교체하는 단계를 더 포함하는 반도체 메모리 장치의 제조방법.
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