KR20200113171A - 전기 경로를 갖는 패키지 - Google Patents

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KR20200113171A
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terminal
die
layer
laminate substrate
integrated device
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KR1020200033913A
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조나단 크래프트
데이비드 아헌
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아날로그 디바이시즈 인터내셔널 언리미티드 컴퍼니
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Abstract

라미네이트 기판을 갖는 패키지가 개시된다. 라미네이트 기판은 제1 단자 및 제2 단자를 갖는 제1 층을 포함한다. 라미네이트 기판은 또한 도전성 요소를 갖는 제2 층을 포함한다. 라미네이트 기판은 제1 단자를 도전성 요소에 그리고 제2 단자를 도전성 요소에 각각 전기적으로 연결하는 제1 비아 및 제2 비아를 더 포함한다. 패키지는 라미네이트 기판 상에 장착되고 라미네이트 기판에 전기적으로 연결된 다이를 포함할 수 있다.

Description

전기 경로를 갖는 패키지{PACKAGE WITH ELECTRICAL PATHWAY}
관련 출원에 대한 상호 참조
이 출원은 2019년 3월 22일자로 출원된 "PACKAGE WITH ELECTRIC PATHWAY" 명칭의 미국 가출원 62/822,689의 우선권을 주장하며, 이의 전체 개시된 것은 모든 목적을 위해 본원에 참조로 포함된다.
본 출원은 패키지, 특히 전기 경로를 갖는 패키지에 관한 것이다.
디바이스 또는 패키지는 기판에 장착된 다이를 포함할 수 있다. 디바이스 또는 패키지는 예를 들어, 더 큰 전자 시스템에 연결하기 위해 인쇄 회로 기판(PCB)을 포함할 수 있는 시스템 보드 또는 마더보드에 장착될 수 있다. 다수의 디바이스 또는 패키지가 시스템 보드에 장착될 때, 다수의 디바이스 또는 패키지는 시스템 보드 내 이 위에 트레이스를 통해 연결될 수 있다.
본 개시를 요약할 목적으로, 혁신의 어떤 측면, 이점 및 신규한 특징이 본원에서 설명되었다. 이러한 모든 이점이 반드시 임의의 특정 실시예에 따라 달성될 수 있는 것은 아니라는 것을 이해해야 한다. 따라서, 본원에 기술된 혁신은 본원에서 교시 또는 제안될 수 있는 다른 이점을 반드시 달성하지 않으면서 본 명세서에 교시된 바와 같은 하나의 이점 또는 이점 그룹을 달성하거나 최적화하는 방식으로 실시되거나 수행될 수 있다.
일 측면에서, 집적 디바이스 패키지가 개시된다. 집적 디바이스 패키지는 라미네이트 기판을 포함한다. 라미네이트 기판은 제1 단자 및 제2 단자를 갖는 제1 층, 도전성 요소를 갖는 제2 층, 제1 단자를 도전성 요소에 전기적으로 연결하는 제1 비아, 및 라미네이트 기판 내에서 제1 단자 및 제2 단자를 전기적으로 결합하기 위해 제2 단자를 도전성 요소에 전기적으로 연결하는 제2 비아를 포함한다. 집적 디바이스 패키지는 라미네이트 기판 상에 장착되고 이에 전기적으로 연결된 다이를 포함한다.
일 실시예에서, 라미네이트는 제1 단자에 전기적으로 결합된 패드를 갖는 상층을 더 포함하고, 패드는 다이에 전기적으로 연결된다.
일 실시예에서, 제2 층의 도전성 요소는 금속 트레이스를 포함한다.
일 실시예에서, 제2 요소의 도전성 요소는 금속 플레이트이다.
일 실시예에서, 라미네이트는 제2 도전성 요소를 포함하는 제3 층을 더 포함한다.
일 실시예에서, 제1 층은 제1 도전성 플레이트를 포함한다. 라미네이트 기판은 제2 도전성 플레이트를 갖는 제3 층을 포함할 수 있다. 제2 도전성 플레이트는 제1 도전성 플레이트에 열적으로 결합될 수 있다. 제1 도전성 플레이트는 열 도전성 패들을 포함할 수 있다. 열 도전성 패들은 라미네이트 기판의 하면 상에 노출될 수 있다. 하면은 라미네이트 기판의 상면에 대향하며, 다이는 상면에 장착된다. 라미네이트 기판은 다이와 라미네이트 기판의 제2 층 사이에 배치된 제2 도전성 플레이트를 포함한다. 제2 도전성 플레이트는 제1 도전성 플레이트에 전기적으로 결합될 수 있다.
일 실시예에서, 제1 층은 제3 단자 및 제4 단자를 포함하고, 제2 층은 제2 도전성 요소를 포함하고, 제3 단자 및 제4 단자는 제2 도전성 요소를 통해 전기적으로 결합된다.
일 실시예에서, 제1 층은 제3 단자 및 제4 단자를 포함한다. 제1, 제2, 제3 및 제4 단자는 제2 층의 도전성 요소를 통해 전기적으로 결합될 수 있다.
일 실시예에서, 제1 단자는 다른 패키지의 단자, 제1 단자 및 제2 단자가 전기적으로 결합되도록 점퍼를 통해 다른 집적 디바이스 패키지의 단자에 연결된다. 점퍼는 표면 트레이스를 포함할 수 있다.
일 실시예에서, 다이는 스위치 다이를 포함한다. 스위치 다이는 SPST(quad single pole single-throw) 다이를 포함한다. 집적 디바이스 패키지는 제1 다이 위에 배치된 제2 다이를 더 포함한다. 제2 다이는 제1 다이를 제어하도록 구성된 제어기를 포함할 수 있다. 제어기는 직렬-병렬 인터페이스(SPI) 변환기를 포함할 수 있다. 집적 디바이스 패키지는 제1 다이와 제2 다이 사이에 배치된 제3 다이를 더 포함할 수 있다. 제3 다이는 제2 쿼드 SPST 다이를 포함하고, 제2 다이는 제3 다이를 제어하도록 구성될 수 있다.
일 측면에서, 라미네이트 기판이 개시된다. 라미네이트 기판은 제1 단자 및 제2 단자를 갖는 제1 층, 도전성 요소를 갖는 제2 층, 집적 디바이스 다이에 연결하도록 구성된 패드를 갖는 제3 층, 제1 단자를 도전성 요소에 전기적으로 연결하는 제1 비아, 및 제2 단자를 도전성 요소에 전기적으로 연결하는 제2 비아를 포함한다.
일 실시예에서, 제2 층의 도전성 요소는 금속 트레이스를 포함한다.
일 실시예에서, 라미네이트 기판은 제2 도전성 요소를 갖는 제3 층을 더 포함한다.
일 측면에서, 집적 디바이스 패키지가 개시된다. 집적 디바이스 패키지는 상면 및 상면에 대향하는 하면을 갖는 라미네이트 기판을 포함한다. 라미네이트 기판은 하면 상에 제1 단자 및 제2 단자를 포함한다. 라미네이트 기판은 상면 상의 패드. 및 제1 및 제2 단자들을 전기적으로 결합하기 위한 전기 경로를 포함한다.
집적 디바이스 패키지는 또한 라미네이트 기판의 상면 상의 패드에 전기적으로 연결된 다이를 포함한다.
전기 경로는 도전성 요소 및 제1 단자가 제1 비아를 통해 전기적으로 연결되도록 제1 비아 및 제1 비아와 제1 단자에 전기적으로 결합된 도전성 요소를 포함한다. 전기 경로는 도전성 요소와 제2 단자를 전기적으로 연결하는 제2 비아를 더 포함한다.
일 측면에서, 시스템이 개시된다. 시스템은 표면 트레이스를 갖는 시스템 보드, 시스템 보드에 장착된 제1 집적 디바이스 패키지, 및 시스템 보드에 장착된 제2 집적 디바이스 패키지를 포함한다. 제2 집적 디바이스 패키지는 표면 트레이스를 통해 제1 집적 디바이스 패키지에 전기적으로 결합된다. 제1 집적 디바이스 패키지 및 제2 집적 디바이스 패키지 각각은 매립된 전기 경로를 갖는 라미네이트 기판 및 라미네이트 기판에 장착된 다이를 포함한다. 제1 및 제2 집적 디바이스 패키지 각각의 매립된 전기 경로는 대응하는 단자에 의해 표면 트레이스에 전기적으로 연결된다. 시스템은 제1 집적 디바이스 패키지에 인가된 신호를 제2 집적 디바이스 패키지에 전달하도록 구성된다.
일 실시예에서, 제1 집적 디바이스 패키지의 대응하는 단자는 제1 출력 단자를 포함하고, 상제1 집적 디바이스 패키지는 제1 집적 디바이스 패키지의 전기 경로에 전기적으로 연결된 제1 입력 단자를 더 포함한다. 제1 입력 단자는 신호를 수신하도록 구성되고, 제1 출력 단자는 표면 트레이스를 통해 신호를 제2 집적 디바이스 패키지로 송신하도록 구성된다. 제2 집적 디바이스 패키지의 대응하는 단자는 제2 입력 단자를 포함한다. 제2 집적 디바이스 패키지는 제2 집적 디바이스 패키지의 전기 경로에 전기적으로 연결된 제2 출력 단자를 더 포함할 수 있다. 제2 입력 단자는 표면 트레이스를 통해 제1 집적 디바이스 패키지로부터 신호를 수신하도록 구성될 수 있다. 제2 출력 단자는 제2 표면 트레이스를 통해 시스템 보드에 장착된 제3 집적 디바이스 패키지에 신호를 전송하도록 구성될 수 있다.
일 측면에서, 시스템이 개시된다. 시스템은 레이스를 갖는 시스템 보드, 및 스템 보드에 장착된 제1 집적 디바이스 패키지를 포함한다. 집적 디바이스 패키지는 제1 단자, 제2 단자 및 제1 전기 경로를 갖는 제1 라미네이트 기판을 포함한다. 시스템은 또한 시스템 보드에 장착된 제2 집적 디바이스 패키지를 포함한다. 제2 집적 디바이스 패키지는 제3 단자, 제4 단자 및 제2 전기 경로를 갖는 제2 라미네이트 기판을 포함한다. 제1 전기 경로 및 제2 전기 경로 각각은 제1 집적 디바이스 패키지 및 제2 집적 디바이스 패키지에 각각 매립된다. 제1 및 제2 집적 디바이스 패키지들의 상기 1 및 제2 전기 경로들은 제2 및 제3 단자들에 의해 상기 트레이스에 전기적으로 연결된다. 제1 단자 및 제4 단자는 제1 전기 경로, 트레이스 및 제2 전기 경로를 통해 전기적으로 연결된다.
일 실시예에서, 일 실시예에서, 트레이스는 시스템 보드 상에 배치된 표면 트레이스를 포함한다.
도 1은 라미네이트 기판을 포함하는 패키지의 개략적인 측단면도이다.
도 2는 캡슐화 재료없이 도 1에 도시된 패키지의 개략적인 평면도이다.
도 3은 일 실시예에 따라, 라미네이트 기판에 다수의 도전성층의 오버레이를 도시한 라미네이트 기판의 개략적인 평면도이다.
도 4는 도 3에 도시된 라미네이트 기판의 개략적인 측단면도이다.
도 5는 도 3 및 도 4에 도시된 라미네이트 기판의 제1 층의 개략적인 평면도이다.
도 6은 도 3 및 도 4에 도시된 라미네이트 기판의 제2 층 및 비아의 개략적인 평면도이다.
도 7은 제1 층 및 제1 층 상에 오버레이된 제2 층의 개략적인 평면도이다.
도 8은 도 3 및 도 4에 도시된 라미네이트 기판의 제3 층 및 비아의 개략적인 평면도이다.
도 9는 제1 층, 제1 층 상에 오버레이된 제2 층, 및 제2 층 상에 오버레이된 제3 층의 개략적인 평면도이다.
도 10은 도 3 및 도 4에 도시된 라미네이트 기판의 제4 층 및 비아의 개략적인 평면도이다.
도 11은 시스템 보드 또는 마더보드 상의 점퍼 또는 트레이스에 의해 연결된 6개의 패키지 영역의 개략적인 저면도이다.
도 12는 시스템 보드 상의 점퍼 또는 트레이스에 의해 연결된 6개의 패키지 영역의 개략적인 평면도이다.
도 13은 일 실시예에 따라 라미네이트 기판에 층들의 도전성 부분을 도시한 라미네이트 기판의 개략적인 평면도이다.
랜드 그리드 어레이(LGA) 패키지와 같은 집적 디바이스 패키지는 디바이스 또는 패키지를 더 큰 전자 시스템에 연결하는 시스템 보드 또는 마더보드로서 작용할 수 있는 인쇄 회로 보드(PCB)에 장착될 수 있다. 시스템 보드는 파워 서플라이 라인(VDD), 직렬-병렬 인터페이스(SPI) 라인 또는 직렬 클록(SCLK), 등과 같이 모든 다이에 공통인 핀들을 연결하는 트레이스를 포함할 수 있다. 트레이스는 시스템 보드 상의 귀중한 공간을 차지할 수 있다. 예를 들어, 시스템 보드는 패키지 아래의 신호를 라우팅하기 위해, 패키지 상의 단자를 시스템 보드 내 트레이스에 연결하는 비아, 및 트레이스를 또 다른 패키지 상의 단자에 연결하는 또 다른 비아를 포함할 수 있다. 그러나, 시스템 보드 내 이들 트레이스 및 비아는 시스템 보드 상의 패키지들 간에 비교적 넓은 간격을 요구할 수 있다. 시스템 보드의 다른 구성에서, 패키지 표면의 일측 상의 단자 또는 핀은 패키지 표면의 다른 측으로 라우팅될 수 있다. 이러한 경우에, 시스템 보드는 패키지 주위로에 또는 패키지 아래에서 이어지는 트레이스를 포함할 수 있다.
본원에 개시된 일부 실시예는 라미네이트 기판 내 한쌍의 공통 단자, 예를 들어, 동일한 신호를 운반하거나 동일 전압에 있는 한쌍의 단자를 연결하는 전기적 경로(예를 들어, 트레이스)를 갖는 라미네이트 기판을 포함하는 집적 디바이스 패키지에 관한 것이다. 전기 경로는 라미네이트 기판(예를 들어, 라미네이트 기판 내에 매립된) 내에 한 층 상에 형성된 트레이스 및 한쌍의 공통 단자에 연결된 비아를 포함할 수 있다. 본원에 개시된 다양한 실시예는 라미네이트 기판 내 전기 경로를 포함하지 않는 유사한 디바이스 또는 패키지와 비교하여 시스템 보드(예를 들어, PCB)가 더 많은 수의 디바이스 또는 패키지를 장착하는 것을 가능하게 할 수 있다. 즉, 라미네이트 기판 내 전기 경로는 시스템 보드 상에 트레이스를 위한 소 공간을 갖는 많은 수의 행/열의 디바이스 또는 패키지의 장착을 가능하게 할 수 있다.
도 1은 일 예시적인 실시예에 따른 패키지(1)의 측단면도이다. 패키지(1)는 라미네이트 기판(10), 라미네이트 기판(10)의 상측(10a) 상에 장착된 제1 다이(12), 제1 다이(12) 위에 장착된 제2 다이(14), 및 제2 다이(14) 위에 장착된 제3 다이(16)를 포함한다. 제1 다이(12)를 라미네이트 기판(10)에 연결하는 본딩 와이어를 위한 공간을 제공하기 위해 제1 및 제2 다이(12, 14) 사이에 스페이서(18)가 제공된다. 캡슐화 재료(20)는 다이(12, 14, 16), 관련된 본딩 와이어, 및 라미네이트 기판(10)의 상측(10a) 위에 제공될 수 있다. 도시된 패키지(1)는 또한 라미네이트 기판(10), 제1 다이(12), 제2 다이(14), 및 제3 다이(16) 사이에 전기적 연결을 제공하는 복수의 본드 와이어를 포함한다.
라미네이트 기판(10)은 상면(10a) 상에 패드(도시되지 않음) 및 하면(10b) 상에 단자(도시되지 않음)를 포함할 수 있다. 라미네이트 기판(10)은 패드를 단자에 연결하는 비아를 포함할 수 있다. 라미네이트 기판(10)은 2개 이상의 단자를 연결하는 전기 경로(예를 들어, 트레이스)(도시되지 않음)를 포함할 수 있다.
일부 실시예에서, 라미네이트 기판(10)은 상면(10a)으로부터 하면(10b)까지의 두께(t1)를 가질 수 있다. 라미네이트 기판의 두께(t1)는 예를 들어 약 0.35mm일 수 있다. 일부 실시예에서, 두께(t1)는 예를 들어 0.1mm 내지 0.6mm의 범위일 수 있다. 두께(t1)는 라미네이트 기판(10) 내의 층의 수에 적어도 부분적으로 기초하여 다를 수 있다. 라미네이트 기판(10)에 대한 보다 상세한 내용은 다른 도면, 예를 들어 도 3-도 13을 참조하여 이하에 설명된다.
일부 실시예에서, 제3 다이(16)는 제1 및 제2 다이(12, 14)를 제어할 수 있다. 제3 다이(16)는 제3 다이(16)를 라미네이트 기판(10)에 연결하는 본드 와이어 및 라미네이트 기판(10)을 제1 다이(12)에 연결하는 본드 와이어를 통해 제1 다이(12)에 전기적으로 연결될 수 있다. 제3 다이(16)는 본드 와이어를 통해 제2 다이(14)에 직접 연결될 수 있다.
일부 실시예에서, 패키지(1)는 아날로그 스위칭 디바이스를 포함할 수 있다. 일부 실시예에서, 패키지(1)는 예를 들어 패키지를 위한 8개의 독립적인 스위치를 제공하는 2개의 쿼드 단극 단일-스루(SPST) 스위치를 포함할 수 있다.
예를 들어, 제1 및 제2 다이(12, 14)는 SPST 스위치를 포함할 수 있다. 패키지(1)는 직렬-병렬 인터페이스(SPI) 변환기와 같은 제어기를 포함할 수 있다. 제어기는 스위치에 전기적으로 연결되어 스위치를 제어할 수 있다. 예를 들어, 제3 다이(16)는 SPI-병렬 변환기를 포함할 수 있다.
일부 실시예에서, 제1, 제2 및 제3 다이(12, 14, 16)는 임의의 유형의 다이를 포함할 수 있다. 일부 실시예에서, 제1, 제2 및 제3 다이(12, 14, 16)는 임의의 적절한 방식으로 또 다른 다이 및/또는 라미네이트 기판(10)에 연결될 수 있다. 예를 들어, 제1 다이(12)는 라미네이트 기판(10)에 플립 칩 장착될 수 있다. 물론, 패키지(1)는 의도된 용도에 적합한 임의의 수의 다이(들)를 포함할 수 있다.
일부 실시예에서, 스페이서(18)는 제1 다이(12)와 유사하거나 더 큰 측방 치수를 갖는 제2 다이(14)의 장착을 보조할 수 있다. 스페이서(18)는 와이어 본딩을 위해 제1 다이(12)와 제2 다이(14) 사이에 충분한 간극을 제공할 수 있다. 일부 실시예에서, 스페이서는 실리콘, 세라믹 등을 포함할 수 있다. 도시된 패키지(1)는 제1 다이(12)와 제2 다이(14) 사이에 하나의 스페이서(18)를 포함한다. 그러나, 다른 실시예에서, 스페이서(18)는 생략되거나 더 많은 스페이서(들)가 패키지(1) 내에 포함될 수 있다. 예를 들어, 일부 실시예에서, 제2 다이(14)와 제3 다이(16) 사이에 스페이서가 제공될 수 있다.
캡슐화 재료(20)는 라미네이트 기판(10) 상에 장착된 다이(12, 14, 16)를 캡슐화한다. 캡슐화 재료(20)는 플라스틱 몰딩 화합물과 같은 임의의 적합한 재료를 포함할 수 있다. 일부 실시예에서, 캡슐화 재료(20)는 두께(t2)를 가질 수 있다. 캡슐화 재료(20)의 두께(t2)는 예를 들어 약 1.2mm일 수 있다. 일부 실시예에서, 두께(t2)는 예를 들어 0.3mm 내지 10mm의 범위일 수 있다. 두께(t2)는 라미네이트 기판(10) 상에 장착된 다이(들) 및/또는 스페이서(들)의 두께 및/또는 수에 적어도 부분적으로 기초하여 다를 수 있다.
패키지(1)는 시스템 보드 또는 마더보드, 예를 들어 인쇄 회로 기판(PCB)에 장착될 수 있다. 시스템 보드에 장착된 둘 이상의 패키지는 PCB 내에 및/또는 PCB 상에 형성된 트레이스 또는 점퍼를 통해 서로 연결될 수 있다. 어떤 실시예에 따른 패키지 사이의 연결은 도 11 및 도 12에 도시되었다.
도 2는 캡슐화 재료 없이 도 1에 도시된 패키지(1)의 평면도이다. 도 2에 도시된 바와 같이, 다이(12, 14, 16)는 복수의 본드 와이어를 통해 라미네이트 기판(10)에 전기적으로 연결된다. 패키지(1)의 제1 측은 제1 길이(l1)를 갖고, 제1 측에 수직인 제2 측은 제2 길이(l2)를 갖는다. 일부 실시예에서, 패키지(1)의 제1 측의 제1 길이(l1)는 예를 들어 약 5mm일 수 있다. 일부 실시예에서, 제1 길이(l1)는 예를 들어 2mm 내지 50mm의 범위일 수 있다. 일부 실시예에서, 패키지(1)의 제2 측의 제2 길이(l2)는 예를 들어 약 4mm일 수 있다. 일부 실시예에서, 제2 길이(l2)는 예를 들어 2mm 내지 50mm의 범위일 수 있다. 일부 실시예에서, 측방 치수(예를 들어, 제1 길이(l1) 및 제2 길이(l2))는 라미네이트 기판(10)의 크기에 의해 결정될 수 있다. 일부 다른 실시예에서, 측방 치수(예를 들어, 제1 길이(l1) 및 제2 길이(l2))는 라미네이트 기판(10)의 크기와 이에 더하여 캡슐화 재료(20)의 크기에 의해 결정될 수 있다.
도 3은 일 실시예에 따른, 라미네이트 기판(10)에서 다수의 도전성층의 오버레이를 도시한 라미네이트 기판(10)의 개략적인 평면도이다. 도시된 라미네이트 기판(10)은 라미네이트 기판(10)의 하층에 복수의(예를 들어, 30개) 단자(30)를 포함한다. 단자(30)는 다이 입력/출력(I/O) 단자(30a) 및 공통 단자(30b)를 포함할 수 있다. 공통 단자(30b)는 전기 시스템을 위한 공통 전기 신호 또는 소스에 연결하는 전기 연결을 포함할 수 있다. 예를 들어, 시스템 보드(예를 들어, PCB)에 장착된 복수의 패키지를 포함하는 전기 시스템에서, 공통 단자(30b)는 복수의 패키지의 각각의 패키지에 의해 사용되는 공통 전기 신호 또는 소스에 연결하도록 구성될 수 있다. 일부 실시예에서, 복수의 단자(30)의 제1 단자는 입력 단자 또는 포지티브 단자일 수 있고, 전기 경로를 통해 제1 단자에 전기적으로 결합된 복수의 단자(30)의 제2 단자는 출력 단자 또는 네거티브 단자일 수 있다.
일부 실시예에서, 다이 I/O 단자는 본드 패드에 연결되거나 본드 패드로서 작용하기 위해 라미네이트 기판(10)의 하층으로부터 상층으로 연장되는 필라 또는 비아를 포함할 수 있다. 상층 상의 본드 패드는 라미네이트 기판(10)의 상면 상에 노출될 수 있고 본드 와이어(들)를 통해 다이에 연결되도록 구성될 수 있다.
도시된 실시예에서, 공통 단자(30b) 중 하나는 전기 경로를 통해 다른 단자(30b)에 연결된다. 전기 경로는 도전성 요소를 포함할 수 있다. 도전성 요소는 예를 들어 라미네이트 기판(10)의 한 층에 및/또는 이 위에 형성된 트레이스(32) 및/또는 라미네이트 기판(10)의 한 층에 및/또는 이 위에 형성된 다이 패들 또는 도전성 플레이트(34)를 포함할 수 있다. 전기 경로는 또한 라미네이트 기판(10)의 한 층을 라미네이트 기판(10)의 똔 다른 층에 전기적으로 연결하는 비아(36)를 포함할 수 있다. 비아(36)는 라미네이트 기판(10)의 도전성층들을 수직으로 연결하기 위해 라미네이트 기판(10)의 두께를 관통해 적어도 부분적으로 연장될 수 있다.
도 4는 도 3에 도시된 라미네이트 기판(10)의 개략적인 측단면도이다. 도 4에 도시된 라미네이트 기판(10)의 각 층은 도 5, 도 6, 도 8 및 도 10과 관련하여 본원에서 설명된다. 도시된 라미네이트 기판(10)은 4개의 금속층과 3개의 절연체층을 포함하지만, 당업자는 임의의 적절한 수의 도전성 및 절연층이 제공될 수 있음을 이해할 것이다.
제1 층(40)은 공통 단자(30b) 및 도전성 플레이트(34a)를 포함할 수 있다. 제1 층(40) 내의 도시된 공통 단자(30b)는 그라운드 단자 또는 시스템의 다른 패키지에 공통인 다른 유형의 단자일 수 있다. 도전성 플레이트(34a)는 집적 디바이스 다이가 장착되는 다이 패들 또는 다이 패드의 하측 표면을 형성하거나 그 역할을 할 수 있다. 도전성 플레이트(34a)는 라미네이트 기판(10)의 하면(10b) 상에 노출될 수 있다. 도전성 플레이트(34a)는 전기적으로 및/또는 열적으로 도전성일 수 있다. 도전성 플레이트(34a)는 단자(30)보다 클 수 있다. 일부 실시예에서, 도전성 플레이트(34a)는 예를 들어 하면(10b)의 20% 내지 80%를 커버할 수 있다. 패키지(1)의 제1 절연체(44)는 비아(36a)를 포함할 수 있다. 비아(36a)는 제1 층(40)과 제2 층(48) 사이에 수직 전기 연결을 제공할 수 있다. 제1 절연체(44)는 절연 재료를 포함할 수 있다. 절연 재료는 비아(36a)를 전기적으로 격리할 수 있다.
제2 층(48)은 트레이스(32)를 포함할 수 있다. 트레이스(32)는 비아(예를 들어, 제1 절연체(44) 내 비아(36a) 또는 제2 절연체(50) 내 비아(36b)) 사이에 수평 전기 연결을 제공할 수 있다. 비아(36b)는 라미네이트 기판(10)의 제2 층(48)과 제3 층(52) 사이에 수직 전기 연결을 제공할 수 있다. 제2 절연체(50)는 절연 재료를 포함할 수 있다. 절연 재료는 비아(36b)를 전기적으로 격리할 수 있다.
제3 층(52)은 제2 도전성 플레이트(34b)를 포함할 수 있다. 라미네이트 기판(10)은 또한 비아(36c)를 포함하는 제3 절연체(54)를 포함할 수 있다. 제3 절연체(54)의 비아(36c)는 제3 층(52)과 제4 층(56) 사이에 수직 전기 연결을 제공한다. 제3 절연체(54)는 절연 재료를 포함할 수 있다. 절연 재료는 비아(36c)를 전기적으로 격리할 수 있다.
제4 층(56)은 제3 도전성 플레이트(34c) 및 패드(58)를 포함할 수 있다. 패드(58)는 라미네이트 기판(10)에 장착된 다이(예를 들어, 도 1에 도시된 다이(12, 14, 16))에 연결하도록 구성될 수 있다. 패드(58)와 다이는 본드 와이어를 통해 전기적으로 연결될 수 있다. 다른 배열에서, 다이는 플립 칩 연결 및/또는 구리 필라를 통해 패드(58)에 전기적으로 연결할 수 있다.
도시된 라미네이트 기판(10)의 도전성 플레이트(34)는 공통 단자(30b)를 위한 전기적 경로를 제공하면서도 효과적으로 충분한 그라운드 연결을 제공할 수 있다. 일부 실시예에서, 비아(36)는 라미네이트 기판(10)의 하나 이상의 층을 통해 연장될 수 있다. 예를 들어, 비아(36)는 인접 층 사이에 전기적 연결을 제공하는 대신 원격 층 사이에 직접적인 전기적 연결을 제공할 수 있다.
도 5는 도 3 및 도 4에 도시된 라미네이트 기판(10)의 제1 층(40)의 개략적인 평면도이다. 도시된 제1 층(40)은 18개의 다이 I/O 단자(30a) 및 12개의 공통 단자(30b)를 포함한다. 도시된 실시예에서, 공통 단자(30b)는 그라운드용 단자(GND), 포지티브 서플라이 전압(VDD), I/O 전압(VL), 직렬 클록(SCLK), 칩 선택 바(CSB), 및 네거티브 서플라이 전압(VSS)을 포함한다. 이들 단자에 의해 제공된 전기 신호는 시스템 보드에 장착된 복수의 패키지에 의해 이용되거나 공유될 수 있다. 일부 실시예에서, VSS 단자는 그라운드 연결을 제공할 수 있다. 전술한 바와 같이, 제1 층(40)은 또한 도전성 플레이트(34a)를 포함할 수 있다. 도전성 플레이트는 공통 단자(30b)의 다른 VSS 단자로서 제공될 수 있다. 일부 실시예에서, 라미네이트 기판(10)은 임의의 적합한 인터페이스의 사용을 가능하게 하도록 구성될 수 있다. 예를 들어, 라미네이트 기판(10)은 I2C(Inter-Integrated Circuit), LVDS(Low Voltage Differential Signaling), USB(Universal Serial Bus), CAN(Controller Area Network) 등과 같은 임의의 인터페이스와 호환될 수 있다.
도 6은 도 3 및 도 4에 도시된 라미네이트 기판(10)의 제2 층(48) 및 비아(36a)의 개략적인 평면도이다. 제2 층(48)은 트레이스(32)를 포함한다. 도시된 제2 층(48)은 제2 층(48)의 일단부에서 다른 단부까지 연장하는 5개의 트레이스(32a, 32b, 32c, 32d, 32e)를 포함한다. 도시된 제2 층(48)은 또한 트레이스(32a, 32b, 32c, 32d, 32e)와 평행하게 연장되는 5개의 트레이스(32f, 32g, 32h, 32i, 32j)를 포함한다. 도시된 제2 층(48)은 다른 트레이스(32a-32j)에 수직으로 연장되는 2개의 트레이스(32k, 32l)를 더 포함한다. 그러나, 트레이스(32)는 임의의 적절한 방식으로 배열될 수 있다.
비아(36a)는 도 4에 도시된 제1 절연체(44)에 형성된다. 비아(36a)는 도 4 및 도 5에 도시된 제1 층(40)과 제2 층(48) 사이에 배치된다. 비아(36a)는 제1 층(40)과 제2 층(48)의 부분들을 전기적으로 연결할 수 있다. 예를 들어, 비아(36a)는 공통 단자(30b)를 제2 층(48)의 대응하는 트레이스(32)에 전기적으로 연결할 수 있다.
도 7은 제1 층(40) 상에 오버레이된 제1 층(40) 및 제2 층(48)의 개략적인 평면도이다. 트레이스(32)는 다양한 공통 단자(30b)를 연결한다. 예를 들어, 트레이스(32a)의 일단부는 비아(36a)를 통해 GND 단자들 중 하나에 연결되고, 트레이스(32a)의 일단부로부터 수평으로 이격된 트레이스(32a)의 다른 단부는 또 다른 비아(36a)를 통해 GND 단자들 중 다른 것에 연결된다. 마찬가지로, 트레이스(32b-32e)의 단부는 VDD 단자, VL 단자, SCLK 단자 및 CSB 단자의 쌍에 연결된다.
도시된 VSS 단자 및 도전성 플레이트(34a)는 다른 공통 단자와는 다르게 결합될 수 있다. VSS 단자는 비아(36a)를 통해 트레이스(32k, 32l)에 결합될 수 있고, 도전성 플레이트(34a)는 비아(36a)를 통해 트레이스(32f-32j)에 결합될 수 있다.
도 8은 예를 들어 도 3 및 도 4에 도시된 라미네이트 기판(10)의 제3 층(52) 및 비아(36b)의 개략적인 평면도이다. 제3 층(52)은 도전성 플레이트(34b) 및 트레이스(60)를 포함한다. 트레이스(60)는 비아(36b)를 도 4 및 도 10에 도시된 비아(36c)와 정렬시키는 것을 도울 수 있다. 도시된 제3 층(52)은 트레이스(60a, 60b, 60c, 60d, 60e)를 포함한다. 일부 실시예에서, 제3 층(52)은 임의의 적합한 수 및/또는 형상의 트레이스를 가질 수 있다. 도시된 도전성 플레이트(34b)는 레그(62a, 62b)를 포함한다. 레그(62a, 62)는 VSS 단자에 연결된 제2 층(48) 상의 트레이스(32k, 32l)에 전기적으로 결합될 수 있다.
비아(36b)는 도 4에 도시된 제2 절연체(50)에 형성될 수 있다. 비아(36b)는 도 4 및 도 6에 도시된 제2 층(48)과 제3 층(52) 사이에 배치된다. 비아(36b)는 제2 층(48)과 제3 층(52)의 부분을 전기적으로 연결할 수 있다. 예를 들어, 비아(36b)는 제2 층(48)의 트레이스(32a)와 제3 층(52)의 트레이스(60a)를 연결할 수 있다.
도 9는 제1 층(40), 제1 층(40) 상에 오버레이된 제2 층(48) 및 제2 층(48) 상에 오버레이된 제3 층(52)의 개략적인 평면도이다. 도시된 바와 같이, 제3 층(52) 상의 트레이스(60a-60e)는 제2 층(48) 상의 대응하는 트레이스(32a-32e)와 적어도 부분적으로 중첩하고 트레이스(60a-60e)는 비아(36b)를 통해 트레이스(32a-32e)에 각각 전기적으로 연결된다. 도전성 플레이트(34b)는 비아(36b)를 통해 제2 층(48) 상의 트레이스(32f, 32g, 32h, 32i, 32j)와 전기적으로 결합되고, 트레이스(32f, 32g, 32h, 32i, 32j)는 도전성 플레이트(34a), 및 VSS에 전기적으로 결합되고, 이에 의해, 도전성 플레이트(34a)와 제1 층(40) 상의 VSS 단자 사이에 전기 연결을 만든다.
도 10은 예를 들어 도 3 및 도 4에 도시된 라미네이트 기판(10)의 제4 층(56) 및 비아(36c)의 개략적인 평면도이다. 제4 층(56)은 본드 와이어를 통해 집적 디바이스 다이와의 전기적 통신을 제공할 수 있는 도전성 플레이트(34c) 및 패드(58)를 포함한다. 도시된 제4 층(56)은 패드(58a, 58b, 58c, 58d, 58e, 58f)를 포함한다.
비아(36c)는 도 4에 도시된 제3 절연체(54)에 형성된다. 비아(36c)는 도 4 및 도 8에 도시된 제3 층(52)과 제4 층(54) 사이에 배치된다. 비아(36c)는 제3 층(52) 및 제4 층(56)의 부분을 전기적으로 연결할 수 있다.
도 3 및 도 6을 다시 참조하면, 예를 들어, 도시된 라미네이트 기판(10)의 상측에 GND 단자 중 하나는 트레이스(32a) 및 비아(36a)를 통해 도시된 라미네이트 기판(10)의 하면에 GND 단자 중 다른 하나와 전기적으로 결합된다. GND 단자는 또한 트레이스(32a, 60a) 및 비아(36a, 36b, 36c)를 통해 패드(58a)와 전기적으로 결합된다.
예를 들어, 제1 층(40)의 VSS 단자와 도전성 플레이트(34a)는 제2 층(48) 상의 트레이스(32f, 32g, 32h, 32i, 32j, 32k, 32l), 제3 층(52) 상의 도전성 플레이트(34b), 및 비아(36a, 36b)를 통해 서로 전기적으로 결합된다. VSS 단자 및 도전성 플레이트(34a)는 또한 제2 층(48) 상의 트레이스(32f, 32g, 32h, 32i, 32j, 32k, 32l), 제3 층(52) 상의 도전성 플레이트(34b), 및 비아(36a, 36b, 36c)를 통해 패드(58f)와 전기적으로 결합된다.
도 11은 시스템 보드 또는 마더보드(예를 들어, PCB)(도시되지 않음) 상의 점퍼 또는 트레이스(70)에 의해 연결된 6개의 패키지 영역(1a, 1b, 1c, 1d, 1e, 1f)의 개략적인 저면도이다. 각각의 패키지 영역(1a-1f)은 시스템 보드 상의 특정 패키지(1)의 풋프린트를 나타내며, 집적 디바이스 다이 및 다른 성분은 도시를 용이하게 하기 위해 도시되지 않았다. 라미네이트 기판(110a, 110b, 110c, 110d, 110e, 110f) 내 트레이스(32a-32e)는 설명의 목적을 위해 도시되었다. 트레이스(70)는 예를 들어 시스템 보드 상에 형성된 표면 트레이스를 포함할 수 있다.
도 12는 시스템 보드(72)(PCB와 같은) 상의 점퍼 또는 트레이스(70)에 의해 연결된 6개의 패키지 영역의 개략적인 평면도이다. 패키지의 라미네이트 기판에 형성된 전기 경로는 트레이스(70)가 시스템 보드(72)를 통한 라우팅 연결 없이 하나의 패키지의 공통 노드를 다른 것에 연결할 수 있게 한다. 시스템 보드(72)를 통한 라우팅 연결은 예를 들어 패키지 영역 아래의 시스템 보드 내 매립된 트레이스 및 시스템 보드 내 트레이스에 공통 노드를 연결하는 비아를 포함할 수 있다. 패키지의 라미네이트 기판에 형성된 전기 경로는 패키지가 서로 비교적 근접하게 위치될 수 있게 한다. 예를 들어, 전기 경로를 포함하지 않는 패키지를 장착하는 것은 전기 경로를 가진 패키지를 장착하는 것과 비교하여 각각의 패키지 사이에 약 1mm의 여분의 간격을 차지할 수 있다. 예를 들어, 패키지는 5mm의 측방 치수를 가질 수 있다. 일예에서, 전기 경로를 사용하지 않는 6개의 패키지에 비해 전기 경로를 갖는 7개의 패키지가 시스템 보드에 장착될 수 있다.
도 13은 일 실시예에 따른 라미네이트 기판(80) 내 층들의 도전성 부분을 도시한 라미네이트 기판(80)의 개략적인 평면도이다. 도시된 라미네이트 기판(80)은 라미네이트 기판(80)의 하층에 30개의 단자(30)를 포함한다. 단자(30)는 다이 I/O 단자(30a) 및 공통 단자(30b)를 포함할 수 있다.
도 13에 도시된 라미네이트 기판(80)은 일반적으로 도 3에 도시된 라미네이트 기판(10)과 유사하다. 달리 언급되지 않는 한, 도 13의 성분은 도 3-도 10의 유사한 참조부호의 성분과 유사하거나 동일할 수 있다. 도 3의 실시예와 달리, 라미네이트 기판(80)은 다수의 도전성 플레이트를 갖지 않는다. 오히려, 라미네이트 기판(80)에는 하나의 도전성 플레이트(34a) 또는 패들만이 존재한다. VSS 단자는 라미네이트 기판(80)의 모든 4개의 측에 배치된다. 도 3의 라미네이트 기판(10)과 같이, 라미네이트 기판(80)은 트레이스(32a'-32f')를 포함한다. 그러나, 트레이스(32f')는 라미네이트 기판(80)에 장착될 수 있는 다이에 전기적으로 결합되도록 구성되지 않는다. 대신에, 트레이스(32f')는 도 13에 도시된 바와 같이 상측 RT1 단자에서 하측 RT1 단자로의 전기적 경로를 제공할 수 있다.
문맥상 달리 명확하게 요구하지 않는 한, 상세한 설명 및 청구 범위 전체에 걸쳐, "포함하다(comprise)", "포함하는(comprising)," "포함하다(include)", "포함하는(including)"라는 단어는 배타적이거나 철저한 의미와는 반대로 포괄적인 의미로, 다시 말해, 이들 단어는“포함하지만 이에 국한되지는 않는"의 의미로 해석되어야 한다. 본원에서 일반적으로 사용되는 바와 같이, "결합된" 또는 "연결된"이라는 단어는 직접 연결되거나 하나 이상의 중간 요소에 의해 연결될 수 있는 둘 이상의 요소를 지칭한다. 또한, 이 출원에서 사용될 때 "여기에서", "위에", "아래에"라는 단어, 및 유사한 취지의 단어는 이 출원을 이 출원의 임의의 특정 부분이 아닌 전체로서 지칭할 것이다. 문맥이 허용하는 경우, 단수 또는 복수를 사용하는 상세한 설명에서의 단어는 각각 복수 또는 단수를 포함할 수 있다. 2개 이상의 항목의 목록과 관련하여 "또는"이라는 단어는 목록 내 항목 중 임의의 것, 목록 내 모든 항목, 및 목록 내 항목의 임의의 조합이라는 단어의 해석을 모두 포함한다. 본원에서 제공되는 모든 수치는 측정 오차 내에 유사한 값을 포함하도록 의도된다.
또한, "할 수 있다", "할 수도 있을 것이다", "일 수도 있다", "일 수 있다", "예를 들어", "이를테면", 등과 같은 본원에서 사용되는 조건부 언어는, 구체적으로 달리 언급되지 않거나 사용된 문맥 내에서 다르게 이해되지 않는 한, 일반적으로 어떤 실시예가, 다른 실시예는 포함하지 않지만, 어떤 특징, 요소 및/또는 상태를 포함한다는 것을 전달하도록 의도된다.
본원에서 제공되는 발명의 교시는 반드시 전술한 시스템일 필요는 없는 다른 시스템에 적용될 수 있다. 전술한 다양한 실시예의 요소 및 동작은 추가 실시예를 제공하기 위해 조합될 수 있다.
본 발명의 어떤 실시예가 설명되었지만, 이들 실시예는 단지 예로서 제시되었으며 본 개시의 범위를 제한하도록 의도되지 않았다. 실제로, 본원에 기술된 신규한 방법 및 시스템은 다양한 다른 형태로 구현될 수 있다. 또한, 본 개시의 사상을 벗어나지 않고 본원에 기술된 방법 및 시스템의 형태에 다양한 생략, 대체 및 변경이 이루어질 수 있다. 첨부된 청구 범위 및 이들의 등가물은 본 개시의 범위 및 사상 내에 속하는 그러한 형태 또는 변형을 포함하도록 의도된다. 따라서, 본 발명의 범위는 청구 범위를 참조하여 정의된다.

Claims (20)

  1. 제1 단자 및 제2 단자를 갖는 제1 층;
    도전성 요소를 갖는 제2 층;
    상기 제1 단자를 상기 도전성 요소에 전기적으로 연결하는 제1 비아; 및
    라미네이트 기판 내에서 상기 제1 단자 및 상기 제2 단자를 전기적으로 결합하기 위해 상기 제2 단자를 상기 도전성 요소에 전기적으로 연결하는 제2 비아를 포함하는 상기 라이네이트 기판; 및
    상기 라미네이트 기판 상에 장착되고 이에 전기적으로 연결된 다이를 포함하는, 집적 디바이스 패키지.
  2. 청구항 1에 있어서, 상기 라미네이트는 상기 제1 단자에 전기적으로 결합된 패드를 갖는 상층을 더 포함하고, 상기 패드는 상기 다이에 전기적으로 연결된, 집적 디바이스 패키지.
  3. 청구항 1에 있어서, 상기 제2 층의 상기 도전성 요소는 금속 트레이스를 포함하는, 집적 디바이스 패키지.
  4. 청구항 1에 있어서, 상기 제2 요소의 상기 도전성 요소는 금속 플레이트인, 집적 디바이스 패키지.
  5. 청구항 1에 있어서, 상기 라미네이트는 제2 도전성 요소를 포함하는 제3 층을 더 포함하는, 집적 디바이스 패키지.
  6. 청구항 1에 있어서, 상기 제1 층은 제1 도전성 플레이트를 포함하는, 집적 디바이스 패키지.
  7. 청구항 6에 있어서, 상기 제1 도전성 플레이트는 열 도전성 패들을 포함하는 집적 디바이스 패키지.
  8. 청구항 8에 있어서, 상기 열 도전성 패들은 상기 라미네이트 기판의 하면 상에 노출되고, 상기 하면은 상기 라미네이트 기판의 상면에 대향하며, 상기 다이는 상기 상면에 장착되는, 집적 디바이스 패키지.
  9. 청구항 1에 있어서, 상기 제1 층은 제3 단자 및 제4 단자를 포함하고, 상기 제2 층은 제2 도전성 요소를 포함하고, 상기 제3 단자 및 상기 제4 단자는 상기 제2 도전성 요소를 통해 전기적으로 결합되는, 집적 디바이스 패키지.
  10. 청구항 1에 있어서, 상기 제1 층은 제3 단자 및 제4 단자를 포함하고, 상기 제1, 제2, 제3 및 제4 단자는 상기 제2 층의 상기 도전성 요소를 통해 전기적으로 결합되는, 집적 디바이스 패키지.
  11. 청구항 1에 있어서, 상기 제1 단자는 다른 패키지의 단자, 상기 제1 단자 및 상기 제2 단자가 전기적으로 결합되도록 점퍼를 통해 다른 집적 디바이스 패키지의 단자에 연결되고, 상기 점퍼는 표면 트레이스를 포함하는, 집적 디바이스 패키지.
  12. 청구항 1에 있어서, 상기 다이는 스위치 다이를 포함하는, 집적 디바이스 패키지.
  13. 청구항 14에 있어서, 상기 스위치 다이는 SPST(quad single pole single-throw) 다이를 포함하는, 집적 디바이스 패키지.
  14. 청구항 15에 있어서, 상기 제1 다이 위에 배치된 제2 다이 및 상기 제1 및 제2 다이들 사이에 배치된 제3 다이를 더 포함하고, 상기 제2 다이는 상기 제1 다이를 제어하도록 구성된 제어기를 포함하고, 상기 제어기는 직렬-병렬 인터페이스(SPI) 변환기를 포함하고, 상기 제3 다이는 제2 쿼드 SPST 다이를 포함하고, 상기 제2 다이는 상기 제3 다이를 제어하도록 구성된, 집적 디바이스 패키지.
  15. 라미네이트 기판에 있어서,
    제1 단자 및 제2 단자를 갖는 제1 층;
    도전성 요소를 갖는 제2 층;
    집적 디바이스 다이에 연결하도록 구성된 패드를 갖는 제3 층;
    상기 제1 단자를 상기 도전성 요소에 전기적으로 연결하는 제1 비아; 및
    상기 제2 단자를 상기 도전성 요소에 전기적으로 연결하는 제2 비아를 포함하는, 라미네이트 기판.
  16. 청구항 18에 있어서, 상기 제2 층의 상기 도전성 요소는 금속 트레이스를 포함하는, 라미네이트 기판.
  17. 청구항 18에 있어서, 제2 도전성 요소를 갖는 제3 층을 더 포함하는, 라미네이트 기판.
  18. 집적 디바이스 패키지에 있어서,
    상면 및 상기 상면에 대향하는 하면을 갖는 라미네이트 기판으로서, 상기 라미네이트 기판은
    상기 하면 상에 제1 단자 및 제2 단자;
    상기 상면 상의 패드; 및
    상기 제1 및 제2 단자들을 전기적으로 결합하기 위한 전기 경로를 포함하는 것인, 상기 라미네이트 기판; 및
    상기 라미네이트 기판의 상기 상면 상의 상기 패드에 전기적으로 연결된 다이를 포함하는, 집적 디바이스 패키지.
  19. 청구항 21에 있어서, 상기 전기 경로는 상기 도전성 요소 및 상기 제1 단자가 상기 제1 비아를 통해 전기적으로 연결되도록 제1 비아 및 상기 제1 비아와 상기 제1 단자에 전기적으로 결합된 도전성 요소를 포함하는, 라미네이트 기판.
  20. 청구항 22에 있어서, 상기 전기 경로는 상기 도전성 요소와 상기 제2 단자를 전기적으로 연결하는 제2 비아를 더 포함하는, 라미네이트 기판.
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