KR20200038380A

KR20200038380A - 이미지 센싱 시스템 및 이의 동작 방법

Info

Publication number: KR20200038380A
Application number: KR1020180117675A
Authority: KR
Inventors: 채희성; 정연환; 김경민; 김경태
Original assignee: 삼성전자주식회사
Priority date: 2018-10-02
Filing date: 2018-10-02
Publication date: 2020-04-13
Also published as: US11665446B2; CN110996022B; US20220006966A1; KR102538220B1; US11172149B2; US20200106974A1; CN110996022A

Abstract

본 발명은 이미지 센싱 시스템 및 이의 동작 방법에 관한 것이다. 본 발명의 실시예에 따른 이미지 센싱 시스템은 제1 및 제2 픽셀을 포함하는 픽셀 어레이, 아날로그-디지털 변환 회로, 및 에버리지 연산기를 포함한다. 아날로그-디지털 변환 회로는 제1 픽셀 신호를 제1 픽셀 데이터로 변환하고, 제2 픽셀 신호를 제2 픽셀 데이터로 변환한다. 에버리지 연산기는 제1 시간 동안 제1 및 제2 픽셀 데이터의 제1 비트들에 기초하여 제1 에버리지 비트를 생성하고, 제2 시간 동안 제1 및 제2 픽셀 데이터의 제2 비트들에 기초하여 제2 에버리지 비트를 생성한다. 본 발명에 따르면, 이미지를 처리하기 위한 데이터의 양 및 이미지의 처리 시간이 감소한다.

Description

이미지 센싱 시스템 및 이의 동작 방법{IMAGE SENSING SYSTEM AND OPERATING METHOD OF THE SAME}

본 발명은 이미지 처리에 관한 것으로, 좀 더 상세하게는 이미지 센싱 시스템 및 이의 동작 방법에 관한 것이다.

스마트폰, PC, 디지털 카메라, 또는 디지털 캠코더와 같이 다양한 전자 장치에 이미지를 획득하고 처리하기 위한 이미지 센서가 구비되고 있다. 이미지 센서는 CCD (Charge Coupled Device) 또는 CIS (CMOS Image Sensor)를 포함할 수 있다. 이미지 센서로부터 획득된 이미지는 이미지 신호 프로세서에 의하여 처리될 수 있다.

최근에는 고속으로 이미지 프레임 생성 및 처리가 가능한 이미지 센싱 시스템이 강조되고 있다. 다만, 이미지 신호 프로세서의 데이터를 처리하는 속도 및 처리할 수 있는 데이터 양의 한계로 인하여, 고속으로 이미지 프레임을 구현하는데 제약이 발생한다. 이러한 제약 하에서, 고속으로 이미지 프레임을 생성 및 처리하기 위한 방안이 요구되고 있다.

본 발명은 이미지 프레임의 생성 및 처리 속도를 향상시키고 아날로그 신호인 픽셀 신호를 디지털 신호로 변환하는 과정에서 발생되는 잡음을 감소시킬 수 있는 이미지 센싱 시스템 및 이의 동작 방법을 제공할 수 있다.

본 발명의 실시예에 따른 이미지 센싱 시스템은 제1 픽셀 신호를 생성하는 제1 픽셀, 및 제2 픽셀 신호를 생성하는 제2 픽셀을 포함하는 픽셀 어레이, 제1 픽셀 신호를 제1 픽셀 데이터로 변환하고, 제2 픽셀 신호를 제2 픽셀 데이터로 변환하는 아날로그-디지털 변환 회로, 및 제1 시간 동안, 제1 픽셀 데이터의 제1 비트 및 제2 픽셀 데이터의 상기 제1 비트에 기초하여 제1 에버리지 비트를 생성하고, 제2 시간 동안, 제1 픽셀 데이터의 제2 비트, 및 상기 제2 픽셀 데이터의 제2 비트에 기초하여 제2 에버리지 비트를 생성하는 에버리지 연산기를 포함한다.

본 발명의 실시예에 따른 이미지 센싱 시스템의 동작 방법은, 제1 픽셀이 제1 픽셀 신호를 생성하는 단계, 제1 픽셀과 동일한 컬러를 감지하는 제2 픽셀이 제2 픽셀 신호를 생성하는 단계, 제1 및 제2 픽셀 신호들을 제1 및 제2 픽셀 데이터로 변환하는 단계, 제1 및 제2 픽셀 데이터의 합 연산에 기초하여 에버리지 데이터를 생성하는 단계, 및 직렬로 수신된 상기 에버리지 데이터를 병렬로 변환하여 이미지 신호 프로세서에 출력하는 단계를 포함한다.

본 발명의 실시 예에 따른 이미지 센싱 시스템 및 이의 동작 방법은 아날로그-디지털 변환 회로로부터 변환된 픽셀 데이터의 에버리지를 수행하여 이미지 신호 프로세서에 전달함으로써, 이미지를 처리하기 위한 데이터의 양 및 시간을 감소시키고, 아날로그-디지털 변환 회로에 의하여 발생된 잡음을 감소시킬 수 있다.

도 1은 본 발명의 실시예에 따른 이미지 센싱 시스템의 블록도이다.
도 2는 도 1의 이미지 센싱 시스템의 예시적인 실시예를 도시한 도면이다.
도 3은 도 2의 제1 동작 모드에서, 아날로그 디지털 변환 회로 또는 에버리지 연산기로부터 출력되는 데이터를 설명하기 위한 타이밍도이다.
도 4는 도 2의 제2 동작 모드에서, 에버리지 연산기로부터 출력되는 데이터를 설명하기 위한 타이밍도이다.
도 5는 도 1의 이미지 센싱 시스템의 예시적인 실시예를 도시한 도면이다.
도 6은 도 1의 이미지 센싱 시스템의 예시적인 실시예를 도시한 도면이다.
도 7은 도 1의 이미지 센싱 시스템의 예시적인 실시예를 도시한 도면이다.
도 8은 도 1의 이미지 센싱 시스템의 예시적인 실시예를 도시한 도면이다.
도 9는 도 1의 이미지 센싱 시스템의 예시적인 실시예를 도시한 도면이다.
도 10은 픽셀 데이터의 평균 연산을 이미지 신호 프로세서에서 수행하는 실시예를 도시한 도면이다.
도 11은 도 10의 이미지 신호 프로세서에 의하여 픽셀 데이터를 머징할 때 출력되는 데이터를 설명하기 위한 타이밍도이다.
도 12는 본 발명의 실시예에 따른 이미지 센싱 시스템의 동작 방법의 순서도이다.
도 13은 도 12의 S130 단계를 구체화한 도면이다.

아래에서는, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재된다.

도 1은 본 발명의 실시예에 따른 이미지 센싱 시스템의 블록도이다. 도 1을 참조하면, 이미지 센싱 시스템(100)은 이미지 센서(110) 및 이미지 신호 프로세서(180)를 포함한다. 이미지 센싱 시스템(100)은 외부의 이미지를 획득하고, 획득된 이미지를 처리 및 저장하도록 구성될 수 있다.

이미지 센서(110)는 외부의 빛을 감지한다. 외부의 빛은 하나 이상의 광원으로부터 방출된 후 피사체에 의하여 반사된 빛일 수 있다. 이미지 센서(110)는 감지된 빛을 전기 신호인 이미지 신호로 변환하고, 이미지 신호를 이용하여 이미지 프레임을 생성할 수 있다. 이를 위하여, 이미지 센서(110)는 픽셀 어레이(120), 로우 디코더(130), 아날로그-디지털 변환 회로(140), 타이밍 컨트롤러(150), 에버리지 연산기(160), 및 데이터 정렬기(170)를 포함할 수 있다.

픽셀 어레이(120)는 2차원적으로 배열된 복수의 픽셀들을 포함한다. 복수의 픽셀들 각각은 외부로부터 감지된 광 신호를 전기 신호인 픽셀 신호로 변환한다. 픽셀 어레이(120)는 구동 신호들에 응답하여 센싱된 픽셀 신호들을 출력한다. 픽셀 어레이(120)는 복수의 픽셀들에 의하여 센싱된 복수의 픽셀 신호들을 복수의 컬럼 라인들을 통하여 아날로그-디지털 변환 회로(140)에 제공할 수 있다.

로우 디코더(130)는 픽셀 어레이(120)에 포함된 픽셀들 중 하나 이상의 행(row)을 선택할 수 있다. 선택된 행에 포함된 픽셀들 중 적어도 일부는 센싱된 픽셀 신호를 아날로그-디지털 변환 회로(140)에 제공할 수 있다. 이를 위하여, 로우 디코더(130)는 행 선택 신호를 생성하여 픽셀 어레이(120)에 제공할 수 있다. 로우 디코더(130)는 타이밍 컨트롤러(150)의 제어 하에 행 선택 신호를 생성할 수 있다.

아날로그-디지털 변환 회로(140)는 픽셀 어레이(120)로부터 출력된 아날로그 신호인 픽셀 신호를 디지털 신호인 픽셀 데이터로 변환한다. 아날로그-디지털 변환 회로(140)는 디지털 샘플링을 수행하고 및 고정 패턴 잡음(Fixed Pattern Noise, FPN)을 제거하기 위한 상관 이중 샘플러(Correlated Double Sampler)를 포함할 수 있다. 아날로그-디지털 변환 회로(140)는 디지털 샘플링 결과 생성된 신호가 하이 레벨을 갖는 동안, 카운터 클럭을 카운팅하여 픽셀 데이터를 생성하기 위한 카운터를 더 포함할 수 있다.

아날로그-디지털 변환 회로(140)는 타이밍 컨트롤러(150)의 제어 하에 열(컬럼, column) 단위로, 픽셀 데이터를 생성할 수 있다. 예를 들어, 아날로그-디지털 변환 회로(140)는 복수의 컬럼 라인들 각각에 대응되는 복수의 컬럼 아날로그-디지털 변환기들을 포함할 수 있다. 복수의 컬럼 아날로그-디지털 변환기들 각각은 연결된 컬럼 라인으로부터 수신된 픽셀 신호를 픽셀 데이터로 변환할 수 있다.

아날로그-디지털 변환 회로(140)는 선택된 행에 대응되는 픽셀 데이터를 병렬로 출력할 수 있다. 픽셀 데이터를 직렬로 출력하는 경우에 비하여, 픽셀 데이터를 병렬로 출력할 때, 잡음 여유도(noise immunity)가 향상될 수 있다. 또한, 복수의 컬럼 아날로그-디지털 변환기들 각각은 픽셀 데이터를 비트 단위로 순차적으로 출력할 수 있다. 픽셀 데이터에 포함된 복수의 비트들을 동시에 출력하는 경우에 비하여, 픽셀 데이터를 순차적으로 출력할 때, 추후 에버리지 연산기(160)의 합 연산을 위한 전가산기의 개수가 감소될 수 있다.

타이밍 컨트롤러(150)는 이미지 센서(110)의 전반적인 동작을 제어할 수 있다. 타이밍 컨트롤러(150)는 로우 디코더(130), 및 아날로그-디지털 변환 회로(140)에 제어 신호를 제공하여 이미지 센서(110)를 구동시킬 수 있다. 타이밍 컨트롤러(150)에 제어에 따라, 아날로그-디지털 변환 회로(140)는 픽셀 데이터를 에버리지 연산기(160)에 출력할 수 있다. 타이밍 컨트롤러(150)의 제어에 따라, 에버리지 연산기(160)는 픽셀 데이터에 대한 평균 연산을 수행하여 에버리지 데이터를 생성할 수 있고, 데이터 정렬기(170)는 에버리지 데이터에 대한 정렬 동작을 수행할 수 있다.

에버리지 연산기(160)는 두 개 이상의 픽셀들에 대응되는 픽셀 데이터를 머징(merging)할 수 있다. 예를 들어, 에버리지 연산기(160)는 두 개 이상의 픽셀들에 대응되는 픽셀 데이터 값에 대한 평균 값을 연산할 수 있다. 이를 위하여, 에버리지 연산기(160)는 적어도 하나의 전가산기(full adder)를 포함할 수 있다. 전가산기는 제1 픽셀 데이터와 제2 픽셀 데이터의 합 연산을 수행하고, 합 연산된 결과를 비트 쉬프팅하여, 평균 연산을 수행할 수 있다. 에버리지 연산기(160)는 평균 연산 결과 생성된 에버리지 데이터를 출력할 수 있다.

에버리지 연산기(160)는 동일한 타입, 즉, 동일한 컬러 픽셀들에 대응되는 픽셀 데이터를 머징할 수 있다. 동일한 컬러 픽셀들에 대응되는 픽셀 데이터에 대한 평균 연산을 수행한 결과, 이미지 신호 프로세서(180)로 출력되는 데이터의 양이 감소될 수 있다. 예를 들어, 두 개의 픽셀들에 대응되는 픽셀 데이터를 머징하는 경우, 데이터 정렬기(170) 및 이미지 신호 프로세서(180)로 출력되는 데이터 양이 절반으로 감소할 수 있다. 또한, 픽셀 신호가 아날로그-디지털 변환 회로(140)를 통하여 픽셀 데이터로 변환되는 과정에서 잡음이 발생될 수 있는데, 평균 연산이 수행됨으로써, 특정 픽셀 신호가 픽셀 데이터로 변환될 때 크게 발생되었던 잡음이 완화될 수 있다.

데이터 양의 감소에 따라, 데이터 정렬기(170)의 데이터 정렬 부담은 감소하고, 이미지 신호 프로세서(180)의 처리 속도는 증가할 수 있다. 이미지 센싱 시스템(100)의 동작을 위한 클럭 속도가 증가하지 않더라도, 이미지 프레임의 처리 속도가 증가할 수 있다. 화질 향상을 위하여 픽셀 어레이(120)에 포함된 픽셀들의 개수가 증가하더라도, 이미지 프레임의 안정적인 처리를 위하여, 이미지 신호 프로세서(180)에 데이터를 전달하기 위한 채널의 개수가 증가하지 않을 수 있다. 따라서, 이미지 센싱 시스템(100)이 구현되는 칩 사이즈가 증가하지 않을 수 있고, 이미지 프레임의 처리를 위한 전력 소모가 감소할 수 있다.

데이터 정렬기(170)는 에버리지 데이터를 정렬할 수 있다. 예를 들어, 에버리지 연산기(160)는 에버리지 데이터를 비트 단위로 순차적으로 출력할 수 있다. 데이터 정렬기(170)는 제1 에버리지 데이터의 제1 비트와 제2 에버리지 데이터의 제1 비트를 먼저 입력 받은 후에, 제1 에버리지 데이터의 제2 비트와 제2 에버리지 데이터의 제2 비트를 입력 받을 수 있다. 데이터 정렬기(170)는 제1 에버리지 데이터의 제1 및 제2 비트들(제1 및 제2 에버리지 비트들)을 병렬로 출력하고, 제2 에버리지 데이터의 제1 및 제2 비트들을 병렬로 출력할 수 있다. 데이터 정렬기(170)는 에버리지 데이터의 비트들이 모두 수신될 때까지 비트들을 임시로 저장하기 위한 버퍼(미도시)를 포함할 수 있다.

이미지 신호 프로세서(180)는 데이터 정렬기(170)로부터 정렬된 에버리지 데이터를 수신한다. 이미지 신호 프로세서(180)는 정렬된 에버리지 데이터에 기초하여 다양한 이미지 처리를 수행할 수 있다. 이미지 신호 프로세서(180)는 이미지 처리를 위한 다양한 연산 동작을 수행할 수 있다. 예를 들어, 이미지 신호 프로세서(180)는 이미지 센서(110)에서 촬영된 이미지가 디스플레이 장치(미도시)에서 표시되도록 이미지 처리를 수행할 수 있다.

이미지 신호 프로세서(180)는 에버리지 연산기(160)에 의하여 감소된 데이터 양을 갖는 에버리지 데이터를 이용하므로, 신속하게 이미지를 처리할 수 있다. 예를 들어, 촬영된 이미지의 프리뷰를 제공하거나 동영상을 제공하는 경우, 빠른 이미지 처리가 요구될 수 있다. 이 경우, 이미지 신호 프로세서(180)는 고속으로 이미지 처리를 수행할 수 있다. 동일한 컬러 픽셀들에 대응되는 픽셀 데이터가 머징되므로, 화질 저하가 사용자에게 시인되지 않을 수 있다.

도 1의 이미지 센싱 시스템(100)은 픽셀 데이터에 대한 머징을 수행하여, 이미지 신호 프로세서(180)에 출력하는 일 실시예로 이해될 것이고, 이미지 센싱 시스템(100)은 도 1의 구조에 제한되지 않는다. 예를 들어, 이미지 신호 프로세서(180)는 이미지 센싱 시스템(100)에 포함되지 않고, 별도의 어플리케이션 프로세서(미도시) 등에 포함될 수 있다. 이미지 센싱 시스템(100)은 이미지 센서 인터페이스 장치(미도시)를 포함할 수 있고, 에버리지 데이터는 이미지 센서 인터페이스 장치를 통하여, 이미지 센싱 시스템(100) 외부의 이미지 신호 프로세서(180)에 전달될 수 있다.

도 2는 도 1의 이미지 센싱 시스템의 예시적인 실시예를 도시한 도면이다. 도 2를 참조하면, 이미지 센싱 시스템(200)은 픽셀 어레이(220), 아날로그-디지털 변환 회로(240), 및 에버리지 연산기(260)를 포함할 수 있다. 픽셀 어레이(220), 아날로그-디지털 변환 회로(240), 및 에버리지 연산기(260) 각각은 도 1의 픽셀 어레이(120), 아날로그-디지털 변환 회로(140), 및 에버리지 연산기(160)에 대응된다. 설명의 편의상, 로우 디코더, 타이밍 컨트롤러, 데이터 정렬기, 및 이미지 신호 프로세서 등이 생략되나, 이미지 센싱 시스템(200)에 포함될 수 있다.

픽셀 어레이(220)는 제1 내지 제4 픽셀들(PX1~PX4)을 포함한다. 설명의 편의상, 4개의 픽셀들이 도시되나, 픽셀 어레이(220)에 포함된 픽셀들의 개수는 이에 제한되지 않는다. 제1 내지 제4 픽셀들(PX1~PX4)은 행 방향으로 배열될 수 있다. 제1 내지 제4 픽셀들(PX1~PX4)은 동일한 행 선택 신호에 기초하여 외부의 광을 감지할 수 있다. 제1 내지 제4 픽셀들(PX1~PX4)은 제1 내지 제4 픽셀 신호들을 아날로그-디지털 변환 회로(240)에 출력할 수 있다. 제1 픽셀(PX1) 및 제3 픽셀(PX3)은 서로 동일한 컬러 픽셀일 수 있고, 제2 픽셀(PX2) 및 제4 픽셀(PX4)은 서로 동일한 컬러 픽셀일 수 있다.

아날로그-디지털 변환 회로(240)는 제1 내지 제4 픽셀 신호들을 제1 내지 제4 픽셀 데이터로 변환하도록 구성된다. 이를 위하여, 아날로그-디지털 변환 회로(240)는 상관 이중 샘플링 회로(241) 및 제1 내지 제4 컬럼 카운터들(242~245)을 포함할 수 있다.

상관 이중 샘플링 회로(241)는 램프 신호(RMP) 및 픽셀 신호들을 비교하여 비교 신호들을 생성할 수 있다. 상관 이중 샘플링 회로(241)는 제1 내지 제4 상관 이중 샘플러들(CDS1~CDS4)을 포함한다. 제1 내지 제4 상관 이중 샘플러들(CDS1~CDS4)은 제1 내지 제4 픽셀 신호들을 수신한다. 제1 내지 제4 상관 이중 샘플러들(CDS1~CDS4) 각각은 제1 내지 제4 픽셀들(PX1~PX4)에 대응된다. 제1 상관 이중 샘플러(CDS1)는 제1 픽셀 신호와 램프 신호(RMP)의 비교 결과에 기초하여 제1 비교 신호를 생성할 수 있다.

램프 신호(RMP)는 기설정된 기울기를 가질 수 있고, 기설정된 기울기로 하강하는 전압 레벨을 갖는 신호일 수 있다. 예를 들어, 제1 픽셀 신호의 전압 레벨이 램프 신호(RMP)의 전압 레벨보다 큰 시간 동안, 제1 비교 신호가 하이 레벨을 가질 수 있다. 마찬가지 과정으로, 제2 내지 제4 상관 이중 샘플러들(CDS2~CDS4) 각각은 램프 신호(RMP)와 제2 내지 제4 픽셀 신호들 각각을 비교하여 제2 내지 제4 비교 신호들을 생성할 수 있다.

도시되지 않았으나, 램프 신호(RMP)는 도 1의 타이밍 컨트롤러(150) 또는 별도의 램프 신호 생성기에서 생성될 수 있다. 예시적으로, 별도의 램프 신호 생성기(미도시)가 제공되는 경우, 램프 신호 생성기(미도시)는 타이밍 컨트롤러(150)의 제어 하에, 램프 신호(RMP)를 생성하여 상관 이중 샘플링 회로(241)에 제공할 수 있다.

제1 내지 제4 컬럼 카운터들(242~245)은 제1 내지 제4 상관 이중 샘플러들(CDS1~CDS4)로부터 수신된 제1 내지 제4 비교 신호들에 기초하여, 제1 내지 제4 픽셀 데이터를 생성한다. 제1 내지 제4 픽셀 데이터 각각은 제1 내지 제4 픽셀들(PX1~PX4)에 대응된다. 제1 내지 제4 컬럼 카운터들(242~245) 각각은 제1 내지 제4 카운터 메모리들(CM11~CM14, CM21~CM24, CM31~CM34, CM41~CM44)을 포함한다. 설명의 편의상, 제1 컬럼 카운터(242) 및 이에 포함된 제1 내지 제4 카운터 메모리들(CM11~CM14)을 기준으로 제1 내지 제4 컬럼 카운터들(242~245)이 설명된다.

제1 컬럼 카운터(242)는 제1 상관 이중 샘플러(CDS1)로부터 생성된 제1 비교 신호가 하이 레벨을 갖는 동안, 카운터 클럭(CR_CLK)을 카운팅하여 제1 픽셀 데이터를 생성할 수 있다. 제1 픽셀 신호의 전압 레벨이 높을수록, 램프 신호(RMP)의 전압 레벨보다 높은 시간이 길어질 수 있고, 제1 비교 신호가 하이 레벨을 갖는 시간이 길어질 수 있다. 그 결과, 카운터 클럭(CR_CLK)을 카운팅할 수 있는 시간이 길어질 수 있다. 카운팅된 카운터 클럭(CR_CLK)의 개수가 많을수록, 생성된 제1 픽셀 데이터는 높은 값을 가질 수 있다.

도시되지 않았으나, 카운터 클럭(CR_CLK)은 도 1의 타이밍 컨트롤러(150) 또는 별도의 카운터 클럭 생성기에서 생성될 수 있다. 별도의 카운터 클럭 생성기(미도시)가 제공되는 경우, 카운터 클럭 생성기(미도시)는 타이밍 컨트롤러(150)의 제어 하에, 카운터 클럭(CR_CLK)을 생성하여 제1 내지 제4 컬럼 카운터들(242~245)에 제공할 수 있다.

제1 시간 동안, 제1 읽기 인에이블 신호(R_EN1)에 기초하여, 제1 카운터 메모리(CM11)에 저장된 제1 픽셀 데이터의 제1 비트가 출력될 수 있다. 제1 비트는 최하위 비트일 수 있으나, 이에 제한되지 않는다. 제1 시간 이후의 제2 시간 동안, 제2 읽기 인에이블 신호(R_EN2)에 기초하여, 제2 카운터 메모리(CM12)에 저장된 제1 픽셀 데이터의 제2 비트가 출력된다. 마찬가지로, 제2 시간 이후의 제3 시간 동안, 제3 읽기 인에이블 신호(R_EN3)에 기초하여, 제3 카운터 메모리(CM13)에 저장된 제1 픽셀 데이터의 제3 비트가 출력된다. 제3 시간 이후의 제4 시간 동안, 제4 읽기 인에이블 신호(R_EN4)에 기초하여, 제4 카운터 메모리(CM14)에 저장된 제1 픽셀 데이터의 제4 비트가 출력된다. 다만, 이에 제한되지 않고, 제1 내지 제4 읽기 인에이블 신호(R_EN1~R_EN4)의 타이밍 설정에 따라, 복수의 비트들을 포함하는 비트 그룹 (예를 들어, 제1 픽셀 데이터의 제1 및 제2 비트들)이 병렬로 출력될 수 있다. 이 경우, 병렬로 출력된 비트들의 개수에 의존하여, 에버리지 연산기(260)에 전가산기들이 더 제공될 수 있다.

예시적으로, 제1 내지 제4 읽기 인에이블 신호들(R_EN1~R_EN4)은 도 1의 타이밍 컨트롤러(150) 또는 별도의 인에이블 신호 생성기에서 생성될 수 있다. 별도의 인에이블 신호 생성기(미도시)가 제공되는 경우, 타이밍 컨트롤러(150)의 제어 하에, 인에이블 신호 생성기(미도시)는 제1 내지 제4 읽기 인에이블 신호들(R_EN1~R_EN4) 각각을 제1 내지 제4 시간들에 제1 내지 제4 컬럼 카운터들(242~245)에 출력할 수 있다. 제1 픽셀 데이터의 제1 내지 제4 비트들은 순차적으로 에버리지 연산기(260)에 출력될 수 있다.

에버리지 연산기(260)는 아날로그-디지털 변환 회로(240)에 의하여 생성된 제1 내지 제4 픽셀 데이터에 대한 평균 연산을 수행할 수 있다. 제1 픽셀(PX1)과 제3 픽셀(PX3)이 동일한 컬러 픽셀이고, 제2 픽셀(PX2)과 제4 픽셀(PX4)이 동일한 컬러 픽셀이면, 에버리지 연산기(260)는 제1 픽셀 데이터와 제3 픽셀 데이터를 머징하고, 제2 픽셀 데이터와 제4 픽셀 데이터를 머징할 수 있다. 이를 위하여, 에버리지 연산기(260)는 제1 및 제2 전가산기들(FA1, FA2), 제1 및 제2 플립플롭들(FF1, FF2), 및 제1 내지 제4 멀티플렉서들(MUX1~MUX4)을 포함할 수 있다.

제1 및 제2 전가산기들(FA1, FA2)은 인에이블 신호(A_EN)에 기초하여 합 연산을 수행할 수 있다. 인에이블 신호(A_EN)는 평균 연산의 수행여부를 결정하기 위한 신호일 수 있다. 예를 들어, 인에이블 신호(A_EN)가 하이 레벨(제1 인에이블 신호)인 경우, 에버리지 연산기(260)는 평균 연산을 수행할 수 있고, 인에이블 신호(A_EN)가 로우 레벨(제2 인에이블 신호)인 경우, 에버리지 연산기(260)는 별도의 연산 과정 없이, 제1 내지 제4 픽셀 데이터를 출력할 수 있다.

인에이블 신호(A_EN)는 도 1의 이미지 신호 프로세서(180)의 이미지 처리 동작에 따라, 기설정된 레벨을 가질 수 있다. 인에이블 신호(A_EN)는 제1 동작 모드에서 로우 레벨을 갖고, 제2 동작 모드에서 하이 레벨을 가질 수 있다. 예를 들어, 이미지 신호 프로세서(180)가 원본 데이터를 요구하는 동작을 수행할 때, 이미지 센싱 시스템(200)은 제1 동작 모드로 동작할 수 있다. 예를 들어, 이미지 신호 프로세서(180)가 이미지를 프리뷰하기 위한 처리 동작 또는 동영상을 디스플레이하기 위한 처리 동작을 수행할 때, 이미지 센싱 시스템(200)은 제2 동작 모드로 동작할 수 있다. 다만, 이에 제한되지 않고, 인에이블 신호(A_EN)의 레벨은 사용자의 선택에 따라 설정될 수 있다.

예시적으로, 인에이블 신호(A_EN)는 도 1의 타이밍 컨트롤러(150) 또는 별도의 인에이블 신호 생성기에서 생성될 수 있다. 별도의 인에이블 신호 생성기(미도시)가 제공되는 경우, 타이밍 컨트롤러(150)의 제어 하에, 인에이블 신호 생성기(미도시)는 동작 모드에 따른 인에이블 신호(A_EN)를 생성하여 제1 및 제2 전가산기들(FA1, FA2)에 출력할 수 있다.

제1 전가산기(FA1)는 제1 픽셀 데이터와 제3 픽셀 데이터의 합 연산을 수행할 수 있다. 제1 전가산기(FA1)의 제1 입력 단자(A1)에 제1 픽셀 데이터의 특정 비트가 입력되고, 제2 입력 단자(B1)에 제3 픽셀 데이터의 특정 비트가 입력된다. 제1 전가산기(FA1)의 제3 입력 단자(Ci1)에, 제1 및 제3 픽셀 데이터의 특정 비트 이전의 비트들에 대한 합 연산에 기초하여 생성된 캐리 비트가 입력된다. 제1 내지 제3 입력 단자들(A1, B1, Ci1) 각각에 입력된 비트들의 합 연산에 기초하여, 제1 출력 단자(S1)에 합 비트가 출력되고, 제2 출력 단자(Co1)에 캐리 비트가 출력된다.

제2 전가산기(FA2)도 마찬가지로, 제2 픽셀 데이터와 제4 픽셀 데이터의 합 연산을 수행할 수 있다. 제2 전가산기(FA2)의 제1 내지 제3 입력 단자들(A2, B2, Ci2) 각각에 입력된 비트들의 합 연산에 기초하여, 제1 출력 단자(S2)에 합 비트가 출력되고, 제2 출력 단자(Co2)에 캐리 비트가 출력된다.

제1 및 제2 플립플롭들(FF1, FF2)은 수신된 캐리 비트를 캐리 클럭(C_CLK)에 기초하여 제1 및 제2 전가산기들(FA1, FA2)에 출력할 수 있다. 제1 및 제2 플립플롭들(FF1, FF2)은 D형 플립플롭으로 예시적으로 도시되었으나, 이에 제한되지 않고, 이전 합 연산 단계에서 생성된 캐리 비트를 다음 합 연산 단계에서 출력할 수 있는 논리 회로로 대체될 수 있다.

캐리 클럭(C_CLK)은 예시적으로, 도 1의 타이밍 컨트롤러(150) 또는 별도의 캐리 클럭 생성기에서 생성될 수 있다. 캐리 클럭 생성기(미도시)가 별도로 제공되는 경우, 타이밍 컨트롤러(150)의 제어 하에, 캐리 클럭 생성기(미도시)는 캐리 클럭을 제1 및 제2 플립플롭들(FF1, FF2)에 제공할 수 있다. 제1 및 제2 플립플롭들(FF1, FF2)은 실질적으로 동일한 동작을 수행하므로, 설명의 편의상 제1 플립플롭(FF1)이 예시적으로 설명된다.

제1 플립플롭(FF1)은 제1 및 제3 픽셀 데이터의 제1 비트들에 대한 합 연산 시에, 제1 전가산기(FA1)의 제3 입력 단자(Ci1)로 비트 값 0을 출력할 수 있다. 제1 비트들에 대한 합 연산 결과 생성된 제1 캐리 비트는 제1 플립플롭(FF1)에 제공된다. 캐리 클럭(C_CLK)이 하이 레벨을 가질 때, 제1 플립플롭(FF1)은 제1 캐리 비트를 제1 전가산기(FA1)에 출력한다. 제1 전가산기(FA1)는 제1 및 제3 픽셀 데이터의 제2 비트들 및 제1 캐리 비트에 대한 합 연산을 수행한다. 제1 및 제3 픽셀 데이터의 마지막 비트(예를 들어, 최상위 비트)들에 대한 합 연산이 수행된 경우, 마지막 캐리 비트가 제1 플립플롭(FF1)에 제공되고, 제1 플립플롭(FF1)은 마지막 캐리 비트를 외부(예를 들어, 도 1의 데이터 정렬기(170))에 출력한다.

제1 내지 제4 멀티플렉서들(MUX1~MUX4)은 에버리지 연산기(260)로부터 출력되는 비트들을 결정할 수 있다. 제1 멀티플렉서(MUX1)는 제1 동작 모드에서, 제1 픽셀 데이터를 출력하고, 제2 동작 모드에서, 제1 전가산기(FA1)로부터 생성된 합 비트를 출력할 수 있다. 제2 멀티플렉서(MUX)는 제1 동작 모드에서, 제2 픽셀 데이터를 출력하고, 제2 동작 모드에서, 데이터를 출력하지 않을 수 있다. 제3 멀티플렉서(MUX3)는 제1 동작 모드에서, 제3 픽셀 데이터를 출력하고, 제2 동작 모드에서, 제2 전가산기(FA2)로부터 생성된 합 비트를 출력할 수 있다. 제4 멀티플렉서(MUX4)는 제1 동작 모드에서, 제4 픽셀 데이터를 출력하고, 제2 동작 모드에서, 데이터를 출력하지 않을 수 있다. 예시적으로, 제1 내지 제4 멀티플렉서들(MUX1~MUX4)은 인에이블 신호(A_EN)에 기초하여, 출력되는 비트들을 결정할 수 있다.

에버리지 연산기(260)는 제1 픽셀 데이터 및 제3 픽셀 데이터의 합 연산에 기초하여, 제1 에버리지 데이터를 출력하고, 제2 픽셀 데이터 및 제4 픽셀 데이터의 합 연산에 기초하여, 제2 에버리지 데이터를 출력할 수 있다. 에버리지 연산기(260)는 제1 전가산기(FA1)로부터 출력된 합 비트들을 제1 에버리지 데이터의 비트들로 출력할 수 있다. 에버리지 연산기(260)는 제1 플립플롭(FF1)이 가장 마지막으로 수신한 캐리 비트를 제1 에버리지 데이터의 최상위 비트로 출력할 수 있다. 이 때, 에버리지 연산기(260)는 평균을 위한 나눗셈 연산을 위하여, 제1 및 제2 에버리지 데이터를 비트 쉬프팅하여 출력할 수 있다.

도 3은 도 2의 제1 동작 모드에서, 아날로그 디지털 변환 회로 또는 에버리지 연산기로부터 출력되는 데이터를 설명하기 위한 타이밍도이다. 제1 동작 모드는 픽셀 데이터의 머징을 수행하지 않고, 픽셀 데이터를 바로 출력하는 동작 모드이다. 도 3을 참조하면, 시간에 따른, 제1 내지 제4 읽기 인에이블 신호들(R_EN1~R_EN4) 및 제1 및 제2 멀티플렉서들(MUX1, MUX2) 각각의 출력 데이터(OUT1, OUT2)를 나타낸다. 설명의 편의상, 제3 및 제4 멀티플렉서들(MUX3, MUX4) 각각의 출력 데이터들(OUT3, OUT4)은 생략된다. 도 2의 도면 부호를 참조하여, 도 3이 설명된다.

제1 시점(t1) 이후에, 제1 읽기 인에이블 신호(R_EN1)는 하이 레벨을 가질 수 있다. 이에 따라, 제1 내지 제4 컬럼 카운터들(242~245) 각각의 제1 카운터 메모리들(CM11, CM21, CM31, CM41)은 저장된 데이터를 출력할 수 있다. 제1 컬럼 카운터(242)의 제1 카운터 메모리(CM11)는 제1 픽셀 데이터의 제1 비트(B11)를 출력한다. 제2 컬럼 카운터(243)의 제1 카운터 메모리(CM21)는 제2 픽셀 데이터의 제1 비트(B21)를 출력한다. 에버리지 연산기(260)는 별도의 머징을 수행하지 않고, 제1 픽셀 데이터의 제1 비트(B11) 및 제2 픽셀 데이터의 제1 비트(B21)를 병렬로 출력할 수 있다.

제2 시점(t2) 이후에, 제2 읽기 인에이블 신호(R_EN2)는 하이 레벨을 가질 수 있다. 이에 따라, 제1 내지 제4 컬럼 카운터들(242~245) 각각의 제2 카운터 메모리들 (CM12, CM22, CM32, CM42)은 저장된 데이터를 출력할 수 있다. 제1 픽셀 데이터의 제2 비트(B12)는 제1 컬럼 카운터(242)의 제2 카운터 메모리(CM12)에서 생성되고, 제2 픽셀 데이터의 제2 비트(B22)는 제2 컬럼 카운터(243)의 제2 카운터 메모리(CM22)에서 생성된다. 제3 시점(t3) 이후에, 제3 읽기 인에이블 신호(R_EN3)는 하이 레벨을 갖고, 제4 시점(t4) 이후에, 제4 읽기 인에이블 신호(R_EN4)는 하이 레벨을 갖는다. 이에 따라, 제1 픽셀 데이터의 제3 비트(B13) 및 제4 비트(B14)가 순차적으로 출력되고, 제2 픽셀 데이터의 제3 비트(B23) 및 제4 비트(B24)가 순차적으로 출력된다.

제1 동작 모드에서, 아날로그-디지털 변환 회로(240) 또는 에버리지 연산기(260)는 제1 내지 제4 픽셀들(PX1~PX4) 각각에 대응되는 제1 내지 제4 픽셀 데이터를 병렬로 출력할 수 있다. 또한, 아날로그-디지털 변환 회로(240) 또는 에버리지 연산기(260)는 제1 내지 제4 픽셀 데이터를 비트 단위로 순차적으로 출력할 수 있다.

도 4는 도 2의 제2 동작 모드에서, 에버리지 연산기로부터 출력되는 데이터를 설명하기 위한 타이밍도이다. 제2 동작 모드는 픽셀 데이터를 머징하여 데이터 양을 줄여 출력하는 동작 모드이다. 도 4를 참조하면, 시간에 따른, 제1 내지 제4 읽기 인에이블 신호들(R_EN1~R_EN4), 캐리 클럭(C_CLK), 제1 전가산기(FA1)에서 입력 및 출력되는 비트들, 및 애버리지 데이터의 비트들을 나타낸다. 설명의 편의상, 도 2의 제1 픽셀 데이터 및 제3 픽셀 데이터를 머징하는 경우가 설명되고, 제2 픽셀 데이터 및 제4 픽셀 데이터를 머징하는 경우는 생략된다. 도 2의 도면 부호를 참조하여, 도 4가 설명된다.

제1 시점(t1) 이후에, 제1 읽기 인에이블 신호(R_EN1)는 하이 레벨을 가질 수 있다. 이에 따라, 아날로그-디지털 변환 회로(240)는 제1 픽셀 데이터의 제1 비트(B11)를 제1 전가산기(FA1)의 제1 입력 단자(A1)로 출력하고, 제3 픽셀 데이터의 제1 비트(B31)를 제1 전가산기(FA1)의 제2 입력 단자(B1)로 출력한다. 제1 전가산기(FA1)는 제1 및 제3 픽셀 데이터의 제1 비트들(B11, B31)에 대한 합 연산을 수행하여 제1 합 비트(S11) 및 제1 캐리 비트(C11)를 생성한다.

제1 합 비트(S11)는 비트 쉬프팅에 의하여, 에버리지 데이터에 포함되지 않을 수 있다. 다만, 이에 제한되지 않고, 추후 정확한 연산을 위하여 소수점을 고려하고자 하는 경우, 제1 합 비트(S11)는 에버리지 데이터의 제1 비트(O11)일 수 있다. 제1 캐리 비트(C11)는 제1 플립플롭(FF1)에 제공된다. 제2 시점(t2) 이후에, 캐리 클럭(C_CLK)은 하이 레벨을 가질 수 있고, 제1 플립플롭(FF1)에 제공된 제1 캐리 비트(C11)는 제1 전가산기(FA1)의 제3 입력 단자(Ci1)에 제공된다.

제3 시점(t3) 이후에, 제2 읽기 인에이블 신호(R_EN2)는 하이 레벨을 가질 수 있다. 이에 따라, 아날로그-디지털 변환 회로(240)는 제1 픽셀 데이터의 제2 비트(B12)를 제1 입력 단자(A1)로 출력하고, 제3 픽셀 데이터의 제2 비트(B32)로 출력한다. 제1 전가산기(FA1)는 제1 및 제3 픽셀 데이터의 제2 비트들(B12, B32) 및 제1 캐리 비트(C11)에 대한 합 연산을 수행하여, 제2 합 비트(S12) 및 제2 캐리 비트(C12)를 생성한다.

나눗셈 연산에 갈음하는 비트 쉬프팅으로 인하여, 제2 합 비트(S12)는 에버리지 데이터의 제1 비트(O12)일 수 있다. 이 경우, 제2 합 비트(S12)는 에버리지 데이터의 최하위 비트일 수 있다. 제2 캐리 비트(C12)는 제1 플립플롭(FF1)에 제공된다. 제4 시점(t4) 이후에, 캐리 클럭(C_CLK)은 하이 레벨을 가질 수 있고, 제1 플립플롭(FF1)에 제공된 제2 캐리 비트(C12)는 제1 전가산기(FA1)의 제3 입력 단자(Ci1)에 제공된다.

제5 시점(t5) 이후에, 제3 읽기 인에이블 신호(R_EN3)는 하이 레벨을 가질 수 있다. 아날로그-디지털 변환 회로(240)는 제1 픽셀 데이터의 제3 비트(B13)를 제1 전가산기(FA1)의 제1 입력 단자(A1)로 출력하고, 제3 픽셀 데이터의 제3 비트(B33)를 제1 전가산기(FA1)의 제2 입력 단자(B1)로 출력한다. 제1 전가산기(FA1)는 제1 및 제3 픽셀 데이터의 제3 비트들(B13, B33), 및 제2 캐리 비트(C12)에 대한 합 연산을 수행하여, 제3 합 비트(S13) 및 제3 캐리 비트(C13)를 생성한다. 제3 합 비트(S13)는 에버리지 데이터의 제2 비트(O13)일 수 있다. 제6 시점(t6) 이후에, 제3 캐리 비트(C13)는 제1 전가산기(FA1)의 제3 입력 단자(Ci1)에 제공된다.

제7 시점(t7) 이후에, 제4 읽기 인에이블 신호(R_EN4)는 하이 레벨을 가질 수 있다. 아날로그-디지털 변환 회로(240)는 제1 픽셀 데이터의 제4 비트(B14)를 제1 전가산기(FA1)의 제1 입력 단자(A1)로 출력하고, 제3 픽셀 데이터의 제4 비트(B34)를 제1 전가산기(FA1)의 제2 입력 단자(B1)로 출력한다. 제1 전가산기(FA1)는 제1 및 제3 픽셀 데이터의 제4 비트들(B14, B34), 및 제3 캐리 비트(C13)에 대한 합 연산을 수행하여, 제4 합 비트(S14) 및 제4 캐리 비트(C14)를 생성한다.

제4 합 비트(S14)는 에버리지 데이터의 제3 비트(O14)일 수 있다. 픽셀 데이터가 4비트 데이터인 경우, 제4 캐리 비트(C14)는 에버리지 데이터의 제4 비트(O15)일 수 있다. 이 경우, 제4 캐리 비트(C14)는 에버리지 데이터의 최상위 비트일 수 있다. 제8 시점(t8) 이후에, 제4 캐리 비트(C14)는 제1 전가산기(FA1)의 제3 입력 단자(Ci1)에 제공될 수 있다. 제9 시점(t9) 이후에, 전가산기(FA1)의 제1 및 제2 입력 단자들(A1, B1)에 비트들이 제공되지 않고, 이에 따라, 제4 캐리 비트(C14)는 에버리지 데이터의 최상위 비트로 출력될 수 있다.

도 5는 도 1의 이미지 센싱 시스템의 예시적인 실시예를 도시한 도면이다. 도 5를 참조하면, 이미지 센싱 시스템(300)은 픽셀 어레이(320), 아날로그-디지털 변환 회로(340), 및 에버리지 연산기(360)를 포함할 수 있다. 픽셀 어레이(320), 아날로그-디지털 변환 회로(340), 및 에버리지 연산기(360) 각각은 도 1의 픽셀 어레이(120), 아날로그-디지털 변환 회로(140), 및 에버리지 연산기(160)에 대응된다. 설명의 편의상, 로우 디코더, 타이밍 컨트롤러, 데이터 정렬기 및 이미지 신호 프로세서 등이 생략되나, 이미지 센싱 시스템(300)에 포함될 수 있다.

픽셀 어레이(320)는 제1 내지 제4 그린 픽셀들(G1~G4), 제1 및 제2 레드 픽셀들(R1, R2) 및 제1 및 제2 블루 픽셀들(B1, B2)을 포함할 수 있다. 픽셀 어레이(320)에 포함된 픽셀들은 베이어(Bayer) 패턴으로 배열될 수 있다. 픽셀 어레이(320)의 제1 행에 순서대로 제1 그린 픽셀(G1), 제1 레드 픽셀(R1), 제3 그린 픽셀(G3), 및 제2 레드 픽셀(R2)이 배열될 수 있다. 픽셀 어레이(320)의 제2 행에 순서대로 제1 블루 픽셀(B1), 제2 그린 픽셀(G2), 제2 블루 픽셀(B2), 및 제4 그린 픽셀(G4)이 배열될 수 있다.

아날로그-디지털 변환 회로(340)는 픽셀 어레이(320)에 포함된 픽셀들로부터 생성된 픽셀 신호들을 픽셀 데이터로 변환하도록 구성된다. 이를 위하여, 아날로그-디지털 변환 회로(340)는 상관 이중 샘플링 회로(341) 및 카운터 회로(342)를 포함할 수 있다. 상관 이중 샘플링 회로(341)는 제1 내지 제4 상관 이중 샘플러들(CDS1~CDS4)을 포함하며, 도 2의 제1 내지 제4 상관 이중 샘플러들(CD1~CD4)에 대응된다. 카운터 회로(342)는 제1 내지 제4 컬럼 카운터들(CTR1~CTR4)을 포함하며, 도 2의 제1 내지 제4 컬럼 카운터들(242~245)에 대응된다.

우선, 아날로그-디지털 변환 회로(340)는 제1 행에 대응되는 픽셀들로부터 생성되는 픽셀 신호들을 픽셀 데이터로 변환한다. 아날로그-디지털 변환 회로(340)는 제1 그린 픽셀(G1), 제1 레드 픽셀(R1), 제3 그린 픽셀(G3), 및 제2 레드 픽셀(R2) 각각에 대응되는 제1 그린 픽셀 데이터, 제1 레드 픽셀 데이터, 제3 그린 픽셀 데이터, 및 제2 레드 픽셀 데이터를 에버리지 연산기(360)에 병렬로 출력할 수 있다. 아날로그-디지털 변환 회로(340)는 픽셀 데이터를 비트 단위로 순차적으로 출력할 수 있다.

그 다음, 아날로그-디지털 변환 회로(340)는 제2 행에 대응되는 픽셀들로부터 생성되는 픽셀 신호들을 픽셀 데이터로 변환한다. 아날로그-디지털 변환 회로(340)는 제1 블루 픽셀(B1), 제2 그린 픽셀(G2), 제2 블루 픽셀(B2), 및 제4 그린 픽셀(R4) 각각에 대응되는 제1 블루 픽셀 데이터, 제2 그린 픽셀 데이터, 제2 블루 픽셀 데이터, 및 제4 그린 픽셀 데이터를 에버리지 연산기(360)에 병렬로 출력할 수 있다.

에버리지 연산기(360)는 인에이블 신호(A_EN)에 응답하여, 아날로그-디지털 변환 회로(340)에 의하여 출력된 픽셀 데이터에 대한 평균 연산을 수행할 수 있다. 에버리지 연산기(360)는 동일한 행의 동일한 컬러 픽셀들에 기초하여 생성된 픽셀 데이터에 대한 평균 연산을 수행할 수 있다. 도 5와 같은 베이어 패턴에서, 에버리지 연산기(360)는 제1 그린 픽셀 데이터와 제3 그린 픽셀 데이터에 대한 평균 연산을 수행하고, 제1 레드 픽셀 데이터와 제2 레드 픽셀 데이터에 대한 평균 연산을 수행할 수 있다. 이후, 에버리지 연산기(360)는 제1 블루 픽셀 데이터와 제2 블루 픽셀 데이터에 대한 평균 연산을 수행하고, 제2 그린 픽셀 데이터와 제4 그린 픽셀 데이터에 대한 평균 연산을 수행할 수 있다. 그 결과, 베이어 패턴을 기준으로 구분되는 두 개의 단위 픽셀들에 대응되는 픽셀 데이터가 절반의 데이터 양을 갖는 에버리지 데이터로 머징될 수 있다.

도 2 내지 도 4에서 설명한 바와 같이, 에버리지 연산기(360)는 비트 단위로 픽셀 데이터의 머징을 수행할 수 있다. 예를 들어, 에버리지 연산기(360)는 제1 그린 픽셀 데이터의 제1 비트와 제3 그린 픽셀 데이터의 제1 비트에 대한 합 연산을 수행하고, 제1 픽셀 데이터의 제2 비트와 제3 그린 픽셀 데이터의 제2 비트에 대한 합 연산을 수행할 수 있다. 이를 위하여, 에버리지 연산기(360)는 제1 및 제2 전가산기들(FA1, FA2), 제1 및 제2 플립플롭들(FF1, FF2), 및 제1 내지 제4 멀티플렉서들(MUX1~MUX4)을 포함할 수 있다. 에버리지 연산기(360)에 포함된 구성들은 도 2의 에버리지 연산기(260)와 실질적으로 동일하므로, 구체적인 설명이 생략된다.

도 6은 도 1의 이미지 센싱 시스템의 예시적인 실시예를 도시한 도면이다. 도 6을 참조하면, 이미지 센싱 시스템(400)은 픽셀 어레이(420), 아날로그-디지털 변환 회로(440), 및 에버리지 연산기(460)를 포함할 수 있다. 픽셀 어레이(420), 아날로그-디지털 변환 회로(440), 및 에버리지 연산기(460) 각각은 도 1의 픽셀 어레이(120), 아날로그-디지털 변환 회로(140), 및 에버리지 연산기(160)에 대응된다. 설명의 편의상, 로우 디코더, 타이밍 컨트롤러, 데이터 정렬기, 및 이미지 신호 프로세서 등이 생략되나, 이미지 센싱 시스템(400)에 포함될 수 있다.

픽셀 어레이(420)는 제1 내지 제16 그린 픽셀들(G1~G16), 제1 내지 제8 레드 픽셀들(R1~R8), 및 제1 내지 제8 블루 픽셀들(B1~B8)을 포함할 수 있다. 픽셀 어레이(420)는 2x2개의 동일한 컬러 픽셀들이 인접하게 배치되도록 배열될 수 있다. 예를 들어, 제1 내지 제4 그린 픽셀들(G1~G4)은 서로 인접하게 배치될 수 있다. 도 6의 실시예에서, 픽셀 어레이(420)는 저조도 환경과 고조도 환경으로 구분되어 동작할 수 있다.

고조도 환경에서 이미지의 선명성을 확보하기 위하여, 픽셀 어레이(420)에 포함된 픽셀들은 모두 픽셀 신호들을 생성할 수 있다. 이 경우, 아날로그-디지털 변환 회로(440)는 픽셀 신호를 픽셀 데이터로 변환하고, 에버리지 연산기(460)는 픽셀 데이터를 머징하여 에버리지 데이터를 생성할 수 있다. 도시되지 않았으나, 이미지 센싱 시스템(400)에 포함된 데이터 정렬기 또는 이미지 신호 프로세서는 베이어 패턴과 유사한 효과를 갖기 위하여, 에버리지 데이터를 정렬할 수 있다. 예를 들어, 행 방향으로 제1 그린 픽셀(G1), 제1 레드 픽셀(R1), 제2 그린 픽셀(G2), 및 제2 레드 픽셀(R2)의 순서를 갖도록, 에버리지 데이터가 정렬될 수 있다.

저조도 환경에서 이미지의 밝기 또는 감도를 확보하기 위하여, 픽셀 어레이(420)에 포함된 픽셀들 중 인접한 2x2개의 픽셀들로부터 생성된 픽셀 신호들은 아날로그-디지털 변환 회로(440)에 제공되지 전에 합하여 질 수 있다. 예를 들어, 아날로그-디지털 변환 회로(440)는 제1 내지 제4 그린 픽셀들(G1~G4)로부터 생성된 제1 내지 제4 픽셀 신호들 대신 하나의 합하여진 신호를 수신할 수 있다. 도 6은 저조도 환경에서의 픽셀 신호들의 출력을 설명하기 위하여, 행 방향으로 인접한 두 개의 픽셀들로부터 생성된 픽셀 신호들이 합하여질 수 있도록 도시된다.

아날로그-디지털 변환 회로(440)는 픽셀 어레이(420)에 포함된 픽셀들로부터 생성된 픽셀 신호들을 픽셀 데이터로 변환하도록 구성된다. 이를 위하여, 아날로그-디지털 변환 회로(440)는 상관 이중 샘플링 회로(441) 및 카운터 회로(442)를 포함하며, 이는 도 2 또는 도 5에서 설명된 구성들에 대응된다.

에버리지 연산기(460)는 인에이블 신호(A_EN)에 응답하여, 아날로그-디지털 변환 회로(440)에 의하여 출력된 픽셀 데이터에 대한 평균 연산을 수행할 수 있다. 에버리지 연산기(460)는 제1 및 제2 전가산기들(FA1, FA2), 제1 및 제2 플립플롭들(FF1, FF2), 및 제1 내지 제4 멀티플렉서들(MUX1~MUX4)을 포함하며, 이는 도 2 또는 도 5에서 설명된 구성들에 대응된다.

에버리지 연산기(460)는 동일한 행의 동일한 컬러 픽셀들에 기초하여 생성된 픽셀 데이터에 대한 평균 연산을 수행할 수 있다. 예를 들어, 에버리지 연산기(460)는 제1 및 제2 그린 픽셀들(G1, G2)에 대응되는 제1 및 제2 그린 픽셀 데이터에 대한 평균 연산을 수행할 수 있다. 이 경우, 도 6에 도시된 바와 달리, 제1 그린 픽셀 신호가 제공되는 상관 이중 샘플러와 제2 그린 픽셀 신호가 제공되는 상관 이중 샘플러는 서로 다를 수 있다.

다른 예로, 에버리지 연산기(460)는 제1 및 제5 그린 픽셀들(G1, G5)에 대응되는 제1 및 제5 그린 픽셀 데이터에 대한 평균 연산을 수행할 수 있다. 이외에도, 에버리지 연산기(460)는 제1, 제2, 제5, 및 제6 그린 픽셀들(G1, G2, G5, G6)에 대응되는 4개의 그린 픽셀 데이터에 대한 평균 연산을 수행할 수 있다. 이러한 평균 연산은 도 7의 3개 이상의 픽셀 데이터를 머징하는 실시예에서 후술된다.

아울러, 에버리지 연산기(460)는 제1 내지 제4 그린 픽셀들(G1~G4) 중 적어도 두 개의 픽셀들에 대응되는 픽셀 데이터에 대한 평균 연산을 수행할 수 있다. 예를 들어, 에버리지 연산기(460)는 제1 및 제3 그린 픽셀들(G1, G3)에 대응되는 제1 및 제3 그린 픽셀 데이터에 대한 평균 연산을 수행할 수 있다. 이 경우, 제1 그린 픽셀 데이터가 생성된 이후에, 제3 그린 픽셀 데이터가 생성될 수 있다.

제3 그린 픽셀 데이터가 생성될 때까지 제1 그린 픽셀 데이터를 임시로 저장하기 위한 버퍼(미도시)가 이미지 센싱 시스템(400)에 더 제공될 수 있다. 이러한 버퍼(미도시)는 아날로그-디지털 변환 회로(440)의 출력 단자 및 에버리지 연산기(460)의 입력 단자에 연결될 수 있다. 버퍼(미도시)는 아날로그-디지털 변환 회로(440)와 같이, 비트 단위로, 저장된 픽셀 데이터를 출력할 수 있다. 에버리지 연산기(460)는 아날로그-디지털 변환 회로(440)로부터 제3 그린 픽셀 데이터의 제1 비트를 입력 받고, 동시에 버퍼(미도시)로부터 제1 그린 픽셀 데이터의 제1 비트를 입력 받을 수 있다.

버퍼(미도시)를 이용함으로써, 열 방향으로 인접한 두 개의 픽셀들에 대한 평균 연산뿐만 아니라, 제1 내지 제4 그린 픽셀들(G1~G4) 모두에 대응되는 픽셀 데이터에 대한 평균 연산이 수행될 수 있다. 나아가, 제1 내지 제8 그린 픽셀들(G1~G8)에 대응되는 제1 내지 제8 그린 픽셀 데이터의 평균 연산도 수행될 수 있다. 또한, 상술하였듯이, 고조도 환경에서 제1 내지 제4 그린 픽셀 신호들은 미리 합하여질 수 있다. 이미지 센싱 시스템(400)은 합하여진 제1 내지 제4 그린 픽셀 신호들, 및 합하여진 제5 내지 제8 그린 픽셀 신호들 각각을 디지털 신호로 변환하고, 평균 연산을 수행할 수 있다.

도 7은 도 1의 이미지 센싱 시스템의 예시적인 실시예를 도시한 도면이다. 도 7을 참조하면, 이미지 센싱 시스템(500)은 픽셀 어레이(520), 아날로그-디지털 변환 회로(540), 및 에버리지 연산기(560)를 포함할 수 있다. 픽셀 어레이(520), 아날로그-디지털 변환 회로(540), 및 에버리지 연산기(560) 각각은 도 1의 픽셀 어레이(120), 아날로그-디지털 변환 회로(140), 및 에버리지 연산기(160)에 대응된다. 설명의 편의상, 로우 디코더, 타이밍 컨트롤러, 데이터 정렬기, 및 이미지 신호 프로세서 등이 생략되나, 이미지 센싱 시스템(500)에 포함될 수 있다.

픽셀 어레이(520)는 제1 내지 제8 픽셀들(PX1~PX8)을 포함할 수 있다. 아날로그-디지털 변환 회로(540)는 제1 내지 제8 상관 이중 샘플러들(CDS1~CDS8)을 포함하는 상관 이중 샘플 회로(541), 및 제1 내지 제8 컬럼 카운터들(CTR1~CTR8)을 포함하는 카운터 회로(542)를 포함한다. 제1 내지 제8 픽셀들(PX1~PX8)은 제1 내지 제8 픽셀 신호들을 생성할 수 있다. 제1 내지 제8 상관 이중 샘플러들(CDS1~CDS8)은 램프 신호(RMP)와 제1 내지 제8 픽셀 신호들을 비교하여 제1 내지 제8 비교 신호들을 생성할 수 있다. 제1 내지 제8 컬럼 카운터들(CTR1~CTR8)은 제1 내지 제8 비교 신호들에 기초하여, 제1 내지 제8 픽셀 데이터를 생성할 수 있다.

에버리지 연산기(560)는 3개 이상의 픽셀들에 대응되는 픽셀 데이터에 대한 평균 연산을 수행할 수 있다. 이를 위하여, 에버리지 연산기(560)는 제1 및 제2 가산기들(561, 562) 및 제1 내지 제8 멀티플렉서들(MUX1~MUX8)을 포함할 수 있다. 제1 가산기(561)는 제1, 제3, 제5, 및 제7 픽셀 데이터를 머징하고, 제2 가산기(562)는 제2, 제4, 제6, 및 제8 픽셀 데이터를 머징할 수 있다. 이 경우, 제1, 제3, 제5, 및 제7 픽셀들(PX1, PX3, PX5, PX7)은 동일한 컬러 픽셀일 수 있고, 제2, 제4, 제6, 및 제8 픽셀들(PX2, PX4, PX6, PX8)은 동일한 컬러 픽셀일 수 있다.

제1 및 제2 가산기들(561, 562)은 인에이블 신호(A_EN)에 의하여 활성화된 경우, 3개 이상의 픽셀들에 대응되는 픽셀 데이터에 대한 합 연산을 수행할 수 있다. 에버리지 연산기(560)는 제1 및 제2 가산기들(561, 562)의 합 연산 결과에 기초하여 에버리지 데이터를 생성할 수 있다. 도 7과 같이, 4개의 픽셀 데이터에 대한 평균 연산을 수행하는 경우, 2비트만큼 출력된 비트들에 대한 비트 쉬프팅이 수행될 수 있다. 다만, 이에 제한되지 않고, 에버리지 연산기(560)는 비트 쉬프팅 대신, 별도의 나눗셈 연산을 수행할 수 있다.

도 8은 도 1의 이미지 센싱 시스템의 예시적인 실시예를 도시한 도면이다. 도 8을 참조하면, 이미지 센싱 시스템(600)은 픽셀 어레이(620), 아날로그-디지털 변환 회로(640), 감지 증폭부(646), 및 에버리지 연산기(660)를 포함할 수 있다. 픽셀 어레이(620), 아날로그-디지털 변환 회로(640), 및 에버리지 연산기(660) 각각은 도 1의 픽셀 어레이(120), 아날로그-디지털 변환 회로(140), 및 에버리지 연산기(160)에 대응된다. 설명의 편의상, 로우 디코더, 타이밍 컨트롤러, 및 이미지 신호 프로세서 등이 생략되나, 이미지 센싱 시스템(600)에 포함될 수 있다.

픽셀 어레이(620)는 제1 내지 제4 픽셀 신호들을 생성하는 제1 내지 제4 픽셀들(PX1~PX4)을 포함한다. 아날로그-디지털 변환 회로(640)는 상관 이중 샘플링 회로(641) 및 제1 내지 제4 컬럼 카운터들(642~645)을 포함한다. 상관 이중 샘플링 회로(641)는 제1 내지 제4 픽셀 신호들과 램프 신호(RMP)를 비교하여 제1 내지 제4 비교 신호들을 생성하는 제1 내지 제4 상관 이중 샘플러들(CDS1~CDS4)을 포함한다. 제1 내지 제4 컬럼 카운터들(642~645) 각각은 제1 내지 제4 비교 신호들에 기초하여 제1 내지 제4 픽셀 데이터를 생성하는 제1 내지 제4 카운터 메모리들(CM11~CM14, CM21~CM24, CM31~CM34, CM41~CM44)을 포함한다.

아날로그-디지털 변환 회로(620)는 읽기 인에이블 신호(R_EN)에 기초하여, 제1 내지 제4 픽셀 데이터를 생성한다. 도시된 바와 같이, 읽기 인에이블 신호(R_EN)가 제1 내지 제4 카운터 메모리들(CM11~CM14, CM21~CM24, CM31~CM34, CM41~CM44) 모두에 입력되는 경우, 제1 내지 제4 픽셀 데이터의 모든 비트들이 병렬로 출력될 수 있다. 다만, 이에 제한되지 않고, 읽기 인에이블 신호(R_EN)가 입력되는 컬럼 카운터들의 개수, 및 카운터 메모리들의 개수에 따라, 병렬로 출력되는 픽셀 데이터의 개수, 및 병렬로 출력되는 픽셀 데이터의 비트들의 개수가 결정된다.

감지 증폭부(646)는 아날로그-디지털 변환 회로(640)로부터 생성된 픽셀 데이터를 감지 및 증폭하여 출력할 수 있다. 예를 들어, 제1 내지 제4 픽셀들(PX1~PX4)에 대응되는 제1 내지 제4 픽셀 데이터가 생성된 이후에, 제1 내지 제4 픽셀들(PX1~PX4)과 동일한 행에 배치되는 제5 내지 제8 픽셀들(미도시)에 대응되는 제5 내지 제8 픽셀 데이터가 생성될 수 있다. 감지 증폭부(646)는 제1 내지 제4 픽셀 데이터를 증폭하여 출력한 이후에, 제5 내지 제8 픽셀 데이터를 증폭하여 출력할 수 있다.

감지 증폭부(646)는 제1 내지 제4 픽셀 데이터 각각에 포함된 제1 내지 제4 비트들을 동시에 출력할 수 있다. 이를 위하여, 감지 증폭부(646)는 제1 내지 제16 감지 증폭기들(SA1~SA16)을 포함할 수 있다. 제1 내지 제4 감지 증폭부들(SA1~SA4)은 제1 픽셀 데이터의 제1 내지 제4 비트들을 동시에 출력할 수 있다. 제5 내지 제8 감지 증폭부들(SA5~SA8)은 제2 픽셀 데이터의 제1 내지 제4 비트들을 동시에 출력할 수 있다. 제9 내지 제12 감지 증폭부들(SA9~SA12)은 제3 픽셀 데이터의 제1 내지 제4 비트들을 동시에 출력할 수 있다. 제13 내지 제16 감지 증폭부들(SA13~SA16)은 제4 픽셀 데이터의 제1 내지 제4 비트들을 동시에 출력할 수 있다. 도시된 바와 달리, 이미지 센싱 시스템(600)은 별로의 감지 증폭부(646)를 포함하지 않을 수 있다. 일례로, 제1 컬럼 카운터(642)로부터 복수의 출력 라인들을 통하여, 제1 픽셀 데이터의 복수의 비트들을 에러비리 연산기(660)로 출력할 수 있다.

에버리지 연산기(660)는 인에이블 신호에 응답하여, 동시에 출력된 비트들에 대하여 동시에 평균 연산을 수행하기 위한 제1 및 제2 가산기들(661, 662)을 포함할 수 있다. 제1 가산기(661)는 제1 및 제3 픽셀 데이터의 합 연산을 비트들 별로 동시에 수행할 수 있다. 제2 가산기(662)는 제2 및 제4 픽셀 데이터의 합 연산을 비트들 별로 동시에 수행할 수 있다. 에버리지 연산기(660)는 제1 및 제2 가산기들(661, 662)로부터 합 연산된 데이터에 대하여 비트 쉬프팅을 수행하여, 에버리지 데이터를 생성할 수 있다.

도 9는 도 1의 이미지 센싱 시스템의 예시적인 실시예를 도시한 도면이다. 도 9를 참조하면, 이미지 센싱 시스템(700)은 픽셀 어레이(720), 아날로그-디지털 변환 회로(740), 감지 증폭부(750), 및 에버리지 연산기(760)를 포함할 수 있다. 픽셀 어레이(720), 아날로그-디지털 변환 회로(740), 및 에버리지 연산기(760) 각각은 도 1의 픽셀 어레이(120), 아날로그-디지털 변환 회로(140), 및 에버리지 연산기(160)에 대응된다. 설명의 편의상, 로우 디코더, 타이밍 컨트롤러, 및 이미지 신호 프로세서 등이 생략되나, 이미지 센싱 시스템(700)에 포함될 수 있다.

픽셀 어레이(720)는 제1 내지 제8 픽셀 신호들을 생성하는 제1 내지 제8 픽셀들(PX1~PX8)을 포함한다. 아날로그-디지털 변환 회로(740)는 상관 이중 샘플링 회로(741) 및 제1 내지 제8 컬럼 카운터들(742~749)을 포함한다. 상관 이중 샘플링 회로(741)는 제1 내지 제8 픽셀 신호들과 램프 신호(RMP)를 비교하여 제1 내지 제8 비교 신호들을 생성하는 제1 내지 제8 상관 이중 샘플러들(CDS1~CDS8)을 포함한다. 제1 내지 제8 컬럼 카운터들(742~749) 각각은 제1 내지 제8 비교 신호들에 기초하여, 제1 내지 제8 픽셀 데이터를 생성하는 제1 내지 제4 카운터 메모리들(CM11~CM14, … , CM81~CM84)을 포함한다.

아날로그-디지털 변환 회로(720)는 제1 시간 동안, 제1 컬럼 선택 신호들(CS1)에 기초하여, 제1 내지 제4 픽셀 데이터를 생성할 수 있다. 이후, 아날로그-디지털 변환 회로(720)는 제2 시간 동안, 제2 컬럼 선택 신호들(CS2)에 기초하여, 제5 내지 제8 픽셀 데이터를 생성할 수 있다. 제1 및 제2 컬럼 선택 신호들(CS1, CS2) 각각이 입력되는 컬럼 카운터들의 개수에 따라, 병렬로 출력되는 픽셀 데이터의 개수가 결정된다. 일례로, 아날로그-디지털 변환 회로(720)는 별도의 읽기 인에이블 신호를 수신하지 않고, 컬럼 선택 신호들(CS1, CS2)에 기초하여, 픽셀 데이터의 모든 비트들을 병렬로 출력할 수 있다.

감지 증폭부(750)는 아날로그-디지털 변환 회로(640)로부터 생성된 픽셀 데이터를 감지 및 증폭하여 출력할 수 있다. 감지 증폭부(750)는 제1 컬럼 선택 신호(CS1)에 기초하여 생성된 제1 내지 제4 픽셀 데이터를 감지 및 증폭할 수 있다. 이후, 감지 증폭부(750)는 제2 컬럼 선택 신호(CS2)에 기초하여 생성된 제5 내지 제8 픽셀 데이터를 감지 및 증폭할 수 있다.

감지 증폭부(750)는 제1 내지 제16 감지 증폭기들(SA1~SA16)을 포함할 수 있다. 먼저, 제1, 제5, 제9, 제13 감지 증폭기들(SA1, SA5, SA9, SA13)은 제1 픽셀 데이터의 제1 내지 제4 비트들을 각각 증폭하여 출력한다. 동시에, 제2, 제6, 제10, 제14 감지 증폭기들(SA2, SA6, SA10, SA14)은 제2 픽셀 데이터의 제1 내지 제4 비트들을 각각 증폭하여 출력한다. 동시에, 제3, 제7, 제11, 제15 감지 증폭기들(SA3, SA7, SA11, SA15)은 제2 픽셀 데이터의 제1 내지 제4 비트들을 각각 증폭하여 출력한다. 동시에, 제4, 제8, 제12, 제16 감지 증폭기들(SA4, SA8, SA12, SA16)은 제4 픽셀 데이터의 제1 내지 제4 비트들을 각각 증폭하여 출력한다. 이후, 동일한 방식으로, 제1 내지 제16 감지 증폭기들(SA1~SA16)은 제5 내지 제8 픽셀 데이터 각각의 제1 내지 제4 비트들을 각각 증폭하여 출력한다.

상술된 이미지 센싱 시스템들과 달리, 감지 증폭부(750)는 픽셀 데이터의 비트들의 병렬 처리를 용이하게 하도록, 아날로그-디지털 변환 회로(740)와 행 방향으로 인접하게 배치될 수 있다. 감지 증폭부(750)는 컬럼 선택 신호에 의하여 선택된 열들에 대응되는 픽셀 데이터를 병렬로 용이하게 처리할 수 있다. 감지 증폭부(750)는 나머지 열들을 순차적으로 선택하여, 나머지 픽셀 데이터를 처리함으로써, 제한된 개수의 감지 증폭기들로 복수의 열들에 대응되는 픽셀 데이터를 처리할 수 있다.

에버리지 연산기(760)는 인에이블 신호에 응답하여, 동시에 출력된 비트들에 대하여 동시에 평균 연산을 수행기 위한 제1 및 제2 가산기들(761, 762)을 포함할 수 있다. 제1 가산기(761)는 제1 및 제3 픽셀 데이터의 합 연산을 비트들 별로 동시에 수행하고, 이후 제5 및 제7 픽셀 데이터의 합 연산을 비트들 별로 동시에 수행한다. 제2 가산기(762)는 제2 및 제4 픽셀 데이터의 합 연산을 비트들 별로 동시에 수행하고, 이후 제6 및 제8 픽셀 데이터의 합 연산을 비트들 별로 동시에 수행한다. 에버리지 연산기(760)는 합 연산된 데이터에 대하여 비트 쉬프팅을 수행하여, 에버리지 데이터를 생성할 수 있다.

도 10은 픽셀 데이터의 평균 연산을 이미지 신호 프로세서에서 수행하는 실시예를 도시한 도면이다. 도 10을 참조하면, 이미지 센싱 시스템(800)은 픽셀 어레이(820), 아날로그-디지털 변환 회로(840), 데이터 정렬기(870), 및 이미지 신호 프로세서(880)를 포함한다. 이미지 센싱 시스템(800)은 별도의 에버리지 연산기를 포함하지 않는다.

픽셀 어레이(820)는 도 2와 같이, 제1 내지 제4 픽셀 신호들을 생성하는 제1 내지 제4 픽셀들(PX1~PX4)을 포함한다. 아날로그-디지털 변환 회로(840)는 제1 내지 제4 아날로그-디지털 변환기들(ADC1~ADC4)을 포함한다. 제1 내지 제4 아날로그-디지털 변환기들(ADC1~ADC4)은 각각 제1 내지 제4 픽셀 신호들을 제1 내지 제4 픽셀 데이터로 변환할 수 있다. 제1 내지 제4 픽셀 데이터는 비트 단위로 순차적으로 데이터 정렬기(870)에 출력될 수 있다.

데이터 정렬기(870)는 제1 내지 제4 픽셀 데이터를 정렬할 수 있다. 데이터 정렬기(870)는 제1 내지 제4 픽셀 데이터 각각에 포함된 비트들이 동시에 출력되도록 구성될 수 있다. 하나의 픽셀 데이터가 제1 내지 제4 비트들을 포함하는 경우, 제1 내지 제4 비트들 각각이 이미지 신호 프로세서(880)에 동시에 제공될 수 있다. 이미지 신호 프로세서(880)의 이미지 처리를 위한 기능들은 일반적으로 정렬된 픽셀 데이터를 요구하기 때문이다.

이미지 신호 프로세서(880)는 이미지 처리의 속도를 향상시키기 위하여, 제1 및 제3 픽셀 데이터에 대한 평균 연산을 수행하고, 제2 및 제4 픽셀 데이터에 대한 평균 연산을 수행할 수 있다. 이를 위하여, 이미지 신호 프로세서(880)는 제1 내지 제4 전가산기들(FA1~FA4)을 포함할 수 있다. 전가산기들의 개수는 픽셀 데이터에 포함된 비트의 개수에 의존할 수 있다.

제1 전가산기(FA1)는 제1 및 제3 픽셀 데이터의 제1 비트들에 대한 합 연산을 수행하여, 제1 합 비트 및 제1 캐리 비트를 생성한다. 제2 전가산기(FA2)는 제1 및 제3 픽셀 데이터의 제2 비트들, 및 제1 캐리 비트에 대한 합 연산을 수행하여, 제2 합 비트 및 제2 캐리 비트를 생성한다. 제2 합 비트는 비트 쉬프팅에 의하여 에버리지 데이터의 최하위 비트, 즉 제1 비트일 수 있다. 제3 전가산기(FA3)는 제1 및 제3 픽셀 데이터의 제3 비트들, 및 제2 캐리 비트에 대한 합 연산을 수행하여, 제3 합 비트 및 제3 캐리 비트를 생성한다. 제3 합 비트는 에버리지 데이터의 제2 비트일 수 있다. 제4 전가산기(FA4)는 제1 및 제3 픽셀 데이터의 제4 비트들, 및 제3 캐리 비트에 대한 합 연산을 수행하여, 제4 합 비트 및 제4 캐리 비트를 생성한다. 제4 합 비트는 에버리지 데이터의 제3 비트이고, 제4 캐리 비트는 에버리지 데이터의 제4 비트일 수 있다.

도 10을 참조하면, 에버리지 연산기 대신에 이미지 신호 프로세서(880)에 픽셀 데이터를 머징하는 기능이 구현된다. 이 경우, 아날로그-디지털 변환 회로(840)로부터 출력되는 픽셀 데이터가 그대로 데이터 정렬기(870)를 통하여 이미지 신호 프로세서(880)에 전달된다. 따라서, 전달되는 데이터 양이 상술된 다른 실시예들에 비하여, 증가할 수 있고, 데이터 정렬기(870)가 처리하는 데이터 양이 증가할 수 있다. 또한, 화질 향상을 위하여 픽셀들의 개수가 증가하는 경우, 픽셀 데이터의 전달을 위한 채널의 개수가 증가할 수 있고, 이로 인하여, 이미지 센싱 시스템(700)이 구현되는 칩 사이즈가 증가하고, 전력 소모가 증가할 수 있다.

도 10과 달리, 이미지 신호 프로세서(880) 대신에 픽셀 어레이(820)로부터 출력되는 픽셀 신호들을 머징하는 방안이 고려될 수 있다. 다만, 제1 및 제3 픽셀 신호들을 머징할 경우, 제1 픽셀 신호와 제3 픽셀 신호의 차이가 너무 크다면, 제1 픽셀 신호쪽으로 머징된 픽셀 신호의 크기가 쏠리는 승자 독식 구조가 발생될 수 있다. 이 경우, 정확한 머징된 픽셀 신호의 정확도가 감소할 수 있다. 또한, 픽셀 신호를 머징하는 경우, 픽셀 어레이(820)로부터 픽셀 신호를 출력하기 위하여 요구되는 시간이 증가되어, 전력 소모가 증가할 수 있다. 또한, 베이어 패턴과 같이, 동일한 컬러 픽셀들은 서로 인접하게 배치되지 않을 수 있으므로, 제1 및 제3 픽셀 신호들의 머징을 수행할 때, 제2 픽셀 신호가 크로스 토크로 인하여 왜곡될 수 있다. 또한, 제1 및 제3 픽셀 신호들을 머징할 경우, 제1 및 제3 아날로그 디지털 변환기들(ADC1, ADC3) 중 하나만 이용되므로, 아날로그 디지털 변환 회로(740)에 의한 잡음을 제거하기 어려울 수 있다.

도 11은 도 10의 이미지 신호 프로세서에 의하여 픽셀 데이터를 머징할 때 출력되는 데이터를 설명하기 위한 타이밍도이다. 도 11을 참조하면, 제1 내지 제4 전가산기들(FA1~FA4)의 합 연산 결과 출력되는 출력 데이터(OUT1, OUT2, OUT3, OUT4, MSB)를 나타낸다. 도 10의 도면 부호를 참조하여, 도 11이 설명된다.

도 10에서 언급하였듯이, 이미지 신호 프로세서(880)는 제1 내지 제4 픽셀 데이터의 제1 내지 제4 비트들을 병렬로 수신할 수 있다. 이로 인하여, 픽셀 데이터를 머징하기 위하여 요구되는 전가산기들의 개수가 증가할 수 있다. 제1 전가산기(FA1)의 합 연산에 따라, 제1 합 비트가 생성된다. 비트 쉬프팅이 수행되는 경우, 제1 합 비트는 에버리지 데이터에 포함되지 않을 것이나, 소수점을 고려하고자 하는 경우, 제1 합 비트는 에버리지 데이터의 제1 비트(O11)일 수 있다.

제2 전가산기(FA2)의 합 연산에 따라, 제2 합 비트가 생성된다. 비트 쉬프팅이 수행되는 경우, 제2 합 비트는 에버리지 데이터의 제1 비트(O12)일 수 있다. 이 경우, 제2 합 비트는 최하위 비트일 수 있다. 제3 전가산기(FA3)의 합 연산에 따라, 제3 합 비트가 생성되고, 제3 합 비트는 에버리지 데이터의 제2 비트(O13)일 수 있다. 제4 전가산기(FA4)의 합 연산에 따라, 제4 합 비트 및 제4 캐리 비트가 생성되고, 제4 합 비트는 에버리지 데이터의 제3 비트(O14)일 수 있다. 제4 캐리 비트는 에버리지 데이터의 제4 비트(O15)일 수 있다. 제4 캐리 비트는 에버리지 데이터의 최상위 비트일 수 있다. 도시된 바와 같이, 에버리지 데이터의 비트들(O11~O15)은 제1 내지 제4 전가산기들(FA1~FA4)의 동작에 의하여, 병렬로 출력될 수 있다.

도 12는 본 발명의 실시예에 따른 이미지 센싱 시스템의 동작 방법의 순서도이다. 도 12를 참조하면, 이미지 센싱 시스템의 동작 방법은 도 1 내지 도 9에서 설명된 이미지 센싱 시스템들(100~700)에서 수행될 수 있다. 설명의 편의상 도 12의 순서도는 도 1 또는 도 2의 도면 부호를 참조하여 설명된다.

S110 단계에서, 픽셀 어레이(220)는 제1 및 제2 픽셀 신호들을 생성한다. 도 2와 같은 이미지 센싱 시스템(200)의 경우, 제1 픽셀 신호는 제1 픽셀(PX1)에서 생성되고, 제2 픽셀 신호는 제3 픽셀(PX3)에서 생성되는 것으로 이해될 것이다. 제1 픽셀(PX1)과 제3 픽셀(PX3)은 서로 동일한 컬러 픽셀일 수 있다.

S120 단계에서, 아날로그-디지털 변환 회로(240)는 제1 및 제2 픽셀 신호들을 제1 및 제2 픽셀 데이터로 변환한다. 예를 들어, 제1 상관 이중 샘플러(CDS1)는 제1 픽셀 신호와 램프 신호(RMP)의 비교 결과에 기초하여 제1 비교 신호를 생성하고, 제1 컬럼 카운터(242)는 제1 비교 신호가 하이 레벨인 시간을 카운팅하여 제1 픽셀 데이터를 생성할 수 있다. 제3 상관 이중 샘플러(CDS3)는 제2 픽셀 신호와 램프 신호(RMP)의 비교 결과에 기초하여 제2 비교 신호를 생성하고, 제3 컬럼 카운터(244)는 제2 비교 신호가 하이 레벨인 시간을 카운팅하여 제2 픽셀 데이터를 생성할 수 있다.

S130 단계에서, 에버리지 연산기(260)는 제1 및 제2 픽셀 데이터를 머징할 수 있다. 에버리지 연산기(260)는 제1 및 제2 픽셀 데이터에 대한 평균 연산을 수행하여 에버리지 데이터를 생성할 수 있다. 예를 들어, 에버리지 연산기(260)는 제1 전가산기(FA1) 및 제1 플립플롭(FF1)을 이용하여 제1 및 제2 픽셀 데이터의 합 연산을 수행하고, 비트 쉬프팅을 수행할 수 있다.

S140 단계에서, 데이터 정렬기(170)는 머징된 픽셀 데이터, 즉 에버리지 데이터를 정렬한다. 에버리지 데이터는 비트 단위로 순차적으로 데이터 정렬기(170)에 출력될 수 있다. 데이터 정렬기(170)는 에버리지 데이터에 포함된 비트들을 병렬로 출력하도록 정렬할 수 있다.

S150 단계에서, 정렬된 에버리지 데이터는 이미지 신호 프로세서(180)에 출력된다. S130 단계를 통하여, 데이터 정렬기(170) 및 이미지 신호 프로세서(180)로 전달되는 데이터 양이 감소할 수 있다. 따라서, 이미지 신호 프로세서(180)의 이미지 처리 속도가 향상되고, 데이터 전달을 위한 추가적인 채널 형성 또는 데이터의 정렬 부담이 감소할 수 있다.

도 13은 도 12의 S130 단계를 구체화한 도면이다. 도 13을 참조하면, 에버리지 연산기를 이용하여 제1 픽셀 데이터와 제2 픽셀 데이터를 머징하는 단계가 구체화된다. 도 13의 단계들은 도 1 내지 도 9에서 설명된 에버리지 연산기(160~760)에서 수행될 수 있다. 설명의 편의상 도 13의 순서도는 도 2의 도면 부호를 참조하여 설명된다.

S131 단계에서, 에버리지 연산기(260)는 제1 픽셀 데이터의 제n 비트 및 제2 픽셀 데이터의 제n 비트를 수신한다. n은 자연수일 것이다. 아날로그-디지털 변환 회로(240)는 순차적으로 하이 레벨을 갖는 제1 내지 제4 읽기 인에이블 신호들(R_EN1~R_EN4)에 기초하여, 픽셀 데이터를 비트 단위로 순차적으로 출력할 수 있다. 그 결과, 제1 전가산기(FA1)는 비트 단위로 픽셀 데이터를 수신한다.

S132 단계에서, 에버리지 연산기(260)는 제1 픽셀 데이터의 제n 비트, 제2 픽셀 데이터의 제n 비트, 및 제n-1 캐리 비트에 대한 합 연산을 수행할 수 있다. 에버리지 연산기(260)에 포함된 제1 전가산기(FA1)는 이러한 합 연산을 수행할 수 있다. n이 1인 경우, 제n-1 캐리 비트가 없으므로, 제1 전가산기(FA1)는 제1 픽셀 데이터의 제1 비트 및 제2 픽셀 데이터의 제1 비트에 대한 합 연산을 수행할 수 있다. 제1 플립플롭(FF1)은 제n-1 캐리 비트를 저장하고, 합 연산 수행시에 제1 전가산기(FA1)에 제공할 수 있다. 합 연산 결과, 제1 전가산기(FA1)는 제n 합 비트 및 제n 캐리 비트를 생성할 수 있다.

S133 단계에서, 에버리지 연산기(260)는 제n 합 비트 및 제n 캐리 비트를 출력한다. 제n 합 비트는 제1 멀티플렉서(MUX1)로 출력되고, 제n 캐리 비트는 제1 플립플롭(FF1)으로 출력될 수 있다. 다만, 제n 비트가 마지막 비트인 경우, 제n 캐리 비트는 에버리지 데이터의 최상위 비트로 이미지 신호 프로세서에 출력될 수 있다.

S134 단계에서, 에버리지 연산기(260)는 수신된 제1 및 제2 픽셀 데이터의 제n 비트들이 마지막 비트인지 판단할 수 있다. 제1 전가산기(FA1)의 제1 및 제2 입력 단자들(A1, B1)에 제1 및 제2 픽셀 데이터의 모든 비트들이 입력된 경우, S136 단계가 진행된다. 제1 전가산기(FA1)의 제1 및 제2 입력 단자들(A1, B1)이 제1 및 제2 픽셀 데이터의 다음 비트들을 수신한 경우, S135 단계가 진행된다.

S135 단계에서, 에버리지 연산기(260)는 제1 픽셀 데이터의 제n+1 비트 및 제2 픽셀 데이터의 제n+1 비트를 수신한다. 수신된 제1 및 제2 픽셀 데이터의 제n 비트들이 마지막 비트일 때까지 S131 내지 S135 단계가 반복된다.

S136 단계에서, 에버리지 데이터가 비트 쉬프팅되어 데이터 정렬기 및 이미지 신호 프로세서로 출력될 수 있다. S131 내지 S135 단계에 따라, 제1 내지 제n 합 비트들, 및 제n 캐리 비트가 에버리지 연산기(260)로부터 출력될 수 있다. 이 경우, 평균 연산을 위하여, 제1 합 비트가 출력되지 않고, 비트 쉬프팅 될 수 있다. 다만, 이에 제한되지 않고, 추후 이미지 신호 프로세서 등에서 정확한 연산을 위하여, 소수점을 고려하고자 하는 경우 제1 합 비트는 이미지 신호 프로세서로 출력될 수 있다.

위에서 설명한 내용은 본 발명을 실시하기 위한 구체적인 예들이다. 본 발명에는 위에서 설명한 실시 예들뿐만 아니라, 단순하게 설계 변경하거나 용이하게 변경할 수 있는 실시 예들도 포함될 것이다. 또한, 본 발명에는 상술한 실시 예들을 이용하여 앞으로 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다.

100, 200, 300, 400, 500, 600, 700, 800: 이미지 센싱 시스템
120, 220, 320, 420, 520, 620, 720, 820: 픽셀 어레이
140, 240, 340, 440, 540, 640, 740, 840: 아날로그-디지털 변환 회로
160, 260, 360, 460, 560, 660, 760: 에버리지 연산기
FA1, FA2: 전가산기
FF1, FF2: 플립플롭

Claims

제1 픽셀 신호를 생성하는 제1 픽셀, 및 제2 픽셀 신호를 생성하는 제2 픽셀을 포함하는 픽셀 어레이;
상기 제1 픽셀 신호를 제1 픽셀 데이터로 변환하고, 상기 제2 픽셀 신호를 제2 픽셀 데이터로 변환하는 아날로그-디지털 변환 회로; 및
제1 시간 동안, 상기 제1 픽셀 데이터의 제1 비트, 및 상기 제2 픽셀 데이터의 제1 비트에 기초하여 제1 에버리지 비트를 생성하고, 상기 제1 시간 이후의 제2 시간 동안, 상기 제1 픽셀 데이터의 제2 비트, 및 상기 제2 픽셀 데이터의 제2 비트에 기초하여 제2 에버리지 비트를 생성하는 에버리지 연산기를 포함하는 이미지 센싱 시스템.
제1 항에 있어서,
상기 에버리지 연산기는,
상기 제1 시간 동안, 상기 제1 픽셀 데이터의 상기 제1 비트 및 상기 제2 픽셀 데이터의 상기 제1 비트의 합 연산에 기초하여, 제1 합 비트 및 제1 캐리 비트를 생성하고, 상기 제2 시간 동안, 상기 제1 픽셀 데이터의 상기 제2 비트, 상기 제2 픽셀 데이터의 상기 제2 비트, 및 상기 제1 캐리 비트에 기초하여, 제2 합 비트 및 제2 캐리 비트를 생성하는 전가산기를 포함하는 이미지 센싱 시스템.
제2 항에 있어서,
상기 에버리지 연산기는,
상기 전가산기로부터 상기 제1 캐리 비트를 수신하고, 상기 제2 시간 동안, 상기 제1 캐리 비트를 상기 전가산기에 출력하는 플립플롭을 더 포함하는 이미지 센싱 시스템.
제2 항에 있어서,
상기 에버리지 연산기는,
상기 제1 합 비트를 상기 제1 에버리지 비트로 출력하고, 상기 제2 합 비트를 상기 제2 에버리지 비트로 출력하는 이미지 센싱 시스템.
제2 항에 있어서,
상기 에버리지 연산기는,
상기 제1 픽셀 데이터의 상기 제1 비트 및 상기 제2 픽셀 데이터의 상기 제1 비트가 최하위 비트인 경우, 상기 제2 합 비트를 상기 제2 에버리지 비트로 출력하되,
상기 제2 에버리지 비트는 에버리지 데이터의 최하위 비트인 이미지 센싱 시스템.
제2 항에 있어서,
상기 에버리지 연산기는,
상기 제1 픽셀 데이터의 상기 제2 비트 및 상기 제2 픽셀 데이터의 상기 제2 비트가 최상위 비트인 경우, 상기 제1 합 비트를 상기 제1 비트로 출력하고, 상기 제2 합 비트를 상기 제2 에버리지 비트로 출력하고, 상기 제2 캐리 비트를 제3 에버리지 비트로 출력하되,
상기 제3 에버리지 비트는 에버리지 데이터의 최상위 비트인 이미지 센싱 시스템.
제1 항에 있어서,
상기 제1 시간 동안, 상기 제1 에버리지 비트를 수신하고, 상기 제2 시간 동안, 상기 제2 에버리지 비트를 수신하고, 상기 제2 시간 이후에, 상기 제1 및 제2 에버리지 비트들을 병렬로 이미지 신호 프로세서에 출력하는 데이터 정렬기를 더 포함하는 이미지 센싱 시스템.
제1 항에 있어서,
상기 아날로그-디지털 변환 회로는,
램프 신호 및 상기 제1 픽셀 신호의 비교 결과에 기초하여 제1 비교 신호를 생성하는 제1 상관 이중 샘플러;
상기 램프 신호 및 상기 제2 픽셀 신호의 비교 결과에 기초하여 제2 비교 신호를 생성하는 제2 상관 이중 샘플러;
상기 제1 비교 신호에 기초하여 상기 제1 픽셀 데이터를 생성하되, 상기 제1 시간 동안 상기 제1 픽셀 데이터의 상기 제1 비트를 출력하고, 상기 제2 시간 동안 상기 제1 픽셀 데이터의 상기 제2 비트를 출력하는 제1 컬럼 카운터; 및
상기 제2 비교 신호에 기초하여 상기 제2 픽셀 데이터를 생성하되, 상기 제1 시간 동안 상기 제2 픽셀 데이터의 상기 제1 비트를 출력하고, 상기 제2 시간 동안 상기 제2 픽셀 데이터의 상기 제2 비트를 출력하는 제2 컬럼 카운터를 포함하는 이미지 센싱 시스템.
제1 항에 있어서,
제1 동작 모드 시에, 상기 에버리지 연산기는 상기 제1 픽셀 데이터 및 상기 제2 픽셀 데이터를 출력하고,
제2 동작 모드 시에, 상기 에버리지 연산기는 인에이블 신호에 기초하여 상기 제1 및 제2 에버리지 비트들을 포함하는 에버리지 데이터를 출력하는 이미지 센싱 시스템.
제1 픽셀, 및 상기 제1 픽셀과 동일한 타입인 제2 픽셀을 포함하는 픽셀 어레이;
상기 제1 픽셀로부터 생성된 제1 픽셀 신호에 기초하여 제1 픽셀 데이터를 생성하고, 상기 제2 픽셀로부터 생성된 제2 픽셀 신호에 기초하여 제2 픽셀 데이터를 생성하는 아날로그-디지털 변환 회로; 및
제1 인에이블 신호에 응답하여, 상기 제1 픽셀 데이터 및 상기 제2 픽셀 데이터의 합 연산에 기초하여 에버리지 데이터를 생성하고, 제2 인에이블 신호에 응답하여, 상기 제1 픽셀 데이터 및 상기 제2 픽셀 데이터를 출력하는 에버리지 연산기를 포함하는 이미지 센싱 시스템.
제10 항에 있어서,
상기 픽셀 어레이는,
제3 픽셀, 및 상기 제3 픽셀과 동일한 타입인 제4 픽셀을 더 포함하고,
상기 아날로그-디지털 변환 회로는,
상기 제3 픽셀로부터 생성된 제3 픽셀 신호에 기초하여 제3 픽셀 데이터를 더 생성하고, 상기 제4 픽셀로부터 생성된 제4 픽셀 신호에 기초하여 제4 픽셀 데이터를 더 생성하고,
상기 에버리지 연산기는,
상기 제1 인에이블 신호에 응답하여, 상기 제3 픽셀 데이터 및 상기 제4 픽셀 데이터의 합 연산에 기초하여 제2 에버리지 데이터를 더 생성하고, 상기 에버리지 데이터 및 상기 제2 에버리지 데이터를 병렬로 이미지 신호 프로세서로 출력하는 이미지 센싱 시스템.
제10 항에 있어서,
상기 픽셀 어레이는,
상기 제1 픽셀과 인접하게 배치되고, 상기 제1 픽셀과 동일한 타입인 제3 픽셀, 및 상기 제2 픽셀과 인접하게 배치되고, 상기 제2 픽셀과 동일한 타입인 제4 픽셀을 더 포함하고,
상기 아날로그-디지털 변환 회로는,
상기 제3 픽셀로부터 생성된 제3 픽셀 신호에 더 기초하여 상기 제1 픽셀 데이터를 생성하고, 상기 제4 픽셀로부터 생성된 제4 픽셀 신호에 더 기초하여 상기 제2 픽셀 데이터를 생성하는 이미지 센싱 시스템.
제10 항에 있어서,
상기 에버리지 연산기가 상기 제2 픽셀 데이터를 수신할 때까지 상기 제1 픽셀 데이터를 저장하는 버퍼를 더 포함하고,
상기 제1 픽셀 및 상기 제2 픽셀은 열 방향으로 배열되고,
제1 시간 동안, 상기 제1 픽셀 데이터는 상기 아날로그-디지털 변환 회로에서 상기 버퍼로 출력되고, 상기 제1 시간 이후의 제2 시간 동안, 상기 버퍼의 상기 제1 픽셀 데이터 및 상기 아날로그-디지털 변환 회로의 상기 제2 픽셀 데이터는 상기 에버리지 연산기로 출력되는 이미지 센싱 시스템.
제10 항에 있어서,
상기 픽셀 어레이는 제3 픽셀을 더 포함하고,
상기 아날로그-디지털 변환 회로는 상기 제3 픽셀로부터 생성된 제3 픽셀 신호에 기초하여 제3 픽셀 데이터를 더 생성하고,
상기 에버리지 데이터는 상기 제1 내지 제3 픽셀 데이터의 합 연산에 기초하여 생성되는 이미지 센싱 시스템.
제10 항에 있어서,
상기 제1 및 제2 픽셀 데이터 각각은,
적어도 하나의 비트를 포함하는 제1 비트 그룹, 및 상기 제1 비트 그룹과 연속되는 적어도 하나의 비트를 포함하는 제2 비트 그룹을 포함하고,
상기 에버리지 연산기는,
제1 시간 동안, 상기 제1 픽셀 데이터의 상기 제1 비트 그룹 및 상기 제2 픽셀 데이터의 상기 제1 비트 그룹에 기초하여 상기 에버리지 데이터의 제1 비트 그룹을 생성하고, 상기 제1 시간 이후의 제2 시간 동안, 상기 제1 픽셀 데이터의 상기 제2 비트 그룹 및 상기 제2 픽셀 데이터의 상기 제2 비트 그룹에 기초하여 상기 에버리지 데이터의 제2 비트 그룹을 생성하는 이미지 센싱 시스템.
제10 항에 있어서,
상기 아날로그-디지털 변환 회로는, 상기 제1 픽셀 데이터의 제1 및 제2 비트들, 및 상기 제2 픽셀 데이터의 제1 및 제2 비트들을 모두 병렬로 출력하고,
상기 에버리지 연산기는, 상기 제1 픽셀 데이터의 제1 비트 및 상기 제2 픽셀 데이터의 제1 비트에 기초하여 상기 에버리지 데이터의 상기 제1 비트를 생성하고, 상기 제1 픽셀 데이터의 제2 비트 및 상기 제2 픽셀 데이터의 제2 비트에 기초하여 상기 에버리지 데이터의 제2 비트를 생성하는 이미지 센싱 시스템.
제1 픽셀이 제1 픽셀 신호를 생성하는 단계;
상기 제1 픽셀과 동일한 컬러를 감지하는 제2 픽셀이 제2 픽셀 신호를 생성하는 단계;
아날로그-디지털 변환 회로가, 상기 제1 및 제2 픽셀 신호들을 제1 및 제2 픽셀 데이터로 변환하는 단계;
에버리지 연산기가, 상기 제1 및 제2 픽셀 데이터의 합 연산에 기초하여 에버리지 데이터를 생성하는 단계; 및
데이터 정렬기가, 직렬로 수신된 상기 에버리지 데이터를 병렬로 이미지 신호 프로세서로 출력하는 단계를 포함하는 이미지 센싱 시스템의 동작 방법.
제17 항에 있어서,
상기 에버리지 데이터를 생성하는 단계는,
제1 시간 동안, 상기 제1 픽셀 데이터의 제1 비트 및 상기 제2 픽셀 데이터의 제1 비트에 기초하여 상기 에버리지 데이터의 제1 비트를 생성하는 단계;
상기 제1 시간 이후의 제2 시간 동안, 상기 제1 픽셀 데이터의 제2 비트 및 상기 제2 픽셀 데이터의 제2 비트에 기초하여 상기 에버리지 데이터의 제2 비트를 생성하는 단계를 포함하는 이미지 센싱 시스템의 동작 방법.
제17 항에 있어서,
상기 에버리지 데이터를 생성하는 단계는,
제1 시간 동안, 상기 제1 픽셀 데이터의 제1 비트 및 상기 제2 픽셀 데이터의 제1 비트를 수신하는 단계;
상기 제1 시간 동안, 상기 제1 픽셀 데이터의 상기 제1 비트 및 상기 제2 픽셀 데이터의 상기 제1 비트의 합 연산에 기초하여 제1 합 비트 및 제1 캐리 비트를 생성하는 단계;
상기 제1 시간 이후의 제2 시간 동안, 상기 제1 픽셀 데이터의 제2 비트 및 상기 제2 픽셀 데이터의 제2 비트를 수신하는 단계; 및
상기 제2 시간 동안, 상기 제1 픽셀 데이터의 상기 제2 비트, 상기 제2 픽셀 데이터의 상기 제2 비트, 및 상기 제1 캐리 비트의 합 연산에 기초하여 제2 합 비트 및 제2 캐리 비트를 생성하는 단계를 포함하는 이미지 센싱 시스템의 동작 방법.
제19 항에 있어서,
상기 에버리지 데이터를 생성하는 단계는,
상기 제1 합 비트를 상기 에버리지 데이터의 최하위 비트로 출력하는 단계를 더 포함하는 이미지 센싱 시스템의 동작 방법.