KR100913797B1

KR100913797B1 - Ｃｍｏｓ 이미지 센서

Info

Publication number: KR100913797B1
Application number: KR1020080009837A
Authority: KR
Inventors: 이재웅; 민대성
Original assignee: (주) 픽셀플러스
Priority date: 2008-01-30
Filing date: 2008-01-30
Publication date: 2009-08-26
Also published as: KR20090083817A

Abstract

본 발명은 CMOS 이미지 센서에 관한 것으로서, 아날로그 도메인(Analog Domain)에서 같은 색상의 픽셀을 더하거나, 평균하여 센싱 감도를 향상시킬 수 있도록 하는 기술을 개시한다. 이를 위해, 본 발명은 매트릭스 배열된 다수의 단위 픽셀을 포함하는 픽셀 어레이와, 픽셀 어레이의 로오 라인(Row line)을 선택하는 로오 드라이버와, 다수의 단위 픽셀이 갖는 고정 패턴 잡음(fixed pattern noise)을 제거하는 다수의 CDS 회로와, 다수의 단위 픽셀 중 동일한 색을 갖는 단위 픽셀끼리의 픽셀 정보를 합하고, 다수의 CDS 회로로부터 출력된 아날로그 영상 신호를 디지털 영상 신호로 변환하는 다수의 ADC와, 다수의 ADC로부터 출력된 디지털 영상 신호를 저장하는 다수의 라인 메모리, 및 컬럼 방향의 어드레스 신호를 디코딩하고, 다수의 라인 메모리에 저장된 영상 정보를 출력하는 컬럼 디코더를 포함한다

이미지 센서, CDS, ADC, 픽셀, 스위치

Description

ＣＭＯＳ 이미지 센서{Complementary Metal-Oxide Semiconductor image sensor}

도 1은 일반적인 CMOS 이미지 센서를 나타낸 구성도.

도 2는 일반적인 CMOS 이미지 센서를 나타낸 다른 실시예.

도 3은 본 발명에 따른 CMOS 이미지 센서를 나타낸 구성도.

도 4는 도 3에서 단위 픽셀, CDS(Correlated Double Sampling) 회로 및 ADC(Analog Digital Converter)를 나타낸 회로도.

도 5는 도 4의 CDS 회로 및 ADC를 간략하게 도시한 회로도.

도 6은 본 발명에 따른 CMOS 이미지 센서의 동작 타이밍도.

도 7은 본 발명에 따른 CMOS 이미지 센서의 다른 실시예.

도 8은 도 7의 단위 픽셀, CDS 회로 및 ADC를 나타낸 회로도.

도 9는 도 8의 CDS 회로 및 ADC를 간략하게 도시한 회로도.

<도면의 주요 부분에 대한 부호의 설명 >

200 : 픽셀 어레이

210 : 단위 픽셀

220 : 로오 드라이버

230 : CDS(Correlated Double Sampling) 회로

240 : ADC(Analog-Digital Converter)

250 : 아날로그 제어 블록

260 : 라인 메모리

270 : 타이밍 제너레이터(Timing Generator)

280 ; 컬럼 디코더

본 발명은 CMOS(Complementary Metal Oxide Semiconductor) 이미지 센서에 관한 것으로서, 아날로그 도메인(Analog Domain)에서 같은 색상의 픽셀을 더하거나, 평균하여 센싱 감도를 향상시킬 수 있도록 하는 기술이다.

일반적으로 이미지 센서는 외부의 광학 영상신호를 전기 영상신호로 변환하는 장치이다. 이미지 센서는 크게 상보형-모스(CMOS) 기술을 사용하는 CMOS 이미지 센서와 전하결합소자(CCD;Charge Coupled Device) 기술을 사용하는 CCD 이미지 센서로 나뉘고 이들은 모두 반도체 기술을 이용하여 제작한다.

특히, CMOS 이미지 센서는 CMOS 제조 기술을 이용하여 제작된 이미지 센서이다. CMOS 이미지 센서에서 각 픽셀(Pixel)은 피사체의 대응 부분에서 복사되는 빛 신호를 포토 다이오드를 이용하여 전자로 바꾼 후에 저장하고, 축적된 전자의 수에 비례하여 나타나는 전하량을 전압 신호로 바꾸어서 출력하는 방식을 사용한다.

이러한 CMOS 이미지 센서는 다양한 전자제품들, 예컨대, 모바일 폰(Mobile Phone), PC(Personal Computer)용 카메라(Camera), 비디오 카메라, 및 디지털 카메라 등에서 광범위하게 사용되고 있는 디바이스(Device) 이다.

CMOS 이미지 센서는 기존에 이미지 센서로 사용되던 CCD에 비해 구동방식이 간편하며, 신호 처리 회로(Signal Processing Circuit)를 한 칩에 집적할 수 있어서 SoC(System On Chip)가 가능하므로 모듈의 소형화를 가능하게 한다. 또한, 기존에 셋-업(Set-up) 된 CMOS 기술을 호환성 있게 사용할 수 있으므로 제조 단가를 낮출 수 있는 등 많은 장점이 있기 때문에 그 수요가 날로 급증하고 있는 상황이다.

최근 CMOS 이미지 센서는 좀 더 저렴하면서도 더 좋은 이미지 품질을 요구하는 시장의 요구에 부응하기 위해 점점 더 작은 크기의 픽셀을 고해상도 센서에 사용하고 있다. 그런데, 작은 크기의 픽셀은 작은 크기의 포토 다이오드를 의미하고 작은 포토 다이오드는 받아들 수 있는 빛의 양이 제한된다는 것을 의미한다.

즉, 받아들 수 있는 빛의 양이 제한되는 것은 빛에 의해 생성, 흡수되는 전자의 수가 줄어든다는 것을 의미하게 되며 결국 양질의 이미지를 생성하는데 한계를 갖게 되는 문제가 있다.

이를 해결하기 위해 CMOS 이미지 센서 픽셀에 사용하는 트랜지스터를 이웃한 픽셀들과 공유하여 사용함으로써 상대적으로 포토 다이오드의 면적을 크게 하는 공유(Shared) 픽셀 구조가 널리 사용되고 있다. 이러한 공유 픽셀 구조를 사용하면 같은 크기의 픽셀에서 포토 다이오드의 크기가 커지고 받아들일 수 있는 전자의 수를 증가시킬 수 있어 이미지 품질을 높일 수 있다.

그러나, 공유 픽셀의 구조의 사용시 플로팅 확산(Floating diffusion) 노드의 기생 커패시턴스(Capacitance)가 증가함에 따라 변환 이득(Conversion gain)의 감소로 인한 감도 저하가 발생할 수 있으며, 포토 다이오드의 배열이 비대칭 되어 오히려 이미지 질을 저하시킬 수 있는 단점이 있다.

도 1은 모든 픽셀의 정보를 리드 아웃(Full resolution read out) 하는 일반적인 풀 모드(Full mode) 이미지 센서를 나타낸 블록도이다.

일반적인 이미지 센서는 픽셀 어레이(Pixel Array; 10), 로오 드라이버(Row Driver; 20), 리드 아웃 회로(30), 아날로그 제어 블록(Analog control block; 40), 라인 메모리(Line Memory; 50), TG(Timing Generator; 60) 및 컬럼 디코더(Column Decoder; 70)를 포함한다.

여기서, 픽셀 어레이(10)는 로오 및 컬럼 방향으로 매트릭스 배열된 다수의 단위 픽셀(Unit Pixel; 11)을 포함한다. 로오 드라이버(20)는 픽셀 어레이(10)의 로오 라인(row line)을 선택한다.

그리고, 리드 아웃 회로(30)는 다수의 CDS(Correlated Double Sampling, 상관 이중 샘플링) 회로 및 다수의 아날로그 디지털 변환기(Analog to Digital Converter;ADC)를 포함한다. CDS 회로는 단위 픽셀(11)이 갖는 고정 패턴 잡음(fixed pattern noise)을 제거한다. 그리고, ADC는 이와 대응하는 CDS 회로로부터 출력된 아날로그 영상 신호를 디지털 영상 신호로 변환한다.

또한, 아날로그 제어 블록(40)은 리드 아웃 회로(30)의 동작을 제어한다. 그리고, 각 라인 메모리(50)는 픽셀 어레이(10)에 대응하는 컬럼 라인(column line)의 영상 정보를 저장한다. 여기서, 각 라인 메모리(50)는 2개의 로오 라인(row line)의 픽셀 정보를 순차적으로 저장하기 위한 2개의 래치(latch)로 구성될 수 있다.

또한, TG(60)는 타이밍 제너레이터(Timing Generator)를 나타내는 것으로, 센서의 동작에 필요한 타이밍을 생성하여 각 블록에 공급하는 역할을 수행한다. 즉, TG(60)는 로오 드라이버(20)와, 아날로그 제어 블록(40) 및 컬럼 디코더(70)에 필요한 공급신호를 생성하게 된다.

또한, 컬럼 디코더(70)는 컬럼 방향의 어드레스 신호를 디코딩하여 라인 메모리(50)에 저장되어 있는 픽셀 정보를 출력한다.

이러한 구성을 갖는 일반적인 이미지 센서는 하나의 단위 픽셀(11) 당 하나의 컬럼 버스를 통해 하나의 CDS 회로, ADC, 및 하나의 라인 메모리(50)가 연결된다. 이에 따라, 모든 픽셀 어레이(10)의 정보를 독출하여 리드 아웃 회로(30)에 전달하고, 이를 라인 메모리(50)에 저장하게 된다.

도 2는 픽셀의 정보를 샘플링하여 리드 아웃(1×2 sub sampling mode read out) 하는 종래의 서브 샘플링 모드(Sub Sampling mode) 이미지 센서를 나타낸 실시예이다.

이미지 센서는 픽셀 어레이(100), 로오 드라이버(120), 리드 아웃 회로(130), 아날로그 제어 블록(140), 라인 메모리(150), TG(160) 및 컬럼 디코더(170)를 포함한다.

여기서, 픽셀 어레이(100)는 로오 및 컬럼 방향으로 매트릭스 배열된 다수의 단위 픽셀(Unit Pixel; 110)을 포함한다. 로오 드라이버(120)는 픽셀 어레이(100)의 로오 라인(row line)을 선택한다.

그리고, 리드 아웃 회로(130)는 다수의 CDS(Correlated Double Sampling) 회로 및 다수의 ADC(Analog to Digital Converter)를 포함한다. CDS 회로는 단위 픽셀(110)이 갖는 고정 패턴 잡음(fixed pattern noise)을 제거한다.

일반적으로 CMOS 이미지 센서는 신호 전하를 리드 아웃(Read-Out) 할 때 픽셀에서 발생하는 리셋 노이즈 성분을 제거하기 위해 CDS 회로를 사용하게 된다. 이러한 CDS 회로는 픽셀의 리셋 동작시 전압을 읽어내고, 신호 전하를 저장한 후 신호레벨을 읽어내어 그 차이를 출력하게 된다.

그리고, ADC는 이와 대응하는 CDS 회로로부터 출력된 아날로그 영상 신호를 디지털 영상 신호로 변환한다. 또한, 아날로그 제어 블록(140)은 리드 아웃 회로(130)의 동작을 제어한다.

그리고, 각 라인 메모리(150)는 픽셀 어레이(110)에 대응하는 컬럼 라인(column line)의 영상 정보를 저장한다. 여기서, 각 라인 메모리(150)는 2개의 로오 라인(row line)의 픽셀 정보를 순차적으로 저장하기 위한 2개의 래치(latch)로 구성될 수 있다.

또한, TG(160)는 타이밍 제너레이터(Timing Generator)를 나타내는 것으로 센서의 동작에 필요한 타이밍을 생성하여 공급하는 역할을 수행한다. 즉, TG(160)는 로오 드라이버(120)와, 아날로그 제어 블록(140) 및 컬럼 디코더(170)에 필요한 공급신호를 생성하게 된다.

또한, 컬럼 디코더(170)는 컬럼 방향의 어드레스 신호를 디코딩하여 라인 메모리(150)에 저장되어 있는 픽셀 정보를 출력한다.

이러한 구성을 갖는 일반적인 이미지 센서는 하나의 단위 픽셀(110) 당 하나의 컬럼 버스를 통해 하나의 CDS 회로, ADC 및 하나의 라인 메모리(150)가 연결된다. 그리고, 서브 샘플링 모드(Sub sampling mode)에서는 모든 픽셀의 정보가 리드 아웃(Read Out) 되는 것이 아니라, 일부의 픽셀 정보를 샘플링하여 해당 픽셀의 정보를 리드 아웃하고, 일부의 픽셀 정보는 리드 아웃 되지 않는다.

이에 따라, 픽셀의 정보를 리드 아웃 하는데 걸리는 시간이 줄어들게 되어 프레임 레이트(Frame rate)가 증가하게 된다. 하지만, 서브 샘플링 모드에서는 일부 픽셀의 정보가 스킵(Skip) 되어 모든 픽셀의 정보를 리드 아웃 하는 경우보다 이미지 질이 떨어지게 된다.

또한, 종래의 이미지 센서는 픽셀의 차지 도메인(Charge Domain)에서 컬러를 비닝(Binning) 할 수 있게 된다. 하지만, 이러한 경우 플로팅 확산 커패시턴스(Floating Diffusion Capacitance) 및 기생 커패시턴스(Parasitical Capacitance)의 증가로 인하여 변환 이득(Conversion Gain)이 오히려 떨어지게 된다.

본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로서, 아날로그 도메인(Analog Domain)에서 같은 색상의 픽셀을 더하거나, 평균하여 아날로그-디지털 변환(ADC)을 수행함으로써 서브 샘플링(Sub sampling)을 구현할 수 있도록 하는데 그 목적이 있다.

이러한 본 발명은 서브 샘플링 모드(Sub sampling mode)에서 모든 픽셀의 정보를 독출하고 같은 색상의 픽셀을 더하거나 평균하여 센싱 감도를 향상시키면서도 픽셀의 정보를 리드 아웃 하는데 걸리는 시간을 줄일 수 있도록 하는데 그 목적이 있다.

상기한 목적을 달성하기 위한 본 발명에 따른 CMOS 이미지 센서는, 매트릭스 배열된 다수의 단위 픽셀을 포함하는 픽셀 어레이; 픽셀 어레이의 로오 라인을 선택하는 로오 드라이버; 다수의 단위 픽셀이 갖는 고정 패턴 잡음(fixed pattern noise)을 제거하는 다수의 CDS 회로; 다수의 단위 픽셀 중 동일한 색을 갖는 단위 픽셀끼리의 픽셀 정보를 합하고, 다수의 CDS 회로로부터 출력된 아날로그 영상 신호를 디지털 영상 신호로 변환하는 다수의 ADC; 다수의 ADC로부터 출력된 디지털 영상 신호를 저장하는 다수의 라인 메모리; 및 컬럼 방향의 어드레스 신호를 디코딩하고, 다수의 라인 메모리에 저장된 영상 정보를 출력하는 컬럼 디코더를 포함하는 것을 특징으로 한다.

그리고, 본 발명은 매트릭스 배열된 다수의 단위 픽셀을 포함하는 픽셀 어레이; 픽셀 어레이의 로오 라인을 선택하는 로오 드라이버; 다수의 단위 픽셀이 갖는 고정 패턴 잡음(fixed pattern noise)을 제거하고, 다수의 단위 픽셀 중 동일한 색을 갖는 단위 픽셀끼리의 픽셀 정보를 평균화하는 다수의 CDS 회로; 다수의 CDS 회로로부터 출력된 아날로그 영상 신호를 디지털 영상 신호로 변환하는 다수의 ADC; 다수의 ADC로부터 출력된 디지털 영상 신호를 저장하는 다수의 라인 메모리; 및 컬럼 방향의 어드레스 신호를 디코딩하고, 다수의 라인 메모리에 저장된 영상 정보를 출력하는 컬럼 디코더를 포함하는 것을 특징으로 한다.

또한, 본 발명은 제 1픽셀 정보를 저장하는 제 1단위 픽셀; 제 1픽셀 정보와 동일한 색을 갖는 제 2픽셀 정보를 저장하는 제 2단위 픽셀; 제 1단위 픽셀의 출력을 선택적으로 공급하는 제 1스위치; 제 2단위 픽셀의 출력을 선택적으로 공급하는 제 2스위치; 제 1스위치의 출력 전압을 방전하는 제 1커패시터; 제 2스위치의 출력 전압을 방전하는 제 2커패시터; 제 1스위치로부터 인가되는 신호 전압을 저장하는 제 3커패시터; 제 2스위치로부터 인가되는 신호 전압을 저장하는 제 4커패시터; 제 3커패시터의 출력과 제 4커패시터의 출력을 비교하여 해당하는 디지털 값을 출력하는 증폭기를 포함하는 것을 특징으로 한다.

이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.

도 3은 본 발명의 CMOS 이미지 센서에 관한 구성도이다. 본 발명에서는 픽셀의 정보를 샘플링하여 1×2 서브 샘플링 모드(sub sampling mode)로 리드 아웃(read out) 하는 경우를 그 실시예로 설명하기로 한다.

본 발명은 픽셀 어레이(Pixel Array; 200), 로오 드라이버(Row Driver; 220), CDS(Correlated Double Sampling; 상관 이중 샘플링) 회로(230), ADC(Analog to Digital Converter;240), 아날로그 제어 블록(Analog Control Block; 250), 라인 메모리(Line Memory; 260), TG(Timing Generator; 270) 및 컬럼 디코더(Column Decoder; 280)를 포함한다.

여기서, 픽셀 어레이(200)는 로오 및 컬럼 방향으로 매트릭스 배열된 다수의 단위 픽셀(Unit Pixel; 210)을 포함한다. 로오 드라이버(220)는 픽셀 어레이(200)의 로오 라인(row line)을 선택한다.

그리고, CDS 회로(230)는 단위 픽셀(210)이 갖는 고정 패턴 잡음(fixed pattern noise)을 제거한다. 그리고, ADC(240)는 이와 대응하는 CDS 회로(230)로부터 출력된 아날로그 영상 신호를 디지털 영상 신호로 변환한다.

또한, 아날로그 제어 블록(250)은 CDS 회로(230) 및 ADC(240)의 동작을 제어한다. 그리고, 각 라인 메모리(260)는 픽셀 어레이(200)에 대응하는 컬럼 라인(column line)의 영상 정보를 저장한다. 여기서, 각 라인 메모리(260)는 2개의 로오 라인(row line)의 픽셀 정보를 순차적으로 저장하기 위한 2개의 래치(latch)로 구성될 수 있다.

또한, TG(270)는 타이밍 제너레이터(Timing Generator)를 나타내는 것으로, 센서의 동작에 필요한 타이밍을 생성하여 각 블록에 공급하는 역할을 수행한다. 즉, TG(270)는 로오 드라이버(220)와, 아날로그 제어 블록(250) 및 컬럼 디코더(280)에 필요한 공급신호를 생성하게 된다.

또한, 컬럼 디코더(280)는 컬럼 방향의 어드레스 신호를 디코딩하여 라인 메모리(260)에 저장되어 있는 픽셀 정보를 출력한다.

이러한 구성을 갖는 본 발명의 이미지 센서는 모든 픽셀 어레이(200)의 정보가 리드 아웃 되어 CDS 회로(230) 및 ADC(240)를 통해 컬러 픽셀 정보가 합해지게 된다. 그리고, CDS 회로(230) 및 ADC(240)를 통해 합해진 컬러 정보는 ADC(240)를 거쳐 라인 메모리(260)에 저장된다.

이러한 구성을 갖는 본 발명의 동작 과정을 설명하면 다음과 같다.

도 3의 픽셀 어레이(200)에서 첫 번째 로오 라인(Row line)에 R,Gr,R,Gr...순의 컬러 픽셀이 나열되며, 두 번째 로오 라인에 Gb,B,Gb,B... 순의 컬러 픽셀이 나열된다고 가정한다.

도 2의 종래 구조에서는 픽셀 어레이의 첫 번째와 두 번째 컬럼 라인에서 리드된 픽셀 정보가 CDS 회로, ADC를 거쳐 컬럼 디코더를 통해 리드 아웃 된다. 그리고, 세 번째와 네 번째 컬럼 라인의 픽셀 정보는 리드 아웃 하지 않고 스킵(Skip) 하게 된다.

즉, 하나의 로오 라인 상에서 첫 번째와 두 번째 컬럼 라인의 R,Gr 픽셀은 리드 아웃하고, 그 다음 세 번째와 네 번째 컬럼 라인의 R,GR은 스킵(Skip) 하게 되며, 그 다음의 로오 라인에서도 마찬가지로 픽셀을 리드 아웃 하게 된다.

하지만, 본 발명에서는 픽셀 어레이(200)의 모든 단위 픽셀(210)을 리드 아웃 하게 된다. 즉, 모든 픽셀 어레이(200)의 픽셀 정보가 CDS 회로(230) 및 ADC(240)에 전달된 이후에, 아날로그 비닝(Analog Binning) 동작에 의해 동일한 색상의 픽셀이 더해지게 된다.

그리고, CDS 회로(230)를 통해 하나의 증폭기 A에서 아날로그-디지털 변환된 이후에, 디지털 데이터가 라인 메모리(260)에 저장된다. 이후에, 라인 메모리(260)에 저장된 디지털 데이터 값을 컬럼 디코더(280)를 통해 후단의 영상 신호 처리기(Image Signal Processing;ISP)로 전달하게 된다.

여기서, ISP는 CMOS 이미지 센서에서 검출된 영상신호와 화면에 디스플레이되어야 할 영상 신호와의 차이를 보정하여 신호의 일그러짐을 보정하고(gamma correction), 감마 보정된 영상 신호 중 불충분한 색상에 대한 화소 입력으로부터 완전한 영상 데이터를 변환하도록 한다.

도 4는 도 3의 픽셀 어레이(200), CDS(Correlated Double Sampling) 회로(230) 및 ADC(240)에 관한 상세 회로도이다. 본 발명에서는 픽셀 어레이(200)의 단위 픽셀(210)이 4TR 구조인 것을 그 실시예로 설명하기로 한다.

각각의 단위 픽셀(210)은 포토 다이오드 PD, 리셋 트랜지스터 T1, 전송 트랜지스터 T2, 구동 트랜지스터 T3 및 선택 트랜지스터 T4를 포함한다.

여기서, 포토 다이오드 PD는 전송 트랜지스터 T2와 접지전압단 사이에 연결되어 피사체의 광학상에 대응하는 광전하를 생성한다. 리셋 트랜지스터 T1는 전원전압 VDD 인가단과 플로우팅 확산 노드(Floating Diffusion Node) FD 사이에 연결된다. 이러한 리셋 트랜지스터 T1는 다음 영상 정보의 검출을 위해 리셋 신호 RT에 응답하여 플로우팅 확산 노드 FD에 저장되어 있는 전하를 배출한다.

그리고, 전송 트랜지스터 T2는 플로우팅 확산 노드 FD와 포토 다이오드 PD 사이에 연결되고, 전송 신호 TX에 응답하여 포토 다이오드 PD에서 생성된 광전하를 플로우팅 확산 노드 FD로 전송한다.

구동 트랜지스터 T3는 전원전압 VDD 인가단과 선택 트랜지스터 T4 사이에 연결되어 소스 팔로워(source follower) 역할을 수행한다. 또한, 선택 트랜지스터 T4는 구동 트랜지스터 T3와 픽셀 정보 출력단 사이에 연결되고, 선택 신호 LS에 응답하여 스위칭으로 어드레싱을 수행할 수 있다.

이러한 구성을 갖는 단위 픽셀(210)은 단위 픽셀(210_1)을 통해 픽셀 정보 P0_Gr0를 출력하고, 단위 픽셀(210_2)을 통해 픽셀 정보 P0_R0를 출력한다. 그리고, 단위 픽셀(210_3)을 통해 픽셀 정보 P0_Gr1를 출력하고, 단위 픽셀(210_4)을 통해 픽셀 정보 P0_R1를 출력한다.

한편, CDS 회로(230_1)는 스위치 SW1와, 커패시터 Ch1,Cs1를 포함한다. 그리고, CDS 회로(230_2)는 스위치 SW2와, 커패시터 Ch2,Cs2를 포함한다. CDS 회로(230_3)는 스위치 SW3와, 커패시터 Ch3,Cs3를 포함한다. CDS 회로(230_4)는 스위치 SW4와, 커패시터 Ch4,Cs4를 포함한다.

여기서, 단위 픽셀(210_1~210_4)의 어레이와 CDS 회로(230_1~230_4)는 일대일 대응하여 형성되며, 그 개수는 동일하다. 본 발명의 실시예에서는 설명의 편의를 위해 4개의 단위 픽셀(210_1~210_4)과 4개의 CDS 회로(230_1~230_4)가 구비된 것을 설명하였지만, 본 발명은 이에 한정되는 것이 아니라 픽셀 및 CDS 회로의 개수는 제한되지 않는다.

스위치 SW1~SW4는 단위 픽셀(210)과 CDS 회로(230)를 선택적으로 연결한다. 그리고, 홀수 컬럼에 연결된 스위치 SW1,SW3는 동일한 제어 스위치에 의해 구동되며, 짝수 컬럼에 연결된 스위치 SW2,SW4는 또 다른 제어 스위치에 의해 구동된다. 그리고, 스위치 SW1~SW4는 픽셀 어레이의 수가 증가할수록 그 개수도 함께 증가하게 된다. 또한, 스위치 SW1~SW4가 턴 온 된 경우 단위 픽셀(210)의 픽셀 정보가 CDS회로(230)에 전달된다.

그리고, 커패시터 Ch1~Ch4는 스위치 SW1~SW4와 접지전압단 사이에 각각 연결되어, 스위치 SW1~SW4로부터 인가되는 신호 전압을 방전한다. 또한, 커패시터 Cs1~Cs4는 스위치 SW1~SW4와 증폭기 A1~A4의 네가티브(-) 입력단 사이에 각각 연결된다. 이러한 커패시터 Cs1~Cs4는 스위치 SW1~SW4를 통해 인가된 단위 픽셀(210)의 감지 전압을 저장하게 된다.

여기서, 커패시터 Ch1~Ch4의 사이즈는 모두 동일하며, 커패시터 Cs1~Cs4의 사이즈도 모두 동일하게 설정된다.

또한, ADC(240_1)는 스위치 SS1,S1,SW5와, 증폭기 A1를 포함한다. ADC(240_2)는 스위치 SS2,S2,SW6와, 증폭기 A2를 포함한다. ADC(240_3)는 스위치 S3,SW7와, 증폭기 A3를 포함한다. ADC(240_4)는 스위치 S4,SW8와, 증폭기 A4를 포함한다.

홀수 컬럼에 연결된 스위치 SW5,SW7는 스위치 SS1에 의해 연결되어 구동되며, 짝수 컬럼에 연결된 스위치 SW6,SW8는 다른 스위치 SS2에 의해 연결되어 구동된다. 그리고, 홀수 컬럼에 연결된 스위치 SW5,SW7는 동일한 제어 스위치에 의해 연결되어 구동되며, 짝수 컬럼에 연결된 스위치 SW6,SW8는 또 다른 제어 스위치에 의해 연결되어 구동된다.

여기서, 스위치 SS1는 동일한 컬러를 갖는 단위 픽셀(210_1,210_3)에서 증폭기 A1의 포지티브(+) 입력단과 증폭기 A3의 네가티브(-) 입력단을 연결한다. 그리고, 스위치 SS2는 동일한 컬러를 갖는 단위 픽셀(210_2,210_4)에서 증폭기 A2의 포 지티브(+) 입력단과 증폭기 A4의 네가티브(-) 입력단을 연결한다.

또한, 스위치 S1~S4는 전압 VRAMP을 선택적으로 공급 또는 차단할 수 있도록 한다. 여기서, 스위치 S1~S4는 각 컬럼 라인에 하나씩 구비되며, 동일한 타이밍에서 그 구동이 제어된다.

이러한 스위치 SS1,SS2,S1~S4는 1×2 서브 샘플링 모드에서만 동작되며, 모든 픽셀의 정보를 리드아웃(Full resolution read out) 하는 풀 모드(Full Mode)에서는 스위치 SS1,SS2는 항상 오프 상태이고, 스위치 S1~S4는 항상 턴 온 상태를 유지하게 된다.

본 발명에서는 스위치 SS1가 두 개의 컬럼(예를 들면, 홀수 컬럼) 당 하나 구비되며, 스위치 SS2가 두 개의 컬럼(예를 들면, 짝수 컬럼) 당 하나 구비되도록 한다.

도 5는 도 4의 CDS(Correlated Double Sampling) 회로(230) 및 ADC(240)를 간략하게 도시한 회로도이다. 본 발명은 2개의 단위 픽셀(210_1,210_3)에 하나의 스위치 S1가 포함되며, 하나의 증폭기 A1가 연결되어 있다. 그리고, 2개의 단위 픽셀(210_2,210_4)에 하나의 스위치 S2가 포함되며, 하나의 증폭기 A2가 연결되어 있다.

도 5에서는 그린 컬러를 갖는 단위 픽셀(210_1,210_3)의 픽셀 정보를 합산하는 경우를 그 실시예로 설명하기로 한다.

그린 컬러를 갖는 단위 픽셀(210_1,210_3)을 연결하는 스위치 SS1가 턴 온 될 경우를 가정한다. 이러한 경우, 증폭기 A1의 네가티브(-) 단자인 노드 NDB는 단위 픽셀(210_1)과 연결되고, 포지티브(+) 단자인 노드 NDA는 단위 픽셀(210_3)과 연결된다.

이러한 증폭기 A1는 노드 NDB,NDA로부터 인가되는 픽셀 정보 P0_Gr0,P0_Gr1를 수신하여 비교하여 해당하는 디지털 값을 출력하게 된다.

본 발명에서는 동일한 컬러를 갖는 2개의 단위 픽셀 정보를 합산하는 경우를 그 실시예로 설명하였으나, 본 발명은 이에 한정되는 것이 아니라 경우에 따라서 2개 이상의 단위 픽셀 정보를 스위칭 소자를 통해 합산할 수도 있다.

이러한 구성을 갖는 본 발명의 동작 과정을 도 6의 동작 타이밍도를 참조하여 설명하면 다음과 같다.

먼저, 도 4에서와 같이 한 개의 로오 라인에 4개의 컬럼 라인과 4개의 단위 픽셀(210_1~210_4)이 있다고 가정한다. 이러한 경우 4개의 컬럼 라인에 있는 단위 픽셀(210_1~210_4)은 그린(Green), 레드(Red), 그린(Green), 레드(Red) 등의 순서로 신호를 독출할 수 있도록 순차적으로 나열된다. 즉, 각각의 단위 픽셀(210_1~210_4)은 픽셀 정보 P0_Gr0, P0_R0, P0_Gr1, P0_R1를 출력한다.

이 중에서 그린 정보를 출력하는 단위 픽셀(210_1,210_3)은 스위치 SS1를 통해 연결된다. 이때, 단위 픽셀(210_1)에서 증폭기 A1의 포지티브 단자(+)와, 단위 픽셀(210_3)에서 증폭기 A3의 네가티브(-) 단자가 스위치 SS1를 통해 서로 연결된다.

반면에, 레드 정보를 출력하는 단위 픽셀(210_2,210_4)은 스위치 SS2를 통해 연결된다. 이때, 단위 픽셀(210_2)에서 증폭기 A2의 포지티브 단자(+)와, 단위 픽 셀(210_4)에서 증폭기 A4의 네가티브(-) 단자가 스위치 SS2를 통해 서로 연결된다.

본 발명에서는 4개의 컬럼 라인이 있는 경우를 그 실시예로 설명하지만, 본 발명은 이에 한정되는 것이 아니라 이러한 4개의 컬럼 라인이 연속적으로 반복 형성되어 픽셀과 컬럼 라인이 전체 어레이로 연결되어 구현될 수도 있다.

또한, 본 발명은 1×2 서브 샘플링 모드(sub sampling mode)에서 스위치 SS1,SS2가 항상 턴 온 상태를 유지한다.

그리고, 구간(1)에서 신호 샘플링(Signal Sampling)을 수행하기 위해 선택 신호 LS가 활성화되면 선택 트랜지스터 T4가 턴 온 된다. 이 상태에서 리셋 신호 RT가 활성화되면 리셋 트랜지스터 T1가 턴 온 된다. 이에 따라, 플로우팅 확산 노드(Floating Diffusion Node) FD에 저장되어 있는 전하를 배출하여 리셋 전압을 리드 하게 된다.

그리고, 스위치 S1가 턴 온 된 상태에서 스위치 SW1,SW3가 턴온되어 단위 픽셀(210_1,210_3)의 리셋 신호가 독출된다. 이때, 증폭기 A1의 포지티브(+) 단자는 레퍼런스 전압 VREFP이 인가되는 것이 바람직하다. 그리고, 전송 신호 TX,TX_S는 비활성화 상태를 유지하여 전송 트랜지스터 T2는 턴 오프 상태를 유지하게 된다.

이후에, 구간(1)과 구간(2) 사이에서 리셋 신호 RT가 비활성화되어 리셋 트랜지스터 T1가 턴 오프 됨으로써 리셋 동작이 중지된다. 그리고, 구간(1)과 구간(2) 사이에서 스위치 S1가 턴 오프 된다. 이에 따라, 증폭기 A1에 전압 VRAMP이 공급되지 않도록 한다.

다음에, 구간(2)에서 전송 신호 TX_S가 활성화되면, 단위 픽셀 (210_3,210_4)의 전송 트랜지스터 T2가 턴 온 된다. 이에 따라, 단위 픽셀(210_3)의 픽셀 정보 P0_Gr1와, 단위 픽셀(210_4)의 픽셀 정보 P0_R1가 독출된다. 따라서, 도 5의 노드 NDA에는 VREF-ΔV1의 전압이 저장된다. 여기서, ΔV1=Vreset of Gr1-Vsignal of Gr1를 나타낸다.

이어서, 구간(3)에서 스위치 SW5가 턴 온 되면, 노드 NDA의 샘플링 전압 VREF-ΔV1이 노드 NDB에 전달되어 증폭기 A1의 노드 NDB에 샘플링된다.

다음에, 구간(4)에서 이후에 더해질 픽셀의 전송 신호 TX가 활성화되면, 단위 픽셀(210_1,210_2)의 전송 트랜지스터 T2가 턴 온 된다. 이에 따라, 단위 픽셀(210_1)의 픽셀 정보 P0_Gr0와, 단위 픽셀(210_2)의 픽셀 정보 P0_R0가 독출된다.

이때, 노드 NDB는 VREF-ΔV1-ΔV0로 전위 변동이 발생한다. 여기서, ΔV0=Vreset of Gr0-Vsignal of Gr0를 나타낸다. 그리고, 샘플링 스위치인 스위치 SW1가 턴 오프 됨으로써 아날로그-디지털 변환을 수행하기 위한 준비를 하게 된다.

이후에, 아날로그-디지털 변환을 수행하기 위해 스위치 S1가 턴 온 된다. 그리고, 구간(5)에서 전압 VRAMP이 두 개의 동일한 컬러(예를 들면, Gr)의 신호의 합을 나타내는 전압 (ΔV1+ΔV0)으로 떨어질 때 ADC(240)가 동작하게 된다.

그리고, ADC(240)에서 카운팅 된 정보가 라인 메모리(260)의 래치에 저장된다. 이때, 전압 VRAMP의 스윙 범위(Swing range)는 풀 모드(Full Mode)와 비교했을 경우 2 배가 되어야 한다.

[표 1]은 도 6의 동작 타이밍도에서 각 구간의 전압 레벨을 나타낸다.

	구간(1)	구간(2)	구간(3)	구간(4)	구간(5)
노드 NDA의 전압	VREFP	VREFP-ΔV1	VREFP-ΔV1	VREFP-ΔV1	from VREFP to VREFN
노드 NDB의 전압	unknown	unknown	VREFP-ΔV1	VREFP-ΔV1-ΔV0	VREFP-ΔV1-ΔV0

[표 1]에서 보는 바와 같이, 구간(5)에서 ADC(240)가 동작하는 시점은 VREFP-(ΔV1+ΔV0) 전압보다 전압 VRAMP 레벨이 작아질 때이다. 따라서, 정확히 전압 (ΔV1+ΔV0)이 되는 시점에서 ADC(240)가 동작하게 된다. 이에 따라, 구간(5)에서 전압 VRAMP 레벨을 VREFP 전압에서 VREFN 전압 레벨로 변화시켜 아날로그-디지털 변환을 수행하게 된다.

즉, 증폭기 A의 출력은 라인 메모리(260)에 제공되며, ADC의 구간 중 순차적으로 변화되는 디지털 코드의 값을 증폭기 A의 출력 전압이 변화되는 순간부터 라인 메모리(260)에 저장함으로써 ADC 동작이 이루어진다

이러한 본 발명은 동일한 색을 갖는 픽셀의 신호 전압이 정확히 가산되어 ADC 동작이 수행되도록 한다. 이에 따라, 동일한 신호에 해당하는 픽셀의 값을 더함으로써 신호 감도가 증가하게 된다. 이러한 본 발명은 별도의 커패시터의 추가가 불필요하고 스위치를 통해 간단한 방법으로 구현할 수 있게 된다.

한편, 도 7은 본 발명의 CMOS 이미지 센서에 관한 다른 실시예이다. 본 발명에서는 픽셀의 정보를 샘플링하여 1×2 서브 샘플링 모드(sub sampling mode)로 리드 아웃(read out) 하는 경우를 그 실시예로 설명하기로 한다.

본 발명은 픽셀 어레이(Pixel Array; 300), 로오 드라이버(Row Driver; 320), CDS(Correlated Double Sampling,상관 이중 샘플링) 회로(330), ADC(Analog to Digital Converter;340), 아날로그 제어 블록(Analog Control Block; 350), 라인 메모리(Line Memory; 360), TG(Timing Generator; 370) 및 컬럼 디코더(Column Decoder; 380)를 포함한다.

여기서, 픽셀 어레이(300)는 로오 및 컬럼 방향으로 매트릭스 배열된 다수의 단위 픽셀(Unit Pixel; 310)을 포함한다. 로오 드라이버(320)는 픽셀 어레이(300)의 로오 라인(row line)을 선택한다.

그리고, CDS 회로(330)는 단위 픽셀(310)이 갖는 고정 패턴 잡음(fixed pattern noise)을 제거한다. 그리고, ADC(340)는 이와 대응하는 CDS 회로(330)로부터 출력된 아날로그 영상 신호를 디지털 영상 신호로 변환한다.

또한, 아날로그 제어 블록(350)은 CDS 회로(330) 및 ADC(340)의 동작을 제어한다. 그리고, 각 라인 메모리(360)는 픽셀 어레이(300)에 대응하는 컬럼 라인(column line)의 영상 정보를 저장한다. 여기서, 각 라인 메모리(360)는 2개의 로오 라인(row line)의 픽셀 정보를 순차적으로 저장하기 위한 2개의 래치(latch)로 구성될 수 있다.

또한, TG(370)는 타이밍 제너레이터(Timing Generator)를 나타내는 것으로 센서의 동작에 필요한 타이밍을 생성하여 공급하는 역할을 수행한다. 즉, TG(370)는 로오 드라이버(320)와, 아날로그 제어 블록(350) 및 컬럼 디코더(380)에 필요한 공급신호를 생성하게 된다.

또한, 컬럼 디코더(380)는 컬럼 방향의 어드레스 신호를 디코딩하여 라인 메모리(360)에 저장되어 있는 픽셀 정보를 출력한다.

이러한 구성을 갖는 본 발명의 이미지 센서는 모든 픽셀 어레이(300)의 정보가 리드 아웃 되어 CDS 회로(330) 및 ADC(340)를 통해 컬러 픽셀 정보가 합해져 평균화된다. 그리고, CDS 회로(330) 및 ADC(340)를 통해 평균화된 컬러 정보는 ADC(340)를 거쳐 라인 메모리(260)에 저장된다.

도 7의 픽셀 어레이(300)에서 첫 번째 로오 라인(Row line)에 R,Gr,R,Gr...순의 컬러 픽셀이 나열되며, 두 번째 로오 라인에 Gb,B,Gb,B... 순의 컬러 픽셀이 나열된다고 가정한다.

하지만, 본 발명에서는 픽셀 어레이(300)의 모든 단위 픽셀(310)을 리드 아웃 하게 된다. 즉, 모든 픽셀 어레이(300)의 픽셀 정보가 CDS 회로(330) 및 ADC(340)에 전달된 이후에, 아날로그 비닝(Analog Binning) 동작에 의해 동일한 색상의 픽셀이 더해져서 평균화된다.

그리고, CDS 회로(330)를 통해 하나의 증폭기 A에서 아날로그-디지털 변환된 이후에, 라인 메모리(360)에 저장된다. 이후에, 라인 메모리(360)에 저장된 디지털 데이터 값을 컬럼 디코더(380)를 통해 후단의 영상 신호 처리기(Image Signal Processing;ISP)로 전달하게 된다.

도 8은 도 7의 픽셀 어레이(300), CDS(Correlated Double Sampling) 회로(330) 및 ADC(340)에 관한 상세 회로도이다. 본 발명에서는 픽셀 어레이(300)의 단위 픽셀(310)이 4TR 구조인 것을 그 실시예로 설명하기로 한다.

각각의 단위 픽셀(310)은 포토 다이오드 PD, 리셋 트랜지스터 T1, 전송 트랜지스터 T2, 구동 트랜지스터 T3 및 선택 트랜지스터 T4를 포함한다.

여기서, 포토 다이오드 PD는 전송 트랜지스터 T2와 접지전압단 사이에 연결되어, 피사체의 광학상에 대응하는 광 전하를 생성한다. 리셋 트랜지스터 T1는 전원전압 VDD 인가단과 플로우팅 확산 노드(Floating Diffusion Node) FD 사이에 연결된다. 이러한 리셋 트랜지스터 T1는 다음 영상 정보의 검출을 위해 리셋 신호 RT에 응답하여 플로우팅 확산 노드 FD에 저장되어 있는 전하를 배출한다.

그리고, 전송 트랜지스터 T2는 플로우팅 확산 노드 FD와 포토 다이오드 PD 사이에 연결되고, 전송 신호 TX에 응답하여 포토 다이오드 PD에서 생성된 광 전하를 플로우팅 확산 노드 FD로 전송한다.

구동 트랜지스터 T3는 전원전압 VDD 인가단과 선택 트랜지스터 T4 사이에 연결되어 소스 팔로워(source follower) 역할을 수행한다. 또한, 선택 트랜지스터 T4는 구동 트랜지스터 T3과 픽셀 정보 출력단 사이에 연결되고, 선택 신호 LS에 응답하여 스위칭으로 어드레싱을 수행할 수 있다.

이러한 구성을 갖는 단위 픽셀(310)은 단위 픽셀(310_1)을 통해 픽셀 정보 P0_Gr0를 출력하고, 단위 픽셀(310_2)을 통해 픽셀 정보 P0_R0를 출력한다. 그리고, 단위 픽셀(310_3)을 통해 픽셀 정보 P0_Gr1를 출력하고, 단위 픽셀(310_4)를 통해 픽셀 정보 P0_R1를 출력한다.

한편, CDS 회로(330_1)는 스위치 SW1,SS3와, 커패시터 Ch1,Cs1,Chr1를 포함한다. 그리고, CDS 회로(330_2)는 스위치 SW2,SS4와, 커패시터 Ch2,Cs2,Chr2를 포함한다. CDS 회로(330_3)는 스위치 SW3,SS5와, 커패시터 Ch3,Cs3,Chr3를 포함한다. CDS 회로(330_4)는 스위치 SW4,SS6와, 커패시터 Ch4,Cs4,Chr4를 포함한다.

여기서, 스위치 SW1~SW4는 단위 픽셀(310)의 출력단과 커패시터 Cs1~Cs4 사이에 각각 연결되어, 단위 픽셀(310)과 CDS 회로(330)를 선택적으로 연결한다. 스위치 SW1~SW4가 턴 온 된 경우 단위 픽셀(310)의 픽셀 정보가 CDS회로(330)에 전달된다.

그리고, 커패시터 Ch1~Ch4는 스위치 SW1~SW4와 접지전압단 사이에 연결되어, 스위치 SW1~SW4로부터 인가되는 신호 전압을 방전한다.

또한, 커패시터 Cs1~Cs4는 스위치 SW1~SW4와 증폭기 A1~A4의 네가티브(-) 단자 사이에 연결되어, 스위치 SW1~SW4를 통해 인가된 단위 픽셀(310)의 감지 전압을 저장한다. 이러한 커패시터 Cs의 값과 커패시터 Chr의 값이 같을 경우 동일한 색상을 갖는 두 개의 픽셀에서 독출된 신호의 평균값이 ADC(340)로 전달된다.

또한, 커패시터 Chr1~Chr4는 스위치 SS3~SS6와 접지전압단 사이에 연결되어, 스위치 SS3~SS6으로부터 인가되는 신호 전압을 방전한다. 그리고, 스위치 SS3~SS6는 커패시터 Cs1~Cs4와 커패시터 Chr1~Chr4 사이에 각각 연결되어, 각각의 커패시터 Cs1~Cs4와 커패시터 Chr1~Chr4를 선택적으로 연결한다.

또한, ADC(340_1)는 스위치 SS1,S1,SW5와 증폭기 A1를 포함한다. 그리고, ADC(340_2)는 스위치 SS2,S2,SW6와 증폭기 A2를 포함한다. 또한, ADC(340_3)는 스위치 S3,SW7와 증폭기 A3를 포함한다. 또한, ADC(340_4)는 스위치 S4,SW8와 증폭기 A4를 포함한다.

여기서, 스위치 SS1는 동일한 컬러를 갖는 단위 픽셀(310_1,310_3)에서 증폭기 A1의 포지티브(+) 입력단과 증폭기 A3의 네가티브(-) 입력단을 연결한다 그리고, 스위치 SS2는 동일한 컬러를 갖는 단위 픽셀(310_2,310_4)에서 증폭기 A2의 포지티브(+) 입력단과 증폭기 A4의 네가티브(-) 입력단을 연결하기 위한 구성이다.

또한, 스위치 S1~S4는 증폭기 A1~A4의 포지티브(+) 단자와 전압 VRAMP 인가단 사이에 각각 연결되어, 전압 VRAMP을 선택적으로 공급 또는 차단할 수 있도록 한다.

각각의 CDS 회로(330_1~330_4)는 커패시터 Cs1~Cs4와 커패시터 Chr1~Chr4의 비율에 의하여 커패시턴스(Capacitance) 값이 분할된다. 즉, 도 4에서와 같이 동일한 색상의 픽셀이 서로 합해지지만, 샘플링 커패시터 Cs1~Cs4와 노드 NDB(또는, 노드 NDA)의 홀드 커패시턴스(Hold capacitance)와의 비율에 의해 그 값이 합산된다. 여기서, 커패시터 Chr1~Chr4의 사이즈는 모두 동일하게 설정된다.

이러한 스위치 SS1,SS2,S1~S4,SS3~SS6는 1×2 서브 샘플링 모드에서만 동작되며, 모든 픽셀의 정보를 리드아웃(Full resolution read out) 하는 모드에서는 스위치 SS1,SS2는 항상 오프 상태이고, 스위치 S1~S4는 항상 턴 온 상태를 유지하는 것이 바람직하다. 그리고, 스위치 SS3~SS6는 항상 턴 오프 상태를 유지하여야 한다.

도 9는 도 8의 CDS(Correlated Double Sampling) 회로(330) 및 ADC(340)를 간략하게 도시한 회로도이다. 도 9에서는 그린 컬러를 갖는 단위 픽셀(310_1,310_3)의 픽셀 정보를 합산하는 경우를 그 실시예로 설명하기로 한다.

그린 컬러를 갖는 단위 픽셀(310_1,310_3)을 연결하는 스위치 SS1가 턴온될 경우를 가정한다. 이러한 경우, 증폭기 A1의 네가티브(-) 단자인 노드 NDB는 단위 픽셀(310_1)과 연결되고, 포지티브(+) 단자인 노드 NDA는 단위 픽셀(310_3)과 연결된다.

이때, 스위치 SS3가 턴 온 된 경우 노드 NDB에 인가되는 커패시턴스의 값은 커패시터 Cs1와 커패시터 Chr1의 비율에 의해 결정된다. 그리고, 스위치 SS5가 턴 온 된 경우 노드 NDA에 인가되는 커패시턴스의 값은 커패시터 Cs3와 커패시터 Chr3의 비율에 의해 결정된다.

이러한 증폭기 A1는 노드 NDB,NDA로부터 인가되는 픽셀 정보 P0_Gr0,P0_Gr1를 수신하고 비교하여 해당하는 디지털 값을 출력하게 된다.

[표 2]는 도 8의 실시예에 따른 도 6의 동작 타이밍도에서 각 구간의 전압 레벨을 나타낸다. 여기서, 커패시터 Chr1, Chr3, Ch1,Ch3의 값의 모두 같은 경우를 가정한다.

	구간(1)	구간(2)	구간(3)	구간(4)	구간(5)
노드 NDA의 전압	VREFP	VREFP- (ΔV1/2)	VREFP- (ΔV1/2)	VREFP-(ΔV1/2)	from VREFP to VREFN
노드 NDB의 전압	unknown	unknown	VREFP- (ΔV1/2	VREFP-(ΔV1/2) -(ΔV0/2)	VREFP-(ΔV1/2) -(ΔV0/2)

[표 2]에서 보는 바와 같이, 구간(5)에서 ADC(340)가 동작하는 시점은 VREFP-(ΔV1/2+ΔV0/2) 전압보다 전압 VRAMP 레벨이 작아질 때이다. 따라서, 정확히 전압 (ΔV1+ΔV0)/2이 되는 시점에서 ADC(340)가 동작하게 된다.

여기서, ΔV1=Vreset of Gr1-Vsignal of Gr1를 나타낸다. 그리고, ΔV0=Vreset of Gr0-Vsignal of Gr0를 나타낸다. 이때, 증폭기 A의 오프셋 전압(Offset voltage)은 고려하지 않도록 한다.

만약, 커패시터 Chr3과 커패시터 Cs3의 값이 다를 경우 노드 NDA의 전압은 구간(3)에서 VREFP-ΔV1*(Cs3/(Cs3+Chr3))이 된다. 그리고, 커패시터 Chr1과 커패시터 Cs1의 값이 다를 경우 노드 NDB의 전압은 구간(4)에서 VREFP-(ΔV1*(Cs3/(Cs3+Chr3))-(ΔV0*(Cs1/(Cs1+Chr1))이 된다.

즉, 증폭기 A의 출력은 라인 메모리(360)에 제공되며, ADC의 구간 중 순차적으로 변화되는 디지털 코드의 값을 증폭기 A의 출력 전압이 변화되는 순간부터 라인 메모리(360)에 저장함으로써 ADC 동작이 이루어진다

이와 같이, 도 8의 실시예는 신호 감쇠기(Signal Attenuator)로 동작하게 되어 커패시터 Cs와 커패시터 Chr의 값이 같을 경우 서브 모드(Sub mode)와 풀 모드(Full mode)에서 전압 VRAMP을 같은 범위(Range)에서 운영할 수 있도록 한다. 그리고, 동일한 색을 갖는 2개의 픽셀에서 신호 평균을 구함으로써 노이즈가 줄어들어 전체적인 이미지 질이 향상된다.

이상에서 설명한 바와 같이, 본 발명은 다음과 같은 효과를 갖는다.

첫째, 본 발명은 아날로그 도메인(Analog Domain)에서 같은 색상의 픽셀을 리드아웃(Readout) 하여 픽셀들의 정보를 더함으로써 센싱 감도를 향상시킬 수 있도록 한다.

둘째, 본 발명은 아날로그 도메인 신호 합산의 기능과 결합된 신호 감쇠기(Signal Attenuator) 회로에 의하여 신호 합산시의 포화 현상을 막고, 신호 노드에서 발생하는 노이즈를 줄임으로써 이미지 질을 향상시킬 수 있도록 한다.

셋째, 본 발명은 서브 샘플링 모드(Sub sampling mode)에서 모든 픽셀의 정보를 독출하여 센싱 감도를 향상시키면서도 픽셀의 정보를 리드 아웃 하는데 걸리는 시간을 줄일 수 있도록 하는 효과를 제공한다.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims

광학상에 대응하는 픽셀 정보를 생성하는 다수의 단위 픽셀을 포함하는 픽셀 어레이;

상기 픽셀 어레이의 로오 라인을 선택하는 로오 드라이버;

상기 다수의 단위 픽셀에서 생성된 픽셀 정보에 포함된 고정 패턴 잡음(fixed pattern noise)을 제거하여 아날로그 영상 신호를 출력하는 다수의 CDS 회로;

아날로그 도메인에서 아날로그 비닝(analog binning) 동작에 의해 상기 아날로그 영상 신호 중에서 동일한 색을 갖는 단위 픽셀의 픽셀 정보를 합하고, 아날로그 비닝 동작이 수행된 상기 아날로그 영상 신호를 디지털 영상 신호로 변환하는 다수의 ADC;

상기 다수의 ADC로부터 출력된 상기 디지털 영상 신호를 저장하는 다수의 라인 메모리; 및

컬럼 방향의 어드레스 신호를 디코딩하고, 상기 다수의 라인 메모리에 저장된 영상 정보를 출력하는 컬럼 디코더를 포함하는 것을 특징으로 하는 CMOS 이미지 센서.
제 1항에 있어서,

상기 다수의 CDS 회로와 상기 다수의 ADC의 동작을 제어하는 아날로그 제어 블록; 및

상기 로오 드라이버와, 상기 아날로그 제어블록 및 상기 컬럼 디코더에 필요한 공급신호를 생성하는 타이밍 제너레이터를 더 포함하는 것을 특징으로 하는 CMOS 이미지 센서.
제 1항에 있어서, 상기 동일한 색을 갖는 단위 픽셀끼리의 픽셀 정보를 합하는 경우 상기 다수의 ADC는 상기 다수의 단위 픽셀의 절반 개수가 동작하게 되는 것을 특징으로 하는 CMOS 이미지 센서.
제 1 항에 있어서, 상기 다수의 단위 픽셀 각각은

피사체의 광학상에 대응하는 광전하를 생성하는 포토 다이오드;

전송 신호에 응답하여 상기 포토 다이오드에서 생성된 광전하를 플로우팅 확산 노드로 전송하는 전송 트랜지스터;

다음 영상 정보의 검출을 위해 리셋 신호에 응답하여 상기 플로우팅 확산 노드에 저장되어 있는 전하를 배출하는 리셋 트랜지스터;

소스 팔로워(source follower) 역할을 수행하는 구동 트랜지스터; 및

선택 신호에 응답하여 스위칭으로 어드레싱을 수행하는 선택 트랜지스터를 포함하는 것을 특징으로 하는 CMOS 이미지 센서.
제 1항에 있어서, 상기 다수의 CDS 회로 각각은

상기 다수의 단위 픽셀로부터 인가되는 픽셀 정보를 선택적으로 공급하는 제 1스위치;

상기 제 1스위치로부터 인가되는 신호 전압을 저장하는 제 1커패시터; 및

상기 제 1스위치에 연결된 제 2커패시터를 포함하는 것을 특징으로 하는 CMOS 이미지 센서.
제 5항에 있어서, 상기 다수의 CDS 회로에 각각 포함된 상기 제 1커패시터는 동일한 사이즈를 갖는 것을 특징으로 하는 CMOS 이미지 센서.
제 5항에 있어서, 상기 다수의 CDS 회로에 각각 포함된 상기 제 2커패시터는 동일한 사이즈를 갖는 것을 특징으로 하는 CMOS 이미지 센서.
제 1항에 있어서, 상기 다수의 ADC 각각은

제 1노드의 신호와 제 2노드의 신호를 비교하여 해당하는 디지털 값을 출력하는 증폭기;

상기 다수의 단위 픽셀 중 동일한 색을 갖는 증폭기의 입력단끼리를 선택적으로 연결하는 제 2스위치;

상기 제 2노드와 기준전압 입력단을 선택적으로 연결하는 제 3스위치; 및

상기 증폭기의 입력단과 출력단을 선택적으로 연결하는 제 4스위치를 포함하는 것을 특징으로 하는 CMOS 이미지 센서.
제 8항에 있어서, 상기 제 2스위치는 상기 증폭기 중 동일한 픽셀 정보가 인가되는 제 1증폭기와 제 2증폭기를 연결하되, 상기 제 1증폭기의 포지티브 단자와 상기 제 2증폭기의 네가티브 단자를 연결하는 것을 특징으로 하는 CMOS 이미지 센서.
제 8항에 있어서, 상기 제 3스위치는 각 컬럼 라인당 하나씩 구비되며, 상기다수의 CDS 회로에 포함된 상기 제 3스위치는 동일한 타이밍에서 그 동작이 제어됨을 특징으로 하는 CMOS 이미지 센서.
제 8항에 있어서, 상기 제 2스위치는 동일한 색을 갖는 2개의 컬럼 라인당 하나씩 구비되는 것을 특징으로 하는 CMOS 이미지 센서.
제 1항에 있어서, 상기 다수의 단위 픽셀과 상기 다수의 CDS 회로는 동일한 개수로 형성됨을 특징으로 하는 CMOS 이미지 센서.
광학상에 대응하는 픽셀 정보를 생성하는 다수의 단위 픽셀을 포함하는 픽셀 어레이;

상기 픽셀 어레이의 로오 라인을 선택하는 로오 드라이버;

상기 다수의 단위 픽셀에 의해 생성된 픽셀 정보에 포함된 고정 패턴 잡음을 제거하고, 아날로그 도메인에서 아날로그 비닝 동작에 의해 상기 다수의 단위 픽셀 중 동일한 색을 갖는 단위 픽셀의 픽셀 정보를 평균화하여 아날로그 영상 신호를 출력하는 다수의 CDS 회로;

상기 아날로그 영상 신호를 디지털 영상 신호로 변환하는 다수의 ADC;

상기 다수의 ADC로부터 출력된 상기 디지털 영상 신호를 저장하는 다수의 라인 메모리; 및

컬럼 방향의 어드레스 신호를 디코딩하고, 상기 다수의 라인 메모리에 저장된 영상 정보를 출력하는 컬럼 디코더를 포함하는 것을 특징으로 하는 CMOS 이미지 센서.
제 13항에 있어서,

상기 다수의 CDS 회로와 상기 다수의 ADC의 동작을 제어하는 아날로그 제어 블록; 및

상기 로오 드라이버와, 상기 아날로그 제어블록 및 상기 컬럼 디코더에 필요한 공급신호를 생성하는 타이밍 제너레이터를 더 포함하는 것을 특징으로 하는 CMOS 이미지 센서.
제 13항에 있어서, 상기 동일한 색을 갖는 단위 픽셀끼리의 픽셀 정보를 평균하는 경우 상기 다수의 ADC는 상기 다수의 단위 픽셀의 절반 개수가 동작하게 되는 것을 특징으로 하는 CMOS 이미지 센서.
제 13항에 있어서, 상기 다수의 단위 픽셀 각각은

피사체의 광학상에 대응하는 광전하를 생성하는 포토 다이오드;

전송 신호에 응답하여 상기 포토 다이오드에서 생성된 광전하를 플로우팅 확 산 노드로 전송하는 전송 트랜지스터;

다음 영상 정보의 검출을 위해 리셋 신호에 응답하여 상기 플로우팅 확산 노드에 저장되어 있는 전하를 배출하는 리셋 트랜지스터;

소스 팔로워(source follower) 역할을 수행하는 구동 트랜지스터; 및

선택 신호에 응답하여 스위칭으로 어드레싱을 수행하는 선택 트랜지스터를 포함하는 것을 특징으로 하는 CMOS 이미지 센서.
제 13항에 있어서, 상기 다수의 CDS 회로 각각은

상기 다수의 단위 픽셀로부터 인가되는 픽셀 정보를 선택적으로 공급하는 제 1스위치;

상기 제 1스위치로부터 인가되는 신호 전압을 저장하는 제 1커패시터;

상기 제 1스위치에 연결되어 신호 전압을 저장하는 제 2커패시터;

상기 제 2커패시터로부터 인가되는 신호 전압을 저장하는 제 3커패시터; 및

상기 제 3커패시터와 상기 제 2커패시터를 선택적으로 연결하는 제 2스위치를 포함하는 것을 특징으로 하는 CMOS 이미지 센서.
제 17항에 있어서, 상기 다수의 CDS 회로 각각은 상기 제 2커패시터와 상기 제 3커패시터의 비율에 의해 커패시턴스의 값이 분할되는 것을 특징으로 하는 CMOS 이미지 센서.
제 17항에 있어서, 상기 다수의 CDS 회로에 각각 포함된 상기 제 1커패시터는 동일한 사이즈를 갖는 것을 특징으로 하는 CMOS 이미지 센서.
제 17항에 있어서, 상기 다수의 CDS 회로에 각각 포함된 상기 제 2커패시터는 동일한 사이즈를 갖는 것을 특징으로 하는 CMOS 이미지 센서.
제 17항에 있어서, 상기 다수의 CDS 회로에 각각 포함된 상기 제 3커패시터는 동일한 사이즈를 갖는 것을 특징으로 하는 CMOS 이미지 센서.
제 13항에 있어서, 상기 다수의 ADC 각각은

제 1노드의 신호와 제 2노드의 신호를 비교하여 해당하는 디지털 값을 출력하는 증폭기;

상기 단위 픽셀 중 동일한 색을 갖는 단위 픽셀과 연결된 증폭기의 입력단끼리를 선택적으로 연결하는 제 3스위치;

상기 제 2노드와 기준전압 입력단을 선택적으로 연결하는 제 4스위치; 및

상기 증폭기의 입력단과 출력단을 선택적으로 연결하는 제 5스위치를 포함하는 것을 특징으로 하는 CMOS 이미지 센서.
제 22항에 있어서, 상기 제 3스위치는 상기 증폭기 중 동일한 픽셀 정보가 인가되는 제 1증폭기와 제 2증폭기를 연결하되, 상기 제 1증폭기의 포지티브 단자 와 상기 제 2증폭기의 네가티브 단자를 연결하는 것을 특징으로 하는 CMOS 이미지 센서.
제 13항에 있어서, 상기 다수의 단위 픽셀과 상기 다수의 CDS 회로는 동일한 개수로 형성됨을 특징으로 하는 CMOS 이미지 센서.
제 1픽셀 정보를 저장하는 제 1단위 픽셀;

상기 제 1픽셀 정보와 동일한 색을 갖는 제 2픽셀 정보를 저장하는 제 2단위 픽셀;

상기 제 1단위 픽셀의 출력을 선택적으로 공급하는 제 1스위치;

상기 제 2단위 픽셀의 출력을 선택적으로 공급하는 제 2스위치;

상기 제 1스위치의 출력 전압을 저장하는 제 1커패시터;

상기 제 2스위치의 출력 전압을 저장하는 제 2커패시터;

상기 제 1스위치로부터 인가되는 신호 전압을 저장하는 제 3커패시터;

상기 제 2스위치로부터 인가되는 신호 전압을 저장하는 제 4커패시터;

상기 제 3커패시터의 출력과 상기 제 4커패시터의 출력을 비교하여 해당하는 디지털 값을 출력하는 증폭기를 포함하는 것을 특징으로 하는 CMOS 이미지 센서.
제 25항에 있어서, 상기 증폭기의 출력단과 네가티브 입력단 사이에 연결된 제 3스위치를 더 포함하는 것을 특징으로 하는 CMOS 이미지 센서.
제 25항에 있어서, 상기 증폭기의 포지티브 입력단과 기준전압 인가단 사이에 연결된 제 4스위치를 더 포함하는 것을 특징으로 하는 CMOS 이미지 센서.
제 27항에 있어서, 상기 제 4스위치는 상기 제 1픽셀 정보와 상기 제 2픽셀 정보를 리드 아웃 하는 구간에서는 턴오프 상태를 유지하는 것을 특징으로 하는 CMMOS 이미지 센서.
제 25항에 있어서,

상기 증폭기의 네가티브 입력단과 접지전압단 사이에 연결된 제 5커패시터;

상기 증폭기의 포지티브 입력단과 접지전압단 사이에 연결된 제 6커패시터;

상기 네가티브 입력단과 상기 제 5커패시터를 선택적으로 연결하는 제 5스위치; 및

상기 포지티브 입력단과 상기 제 6커패시터를 선택적으로 연결하는 제 6스위치를 더 포함하는 것을 특징으로 하는 CMOS 이미지 센서.
제 25항에 있어서, 상기 제 1스위치는 상기 제 1픽셀 정보와 상기 제 2픽셀 정보가 리드 아웃 되는 구간에서 턴 온 상태를 유지하고, 상기 제 2스위치는 상기 제 1픽셀 정보가 리드 아웃 되는 구간에서 턴 온 상태를 유지하는 것을 특징으로 하는 CMOS 이미지 센서.
제 25항에 있어서, 상기 제 1픽셀 정보와 상기 제 2픽셀 정보는 전송 신호에 의해 서로 다른 시점에서 상기 증폭기로 전달되는 것을 특징으로 하는 CMOS 이미지 센서.