KR20190122048A - 컨택 구조를 개선한 전계발광 표시장치 - Google Patents

Abstract

본 발명의 일 실시예에 따른 컨택 구조를 개선한 전계발광 표시장치는, 2개였던 컨택홀을 하나의 컨택홀로 통합하여 컨택홀의 크기(또는, 면적)를 컨택 면적에 비해 크게 형성하는 동시에, 컨택홀에 의해 노출되는 데이터라인 사이의 단차에 액티브층으로 이루어진 더미패턴을 형성하여 단차를 제거하는 것을 특징으로 한다.
이에 의하면, 컨택홀의 크기에 제약 없이 화소 설계가 가능하다. 따라서, 컨택홀의 크기를 증가시킬 수 있어 하프-톤(half tone) 마스크 적용이 용이하여 마스크 저감에 유리하다. 또한, 화소 설계에서 메탈(metal) 자유도가 증가하여 고해상도 모델에서 화소 설계가 가능하고, 전극 마진이 필요 없어 개구율이 상승한다.
또한, 상부 도전층의 패터닝 시, 데이터라인 사이에 단차에 기인한 감광막 잔막이 발생되지 않아 단락 불량이 방지될 수 있다.

Description

컨택 구조를 개선한 전계발광 표시장치{Electro-Luminescent Display Device with improved contact structure}

본 발명은 컨택 구조를 개선한 전계발광 표시장치에 관한 것으로서, 보다 상세하게는 고해상도 모델에서 화소 설계를 용이하게 할 수 있도록 컨택 구조를 개선한 전계발광 표시장치에 관한 것이다.

현재 본격적인 정보화 시대로 접어들면서 전기적 정보신호를 시각적으로 표시하는 표시장치 분야가 급속도로 발전하고 있으며, 여러 가지 표시장치에 대해 박형화, 경량화 및 저소비 전력화 등의 성능을 개발시키기 위한 연구가 계속되고 있다.

대표적인 표시장치로는 액정표시장치(Liquid Crystal Display device; LCD), 전계방출 표시장치(Field Emission Display device; FED), 전기습윤 표시장치(Electro-Wetting Display device; EWD) 및 유기발광 표시장치(Organic Light Emitting Display Device; OLED) 등을 들 수 있다.

이중에서, 유기발광 표시장치를 포함하는 표시장치인 전계발광 표시장치는 자체 발광형 표시장치로서, 액정표시장치와는 달리 별도의 광원이 필요하지 않아 경량 박형으로 제조가 가능하다. 또한, 전계발광 표시장치는 저전압 구동에 의해 소비전력 측면에서 유리할 뿐만 아니라, 색상구현, 응답속도, 시야각(viewing angle), 명암 대비비(Contrast Ratio; CR)도 우수하여, 다양한 분야에서 활용이 기대되고 있다.

전계발광 표시장치는 애노드(anode)와 캐소드(cathode)로 지칭된 2개의 전극 사이에 유기물을 사용한 발광층을 배치하여 구성된다. 그리고, 애노드에서의 정공(hole)을 발광층으로 주입시키고, 캐소드에서의 전자(electron)를 발광층으로 주입시키면, 주입된 전자와 정공이 서로 재결합(recombination)하면서 발광층에서 여기자(exciton)를 형성하며 발광한다.

이러한 발광층에는 호스트(host) 물질과 도펀트(dopant) 물질이 포함되어 두 물질의 상호작용이 발생하게 된다. 호스트는 전자와 정공으로부터 여기자를 생성하고 도펀트로 에너지를 전달하는 역할을 하고, 도펀트는 소량이 첨가되는 염료성 유기물로, 호스트로부터 에너지를 받아서 광으로 전환시키는 역할을 한다.

표시장치가 대형화되고 고해상도를 구현하기 위해서는 고개구율 확보가 필요하며, 현재 게이트라인의 수평 배선과 데이터라인/전원라인의 수직 배선간 단락 불량을 리페어(repair)하기 위한 게이트 리던던시(redundancy) 패턴이 문제가 되고 있다.

이에, 본 발명이 해결하고자 하는 과제는 게이트 리던던시 패턴 없이도 수직 배선과 수평 배선 사이에서 발생하는 단락 불량을 방지할 수 있는 컨택 구조를 개선한 전계발광 표시장치를 제공하는 것이다.

한편, 기존의 컨택 구조는 상, 하부 층, 일 예로 상, 하부 전극이 컨택홀을 커버하는 구조를 가진다. 이 경우 컨택홀의 크기(또는, 면적)는 상, 하부 전극이 서로 접촉(또는, 접속)하는 컨택 면적과 동일하게 된다.

이때, 컨택홀을 패터닝 할 수 있는 최소 크기에 의해 화소 설계에 제약이 있었다. 또한, 하부 전극과 컨택홀 사이 및 상부 전극과 컨택홀 사이에 오버레이 마진(overlay margin)이 필요하며, 이로 인해 화소 설계에서 메탈(metal) 자유도가 감소하였다.

또한, 2개였던 컨택홀을 하나의 컨택홀로 통합하여 컨택홀의 크기를 컨택 면적에 비해 크게 형성할 때, 컨택홀에 의해 노출되는 데이터라인 사이에 단차에 기인한 감광막 잔만이 발생되어 단락 불량이 발생할 수 있다.

이에, 본 발명이 해결하고자 하는 다른 과제는 상부 도전층의 패터닝 시 단락 불량이 방지되는 동시에 고해상도 모델에서 화소 설계를 용이하게 할 수 있는 컨택 구조를 개선한 전계발광 표시장치를 제공하는 것이다.

본 발명의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

전술한 바와 같은 과제를 해결하기 위하여 본 발명의 일 실시예에 따른 컨택 구조를 개선한 전계발광 표시장치는, 기판 위에 제1 방향으로 배치되는 데이터라인, 상기 데이터라인 위에 배치되는 제1 절연층, 상기 제1 절연층 위에 배치되는 액티브층, 상기 제1 절연층 위에 적어도 제2 절연층을 더 개재하고, 상기 제1 방향과 교차하는 제2 방향으로 배치되어 상기 데이터라인과 함께 화소영역을 구획하는 게이트라인, 상기 액티브층 상부에 상기 제2 절연층을 개재하여 배치되는 게이트전극, 상기 게이트전극과 상기 게이트라인 위에 배치되는 제3 절연층, 상기 제3 절연층 위에 배치되어, 상기 액티브층의 소정영역과 접속하는 소스전극 및 드레인전극, 이웃하는 상기 화소영역의 양측 데이터라인 사이에 구비되며, 상기 제1 절연층과 상기 제3 절연층이 제거되어 상기 소스전극과 상기 데이터라인 사이를 전기적으로 접속시키는 컨택홀 및 상기 양측 데이터라인 사이에 구비되며, 상기 액티브층을 구성하는 반도체층과 상기 제1 절연층으로 이루어진 더미패턴을 포함하며, 상기 컨택홀은, 상기 소스전극과 상기 데이터라인이 접촉하는 컨택 면적에 비해 상대적으로 큰 면적을 가질 수 있다.

본 발명의 다른 일 실시예에 따른 컨택 구조를 개선한 전계발광 표시장치는, 기판 위에 서로 교차하여 배치되어 화소영역을 구획하는 데이터라인 및 게이트라인, 상기 데이터라인 위에 배치되는 제1 절연층, 상기 제1 절연층 위에 배치되는 액티브층, 상기 액티브층 상부에 제2 절연층을 개재하여 배치되는 게이트전극, 상기 게이트전극과 상기 게이트라인 위에 배치되는 제3 절연층, 상기 제3 절연층 위에 배치되어, 상기 액티브층의 소정영역과 접속하는 소스전극 및 드레인전극, 이웃하는 상기 화소영역의 양측 데이터라인 사이에 구비되며, 상기 제1 절연층과 상기 제3 절연층이 제거되어 상기 소스전극과 상기 데이터라인 사이를 전기적으로 접속시키는 컨택홀 및 상기 양측 데이터라인 사이에, 상기 액티브층을 구성하는 반도체층과 상기 제1 절연층으로 이루어지며, 상기 양측 데이터라인 사이의 단차를 제거하는 더미패턴을 포함할 수 있다.

기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.

본 발명은 데이터라인/전원라인의 수직 배선을 최하층의 차광층과 동일 층에 배치하고 게이트라인의 수평 배선을 게이트전극과 동일 층에 배치함으로써 수직 배선과 수평 배선 사이에서 발생하는 단락 불량을 방지할 수 있다. 이에 따라 화소 내 게이트 리던던시(redundancy) 패턴을 삭제할 수 있어, 고해상도 모델에서 수율이 향상되며, 추가적인 개구율 확보도 가능한 효과를 제공한다.

또한, 본 발명은 2개였던 컨택홀을 하나의 컨택홀로 통합하여 컨택홀의 크기(또는, 면적)를 컨택 면적에 비해 크게 형성하는 동시에, 컨택홀에 의해 노출되는 데이터라인 사이의 단차에 액티브층으로 이루어진 더미패턴을 형성함으로써, 컨택홀의 크기에 제약 없이 화소 설계가 가능하며 데이터라인 사이의 단차가 제거될 수 있다. 이에 따라 컨택홀의 크기를 증가시킬 수 있어 하프-톤(half tone) 마스크 적용이 용이하여 마스크 저감에 유리하다. 또한, 화소 설계에서 메탈(metal) 자유도가 증가하여 고해상도 모델에서 화소 설계가 가능하고, 전극 마진이 필요 없어 개구율이 상승하는 효과를 제공한다. 또한, 상부 도전층의 패터닝 시, 데이터라인 사이에 단차에 기인한 감광막 잔막이 발생되지 않아 단락 불량이 방지되는 효과를 제공한다.

본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.

도 1은 본 발명의 일 실시예에 따른 전계발광 표시장치를 개략적으로 보여주는 블록도이다.
도 2는 본 발명의 일 실시예에 따른 전계발광 표시장치에 포함되는 화소의 회로도이다.
도 3은 본 발명의 일 실시예에 따른 전계발광 표시장치를 개략적으로 보여주는 평면도이다.
도 4 내지 도 6은 도 3에 도시된 본 발명의 일 실시예에 따른 전계발광 표시장치의 단면 구조를 개략적으로 보여주는 도면들이다.
도 7a 및 도 7b는 비교예에 따른 컨택 구조를 개략적으로 보여주는 평면도 및 단면도이다.
도 8a 및 도 8b는 본 발명의 일 실시예에 따른 컨택 구조를 개략적으로 보여주는 평면도 및 단면도이다.
도 9a 및 도 9b는 본 발명의 일 실시예에 따른 컨택 구조의 예를 개략적으로 보여주는 평면도 및 단면도이다.
도 10은 비교예1에 따른 컨택 구조의 예를 보여주는 평면도이다.
도 11a 및 도 11b는 비교예2에 따른 제2 소스전극의 패터닝 공정 일부를 예로 들어 보여주는 단면도들이다.
도 12a 내지 도 12f는 본 발명의 일 실시예에 따른 전계발광 표시장치의 제조공정을 순차적으로 보여주는 단면도들이다.
도 13a 및 도 13b는 본 발명의 일 실시예에 따른 컨택 구조의 다른 예를 개략적으로 보여주는 평면도 및 단면도이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.

본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.

구성요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.

위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.

소자 또는 층이 다른 소자 또는 층 위(on)로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.

비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.

명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.

도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 도시된 것이며, 본 발명이 도시된 구성의 크기 및 두께에 반드시 한정되는 것은 아니다.

본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 당업자가 충분히 이해할 수 있듯이 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.

이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다.

도 1은 본 발명의 일 실시예에 따른 전계발광 표시장치를 개략적으로 보여주는 블록도이다.

도 1을 참조하면, 본 발명의 일 실시예에 따른 전계발광 표시장치(100)는 표시패널(110), 데이터 구동 집적 회로(Integrated Circuit; IC)(130), 게이트 구동 집적 회로(150), 영상처리부(170) 및 타이밍 컨트롤러(180)를 포함하여 구성될 수 있다.

표시패널(110)은 복수의 서브-화소(160)를 포함할 수 있다. 복수의 서브-화소(160)는 로우(row) 방향 및 칼럼(column) 방향으로 배열되어 매트릭스(matrix) 형태로 배치될 수 있다. 예를 들어, 도 1에 도시된 바와 같이, 복수의 서브-화소(160)는 m개의 로우와 n개의 칼럼으로 배열될 수 있다. 이하, 설명의 편의상 복수의 서브-화소(160) 중 로우 방향으로 배열된 서브-화소(160)의 그룹을 로우 서브-화소로 정의하며, 칼럼 방향으로 배열된 서브-화소(160)의 그룹을 칼럼 서브-화소로 정의한다.

복수의 서브-화소(160)는 각각 특정 컬러의 빛을 구현할 수 있다. 예를 들어, 복수의 서브-화소(160)는 적색을 구현하는 적색 서브-화소, 녹색을 구현하는 녹색 서브-화소 및 청색을 구현하는 청색 서브-화소로 구성될 수 있다. 이 경우, 적색 서브-화소, 녹색 서브-화소 및 청색 서브-화소의 그룹이 하나의 화소로 지칭될 수 있다.

표시패널(110)의 복수의 서브-화소(160)는 각각 게이트라인(GL1 내지 GLm) 및 데이터라인(DL1 내지 DLn)과 연결될 수 있다. 예를 들어, 1 로우 서브-화소는 제1 게이트라인(GL1)에 연결되고, 1 칼럼 서브-화소는 제1 데이터라인(DL1)에 연결될 수 있다. 또한, 2 내지 m 로우 서브-화소는 제2 내지 제m 게이트라인(GL2 내지 GLm)과 각각 연결될 수 있다. 그리고, 2 내지 n 칼럼 서브-화소는 제2 내지 제n 데이터라인(DL2 내지 DLn)과 각각 연결될 수 있다. 복수의 서브-화소(160)는 게이트라인(GL1 내지 GLm)으로부터 전달되는 게이트 전압과 데이터라인(DL1 내지 DLn)으로부터 전달되는 데이터 전압에 기초하여 동작하도록 구성될 수 있다.

영상처리부(170)는 외부로부터 공급된 데이터 신호(영상 데이터)(DATA)와 데이터 인에이블 신호(DE)를 출력할 수 있다. 영상처리부(170)는 데이터 인에이블 신호(DE) 외에도 수직 동기 신호, 수평 동기 신호 및 클럭 신호 중 하나 이상을 출력할 수 있다.

타이밍 컨트롤러(180)는 데이터 신호(DATA)와 함께 수직 동기 신호, 수평 동기 신호, 데이터 인에이블 신호(DE), 클럭 신호 등을 포함하는 각종 타이밍 신호들을 영상처리부(170)로부터 공급받을 수 있다. 타이밍 컨트롤러(180)는, 영상처리부(170)로부터 데이터 신호(DATA), 즉 입력 영상 데이터를 수신하여, 데이터 구동 집적 회로(130)에서 처리 가능한 데이터 신호 형식에 맞게 전환하여 데이터 신호(DATA), 즉 출력 영상 데이터를 출력하는 것 이외에, 데이터 구동 집적 회로(130) 및 게이트 구동 집적 회로(150)를 제어하기 위하여, 수직 동기 신호, 수평 동기 신호, 데이터 인에이블 신호(DE), 클럭 신호 등의 타이밍 신호를 입력 받아, 각종 제어 신호들(DCS, GCS)을 생성하여 데이터 구동 집적 회로(130) 및 게이트 구동 집적 회로(150)로 출력할 수 있다.

예를 들어, 타이밍 컨트롤러(180)는, 게이트 구동 집적 회로(150)를 제어 하기 위하여, 게이트 스타트 펄스(Gate Start Pulse; GSP), 게이트 쉬프트 클럭(Gate Shift Clock; GSC), 게이트 출력 인에이블 신호(Gate Output Enable; GOE) 등을 포함하는 각종 게이트 제어 신호들(GCS)을 출력할 수 있다.

여기서, 게이트 스타트 펄스는 게이트 구동 집적 회로(150)를 구성하는 하나 이상의 게이트 회로의 동작 스타트 타이밍을 제어할 수 있다. 게이트 쉬프트 클럭은 하나 이상의 게이트 회로에 공통으로 입력되는 클럭 신호로서, 스캔 신호(게이트 펄스)의 쉬프트 타이밍을 제어할 수 있다. 게이트 출력 인에이블 신호는 하나 이상의 게이트 회로의 타이밍 정보를 지정하고 있다.

또한, 타이밍 컨트롤러(180)는, 데이터 구동 집적 회로(130)를 제어하기 위하여, 소스 스타트 펄스(Source Start Pulse; SSP), 소스 샘플링 클럭(Source Sampling Clock; SSC), 소스 출력 인에이블 신호(Source Output Enable; SOE) 등을 포함하는 각종 데이터 제어 신호들(DCS)을 출력할 수 있다.

여기서, 소스 스타트 펄스는 데이터 구동 집적 회로(130)를 구성하는 하나 이상의 데이터 회로의 데이터 샘플링 시작 타이밍을 제어할 수 있다. 소스 샘플링 클럭은 데이터 회로 각각에서 데이터의 샘플링 타이밍을 제어하는 클럭 신호이다. 소스 출력 인에이블 신호는 데이터 구동 집적 회로(130)의 출력 타이밍을 제어할 수 있다.

게이트 구동 집적 회로(150)는, 타이밍 컨트롤러(180)의 제어에 따라, 온(On) 전압 또는 오프(Off) 전압의 스캔 신호를 순차적으로 게이트라인(GL1 내지 GLm)으로 공급하여 게이트라인(GL1 내지 GLm)을 순차적으로 구동할 수 있다.

게이트 구동 집적 회로(150)는, 구동 방식에 따라서, 표시패널(110)의 일 측에만 위치할 수도 있고, 경우에 따라서는, 양측에 위치할 수도 있다.

게이트 구동 집적 회로(150)는 테이프 오토메티드 본딩(Tape Automated Bonding; TAB) 또는 칩 온 글라스(Chip On Glass; COG) 방식으로 표시패널(110)의 본딩 패드에 연결되거나, GIP(Gate In Panel) 타입으로 구현되어 표시패널(110)에 직접 배치될 수도 있으며, 경우에 따라서, 표시패널(110)에 집적화되어 배치될 수도 있다.

게이트 구동 집적 회로(150)는 쉬프트 레지스터, 레벨 쉬프터 등을 포함할 수 있다.

데이터 구동 집적 회로(130)는, 특정 게이트라인(GL1 내지 GLm)이 열리면, 타이밍 컨트롤러(180)로부터 수신한 출력 영상 데이터(DATA)를 아날로그 형태의 데이터 전압으로 변환하여 데이터라인(DL1 내지 DLn)으로 공급함으로써, 데이터라인(DL1 내지 DLn)을 구동할 수 있다.

데이터 구동 집적회로(130)는, 테이프 오토메티드 본딩 방식 또는 칩 온 글라스 방식으로 표시패널(110)의 본딩 패드에 연결되거나, 표시패널(110)에 직접 배치될 수도 있으며, 경우에 따라서, 표시패널(110)에 집적화되어 배치될 수도 있다.

데이터 구동 집적 회로(130)는 칩 온 필름(Chip On Film; COF) 방식으로 구현될 수 있다. 이 경우, 데이터 구동 집적 회로(130)의 일단은 적어도 하나의 소스 인쇄회로 기판에 본딩 되고, 타단은 표시패널(110)에 본딩 될 수 있다.

데이터 구동 집적 회로(130)는, 레벨 쉬프터, 래치부 등의 다양한 회로를 포함하는 로직부와, 디지털 아날로그 컨버터(Digital Analog Converter; DAC) 및 출력 버퍼 등을 포함할 수 있다.

화소(160)의 상세구조는 도 2 및 도 3에서 설명한다.

도 2는 본 발명의 일 실시예에 따른 전계발광 표시장치에 포함되는 화소의 회로도이다. 이하에서는 설명의 편의상, 본 발명의 일 실시예에 따른 전계발광 표시장치가 2T(Transistor)1C(Capacitor)로 구성될 경우의 화소구조 및 이의 동작에 대해서 설명하나, 본 발명이 이에 한정되는 것은 아니다.

도 2를 참조하면, 본 발명의 일 실시예에 따른 전계발광 표시장치(100)에 있어, 하나의 화소는 스위칭(switching) 트랜지스터(ST), 구동 트랜지스터(DT), 보상회로(미도시) 및 발광소자(LE)를 포함하여 구성될 수 있다.

발광소자(LE)는 구동 트랜지스터(DT)에 의해 형성된 구동전류에 따라 발광하도록 동작할 수 있다.

스위칭 트랜지스터(ST)는 게이트라인(117)을 통해 공급된 게이트신호에 대응하여 데이터라인(116)을 통해 공급되는 데이터신호가 커패시터(C)에 데이터 전압으로 저장되도록 스위칭 동작할 수 있다.

구동 트랜지스터(113)는 커패시터(112)에 저장된 데이터 전압에 대응하여 고전위 전원라인(VDD)과 저전위 전원라인(VSS) 사이에 일정한 구동전류가 흐르게 동작할 수 있다.

여기서, 보상회로는 구동 트랜지스터(DT)의 문턱전압 등을 보상하기 위한 회로이며, 하나 이상의 트랜지스터와 커패시터를 포함할 수 있다. 보상회로의 구성은 보상 방법에 따라 매우 다양할 수 있다.

상술한 바와 같이 본 발명의 일 실시예에 따른 전계발광 표시장치(100)에 있어, 하나의 화소는 스위칭 트랜지스터(ST), 구동 트랜지스터(DT), 커패시터(C) 및 발광소자(LE)를 포함하는 2T1C 구조로 구성되지만, 보상회로가 추가된 경우 3T1C, 4T2C, 5T2C, 6T1C, 6T2C, 7T1C, 7T2C 등으로 다양하게 구성될 수 있다.

도 3은 본 발명의 일 실시예에 따른 전계발광 표시장치를 개략적으로 보여주는 평면도이다. 도 4 내지 도 6은 도 3에 도시된 본 발명의 일 실시예에 따른 전계발광 표시장치의 단면 구조를 개략적으로 보여주는 도면들이다.

이때, 도 3은 본 발명의 일 실시예에 따른 전계발광 표시장치(100)에 있어, 이웃하는 두 화소의 평면 구조를 개략적으로 보여주고 있다. 설명의 편의상, 도 3에는 하나의 화소에 대해 스위칭 트랜지스터, 구동 트랜지스터, 커패시터 및 발광소자를 포함하는 2T1C 구조로 구성된 경우를 예로 들어 보여주고 있으나, 상술한 바와 같이 보상회로가 추가된 경우 3T1C, 4T2C, 5T2C, 6T1C, 6T2C, 7T1C, 7T2C 등으로 다양하게 구성될 수 있다.

도 4 내지 도 6은 도 3에 도시된 본 발명의 일 실시예에 따른 전계발광 표시장치(100)에 있어, 각각 I-I'선과 II-II'선, III-III'선 및 IV-IV'선에 따라 절단한 단면 일부를 개략적으로 보여주고 있다. 그 중에서 도 4는 구동 트랜지스터와 커패시터를 포함하는 회로부의 일부와, 발광소자를 포함하는 발광부의 일부 및 게이트라인(116)과 데이터라인(117)의 교차부의 일부를 예로 들어 보여주고 있다. 그리고, 도 5는 구동 트랜지스터의 제1 게이트전극(121a)과 스위칭 트랜지스터의 제2 드레인전극(123b)이 접속하는 회로부의 일부를 예로 들어 보여주고 있다. 도 6은 데이터라인(116)과 스위칭 트랜지스터의 제2 소스전극(122b)이 접속하는 회로부의 일부를 예로 들어 보여주고 있다.

이때, 도 3은 본 발명의 일 실시예에 따른 전계발광 표시장치(100)의 일부(도 7a 및 도 7b 참조)에 본 발명의 일 실시예에 따른 컨택 구조가 적용된 경우를 예로 들어 보여주고 있으나, 본 발명이 이에 한정되는 것은 아니다. 본 발명의 컨택 구조는 후술하기로 한다.

도 3 내지 도 6을 참조하면, 본 발명의 일 실시예에 따른 전계발광 표시장치(100)는 기판(110) 위에 게이트라인(또는, 스캔라인)(117), 데이터라인(116) 및 전원라인(또는, 전원 전압라인)(119)이 교차하여 화소영역을 구획할 수 있다. 이외에 센싱 제어라인, 레퍼런스(reference) 라인 등이 더 배치될 수 있다.

데이터라인(116)과 전원라인(119)은 기판(110) 위에 제1 방향으로 배치될 수 있다. 그리고, 게이트라인(117)은 제1 방향과 교차하는 제2 방향으로 배치되어 데이터라인(116) 및 전원라인(119)과 함께 화소영역을 구획할 수 있다. 이때, 설명의 편의상 하나의 화소영역은 발광소자가 발광하는 발광부와 발광소자에 구동전류를 공급하기 위한 다수의 구동회로로 구성된 회로부로 구분될 수 있다.

전원라인(119)은 하나 이상의 화소영역마다 배치될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.

그리고, 데이터라인(116) 및 전원라인(119)과 함께 데이터라인(116) 및 전원라인(119)과 동일 층에 레퍼런스 라인이 제1 방향으로 배치될 수 있다.

복수의 화소영역은 적색 서브-화소영역, 녹색 서브-화소영역, 청색 서브-화소영역 및 백색 서브-화소영역으로 구성되어 단위 화소를 이룰 수 있다. 도 3에서는 그 중에서 임의의 2개의 서브-화소영역만이 예로 도시되어 있지만, 본 발명이 이에 한정되는 것은 아니다. 이러한 적색, 녹색, 청색 및 백색 서브-화소영역 각각은 발광소자와 그 발광소자를 독립적으로 구동하는 다수의 화소 구동회로를 구비한다. 화소 구동회로는 스위칭 트랜지스터, 구동 트랜지스터, 커패시터 및 센싱 트랜지스터를 포함할 수 있다.

스위칭 트랜지스터는 게이트라인(117)에 스캔 펄스가 공급되면 턴-온 되어 데이터라인(116)에 공급된 데이터신호를 커패시터 및 구동 트랜지스터의 제1 게이트전극(121a)으로 공급할 수 있다. 스위칭 트랜지스터는 게이트라인(117)에 연결된 제2 게이트전극(121b), 제7 컨택홀(140g)을 통해 데이터라인(116)에 접속된 제2 소스전극(122b), 제6 컨택홀(140f)을 통해 제1 게이트전극(121a)과 접속된 제2 드레인전극(123b) 및 제2 액티브층(124b)을 포함하여 구성될 수 있다.

구동 트랜지스터는 전원라인(119)으로부터 공급되는 전류를 커패시터에 충전된 구동전압에 따라 제어하여 구동전압에 비례하는 전류를 발광소자로 공급함으로써 발광소자를 발광시킨다. 구동 트랜지스터는 제6 컨택홀(140f)을 통해 제2 드레인전극(123b)과 접속된 제1 게이트전극(121a), 제8 컨택홀(140h)을 통해 전원라인(119)에 접속된 제1 소스전극(122a), 제3 컨택홀(140c)과 홀(H)을 통해 발광소자와 접속된 제1 드레인전극(123a) 및 제1 액티브층(124a)을 포함하여 구성될 수 있다.

전원라인(119)은 브리지 배선(119a)을 통해 이웃하는 화소영역의 제1 소스전극(122a)에 접속될 수 있다. 브리지 배선(119a)은 제2 방향과 나란한 방향으로 이웃하는 화소영역으로 연장될 수 있다. 이와 같이 이웃하는 화소영역으로 연장된 브리지 배선(119a)은 제9 컨택홀(140i)을 통해 이웃하는 화소영역의 제1 소스전극(122a)에 접속될 수 있다.

브리지 배선(119a)의 일측은 전원라인(119)을 따라 수직하게 연장되어 제8 컨택홀(140h)을 통해 그 하부의 전원라인(119)에 접속될 수 있다.

이중에서 도 4 및 도 6에 도시된 박막트랜지스터는 구동 트랜지스터 및 스위칭 트랜지스터이고, 제1 게이트전극(121a) 및 제2 게이트전극(121b)이 각각 제1 액티브층(124a) 및 제2 액티브층(124b) 위에 배치되는 탑 게이트 구조, 특히 코플라나(coplanar) 구조의 박막트랜지스터를 예로 들고 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 게이트전극이 액티브층 하부에 배치되는 바텀 게이트 구조의 박막트랜지스터도 적용 가능하다.

스위칭 트랜지스터 및 구동 트랜지스터의 제1, 제2 게이트전극(121a, 121b) 각각은 제1, 제2 게이트전극(121a, 121b) 각각과 실질적으로 동일한 형태의 게이트절연층(115b)을 사이에 두고, 제1, 제2 액티브층(124a, 124b) 각각과 중첩될 수 있다.

구체적으로, 제1, 제2 액티브층(124a, 124b)이 기판(110) 위에 배치될 수 있다.

이때, 제1 액티브층(124a) 하부에는 차광층(125)이 배치될 수 있으며, 제1 액티브층(124a)과 차광층(125) 사이에 버퍼층(115a)이 배치될 수 있다.

차광층(125)은 외부나 주변의 발광소자의 빛에 의해 제1 액티브층(124a)이 영향을 받는 것을 차단하는 역할을 할 수 있으며, 기판(110)의 최하층에 배치될 수 있다.

차광층(125)과 동일 층에 본 발명의 데이터라인(116)과 전원라인(119)이 제1 방향으로 배치될 수 있다. 즉, 본 발명의 데이터라인(116)과 전원라인(119)은 차광층(125)과 함께 기판 최하층에 배치되는 것을 특징으로 한다. 이는 데이터라인(116)과 전원라인(119)의 수직 배선을 기존과는 다른 층에 배치함으로써 데이터라인(116)과 전원라인(119)의 수직 배선과 게이트라인(117)의 수평 배선 사이에 층간절연층(115c)이 아닌 다른 절연층, 일 예로 버퍼층(115a)과 게이트절연층(115b)이 개재되도록 함으로써 단락 불량을 방지하기 위한 것이다.

버퍼층(115a)은 차광층(125)과 데이터라인(116) 및 전원라인(119)을 덮도록 기판(110) 위에 배치될 수 있다.

제1, 제2 액티브층(124a, 124b) 각각은 게이트절연층(115b) 위의 제1, 제2 게이트전극(121a, 121b) 각각과 중첩되게 형성되어, 제1 소스전극(122a)과 제1 드레인전극(123a) 사이 및 제2 소스전극(122b)과 제2 드레인전극(123b) 사이에 채널이 형성될 수 있다.

게이트절연층(115b)은 무기물인 질화실리콘(SiNx) 또는 산화실리콘(SiOx)의 단일층 또는 질화실리콘(SiNx) 또는 산화실리콘(SiOx)의 다중층으로 구성될 수 있다.

도 4 내지 도 6은 게이트절연층(115b)이 제1 게이트전극(121a)과 제2 게이트전극(121b) 하부에만 한정되어 형성된 경우를 예로 들어 보여주고 있으나, 본 발명이 이에 한정되는 것은 아니다. 본 발명의 게이트절연층(115b)은 제1, 제2 액티브층(124a, 124b)이 형성된 기판(110) 전면에 형성될 수 있으며, 이 경우 게이트절연층(115b)에는 제1 소스전극(122a) 및 제1 드레인전극(123a) 각각이 제1 액티브층(124a)의 소스영역 및 드레인영역 각각에 접속하기 위한 컨택홀이 형성될 수 있다. 또한, 게이트절연층(115b)에는 제2 소스전극(122b) 및 제2 드레인전극(123b) 각각이 제2 액티브층(124b)의 소스영역 및 드레인영역 각각에 접속하기 위한 컨택홀이 형성될 수 있다.

제1, 제2 게이트전극(121a, 121b)과 동일 층에 게이트라인(117)이 배치될 수 있다. 게이트라인(117) 하부에는 상술한 게이트절연층(115b)이 배치될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.

제1, 제2 게이트전극(121a, 121b)과 게이트라인(117)은 다양한 도전물질, 일 예로 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 및 구리(Cu) 중 어느 하나로 구성되거나, 둘 이상의 합금, 또는 이들의 다중층으로 구성될 수 있다.

제1, 제2 액티브층(124a, 124b)은 Zn, Cd, Ga, In, Sn, Hf, Zr 중 선택된 적어도 하나 이상의 금속을 포함하는 산화물(oxide) 반도체를 이용하여 구성될 수 있고, 비정질 실리콘(amorphous silicon; a-Si), 다결정실리콘(polycrystalline silicon; poly-Si), 또는 유기물(organic) 반도체 등으로 구성될 수도 있다.

제1, 제2 소스전극(122a, 122b) 각각은 층간절연층(115c)을 관통하는 제1, 제4 컨택홀(140a, 140d) 각각을 통해 제1, 제2 액티브층(124a, 124b)의 소스영역에 접속될 수 있다. 제1, 제2 드레인전극(123a, 123b) 각각은 층간절연층(115c)을 관통하는 제2, 제5 컨택홀(140b, 140e) 각각을 통해 제1, 제2 액티브층(124a, 124b)의 드레인영역에 접속될 수 있다.

층간절연층(115c)은 무기물인 질화실리콘(SiNx) 또는 산화실리콘(SiOx)의 단일층, 또는 질화실리콘(SiNx) 또는 산화실리콘(SiOx)의 다중층으로 구성될 수 있다. 층간절연층(115c)은 도 4 내지 도 6에 도시된 바와 같이 기판(110) 전면에 걸쳐 형성될 수도 있고, 화소영역에만 형성될 수도 있으나, 본 발명이 이에 한정되는 것은 아니다.

제1, 제2 소스전극(122a, 122b)과 제1, 제2 드레인전극(123a, 123b)은 다양한 도전물질, 일 예로 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 및 구리(Cu) 중 어느 하나로 구성되거나 둘 이상의 합금, 또는 이들의 다중층으로 구성될 수 있다.

스위칭 트랜지스터의 제2 드레인전극(123b)은 일 방향으로 연장되어 구동 트랜지스터의 제1 게이트전극(121a)에 전기적으로 접속될 수 있다. 구체적으로, 제2 드레인전극(123b)은 층간절연층(115c)을 관통하는 제6 컨택홀(140f)을 통해 제1 게이트전극(121a)에 접속될 수 있다.

제1 드레인전극(123a)은 보호층(115d)과 평탄화층(115e)을 관통하는 제3 컨택홀(140c)과 홀(H)을 통해 발광소자의 애노드(126)에 접속될 수 있다.

상술한 바와 같이 본 발명의 일 실시예에 따른 전계발광 표시장치(100)는 데이터라인(116)과 전원라인(119)의 수직 배선이 기판(110) 위에 제1 방향으로 배치되며, 게이트라인(117)의 수평 배선이 제1 방향과 교차하는 제2 방향으로 배치되어 수직 배선과 함께 화소영역을 구획하게 된다.

특히, 본 발명의 일 실시예에 따른 전계발광 표시장치(100)는 데이터라인(116)과 전원라인(119)의 수직 배선을 최하층의 차광층(125)과 동일 층에 배치하며, 게이트라인(117)의 수평 배선을 제1, 제2 게이트전극(121a, 121b)과 동일 층에 배치하는 것을 특징으로 한다. 따라서, 수직 배선과 수평 배선 사이에 기존의 층간절연층(115c)이 아닌 게이트절연층(115b)과 버퍼층(115a)의 2층이 개재될 수 있다. 이때, 게이트절연층(115b)과 버퍼층(115a)은 커패시터 용량과 관계없기 때문에, 게이트절연층(115b) 및/또는 버퍼층(115a)의 두께를 증가시킬 수 있고, 이에 수직 배선과 수평 배선 사이의 간격이 멀어짐에 따라 수직 배선과 수평 배선 사이의 교차지점에서 발생하는 단락 불량을 방지할 수 있다.

기존에는 게이트라인의 수평 배선과 데이터라인/전원라인의 수직 배선간 단락 불량이 발생할 수 있었으며, 따라서 이를 리페어(repair)하기 위한 게이트 리던던시(redundancy) 패턴을 형성하여야 하는데, 이는 수평 배선과 수직 배선의 교차지점은 그 사이에 층간절연층만이 개재되어 있어 짧은 이격거리를 가지고 있기 때문이다. 이로 인해 정전기성 불량이 발생하거나, 수평 배선과 수직 배선의 배선간에 이물에 의한 단락, 또는 게이트라인 위 절연층의 상태에 의해 불량이 발생할 수 있으며, 수율 향상을 위해 리페어(repair)를 위한 구조가 화소 내에 설계되어야 했다. 이에 따라 기존에는 수평 배선과 수직 배선이 교차하는 위치에 게이트 리던던시 패턴이 적용되었다. 게이트 리던던시 패턴은 게이트라인의 상하로 소정 영역을 차지하도록 형성됨에 따라 화소 내의 개구율을 축소시키는 요인이 되었으며, 또한 화소 내 게이트 리던던시 패턴의 추가로 인해 고해상도 모델에서 화소 설계가 어려웠다.

이에 본 발명의 일 실시예는, 수평 배선과 수직 배선의 교차지점은 그 사이에 층간절연층(115c)만이 개재되어 있을 경우 단락 불량에 취약하고, 이런 단락 불량은 배선간 이격거리에 영향을 받는 점에 착안하여, 데이터라인(116)과 전원라인(119)을 기존과 다른 층에 배치함으로써, 수직 배선과 수평 배선 사이에 층간절연층(115c)만이 아닌 게이트절연층(115b)과 버퍼층(115a)의 2층이 개재될 수 있도록 하는 것을 특징으로 한다. 이때, 게이트절연층(115b)과 버퍼층(115a)은 커패시터 용량과 관계없기 때문에, 게이트절연층(115b) 및/또는 버퍼층(115a)의 두께를 증가시킬 수 있고, 이에 수직 배선과 수평 배선 사이의 간격이 멀어짐에 따라 수직 배선과 수평 배선 사이의 교차지점에서 발생하는 단락 불량을 방지할 수 있다.

이에 따라 화소 내 게이트 리던던시 패턴을 삭제할 수 있어, 고해상도 모델에서 화소 설계가 용이하고 수율이 향상되며, 추가적인 개구율 확보도 가능한 효과를 제공한다.

한편, 상술한 바와 같이 게이트 리던던시 패턴은 게이트라인의 상하로 소정 영역을 차지하도록 형성됨에 따라 화소 내의 개구부를 축소시키는 요인이 되었다. 이는 수직 배선과 수평 배선 사이에 층간절연층이 개재될 경우, 게이트 리던던시 패턴을 삭제하기 위해서는 층간절연층의 두께를 증가시켜야 하는데, 층간절연층은 커패시터 용량에 관계되기 때문에 층간절연층의 두께를 증가시키기 어렵다는 문제가 있다.

반면에, 상술한 바와 같이 본 발명의 일 실시예는 데이터라인(116)과 전원라인(119)의 수직 배선을 차광층(125)과 동일 층에 배치함으로써, 수직 배선과 수평 배선 사이에 게이트절연층(115b)과 버퍼층(115a)의 2층의 절연층이 개재될 수 있다. 이때, 게이트절연층(115b)과 버퍼층(115a)은 커패시터 용량과 관계없기 때문에, 게이트절연층(115b) 및/또는 버퍼층(115a)의 두께를 증가시킬 수 있으며, 이에 수직 배선과 수평 배선의 교차지점에서 발생하는 단락 불량을 방지할 수 있다. 이에 따라 화소 내 게이트 리던던시 패턴을 삭제할 수 있어, 개구부(A)를 게이트 리던던시 패턴만큼 확장할 수 있으며, 고해상도 모델에서 화소 설계가 용이하고 수율이 향상될 수 있다.

다음으로, 박막트랜지스터 위에 보호층(115d)과 평탄화층(115e)이 배치될 수 있다. 보호층(115d)은 박막트랜지스터 및 화소영역 이외에 배치되는 게이트 드라이버 및 기타 배선들을 보호하고, 평탄화층(115e)은 기판(110) 위의 단차를 완만하게 하여 기판(110) 상부를 평탄화하기 위한 절연층이다.

평탄화층(115e)은 유기절연물질로 이루어질 수 있다. 즉, 평탄화층(115e)은 아크릴계 수지, 에폭시 수지, 페놀 수지, 폴리아미드계 수지, 폴리이미드계 수지, 불포화 폴리에스테르계 수지, 폴리페닐렌계 수지, 폴리페닐렌설파이드계 수지, 벤조사이클로부텐 및 포토레지스트 중 어느 하나로 형성될 수 있으나, 이에 한정되지 않는다.

회로부의 소정영역은 평탄화층(115e)이 제거되어 보호층(115d)의 일부 표면 및 제3 컨택홀(140c)을 통해 그 하부의 제2 드레인전극(123a)을 노출시키는 홀(H)이 구성될 수 있다.

도 4를 참조하면, 평탄화층(115e) 위에는 발광소자가 배치될 수 있다. 일 예로, 유기 발광소자로서 발광소자는 평탄화층(115e) 위에 형성되어 트랜지스터의 제1 드레인전극(123a)과 전기적으로 연결된 애노드(126), 애노드(126) 위에 배치된 유기 발광층(127) 및 유기 발광층(127) 위에 형성된 캐소드(128)를 포함하여 구성될 수 있다.

애노드(126)는 홀(H) 내부를 포함하여 평탄화층(115e) 위에 배치될 수 있으며, 보호층(115d)과 평탄화층(115e)에 형성된 제3 컨택홀(140c)과 홀(H)을 통하여 제1 드레인전극(123a)과 전기적으로 접속될 수 있다. 애노드(126)는 유기 발광층(127)에 정공을 공급하기 위하여 일함수가 높은 도전성 물질로 이루어질 수 있다. 애노드(126)는, 예를 들어 인듐 주석 산화물(Indium Tin Oxide; ITO), 인듐 아연 산화물(Indium Zinc Oxide; IZO), 인듐 주석 아연 산화물(Indium Tin Zinc Oxide; ITZO) 등과 같은 투명 전도성 물질로 이루어질 수 있다.

홀(H) 내부에 배치된 애노드(126)는 보호층(115d)을 개재하여 그 하부의 제2 드레인전극(123b)의 일부(이하, 편의상 스토리지 전극이라 함)와 중첩하여 제1 커패시터를 구성할 수 있다. 그리고, 제2 드레인전극(123b)의 일부, 즉 스토리지 전극은 층간절연층(115c)을 개재하여 그 하부의 제1 액티브층(124a)의 일부와 중첩하여 제2 커패시터를 구성할 수 있다. 이와 같이 본 발명의 일 실시예는 제1 커패시터와 제2 커패시터를 병렬 연결함으로써 전체 커패시터의 용량을 증가시킬 수 있는 동시에, 보호층(115d)과 층간절연층(115c)의 두께를 줄일 수 있어 기존에 비해 제1 커패시터와 제2 커패시터 각각의 용량을 증가시킬 수 있다. 본 발명의 일 실시예에 따른 보호층(115d)과 층간절연층(115c)은 게이트절연층(115b)과 버퍼층(115a)보다 더 두꺼운 두께를 가질 수 있다.

도 3 및 도 4에서는 일 예로, 애노드(126)가 구동 트랜지스터의 제1 드레인전극(123a)과 전기적으로 접속되는 것으로 도시되었으나, 본 발명이 이에 한정되는 것은 아니며 박막트랜지스터의 종류, 구동 회로의 설계 방식 등에 의해 애노드(126)가 구동 트랜지스터의 제1 소스전극(122a)과 전기적으로 접속되도록 구성될 수도 있다.

유기 발광층(127)은 특정 색의 광을 발광하기 위한 유기층으로서, 적색 유기 발광층, 녹색 유기 발광층, 청색 유기 발광층 및 백색 유기 발광층 중 어느 하나를 포함할 수 있다. 또한, 유기 발광층(127)은 정공 수송층, 정공 주입층, 전자 주입층 전자 수송층 등과 같은 다양한 유기층을 더 포함할 수도 있다. 도 4에서는 유기 발광층(127)이 화소 별로 패터닝된 것으로 도시하였으나, 본 발명이 이에 한정되지 않으며, 유기 발광층(127)은 복수의 화소에 공통으로 형성된 공통층일 수 있다.

캐소드(128)는 유기 발광층(127) 위에 배치될 수 있다. 캐소드(128)는 유기 발광층(127)으로 전자를 공급할 수 있다. 캐소드(128)는 인듐 주석 산화물(Indium Tin Oxide; ITO), 인듐 아연 산화물(Indium Zin Oxide; IZO), 인듐 주석 아연 산화물(Indium Tin Zinc Oxide; ITZO), 아연 산화물(Zinc Oxide; ZnO) 및 주석 산화물(Tin Oxide; TO) 계열의 투명 도전성 산화물, 또는 이테르븀(Yb) 합금으로 이루어질 수도 있다. 또는, 캐소드(128)는 도전물질로 이루어질 수도 있다.

다음으로, 도 4 내지 도 6을 참조하면, 애노드(126) 및 평탄화층(115e) 위에 뱅크(115f)가 배치될 수 있다. 뱅크(115f)는 유기 발광소자의 애노드(126)의 일부 및 배선의 일부를 커버할 수 있다. 뱅크(115f)는 화소영역에서 인접하는 화소를 구분하도록 배치될 수 있다.

뱅크(115f)는 유기절연물질로 이루어질 수 있다. 예를 들어, 뱅크(115f)는 폴리이미드(polyimide), 아크릴(acryl), 또는 벤조사이클로부텐(benzocyclobutene; BCB)계 수지로 이루어질 수 있으나, 본 발명이 이에 한정되는 것은 아니다.

뱅크(115f)는 평탄화층(115e) 위에 발광부를 둘러싸도록 배치될 수 있으며, 뱅크(115f)는 그 하부의 브리지 배선(119a)을 덮도록 배치될 수 있다.

이렇게 구성된 유기 발광소자 상부에는 수분에 취약한 유기 발광소자를 수분에 노출되지 않도록 보호하기 위한 봉지부(미도시)가 형성될 수 있다. 예를 들어, 봉지부는 무기층과 유기층이 교대 적층된 구조를 가질 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.

한편, 상술한 전계발광 표시장치에서와 같이, 적어도 하나의 절연층이 개재된 상태에서 절연층 상, 하부의 구성들이 서로 접촉(또는, 접속)하기 위해서 절연층 내에 컨택홀이 형성된다. 기존의 컨택 구조는 상, 하부의 구성, 일 예로 상, 하부 전극이 컨택홀을 커버하는 구조를 가진다. 이 경우 컨택홀의 크기(또는, 면적)는 상, 하부 전극이 서로 접촉하는 컨택 면적과 동일하게 된다.

이때, 기존에는 컨택홀을 패터닝 할 수 있는 최소 크기에 의해 화소 설계에 제약이 있었다.

또한, 하부 전극과 컨택홀 사이 및 상부 전극과 컨택홀 사이에 오버레이 마진(overlay margin)이 필요하며, 이로 인해 화소 설계에서 메탈(metal) 자유도가 감소하였다. 즉, 상부 전극의 에천트에 의해 하부 전극이 손상 받지 않도록 상부 전극이 컨택홀을 커버해야 하기 때문에 상부 마진이 필요하였다. 또한, 컨택홀이 하부 전극을 벗어나지 않게 패터닝 되도록 하부 전극에도 마진이 필요하였다. 이와 같이 기존의 컨택 구조는 상, 하부 전극에 마진이 필요하며, 이로 인해 화소 설계에서 메탈 자유도가 감소하였다.

이에 본 발명의 일 실시예는, 상술한 컨택홀의 마진은 컨택홀의 크기(또는, 면적)가 컨택 면적과 동일하기 때문에 생기는 점, 및 컨택 구조를 변경하여 2개였던 컨택홀을 하나의 컨택홀로 통합할 경우 컨택홀의 크기에 제약 없이 화소 설계가 가능하다는 점에 착안하여, 2개였던 컨택홀을 하나의 제7 컨택홀(140g)로 통합하여 컨택홀의 크기(또는, 면적)를 컨택 면적에 비해 크게 형성함으로써 컨택홀의 크기에 제약 없이 화소 설계가 가능한 컨택 구조를 개시하고 있다.

즉, 본 발명은 컨택홀의 크기(또는, 면적)를 컨택 면적에 비해 크게 설계하는 동시에, 기존 2개의 컨택홀을 하나의 제7 컨택홀(140g)로 통합함으로써 컨택홀의 크기에 제약 없이 화소 설계가 가능한 것을 특징으로 한다. 이와 같이 컨택홀의 크기(또는, 면적)가 컨택 면적에 비해 크게 설계된 경우에는 상술한 상, 하부 마진이 필요하지 않아 컨택홀의 크기에 제약 없이 화소 설계가 가능하다.

한편, 본 발명의 실시예에 따른 전계발광 표시장치는, 이웃하는 2개의 화소에 적용되는 2개의 컨택홀을 하나의 제7 컨택홀(140g)로 통합하여 형성할 때, 제7 컨택홀(140g)에 의해 노출되는 데이터라인(116) 사이의 단차에 액티브층과 버퍼층으로 이루어진 더미패턴(190)을 형성하여 단차를 제거하는 것을 특징으로 한다. 데이터라인(116) 사이의 단차가 제거됨에 따라 상부 도전층, 즉 제2 소스전극(122b)의 패터닝 시, 데이터라인(116) 사이에 단차에 기인한 감광막 잔막이 발생되지 않아 단락 불량이 방지되는 효과를 제공한다.

상술한 더미패턴(190)은 각각 액티브층과 버퍼층으로 이루어진 제1 더미패턴(124')과 제2 더미패턴(115a')으로 구성될 수 있으며, 이때 액티브층으로 이루어진 제1 더미패턴(124')은 제7 컨택홀(140g)을 패터닝하는 과정에서 제2 더미패턴(115a')의 식각을 저지하는 식각 저지층의 역할을 할 수 있다.

이하, 본 발명의 컨택 구조를 상술한 전계발광 표시장치에 구현한 예를 도면을 참조하여 상세히 설명한다.

도 7a 및 도 7b는 비교예에 따른 컨택 구조를 개략적으로 보여주는 평면도 및 단면도이다. 그리고, 도 8a 및 도 8b는 본 발명의 일 실시예에 따른 컨택 구조를 개략적으로 보여주는 평면도 및 단면도이다.

이때, 도 7b는 도 7a에 도시된 비교예에 따른 컨택 구조에 있어, a-a'선에 따라 절단한 단면 일부를 개략적으로 보여주고 있다. 그리고, 도 8b는 도 8a에 도시된 본 발명의 일 실시예에 따른 컨택 구조에 있어, b-b'선에 따라 절단한 단면 일부를 개략적으로 보여주고 있다.

도 7a 및 도 7b를 참조하면, 비교예에 따른 컨택 구조는 기판(10) 위의 하부 층(24)과, 하부 층(24) 위에 배치되며, 컨택홀(40)이 형성되어 하부 층(24)의 일부를 노출시키는 층간절연층(15c), 층간절연층(15c) 위에 배치되어 컨택홀(40)을 통해 하부 층(24)과 접촉하는 상부 층(22)을 포함하여 구성된다.

이때, 하부 층(24) 아래에는 버퍼층(15a)이 더 배치된다.

하부 층(24)은 반도체로 이루어진 액티브층이며, 상부 층(22)은 도전물질로 이루어진 소스전극이다.

비교예에 따른 컨택 구조는 상, 하부의 구성, 일 예로 상, 하부 층(22, 24)이 컨택홀(40)을 커버하는 구조를 가진다. 이 경우 컨택홀(40)의 크기(또는, 면적)는 상, 하부 층(22, 24)이 서로 접촉하는 컨택 면적과 동일하게 된다. 도 7b의 길이 l은 컨택홀(40)의 폭으로, 상, 하부 층(22, 24)이 서로 접촉하는 컨택부의 폭과 동일한 것을 알 수 있다.

이때, 기존에는 컨택홀(40)을 패터닝 할 수 있는 최소 크기에 의해 화소 설계에 제약이 있었다.

또한, 상부 층(22)과 컨택홀(40) 사이 및 하부 층(24)과 컨택홀(40) 사이에 오버레이 마진(m1, m2)이 필요하며, 이로 인해 화소 설계에서 메탈 자유도가 감소하였다. 즉, 상부 층(22)의 에천트에 의해 하부 층(24)이 손상 받지 않도록 상부 층(22)이 컨택홀(40)을 커버해야 하기 때문에 상부 마진(m1)이 필요하였다. 또한, 컨택홀(40)이 하부 층(24)을 벗어나지 않게 패터닝 되도록 하부 층(24)에도 마진(m2)이 필요하였다. 이와 같이 비교예의 컨택 구조는 상, 하부 층(22, 24)에 마진(m1, m2)이 필요하며, 이로 인해 화소 설계에서 메탈 자유도가 감소하였다.

도 8a 및 도 8b를 참조하면, 본 발명의 일 실시예에 따른 컨택 구조는 기판(110) 위의 하부 층(124)과, 하부 층(124) 위에 배치되며, 컨택홀(140)이 형성되어 하부 층(124)의 일부를 노출시키는 층간절연층(115c), 층간절연층(115c) 위에 배치되어 컨택홀(140)을 통해 하부 층(124)과 접촉하는 상부 층(122)을 포함하여 구성될 수 있다.

이때, 하부 층(124) 아래에는 버퍼층(115a)이 더 배치될 수 있다.

하부 층(124)은 반도체로 이루어진 액티브층일 수 있으며, 상부 층(122)은 도전물질로 이루어진 소스전극일 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.

이때, 본 발명의 일 실시예는, 컨택홀(140)의 크기(또는, 면적)를 컨택 면적에 비해 크게 설계함으로써 컨택홀(140)의 크기에 제약 없이 화소 설계가 가능한 컨택 구조를 개시하고 있다. 즉, 일 예로 도 8b의 길이 L1은 컨택홀(140)의 폭으로, 상, 하부 층(122, 124)이 서로 접촉하는 컨택부의 폭(L2)보다 상대적으로 긴 것을 알 수 있다. 이와 같이 컨택홀(140)의 크기(또는, 면적)가 컨택 면적에 비해 크게 설계된 경우에는 상술한 상, 하부 마진이 필요하지 않아 컨택홀(140)의 크기에 제약 없이 화소 설계가 가능하다.

컨택홀(140)은, 하부 층(124)의 상면 일부 및 버퍼층(115a)의 상면 일부를 노출시킬 수 있다. 또한, 상부 층(122)은, 노출된 하부 층(124)의 상면 일부 및 노출된 버퍼층(115a)의 상면 일부와 접촉할 수 있다.

상술한 경우는 상부 층(122)의 에칭 시, 하부 층(124)이 손상(damage) 받지 않는 경우에 적합하며, 만약 하부 층이 손상 받을 경우에는 이와는 다른 구조를 적용할 수 있다.

도 9a 및 도 9b는 본 발명의 일 실시예에 따른 컨택 구조의 예를 개략적으로 보여주는 평면도 및 단면도이다.

이때, 도 9a 및 도 9b는 수직 배선과 소스/드레인전극 사이의 접촉을 위해, 이웃하는 2개의 화소에 대해, 기존 2개였던 컨택홀을 하나의 컨택홀로 통합하여 형성하는 경우를 예로 들어 보여주고 있다. 도 9b는 도 9a에 도시된 본 발명의 일 실시예에 따른 컨택 구조의 예에 있어, A-A'선에 따라 절단한 단면을 개략적으로 보여주는 도면이다.

도 9a 및 도 9b를 참조하면, 본 발명의 일 실시예에 따른 컨택 구조의 예는 기판(110) 위의 하부 층, 일 예로 데이터라인(116), 데이터라인(116) 위에 배치되며, 제7 컨택홀(140g)이 형성되어 데이터라인(116)의 일부를 노출시키는 버퍼층(115a)과 층간절연층(115c), 그리고 층간절연층(115c) 위에 배치되어 제7 컨택홀(140g)을 통해 데이터라인(116)과 접촉하는 상부 층, 일 예로 제2 소스전극(122b)을 포함하여 구성될 수 있다.

데이터라인(116)은 제1 도전물질로 구성되고, 제2 소스전극(122b)은 제2 도전물질로 구성될 수 있다. 이때, 제1 도전물질과 제2 도전물질은 서로 다른 물질로 이루어질 수 있다.

본 발명의 일 실시예에 따른 제7 컨택홀(140g)은, 제2 소스전극(122b)과 데이터라인(116)이 접촉(또는, 접속)하는 컨택 면적에 비해 상대적으로 큰 면적을 가질 수 있다.

이때, 데이터라인(116)은 이웃하는 2개의 배선을 구성할 수 있으며, 제2 소스전극(122b) 각각은 하나의 제7 컨택홀(140g)을 통해 데이터라인(116) 각각에 접속할 수 있다.

제7 컨택홀(140g)은, 데이터라인(116) 각각의 상면 일부와 데이터라인(116) 각각의 일 측면 및 2개의 데이터라인(116) 사이의 더미패턴(190) 상면을 노출시킬 수 있다.

상술한 바와 같이 본 발명의 일 실시예에 따른 전계발광 표시장치는, 제7 컨택홀(140g)에 의해 노출되는 데이터라인(116) 사이의 단차에 더미패턴(190)을 형성하여 단차를 제거하는 것을 특징으로 한다.

상술한 더미패턴(190)은 각각 액티브층과 버퍼층으로 이루어진 제1 더미패턴(124')과 제2 더미패턴(115a')으로 구성될 수 있으며, 이때 액티브층으로 이루어진 제1 더미패턴(124')은 제7 컨택홀(140g)을 패터닝하는 과정에서 제2 더미패턴(115a')의 식각을 저지하는 식각 저지층의 역할을 할 수 있다.

더미패턴(190), 특히 제1 더미패턴(124')은 적어도 제2 소스전극(122b)의 폭과 같거나 더 큰 폭을 가질 수 있다. 이는 제1 더미패턴(124')이 제2 소스전극(122b)의 폭보다 더 작은 폭을 가질 경우 제2 소스전극(122b)의 패터닝 시 제1 더미패턴(124')에 의해 가려지지 않는 데이터라인(116) 사이에, 단차에 기인한 감광막 잔막이 발생할 가능성이 있기 때문이다.

또한, 도 9a 및 도 9b에는 더미패턴(190)이 데이터라인(116) 사이에 형성되는 것이 예로 도시되어 있으나, 본 발명이 이에 한정되는 것은 아니다. 본 발명의 더미패턴(190)은 데이터라인(116) 사이뿐만 아니라 데이터라인(116)의 일부 상면을 덮도록 형성될 수도 있다. 이 경우 보다 효율적으로 데이터라인(116) 사이의 단차를 제거할 수 있다.

제2 소스전극(122b) 각각은, 노출된 데이터라인(116) 각각의 상면 일부와 접촉할 수 있다. 반면, 제2 소스전극(122b)과 접촉하지 않는 데이터라인(116)의 일 측면은 버퍼층(115a)과 층간절연층(115c)에 의해 덮이지 않고 노출될 수 있다.

상술한 바와 같이, 본 발명의 일 실시예는, 데이터라인(116) 사이의 단차가 제거됨에 따라 상부 도전층, 즉 제2 소스전극(122b)의 패터닝 시, 데이터라인(116) 사이에 단차에 기인한 감광막 잔막이 발생되지 않아 단락 불량이 방지되는 효과를 제공한다.

도 10은 비교예1에 따른 컨택 구조의 예를 보여주는 평면도이다. 그리고, 도 11a 및 도 11b는 비교예2에 따른 제2 소스전극의 패터닝 공정 일부를 예로 들어 보여주는 단면도들이다.

도 10은 화소마다 컨택홀을 형성한 비교예1에 따른 컨택 구조를 보여주고 있다. 도 11a 및 도 11b는 기존 2개였던 컨택홀을 하나의 컨택홀로 통합하여 형성하되, 데이터라인 사이에 더미패턴을 형성하는 않은 비교예2에 따른 제2 소스전극의 패터닝 공정 일부를 보여주고 있다.

우선, 도 10을 참조하면, 비교예1의 경우에는 제7 컨택홀(40g)이, 제2 소스전극(22b)과 데이터라인(16)이 접촉(또는, 접속)하는 컨택 면적과 동일하며, 소스전극(22b)과 데이터라인(16)의 컨택에 제7 컨택홀(40g)이 개별적으로 적용된 것을 알 수 있다. 이 경우는 컨택홀, 즉 제7 컨택홀(40g)을 패터닝 할 수 있는 최소 크기에 의해 화소 설계에 제약이 있다. 그리고, 상, 하부 전극, 즉 제2 소스전극(22b)과 데이터라인(16)에 마진이 필요하며, 이로 인해 화소 설계에서 메탈 자유도가 감소한다.

도 11a를 참조하면, 비교예2의 경우에는 기판(10) 위에 데이터라인(16)과, 버퍼층(15a) 및 층간절연층(15c)을 형성한 후에 이웃하는 화소의 데이터라인(16)의 일부를 노출하도록 제7 컨택홀을 형성한다. 이 경우 데이터라인(16) 사이는, 다른 영역에 비해 버퍼층(15a) 및 층간절연층(15c)이 제거됨에 따라 단차가 형성되는 것을 알 수 있다.

이후, 제2 소스전극을 형성하기 위해 기판(10) 전면에 도전막(20) 및 소정 감광막(PR)을 형성한다.

이후, 투과영역(I)과 차단영역(II)으로 이루어진 소정 마스크(M)를 이용하여 감광막(PR)을 노광 및 현상하게 된다.

이때, 데이터라인(16) 사이에는 단차에 기인한 감광막의 쏠림 현상으로 감광막 잔막(PR')이 발생하게 된다.

이후, 도 11b를 참조하면, 감광막 잔막이 남아있는 상태에서 도전막을 식각 하면, 이웃하는 화소 사이에 제2 소스전극(12b)이 단락된 상태로 형성되는 것을 알 수 있다.

이에 비해 본 발명의 경우에는, 데이터라인 사이의 단차가 제거됨에 따라 상부 도전층, 즉 제2 소스전극의 패터닝 시, 데이터라인 사이에 단차에 기인한 감광막 잔막이 발생되지 않아 단락 불량이 방지되게 되는데, 이를 제조공정을 통해 상세히 설명한다.

도 12a 내지 도 12f는 본 발명의 일 실시예에 따른 전계발광 표시장치의 제조공정을 순차적으로 보여주는 단면도들이다.

도 12a를 참조하면, 투명한 기판(110) 위에 데이터라인(116)과 전원라인의 수직 배선 및 차광층이 형성될 수 있다.

차광층은 외부나 주변의 발광소자의 빛에 의해 제1 액티브층이 영향을 받는 것을 차단하는 역할을 할 수 있으며, 기판(110)의 최하층에 배치될 수 있다.

차광층과 동일 층에 본 발명의 데이터라인(116)과 전원라인(및 레퍼런스 라인)이 제1 방향으로 배치될 수 있다. 본 발명의 데이터라인(116)과 전원라인은 차광층(125)과 함께 기판(110)의 최하층에 배치되는 것을 특징으로 한다.

데이터라인(116)과 전원라인 및 차광층은 기판(101) 위에 제1 금속층을 형성한 다음, 마스크 공정을 통해 제1 금속층을 선택적으로 패터닝하여 형성될 수 있다.

마스크 공정은 기판 상에 감광막을 형성하고, 마스크를 이용하여 노광 및 현상하여 소정의 감광막 패턴을 형성한 후, 감광막 패턴을 식각 마스크로 하여 식각 공정을 진행하는 일련의 공정을 의미한다.

다음으로, 도 12b를 참조하면, 데이터라인(116)과 전원라인 및 차광층이 형성된 기판(110) 위에 버퍼층(115a)이 형성될 수 있다.

버퍼층(115a)은 차광층과 데이터라인(116) 및 전원라인을 덮도록 기판(110) 위에 배치될 수 있다.

이후, 도시하지 않았지만, 마스크 공정을 통해 버퍼층(115a)을 패터닝하여 전원라인 및 차광층의 일부를 노출시키는 제8 컨택홀 및 제9 컨택홀을 형성할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 제8 컨택홀 및 제9 컨택홀은 이후 공정에서 형성될 수도 있다.

이때, 제8 컨택홀 및 제9 컨택홀을 형성할 때, 버퍼층(115a)을 패터닝하여 이웃하는 화소의 데이터라인(116) 사이에, 후술하는 제2 더미패턴을 미리 형성할 수도 있으나, 본 발명이 이에 한정되는 것은 아니다.

이후, 기판(110) 위에 제1 액티브층과 제2 액티브층이 형성될 수 있다.

이때, 본 발명은 제1 액티브층과 제2 액티브층을 형성할 때, 이웃하는 화소의 데이터라인(116) 사이에 제1 액티브층과 제2 액티브층으로 이루어진 제1 더미패턴(124')을 형성하는 것을 특징으로 한다.

제1 액티브층과, 제2 액티브층 및 제1 더미패턴(124')은 Zn, Cd, Ga, In, Sn, Hf, Zr 중 선택된 적어도 하나 이상의 금속을 포함하는 산화물(oxide) 반도체, 비정질 실리콘(amorphous silicon; a-Si), 다결정실리콘(polycrystalline silicon; poly-Si), 또는 유기물(organic) 반도체 등으로 형성될 수 있다.

이후, 기판(110) 전면에 게이트절연층과 제2 금속층이 순차적으로 형성될 수 있다.

이후, 마스크 공정을 통해 게이트절연층(115b)과 제2 금속층을 선택적으로 패터닝하여 제1, 제2 액티브층 상부에 제2 금속층으로 이루어진 제1, 제2 게이트전극을 형성할 수 있다.

이때, 게이트절연층은 무기물인 질화실리콘(SiNx) 또는 산화실리콘(SiOx)의 단일층 또는 질화실리콘(SiNx) 또는 산화실리콘(SiOx)의 다중층으로 구성될 수 있다.

제2 금속층은 다양한 도전물질, 일 예로 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 및 구리(Cu) 중 어느 하나이거나 둘 이상의 합금, 또는 이들의 다중층으로 구성될 수 있다.

제1, 제2 액티브층 각각은 게이트절연층 위에 제1, 제2 게이트전극 각각과 중첩되게 형성되어, 제1 소스전극과 제1 드레인전극 사이 및 제2 소스전극과 제2 드레인전극 사이에 채널이 형성될 수 있다.

상술한 바와 같이 게이트절연층이 제1 게이트전극 하부에만 한정되어 형성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 게이트절연층은 제1, 제2 액티브층이 형성된 기판 전면에 형성될 수도 있다.

제1, 제2 게이트전극과 동일 층에 게이트라인이 배치될 수 있다. 이때, 게이트라인 하부에는 상술한 게이트절연층이 배치될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.

한편, 상술한 바와 같이 제8 컨택홀 및 제9 컨택홀을 형성할 때 제2 더미패턴을 미리 형성한 경우에는, 제1, 제2 액티브층의 패터닝 시 제2 더미패턴 위에 제1 더미패턴(124')을 형성할 수 있다.

이후, 도 12c를 참조하면, 기판(110) 위에 층간절연층(115c)이 형성될 수 있다.

층간절연층(115c)은 무기물인 질화실리콘(SiNx) 또는 산화실리콘(SiOx)의 단일층, 또는 질화실리콘(SiNx) 또는 산화실리콘(SiOx)의 다중층으로 구성될 수 있다. 층간절연층(115c)은 기판(110) 전면에 걸쳐 형성될 수도 있고, 화소영역에만 형성될 수도 있으나, 본 발명이 이에 한정되는 것은 아니다.

이후, 마스크 공정을 통해 층간절연층(115c)을 선택적으로 패터닝하여 제1 액티브층의 소스영역과 드레인영역을 노출시키는 제1 컨택홀과 제2 컨택홀 및 제2 액티브층의 소스영역과 드레인영역을 노출시키는 제4 컨택홀과 제5 컨택홀을 형성할 수 있다. 또한, 상술한 마스크 공정을 통해 제1 게이트전극의 일부를 노출시키는 제6 컨택홀을 형성할 수 있다.

또한, 상술한 마스크 공정을 통해 층간절연층(115c)과 버퍼층(115a)을 선택적으로 패터닝하여 이웃하는 화소의 데이터라인(116)의 일부를 노출시키는 제7 컨택홀(140g)을 형성할 수 있다.

본 발명에 따른 제7 컨택홀(140g)은, 제2 소스전극과 데이터라인(116)이 접촉(또는, 접속)하는 컨택 면적에 비해 상대적으로 큰 면적을 가질 수 있다.

본 발명은 제7 컨택홀(140g)에 의해 노출되는 데이터라인(116) 사이에 액티브층과 버퍼층으로 이루어진 더미패턴(190)이 형성되는 것을 특징으로 한다.

더미패턴(190)은 액티브층과 버퍼층으로 이루어진 제1 더미패턴(124')과 제2 더미패턴(115a')으로 구성될 수 있다.

제7 컨택홀(140g)은, 데이터라인(116) 각각의 상면 일부와 데이터라인(116) 각각의 일 측면 및 2개의 데이터라인(116) 사이의 더미패턴(190) 상면을 노출시킬 수 있다.

상술한 바와 같이 본 발명의 일 실시예는, 이웃하는 2개의 화소에 적용되는 2개의 컨택홀을 제7 컨택홀(140g)로 통합하여 형성하는 것을 특징으로 한다. 이때, 이웃하는 화소의 데이터라인(116) 사이에 액티브층으로 이루어진 제1 더미패턴(124')이 형성되어 있어, 제7 컨택홀(140g)을 패터닝하는 과정에서 제1 더미패턴(124') 하부의 버퍼층의 식각을 저지함으로써 제1 더미패턴(124') 하부에 버퍼층으로 이루어진 제2 더미패턴(115a')이 형성될 수 있다.

더미패턴(190), 특히 제1 더미패턴(124')은 적어도 제2 소스전극의 폭과 같거나 더 큰 폭을 가지도록 형성될 수 있다. 이는 제1 더미패턴(124')이 제2 소스전극의 폭보다 더 작은 폭을 가질 경우 제2 소스전극의 패터닝 시 제1 더미패턴(124')에 의해 가려지지 않는 데이터라인(116) 사이에, 단차에 기인한 감광막 잔막이 발생할 가능성이 있기 때문이다.

이때, 도 12c에는 더미패턴(190)이 데이터라인(116) 사이에 형성되는 것이 예로 도시되어 있으나, 본 발명이 이에 한정되는 것은 아니다. 더미패턴(190)은 데이터라인(116) 사이뿐만 아니라 데이터라인(116)의 일부 상면을 덮도록 형성될 수도 있으며, 이 경우 보다 효율적으로 데이터라인(116) 사이의 단차를 제거할 수 있다.

이후, 도 12d를 참조하면, 기판(110) 위에 제3 금속층(120)과 감광막(PR)을 형성한다.

제3 금속층(120)은 다양한 도전물질, 일 예로 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 및 구리(Cu) 중 어느 하나로 이루어지거나 둘 이상의 합금, 또는 이들의 다중층으로 구성될 수 있다.

이때, 본 발명의 일 실시예의 경우는, 더미패턴(190)이 데이터라인(116) 사이에 형성되어 있어 단차가 완화됨에 따라, 제3 금속층(120)과 감광막(PR)이 더미패턴(190)과 데이터라인(116) 위에 비교적 평탄하게 형성될 수 있다.

이후, 도 12e를 참조하면, 전면에 감광막(PR)이 형성된 기판(110) 위에 소정 마스크(M)을 위치한다.

마스크(M)는 투과영역(I)과 차단영역(II)으로 이루어질 수 있다.

포지티브 타입의 감광막(PR)을 사용하는 경우, 마스크(M)의 차단영역(II)은 제3 금속층(120)을 패터닝하여 남겨둘 영역, 즉 제1, 제2 소스전극과 제1, 제2 드레인전극 및 브리지 배선이 형성될 영역에 대응되며, 투과영역(I)은 제3 금속층(120)이 제거될 영역에 대응될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.

이후, 마스크(M)를 이용하여 감광막(PR)을 노광 및 현상하여, 투과영역(I)에 대응되는 감광막(PR)을 제거한다.

이후, 도 12f를 참조하면, 제3 금속층(120)을 선택적으로 패터닝하여 제1 소스전극과 제2 소스전극(122b), 제1 드레인전극과 제2 드레인전극 및 브리지 배선을 형성할 수 있다.

제1 소스전극과 제2 소스전극(122b) 각각은 층간절연층(115c)을 관통하는 제1, 제4 컨택홀 각각을 통해 제1 액티브층과 제2 액티브층의 소스영역에 접속될 수 있다. 제1 드레인전극과 제2 드레인전극 각각은 층간절연층(115c)을 관통하는 제2, 제5 컨택홀 각각을 통해 제1 액티브층과 제2 액티브층의 드레인영역에 접속될 수 있다.

또한, 제2 소스전극(122b)은 제7 컨택홀(140g)을 통해 데이터라인(116)에 전기적으로 접속될 수 있다.

이때, 본 발명의 일 실시예는, 데이터라인(116) 사이의 단차가 제거됨에 따라 상부 도전층, 즉 제2 소스전극(122b)의 패터닝 시, 데이터라인(116) 사이에 단차에 기인한 감광막 잔막이 발생되지 않아 단락 불량이 방지될 수 있다.

제2 소스전극(122b) 각각은, 노출된 데이터라인(116) 각각의 상면 일부와 접촉할 수 있다. 반면, 제2 소스전극(122b)과 접촉하지 않는 데이터라인(116)의 일 측면은 버퍼층(115a)과 층간절연층(115c)에 의해 덮이지 않고 노출될 수 있다.

또한, 스위칭 트랜지스터의 제2 드레인전극은 일 방향으로 연장되어 구동 트랜지스터의 제1 게이트전극에 전기적으로 접속될 수 있다. 구체적으로, 제2 드레인전극은 층간절연층(115c)을 관통하는 제6 컨택홀을 통해 제1 게이트전극에 접속될 수 있다.

여기서, 전원라인은 화소영역으로 돌출한 브리지 배선을 통해 이웃하는 화소영역의 제1 소스전극에 접속될 수 있다. 브리지 배선은 제1 방향과 나란한 방향으로 이웃하는 화소영역으로 연장될 수 있다. 이웃하는 화소영역으로 연장된 브리지 배선은 제1 컨택홀을 통해 이웃하는 화소영역의 제1 소스전극에 접속될 수 있다.

브리지 배선의 일측은 전원라인을 따라 수직하게 연장되어 제8 컨택홀을 통해 그 하부의 전원라인에 접속될 수 있다.

이와 같이 제1 소스전극과 제2 소스전극(122b), 제1 드레인전극과 제2 드레인전극 및 브리지 배선이 형성된 후에는, 도시하지 않았지만 기판(110) 위에 보호층이 형성될 수 있다.

이후, 마스크 공정을 통해 보호층을 패터닝하여 제1 드레인전극의 일부를 노출시키는 제3 컨택홀이 형성될 수 있다.

이후, 기판(110) 위에 평탄화층이 형성될 수 있다.

평탄화층은 유기절연물질로 이루어질 수 있다. 즉, 평탄화층은 아크릴계 수지, 에폭시 수지, 페놀 수지, 폴리아미드계 수지, 폴리이미드계 수지, 불포화 폴리에스테르계 수지, 폴리페닐렌계 수지, 폴리페닐렌설파이드계 수지, 벤조사이클로부텐 및 포토레지스트 중 어느 하나로 형성될 수 있으나, 이에 한정되지 않는다.

이때, 회로부의 소정영역은 평탄화층이 제거되어 보호층의 일부 표면 및 제3 컨택홀을 통해 그 하부의 제2 드레인전극을 노출시키는 홀이 형성될 수 있다.

이후, 기판(110) 위에 발광소자가 형성될 수 있다. 유기 발광소자로서 발광소자는 평탄화층 위에 형성되어 트랜지스터의 제1 드레인전극과 전기적으로 연결된 애노드, 애노드 위에 배치된 유기 발광층 및 유기 발광층 위에 형성된 캐소드를 포함하여 구성될 수 있다.

애노드는 홀 내부를 포함하여 평탄화층 위에 형성될 수 있으며, 보호층과 평탄화층에 형성된 제3 컨택홀과 홀을 통하여 제1 드레인전극과 전기적으로 접속될 수 있다. 애노드는 유기 발광층에 정공을 공급하기 위하여 일함수가 높은 도전성 물질로 이루어질 수 있다. 애노드는, 예를 들어 인듐 주석 산화물(Indium Tin Oxide; ITO), 인듐 아연 산화물(Indium Zinc Oxide; IZO), 인듐 주석 아연 산화물(Indium Tin Zinc Oxide; ITZO) 등과 같은 투명 전도성 물질로 이루어질 수 있다.

홀 내부에 배치된 애노드는 보호층을 개재하여 그 하부의 제2 드레인전극의 일부와 중첩하여 제1 커패시터를 구성할 수 있다. 그리고, 제2 드레인전극의 일부는 층간절연층을 개재하여 그 하부의 제1 액티브층의 일부와 중첩하여 제2 커패시터를 구성할 수 있다.

유기 발광층은 특정 색의 광을 발광하기 위한 유기층으로서, 적색 유기 발광층, 녹색 유기 발광층, 청색 유기 발광층 및 백색 유기 발광층 중 어느 하나를 포함할 수 있다. 또한, 유기 발광층은 정공 수송층, 정공 주입층, 전자 주입층 전자 수송층 등과 같은 다양한 유기층을 더 포함할 수도 있다.

캐소드는 유기 발광층 위에 형성될 수 있다. 캐소드는 유기 발광층으로 전자를 공급할 수 있다. 캐소드는 인듐 주석 산화물(Indium Tin Oxide; ITO), 인듐 아연 산화물(Indium Zin Oxide; IZO), 인듐 주석 아연 산화물(Indium Tin Zinc Oxide; ITZO), 아연 산화물(Zinc Oxide; ZnO) 및 주석 산화물(Tin Oxide; TO) 계열의 투명 도전성 산화물, 또는 이테르븀(Yb) 합금으로 이루어질 수도 있다. 또는, 캐소드는 도전물질로 이루어질 수도 있다.

그리고, 애노드 및 평탄화층 위에 뱅크가 형성될 수 있다. 뱅크는 유기 발광소자의 애노드의 일부 및 배선의 일부를 커버할 수 있다. 뱅크는 화소영역에서 인접하는 화소를 구분하도록 형성될 수 있다.

뱅크는 유기절연물질로 이루어질 수 있다. 예를 들어, 뱅크는 폴리이미드(polyimide), 아크릴(acryl), 또는 벤조사이클로부텐(benzocyclobutene; BCB)계 수지로 이루어질 수 있으나, 본 발명이 이에 한정되는 것은 아니다.

뱅크는 평탄화층 위에 발광부를 둘러싸도록 형성될 수 있으며, 뱅크는 그 하부의 브리지 배선을 덮도록 형성될 수 있다.

이렇게 구성된 유기 발광소자 상부에는 수분에 취약한 유기 발광소자를 수분에 노출되지 않도록 보호하기 위한 봉지부가 형성될 수 있다. 예를 들어, 봉지부는 무기층과 유기층이 교대 적층된 구조를 가질 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다

한편, 본 발명의 더미패턴은 데이터라인 사이뿐만 아니라 데이터라인의 일부 상면을 덮도록 형성될 수도 있으며, 이를 도면을 참조하여 상세히 설명한다.

도 13a 및 도 13b는 본 발명의 일 실시예에 따른 컨택 구조의 다른 예를 개략적으로 보여주는 평면도 및 단면도이다.

도 13a 및 도 13b에 도시된 본 발명의 일 실시예에 따른 컨택 구조의 다른 예는 더미패턴의 구성만을 제외하고는 상술한 본 발명의 일 실시예에 따른 컨택 구조의 예와 실질적으로 동일한 구성으로 이루어져 있다. 따라서, 동일한 구성요소에 대한 설명은 상술한 설명을 참조할 수 있다.

또한, 도 13a 및 도 13b는 수직 배선과 소스/드레인전극 사이의 접촉을 위해, 이웃하는 2개의 화소에 대해, 기존 2개였던 컨택홀을 하나의 컨택홀로 통합하여 형성하는 경우를 예로 들어 보여주고 있다. 도 13b는 도 13a에 도시된 본 발명의 일 실시예에 따른 컨택 구조의 다른 예에 있어, B-B'선에 따라 절단한 단면을 개략적으로 보여주는 도면이다.

도 13a 및 도 13b를 참조하면, 본 발명의 일 실시예에 따른 컨택 구조의 다른 예는, 기판(210) 위의 하부 층, 일 예로 데이터라인(216), 데이터라인(216) 위에 배치되며, 제7 컨택홀(240g)이 형성돼 데이터라인(216)의 일부를 노출시키는 버퍼층(215a)과 층간절연층(215c), 그리고 층간절연층(215c) 위에 배치되어 제7 컨택홀(240g)을 통해 데이터라인(216)과 접촉하는 상부 층, 일 예로 제2 소스전극(222b)을 포함하여 구성될 수 있다.

데이터라인(216)은 제1 도전물질로 구성되고, 제2 소스전극(222b)은 제2 도전물질로 구성될 수 있다. 이때, 제1 도전물질과 제2 도전물질은 서로 다른 물질로 이루어질 수 있다.

본 발명의 일 실시예에 따른 제7 컨택홀(240g)은, 제2 소스전극(222b)과 데이터라인(216)이 접촉(또는, 접속)하는 컨택 면적에 비해 상대적으로 큰 면적을 가질 수 있다.

이때, 데이터라인(216)은 이웃하는 2개의 배선을 구성할 수 있으며, 제2 소스전극(222b) 각각은 하나의 제7 컨택홀(240g)을 통해 데이터라인(216) 각각에 접속할 수 있다.

제7 컨택홀(240g)은, 데이터라인(216) 각각의 상면 일부와, 더미패턴(290) 상면을 노출시킬 수 있다.

상술한 바와 같이 본 발명의 일 실시예에 따른 전계발광 표시장치는, 제7 컨택홀(240g)에 의해 노출되는 데이터라인(216) 사이 및 데이터라인(116)의 일부 상면을 덮도록 더미패턴(190)을 형성하여 단차를 제거하는 것을 특징으로 한다. 이 경우 보다 효율적으로 데이터라인(216) 사이의 단차를 제거할 수 있다.

상술한 더미패턴(290)은 각각 액티브층과 버퍼층으로 이루어진 제1 더미패턴(224')과 제2 더미패턴(215a')으로 구성될 수 있으며, 이때 액티브층으로 이루어진 제1 더미패턴(224')은 제7 컨택홀(240g)을 패터닝하는 과정에서 제2 더미패턴(215a')의 식각을 저지하는 식각 저지층의 역할을 할 수 있다.

더미패턴(290), 특히 제1 더미패턴(224')은 적어도 제2 소스전극(222b)의 폭과 같거나 더 큰 폭을 가질 수 있다. 이는 제1 더미패턴(224')이 제2 소스전극(222b)의 폭보다 더 작은 폭을 가질 경우 제2 소스전극(222b)의 패터닝 시 제1 더미패턴(224')에 의해 가려지지 않는 데이터라인(216) 사이에, 단차에 기인한 감광막 잔막이 발생할 가능성이 있기 때문이다.

또한, 상술한 바와 같이 본 발명의 더미패턴(290)은 데이터라인(216) 사이뿐만 아니라 데이터라인(216)의 일부 상면을 덮도록 형성될 수도 있다. 이 경우 보다 효율적으로 데이터라인(216) 사이의 단차를 제거할 수 있다.

제2 소스전극(222b) 각각은, 노출된 데이터라인(216) 각각의 상면 일부와 접촉할 수 있다. 반면, 제2 소스전극(222b)과 접촉하지 않는 데이터라인(216)의 일 측면은 더미패턴(290)에 의해 덮여 노출되지 않을 수 있다.

상술한 바와 같이, 본 발명의 일 실시예는, 데이터라인(216) 사이의 단차가 제거됨에 따라 상부 도전층, 즉 제2 소스전극(222b)의 패터닝 시, 데이터라인(216) 사이에 단차에 기인한 감광막 잔막이 발생되지 않아 단락 불량이 방지되는 효과를 제공한다.

본 발명의 예시적인 실시예는 다음과 같이 설명될 수 있다.

본 발명의 일 실시예에 따른 컨택 구조를 개선한 전계발광 표시장치는, 기판 위에 제1 방향으로 배치되는 데이터라인, 상기 데이터라인 위에 배치되는 제1 절연층, 상기 제1 절연층 위에 배치되는 액티브층, 상기 제1 절연층 위에 적어도 제2 절연층을 더 개재하고, 상기 제1 방향과 교차하는 제2 방향으로 배치되어 상기 데이터라인과 함께 화소영역을 구획하는 게이트라인, 상기 액티브층 상부에 상기 제2 절연층을 개재하여 배치되는 게이트전극, 상기 게이트전극과 상기 게이트라인 위에 배치되는 제3 절연층, 상기 제3 절연층 위에 배치되어, 상기 액티브층의 소정영역과 접속하는 소스전극 및 드레인전극, 이웃하는 상기 화소영역의 양측 데이터라인 사이에 구비되며, 상기 제1 절연층과 상기 제3 절연층이 제거되어 상기 소스전극과 상기 데이터라인 사이를 전기적으로 접속시키는 컨택홀 및 상기 양측 데이터라인 사이에 구비되며, 상기 액티브층을 구성하는 반도체층과 상기 제1 절연층으로 이루어진 더미패턴을 포함하며, 상기 컨택홀은, 상기 소스전극과 상기 데이터라인이 접촉하는 컨택 면적에 비해 상대적으로 큰 면적을 가질 수 있다.

본 발명의 다른 특징에 따르면, 컨택 구조를 개선한 전계발광 표시장치는, 상기 소스전극과 상기 드레인전극 위에 배치되는 제4 절연층 및 상기 제4 절연층 상부의 상기 화소영역의 발광부에 배치되는 발광소자를 추가로 포함할 수 있다.

본 발명의 또 다른 특징에 따르면, 상기 컨택홀은, 상기 데이터라인 각각의 상면 일부와 상기 데이터라인 각각의 일 측면 및 상기 양측 데이터라인 사이의 상기 기판의 상면을 노출시킬 수 있다.

본 발명의 또 다른 특징에 따르면, 상기 소스전극 각각은, 노출된 상기 데이터라인 각각의 상면 일부와 전기적으로 접속할 수 있다.

본 발명의 또 다른 특징에 따르면, 상기 더미패턴은, 상기 반도체층으로 이루어진 제1 더미패턴 및 상기 제1 더미패턴 위에 상기 제1 절연층으로 이루어진 제2 더미패턴으로 구성될 수 있다.

본 발명의 또 다른 특징에 따르면, 상기 제1 더미패턴은 상기 제2 더미패턴의 식각(etching)을 저지하는 식각 저지층의 역할을 할 수 있다.

본 발명의 또 다른 특징에 따르면, 상기 제1 더미패턴은 적어도 상기 제2 소스전극의 폭과 같거나 더 큰 폭을 가질 수 있다.

본 발명의 또 다른 특징에 따르면, 상기 더미패턴은 상기 양측 데이터라인 사이, 및 상기 데이터라인의 일부 상면을 덮도록 구성될 수 있다.

그리고, 본 발명의 다른 일 실시예에 따른 컨택 구조를 개선한 전계발광 표시장치는, 기판 위에 서로 교차하여 배치되어 화소영역을 구획하는 데이터라인 및 게이트라인, 상기 데이터라인 위에 배치되는 제1 절연층, 상기 제1 절연층 위에 배치되는 액티브층, 상기 액티브층 상부에 제2 절연층을 개재하여 배치되는 게이트전극, 상기 게이트전극과 상기 게이트라인 위에 배치되는 제3 절연층, 상기 제3 절연층 위에 배치되어, 상기 액티브층의 소정영역과 접속하는 소스전극 및 드레인전극, 이웃하는 상기 화소영역의 양측 데이터라인 사이에 구비되며, 상기 제1 절연층과 상기 제3 절연층이 제거되어 상기 소스전극과 상기 데이터라인 사이를 전기적으로 접속시키는 컨택홀 및 상기 양측 데이터라인 사이에, 상기 액티브층을 구성하는 반도체층과 상기 제1 절연층으로 이루어지며, 상기 양측 데이터라인 사이의 단차를 제거하는 더미패턴을 포함할 수 있다.

본 발명의 다른 특징에 따르면, 상기 컨택홀은, 상기 소스전극과 상기 데이터라인이 접촉하는 컨택 면적에 비해 상대적으로 큰 면적을 가질 수 있다.

본 발명의 또 다른 특징에 따르면, 상기 데이터라인은 상기 기판 위에 제1 방향으로 배치되며, 상기 게이트라인은 상기 제1 절연층 위에 적어도 상기 제2 절연층을 더 개재하고, 상기 제1 방향과 교차하는 제2 방향으로 배치될 수 있다.

본 발명의 또 다른 특징에 따르면, 상기 컨택홀은, 상기 데이터라인 각각의 상면 일부와 상기 데이터라인 각각의 일 측면 및 상기 양측 데이터라인 사이의 상기 기판의 상면을 노출시킬 수 있다.

본 발명의 또 다른 특징에 따르면, 상기 소스전극 각각은, 노출된 상기 데이터라인 각각의 상면 일부와 전기적으로 접속할 수 있다.

본 발명의 또 다른 특징에 따르면, 상기 더미패턴은, 상기 반도체층으로 이루어진 제1 더미패턴 및 상기 제1 더미패턴 위에 상기 제1 절연층으로 이루어진 제2 더미패턴으로 구성될 수 있다.

본 발명의 또 다른 특징에 따르면, 상기 제1 더미패턴은 상기 제2 더미패턴의 식각(etching)을 저지하는 식각 저지층의 역할을 할 수 있다.

본 발명의 또 다른 특징에 따르면, 상기 제1 더미패턴은 적어도 상기 제2 소스전극의 폭과 같거나 더 큰 폭을 가질 수 있다.

본 발명의 또 다른 특징에 따르면, 상기 더미패턴은 상기 양측 데이터라인 사이, 및 상기 데이터라인의 일부 상면을 덮도록 구성될 수 있다.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

100: 전계발광 표시장치
115a,215a: 버퍼층
115a',215a': 제2 더미패턴
115b: 게이트절연층
115c,215c: 층간절연층
115d: 보호층
115e: 평탄화층
115f: 뱅크
116,216: 데이터라인
117: 게이트라인
119: 전원라인
121a,121b: 게이트전극
122a,122b,222b: 소스전극
123a,123b: 드레인전극
124a,124b: 액티브층
124',224': 제1 더미패턴
125: 차광층
126: 애노드
127: 유기 발광층
128: 캐소드
140a~140i,240g: 컨택홀
190,290: 더미패턴

Claims (17)

1. 기판 위에 제1 방향으로 배치되는 데이터라인;
   상기 데이터라인 위에 배치되는 제1 절연층;
   상기 제1 절연층 위에 배치되는 액티브층;
   상기 제1 절연층 위에 적어도 제2 절연층을 더 개재하고, 상기 제1 방향과 교차하는 제2 방향으로 배치되어 상기 데이터라인과 함께 화소영역을 구획하는 게이트라인;
   상기 액티브층 상부에 상기 제2 절연층을 개재하여 배치되는 게이트전극;
   상기 게이트전극과 상기 게이트라인 위에 배치되는 제3 절연층;
   상기 제3 절연층 위에 배치되어, 상기 액티브층의 소정영역과 접속하는 소스전극 및 드레인전극;
   이웃하는 상기 화소영역의 양측 데이터라인 사이에 구비되며, 상기 제1 절연층과 상기 제3 절연층이 제거되어 상기 소스전극과 상기 데이터라인 사이를 전기적으로 접속시키는 컨택홀; 및
   상기 양측 데이터라인 사이에 구비되며, 상기 액티브층을 구성하는 반도체층과 상기 제1 절연층으로 이루어진 더미패턴을 포함하며,
   상기 컨택홀은, 상기 소스전극과 상기 데이터라인이 접촉하는 컨택 면적에 비해 상대적으로 큰 면적을 가지는 전계발광 표시장치.
2. 제1항에 있어서,
   상기 소스전극과 상기 드레인전극 위에 배치되는 제4 절연층; 및
   상기 제4 절연층 상부의 상기 화소영역의 발광부에 배치되는 발광소자를 추가로 포함하는 전계발광 표시장치.
3. 제1항에 있어서,
   상기 컨택홀은, 상기 데이터라인 각각의 상면 일부와 상기 데이터라인 각각의 일 측면 및 상기 양측 데이터라인 사이의 상기 기판의 상면을 노출시키는 전계발광 표시장치.
4. 제3항에 있어서,
   상기 소스전극 각각은, 노출된 상기 데이터라인 각각의 상면 일부와 전기적으로 접속하는 전계발광 표시장치.
5. 제1항에 있어서,
   상기 더미패턴은, 상기 반도체층으로 이루어진 제1 더미패턴 및 상기 제1 더미패턴 위에 상기 제1 절연층으로 이루어진 제2 더미패턴으로 구성되는 전계발광 표시장치.
6. 제5항에 있어서,
   상기 제1 더미패턴은 상기 제2 더미패턴의 식각(etching)을 저지하는 식각 저지층의 역할을 하는 전계발광 표시장치.
7. 제5항에 있어서,
   상기 제1 더미패턴은 적어도 상기 제2 소스전극의 폭과 같거나 더 큰 폭을 가지는 전계발광 표시장치.
8. 제1항에 있어서,
   상기 더미패턴은 상기 양측 데이터라인 사이, 및 상기 데이터라인의 일부 상면을 덮도록 구성되는 전계발광 표시장치.
9. 기판 위에 서로 교차하여 배치되어 화소영역을 구획하는 데이터라인 및 게이트라인;
   상기 데이터라인 위에 배치되는 제1 절연층;
   상기 제1 절연층 위에 배치되는 액티브층;
   상기 액티브층 상부에 제2 절연층을 개재하여 배치되는 게이트전극;
   상기 게이트전극과 상기 게이트라인 위에 배치되는 제3 절연층;
   상기 제3 절연층 위에 배치되어, 상기 액티브층의 소정영역과 접속하는 소스전극 및 드레인전극;
   이웃하는 상기 화소영역의 양측 데이터라인 사이에 구비되며, 상기 제1 절연층과 상기 제3 절연층이 제거되어 상기 소스전극과 상기 데이터라인 사이를 전기적으로 접속시키는 컨택홀; 및
   상기 양측 데이터라인 사이에, 상기 액티브층을 구성하는 반도체층과 상기 제1 절연층으로 이루어지며, 상기 양측 데이터라인 사이의 단차를 제거하는 더미패턴을 포함하는 전계발광 표시장치.
10. 제9항에 있어서,
    상기 컨택홀은, 상기 소스전극과 상기 데이터라인이 접촉하는 컨택 면적에 비해 상대적으로 큰 면적을 가지는 전계발광 표시장치.
11. 제9항에 있어서,
    상기 데이터라인은 상기 기판 위에 제1 방향으로 배치되며,
    상기 게이트라인은 상기 제1 절연층 위에 적어도 상기 제2 절연층을 더 개재하고, 상기 제1 방향과 교차하는 제2 방향으로 배치되는 전계발광 표시장치.
12. 제9항에 있어서,
    상기 컨택홀은, 상기 데이터라인 각각의 상면 일부와 상기 데이터라인 각각의 일 측면 및 상기 양측 데이터라인 사이의 상기 기판의 상면을 노출시키는 전계발광 표시장치.
13. 제12항에 있어서,
    상기 소스전극 각각은, 노출된 상기 데이터라인 각각의 상면 일부와 전기적으로 접속하는 전계발광 표시장치.
14. 제9항에 있어서,
    상기 더미패턴은, 상기 반도체층으로 이루어진 제1 더미패턴 및 상기 제1 더미패턴 위에 상기 제1 절연층으로 이루어진 제2 더미패턴으로 구성되는 전계발광 표시장치.
15. 제14항에 있어서,
    상기 제1 더미패턴은 상기 제2 더미패턴의 식각(etching)을 저지하는 식각 저지층의 역할을 하는 전계발광 표시장치.
16. 제14항에 있어서,
    상기 제1 더미패턴은 적어도 상기 제2 소스전극의 폭과 같거나 더 큰 폭을 가지는 전계발광 표시장치.
17. 제9항에 있어서,
    상기 더미패턴은 상기 양측 데이터라인 사이, 및 상기 데이터라인의 일부 상면을 덮도록 구성되는 전계발광 표시장치.

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