KR20190117514A - 반도체 장치, 칩형상 반도체 소자, 반도체 장치를 구비한 전자 기기 및 반도체 장치의 제조 방법 - Google Patents

반도체 장치, 칩형상 반도체 소자, 반도체 장치를 구비한 전자 기기 및 반도체 장치의 제조 방법 Download PDF

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KR20190117514A
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semiconductor element
shaped semiconductor
wiring board
underfill material
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조 우메자와
히로키 츠네미
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소니 세미컨덕터 솔루션즈 가부시키가이샤
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Abstract

반도체 장치는, 배선 기판과 배선 기판상에 플립 칩 실장된 칩형상 반도체 소자로 이루어지고, 배선 기판과 대향하는 측의 칩형상 반도체 소자의 면에는, 복수의 솔더 범프와, 절연성 재료로 이루어지는 복수의 돌기물이 마련되어 있고, 칩형상 반도체 소자는, 온도 상승에 수반하여 점도가 저하되는 특성을 갖는 언더필재가 배선 기판상에 도포된 상태에서 언더필재를 통하여 배선 기판과 대향하도록 배치된 후에 리플로우 처리가 시행됨에 의해 배선 기판상에 플립 칩 실장되어 있다.

Description

반도체 장치, 칩형상 반도체 소자, 반도체 장치를 구비한 전자 기기 및 반도체 장치의 제조 방법
본 개시는, 반도체 장치, 칩형상 반도체 소자, 반도체 장치를 구비한 전자 기기 및 반도체 장치의 제조 방법에 관한 것이다.
전자 기기의 소형화나 박형화에 수반하여, 칩형상 반도체 소자를 포함하는 패키지에 대해서도, 소형 박형화나 다단자화가 요구되고 있다. 이 때문에, 솔더 범프 등을 이용하여, 칩형상 반도체 소자(이하, 단지, 칩이라고 칭하는 경우가 있다)를, 인터포저 기판 등의 배선 기판에 접합하는 플립 칩 실장 방식이 제안되어 있다.
우선, 칩과 배선 기판이 전기적으로 접합된 상태로 하고, 뒤이어, 칩의 주변부에 액상의 언더필재를 도포하여 모세관 현상을 이용하여 언더필재를 배선 기판과 칩과의 간극에 침투시키는, 이른바 캐필러리 언더필 방식을 이용한 실장 방식에 관해 설명한다. 이 실장 방식에서의 기본적인 공정을 도 28A에 도시한다.
칩과 배선 기판 사이에서 솔더 접합을 행할 때에는, 금속 표면의 산화막을 제거하기 위해 플럭스 처리를 시행할 필요가 있다. 그렇지만, 플럭스가 잔존하여 있으면, 언더필 봉지(sealing) 공정에서 신뢰성이 저하되는 원인이 된다. 따라서, 칩과 배선 기판을 접합한 후에, 잔류 플럭스를 제거하기 위한 세정 처리를 시행한다. 뒤이어, 칩의 주변부에 액상의 언더필재를 도포하고, 모세관 현상을 이용하여 언더필재를 배선 기판과 칩과의 간극에 침투시킨다. 그리고, 그 후, 언더필재에 경화 처리를 시행하여 경화시켜서 봉지를 행한다. 전극 사이의 단락 방지나, 캐필러리 언더필 방식에 의한 언더필재의 유동성 향상 등을 목적으로 하여, 전극과는 별개의 돌기물을 칩으로 형성한다는 것이, 예를 들면, 일본 특개2007-324418호 공보나 일본 특개2008-270257호 공보에 개시되어 있다.
캐필러리 언더필 방식에서는, 모세관 현상을 이용하여 언더필재를 배선 기판과 칩의 간극에 침투시킨다. 이 때문에, 간극을 좁게 하거나, 배선 기판과 칩과의 접합부의 협피치화를 하면, 플럭스 등의 잔사에 의해 언더필재의 젖음성이 악화하고, 언더필재의 침투가 방해된다. 따라서, 캐필러리 언더필 방식에 의한 봉지를 이용하는 경우, 협피치화에는 한계가 있다. 또한, 캐필러리 언더필 방식에 의한 봉지 공정에는 비교적 장시간을 필요로 하고, 또한, 플럭스의 세정이라는 공정도 필요해지는 등, 캐필러리 언더필 방식을 이용한 실장 방식에는, 생산 공정의 택트 타임 단축에 의한 생산성의 향상을 도모하기 어렵다는 과제가 있다.
이 때문에, 언더필재를 먼저 도포하고, 뒤이어, 칩과 배선 기판이 전기적으로 접합된 상태로 한다는, 언더필재의 선도포 방식에 의한 실장 방식이, 예를 들면, 일본 특개2002-203874호 공보에 개시되어 있다. 이 실장 방식에서의 기본적인 공정을 도 28B에 도시한다.
언더필재의 선도포 방식은 잔류 플럭스의 세정 공정이 불필요하고, 배선 기판과 칩의 간극을 좁게 하거나 배선 기판과 칩과의 접합부의 협피치화를 도모하여도 봉지를 행할 수 있다는 이점을 구비하고 있다.
특허 문헌 1 : 일본 특개2007-324418호 공보 특허 문헌 2 : 일본 특개2008-270257호 공보 특허 문헌 3 : 일본 특개2002-203874호 공보
상술한 특허 문헌 3에 개시된 기술에서는, 언더필재의 선택적인 도포나, 배선 기판과 칩 사이에서 고정밀한 위치결정이 이루어진 상태로 한 다음 가열하에서 가압하여 칩을 실장한다는 것이 필요해진다. 그렇지만, 생산성 향상의 관점에서는, 언더필재의 선택적인 도포나 고정밀한 위치결정이라는 것을 필요로 하지 않고서 칩 실장을 할 수 있는 것이 바람직하다.
또한, 언더필재의 선도포 방식에서는, 칩 실장 공정에서 플럭스 기능의 환원 작용 등에 의한 보이드가 언더필재 중에 잔류하기 쉽다. 그렇지만, 상술한 특허 문헌 3에 개시된 기술에서는, 칩 실장시에 있어서의 언더필재 중에 남는 보이드를 어떻게 외부로 도피시키는지에 대해 언더필재의 점도의 저하에 의한 효과 외에는, 전혀 언급되어 있지 않다.
따라서 본 개시의 목적은 언더필재의 선택적인 도포나 고정밀도의 위치결정을 필요로 하지 않고, 나아가서는, 칩 실장시에 있어서의 언더필재의 보이드를 저감할 수 있는, 반도체 장치, 그러한 반도체 장치를 구비한 전자 기기, 그러한 반도체 장치에 이용된 칩형상 반도체 소자 및 그러한 반도체 장치의 제조 방법을 제공하는 것에 있다.
상기한 목적을 달성하기 위한 본 개시의 제1의 양태에 관한 반도체 장치는,
배선 기판과,
배선 기판상에 플립 칩 실장된 칩형상 반도체 소자를 구비하고 있고,
배선 기판과 대향하는 측의 칩형상 반도체 소자의 면에는, 복수의 솔더 범프와, 절연성 재료로 이루어지는 복수의 돌기물이 마련되어 있고,
칩형상 반도체 소자는, 온도 상승에 수반하여 점도가 저하되는 특성을 갖는 언더필재가 배선 기판상에 도포된 상태에서 언더필재를 통하여 배선 기판과 대향하도록 배치된 후에 리플로우 처리가 시행됨에 의해 배선 기판상에 플립 칩 실장되어 있는 반도체 장치이다.
상기한 목적을 달성하기 위한 본 개시의 제1의 양태에 관한 칩형상 반도체 소자는,
언더필재가 도포되어 있는 배선 기판상에 플립 칩 실장된 칩형상 반도체 소자로서,
배선 기판과 대향하는 측의 칩형상 반도체 소자의 면에는, 복수의 솔더 범프와, 절연성 재료로 이루어지는 복수의 돌기물이 마련되어 있는 칩형상 반도체 소자이다.
상기한 목적을 달성하기 위한 본 개시의 제1의 양태에 관한 전자 기기는,
배선 기판과 배선 기판상에 플립 칩 실장된 칩형상 반도체 소자로 이루어지는 반도체 장치를 구비한 전자 기기로서,
배선 기판과 대향하는 측의 칩형상 반도체 소자의 면에는, 복수의 솔더 범프와, 절연성 재료로 이루어지는 복수의 돌기물이 마련되어 있고,
칩형상 반도체 소자는, 온도 상승에 수반하여 점도가 저하되는 특성을 갖는 언더필재가 배선 기판상에 도포된 상태에서 언더필재를 통하여 배선 기판과 대향하도록 배치된 후에 리플로우 처리가 시행됨에 의해 배선 기판상에 플립 칩 실장되어 있는 전자 기기이다.
상기한 목적을 달성하기 위한 본 개시의 제1의 양태에 관한 반도체 장치의 제조 방법은
배선 기판과 대향하는 측의 면에 복수의 솔더 범프와 절연성 재료로 이루어지는 복수의 돌기물이 마련되어 있는 칩형상 반도체 소자를, 온도 상승에 수반하여 점도가 저하되는 특성을 갖는 언더필재가 배선 기판상에 도포된 상태에서 언더필재를 통하여 배선 기판과 대향하도록 배치한 후, 리플로우 처리를 시행함에 의해 배선 기판상에 플립 칩 실장하는 공정을 포함하는 반도체 장치의 제조 방법이다.
본 개시의 반도체 장치에 사용되는 칩형상 반도체 소자는, 배선 기판과 대향하는 측의 면에, 복수의 솔더 범프와, 절연성 재료로 이루어지는 복수의 돌기물이 마련되어 있다. 그리고, 칩형상 반도체 소자는, 온도 상승에 수반하여 점도가 저하되는 특성을 갖는 언더필재가 배선 기판상에 도포된 상태에서 언더필재를 통하여 배선 기판과 대향하도록 배치된 후에 리플로우 처리가 시행됨에 의해 실장된다. 개개의 칩에의 가열 가압 프로세스를 필요로 하지 않고, 셀프 얼라인먼트에 의한 위치 보정이 가능하기 때문에, 언더필재의 선택적인 도포나 고정밀한 위치결정이라는 것을 필요로 하지 않고서 칩 실장을 행할 수 있다. 또한, 리플로우 처리할 때에, 칩형상 반도체 소자의 돌기물 사이의 간극이 기체의 유로가 되기 때문에, 칩 실장시에 있어서의 언더필재의 보이드를 저감할 수 있다.
도 1은 본 개시의 제1의 양태에 관한 반도체 장치를 설명하기 위한 모식적인 분해 사시도.
도 2는 본 개시의 제1의 양태에 관한 반도체 장치의 기본적인 제조 공정을 설명하기 위한 공정도.
도 3A 및 도 3B는 칩형상 반도체 소자의 전극과 돌기물의 배치를 설명하기 위한 모식적인 사시도로서. 도 3A는 돌기물 형성 전의 상태를 도시하고, 도 3B는 돌기물 형성 후의 상태를 도시하는 도면.
도 4는 배선 기판의 전극 배치를 설명하기 위한 모식적인 사시도.
도 5는 배선 기판의 전극과 선도포 언더필재층의 배치를 설명하기 위한 모식적인 사시도.
도 6A 내지 도 6E는 반도체 장치의 제조 공정을 설명하기 위한, 모식적인 일부 단면도.
도 7A 내지 도 7C는 도 6E에 계속해서, 반도체 장치의 제조 공정을 설명하기 위한, 모식적인 일부 단면도.
도 8A 내지 도 8D는 반도체 장치의 제조 공정을 설명하기 위한, 모식적인 일부 단면도.
도 9는 제2의 실시 형태에 관한 칩형상 반도체 소자의 구조를 설명하기 위한, 모식적인 평면도.
도 10은 제3의 실시 형태에 관한 칩형상 반도체 소자의 구조를 설명하기 위한, 모식적인 평면도.
도 11은 제4의 실시 형태에 관한 칩형상 반도체 소자의 구조를 설명하기 위한, 모식적인 평면도.
도 12A 및 도 12B는 제5의 실시 형태에 관한 칩형상 반도체 소자의 구조를 설명하기 위한 모식적인 평면도로서, 도 12A는 전극의 배치 관계를 도시하고, 도 12B는 돌기물의 배치 관계를 도시하는 도면.
도 13은 제5의 실시 형태에 관한 칩형상 반도체 소자의 구조를 설명하기 위한 모식적인 평면도로서, 전극과 돌기물의 배치 관계를 도시하는 도면.
도 14A 및 도 14B는 제6의 실시 형태에 관한 칩형상 반도체 소자의 구조를 설명하기 위한 모식적인 평면도로서, 도 14A는 전극의 배치 관계를 도시하고, 도 14B는 돌기물의 배치 관계를 도시하는 도면.
도 15는 제6의 실시 형태에 관한 칩형상 반도체 소자의 구조를 설명하기 위한 모식적인 평면도로서, 전극과 돌기물의 배치 관계를 도시하는 도면.
도 16A 및 도 16B는 제7의 실시 형태에 관한 칩형상 반도체 소자의 구조를 설명하기 위한 모식적인 평면도로서, 도 16A는 전극의 배치 관계를 도시하고, 도 16B는 돌기물의 배치 관계를 도시하는 도면.
도 17은 제7의 실시 형태에 관한 칩형상 반도체 소자의 구조를 설명하기 위한 모식적인 평면도로서, 전극과 돌기물의 배치 관계를 도시하는 도면.
도 18A 및 도 18B는 제8의 실시 형태에 관한 칩형상 반도체 소자의 구조를 설명하기 위한 모식적인 평면도로서, 도 18A는 전극의 배치 관계를 도시하고, 도 18B는 돌기물의 배치 관계를 도시하는 도면.
도 19는 제8의 실시 형태에 관한 칩형상 반도체 소자의 구조를 설명하기 위한 모식적인 평면도로서, 전극과 돌기물의 배치 관계를 도시하는 도면.
도 20은 한 쌍의 칩형상 반도체 소자를 제공하는 제9의 실시 형태에 관한 반도체 장치의 구조를 설명하기 위한 모식적인 평면도.
도 21A 및 도 21B는 제9의 실시 형태에 관한 한 쌍의 칩형상 반도체 소자 중의 일방의 구조를 설명하기 위한 모식적인 평면도로서, 도 21A는 전극의 배치 관계를 도시하고, 도 21B는 돌기물의 배치 관계를 도시하는 도면.
도 22A 및 도 22B는 제9의 실시 형태에 관한 한 쌍의 칩형상 반도체 소자 중의 타방의 구조를 설명하기 위한 모식적인 평면도로서, 도 22A는 전극의 배치 관계를 도시하고, 도 22B는 돌기물의 배치 관계를 도시하는 도면.
도 23A 및 도 23B는 제10의 실시 형태에 관한 반도체 장치의 제조 공정을 설명하기 위한, 모식적인 일부 단면도.
도 24는 제11의 실시 형태에 관한 칩형상 반도체 소자의 돌기부의 구조를 설명하기 위한 모식도.
도 25A 및 도 25B는 제11의 실시 형태에 관한 칩형상 반도체 소자의 돌기부의 기능을 설명하기 위한 모식도.
도 26은 제12의 실시 형태에 관한 도면으로, 본 개시의 반도체 장치가 사용되는 전자 기기의 모식적인 사시도.
도 27은 도 26에 도시하는 전자 기기의 회로 구성을 도시하는 모식적인 블록도.
도 28A 및 도 28B는 반도체 장치의 제조 공정을 설명하기 위한 공정도.
이하, 도면을 참조하여, 실시 형태에 의거하여 본 개시를 설명한다. 본 개시는 실시 형태로 한정되는 것이 아니고, 실시 형태에서의 여러가지의 수치나 재료는 예시이다. 이하의 설명에서 동일 요소 또는 동일 기능을 갖는 요소에는 동일 부호를 이용하는 것으로 하고, 중복되는 설명은 생략한다. 또한, 설명은 이하의 순서로 행한다.
1. 본 개시에 관한, 반도체 장치, 칩형상 반도체 소자, 반도체 장치를 구비한 전자 기기 및 반도체 장치의 제조 방법 전반에 관한 설명
2. 제1의 실시 형태
3. 제2의 실시 형태
4. 제3의 실시 형태
5. 제4의 실시 형태
6. 제5의 실시 형태
7. 제6의 실시 형태
8. 제7의 실시 형태
9. 제8의 실시 형태
10. 제9의 실시 형태
11. 제10의 실시 형태
12. 제11의 실시 형태
13. 제12의 실시 형태
14. 기타
[본 개시에 관한, 반도체 장치, 칩형상 반도체 소자, 반도체 장치를 구비한 전자 기기 및 반도체 장치의 제조 방법 전반에 관한 설명]
본 개시에 관한 반도체 장치, 본 개시에 관한 전자 기기에 사용되는 반도체 장치 및 본 개시에 관한 반도체 장치의 제조 방법에 의해 제조되는 반도체 장치(이하, 이들을 단지, 본 개시의 반도체 장치라고 부르는 경우가 있다)에서 칩형상 반도체 소자는, 칩형상 반도체 소자가 플립 칩 실장된 상태에서 선단이 배선 기판에 달하지 않도록 형성되어 있는 돌기물을 갖는 구성으로 할 수 있다.
상술한 바람직한 구성을 포함하는 본 개시의 반도체 장치에서 칩형상 반도체 소자는, 배선 기판에 마련된 솔더 범프와 칩형상 반도체 소자에 마련된 솔더 범프가 리플로우 처리에 의해 융합함에 의해 배선 기판에 대해 위치결정이 된 상태에서 실장되는 구성으로 할 수 있다.
상술한 각종의 바람직한 구성을 포함하는 본 개시의 반도체 장치에서 언더필재는 배선 기판상에 선택적으로 도포되어도 좋고, 일괄 도포되어도 좋다. 생산성의 향상이라는 관점에서는, 배선 기판상에 일괄 도포되는 구성으로 하는 것이 바람직하다.
상술한 각종의 바람직한 구성을 포함하는 본 개시의 반도체 장치에서는, 언더필재는 플럭스 기능을 갖는 것이 바람직하다. 이 구성에 의하면, 언더필재와 접하는 금속 표면의 산화물이 제거되기 때문에, 리플로우 처리에 의한 솔더 범프의 융합을 양호하게 행할 수 있다.
상술한 바와 같이, 본 개시에 관한 칩형상 반도체 소자는, 언더필재가 도포되어 있는 배선 기판상에 플립 칩 실장되는 칩형상 반도체 소자이다. 배선 기판과 대향하는 측의 칩형상 반도체 소자의 면에는, 복수의 솔더 범프와, 절연성 재료로 이루어지는 복수의 돌기물이 마련되어 있다. 그리고, 칩형상 반도체 소자가 플립 칩 실장된 상태에서 선단이 배선 기판에 달하지 않도록 형성되어 있는 돌기물을 갖는 구성으로 할 수 있다.
본 개시에 관한 칩형상 반도체 소자 및 본 개시의 반도체 칩에 사용되는 칩형상 반도체 소자(이하, 이들을 단지, 본 개시의 칩형상 반도체 소자라고 부르는 경우가 있다)는, 칩형상 반도체 소자에 마련되어 있는 솔더 범프보다도 높게 형성되어 있는 돌기물을 갖는 구성이라도 좋고, 솔더 범프와 같은 높이로 형성되어 있는 돌기물을 갖는 구성이라도 좋고, 솔더 범프보다도 낮게 형성되어 있는 돌기물을 갖는 구성이라도 좋다.
상술한 각종의 바람직한 구성을 포함하는 본 개시의 칩형상 반도체 소자에서는, 칩형상 반도체 소자의 면에서의 돌기물이 배치되는 영역에는, 일정한 밀도로 돌기물이 마련되어 있는 구성으로 할 수 있다.
또는 또한, 칩형상 반도체 소자의 면에서의 돌기물이 배치되는 영역에는, 영역 내의 위치에 응한 다른 밀도로 돌기물이 마련되어 있는 구성으로 할 수 있다.
이 경우에 있어서, 인접하는 돌기물 사이의 간극이 돌기물이 배치되는 영역을 가로지르도록 마련되어 있는 구성으로 할 수 있다. 또는 또한, 칩형상 반도체 소자의 면의 중앙 영역에서의 돌기물의 밀도는, 중앙 영역을 둘러싸는 주변 영역에서의 돌기물의 밀도보다도 높은 구성으로 할 수 있다.
상술한 각종의 바람직한 구성을 포함하는 본 개시의 칩형상 반도체 소자에서는, 칩형상 반도체 소자의 면에는, 동일 형상의 돌기물이 마련되어 있는 구성으로 할 수 있다.
또는 또한, 칩형상 반도체 소자의 면에는, 형상이 다른 복수종의 돌기물이 마련되어 있는 구성으로 할 수 있다. 이 경우에 있어서, 높이가 다른 복수종의 돌기물이 마련되어 있는 구성으로 할 수 있다.
상술한 각종의 바람직한 구성을 포함하는 본 개시의 칩형상 반도체 소자에서 돌기물은 칩형상 반도체 소자의 면부터 떨어질수록 형상이 작아지도록 형성되어 있는 구성으로 할 수 있다. 예를 들면, 돌기물은 칩형상 반도체 소자의 면측을 저면으로 하고, 칩형상 반도체 소자의 면부터 떨어질수록 단면 형상이 작아지는 절두추(truncated cone shape)라는 형상으로 할 수 있다. 상술한 각종의 바람직한 구성을 포함하는 본 개시의 칩형상 반도체 소자에서는, 돌기물은 대칭 형상이라도 좋고, 비대칭 형상이라도 좋다.
상술한 각종의 바람직한 구성을 포함하는, 본 개시에 관한, 반도체 장치, 칩형상 반도체 소자, 반도체 장치를 구비한 전자 기기 및 반도체 장치의 제조 방법(이하, 이들을 단지, 본 개시라고 부르는 경우가 있다)에 사용되는 배선 기판의 형상이나 구성은 본 개시의 실시에 지장이 없는 한, 특히 한정하는 것은 아니다. 예를 들면, 하나의 배선 기판상에 하나의 칩형상 반도체 소자를 실장한다는 구성이라도 좋고, 하나의 배선 기판에 복수의 칩형상 반도체 소자를 실장한다는 구성이라도 좋다. 또한, 칩형상 반도체 소자와 표면 실장 부품을 배치한 구성이라도 좋다.
본 개시의 칩형상 반도체 소자에 마련되는 돌기물은 예를 들면, PI계, 페놀계, PBO계, BCB계, 아크릴계 등의 감광성 수지를 사용하여, 노광 등에 의한 포토 리소그래피 기술을 이용하여 형성할 수 있다. 또는 또한, 폴리아미드계, ABS계 등의 수지를 사용하여, 3D 프린터 기술을 이용하여 형성할 수 있다. 나아가서는 또한, 유리계의 재료를 사용하여 에칭 기술에 의해 형성할 수 있다.
배선 기판상에 언더필재를 도포하는 방법은 본 개시의 실시에 지장이 없는 한, 특히 한정하는 것은 아니다. 예를 들면, 스핀 코트법, 스프레이 코트법, 인쇄법 등의 각종 인쇄법으로 도포할 수 있다.
본 개시에 사용되는 언더필재를 구성하는 재료는, 본 개시의 실시에 지장이 없는 한, 특히 한정하는 것은 아니다. 구체적으로는, 리플로우 처리할 때에 셀프 얼라인먼트가 저해되지 않을 정도로 점도가 저하됨과 함께, 리플로우 처리 후에 경화 처리를 행할 수가 있는 재료라면 좋다. 언더필재를 구성하는 재료로서, 예를 들면, 에폭시계의 재료를 예시할 수 있다. 예를 들면, 열경화성의 언더필재는 장시간의 가열에 의해 경화제가 반응함으로써 경화한다. 리플로우할 때의 가열시간은 짧고, 경화 반응은 적고, 온도 상승에 의해 점도는 저하된다.
본 명세서에서의 각종의 조건은 엄밀하게 성립하는 경우 외에, 실질적으로 성립하는 경우에도 충족된다. 설계상 또는 제조상 생기는 여러가지의 편차의 존재는 허용된다. 또한, 이하의 설명에서 이용하는 각 도면은 모식적인 것이고, 실제의 치수나 그 비율을 나타내는 것이 아니다.
[제1의 실시 형태]
제1의 실시 형태는, 본 개시의 제1의 양태에 관한, 반도체 장치, 칩형상 반도체 소자 및 반도체 장치의 제조 방법에 관한 것이다.
도 1은 본 개시의 제1의 양태에 관한 반도체 장치를 설명하기 위한 모식적인 분해 사시도이다.
또한, 도시 및 설명의 사정상, 도 1에서는, 칩형상 반도체 소자(10)나 배선 기판(20) 등에 마련된 전극이나 돌기물 등을 과장하여 도시하였다. 또한, 설명의 사정상, 하나의 배선 기판에는 하나의 칩형상 반도체 소자가 실장된다고 하여 설명하지만, 본 개시는 이것으로 한하는 것이 아니다.
반도체 장치(1)는, 배선 기판(20)과, 배선 기판(20)상에 플립 칩 실장되는 칩형상 반도체 소자(10)를 구비하고 있다. 배선 기판(20)과 대향하는 측의 칩형상 반도체 소자(10)의 면에는, 복수의 솔더 범프와, 절연성 재료로 이루어지는 복수의 돌기물이 마련되어 있다.
칩형상 반도체 소자(10)는, 온도 상승에 수반하여 점도가 저하되는 특성을 갖는 언더필재(22)가 배선 기판(20)상에 도포된 상태에서 언더필재(22)를 통하여 배선 기판(20)과 대향하도록 배치된 후에 리플로우 처리가 시행됨에 의해 배선 기판(20)상에 플립 칩 실장되어 있다.
칩형상 반도체 소자(10)는, 칩형상 반도체 소자(10)가 플립 칩 실장된 상태에서 선단이 배선 기판(20)에 달하지 않도록 형성되어 있는 돌기물(突起物)을 갖는다. 그리고, 칩형상 반도체 소자(10)는, 배선 기판(20)에 마련된 솔더 범프와 칩형상 반도체 소자(10)에 마련된 솔더 범프가 리플로우 처리에 의해 융합함에 의해 배선 기판(20)에 대해 위치결정이 된 상태에서 실장된다.
반도체 장치(1)의 기본적인 제조 공정에 관해 설명한다.
도 2는, 본 개시의 제1의 양태에 관한 반도체 장치의 기본적인 제조 공정을 설명하기 위한 공정도이다.
도 2에 도시하는 바와 같이, 언더필재(22)는, 배선 기판(20)상에 일괄하여 도포된다(예를 들면, 후술하는 도 5 참조). 칩형상 반도체 소자(10)는, 언더필재(22)를 통하여 배선 기판(20)과 대향하도록 배치된다. 또한, 이때, 칩형상 반도체 소자(10)는 셀프 얼라인먼트가 잘 듣는 정도의 정밀도로 배치되어 있으면 족하다. 즉, 배선 기판(20)의 전극과 칩형상 반도체 소자(10)의 전극이 정확하게 대향하도록 고정밀도로 위치 결정되어 있는 것을 필요로 하지 않는다. 뒤이어, 일괄의 리플로우 처리가 행하여진다. 후술하는 도 6 및 도 7을 참조하여 후에 상세히 설명하지만, 리플로우 처리할 때에 솔더 접합에 의한 셀프 얼라인먼트가 생기고, 칩형상 반도체 소자(10)는 배선 기판(20)에 대해 위치맞춤이 된 상태에서 실장된다. 그 후, 언더필재(22)에 경화 처리가 행하여져서 반도체 장치(1)가 완성된다.
상술한 바와 같이, 배선 기판(20)과 대향하는 측의 칩형상 반도체 소자(10)의 면에는, 복수의 솔더 범프와, 절연성 재료로 이루어지는 복수의 돌기물이 마련되어 있다. 플립 칩 실장 전의 칩형상 반도체 소자(10)에 관해 상세히 설명한다.
도 3A 및 도 3B는, 칩형상 반도체 소자(10)의 전극과 돌기물의 배치를 설명하기 위한 모식적인 사시도이다. 도 3A는 돌기물 형성 전의 상태를 도시하고, 도 3B는 돌기물 형성 후의 상태를 도시한다.
도면에 도시하는 예에서는, 사각형상의 칩형상 반도체 소자(10)의 각 변에 따라, 소정의 간격으로 솔더 범프(11)가 마련되어 있다(도 3A 참조). 이 상태의 칩형상 반도체 소자(10)에 대해 예를 들면 포토 리소그래피 기술을 이용하여, 솔더 범프(11)로 둘러싸여진 영역의 내측에, 절연성 재료로 이루어지는 복수의 돌기물(12)을 형성한다(도 3B 참조).
도면에 도시하는 예에서는, 돌기물(12)은 칩형상 반도체 소자(10)의 면부터 떨어질수록 형상이 작아지도록 형성되어 있고, 대칭 형상이다. 돌기물(12)은 배선 기판(20)에 선도포된 언더필재(22)를 모세관 현상에 의해 칩형상 반도체 소자측으로 빨아올려서 충전시키는 기능을 갖는다. 돌기물(12)은 솔더 범프(11)보다도 높게 형성되어 있다.
뒤이어, 플립 칩 실장 전의 배선 기판(20)에 관해 설명한다.
도 4는, 배선 기판의 전극 배치를 설명하기 위한 모식적인 사시도이다. 도 5는, 배선 기판의 전극과 선도포 언더필재층의 배치를 설명하기 위한 모식적인 사시도이다.
배선 기판(20)에서 칩형상 반도체 소자(10)와 대향하는 부분을 부호 20A로 나타낸다. 또한, 이하의 설명에서 부호 20A로 나타내는 부분을 단지 대향부(20A)라고 부르는 경우가 있다. 대향부(20A)는 개략 사각형이고, 각 변에 따라, 칩형상 반도체 소자(10)와 대응하도록 솔더 범프(21)가 형성되어 있다(도 4 참조). 이 상태의 배선 기판(20)에 대해 언더필재(22)가 일괄 도포된다(도 5 참조).
이상, 반도체 장치(1)의 개요에 관해 설명하였다. 계속해서, 도면을 참조하여, 반도체 장치(1)의 제조 방법에 관해 상세히 설명한다.
본 개시의 반도체 장치의 제조 방법은
배선 기판(20)과 대향하는 측의 면에 복수의 솔더 범프(11)와 절연성 재료로 이루어지는 복수의 돌기물(12)이 마련되어 있는 칩형상 반도체 소자(10)를, 온도 상승에 수반하여 점도가 저하되는 특성을 갖는 언더필재(22)가 배선 기판(20)상에 도포된 상태에서 언더필재(22)를 통하여 배선 기판(20)과 대향하도록 배치한 후, 리플로우 처리를 시행함에 의해 배선 기판(20)상에 플립 칩 실장하는 공정을 포함한다.
도 6A 내지 도 6E는, 반도체 장치의 제조 공정을 설명하기 위한, 모식적인 일부 단면도이다. 도 7A 내지 도 7C는, 도 6E에 계속해서, 반도체 장치의 제조 공정을 설명하기 위한, 모식적인 일부 단면도이다. 도시의 사정상, 이들의 도면에서 배선 기판은 대향부(20A)의 부분만 도시하였다. 또한, 각 구성 요소의 형상 등은 간략화하여 도시하였다.
[공정-100](도 6A 및 도 6B, 참조)
칩형상 반도체 소자(10)를 준비하고, 그 위에, 전극이 되는 솔더 범프(11)를 형성한다(도 6A 참조). 뒤이어, 예를 들면 포토 리소그래피 기술을 이용하여, 솔더 범프(11)로 둘러싸여진 영역의 내측에, 절연성 재료로 이루어지는 복수의 돌기물(12)을 형성한다(도 6B 참조).
[공정-110](도 6C 및 도 6D, 참조)
배선 기판(20)을 준비하고, 대향부(20A)상에, 전극이 되는 솔더 범프(21)를 형성한다(도 6C 참조). 뒤이어, 대향부(20A)상을 포함하는 전면에, 언더필재(22)를 일괄하여 도포한다(도 6D 참조).
상술한 바와 같이, 언더필재(22)는 배선 기판(20)상에 일괄 도포된다. 대향부(20A)에 대해 선택적으로 도포한다는 것을 필요로 하지 않는다. 또한, 도포에는 플럭스 기능을 갖는 언더필재(22)가 사용된다.
[공정-120](도 6E 참조)
그 후, 칩형상 반도체 소자(10)를, 언더필재(22)를 통하여 배선 기판(20)과 대향하도록 배치한다.
[공정-130](도 7A 및 도 7B, 참조)
뒤이어, 리플로우 처리를 행한다.
온도 상승에 수반하여 언더필재(22)의 점도가 저하되면, 칩형상 반도체 소자(10)의 돌기물(12)은 모세관 현상에 의해 언더필재(22)를 빨아올린다(도 7A 참조). 유동 상태의 언더필재를 부호 22A로 나타낸다.
계속해서, 칩형상 반도체 소자(10)와 배선 기판(20)의 솔더 범프(11, 21)가 융합하여 서로 맞당긴다(도 7B 참조). 이에 의해 셀프 얼라인먼트가 생기고, 칩형상 반도체 소자(10)는 배선 기판(20)에 대해 위치맞춤이 된 상태가 된다. 따라서, [공정-120]에어서 칩형상 반도체 소자(10)의 배치에 다소의 어긋남이 남아 있어도, 위치맞춤에 지장은 생기지 않는다.
또한, 솔더 범프(11, 21)의 융합에 의해 칩형상 반도체 소자(10)는 더욱 가라앉기 때문에, 칩형상 반도체 소자(10)와 배선 기판(20) 사이의 언더필재(22A)의 충전이 촉진된다. 칩형상 반도체 소자(10)의 돌기물 사이의 간극은 언더필재(22A)의 충전 과정에서 기체의 유로가 된다. 따라서, 칩 실장시에 있어서의 언더필재(22)의 보이드를 저감할 수 있다. 리플로우 처리할 때의 언더필재(22A)의 빨아올리는 양이나 도달 높이는 돌기물(12)의 디자인에 의해 제어할 수 있다.
언더필재(22A)의 충전 과정에서 돌기물(12)의 선단이 배선 기판(20)에 달하여 있으면, 솔더 범프(11, 21)가 융합함에 의한 셀프 얼라인먼트 효과가 저해된다. 따라서, 돌기물(12)은 칩형상 반도체 소자(10)가 플립 칩 실장된 상태에서 선단이 배선 기판(20)에 달하지 않도록 형성되어 있다. 또한, 경우에 따라서는, 셀프 얼라인먼트 효과를 저해하지 않는 범위에서 선단이 배선 기판(20)에 달하는 갭 간격 설정 용도 등의 돌기물을 또한 포함하고 있어도 좋다.
[공정-140](도 7C, 참조)
뒤이어, 언더필재(22A)의 경화 처리를 행한다. 경화 처리는, 언더필재의 종류에 응하여, 적절히 알맞은 방법을 선택하면 좋다. 경화 후의 언더필재를 부호 22B로 나타낸다. 이에 의해 배선 기판(20)에 칩형상 반도체 소자(10)가 실장되어 이루어지는 반도체 장치(1)를 얻을 수 있다.
본 개시의 제조 방법은 언더필재를 선도포하는 방법이고, 캐필러리 언더필 방식보다도 봉지에 필요로 한 택트 타임은 짧다. 또한, 본 개시의 제조 방법에서는, 칩 실장할 때에 칩 개별로의 가압 가열이라는 것을 필요로 하지 않는다. 그리고, 솔더 접합에 의한 셀프 얼라인먼트가 발휘되기 때문에, 칩형상 반도체 소자를 배치할 때의 위치 결정의 정밀도는 완화된다. 따라서, 본 개시의 제조 방법에 의하면, 공정을 간소화할 수 있고, 택트 타임이나 리드 타임을 대폭적으로 단축할 수 있다.
또한, 이상의 설명에서는, 돌기물(12)은 솔더 범프(11)보다도 높게 형성되어 있다고 하였지만, 이것으로 한하는 것이 아니다. 예를 들면, 돌기물(12)은 솔더 범프(11)와 같은 높이, 또는, 돌기물(12)은 솔더 범프(11)보다도 낮다는 구성이라도 좋다. 돌기물(12)을 솔더 범프(11)보다 낮게 한 경우의 공정도를 도 8에 도시한다.
도 8A는 도 6E에 대응하는 도면이다. 돌기물(12)이 솔더 범프(11)보다 낮기 때문에, 돌기물(12)보다도 솔더 범프(11)가 먼저 언더필재(22)에 접촉한다.
도 8B는 도 7A에 대응하는 도면이고, 도 8C는 도 7B에 대응하는 도면이다. 리플로우 처리에 의해 언더필재(22)의 점도가 저하되면, 우선, 솔더 범프(11)를 통하여 수지가 빨아올려지고(도 8B 참조), 뒤이어, 돌기부(12)에 의해서도 수지가 빨아올려진다(도 8C 참조).
도 8D는 도 7C에 대응하는 도면이다. 리플로우 처리 후에 경화 처리를 행함으로써, 배선 기판(20)에 칩형상 반도체 소자(10)가 실장되어 이루어지는 반도체 장치(1)를 얻을 수 있다.
[제2의 실시 형태]
제2의 실시 형태는, 본 개시의 제1의 양태에 관한 칩형상 반도체 소자에 관한 것이다.
도 9는, 제2의 실시 형태에 관한 칩형상 반도체 소자의 구조를 설명하기 위한, 모식적인 평면도이다.
제2의 실시 형태에 관한 칩형상 반도체 소자(10)는, 솔더 범프(11)가 칩형상 반도체 소자(10)의 외주부의 각 변에 따라 연속해서 배치되어 있다. 그리고, 칩형상 반도체 소자(10)의 면에서의 돌기물이 배치되는 영역(보다 구체적으로는, 솔더 범프에 의해 둘러싸여진 영역)에는, 일정한 밀도로 돌기물(12)이 마련되어 있다.
이 구성에서는, 칩형상 반도체 소자(10)의 면에는, 동일 형상의 돌기물(12)이, 일양하게 동일 피치로 배치되어 있다. 돌기물(12)은 예를 들면, 감광성의 절연 수지 재료를 도포한 후, 필요한 패턴이 그려진 포토 마스크를 이용하여 노광하고, 그 후, 현상 처리를 행한다는 포토 리소그래피 기술을 이용하여 형성할 수 있다.
[제3의 실시 형태]
제3의 실시 형태도, 본 개시의 제1의 양태에 관한 칩형상 반도체 소자에 관한 것이다. 제2의 실시 형태에서는, 돌기물이 배치되는 영역에는, 일정한 밀도로 돌기물이 마련되다 있다. 이에 대해 제3의 실시 형태에서는 영역 내의 위치에 응한 다른 밀도로 돌기물이 마련되어 있다.
도 10은 제3의 실시 형태에 관한 칩형상 반도체 소자의 구조를 설명하기 위한, 모식적인 평면도이다.
제3의 실시 형태에서도, 솔더 범프(11)는 칩형상 반도체 소자(10)의 외주부의 각 변에 따라 연속해서 배치되고, 칩형상 반도체 소자(10)의 면에서의 돌기물이 배치되는 영역에 돌기물(12)이 마련되어 있다.
단, 제3의 실시 형태에서는, 솔더 범프(11)에 의해 둘러싸여진 영역은 복수의 블록으로 분할되어 있다. 그리고, 블록과 블록 사이에는 간극(13)이 마련되어 있다. 각 블록 내에는, 동일 형상의 돌기물(12)이, 일양하게 동일 피치로 배치되어 있다. 간극(13)은 블록 내에서의 돌기물 사이의 간격보다도 넓게 설정되어 있다. 이 구조에서는, 인접하는 돌기물 사이의 간극(13)이 돌기물이 배치되는 영역을 가로지르도록 배치되어 있다. 이들의 간극(13)은 칩형상 반도체 소자(10)의 실장시에 있어서의 기체의 유로가 되기 때문에, 칩형상 반도체 소자(10)의 실장시에 있어서의 언더필재의 보이드를 효율적으로 저감할 수 있다.
[제4의 실시 형태]
제4의 실시 형태는, 제3의 실시 형태의 변형례이다. 제3의 실시 형태에서는, 각 블록 내에는, 동일 형상의 돌기물이, 일양하게 동일 피치로 배치되어 있다. 이에 대해 제4의 실시 형태에서는, 형상이 다른 복수종의 돌기물이 마련되어 있는 점이 주로 상위하다.
도 11은 제4의 실시 형태에 관한 칩형상 반도체 소자의 구조를 설명하기 위한, 모식적인 평면도이다.
제4의 실시 형태에서도, 솔더 범프(11)는 칩형상 반도체 소자(10)의 외주부의 각 변에 따라 연속해서 배치되고, 칩형상 반도체 소자(10)의 면에서의 돌기물이 배치되는 영역에 돌기물이 마련되어 있다. 그리고, 솔더 범프(11)에 의해 둘러싸여진 영역은 복수의 블록으로 분할되어 있다. 그리고, 블록과 블록 사이에는 간극(13)이 마련되어 있다.
칩형상 반도체 소자(10)의 주변 부근의 블록에는, 예를 들면 도 10에 도시하는 돌기물(12)과 같은 돌기물(12A)이 배치되어 있다.한편, 칩형상 반도체 소자(10)의 중앙 부근의 블록에는, 보다 대경의 돌기물(12B)이 배치되어 있다. 돌기물(12B)도, 칩형상 반도체 소자(10)의 면부터 떨어질수록 형상이 작아지도록 형성되어 있고, 대칭 형상이다. 또한, 돌기물(12A)과 돌기물(12B)의 높이는 동일하여도 좋고 달라도 좋다.
제3의 실시 형태와 마찬가지로, 간극(13)은 블록 내에서의 돌기물 사이의 간격보다도 넓게 설정되어 있다. 제3의 실시 형태와 마찬가지로, 이들의 간극(13)은 칩형상 반도체 소자의 실장시에 있어서의 기체의 유로가 되기 때문에, 칩형상 반도체 소자의 실장시에 있어서의 언더필재의 보이드를 효율적으로 저감할 수 있다.
[제5의 실시 형태]
제5의 실시 형태도, 본 개시의 제1의 양태에 관한 칩형상 반도체 소자에 관한 것이다.
도 12A 및 도 12B는, 제5의 실시 형태에 관한 칩형상 반도체 소자의 구조를 설명하기 위한 모식적인 평면도로서, 도 12A는 전극의 배치 관계를 도시하고, 도 12B는 돌기물의 배치 관계를 도시한다. 도 13은 제5의 실시 형태에 관한 칩형상 반도체 소자의 구조를 설명하기 위한 모식적인 평면도로서, 전극과 돌기물의 배치 관계를 도시한다.
제2의 실시 형태 내지 제4의 실시 형태에서는, 솔더 범프가 칩형상 반도체 소자의 외주부의 각 변에 따라 연속해서 배치되어 있다. 이에 대해 제5의 실시 형태에서는, 솔더 범프(11)가 칩형상 반도체 소자(10)의 면에 매트릭스형상으로 배치되어 있다. 그리고, 칩형상 반도체 소자(10)의 면에서의 돌기물이 배치되는 영역(보다 구체적으로는, 솔더 범프가 배치되지 않은 영역)에는, 솔더 범프의 사이를 메우도록 돌기물이 배치되어 있다.
칩형상 반도체 소자(10)의 면에서의 돌기물이 배치되는 영역에는, 영역 내의 위치에 응한 다른 밀도로 돌기물이 마련되어 있다. 그리고, 칩형상 반도체 소자(10)의 면에는, 형상이 다른 복수종의 돌기물이 마련되어 있고, 칩형상 반도체 소자(10)의 면의 중앙 영역에서의 돌기물의 밀도는, 중앙 영역을 둘러싸는 주변 영역에서의 돌기물의 밀도보다도 높다.
도면에 도시하는 예에서는, 칩형상 반도체 소자(10)의 면은 4개의 블록으로 분할되어 있다. 그리고, 기본적으로는, 칩형상 반도체 소자(10)의 중심부에 가까운 영역은 사이즈가 큰 돌기물(12B)을 밀도 높게 배치하고, 칩형상 반도체 소자(10)의 중심부로부터 떨어지면 사이즈가 작은 돌기물(12A)을 배치하며 또한 밀도를 낮게 한다는 구성이다.
[제6의 실시 형태]
제6의 실시 형태는, 제5의 실시 형태의 변형례이다. 제5의 실시 형태에서는, 솔더 범프가 칩형상 반도체 소자의 면에 매트릭스형상으로 배치되어 있다. 이에 대해 제6의 실시 형태에서는, 일부에 솔더 범프가 배치되지 않고, 대신에 돌기물이 형성되어 있다는 점이 상위하다.
도 14A 및 도 14B는, 제6의 실시 형태에 관한 칩형상 반도체 소자의 구조를 설명하기 위한 모식적인 평면도로서, 도 14A는 전극의 배치 관계를 도시하고, 도 14B는 돌기물의 배치 관계를 도시한다. 도 15는, 제6의 실시 형태에 관한 칩형상 반도체 소자의 구조를 설명하기 위한 모식적인 평면도로서, 전극과 돌기물의 배치 관계를 도시한다.
제6의 실시 형태에서는, 부호 13로 나타내는 영역에는, 솔더 범프(11)가 배치되어 있지 않다. 이 영역(13)을 메우도록, 돌기물(12A, 12B)이 배치되어 있다는 구성이다.
[제7의 실시 형태]
제7의 실시 형태는, 제6의 실시 형태의 변형례이다.
도 16A 및 도 16B는, 제7의 실시 형태에 관한 칩형상 반도체 소자의 구조를 설명하기 위한 모식적인 평면도로서, 도 16A는 전극의 배치 관계를 도시하고, 도 16B는 돌기물의 배치 관계를 도시한다. 도 17은 제7의 실시 형태에 관한 칩형상 반도체 소자의 구조를 설명하기 위한 모식적인 평면도로서, 전극과 돌기물의 배치 관계를 도시한다.
제7의 실시 형태에어서, 솔더 범프(11)가 배치되지 않은 영역(13)에는, 평면 형상을 모방하도록 형성된 돌기물(12C)이 형성되어 있다.
[제8의 실시 형태]
제8의 실시 형태도, 본 개시의 제1의 양태에 관한 칩형상 반도체 소자에 관한 것이다.
도 18A 및 도 18B는, 제8의 실시 형태에 관한 칩형상 반도체 소자의 구조를 설명하기 위한 모식적인 평면도로서, 도 18A는 전극의 배치 관계를 도시하고, 도 18B는 돌기물의 배치 관계를 도시한다. 도 19는, 제8의 실시 형태에 관한 칩형상 반도체 소자의 구조를 설명하기 위한 모식적인 평면도로서, 전극과 돌기물의 배치 관계를 도시한다.
제1의 실시 형태에어서, 돌기물이 솔더 범프보다 낮은 경우의 공정을 도 8A 내지 도 8D를 참조하여 설명하였다. 이 경우, 돌기물보다도 솔더 범프가 먼저 언더필재에 접촉하기 때문에, 칩의 밖으로 통과하는 통로를 확보하도록 솔더 범프 등을 배치하는 것이 바람직하다.
제8의 실시 형태에 관한 칩형상 반도체 소자(10)에 있어서, 솔더 범프(11)는, 칩형상 반도체 소자(10)의 외주부의 각 변에 따라 배치되어 있다. 그렇지만, 칩형상 반도체 소자(10)의 4모퉁이와 좌우의 변 각각의 중앙부에서 칩의 밖으로 통과하는 통로를 확보하도록, 이들의 부분에서는 간격을 띄우고 솔더 범프(11)가 배치되어 있다.
그리고, 칩형상 반도체 소자(10)의 면에서의 돌기물이 배치되는 영역(보다 구체적으로는, 솔더 범프에 의해 둘러싸여진 영역)에는, 칩의 밖으로 통과하는 유로를 확보하도록 돌기물(12C, 12D, 12E)이 배치되어 있다.
이 구성에 의하면, 리플로우시에 솔더 범프(11)가 먼저 언더필재(22)에 접촉하였다고 하여도, 칩형상 반도체 소자(10)의 중앙으로부터 칩의 밖으로 통과하는 통로가 확보되기 때문에, 보이드를 효율적으로 저감할 수 있다.
[제9의 실시 형태]
제9의 실시 형태는, 본 개시의 제1의 양태에 관한 반도체 장치나 칩형상 반도체 소자에 관한 것이다.
제1의 실시 형태에서는, 반도체 장치는 배선 기판에 하나의 칩형상 반도체 소자가 실장되어 구성된다고 하여 설명하였다. 이에 대해 제9의 실시 형태의 반도체 장치는 이른바 다중 칩 구성이다.
도 20은 한 쌍의 칩형상 반도체 소자를 제공하는 제9의 실시 형태에 관한 반도체 장치의 구조를 설명하기 위한 모식적인 평면도이다.
제9의 실시 형태에 관한 반도체 장치(1A)는, 다중 칩 구성의 반도체 장치로서, 배선 기판에 칩형상 반도체 소자(10A, 10B)가 실장되어 이루어진다. 또한, 도 20에서는, 배선 기판의 기재는 생략되어 있다.
도 21A 및 도 21B는, 제9의 실시 형태에 관한 한 쌍의 칩형상 반도체 소자 중의 일방의 구조를 설명하기 위한 모식적인 평면도로서, 도 21A는 전극의 배치 관계를 도시하고, 도 21B는 돌기물의 배치 관계를 도시한다.
일방의 칩형상 반도체 소자(10A)에서는, 제5의 실시 형태와 마찬가지로, 솔더 범프(11)가 칩형상 반도체 소자(10A)의 면에 매트릭스형상으로 배치되어 있다. 그리고, 칩형상 반도체 소자(10A)의 면에서의 돌기물이 배치되는 영역(보다 구체적으로는, 솔더 범프가 배치되지 않은 영역)에는, 솔더 범프의 사이를 메우도록, 돌기물(12A, 12B)이 배치되어 있다.
도 22A 및 도 22B는, 제9의 실시 형태에 관한 한 쌍의 칩형상 반도체 소자 중의 타방의 구조를 설명하기 위한 모식적인 평면도로서, 도 22A는 전극의 배치 관계를 도시하고, 도 22B는 돌기물의 배치 관계를 도시한다.
타방의 칩형상 반도체 소자(10B)에서는, 제6 실시 형태와 마찬가지로, 일부에 솔더 범프(11)가 배치되지 않고, 대신에 돌기물이 형성되어 있다.
칩형상 반도체 소자(10A, 10B)의 어느 것에서도, 칩형상 반도체 소자의 면은 4개의 블록으로 분할되어 있다. 그리고, 각각의 칩형상 반도체 소자의 중심부에 가까운 영역의 돌기물의 사이즈를 크며 또한 밀도를 높게 하고, 외측을 향함에 따라 작고 또한 밀도를 낮게 하였다는 구성이다. 또한, 칩형상 반도체 소자(10A, 10B)가 대향하는 변측에서는, 다른 변에 비하여 돌기물의 사이즈를 작고 또한 밀도를 낮게 하였다는 구성이다. 돌기물의 밀도를 낮게 함으로써, 칩형상 반도체 소자(10A)와 칩형상 반도체 소자(10B)가 대향하는 면에 관해 언더필재의 과잉한 유입을 막을 수 있고, 칩형상 반도체 소자 사이에서 발생한 장력을 적절히 제어할 수 있다.
[제10의 실시 형태]
제10의 실시 형태는, 본 개시의 제1의 양태에 관한 반도체 장치에 관한 것이다.
제10의 실시 형태에 관한 반도체 장치는, 플립 칩 실장에 의한 결선과 와이어 본딩에 의한 결선을 혼재시킨 반도체 장치이다.
도 23A 및 도 23B는, 제10의 실시 형태에 관한 반도체 장치의 제조 공정을 설명하기 위한, 모식적인 일부 단면도이다.
언더필재의 일괄 도포는, 와이어 본딩을 행하는데 있어서 지장이 된다. 그래서, 배선 기판(20)에는, 플립 칩 실장하는 칩형상 반도체 소자(10C)에 대응하는 부분에 언더필재(22)를 선택적으로 도포한다. 그리고, 그 위에 칩형상 반도체 소자(10D)를 배치한 후, 리플로우 처리, 뒤이어, 경화 처리를 행한다. 도 23A는 리플로우 처리 중의 양상을 도시한다.
뒤이어, 플립 칩 실장되는 칩형상 반도체 소자(10C)상에, 예를 들면 접착층(30)에 의해 와이어 본딩되는 칩형상 반도체 소자(10D)를 탑재한 후, 와이어 본딩(40)에 의해 전극(23)에 배선을 행함에 의해 반도체 장치(1B)를 얻을 수 있다(도 23B 참조).
[제11의 실시 형태]
제11의 실시 형태는, 본 개시의 제1의 양태에 관한 칩형상 반도체 소자에 관한 것이다.
칩형상 반도체 소자에 마련한 돌기물이 대칭 형상인 경우, 연화한 언더필재에 돌기물이 잠길 때에는, 기본적으로는, 돌기물 주변으로 등방적으로 언더필재가 압출된다.
언더필재의 충전성에 관해 불균일이 있는 경우에, 칩형상 반도체 소자의 면에서의 돌기물의 배치 밀도를 조정한다는 대처 외에, 돌기물의 형상을 비대칭으로 한다고 한 대처가 생각된다.
도 24는, 제10의 실시 형태에 관한 칩형상 반도체 소자의 돌기부의 구조를 설명하기 위한 모식도이다.
도면에 도시하는 돌기물(12)은 칩형상 반도체 소자면에 대해 좌측의 사면이 이루는 각(부호 A1로 나타낸다)과 우측의 사면이 이루는 각(부호 A2로 나타낸다)이 다르고, 또한, 돌기물(12)에서의 선단의 면과 칩형상 반도체 소자측의 면에서 중심 위치가 다르다는, 비대칭 형상이다.
도 25A 및 도 25B는, 제11의 실시 형태에 관한 칩형상 반도체 소자의 돌기부의 기능을 설명하기 위한 모식도이다.
도 25A에 도시하는 상태로부터 칩형상 반도체 소자가 더욱 가라앉아 도 25B에 도시하는 상태가 될 때, 유동 상태의 언더필재(22A)는 돌기물(12)의 우측으로 보다 많이 압출된다. 이에 의해 언더필재(22)의 충전의 정도를 조정할 수 있다.
돌기물(12)을 어떠한 비대칭 형상으로 하는지는, 칩형상 반도체 소자의 사양 등에 의거하여, 적절히 알맞은 형상을 선택하면 좋다. 비대칭 형상의 돌출부는, 예를 들면 3D 프린터 기술 등을 이용하여 형성할 수 있다.
[제12의 실시 형태]
본 개시에 관한 제12의 실시 형태는, 상술한 각 실시 형태에 의해 얻어지는 반도체 장치를 탑재한 전자 기기이다. 전자 기기의 개략 구성을 도 26에 도시한다.
전자 기기(1100)는, 예를 들면, 가로로 길다란 편평한 형상으로 형성된 외장케이스(1101)의 내외에 소요되는 각 부분이 배치되어 이루어지고, 예를 들면, 게임기기로서 이용된다.
외장케이스(1101)의 전면에는, 좌우 방향에서의 중앙부에 표시 패널(1102)이 마련되고, 표시 패널(1102)의 좌우에는, 각각, 둘레 방향에 격리하여 배치된 4개의 조작 키(1103)와, 4개의 조작 키(1104)가 마련되어 있다. 또한, 외장케이스(1101)의 전면에서의 하단부에는, 4개의 조작 키(1105)가 마련되어 있다. 조작 키(1103), 조작 키(1104) 및 조작 키(1105)는, 표시 패널(1102)에 표시되는 메뉴 항목의 선택이나 게임의 진행 등에 이용되는 방향 키나 결정 키로서 기능한다.
외장케이스(1101)의 상면에는, 외부 기기를 접속하기 위한 접속단자(1106), 전력 공급용의 공급 단자(1107), 외부 기기와의 적외선 통신을 행하는 수광창(1108) 등이 마련되어 있다.
계속해서, 전자 기기(1100)의 회로 구성에 관해 설명한다.
도 27은 도 26에 도시하는 전자 기기의 회로 구성을 도시하는 모식적인 블록도이다.
전자 기기(1100)는, 메인 CPU(Central Processing Unit)(1110)와 시스템 컨트롤러(1120)를 구비하고 있다. 메인 CPU(1110)와 시스템 컨트롤러(1120)에는, 예를 들면, 도시하지 않은 배터리로부터 다른 계통으로 전력이 공급된다. 전자 기기(1100)는, 또한, 유저에 의해 설정된 각종의 정보를 유지하는 메모리 등으로 이루어지는 설정 정보 유지부(1130)를 갖고 있다. 메인 CPU(1110), 시스템 컨트롤러(1120) 및 설정 정보 유지부(1130)는, 본 개시에 의한 일체의 반도체 장치로서 구성되어 있다.
메인 CPU(1110)는, 각종의 정보의 설정이나 어플리케이션의 선택을 유저에게 행하게 하기 위한 메뉴 화면을 생성하는 메뉴 처리부(111)와, 어플리케이션을 실행하는 어플리케이션 처리부(112)를 갖고 있다. 설정된 정보는, 메인 CPU(1110)에 의해 설정 정보 유지부(1130)에 송출되고, 설정 정보 유지부(1130)에서 유지된다. 시스템 컨트롤러(1120)는 조작 입력 접수부(121), 통신 처리부(122) 및 전력 제어부(123)를 갖고 있다. 조작 입력 접수부(121)에 의해 조작 키(1103), 조작 키(1104) 및 조작 키(1105)의 상태 검출이 행하여지고, 통신 처리부(122)에 의해 외부 기기와의 사이의 통신 처리가 행하여지고, 전력 제어부(123)에 의해 각 부분에 공급되는 전력의 제어가 행하여진다.
[기타]
이상, 본 개시의 실시 형태에 관해 구체적으로 설명하였지만, 본 개시는, 상술한 실시 형태로 한정되는 것이 아니고, 본 개시의 기술적 사상에 의거한 각종의 변형이 가능하다. 예를 들면, 상술한 실시 형태에서 들었던 수치, 구조, 기판, 원료, 프로세스 등은 어디까지나 예에 지나지 않고, 필요에 응하여, 이들과 다른 수치, 구조, 기판, 원료, 프로세스 등을 이용하여도 좋다.
또한, 본 개시의 기술은 이하와 같은 구성도 취할 수 있다.
[A1] 배선 기판과,
배선 기판상에 플립 칩 실장된 칩형상 반도체 소자를 구비하고 있고,
배선 기판과 대향하는 측의 칩형상 반도체 소자의 면에는, 복수의 솔더 범프와, 절연성 재료로 이루어지는 복수의 돌기물이 마련되어 있고,
칩형상 반도체 소자는, 온도 상승에 수반하여 점도가 저하되는 특성을 갖는 언더필재가 배선 기판상에 도포된 상태에서 언더필재를 통하여 배선 기판과 대향하도록 배치된 후에 리플로우 처리가 시행됨에 의해 배선 기판상에 플립 칩 실장되어 있는 반도체 장치.
[A2] 칩형상 반도체 소자는, 칩형상 반도체 소자가 플립 칩 실장된 상태에서 선단이 배선 기판에 달하지 않도록 형성되어 있는 돌기물을 갖는 상기 [A1]에 기재된 반도체 장치.
[A3] 칩형상 반도체 소자는, 배선 기판에 마련된 솔더 범프와 칩형상 반도체 소자에 마련된 솔더 범프가 리플로우 처리에 의해 융합함에 의해 배선 기판에 대해 위치결정이 된 상태에서 실장되는 상기 [A1] 또는 [A2]에 기재된 반도체 장치.
[A4] 언더필재는 배선 기판상에 일괄 도포되는 상기 [A1] 내지 [A3]의 어느 하나에 기재된 반도체 장치.
[A5] 언더필재는 플럭스 기능을 갖는 상기 [A1] 내지 [A4]의 어느 하나에 기재된 반도체 장치.
[A6] 칩형상 반도체 소자의 면에서의 돌기물이 배치되는 영역에는, 일정한 밀도로 돌기물이 마련되어 있는 상기 [A1] 내지 [A5]의 어느 하나에 기재된 반도체 장치.
[A7] 칩형상 반도체 소자의 면에서의 돌기물이 배치되는 영역에는, 영역 내의 위치에 응한 다른 밀도로 돌기물이 마련되어 있는 상기 [A1] 내지 [A5]의 어느 하나에 기재된 반도체 장치.
[A8] 칩형상 반도체 소자의 면의 인접하는 돌기물 사이의 간극이 돌기물이 배치되는 영역을 가로지르도록 마련되어 있는 상기 [A7]에 기재된 반도체 장치.
[A9] 칩형상 반도체 소자의 면의 중앙 영역에서의 돌기물의 밀도는, 중앙 영역을 둘러싸는 주변 영역에서의 돌기물의 밀도보다도 높은 상기 [A7] 또는 [A8]에 기재된 반도체 장치.
[A10] 칩형상 반도체 소자의 면에는, 동일 형상의 돌기물이 마련되어 있는 상기 [A1] 내지 [A9]의 어느 하나에 기재된 반도체 장치.
[A11] 칩형상 반도체 소자의 면에는, 형상이 다른 복수종의 돌기물이 마련되어 있는 상기 [A1] 내지 [A9]의 어느 하나에 기재된 반도체 장치.
[A12] 칩형상 반도체 소자의 면에는, 높이가 다른 복수종의 돌기물이 마련되어 있는 상기 [A11]에 기재된 반도체 장치.
[A13] 칩형상 반도체 소자의 면의 돌기물은 칩형상 반도체 소자의 면부터 떨어질수록 형상이 작아지도록 형성되어 있는 상기 [A1] 내지 [A12]의 어느 하나에 기재된 반도체 장치.
[A14] 칩형상 반도체 소자의 면의 돌기물은 대칭 형상인 상기 [A1] 내지 [A13]의 어느 하나에 기재된 반도체 장치.
[A15] 칩형상 반도체 소자의 면의 돌기물은 비대칭 형상인 상기 [A1] 내지 [A13]의 어느 하나에 기재된 반도체 장치.
[B1] 언더필재가 도포되어 있는 배선 기판상에 플립 칩 실장된 칩형상 반도체 소자로서,
배선 기판과 대향하는 측의 칩형상 반도체 소자의 면에는, 복수의 솔더 범프와, 절연성 재료로 이루어지는 복수의 돌기물이 마련되어 있는 칩형상 반도체 소자.
[B2] 칩형상 반도체 소자는, 칩형상 반도체 소자가 플립 칩 실장된 상태에서 선단이 배선 기판에 달하지 않도록 형성되어 있는 돌기물을 갖는 상기 [B1]에 기재된 칩형상 반도체 소자.
[B3] 칩형상 반도체 소자의 면에서의 돌기물이 배치되는 영역에는, 일정한 밀도로 돌기물이 마련되어 있는 상기 [B1] 또는 [B2]에 기재된 칩형상 반도체 소자.
[B4] 칩형상 반도체 소자의 면에서의 돌기물이 배치되는 영역에는, 영역 내의 위치에 응한 다른 밀도로 돌기물이 마련되어 있는 상기 [B1] 내지 [B3]의 어느 하나에 기재된 칩형상 반도체 소자.
[B5] 인접하는 돌기물 사이의 간극이 돌기물이 배치되는 영역을 가로지르도록 마련되어 있는 상기 [B4]에 기재된 칩형상 반도체 소자.
[B6] 칩형상 반도체 소자의 면의 중앙 영역에서의 돌기물의 밀도는, 중앙 영역을 둘러싸는 주변 영역에서의 돌기물의 밀도보다도 높은 상기 [B4] 또는 [B5]에 기재된 칩형상 반도체 소자.
[B7] 칩형상 반도체 소자의 면에는, 동일 형상의 돌기물이 마련되어 있는 상기 [B1] 내지 [B6]의 어느 하나에 기재된 칩형상 반도체 소자.
[B8] 칩형상 반도체 소자의 면에는, 형상이 다른 복수종의 돌기물이 마련되어 있는 상기 [B1] 내지 [B6]의 어느 하나에 기재된 칩형상 반도체 소자.
[B9] 높이가 다른 복수종의 돌기물이 마련되어 있는 상기 [B8]에 기재된 칩형상 반도체 소자.
[B10] 돌기물은 칩형상 반도체 소자의 면부터 떨어질수록 형상이 작아지도록 형성되어 있는 상기 [B1] 내지 [B9]의 어느 하나에 기재된 칩형상 반도체 소자.
[B11] 돌기물은 대칭 형상인 상기 [B1] 내지 [B10]의 어느 하나에 기재된 칩형상 반도체 소자.
[B12] 돌기물은 비대칭 형상인 상기 [B1] 내지 [B10]의 어느 하나에 기재된 칩형상 반도체 소자.
[C1] 배선 기판과 배선 기판상에 플립 칩 실장된 칩형상 반도체 소자로 이루어지는 반도체 장치를 구비한 전자 기기로서,
배선 기판과 대향하는 측의 칩형상 반도체 소자의 면에는, 복수의 솔더 범프와, 절연성 재료로 이루어지는 복수의 돌기물이 마련되어 있고,
칩형상 반도체 소자는, 온도 상승에 수반하여 점도가 저하되는 특성을 갖는 언더필재가 배선 기판상에 도포된 상태에서 언더필재를 통하여 배선 기판과 대향하도록 배치된 후에 리플로우 처리가 시행됨에 의해 배선 기판상에 플립 칩 실장되어 있는 전자 기기.
[C2] 칩형상 반도체 소자는, 칩형상 반도체 소자가 플립 칩 실장된 상태에서 선단이 배선 기판에 달하지 않도록 형성되어 있는 돌기물을 갖는 상기 [C1]에 기재된 전자 기기.
[C3] 칩형상 반도체 소자는, 배선 기판에 마련된 솔더 범프와 칩형상 반도체 소자에 마련된 솔더 범프가 리플로우 처리에 의해 융합함에 의해 배선 기판에 대해 위치결정이 된 상태에서 실장되는 상기 [C1] 또는 [C2]에 기재된 전자 기기.
[C4] 언더필재는 배선 기판상에 일괄 도포되는 상기 [C1] 내지 [C3]의 어느 하나에 기재된 전자 기기.
[C5] 언더필재는 플럭스 기능을 갖는 상기 [C1] 내지 [C4]의 어느 하나에 기재된 전자 기기.
[C6] 칩형상 반도체 소자의 면에서의 돌기물이 배치되는 영역에는, 일정한 밀도로 돌기물이 마련되어 있는 상기 [C1] 내지 [C5]의 어느 하나에 기재된 전자 기기.
[C7] 칩형상 반도체 소자의 면에서의 돌기물이 배치되는 영역에는, 영역 내의 위치에 응한 다른 밀도로 돌기물이 마련되어 있는 상기 [C1] 내지 [C5]의 어느 하나에 기재된 전자 기기.
[C8] 칩형상 반도체 소자의 면의 인접하는 돌기물 사이의 간극이 돌기물이 배치되는 영역을 가로지르도록 마련되어 있는 상기 [C7]에 기재된 전자 기기.
[C9] 칩형상 반도체 소자의 면의 중앙 영역에서의 돌기물의 밀도는, 중앙 영역을 둘러싸는 주변 영역에서의 돌기물의 밀도보다도 높은 상기 [C7] 또는 [C8]에 기재된 전자 기기.
[C10] 칩형상 반도체 소자의 면에는, 동일 형상의 돌기물이 마련되어 있는 상기 [C1] 내지 [C9]의 어느 하나에 기재된 전자 기기.
[C11] 칩형상 반도체 소자의 면에는, 형상이 다른 복수종의 돌기물이 마련되어 있는 상기 [C1] 내지 [C9]의 어느 하나에 기재된 전자 기기.
[C12] 칩형상 반도체 소자의 면에는, 높이가 다른 복수종의 돌기물이 마련되어 있는 상기 [C11]에 기재된 전자 기기.
[C13] 칩형상 반도체 소자의 면의 돌기물은 칩형상 반도체 소자의 면부터 떨어질수록 형상이 작아지도록 형성되어 있는 상기 [C1] 내지 [C12]의 어느 하나에 기재된 전자 기기.
[C14] 칩형상 반도체 소자의 면의 돌기물은 대칭 형상인 상기 [C1] 내지 [C13]의 어느 하나에 기재된 전자 기기.
[C15] 칩형상 반도체 소자의 면의 돌기물은 비대칭 형상인 상기 [C1] 내지 [C13]의 어느 하나에 기재된 전자 기기.
[D1] 배선 기판과 대향하는 측의 면에 복수의 솔더 범프와 절연성 재료로 이루어지는 복수의 돌기물이 마련되어 있는 칩형상 반도체 소자를, 온도 상승에 수반하여 점도가 저하되는 특성을 갖는 언더필재가 배선 기판상에 도포된 상태에서 언더필재를 통하여 배선 기판과 대향하도록 배치한 후, 리플로우 처리를 시행함에 의해 배선 기판상에 플립 칩 실장하는 공정을 포함하는 반도체 장치의 제조 방법.
[D2] 칩형상 반도체 소자는, 칩형상 반도체 소자가 플립 칩 실장된 상태에서 선단이 배선 기판에 달하지 않도록 형성되어 있는 돌기물을 갖는 상기 [D1]에 기재된 반도체 장치의 제조 방법.
[D3] 칩형상 반도체 소자는, 배선 기판에 마련된 솔더 범프와 칩형상 반도체 소자에 마련된 솔더 범프가 리플로우 처리에 의해 융합함에 의해 배선 기판에 대해 위치결정이 된 상태에서 실장되는 상기 [D1] 또는 [D2]에 기재된 반도체 장치의 제조 방법.
[D4] 언더필재를 배선 기판상에 일괄 도포하는 상기 [D1] 내지 [D3]의 어느 하나에 기재된 반도체 장치의 제조 방법.
[D5] 언더필재는 플럭스 기능을 갖는 상기 [D1] 내지 [D4]의 어느 하나에 기재된 반도체 장치의 제조 방법.
[D6] 칩형상 반도체 소자의 면에서의 돌기물이 배치되는 영역에는, 일정한 밀도로 돌기물이 마련되어 있는 상기 [D1] 내지 [D5]의 어느 하나에 기재된 반도체 장치의 제조 방법.
[D7] 칩형상 반도체 소자의 면에서의 돌기물이 배치되는 영역에는, 영역 내의 위치에 응한 다른 밀도로 돌기물이 마련되어 있는 상기 [D1] 내지 [D5]의 어느 하나에 기재된 반도체 장치의 제조 방법.
[D8] 칩형상 반도체 소자의 면의 인접하는 돌기물 사이의 간극이 돌기물이 배치되는 영역을 가로지르도록 마련되어 있는 상기 [D7]에 기재된 반도체 장치의 제조 방법.
[D9] 칩형상 반도체 소자의 면의 중앙 영역에서의 돌기물의 밀도는, 중앙 영역을 둘러싸는 주변 영역에서의 돌기물의 밀도보다도 높은 상기 [D7] 또는 [D8]에 기재된 반도체 장치의 제조 방법.
[D10] 칩형상 반도체 소자의 면에는, 동일 형상의 돌기물이 마련되어 있는 상기 [D1] 내지 [D9]의 어느 하나에 기재된 반도체 장치의 제조 방법.
[D11] 칩형상 반도체 소자의 면에는, 형상이 다른 복수종의 돌기물이 마련되어 있는 상기 [D1] 내지 [D9]의 어느 하나에 기재된 반도체 장치의 제조 방법.
[D12] 칩형상 반도체 소자의 면에는, 높이가 다른 복수종의 돌기물이 마련되어 있는 상기 [D11]에 기재된 반도체 장치의 제조 방법.
[D13] 칩형상 반도체 소자의 면의 돌기물은 칩형상 반도체 소자의 면부터 떨어질수록 형상이 작아지도록 형성되어 있는 상기 [D1] 내지 [D12]의 어느 하나에 기재된 반도체 장치의 제조 방법.
[D14] 칩형상 반도체 소자의 면의 돌기물은 대칭 형상인 상기 [D1] 내지 [D13]의 어느 하나에 기재된 반도체 장치의 제조 방법.
[D15] 칩형상 반도체 소자의 면의 돌기물은 비대칭 형상인 상기 [D1] 내지 [D13]의 어느 하나에 기재된 반도체 장치의 제조 방법.
1, 1A, 1B : 반도체 장치
10, 10A, 10B, 10C, 10D : 칩형상 반도체 소자
11 : 칩형상 반도체 소자의 전극(솔더 범프)
12, 12A, 12B, 12C, 12D, 12E, 12F : 돌기물
13 : 간극 20 : 배선 기판
20A : 대향부 21 : 배선 기판의 전극(솔더 범프)
22, 22A, 22B : 언더필재 23 : 전극
30 : 접착층 40 : 본딩 와이어
1100 : 전자 기기 1101 : 외장케이스
1102 : 표시 패널 1103 : 조작 키
1104 : 조작 키 1105 : 조작 키
1106 : 단자 1107 : 전력 공급용의 공급 단자
1108 : 수광창 1110 : 메인 CPU
1111 : 메뉴 처리부 1112 : 어플리케이션 처리부
1120 : 시스템 컨트롤러 1121 : 조작 입력 접수부
1122 : 통신 처리부 1123 : 전력 제어부
1130 : 설정 정보 유지부

Claims (19)

  1. 배선 기판과,
    배선 기판상에 플립 칩 실장된 칩형상 반도체 소자를 구비하고 있고,
    배선 기판과 대향하는 측의 칩형상 반도체 소자의 면에는, 복수의 솔더 범프와, 절연성 재료로 이루어지는 복수의 돌기물이 마련되어 있고,
    칩형상 반도체 소자는, 온도 상승에 수반하여 점도가 저하되는 특성을 갖는 언더필재가 배선 기판상에 도포된 상태에서 언더필재를 통하여 배선 기판과 대향하도록 배치된 후에 리플로우 처리가 시행됨에 의해 배선 기판상에 플립 칩 실장되어 있는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    칩형상 반도체 소자는, 칩형상 반도체 소자가 플립 칩 실장된 상태에서 선단이 배선 기판에 달하지 않도록 형성되어 있는 돌기물을 갖는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    칩형상 반도체 소자는, 배선 기판에 마련된 솔더 범프와 칩형상 반도체 소자에 마련된 솔더 범프가 리플로우 처리에 의해 융합함에 의해 배선 기판에 대해 위치결정이 된 상태에서 실장되는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    언더필재는 배선 기판상에 일괄 도포되는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서,
    언더필재는 플럭스 기능을 갖는 것을 특징으로 하는 반도체 장치.
  6. 언더필재가 도포되어 있는 배선 기판상에 플립 칩 실장된 칩형상 반도체 소자로서,
    배선 기판과 대향하는 측의 칩형상 반도체 소자의 면에는, 복수의 솔더 범프와, 절연성 재료로 이루어지는 복수의 돌기물이 마련되어 있는 것을 특징으로 하는 칩형상 반도체 소자.
  7. 제6항에 있어서,
    칩형상 반도체 소자는, 칩형상 반도체 소자가 플립 칩 실장된 상태에서 선단이 배선 기판에 달하지 않도록 형성되어 있는 돌기물을 갖는 것을 특징으로 하는 칩형상 반도체 소자.
  8. 제6항에 있어서,
    칩형상 반도체 소자의 면에서의 돌기물이 배치되는 영역에는, 일정한 밀도로 돌기물이 마련되어 있는 것을 특징으로 하는 칩형상 반도체 소자.
  9. 제6항에 있어서,
    칩형상 반도체 소자의 면에서의 돌기물이 배치되는 영역에는, 영역 내의 위치에 응한 다른 밀도로 돌기물이 마련되어 있는 것을 특징으로 하는 칩형상 반도체 소자.
  10. 제9항에 있어서,
    인접하는 돌기물 사이의 간극이 돌기물이 배치되는 영역을 가로지르도록 마련되어 있는 것을 특징으로 하는 칩형상 반도체 소자.
  11. 제9항에 있어서,
    칩형상 반도체 소자의 면의 중앙 영역에서의 돌기물의 밀도는, 중앙 영역을 둘러싸는 주변 영역에서의 돌기물의 밀도보다도 높은 것을 특징으로 하는 칩형상 반도체 소자.
  12. 제6항에 있어서,
    칩형상 반도체 소자의 면에는, 동일 형상의 돌기물이 마련되어 있는 것을 특징으로 하는 칩형상 반도체 소자.
  13. 제6항에 있어서,
    칩형상 반도체 소자의 면에는, 형상이 다른 복수종의 돌기물이 마련되어 있는 것을 특징으로 하는 칩형상 반도체 소자.
  14. 제13항에 있어서,
    높이가 다른 복수종의 돌기물이 마련되어 있는 것을 특징으로 하는 칩형상 반도체 소자.
  15. 제6항에 있어서,
    돌기물은 칩형상 반도체 소자의 면부터 떨어질수록 형상이 작아지도록 형성되어 있는 것을 특징으로 하는 칩형상 반도체 소자.
  16. 제6항에 있어서,
    돌기물은 대칭 형상인 것을 특징으로 하는 칩형상 반도체 소자.
  17. 제6항에 있어서,
    돌기물은 비대칭 형상인 것을 특징으로 하는 칩형상 반도체 소자.
  18. 배선 기판과 배선 기판상에 플립 칩 실장된 칩형상 반도체 소자로 이루어지는 반도체 장치를 구비한 전자 기기로서,
    배선 기판과 대향하는 측의 칩형상 반도체 소자의 면에는, 복수의 솔더 범프와, 절연성 재료로 이루어지는 복수의 돌기물이 마련되어 있고,
    칩형상 반도체 소자는, 온도 상승에 수반하여 점도가 저하되는 특성을 갖는 언더필재가 배선 기판상에 도포된 상태에서 언더필재를 통하여 배선 기판과 대향하도록 배치된 후에 리플로우 처리가 시행됨에 의해 배선 기판상에 플립 칩 실장되어 있는 것을 특징으로 하는 전자 기기.
  19. 배선 기판과 대향하는 측의 면에 복수의 솔더 범프와 절연성 재료로 이루어지는 복수의 돌기물이 마련되어 있는 칩형상 반도체 소자를, 온도 상승에 수반하여 점도가 저하되는 특성을 갖는 언더필재가 배선 기판상에 도포된 상태에서 언더필재를 통하여 배선 기판과 대향하도록 배치한 후, 리플로우 처리를 시행함에 의해 배선 기판상에 플립 칩 실장하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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