KR20190107313A - 비휘발성 메모리 장치의 데이터 소거 방법 및 이를 수행하는 비휘발성 메모리 장치 - Google Patents

비휘발성 메모리 장치의 데이터 소거 방법 및 이를 수행하는 비휘발성 메모리 장치 Download PDF

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Abstract

비휘발성 메모리 장치의 데이터 소거 방법에서, 비휘발성 메모리 장치는 복수의 메모리 셀들이 수직 방향으로 배치되는 메모리 블록을 포함한다. 메모리 블록의 소거 소스 단자에 소거 전압을 인가한다. 소거 소스 단자와 가장 가깝게 배치되고 메모리 블록을 소거 대상 블록으로 선택하기 위한 제1 선택 라인에 소거 전압보다 높은 제1 전압을 인가한다. 제1 선택 라인보다 소거 소스 단자와 멀리 떨어져 배치되고 메모리 블록을 소거 대상 블록으로 선택하기 위한 제2 선택 라인에 소거 전압보다 낮은 제2 전압을 인가한다.

Description

비휘발성 메모리 장치의 데이터 소거 방법 및 이를 수행하는 비휘발성 메모리 장치{METHOD OF ERASING DATA IN NONVOLATILE MEMORY DEVICE AND NONVOLATILE MEMORY DEVICE PERFORMING THE SAME}
본 발명은 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 비휘발성 메모리 장치의 데이터 소거 방법 및 상기 데이터 소거 방법을 수행하는 비휘발성 메모리 장치에 관한 것이다.
반도체 메모리 장치는 전원 공급이 중단될 때 저장된 데이터를 상실하는지 여부에 따라 휘발성 메모리 장치(volatile memory device)와 비휘발성 메모리 장치(nonvolatile memory device)로 구분될 수 있다. 휘발성 메모리 장치는 읽고 쓰는 속도가 빠르지만 전원 공급이 끊기면 저장된 내용이 사라져 버리는 단점이 있다. 반면에, 비휘발성 메모리 장치는 전원 공급이 중단되더라도 그 내용을 보존한다. 그러므로, 비휘발성 메모리 장치는 전원이 공급되었는지의 여부에 관계없이 보존되어야 할 내용을 기억시키는 데 쓰인다. 또한, 최근에는 반도체 메모리 장치의 집적도를 향상시키기 위하여 메모리 셀들이 3차원으로 적층되는 비휘발성 메모리 장치가 활발히 연구되고 있다.
본 발명의 일 목적은 메모리 셀들이 3차원으로 적층되는 비휘발성 메모리 장치에서 데이터 소거 동작의 특성 및 신뢰성을 향상시킬 수 있는 데이터 소거 방법을 제공하는 것이다.
본 발명의 다른 목적은 상기 데이터 소거 방법을 수행하는 비휘발성 메모리 장치를 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 데이터 소거 방법에서, 상기 비휘발성 메모리 장치는 복수의 메모리 셀들이 수직 방향으로 배치되는 메모리 블록을 포함한다. 상기 메모리 블록의 소거 소스(source) 단자에 소거 전압을 인가한다. 상기 소거 소스 단자와 가장 가깝게 배치되고 상기 메모리 블록을 소거 대상 블록으로 선택하기 위한 제1 선택 라인에 상기 소거 전압보다 높은 제1 전압을 인가한다. 상기 제1 선택 라인보다 상기 소거 소스 단자와 멀리 떨어져 배치되고 상기 메모리 블록을 상기 소거 대상 블록으로 선택하기 위한 제2 선택 라인에 상기 소거 전압보다 낮은 제2 전압을 인가한다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 데이터 소거 방법에서, 상기 비휘발성 메모리 장치는 복수의 메모리 셀들이 수직 방향으로 배치되고 상기 수직 방향으로 배치되는 제1 서브 블록 및 제2 서브 블록으로 분할되는 메모리 블록을 포함한다. 상기 메모리 블록의 소거 소스(source) 단자에 소거 전압을 인가한다. 상기 소거 소스 단자와 가장 가깝게 배치되고 상기 제1 서브 블록을 소거 대상 서브 블록으로 선택하기 위한 제1 선택 라인에 상기 소거 전압보다 높은 제1 전압을 인가한다. 상기 소거 소스 단자와 상기 제1 서브 블록의 위치 관계에 따라, 상기 제1 선택 라인보다 상기 소거 소스 단자와 멀리 떨어져 배치되고 상기 제1 서브 블록을 상기 소거 대상 서브 블록으로 선택하기 위한 제2 선택 라인에 상기 제1 전압 또는 상기 소거 전압보다 낮은 제2 전압을 인가한다.
상기 다른 목적을 달성하기 위해, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 메모리 블록 및 제어 회로를 포함한다. 상기 메모리 블록은 복수의 메모리 셀들이 수직 방향으로 배치된다. 상기 제어 회로는 상기 메모리 블록의 소거 소스(source) 단자에 소거 전압을 인가하고, 상기 소거 소스 단자와 가장 가깝게 배치되고 상기 메모리 블록을 소거 대상 블록으로 선택하기 위한 제1 선택 라인에 상기 소거 전압보다 높은 제1 전압을 인가한다.
상기와 같은 본 발명의 실시예들에 따른 데이터 소거 방법 및 이를 수행하는 비휘발성 메모리 장치에서는, 소거 소스 단자(예를 들어, 공통 소스 라인 콘택 및/또는 비트 라인)에 인가되는 소거 전압을 채널까지 전달할 수 있도록, 소거 소스 단자와 가장 가까운 제1 선택 라인에 소거 전압보다 높은 제1 전압을 인가하며, 그보다 멀리 떨어진 제2 선택 라인에 소거 전압보다 낮은 제2 전압을 인가하여 GIDL을 일으켜 소거 전압을 채널까지 효과적으로 전달함으로써, GIDL 방식의 데이터 소거 동작을 효율적으로 수행할 수 있다. 또한, 데이터 소거 동작의 수행 횟수에 따라 GIDL 발생 위치를 변경할 수 있으며, 이에 따라 데이터 소거 동작의 신뢰성이 향상될 수 있다.
또한, 멀티 스택 구조에서는 소거 대상 서브 블록의 위치에 따라 GIDL 발생 위치가 스트링 중간 부분에 존재하도록 구현될 수도 있다.
도 1은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 데이터 소거 방법을 나타내는 순서도이다.
도 2는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 3은 도 2의 비휘발성 메모리 장치의 메모리 셀 어레이에 포함되는 메모리 블록의 일 예를 나타내는 사시도이다.
도 4는 도 3을 참조하여 설명된 메모리 블록의 등가 회로를 나타내는 회로도이다.
도 5는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 메모리 블록의 일 예를 나타내는 단면도이다.
도 6은 도 1의 비휘발성 메모리 장치의 데이터 소거 방법의 일 예를 나타내는 순서도이다.
도 7은 도 6의 비휘발성 메모리 장치의 데이터 소거 방법을 설명하기 위한 타이밍도이다.
도 8은 도 1의 비휘발성 메모리 장치의 데이터 소거 방법의 다른 예를 나타내는 순서도이다.
도 9는 도 8의 비휘발성 메모리 장치의 데이터 소거 방법을 설명하기 위한 타이밍도이다.
도 10은 도 1의 비휘발성 메모리 장치의 데이터 소거 방법의 또 다른 예를 나타내는 순서도이다.
도 11은 도 10의 비휘발성 메모리 장치의 데이터 소거 방법을 설명하기 위한 타이밍도이다.
도 12는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 메모리 블록의 일 예를 나타내는 단면도이다.
도 13은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 데이터 소거 방법을 나타내는 순서도이다.
도 14는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 메모리 블록의 일 예를 나타내는 단면도이다.
도 15, 16, 17 및 18은 도 13의 비휘발성 메모리 장치의 데이터 소거 방법을 설명하기 위한 타이밍도들이다.
도 19는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 데이터 소거 방법을 나타내는 순서도이다.
도 20은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 메모리 블록의 일 예를 나타내는 단면도이다.
도 21은 도 20의 메모리 블록의 구조를 설명하기 위한 단면도이다.
도 22는 도 19의 비휘발성 메모리 장치의 데이터 소거 방법의 일 예를 나타내는 순서도이다.
도 23은 도 22의 비휘발성 메모리 장치의 데이터 소거 방법을 설명하기 위한 타이밍도이다.
도 24는 도 19의 비휘발성 메모리 장치의 데이터 소거 방법의 일 예를 나타내는 순서도이다.
도 25는 도 24의 비휘발성 메모리 장치의 데이터 소거 방법을 설명하기 위한 타이밍도이다.
도 26은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 27은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 포함하는 저장 장치를 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 데이터 소거 방법을 나타내는 순서도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 데이터 소거 방법은, 복수의 메모리 셀들이 수직 방향으로 배치되는 메모리 블록을 포함하는 비휘발성 메모리 장치에 의해 수행된다. 비휘발성 메모리 장치 및 메모리 블록의 구조는 도 2 내지 4를 참조하여 상세하게 후술하도록 한다.
본 발명의 실시예들에 따른 비휘발성 메모리 장치의 데이터 소거 방법에서, 상기 메모리 블록의 소거 소스(source) 단자에 소거 전압을 인가한다(단계 S100). 상기 소거 소스 단자는 상기 메모리 블록의 외부(예를 들어, 전압 발생기)로부터 상기 소거 전압을 수신하는 단자를 나타낸다. 예를 들어, 상기 소거 소스 단자는 상기 메모리 블록의 하부에(예를 들어, 기판 내에) 형성되는 공통 소스 라인 콘택 및 상기 메모리 블록의 상부에 형성되는 비트 라인 중 적어도 하나를 포함할 수 있다.
제1 선택 라인에 상기 소거 전압보다 높은 제1 전압을 인가한다(단계 S200). 상기 제1 선택 라인은 상기 메모리 블록의 복수의 선택 라인들 중에서 상기 소거 소스 단자와 가장 가깝게 배치되고 상기 메모리 블록을 소거 대상 블록으로 선택하기 위한 선택 라인을 나타낸다. 예를 들어, 상기 복수의 선택 라인들은 상기 메모리 블록의 하단에 배치되는 복수의 접지 선택 라인들 및 상기 메모리 블록의 상단에 배치되는 복수의 스트링 선택 라인들을 포함할 수 있다.
제2 선택 라인에 상기 소거 전압보다 낮은 제2 전압을 인가한다(단계 S300). 상기 제2 선택 라인은 상기 복수의 선택 라인들 중에서 상기 제1 선택 라인보다 상기 소거 소스 단자와 멀리 떨어져 배치되고 상기 메모리 블록을 상기 소거 대상 블록으로 선택하기 위한 선택 라인을 나타낸다.
상기 제2 선택 라인은 상기 제1 선택 라인과 동일한 타입의 선택 라인일 수 있다. 예를 들어, 상기 제1 선택 라인이 상기 복수의 접지 선택 라인들 중 하나인 경우에 상기 제2 선택 라인은 상기 복수의 접지 선택 라인들 중 다른 하나일 수 있고, 상기 제1 선택 라인이 상기 복수의 스트링 선택 라인들 중 하나인 경우에 상기 제2 선택 라인은 상기 복수의 스트링 선택 라인들 중 다른 하나일 수 있다. 따라서, 본 발명의 실시예들에 따른 비휘발성 메모리 장치에 포함되는 메모리 블록은 2단 이상의 접지 선택 라인들 및/또는 2단 이상의 스트링 선택 라인들을 포함하여 구현될 수 있다.
본 발명의 실시예들에 따른 비휘발성 메모리 장치의 데이터 소거 방법은 GIDL(gate induced drain lowering) 방식에 기초하여 수행될 수 있다. 예를 들어, 상기 제1 선택 라인에 상기 제1 전압을 안가하고 상기 제2 선택 라인에 상기 제2 전압을 인가함으로써, 상기 제1 및 제2 선택 라인들 사이에서 GIDL이 발생할 수 있으며, 이에 대해서는 후술하도록 한다.
한편, 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 데이터 소거 방법은 데이터 소거 동작을 수행하기 위한 커맨드 및 어드레스에 기초하여(예를 들어, 커맨드 및 어드레스가 수신되면) 수행될 수 있다.
도 2는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 2를 참조하면, 비휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 로우 디코더(120), 페이지 버퍼 회로(130), 데이터 입출력 회로(140), 전압 발생기(150) 및 제어 회로(160)를 포함한다.
메모리 셀 어레이(110)는 복수의 스트링 선택 라인들(SSL), 복수의 워드 라인들(WL) 및 복수의 접지 선택 라인들(GSL)을 통해 로우 디코더(120)와 연결된다. 또한, 메모리 셀 어레이(110)는 복수의 비트 라인들(BL)을 통해 페이지 버퍼 회로(130)와 연결된다. 메모리 셀 어레이(110)는 복수의 워드 라인들(WL) 및 복수의 비트 라인들(BL)에 연결되는 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(110)는 각각 메모리 셀들을 포함하는 복수의 메모리 블록들(BLK1, BLK2, ..., BLKz)로 구분될 수 있다.
일 실시예에서, 도 3 및 4를 참조하여 후술하는 것처럼, 메모리 셀 어레이(110)는 기판 상에 삼차원 구조(또는 수직 구조)로 형성되는 삼차원(three dimensional) 메모리 셀 어레이일 수 있다. 이 경우, 메모리 셀 어레이(110)는 서로 적층되어 형성되는 복수의 메모리 셀들을 포함하는 셀 스트링들, 예를 들어 수직 메모리 낸드 스트링들을 포함할 수 있다.
제어 회로(160)는 메모리 컨트롤러(예를 들어, 도 26의 600)로부터 커맨드(CMD) 및 어드레스(ADDR)를 수신하고, 커맨드(CMD) 및 어드레스(ADDR)에 기초하여 비휘발성 메모리 장치(100)의 소거 루프, 프로그램 루프 및 독출 동작을 제어한다. 여기서 프로그램 루프는 프로그램 동작과 프로그램 검증 동작을 포함하고, 소거 루프는 소거 동작과 소거 검증 동작을 포함할 수 있다. 여기서 독출 동작은 노멀 독출 동작과 데이터 리커버리 독출 동작을 포함할 수 있다.
예를 들어, 제어 회로(160)는 커맨드(CMD)에 기초하여 전압 발생기(150)를 제어하기 위한 제어 신호들(CON) 및 페이지 버퍼 회로(130)를 제어하기 위한 제어 신호들(PBC)을 발생하고, 어드레스(ADDR)에 기초하여 로우 어드레스(R_ADDR) 및 컬럼 어드레스(C_ADDR)를 발생할 수 있다. 제어 회로(160)는 로우 어드레스(R_ADDR)를 로우 디코더(120)에 제공하고, 컬럼 어드레스(C_ADDR)를 데이터 입출력 회로(140)에 제공할 수 있다.
또한, 제어 회로(160)는 도 1을 참조하여 상술한 본 발명의 실시예들에 따른 데이터 소거 방법을 수행하도록 로우 디코더(120), 페이지 버퍼 회로(130), 데이터 입출력 회로(140) 및 전압 발생기(150)를 제어할 수 있다.
로우 디코더(120)는 복수의 스트링 선택 라인들(SSL), 복수의 워드 라인들(WL) 및 복수의 접지 선택 라인들(GSL)을 통해 메모리 셀 어레이(110)와 연결된다.
예를 들어, 소거/프로그램/독출 동작 시에, 로우 디코더(120)는 로우 어드레스(R_ADDR)에 응답하여, 복수의 워드 라인들(WL) 중 적어도 하나를 선택 워드 라인으로 결정하고, 복수의 워드 라인들(WL) 중에서 상기 선택 워드 라인을 제외한 나머지 워드 라인들을 비선택 워드 라인들로 결정할 수 있다.
또한, 소거/프로그램/독출 동작 시에, 로우 디코더(120)는 로우 어드레스(R_ADDR)에 응답하여, 복수의 스트링 선택 라인들(SSL) 중 적어도 하나를 선택 스트링 선택 라인으로 결정하고, 나머지 스트링 선택 라인들을 비선택 스트링 선택 라인들로 결정할 수 있다.
또한, 소거/프로그램/독출 동작 시에, 로우 디코더(120)는 로우 어드레스(R_ADDR)에 응답하여, 복수의 접지 선택 라인들(GSL) 중 적어도 하나를 선택 접지 선택 라인으로 결정하고, 나머지 접지 선택 라인들을 비선택 접지 선택 라인들로 결정할 수 있다.
전압 발생기(150)는 전원 전압(PWR) 및 제어 신호들(CON)에 기초하여 비휘발성 메모리 장치(100)의 동작에 필요한 워드 라인 전압들(VWL)을 발생할 수 있다. 워드 라인 전압들(VWL)은 로우 디코더(120)를 통해 복수의 워드 라인들(WL)에 인가될 수 있다. 예를 들어, 워드 라인 전압들(VWL)은 도 1을 참조하여 상술한 제1 및 제2 전압들을 포함할 수 있다. 또한, 전압 발생기(150)는 전원 전압(PWR) 및 제어 신호들(CON)에 기초하여 소거 동작에 필요한 소거 전압(VERS)을 발생할 수 있다. 소거 전압(VERS)은 메모리 셀 어레이(110)에 직접 인가되거나 비트 라인(BL)을 통해 인가될 수 있다.
예를 들어, 소거 동작 시에, 전압 발생기(150)는 메모리 블록들(BLK1~BLKz)의 공통 소스 라인 콘택 및/또는 비트 라인(BL)에 소거 전압(VERS)을 인가하고, 로우 디코더(120)를 통해 하나의 메모리 블록의 모든 워드 라인들 또는 일부의 서브 블록에 해당하는 워드 라인들에 소거 허용 전압(예를 들어, 접지 전압)을 인가할 수 있다. 소거 검증 동작 시에, 전압 발생기(150)는 하나의 메모리 블록의 모든 워드 라인들에 소거 검증 전압을 인가하거나 워드 라인 단위로 소거 검증 전압을 인가할 수 있다.
예를 들어, 프로그램 동작 시에, 전압 발생기(150)는 로우 디코더(120)를 통해 상기 선택 워드 라인에 프로그램 전압을 인가하고, 상기 비선택 워드 라인들에는 프로그램 금지 전압을 인가할 수 있다. 프로그램 검증 동작 시에, 전압 발생기(150)는 로우 디코더(120)를 통해 상기 선택 워드 라인에 프로그램 검증 전압을 인가하고, 상기 비선택 워드 라인들에는 검증 패스 전압을 인가할 수 있다.
또한, 노멀 독출 동작 시에, 전압 발생기(150)는 로우 디코더(120)를 통해 상기 선택 워드 라인에 독출 전압을 인가하고, 상기 비선택 워드 라인들에는 독출 패스 전압을 인가할 수 있다. 또한 데이터 리커버리 독출 동작 시에, 전압 발생기(150)는 로우 디코더(120)를 통해 상기 선택 워드 라인에 인접한 워드 라인에 독출 전압을 인가하고, 상기 선택 워드 라인에는 리커버리 독출 전압을 인가할 수 있다.
페이지 버퍼 회로(130)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(110)와 연결될 수 있다. 페이지 버퍼 회로(130)는 복수의 페이지 버퍼들을 포함할 수 있다. 일 실시예에서, 하나의 페이지 버퍼에 하나의 비트 라인이 연결될 수 있다. 다른 실시예에서, 하나의 페이지 버퍼에 두 개 이상의 비트 라인들이 연결될 수 있다.
페이지 버퍼 회로(130)는 메모리 셀 어레이(110)에 프로그램 될 기입 데이터(DAT)를 저장하거나 혹은 메모리 셀 어레이(110)로부터 감지된 독출 데이터(DAT)를 저장할 수 있다. 즉, 페이지 버퍼 회로(130)는 비휘발성 메모리 장치(100)의 동작 모드에 따라 기입 드라이버로서 또는 감지 증폭기로서 동작할 수 있다.
데이터 입출력 회로(140)는 데이터 라인들(DL)을 통해 페이지 버퍼 회로(130)와 연결될 수 있다. 데이터 입출력 회로(140)는 컬럼 어드레스(C_ADDR)에 응답하여, 기입 데이터(DAT)를 페이지 버퍼 회로(130)를 거쳐서 메모리 셀 어레이(110)에 제공하거나 혹은 메모리 셀 어레이(110)로부터 페이지 버퍼 회로(130)를 거쳐서 출력되는 독출 데이터(DAT)를 외부(예를 들어, 도 26의 메모리 컨트롤러(600))에 제공할 수 있다.
도 3은 도 2의 비휘발성 메모리 장치의 메모리 셀 어레이에 포함되는 메모리 블록의 일 예를 나타내는 사시도이다.
도 3을 참조하면, 메모리 블록(BLKi)은 3차원 구조 또는 수직 구조로 형성되는 낸드 스트링들을 포함한다. 메모리 블록(BLKi)은 복수의 방향들(D1, D2, D3)을 따라 신장된 구조물들을 포함한다.
메모리 블록(BLKi)을 형성하기 위해서는, 우선 기판(111)이 제공된다. 예를 들어, 기판(111)은 붕소(B, boron)와 같은 5족 원소가 주입되어 형성된 P-웰로 형성될 수 있다. 또는, 기판(111)은 N-웰 내에 제공되는 포켓 P-웰로 형성될 수 있다. 이하에서, 기판(111)은 P-웰인 것으로 가정한다. 그러나 기판(111)은 P-웰에만 한정되지 않는다.
기판(111) 상에, 제1 방향(D1)을 따라 복수의 도핑 영역들(311, 312, 313, 314)이 형성된다. 예를 들어, 복수의 도핑 영역들(311~314)은 기판(111)과 상이한 N-타입의 도전체로 형성될 수 있다. 이하에서, 복수의 도핑 영역들(311~314)은 N-타입을 갖는 것으로 가정한다. 그러나 복수의 도핑 영역들(311~314)은 N-타입을 갖는 것으로만 한정되지 않는다.
도핑 영역들(311, 312) 사이의 기판(111) 상에, 제2 방향(D2)을 따라 신장되는 복수의 절연 물질들(112)이 제3 방향(D3)을 따라 순차적으로 제공된다. 예를 들어, 복수의 절연 물질들(112)은 제3 방향(D3)을 따라 특정 거리만큼 이격되어 형성될 수 있다. 예를 들어, 복수의 절연 물질들(112)은 실리콘 산화물(silicon oxide)과 같은 절연 물질을 포함할 수 있다.
도핑 영역들(311, 312) 사이의 기판(111) 상에, 제2 방향(D2)을 따라 순차적으로 배치되며 제3 방향(D3)을 따라 복수의 절연 물질들(112)을 관통하는 복수의 필라들(113)이 형성된다. 예를 들어, 복수의 필라들(113)은 복수의 절연 물질들(112)을 관통하여 기판(111)과 연결될 수 있다. 또한, 복수의 필라들(113)은 도핑 영역들(312, 313) 사이의 기판 상에, 및 도핑 영역들(313, 314) 사이의 기판 상에도 형성된다.
일 실시예에서, 각 필라(113)는 복수의 물질들로 구성될 수 있다. 예를 들어, 각 필라(113)의 표면층(114)은 제1 타입을 갖는 실리콘 물질을 포함할 수 있고, 낸드 스트링의 채널이 형성되는 영역으로 기능할 수 있다. 예를 들어, 각 필라(113)의 표면층(114)은 기판(111)과 동일한 타입을 갖는 실리콘 물질을 포함할 수 있다. 이하에서, 각 필라(113)의 표면층(114)은 P-타입 실리콘을 포함하는 것으로 가정한다. 그러나 각 필라(113)의 표면층(114)은 P-타입 실리콘을 포함하는 것으로 한정되지 않는다.
각 필라(113)의 내부층(115)은 절연 물질로 구성된다. 예를 들어, 각 필라(113)의 내부층(115)은 실리콘 산화물(silicon oxide)과 같은 절연 물질을 포함할 수 있다. 예를 들어, 각 필라(113)의 내부층(115)은 에어 갭(air gap)을 포함할 수 있다.
도핑 영역들(311, 312) 사이의 영역에서, 복수의 절연 물질들(112), 복수의 필라들(113), 그리고 기판(111)의 노출된 표면을 따라 절연막(116)이 제공된다. 예를 들어, 제3 방향(D3)을 따라 제공되는 마지막 절연 물질(112)의 제3 방향(D3) 쪽의 노출면에 제공되는 절연막(116)은 제거될 수 있다.
도핑 영역들(311, 312) 사이의 영역에서, 절연막(116)의 노출된 표면상에 복수의 제1 도전 물질들(211, 221, 231, 241, 251, 261, 271, 281, 291)이 제공된다. 예를 들어, 기판(111)에 인접한 절연 물질(112) 및 기판(111) 사이에 제2 방향(D2)을 따라 신장되는 제1 도전 물질(211)이 제공될 수 있다. 구체적으로, 기판(111)에 인접한 절연 물질(112)의 하부면의 절연막(116) 및 기판(111) 사이에, 제2 방향(D2)으로 신장되는 제1 도전 물질(211)이 제공될 수 있다.
절연 물질들(112) 중 특정 절연 물질 상부면의 절연막(116) 및 특정 절연 물질 상부에 배치된 절연 물질의 하부면의 절연막(116) 사이에, 제2 방향(D2)을 따라 신장되는 제1 도전 물질이 제공된다. 예를 들어, 절연 물질들(112) 사이에, 제2 방향(D2)으로 신장되는 제1 도전 물질들(221~281)이 제공될 수 있다. 예를 들어, 제1 도전 물질들(211~291)은 금속 물질일 수 있다. 예를 들어, 제1 도전 물질들(211~291)은 폴리 실리콘 등과 같은 도전 물질들일 수 있다.
도핑 영역들(312, 313) 사이의 영역에서, 도핑 영역들(311, 312) 사이의 영역 상의 구조물과 동일한 구조물이 제공될 수 있다. 예를 들어, 도핑 영역들(312, 313) 사이의 영역에서, 제2 방향(D2)으로 신장되는 복수의 절연 물질들(112), 제2 방향(D2)을 따라 순차적으로 배치되며 제3 방향(D3)을 따라 복수의 절연 물질들(112)을 관통하는 복수의 필라들(113), 복수의 절연 물질들(112) 및 복수의 필라들(113)의 노출된 표면에 제공되는 절연막(116), 그리고 제2 방향(D2)을 따라 신장되는 복수의 제1 도전 물질들(211~291)이 제공될 수 있다. 또한, 도핑 영역들(313, 314) 사이의 영역에서, 도핑 영역들(311, 312) 사이의 영역 상의 구조물과 동일한 구조물이 제공될 수 있다.
복수의 필라들(113) 상에 복수의 드레인들(320)이 각각 제공된다. 드레인들(320) 상에, 제1 방향(D1)으로 신장된 복수의 제2 도전 물질들(331, 332, 333)이 제공된다. 제2 도전 물질들(331~333)은 제2 방향(D2)을 따라 순차적으로 배치된다. 제2 도전 물질들(331~333) 각각은 대응하는 영역의 드레인(320)과 연결된다. 예를 들어, 드레인들(320) 및 제1 방향(D1)으로 신장된 제2 도전 물질들(331~333)은 각각 콘택 플러그들(contact plug)을 통해 연결될 수 있다. 예를 들어, 제 2 도전 물질들(331~333)은 금속 물질들일 수 있다. 예를 들어, 제2 도전 물질들(331~333)은 폴리 실리콘 등과 같은 도전 물질들일 수 있다.
도 3의 예에서, 제1 도전 물질들(211~291)은 워드 라인들(WL), 스트링 선택 라인들(SSL) 및 접지 선택 라인들(GSL)을 형성할 수 있다. 제1 도전 물질들(211~291) 중에서 워드 라인들(WL)을 형성하는 일부(예를 들어, 231~271)는 동일한 층에 속한 것들은 상호 연결될 수 있다. 제2 도전 물질들(331~333)은 비트 라인들(BL)을 형성할 수 있다.
또한, 도 3의 예에서, 제1 도전 물질들(211~291)의 층수는 예시적인 것에 불과하다. 제1 도전 물질들(211~291)의 층수는 공정 기술이나 제어 기술에 따라 다양하게 변경될 수 있다.
도 4는 도 3을 참조하여 설명된 메모리 블록의 등가 회로를 나타내는 회로도이다.
도 4에 도시된 메모리 블록(BLKi)은 기판 상에 삼차원 구조로 형성되는 삼차원 메모리 블록을 나타낸다. 예를 들어, 메모리 블록(BLKi)에 포함되는 복수의 메모리 낸드 스트링들은 상기 기판과 수직한 방향으로 형성될 수 있다.
도 4를 참조하면, 메모리 블록(BLKi)은 비트 라인들(BL1, BL2, BL3)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 메모리 낸드 스트링들(NS11, NS12, NS13, NS21, NS22, NS23, NS31, NS32, NS33)을 포함할 수 있다. 복수의 메모리 낸드 스트링들(NS11~NS33) 각각은 복수의 스트링 선택 트랜지스터들(SST1, SST2), 복수의 메모리 셀들(MC1, MC2, MC3, MC4, MC5, MC6) 및 복수의 접지 선택 트랜지스터들(GST1, GST2)을 포함할 수 있다. 예를 들어, 비트 라인들(BL1~BL3)은 도 3의 제2 도전 물질들(331~333)에 대응할 수 있고, 도 3의 도핑 영역들(311~314)이 서로 연결되어 공통 소스 라인(CSL)을 형성할 수 있다.
스트링 선택 트랜지스터들(SST1, SST2)은 상응하는 스트링 선택 라인들(SSL11, SSL12, SSL13, SSL21, SSL22, SSL23)에 연결될 수 있다. 복수의 메모리 셀들(MC1~MC6)은 각각 상응하는 워드 라인(WL1, WL2, WL3, WL4, WL5, WL6)에 연결될 수 있다. 접지 선택 트랜지스터들(GST1, GST2)은 상응하는 접지 선택 라인들(GSL11, GSL21, GSL22, GSL23)에 연결될 수 있다. 가장 상단의 스트링 선택 트랜지스터(SST2)는 상응하는 비트 라인(BL1, BL2, BL3)에 연결되고, 가장 하단의 접지 선택 트랜지스터(GST1)는 공통 소스 라인(CSL)에 연결될 수 있다.
하나의 비트 라인에 공통으로 연결된 셀 스트링들은 하나의 열을 형성하고, 하나의 스트링 선택 라인에 연결되는 셀 스트링들은 하나의 행을 형성한다. 예를 들어, 비트 라인(BL1)에 연결된 셀 스트링들(NS11, NS21, NS31)은 제1 열을 형성하고, 스트링 선택 라인(SSL11)에 연결된 셀 스트링들(NS11, NS12, NS13)은 제1 행을 형성할 수 있다.
동일한 층의 워드 라인(예를 들면, WL1)은 공통으로 연결되고, 접지 선택 라인(GSL11)은 공통으로 연결되며, 접지 선택 라인들(GSL21, GSL22, GSL23) 및 스트링 선택 라인들(SSL11, SSL12, SSL13, SSL21, SSL22, SSL23)은 각각 분리될 수 있다. 동일한 반도체 층의 메모리 셀들은 워드 라인을 공유하고, 동일한 행의 셀 스트링들은 스트링 선택 라인을 공유하며, 공통 소스 라인(CSL)은 모든 셀 스트링들에 공통으로 연결될 수 있다.
도 4에는 메모리 블록(BLKi)이 6개의 워드 라인들(WL1~WL6), 3개의 비트 라인들(BL1~BL3), 2단의 스트링 선택 라인들(SSL11, SSL12, SSL13, SSL21, SSL22, SSL23) 및 2단의 접지 선택 라인들(GSL11, GSL21, GSL22, GSL23)에 연결되고 각 메모리 낸드 스트링이 6개의 메모리 셀들(MC1~MC6)을 포함하는 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않는다. 또한, 도 20을 참조하여 후술하는 것처럼 하나의 메모리 블록이 수직 방향 또는 제1 방향(D1)으로 배치되는 복수의 서브 블록들로 구분될 수도 있다.
수직형(또는 3차원) 메모리 셀 어레이에 대한 자세한 설명은 본 명세서에 참고 문헌으로 결합된 미국 등록 번호 7,679,133; 8,553,466; 8,654,587; 8,559,235 및 미국 공개 번호 2011/0233648에 기술되어 있다.
한편, NAND 플래시 메모리 장치에 기초하여 본 발명의 실시예들에 따른 비휘발성 메모리 장치에 포함되는 메모리 셀 어레이 및 메모리 블록을 설명하였으나, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 등과 같은 임의의 비휘발성 메모리 장치일 수 있다.
이하, 메모리 블록을 나타내는 도면들에서 도시의 편의상 메모리 셀들은 생략하고 수직 방향으로 적층된 접지 선택 라인들, 워드 라인들, 스트링 선택 라인들 및 비트 라인만을 도시한다.
도 5는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 메모리 블록의 일 예를 나타내는 단면도이다.
도 5를 참조하면, 비휘발성 메모리 장치의 메모리 블록은, 수직 방향으로 배치되는 복수의 메모리 셀들을 포함하며, 기판(또는 웰)(PPW) 상에 수직 방향으로 순차적으로 배치되는 하부 접지 선택 라인(GGSL), 상부 접지 선택 라인들(GSLu)(GSL0, GSL1, GSL2, GSL3), 더미 워드 라인(DWL0), 워드 라인들(WL)(WL0, WL1, WL2, WL3, ..., WL(N-4), WL(N-3), WL(N-2), WL(N-1)), 더미 워드 라인(DWL1), 하부 스트링 선택 라인들(SSLd)(SSL0d, SSL1d, SSL2d, SSL3d), 상부 스트링 선택 라인들(SSLu)(SSL0u, SSL1u, SSL2u, SSL3u) 및 비트 라인(BL)을 포함할 수 있다. 접지 선택 라인들(GGSL, GSL0~GSL3)은 접지 선택 트랜지스터들(예를 들어, 도 4의 GST1, GST2)과 연결되고, 더미 워드 라인들(DWL0, DWL1)은 더미 메모리 셀들과 연결되고, 워드 라인들(WL0~WL(N-1))은 메모리 셀들(예를 들어, 도 4의 MC1~MC6)과 연결되며, 스트링 선택 라인들(SSL0d~SSL3d, SSL0u~SSL3u)은 스트링 선택 트랜지스터들(예를 들어, 도 4의 SST1, SST2)과 연결될 수 있다. 실시예에 따라서, 더미 워드 라인들(DWL0, DWL1)은 생략될 수 있다.
또한, 비휘발성 메모리 장치의 메모리 블록은, 메모리 블록의 하부에(즉, 기판(PPW) 내에) 메모리 블록과 인접하여 형성되는 공통 소스 라인 콘택(CSLC)을 포함할 수 있다. 공통 소스 라인 콘택(CSLC)은 메모리 블록의 하부에 전체적으로 형성되지 않으며, 메모리 블록의 하부에서 메모리 블록과 중첩하지 않거나(도 5) 부분적으로 중첩하도록(도 3) 형성될 수 있다. 예를 들어, 기판(PPW)은 P-타입 기판이고, 공통 소스 라인 콘택(CSLC)은 (N+)-타입 영역일 수 있다.
도 6은 도 1의 비휘발성 메모리 장치의 데이터 소거 방법의 일 예를 나타내는 순서도이다. 도 7은 도 6의 비휘발성 메모리 장치의 데이터 소거 방법을 설명하기 위한 타이밍도이다.
도 1, 5, 6 및 7을 참조하면, 상기 소거 소스 단자에 상기 소거 전압을 인가하는데 있어서(단계 S100), 공통 소스 라인 콘택(CSLC)에 소거 전압(VERS)을 인가할 수 있다(단계 S110). 상기 제1 선택 라인에 상기 제1 전압을 인가하는데 있어서(단계 S200), 가장 하단의 접지 선택 라인(GGSL)에 제1 전압(V1)을 인가할 수 있다(단계 S210). 상기 제2 선택 라인에 상기 제2 전압을 인가하는데 있어서(단계 S300), 접지 선택 라인(GGSL)보다 상단의 접지 선택 라인(GSLu)에 제2 전압(V2)을 인가할 수 있다(단계 S310).
도 7에 도시된 것처럼, 제1 전압(V1)의 레벨은 소거 전압(VERS)의 레벨보다 높고(예를 들어, V1=VERS+Vf), 제2 전압(V2)의 레벨은 소거 전압(VERS)의 레벨보다 낮을 수 있다(예를 들어, V2=VERS-Va).
도 6 및 7에 도시된 데이터 소거 방법은 GIDL 방식, 특히 메모리 블록의 하부의 공통 소스 라인 콘택(CSLC)을 통해 소거 전압(VERS)이 인가되는 하단 GIDL 방식에 의해 수행될 수 있다.
이 때, 도 5에 도시된 것처럼 공통 소스 라인이 기판(PPW)에 전체적으로 형성되지 않고 기판(PPW)의 일부분에 공통 소스 라인 콘택(CSLC)의 형태로 형성되므로, 단지 공통 소스 라인 콘택(CSLC)에 소거 전압(VERS)이 인가되는 경우에 기판(PPW)은 플로팅(floating) 상태가 되어 소거 전압(VERS)이 메모리 블록의 채널 내로 전달되지 않을 수 있다.
따라서, 본 발명의 실시예들에 따른 데이터 소거 방법에서는, 공통 소스 라인 콘택(CSLC)에 인가되는 소거 전압(VERS)을 채널까지 전달하기 위하여, 공통 소스 라인 콘택(CSLC)과 가장 가까운 하단의 접지 선택 라인(GGSL)에 소거 전압(VERS)보다 높은 제1 전압(V1)을 인가하여 소거 전압(VERS)을 상단의 접지 선택 라인(GSLu)까지 전달하고, 상단의 접지 선택 라인(GSLu)에 소거 전압(VERS)보다 낮은 제2 전압(V2)을 인가하여 GIDL을 일으켜 소거 전압(VERS)을 채널까지 전달할 수 있다. 다시 말하면, 종래에는 공통 소스 라인과 하단의 접지 선택 라인(GGSL) 사이에서 GIDL이 발생하였으나, 본 발명에서는 하단의 접지 선택 라인(GGSL)과 상단의 접지 선택 라인(GSLu) 사이에서 GIDL이 발생할 수 있다. GIDL에 의해 에너지 밴드가 휘면서 소거 동작을 위한 전하(예를 들어, 홀(hole))가 발생/이동할 수 있다.
일 실시예에서, 제1 전압(V1)은 제1 시점(t1)에 접지 선택 라인(GGSL)에 인가되기 시작하고, 소거 전압(VERS)은 제1 시점(t1)보다 늦은 제2 시점(t2)에 공통 소스 라인 콘택(CSLC)에 인가되기 시작하며, 제2 전압(V2)은 제2 시점(t2)보다 늦은 제3 시점(t3)에 접지 선택 라인(GSLu)에 인가되기 시작할 수 있다. 제1 전압(V1)을 소거 전압(VERS)보다 먼저 인가함으로써, 소거 동작이 보다 효율적으로 수행될 수 있다.
한편, 공통 소스 라인 콘택(CSLC)에 소거 전압(VERS)을 인가하는 동안에, 비트 라인(BL)에 소거 전압(VERS)이 인가되고, 스트링 선택 라인들(SSLu, SSLd)에는 소거 전압(VERS)보다 낮은 전압들(V4=VERS-Vd, V3=VERS-Vc)이 각각 인가될 수 있다. 예를 들어, 소거 전압(VERS)은 제2 시점(t2)에 비트 라인(BL)에 인가되기 시작하고, 전압(V4)은 제3 시점(t3)에 스트링 선택 라인(SSLu)에 인가되기 시작하며, 전압(V3)은 제3 시점(t3)보다 늦은 제4 시점(t4)에 스트링 선택 라인(SSLd)에 인가되기 시작할 수 있다. 제4 시점(t4)에서 제1 전압(V1)의 레벨 증가가 종료되고, 제4 시점(t4)보다 늦은 제5 시점(t5)에서 제1 전압(V1)을 제외한 나머지 전압들의 레벨 증가가 종료될 수 있다. 실시예에 따라서, 도 15 등을 참조하여 후술하는 것처럼 비트 라인(BL) 및 스트링 선택 라인들(SSLu, SSLd) 모두에 소거 전압(VERS)이 인가될 수도 있고, 비트 라인(BL) 및 스트링 선택 라인들(SSLu, SSLd) 모두는 플로팅 상태가 될 수도 있다.
한편, 공통 소스 라인 콘택(CSLC)에 소거 전압(VERS)을 인가하는 동안에, 워드 라인들(WL)에는 소거 허용 전압(VERSWL)을 인가함으로써 워드 라인들(WL)에 연결된 메모리 셀들이 소거되고, 더미 워드 라인들(DWL0, DWL1)에는 소거 금지 전압(VERSDWL0, VERSDWL1)이 인가될 수 있다. 소거 허용 전압(VERSWL)은 메모리 셀이 소거될 수 있을 정도로 메모리 셀의 채널 전압과 상대적으로 큰 차이가 나는 전압을 나타낸다. 예를 들어, 메모리 셀의 채널에 약 18V의 소거 전압(VERS)이 인가되는 경우에, 소거 허용 전압(VERSWL)은 접지 전압(즉, 0V)으로 설정될 수 있다.
도 8은 도 1의 비휘발성 메모리 장치의 데이터 소거 방법의 다른 예를 나타내는 순서도이다. 도 9는 도 8의 비휘발성 메모리 장치의 데이터 소거 방법을 설명하기 위한 타이밍도이다.
도 1, 5, 8 및 9를 참조하면, 상기 소거 소스 단자에 상기 소거 전압을 인가하는데 있어서(단계 S100), 비트 라인(BL)에 소거 전압(VERS)을 인가할 수 있다(단계 S120). 상기 제1 선택 라인에 상기 제1 전압을 인가하는데 있어서(단계 S200), 가장 상단의 스트링 선택 라인(SSLu)에 제1 전압(V1)을 인가할 수 있다(단계 S220). 상기 제2 선택 라인에 상기 제2 전압을 인가하는데 있어서(단계 S300), 스트링 선택 라인(SSLu)보다 하단의 스트링 선택 라인(SSLd)에 제2 전압(V2)을 인가할 수 있다(단계 S320).
도 8 및 9에 도시된 데이터 소거 방법은 GIDL 방식, 특히 메모리 블록의 상부의 비트 라인(BL)을 통해 소거 전압(VERS)이 인가되는 상단 GIDL 방식에 의해 수행될 수 있다.
이 때, 비트 라인(BL)에 인가되는 소거 전압(VERS)을 채널까지 전달하기 위하여, 하단 GIDL 방식과 유사하게 비트 라인(BL)과 가장 가까운 상단의 스트링 선택 라인(SSLu)에 소거 전압(VERS)보다 높은 제1 전압(V1)을 인가하여 소거 전압(VERS)을 하단의 스트링 선택 라인(SSLd)까지 전달하고, 하단의 스트링 선택 라인(SSLd)에 소거 전압(VERS)보다 낮은 제2 전압(V2)을 인가하여 GIDL을 일으켜 소거 전압(VERS)을 채널까지 전달할 수 있다. 다시 말하면, 종래에는 비트 라인(BL)과 상단의 스트링 선택 라인(SSLu) 사이에서 GIDL이 발생하였으나, 본 발명에서는 상단의 스트링 선택 라인(SSLu)과 하단의 스트링 선택 라인(SSLd) 사이에서 GIDL이 발생할 수 있다.
일 실시예에서, 하단 GIDL 방식과 유사하게, 제1 전압(V1)은 제1 시점(t1)에 스트링 선택 라인(SSLu)에 인가되기 시작하고, 소거 전압(VERS)은 제1 시점(t1)보다 늦은 제2 시점(t2)에 비트 라인(BL)에 인가되기 시작하며, 제2 전압(V2)은 제2 시점(t2)보다 늦은 제3 시점(t3)에 스트링 선택 라인(SSLd)에 인가되기 시작할 수 있다.
한편, 비트 라인(BL)에 소거 전압(VERS)을 인가하는 동안에, 공통 소스 라인 콘택(CSLC) 및 접지 선택 라인들(GGSL, GSLu)의 구동 방식은 도 7의 비트 라인(BL) 및 스트링 선택 라인들(SSLu, SSLd)의 구동 방식과 실질적으로 동일하며, 워드 라인들(WL) 및 더미 워드 라인들(DWL0, DWL1)의 구동 방식은 도 7을 참조하여 상술한 것과 실질적으로 동일할 수 있다.
도 10은 도 1의 비휘발성 메모리 장치의 데이터 소거 방법의 또 다른 예를 나타내는 순서도이다. 도 11은 도 10의 비휘발성 메모리 장치의 데이터 소거 방법을 설명하기 위한 타이밍도이다.
도 1, 5, 10 및 11을 참조하면, 상기 소거 소스 단자에 상기 소거 전압을 인가하는데 있어서(단계 S100), 공통 소스 라인 콘택(CSLC)에 소거 전압(VERS)을 인가하고(단계 S110), 이와 동시에 비트 라인(BL)에 소거 전압(VERS)을 인가할 수 있다(단계 S120). 상기 제1 선택 라인에 상기 제1 전압을 인가하는데 있어서(단계 S200), 가장 하단의 접지 선택 라인(GGSL)에 제1 전압(V1)을 인가하고(단계 S210), 이와 동시에 가장 상단의 스트링 선택 라인(SSLu)에 제1 전압(V1)을 인가할 수 있다(단계 S220). 상기 제2 선택 라인에 상기 제2 전압을 인가하는데 있어서(단계 S300), 접지 선택 라인(GGSL)보다 상단의 접지 선택 라인(GSLu)에 제2 전압(V2)을 인가하고(단계 S310), 이와 동시에 스트링 선택 라인(SSLu)보다 하단의 스트링 선택 라인(SSLd)에 제2 전압(V2)을 인가할 수 있다(단계 S320).
도 10 및 11에 도시된 데이터 소거 방법은 도 6 및 7을 참조하여 상술된 하단 GIDL 방식과 도 8 및 9를 참조하여 상술된 상단 GIDL 방식을 혼합하여 수행될 수 있다. 도 10의 단계 S110, S210 및 S310은 도 6의 단계 S110, S210 및 S310과 각각 실질적으로 동일하고, 도 10의 단계 S120, S220 및 S320은 도 8의 단계 S120, S220 및 S320과 각각 실질적으로 동일할 수 있다. 도 11의 공통 소스 라인 콘택(CSLC), 접지 선택 라인들(GGSL, GSLu), 워드 라인들(WL) 및 더미 워드 라인들(DWL0, DWL1)의 구동 방식은 도 7을 참조하여 상술한 것과 실질적으로 동일하고, 도 11의 비트 라인(BL) 및 스트링 선택 라인들(SSLu, SSLd)의 구동 방식은 도 9를 참조하여 상술한 것과 실질적으로 동일할 수 있다.
도 12는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 메모리 블록의 일 예를 나타내는 단면도이다.
도 12를 참조하면, 비휘발성 메모리 장치의 메모리 블록은 씨오피(COP; cell over periphery) 구조로 형성될 수 있다. 상기 씨오피 구조는 주변 회로(PERI)(예를 들어, 도 2의 로우 디코더(120), 페이지 버퍼 회로(130), 데이터 입출력 회로(140), 전압 발생기(150), 제어 회로(160) 등)를 형성하고, 주변 회로(PERI) 상에 절연층(IL) 및 상기 메모리 블록을 포함하는 메모리 셀 어레이를 적층하는 구조를 나타낼 수 있다. 상기 씨오피 구조를 채용함으로써, 비휘발성 메모리 장치의 사이즈가 감소될 수 있다. 씨오피 구조로 구현되는 것을 제외하면, 도 12의 메모리 블록의 구조는 도 5의 메모리 블록의 구조와 실질적으로 동일할 수 있다.
상기와 같은 씨오피 구조를 채용하는 경우에, 메모리 블록의 채널과 연결된 부분에 직접적으로 금속층이 형성될 수 있으며, 이 경우 기판(PPW)에 소거 전압(VERS)을 직접 인가하는 벌크(bulk) 소거 방식 대신에 본 발명의 실시예들에 따른 GIDL 방식이 보다 효율적일 수 있다.
한편, 도 5 내지 12를 참조하여 접지 선택 라인들 및 스트링 선택 라인들이 2단으로 형성되는 경우에 기초하여 본 발명의 실시예들을 설명하였으나, 본 발명은 접지 선택 라인들 및 스트링 선택 라인들이 3단 이상으로 형성되고 임의의 2개의 접지 선택 라인들 사이 및/또는 임의의 2개의 스트링 선택 라인들 사이에서 GIDL이 발생하는 경우에도 적용될 수 있다.
도 13은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 데이터 소거 방법을 나타내는 순서도이다.
도 13을 참조하면, 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 데이터 소거 방법은, 복수의 메모리 셀들이 수직 방향으로 배치되는 메모리 블록을 포함하는 비휘발성 메모리 장치에 의해 수행되며, 특히 접지 선택 라인들 및 스트링 선택 라인들이 3단 이상으로 형성되는 비휘발성 메모리 장치에 의해 수행될 수 있다.
본 발명의 실시예들에 따른 비휘발성 메모리 장치의 데이터 소거 방법에서, 데이터 소거 동작을 위한 커맨드 및 어드레스가 수신되면, 먼저 상기 데이터 소거 동작이 미리 정해진 기준 횟수보다 많이 수행되었는지 판단한다(단계 S500).
상기 데이터 소거 동작이 상기 기준 횟수보다 적거나 같게 수행된 경우에(단계 S500: 아니오), 데이터 소거 방식을 유지하여(즉, 최초 설정된 방식으로) 상기 데이터 소거 동작을 수행한다(단계 S600). 예를 들어, 소거 소스 단자에 소거 전압을 인가하고(단계 S100), 제1 선택 라인에 상기 소거 전압보다 높은 제1 전압을 인가하며(단계 S200), 제2 선택 라인에 상기 소거 전압보다 낮은 제2 전압을 인가한다(단계 S300).
도 13의 단계 S100, S200 및 S300은 도 1의 단계 S100, S200 및 S300과 각각 실질적으로 동일하며, 도 5 내지 11을 참조하여 상술한 방식에 기초하여 수행될 수 있다. 예를 들어, 가장 하단의 접지 선택 라인(GGSL)과 그보다 상단의 접지 선택 라인 사이에서 GIDL이 발생하거나 및/또는 가장 상단의 스트링 선택 라인(SSLu)과 그보다 하단의 스트링 선택 라인 사이에서 GIDL이 발생하여, 상기 데이터 소거 동작이 수행될 수 있다.
상기 데이터 소거 동작이 상기 기준 횟수보다 많이 수행된 경우에(단계 S500: 예), 상기 데이터 소거 방식을 변경하여 상기 데이터 소거 동작을 수행한다(단계 S700). 예를 들어, 상기 소거 소스 단자에 상기 소거 전압을 인가하고(단계 S100a), 상기 제1 및 제2 선택 라인들에 상기 제1 전압을 인가하며(단계 S200a), 제3 선택 라인에 상기 제2 전압을 인가한다(단계 S300a). 상기 제3 선택 라인은 상기 복수의 선택 라인들 중에서 상기 제2 선택 라인보다 상기 소거 소스 단자와 멀리 떨어져 배치되고 상기 메모리 블록을 상기 소거 대상 블록으로 선택하기 위한 선택 라인을 나타낸다. 다시 말하면, 단계 S600에서의 GIDL 발생 위치와 단계 S700에서의 GIDL 발생 위치가 서로 다를 수 있다.
도 14는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 메모리 블록의 일 예를 나타내는 단면도이다. 도 15, 16, 17 및 18은 도 13의 비휘발성 메모리 장치의 데이터 소거 방법을 설명하기 위한 타이밍도들이다.
도 14를 참조하면, 비휘발성 메모리 장치의 메모리 블록은, 접지 선택 라인들 및 스트링 선택 라인들이 3단으로 형성되는 것을 제외하면, 도 5의 메모리 블록과 실질적으로 동일한 구조를 가질 수 있다. 접지 선택 라인들은 하부 접지 선택 라인(GGSL), 중간 접지 선택 라인들(GSLm)(GSL0m, GSL1m, GSL2m, GSL3m) 및 상부 접지 선택 라인들(GSLu)(GSL0u, GSL1u, GSL2u, GSL3u)을 포함하고, 스트링 선택 라인들은 하부 스트링 선택 라인들(SSLd)(SSL0d, SSL1d, SSL2d, SSL3d), 중간 스트링 선택 라인들(SSLm)(SSL0m, SSL1m, SSL2m, SSL3m) 및 상부 스트링 선택 라인들(SSLu)(SSL0u, SSL1u, SSL2u, SSL3u)을 포함할 수 있다.
도 13, 14, 15 및 16을 참조하면, 데이터 소거 방법이 하단 GIDL 방식에 의해 수행되는 경우를 예시하고 있다.
상기 데이터 소거 동작이 상기 기준 횟수보다 적거나 같게 수행된 경우에(단계 S500: 아니오), 도 15에 도시된 것처럼 하부 접지 선택 라인(GGSL)과 중간 접지 선택 라인(GSLm) 사이에서 GIDL이 발생하도록 상기 데이터 소거 동작이 수행될 수 있다. 도 15에서, 공통 소스 라인 콘택(CSLC) 및 접지 선택 라인(GGSL)의 구동 방식은 도 7을 참조하여 상술한 것과 실질적으로 동일하고, 접지 선택 라인들(GSLm, GSLu)의 구동 방식은 도 7을 참조하여 상술한 접지 선택 라인(GSLu)의 구동 방식과 실질적으로 동일할 수 있다.
상기 데이터 소거 동작이 상기 기준 횟수보다 많이 수행된 경우에(단계 S500: 예), 도 16에 도시된 것처럼 중간 접지 선택 라인(GSLm)과 상부 접지 선택 라인(GSLu) 사이에서 GIDL이 발생하도록 상기 데이터 소거 동작이 수행될 수 있다. 도 16에서, 공통 소스 라인 콘택(CSLC) 및 접지 선택 라인(GSLu)의 구동 방식은 도 7을 참조하여 상술한 것과 실질적으로 동일하고, 접지 선택 라인들(GGSL, GSLm)의 구동 방식은 도 7을 참조하여 상술한 접지 선택 라인(GGSL)의 구동 방식과 실질적으로 동일할 수 있다.
도 13, 14, 17 및 18을 참조하면, 데이터 소거 방법이 상단 GIDL 방식에 의해 수행되는 경우를 예시하고 있다.
상기 데이터 소거 동작이 상기 기준 횟수보다 적거나 같게 수행된 경우에(단계 S500: 아니오), 도 17에 도시된 것처럼 상부 스트링 선택 라인(SSLu)과 중간 스트링 선택 라인(SSLm) 사이에서 GIDL이 발생하도록 상기 데이터 소거 동작이 수행될 수 있다. 도 17에서, 비트 라인(BL) 및 스트링 선택 라인(SSLu)의 구동 방식은 도 9를 참조하여 상술한 것과 실질적으로 동일하고, 스트링 선택 라인들(SSLm, SSLd)의 구동 방식은 도 9를 참조하여 상술한 스트링 선택 라인(SSLd)의 구동 방식과 실질적으로 동일할 수 있다.
상기 데이터 소거 동작이 상기 기준 횟수보다 많이 수행된 경우에(단계 S500: 예), 도 18에 도시된 것처럼 중간 스트링 선택 라인(SSLm)과 하부 스트링 선택 라인(SSLd) 사이에서 GIDL이 발생하도록 상기 데이터 소거 동작이 수행될 수 있다. 도 18에서, 비트 라인(BL) 및 스트링 선택 라인(SSLd)의 구동 방식은 도 9를 참조하여 상술한 것과 실질적으로 동일하고, 스트링 선택 라인들(SSLu, SSLm)의 구동 방식은 도 9를 참조하여 상술한 스트링 선택 라인(SSLu)의 구동 방식과 실질적으로 동일할 수 있다.
한편, 도 15 및 16에서 비트 라인(BL) 및 스트링 선택 라인들(SSLu, SSLm, SSLd) 모두에 소거 전압(VERS)이 인가될 수 있고, 도 17 및 18에서 공통 소스 라인 콘택(CSLC) 및 접지 선택 라인들(GGSL, GSLm, GSLu) 모두에 소거 전압(VERS)이 인가될 수 있다. 도 15 내지 18에서, 워드 라인들(WL) 및 더미 워드 라인들(DWL0, DWL1)의 구동 방식은 도 7을 참조하여 상술한 것과 실질적으로 동일할 수 있다.
한편, 도 13 내지 18을 참조하여 접지 선택 라인들 및 스트링 선택 라인들이 3단으로 형성되는 경우에 기초하여 본 발명의 실시예들을 설명하였으나, 본 발명은 접지 선택 라인들 및 스트링 선택 라인들이 4단 이상으로 형성되는 경우 및/또는 GIDL 발생 위치가 2회 이상 변경되는 경우에도 적용될 수 있다. 또한, 도시하지는 않았으나, 본 발명은 하단 GIDL 방식과 상단 GIDL 방식이 혼합된 경우에도 적용될 수 있다.
본 발명의 실시예들에 따른 데이터 소거 방법에서는, 데이터 소거 동작의 수행 횟수에 따라 GIDL 발생 위치를 변경할 수 있으며, 이에 따라 데이터 소거 동작의 신뢰성이 향상될 수 있다.
도 19는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 데이터 소거 방법을 나타내는 순서도이다.
도 19를 참조하면, 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 데이터 소거 방법은, 복수의 메모리 셀들이 수직 방향으로 배치되고 상기 수직 방향으로 배치되는 복수의 서브 블록들(예를 들어, 제1 및 제2 서브 블록들)로 분할되는 메모리 블록을 포함하는 비휘발성 메모리 장치에 의해 수행된다. 다시 말하면, 서브 블록 단위로 데이터 소거 동작이 수행될 수 있다.
본 발명의 실시예들에 따른 비휘발성 메모리 장치의 데이터 소거 방법에서, 상기 메모리 블록의 소거 소스 단자에 소거 전압을 인가한다(단계 S1100). 상기 소거 소스 단자는 상기 메모리 블록의 외부(예를 들어, 전압 발생기)로부터 상기 소거 전압을 수신하는 단자를 나타낸다. 단계 S1100은 도 1의 단계 S100과 실질적으로 동일할 수 있다.
제1 선택 라인에 상기 소거 전압보다 높은 제1 전압을 인가한다(단계 S1200). 상기 제1 선택 라인은 상기 메모리 블록의 복수의 선택 라인들 중에서 상기 소거 소스 단자와 가장 가깝게 배치되고 상기 제1 서브 블록을 소거 대상 서브 블록으로 선택하기 위한 선택 라인을 나타낸다.
상기 소거 소스 단자와 상기 제1 서브 블록의 위치 관계에 따라, 제2 선택 라인에 상기 소거 전압보다 높은 상기 제1 전압 또는 상기 소거 전압보다 낮은 제2 전압을 인가한다(단계 S1300). 상기 제2 선택 라인은 상기 복수의 선택 라인들 중에서 상기 제1 선택 라인보다 상기 소거 소스 단자와 멀리 떨어져 배치되고 상기 제1 서브 블록을 상기 소거 대상 서브 블록으로 선택하기 위한 선택 라인을 나타낸다. 상기 제2 선택 라인은 상기 제1 선택 라인과 동일한 타입의 선택 라인일 수 있다.
본 발명의 실시예들에 따른 비휘발성 메모리 장치의 데이터 소거 방법은 GIDL 방식에 기초하여 수행되며, 데이터 소거 동작을 수행하기 위한 커맨드 및 어드레스에 기초하여 수행될 수 있다.
도 20은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 메모리 블록의 일 예를 나타내는 단면도이다.
도 20을 참조하면, 비휘발성 메모리 장치의 메모리 블록은, 2개의 서브 블록들로 분할되는 것을 제외하면, 도 5의 메모리 블록과 실질적으로 동일한 구조를 가질 수 있다. 워드 라인들은 더미 워드 라인들(DWLd, DWLu)에 의해 하부 워드 라인들(WLd)(WL0, WL1, ..., WL(N-1)) 및 상부 워드 라인들(WLu)(WLN, WL(N+1), ..., WL(2N-1))로 구분될 수 있다. 상부 워드 라인들(WLu)과 연결되는 메모리 셀들은 상부 서브 블록 또는 제1 서브 블록(SBu)을 형성하고, 하부 워드 라인들(WLd)과 연결되는 메모리 셀들은 하부 서브 블록 또는 제2 서브 블록(SBd)을 형성할 수 있다.
도 21은 도 20의 메모리 블록의 구조를 설명하기 위한 단면도이다.
도 21을 참조하면, 각 셀 스트링을 이루는 각 채널 홀은 제1 서브 채널 홀(410) 및 제2 서브 채널 홀(420)을 포함할 수 있다. 제1 서브 채널 홀(410)은 채널막(411), 내부 물질(412) 및 절연막(413)을 포함할 수 있다. 제2 서브 채널 홀(420)은 채널막(421), 내부 물질(422) 및 절연막(423)을 포함할 수 있다. 제1 서브 채널 홀(410)의 채널막(411)과 제2 서브 채널 홀(420)의 채널막(421)은 P-타입의 실리콘 패드(SIP)를 통해 연결될 수 있다.
이러한 복수의 서브 채널 홀들(410, 420)은 적합한 식각 선택비를 갖는 스토퍼 라인(GTL5)을 이용하여 형성될 수 있다. 예를 들어, 상기 적합한 식각 선택비를 구현하기 위해서 스토퍼 라인(GTL5)은 폴리실리콘으로 형성되고 나머지 워드 라인들(GTL1, GTL2, GTL3, GTL4, GTL6, GTL7, GTL8)은 텅스텐과 같은 금속으로 형성될 수 있다. 폴리실리콘의 도핑 농도에 따라 차이는 있으나 스토퍼 라인(GTL5)의 저항 값은 나머지 워드 라인들(GTL1~GTL4, GTL6~GTL8)의 각 저항 값보다 약 6배 정도로 현저히 클 수 있다.
도 20의 서브 블록들(SBu, SBd) 사이의 더미 워드 라인들(DWLd, DWLu)은 셀 스트링의 채널 홀을 이루는 복수의 서브 채널 홀들을 단계적으로 형성하기 위한 스토퍼 라인(GTL5)에 상응할 수 있다. 스토퍼 라인(GTL5)의 메모리 셀들은 데이터를 저장하기에 적합하지 않을 수 있다.
도 20 및 21을 참조하여 상술한 것처럼, 채널 홀을 한 번에 뚫기 어려운 경우에, 복수의 서브 채널 홀들을 이용하여 하나의 채널홀을 형성하는 구조를 멀티 스택 스트링(multi-stacked string) 구조 또는 멀티 스택 구조라고 부를 수 있다. 상기와 같은 멀티 스택 구조를 채용하는 경우에, 메모리 블록의 채널과 연결된 부분에 직접적으로 금속층이 형성될 수 있으며, 이 경우 벌크 소거 방식 대신에 본 발명의 실시예들에 따른 GIDL 방식이 보다 효율적일 수 있다.
도 22는 도 19의 비휘발성 메모리 장치의 데이터 소거 방법의 일 예를 나타내는 순서도이다. 도 23은 도 22의 비휘발성 메모리 장치의 데이터 소거 방법을 설명하기 위한 타이밍도이다.
도 19, 20, 22 및 23을 참조하면, 소거 대상 서브 블록인 제1 서브 블록(SBu)이 제2 서브 블록(SBd)보다 상단에 배치되는 경우 및 하단 GIDL 방식을 예시하고 있다.
상기 소거 소스 단자에 상기 소거 전압을 인가하는데 있어서(단계 S1100), 공통 소스 라인 콘택(CSLC)에 소거 전압(VERS)을 인가할 수 있다(단계 S1110). 상기 제1 선택 라인에 상기 제1 전압을 인가하는데 있어서(단계 S1200), 가장 하단의 접지 선택 라인(GGSL)에 제1 전압(V1)을 인가할 수 있다(단계 S1210). 상기 제2 선택 라인에 상기 제1 전압 또는 상기 제2 전압을 인가하는데 있어서(단계 S1300), 접지 선택 라인(GGSL)보다 상단의 접지 선택 라인(GSLu)에 제1 전압(V1)을 인가할 수 있다(단계 S1310). 추가적으로, 제2 서브 블록(SBd)과 연결되는 워드 라인들(WLd) 및 제2 서브 블록(SBd)과 가까운 더미 워드 라인(DWLd)에 제1 전압(V1)을 인가할 수 있고(단계 S1410), 제1 서브 블록(SBu)과 가까운 더미 워드 라인(DWLu)에 제2 전압(V2)을 인가할 수 있다(단계 S1420).
공통 소스 라인 콘택(CSLC)에 인가되는 소거 전압(VERS)을 제1 서브 블록(SBu)의 채널까지 전달하기 위하여, 접지 선택 라인들(GGSL, GSLu), 워드 라인들(WLd) 및 더미 워드 라인(DWLd)에 소거 전압(VERS)보다 높은 제1 전압(V1)을 인가하여 소거 전압(VERS)을 더미 워드 라인(DWLu)까지 전달하고, 더미 워드 라인(DWLu)에 소거 전압(VERS)보다 낮은 제2 전압(V2)을 인가하여 GIDL을 일으켜 소거 전압(VERS)을 제1 서브 블록(SBu)의 채널까지 전달할 수 있다. 다시 말하면, 더미 워드 라인(DWLd)과 더미 워드 라인(DWLu) 사이에서 GIDL이 발생할 수 있다.
도 23에서 비트 라인(BL), 스트링 선택 라인들(SSLu, SSLd) 및 워드 라인들(WLu)의 구동 방식은 도 7을 참조하여 상술한 비트 라인(BL), 스트링 선택 라인들(SSLu, SSLd) 및 워드 라인들(WL)의 구동 방식과 실질적으로 동일할 수 있다.
도 24는 도 19의 비휘발성 메모리 장치의 데이터 소거 방법의 일 예를 나타내는 순서도이다. 도 25는 도 24의 비휘발성 메모리 장치의 데이터 소거 방법을 설명하기 위한 타이밍도이다.
도 19, 20, 24 및 25를 참조하면, 소거 대상 서브 블록인 제1 서브 블록(SBu)이 제2 서브 블록(SBd)보다 상단에 배치되는 경우 및 상단 GIDL 방식을 예시하고 있다.
상기 소거 소스 단자에 상기 소거 전압을 인가하는데 있어서(단계 S1100), 비트 라인(BL)에 소거 전압(VERS)을 인가할 수 있다(단계 S1120). 상기 제1 선택 라인에 상기 제1 전압을 인가하는데 있어서(단계 S1200), 가장 상단의 스트링 선택 라인(SSLu)에 제1 전압(V1)을 인가할 수 있다(단계 S1220). 상기 제2 선택 라인에 상기 제1 전압 또는 상기 제2 전압을 인가하는데 있어서(단계 S1300), 스트링 선택 라인(SSLu)보다 하단의 스트링 선택 라인(SSLd)에 제2 전압(V2)을 인가할 수 있다(단계 S1320).
도 24의 단계 S1120, S1220 및 S1320은 도 8의 단계 S120, S220 및 S320과 실질적으로 동일하며, 도 25의 구동 방식은 도 9의 구동 방식과 실질적으로 동일할 수 있다. 다시 말하면, 스트링 선택 라인(SSLu)과 스트링 선택 라인(SSLd) 사이에서 GIDL이 발생할 수 있다.
한편, 소거 대상 서브 블록 제2 서브 블록(SBd)인 경우에도 이와 유사하게 동작할 수 있다. 예를 들어, 상단 GIDL 방식에서는 비트 라인(BL)에 소거 전압(VERS)을 인가하고 스트링 선택 라인들(SSLu, SSLd), 워드 라인들(WLu) 및 더미 워드 라인(DWLu)에 제1 전압(V1)을 인가하며 더미 워드 라인(DWLd)에 제2 전압(V2)을 인가하여, 더미 워드 라인(DWLd)과 더미 워드 라인(DWLu) 사이에서 GIDL이 발생할 수 있다. 하단 GIDL 방식에서는 도 7의 구동 방식과 실질적으로 동일할 수 있다.
한편, 도 20 내지 25를 참조하여 접지 선택 라인들 및 스트링 선택 라인들이 2단으로 형성되고 2개의 서브 블록들을 포함하는 경우에 기초하여 본 발명의 실시예들을 설명하였으나, 본 발명은 접지 선택 라인들 및 스트링 선택 라인들이 3단 이상으로 형성되는 경우 및/또는 3개 이상의 서브 블록들을 포함하는 경우에도 적용될 수 있다. 또한, 본 발명은 하단 GIDL 방식과 상단 GIDL 방식이 혼합된 경우 및/또는 데이터 소거 동작의 수행 횟수에 따라 GIDL 발생 위치가 변경되는 경우에도 적용될 수 있다.
한편, 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 데이터 소거 방법은, 컴퓨터로 판독 가능한 매체에 저장된 컴퓨터로 판독 가능한 프로그램 코드를 포함하는 제품 등의 형태로 구현될 수도 있다. 상기 컴퓨터로 판독 가능한 프로그램 코드는 다양한 컴퓨터 또는 다른 데이터 처리 장치의 프로세서로 제공될 수 있다. 상기 컴퓨터로 판독 가능한 매체는 컴퓨터로 판독 가능한 신호 매체 또는 컴퓨터로 판독 가능한 기록 매체일 수 있다. 상기 컴퓨터로 판독 가능한 기록 매체는 명령어 실행 시스템, 장비 또는 장치 내에 또는 이들과 접속되어 프로그램을 저장하거나 포함할 수 있는 임의의 유형적인 매체일 수 있다.
도 26은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 26을 참조하면, 메모리 시스템(500)은 메모리 컨트롤러(600) 및 적어도 하나의 비휘발성 메모리 장치(700)를 포함한다.
비휘발성 메모리 장치(700)는 본 발명의 실시예들에 따른 비휘발성 메모리 장치이며, 메모리 컨트롤러(600)의 제어에 따라 데이터 소거, 기입 및/또는 독출 동작 등을 수행할 수 있다. 이를 위하여, 비휘발성 메모리 장치(700)는 입출력 라인을 통해 메모리 컨트롤러(600)로부터 커맨드(CMD) 및 어드레스(ADDR)를 수신하고, 메모리 컨트롤러(600)와 프로그램 동작 또는 독출 동작을 위한 데이터(DAT)를 송수신할 수 있다. 또한, 비휘발성 메모리 장치(700)는 제어 라인을 통해 메모리 컨트롤러(600)로부터 제어 신호(CTRL)를 수신하고, 전원 라인을 통해 메모리 컨트롤러(600)로부터 전원 전압(PWR)을 제공받을 수 있다.
도 27은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 포함하는 저장 장치를 나타내는 블록도이다.
도 27을 참조하면, 저장 장치(1000)는 복수의 비휘발성 메모리 장치들(1100) 및 컨트롤러(1200)를 포함한다. 실시예에 따라서, 저장 장치(1000)는 eMMC(embedded multimedia card), UFS(universal flash storage), SSD(solid state drive) 등으로 구현될 수 있다.
컨트롤러(1200)는 복수의 채널들(CH1, CH2, CH3, ..., CHi)을 통하여 비휘발성 메모리 장치들(1100)에 연결된다. 컨트롤러(1200)는 적어도 하나의 프로세서(1210), 버퍼 메모리(1220), 에러 정정 회로(error correction circuit; ECC)(1230), 호스트 인터페이스(1250) 및 비휘발성 메모리 인터페이스(1260)를 포함한다. 버퍼 메모리(1220)는 컨트롤러(1200)의 구동에 필요한 데이터를 임시로 저장할 수 있다. 또한, 버퍼 메모리(1220)는 기입 요청시 프로그램 동작에 이용될 데이터를 버퍼링해 놓을 수 있다. 에러 정정 회로(1230)는 기입 동작에서 프로그램될 데이터의 에러 정정 코드 값을 계산하고, 독출 동작에서 읽혀진 데이터를 에러 정정 코드 값에 근거로 하여 에러 정정하고, 데이터 복구 동작에서 비휘발성 메모리 장치(1100)로부터 복구된 데이터의 에러를 정정할 수 있다. 호스트 인터페이스(1250) 및 비휘발성 메모리 인터페이스(1260)는 외부의 장치 및 비휘발성 메모리 장치(1100)와 인터페이스 기능을 제공할 수 있다.
비휘발성 메모리 장치들(1100)은 본 발명의 실시예들에 따른 비휘발성 메모리 장치이며, 옵션적으로 외부 고전압(VPP)을 제공받을 수 있다.
본 발명의 실시예들은 비휘발성 메모리 장치를 포함하는 임의의 전자 장치 및 시스템에 유용하게 이용될 수 있다. 예를 들어, 본 발명의 실시예들은 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular), 스마트 폰(smart phone), MP3 플레이어, PDA(personal digital assistant), PMP(portable multimedia player), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console), 네비게이션(navigation) 기기, 웨어러블(wearable) 기기, IoT(internet of things) 기기, IoE(internet of everything) 기기, e-북(e-book), VR(virtual reality) 기기, AR(augmented reality) 기기 등과 같은 전자 기기에 더욱 유용하게 적용될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (20)

  1. 복수의 메모리 셀들이 수직 방향으로 배치되는 메모리 블록을 포함하는 비휘발성 메모리 장치의 데이터 소거 방법으로서,
    상기 메모리 블록의 소거 소스(source) 단자에 소거 전압을 인가하는 단계;
    상기 소거 소스 단자와 가장 가깝게 배치되고 상기 메모리 블록을 소거 대상 블록으로 선택하기 위한 제1 선택 라인에 상기 소거 전압보다 높은 제1 전압을 인가하는 단계; 및
    상기 제1 선택 라인보다 상기 소거 소스 단자와 멀리 떨어져 배치되고 상기 메모리 블록을 상기 소거 대상 블록으로 선택하기 위한 제2 선택 라인에 상기 소거 전압보다 낮은 제2 전압을 인가하는 단계를 포함하는 비휘발성 메모리 장치의 데이터 소거 방법.
  2. 제 1 항에 있어서,
    상기 제1 전압은 제1 시점에 상기 제1 선택 라인에 인가되기 시작하고,
    상기 소거 전압은 상기 제1 시점보다 늦은 제2 시점에 상기 소거 소스 단자에 인가되기 시작하는 것을 특징으로 하는 비휘발성 메모리 장치의 데이터 소거 방법.
  3. 제 2 항에 있어서,
    상기 제2 전압은 상기 제2 시점보다 늦은 제3 시점에 상기 제2 선택 라인에 인가되기 시작하는 것을 특징으로 하는 비휘발성 메모리 장치의 데이터 소거 방법.
  4. 제 1 항에 있어서, 상기 소거 소스 단자에 상기 소거 전압을 인가하는 단계는,
    상기 메모리 블록의 하부에 상기 메모리 블록과 인접하여 형성되는 공통 소스 라인 콘택에 상기 소거 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 데이터 소거 방법.
  5. 제 4 항에 있어서, 상기 제1 선택 라인에 상기 제1 전압을 인가하는 단계는,
    상기 메모리 블록의 가장 하단의 제1 접지 선택 라인에 상기 제1 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 데이터 소거 방법.
  6. 제 5 항에 있어서, 상기 제2 선택 라인에 상기 제2 전압을 인가하는 단계는,
    상기 제1 접지 선택 라인보다 상단의 제2 접지 선택 라인에 상기 제2 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 데이터 소거 방법.
  7. 제 1 항에 있어서, 상기 소거 소스 단자에 상기 소거 전압을 인가하는 단계는,
    상기 메모리 블록의 상부에 형성되는 비트 라인에 상기 소거 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 데이터 소거 방법.
  8. 제 7 항에 있어서, 상기 제1 선택 라인에 상기 제1 전압을 인가하는 단계는,
    상기 메모리 블록의 가장 상단의 제1 스트링 선택 라인에 상기 제1 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 데이터 소거 방법.
  9. 제 8 항에 있어서, 상기 제2 선택 라인에 상기 제2 전압을 인가하는 단계는,
    상기 제1 스트링 선택 라인보다 하단의 제2 스트링 선택 라인에 상기 제2 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 데이터 소거 방법.
  10. 제 1 항에 있어서,
    데이터 소거 동작이 미리 정해진 기준 횟수보다 많이 수행되었는지 판단하는 단계; 및
    상기 데이터 소거 동작이 상기 기준 횟수보다 많이 수행된 경우에, 데이터 소거 방식을 변경하여 상기 데이터 소거 동작을 수행하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 데이터 소거 방법.
  11. 제 10 항에 있어서, 상기 데이터 소거 방식을 변경하여 상기 데이터 소거 동작을 수행하는 단계는,
    상기 소거 소스 단자에 상기 소거 전압을 인가하는 단계;
    상기 제1 선택 라인 및 상기 제2 선택 라인에 상기 제1 전압을 인가하는 단계; 및
    상기 제2 선택 라인보다 상기 소거 소스 단자와 멀리 떨어져 배치되고 상기 메모리 블록을 상기 소거 대상 블록으로 선택하기 위한 제3 선택 라인에 상기 제2 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 데이터 소거 방법.
  12. 제 10 항에 있어서,
    상기 데이터 소거 동작이 상기 기준 횟수보다 적거나 같게 수행된 경우에, 상기 데이터 소거 방식을 유지하여 상기 데이터 소거 동작을 수행하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 데이터 소거 방법.
  13. 제 1 항에 있어서,
    상기 비휘발성 메모리 장치는 주변 회로 상에 상기 메모리 블록을 포함하는 메모리 셀 어레이를 적층하는 씨오피(COP; cell over periphery) 구조로 형성되는 것을 특징으로 하는 비휘발성 메모리 장치의 데이터 소거 방법.
  14. 복수의 메모리 셀들이 수직 방향으로 배치되고 상기 수직 방향으로 배치되는 제1 서브 블록 및 제2 서브 블록으로 분할되는 메모리 블록을 포함하는 비휘발성 메모리 장치의 데이터 소거 방법으로서,
    상기 메모리 블록의 소거 소스(source) 단자에 소거 전압을 인가하는 단계;
    상기 소거 소스 단자와 가장 가깝게 배치되고 상기 제1 서브 블록을 소거 대상 서브 블록으로 선택하기 위한 제1 선택 라인에 상기 소거 전압보다 높은 제1 전압을 인가하는 단계; 및
    상기 소거 소스 단자와 상기 제1 서브 블록의 위치 관계에 따라, 상기 제1 선택 라인보다 상기 소거 소스 단자와 멀리 떨어져 배치되고 상기 제1 서브 블록을 상기 소거 대상 서브 블록으로 선택하기 위한 제2 선택 라인에 상기 제1 전압 또는 상기 소거 전압보다 낮은 제2 전압을 인가하는 단계를 포함하는 비휘발성 메모리 장치의 데이터 소거 방법.
  15. 제 14 항에 있어서, 상기 제1 서브 블록이 상기 제2 서브 블록보다 상단에 배치되고, 상기 메모리 블록의 하부에 상기 메모리 블록과 인접하여 형성되는 공통 소스 라인 콘택을 통해 상기 소거 전압이 제공되는 경우에,
    상기 소거 소스 단자에 상기 소거 전압을 인가하는 단계는, 상기 공통 소스 라인 콘택에 상기 소거 전압을 인가하는 단계를 포함하고,
    상기 제1 선택 라인에 상기 제1 전압을 인가하는 단계는, 상기 메모리 블록의 가장 하단의 제1 접지 선택 라인에 상기 제1 전압을 인가하는 단계를 포함하며,
    상기 제2 선택 라인에 상기 제1 전압 또는 상기 제2 전압을 인가하는 단계는, 상기 제1 접지 선택 라인보다 상단의 제2 접지 선택 라인에 상기 제1 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 데이터 소거 방법.
  16. 제 15 항에 있어서,
    상기 제2 서브 블록과 연결되는 워드 라인들 및 상기 제1 서브 블록과 상기 제2 서브 블록 사이의 제1 더미 워드 라인에 상기 제1 전압을 인가하는 단계; 및
    상기 제1 서브 블록과 상기 제2 서브 블록 사이의 상기 제1 더미 워드 라인보다 상단의 제1 더미 워드 라인에 상기 제2 전압을 인가하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 데이터 소거 방법.
  17. 제 14 항에 있어서, 상기 제1 서브 블록이 상기 제2 서브 블록보다 상단에 배치되고, 상기 메모리 블록의 상부에 형성되는 비트 라인을 통해 상기 소거 전압이 제공되는 경우에,
    상기 소거 소스 단자에 상기 소거 전압을 인가하는 단계는, 상기 비트 라인에 상기 소거 전압을 인가하는 단계를 포함하고,
    상기 제1 선택 라인에 상기 제1 전압을 인가하는 단계는, 상기 메모리 블록의 가장 상단의 제1 스트링 선택 라인에 상기 제1 전압을 인가하는 단계를 포함하며,
    상기 제2 선택 라인에 상기 제1 전압 또는 상기 제2 전압을 인가하는 단계는, 상기 제1 스트링 선택 라인보다 하단의 제2 스트링 선택 라인에 상기 제2 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 데이터 소거 방법.
  18. 복수의 메모리 셀들이 수직 방향으로 배치되는 메모리 블록; 및
    상기 메모리 블록의 소거 소스(source) 단자에 소거 전압을 인가하고, 상기 소거 소스 단자와 가장 가깝게 배치되고 상기 메모리 블록을 소거 대상 블록으로 선택하기 위한 제1 선택 라인에 상기 소거 전압보다 높은 제1 전압을 인가하는 제어 회로를 포함하는 비휘발성 메모리 장치.
  19. 제 18 항에 있어서, 상기 제어 회로는,
    상기 제1 선택 라인보다 상기 소거 소스 단자와 멀리 떨어져 배치되고 상기 메모리 블록을 상기 소거 대상 블록으로 선택하기 위한 제2 선택 라인에 상기 소거 전압보다 낮은 제2 전압을 인가하는 것을 특징으로 하는 비휘발성 메모리 장치.
  20. 제 18 항에 있어서,
    상기 메모리 블록은 상기 수직 방향으로 배치되는 제1 서브 블록 및 제2 서브 블록들로 분할되고,
    상기 제어 회로는, 상기 소거 소스 단자와 상기 제1 서브 블록의 위치 관계에 따라, 상기 제1 선택 라인보다 상기 소거 소스 단자와 멀리 떨어져 배치되고 상기 제1 서브 블록을 소거 대상 서브 블록으로 선택하기 위한 제2 선택 라인에 상기 제1 전압 또는 상기 소거 전압보다 낮은 제2 전압을 인가하는 것을 특징으로 하는 비휘발성 메모리 장치.
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