KR20190067115A - 드라이버 ic가 없는 디스플레이 디바이스 - Google Patents

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Abstract

디스플레이 디바이스는, 픽셀들의 어레이를 갖는 디스플레이 영역을 배치하는 기판, 및 픽셀들에 이미지 데이터 및 타이밍 제어 신호들을 제공하기 위한 시프트 레지스터들 및 래치들을 갖는 제어 회로들을 갖는다. 제어 회로들은, 이미지 데이터를 나타내는 데이터 신호들 및 타이밍 제어 신호들을 나타내는 타이밍 펄스들을 수신하기 위해 접속 케이블에 전기적으로 접속되는 신호 라인들을 갖는다. 접속 케이블은 또한 제어 회로들 내의 시프트 레지스터들 및 래치들에 기준 신호들을 제공하도록 구성된다. 데이터 신호들은 기준 신호들의 진폭 범위보다 큰 진폭 범위를 갖는 디지털 신호들이다. 아날로그 신호들을 프로세싱하기 위해 기판 상에 드라이버 IC가 배치되지 않는다. 픽셀들 각각은 3개의 서브 픽셀들을 갖고, 컬러 서브 픽셀들 각각은 상이한 스캔 라인으로부터 타이밍 제어 신호들을 수신하도록 구성된 3개의 컬러 서브 영역들을 갖는다.

Description

드라이버 IC가 없는 디스플레이 디바이스{DISPLAY DEVICE WITHOUT A DRIVER IC}
본 발명은 일반적으로 복수의 픽셀이 2차원 어레이로 배열된 디스플레이 영역을 갖는 디스플레이 디바이스에 관한 것이다.
디스플레이 영역이 복수의 픽셀들을 갖는 디스플레이 디바이스에서, 박막 트랜지스터(thin-film transistor)들이 공통적으로 픽셀들에서의 충전 및 방전을 제어하기 위한 스위칭 엘리먼트들로서 사용된다. 적어도 하나의 드라이버 IC는 TFT 스위칭 엘리먼트들을 구동하는데 사용된다. 도 1에 종래 기술의 디스플레이 디바이스가 도시되어 있다. 드라이버 IC의 기능들 중 하나는 디지털 데이터를 수신하고 디지털 데이터를 아날로그 신호들로 변환하는 것이다. 통상적으로 디지털 데이터의 진폭은 아날로그 신호들보다 매우 작다. 액정 디스플레이(LCD) 패널에서, 액정 층을 통한 광의 투과는 액정 층에 인가된 전기장에 의해 제어된다. 액정 층의 양측(opposite sides)에 위치된 편광기와 함께 픽셀에 인가된 아날로그 신호의 진폭은 픽셀의 휘도 레벨 및 디스플레이 패널의 그레이 스케일을 적어도 부분적으로 제어한다. 디스플레이 디바이스의 이미지 품질이 향상됨에 따라, 드라이버 IC의 역할이 더욱 중요 해지고 있다. 특히, TV 스크린 및 컴퓨터 모니터와 같은 대형 디스플레이 패널은 많은 수의 드라이버 IC를 필요로 한다.
도 1에 도시된 바와 같이, 디스플레이 디바이스(2)는 디스플레이 영역(4)을 수용하기 위한 기판(3), 하나 이상의 제어 회로(5), 및 드라이버 IC(6)를 갖는다. 드라이버 IC(6)는 플렉시블 인쇄 회로(flexible printed circuit; FPC)(7)와 같은 커넥터로부터 입력 신호들을 수신하도록 구성된다. 드라이버 IC(6)의 기능들 중 하나는 제어 회로(5)의 제어 하에서, 디스플레이 영역(4)에 이미지 데이터를 나타내는 아날로그 신호들을 제공하는 것이다. 드라이버 IC가 디스플레이 영역 외부의 기판의 일부 영역을 차지하므로, 기판은 드라이버 IC 용으로 충분한 경계 영역을 가져야 한다.
개인용 착용 가능 디스플레이 디바이스, 및 가전 제품과 사무용 기기에 사용되는 정보 디스플레이 디바이스와 같은 보다 작은 디스플레이 디바이스에서, 이미지 품질은 그다지 중요하지 않다. 이들 디스플레이 디바이스 중 일부는 작은 기판을 갖는 경향이 있고 디스플레이 영역 외부의 경계 영역은 비교적 작다. 경계 영역을 최소화하기 위해 드라이버 IC의 사용을 제거하는 것이 바람직할 것이다.
본 발명은 드라이버 IC가 없는 디스플레이 디바이스를 제공한다. 본 발명의 실시형태에 따른 디스플레이 디바이스는, 픽셀들의 어레이를 갖는 디스플레이 영역을 배치하는 기판, 및 픽셀들에 이미지 데이터 및 타이밍 제어 신호들을 제공하기 위한 시프트 레지스터들 및 래치들을 갖는 제어 회로들을 갖는다. 제어 회로들은, 이미지 데이터를 나타내는 데이터 신호들 및 타이밍 제어 신호들을 나타내는 타이밍 펄스들을 수신하기 위해 접속 케이블에 전기적으로 접속되는 인커밍 신호 라인들을 갖는다. 접속 케이블은 또한 제어 회로들 내의 시프트 레지스터들 및 래치들에 기준 신호들을 제공하도록 구성된다. 데이터 신호들은 기준 신호들의 진폭 범위보다 큰 진폭 범위를 갖는 디지털 신호들이다. 픽셀들 각각은 3개의 서브 픽셀들을 갖고, 컬러 서브 픽셀들 각각은 상이한 스캔 라인으로부터 타이밍 제어 신호들을 수신하도록 구성된 3개의 컬러 서브 영역들을 갖는다. 아날로그 신호들을 프로세싱하기 위해 기판 상에 드라이버 IC가 배치되지 않는다.
따라서, 본 발명의 일 양태는, 기판, 및 2차원 어레이로 배열된 복수의 픽셀들을 포함하며 기판 상에 배치된 디스플레이 영역을 갖는 디스플레이 디바이스를 제공하는 것이며, 상기 디스플레이 디바이스는,
상기 기판 상에 배치된 제1 제어 회로로서, 상기 제1 제어 회로는 복수의 제1 인커밍 신호 라인들, 복수의 제1 전자 콤포넌트들, 및 복수의 데이터 라인들을 포함하고, 상기 데이터 라인들은 상기 픽셀들에 이미지 데이터를 제공하도록 배열되고, 상기 제1 전자 콤포넌트들은 상기 제1 인커밍 신호 라인들로부터 상기 이미지 데이터를 나타내는 데이터 신호들을 수신하도록 구성되는 것인, 상기 제1 제어 회로;
상기 기판 상에 배치된 제2 제어 회로로서, 상기 제2 제어 회로는 복수의 제2 인커밍 신호 라인들, 복수의 제2 전자 콤포넌트들, 및 복수의 스캔 라인들을 포함하고, 상기 스캔 라인들은 상기 픽셀들에 타이밍 제어 신호들을 제공하도록 배열되고, 상기 제2 전자 콤포넌트들은 상기 제2 인커밍 신호 라인들로부터 상기 타이밍 제어 신호들을 나타내는 타이밍 펄스들을 수신하도록 구성되는 것인, 상기 제2 제어 회로; 및
복수의 제1 접속 라인들 및 복수의 제2 접속 라인들을 포함하는 접속 케이블로서, 상기 제1 인커밍 신호 라인들은 상기 데이터 신호들을 상기 제1 접속 라인들로부터 수신하기 위해 상기 제1 접속 라인들에 전기적으로 접속되고, 상기 제2 인커밍 신호 라인들은 상기 타이밍 펄스들을 상기 제2 접속 라인들로부터 수신하기 위해 상기 제2 접속 라인들에 전기적으로 접속되며, 상기 데이터 신호들은 디지털 신호들인 것인, 상기 접속 케이블을 포함한다.
본 발명의 실시형태에 따르면, 상기 제1 인커밍 신호 라인들은 상기 제1 전자 콤포넌트들에 상기 데이터 신호들을 제공하기 위한 데이터 신호 라인을 포함한다.
본 발명의 실시형태에 따르면, 상기 픽셀들 각각은 복수의 컬러 서브-픽셀들을 포함하고, 각각의 컬러 서브-픽셀들은 상기 데이터 라인들 중 상이한 하나의 데이터 라인으로부터 상기 이미지 데이터를 수신하도록 배열되고, 각각의 컬러 서브-픽셀들은 복수의 컬러 서브-영역들을 포함하고, 각각의 컬러 서브-영역들은 상기 스캔 라인들 중 상이한 하나의 스캔 라인으로부터 상기 타이밍 제어 신호들을 수신하도록 배열된다.
본 발명의 실시형태에 따르면, 상기 데이터 라인들은 제1 데이터 라인, 제2 데이터 라인, 및 제3 데이터 라인을 포함하고, 상기 컬러 서브-픽셀들은 적색 서브-픽셀, 녹색 서브-픽셀, 및 청색 서브-픽셀을 포함하고, 상기 적색 서브-픽셀은 상기 제1 데이터 라인으로부터 상기 이미지 데이터를 수신하도록 배열된 복수의 적색 서브-영역들을 포함하고, 상기 녹색 서브-픽셀은 상기 제2 데이터 라인으로부터 이미지 데이터를 수신하기 위해 제1 방향으로 배열된 복수의 녹색 서브-영역들을 포함하고, 상기 청색 서브-픽셀은 상기 제3 데이터 라인으로부터 이미지 데이터를 수신하기 위해 배열된 복수의 청색 서브-영역들을 포함한다.
본 발명의 실시형태에 따르면, 상기 적색 서브-픽셀, 상기 녹색 서브-픽셀, 및 상기 청색 서브-픽셀 각각에서의 서브-영역들은 제1 서브-영역, 제2 서브-영역, 및 제3 서브-영역을 포함하고, 상기 제3 서브-영역은 상기 제2 서브-영역보다 2배 더 크고, 상기 제2 서브-영역은 상기 제1 서브-영역보다 2배 더 크다.
본 발명의 실시형태에 따르면, 각각의 픽셀은 복수의 픽셀 서브-영역들을 포함하고, 상기 픽셀 서브-영역들 각각은 상이한 스캔 라인으로부터 상기 타이밍 제어 신호들을 수신하도록 배열되고, 각각의 픽셀 서브-영역은 적색 서브-영역, 녹색 서브-영역, 및 청색 서브-영역을 포함한다.
본 발명의 실시형태에 따르면, 상기 제1 전자 콤포넌트들은 상기 이미지 데이터를 제어하도록 구성된 복수의 제1 시프트 레지스터들 및 복수의 래치(latch)들을 포함하고, 상기 제1 인커밍 신호 라인들은 시프트 클록 신호들 및 래치 클록 신호들을 제공하도록 배열된 복수의 제어 신호 라인들을 포함하고, 상기 제1 시프트 레지스터들은 상기 시프트 클록 신호들에 응답하여 상기 래치들에 상기 데이터 신호들을 제공하도록 구성되고, 사기 래치들은 상기 래치 클록 신호들에 응답하여 상기 컬러 서브-픽셀들에 상기 이미지 데이터를 제공하도록 구성된다.
본 발명의 실시형태에 따르면, 상기 제2 전자 콤포넌트들은 상기 타이밍 제어 신호들을 제어하도록 구성된 복수의 제2 시프트 레지스터들을 포함하고, 상기 제2 인커밍 신호 라인들은 시프트 클록 신호들을 제공하도록 배열되고, 상기 제2 시프트 레지스터들은 상기 시프트 클록 신호들에 응답하여 상기 컬러 서브-영역들에 상기 타이밍 펄스들을 제공하도록 구성된다.
본 발명의 실시형태에 따르면, 상기 픽셀들은 제1 방향에서 복수의 픽셀들 행들로 그리고 제2 방향에서 복수의 픽셀 열들로 배열되고, 각 픽셀은 상기 제2 방향으로 배열된 복수의 픽셀 서브-영역들을 포함하고, 상기 픽셀 서브-영역들 각각은 상이한 스캔 라인으로부터 상기 타이밍 제어 신호들을 수신하도록 배열되고, 픽셀 서브-영역 각각은 상기 제1 방향으로 배열된 복수의 컬러 서브-영역들을 포함하고, 컬러 서브-영역 각각은 상이한 데이터 라인으로부터 상기 이미지 데이터를 수신하도록 배열된다.
본 발명의 실시형태에 따르면, 상기 복수의 컬러 서브-영역들은 적색 서브-영역들, 녹색 서브-영역들, 및 청색 서브-영역들을 포함하고, 각 픽셀은, 상기 적색 서브-영역들을 가진 적색 서브-픽셀, 상기 녹색 서브-영역들을 가진 녹색 서브-픽셀, 및 상기 청색 서브-영역들을 가진 청색 서브-픽셀을 포함하는 복수의 컬러 서브-픽셀들을 포함하고, 상기 제1 전자 콤포넌트들은 상기 이미지 데이터를 제어하도록 구성된 복수의 제1 시프트 레지스터들 및 복수의 래치들을 포함하고, 상기 제1 인커밍 신호 라인들은 제1 시프트 클록 신호들 및 래치 클록 신호들을 제공하도록 배열된 복수의 제어 신호 라인들을 포함하고, 상기 제1 시프트 레지스터들은 상기 제1 시프트 클록 신호들에 응답하여 상기 래치들에 상기 데이터 신호들을 제공하도록 구성되고, 상기 래치들은 상기 래치 클록 신호들에 응답하여 상기 컬러 서브-픽셀들에 상기 이미지 데이터를 제공하도록 구성된다.
본 발명의 실시형태에 따르면, 상기 제2 전자 콤포넌트들은 상기 타이밍 제어 신호들을 제어하도록 구성된 복수의 제2 시프트 레지스터들을 포함하고, 상기 제2 인커밍 신호 라인들은 제2 시프트 클록 신호들을 제공하도록 배열되고, 상기 제2 시프트 레지스터들은 상기 제2 시프트 클록 신호들에 응답하여 상기 컬러 서브-영역들에 상기 타이밍 펄스들을 제공하도록 구성된다.
본 발명의 실시형태에 따르면, 상기 픽셀 행들의 각각은 N개의 컬러 서브-픽셀들을 포함하고, N은 1보다 큰 양의 정수이며, 상기 제1 전자 콤포넌트들은 N개의 제1 시프트 레지스터들 및 N개의 래치들을 포함하고, 상기 복수의 제어 신호 라인들은 행-시간 기간에 N개의 시프트 클록 신호들 및 N개의 래치 클록 신호들을 제공하도록 배열되고, 상기 타이밍 펄스들 각각은 하나의 행-시간 기간과 실질적으로 동일한 펄스 폭을 갖는다.
본 발명의 실시형태에 따르면, 상기 픽셀 열들의 각각은 M개의 픽셀 서브-영역들을 포함하고, M은 1보다 큰 양의 정수이며, 상기 제2 전자 콤포넌트들은 M개의 제2 시프트 레지스터들을 포함하고, 상기 제2 인커밍 신호 라인들은 하나의 프레임 시간에 상기 M개의 제2 시프트 레지스터들에 M개의 연속하는 제2 시프트 클록 펄스들을 제공하도록 배열된다.
본 발명의 실시형태에 따르면, 상기 하나의 프레임 시간은 1/60초와 동일하다.
본 발명의 실시형태에 따르면, 상기 기판은 유리 기판을 포함한다.
본 발명의 실시형태에 따르면, 상기 접속 케이블은 제어 시스템으로부터 상기 데이터 신호들 및 상기 타이밍 펄스들을 수신하도록 배열된 하나 이상의 플렉시블 인쇄 회로를 포함한다.
본 발명의 실시형태에 따르면, 상기 디지털 신호들은 제1 전압 레벨 및 제2 전압 레벨을 포함하고, 상기 제1 전압 레벨은 10 V와 실질적으로 동일하고, 상기 제2 전압 레벨은 -10 V와 실질적으로 동일하다.
본 발명의 실시형태에 따르면, 상기 제1 전자 콤포넌트들은 상기 이미지 데이터를 제어하기 위한 복수의 제1 스위칭 엘리먼트들을 포함하고,
상기 제2 전자 콤포넌트들은 상기 타이밍 제어 신호들을 제어하기 위한 복수의 제2 스위칭 엘리먼트들을 포함하고, 상기 제1 및 제2 스위칭 엘리먼트들은 박막 트랜지스터들로만 만들어진다.
본 발명의 실시형태에 따르면, 상기 접속 케이블은 또한 상기 제1 및 제2 스위칭 엘리먼트들 중 일부에 전압 기준을 제공하기 위한 기준 신호들을 제공하도록 구성되며, 상기 기준 신호들은 -3 V 내지 6 V의 신호 전압 범위를 포함한다.
본 발명의 실시형태에 따르면, 제1 시프트 레지스터들 및 래치들 각각은 박막 트랜지스터들로 만들어진 복수의 스위칭 엘리먼트들을 포함한다.
도 2 내지 도 10의 도면과 함께 설명은 읽으면 본 발명이 명백하게 될 것이다.
도 1은 종래 기술 디스플레이 디바이스를 예시한다.
도 2는 본 발명의 실시형태에 따른 디스플레이 디바이스를 예시한다.
도 3은 본 발명의 실시형태에 따른 디스플레이 영역에 이미지 데이터를 제어 및 제공하는 제어 회로를 예시한다.
도 4는 본 발명의 실시형태에 따른 디스플레이 디바이스 상의 픽셀을 예시한다.
도 5는 디스플레이 영역에 이미지 데이터를 제공하는 전자 회로의 일부를 예시한다.
도 6은 디스플레이 영역에 타이밍 제어 신호를 제공하는 전자 회로의 일부를 예시한다.
도 7은 전자 회로의 이미지 데이터 수신 및 래칭 기능의 일부를 수행하도록 구성된 전자 회로를 예시한다.
도 8은 도 7의 전자 회로에서의 데이터 및 타이밍 신호를 나타내는 타임 차트이다.
도 9는 디지털 신호와 기준 신호의 그래픽 표현이다.
도 10은 이미지 데이터와 타이밍 제어 신호를 제공하는 시스템과 디스플레이 디바이스 사이의 접속을 예시한다.
컬러 디스플레이 디바이스에서, 픽셀들은 통상적으로 2차원 어레이로 배열되고, 각 픽셀은 R, G, 및 B의 복수의 컬러 서브-픽셀들을 갖는다. 본 발명의 실시형태에서, 각 컬러 서브-픽셀은 동일한 컬러의 다수의 서브-영역들로 만들어지고, 각 서브-영역은 다른 서브-영역들과 독립적으로 "어두움(dark)" 레벨 또는 "밝음(bright)" 레벨을 디스플레이하도록 배열된다. 각 서브-영역에 제공된 이미지 데이터를 나타내는 신호는 "H" 및 "L"과 같은 2개의 상태로 표현 가능하다. 환언하면, 각 픽셀에 제공된 이미지 데이터를 나타내는 데이터 신호는 디지털 신호이다. 본 발명의 실시형태에서, 데이터 신호는 교번하는 상으로 수행되는 이산 신호이다. 본 발명에 따른 디스플레이 디바이스는 이미지 데이터를 제어하도록 구성된 시프트 레지스터 및 래치를 갖는 제어 회로를 포함한다. 제어 회로는 접속 케이블을 통해 타이밍 제어 시스템으로부터 직접 데이터 신호를 수신하도록 배열된다. 본 발명에 따른 디스플레이 디바이스는 드라이버 IC를 갖지 않는다.
도 2는 본 발명의 실시형태에 따른 디스플레이 디바이스를 예시한다. 도 2에 도시된 바와 같이, 디스플레이 디바이스(10)는, 기판(12), 디스플레이 영역(30),
예를 들어 플렉시블 인쇄 회로 또는 FPC가 될 수 있는 접속 케이블(20) 내의 복수의 접속 라인(24, 25)으로부터 신호를 수신하도록 구성된 하나 이상의 제어 회로(40, 70)를 갖는다. 그들의 기능에 대하여, 제1 제어 회로(40)는 V 회로로 지칭되고, 제2 제어 회로(70)는 H 회로로 지칭된다. 기판(10)은 유리 또는 임의의 적합한 물질로 만들어질 수 있다. 도 7과 관련하여 이하에서 논의되는 바와 같이, 디지털 신호는 접속 라인(24)으로부터 수신되고, 기준 신호는 접속 케이블(20)의 접속 라인(25)으로부터 수신된다.
디스플레이 영역(30)은 제1 방향 및 제2 방향(도 4 참조)으로 2차원 어레이로 배열된 복수의 픽셀(32)을 포함한다.
도 3에 도시된 바와 같이, V-회로(40)는 복수의 제1 제어 신호 라인(XSR 제어 신호 라인), 데이터 신호 라인(Idata), 및 래치 신호 라인(Yck); 제1 제어 신호 라인에 전기적으로 접속된 복수의 제1 시프트 레지스터(XSR(1), XSR(2), …), 제1 시프트 레지스터와 데이터 신호 라인에 전기적으로 접속된 이미지 데이터 수신 회로; 이미지 데이터 수신 회로에 전기적으로 접속된 복수의 래치(Latch(R1), Latch(G1), …); 및 디스플레이 영역(30)에 이미지 데이터를 제공하기 위해 래치에 전기적으로 접속된 복수의 데이터 라인(DR1, DG1, …)을 포함한다. 제1 시프트 레지스터, 이미지 데이터 수신 회로, 및 래치는 이미지 데이터를 제어하기 위해 TFT로 만들어진 스위칭 엘리먼트를 포함한다. 제1 제어 신호 라인, 데이터 신호 라인, 및 래치 신호 라인은 함께 제1 인커밍 신호 라인이라 지칭된다. 제1 시프트 레지스터 및 래치는 함께 제1 전자 콤포넌트라 지칭된다.
H-회로(70)는, 복수의 제2 제어 신호 라인(YSR 제어 신호 라인), 제2 제어 신호 라인에 전기적으로 접속된 복수의 제2 시프트 레지스터(YSR(1), YSR(2), …), 및 픽셀에 타이밍 제어 신호를 제공하기 위해 제2 시프트 레지스터에 전기적으로 접속된 복수의 스캔 라인(P1, P2, ..)을 포함한다. 제2 시프트 레지스터는 타이밍 제어 신호를 제어하기 위해 TFT로 만들어진 스위칭 엘리먼트를 포함한다. 제2 제어 신호 라인은 또한 제2 인커밍 신호 라인이라 지칭되고, 제2 시프트 레지스터는 또한 제2 전자 콤포넌트라 지칭된다.
본 발명의 실시형태에 따르면, 제1 인커밍 신호 라인 및 제2 인커밍 신호 라인은 접속 케이블(20)의 접속 라인(24)에 전기적으로 접속되고 접속 케이블(20)의 접속 라인(24)으로부터 디지털 신호를 수신하도록 구성된다. 디지털 신호는 이미지 데이터를 나타내는 데이터 신호 및 타이밍 제어 신호를 나타내는 타이밍 펄스를 포함한다. 데이터 신호 및 타임이 제어 신호의 타이밍은 도 8에 도시되어 있다.
도 4에 도시된 바와 같이, 픽셀들(32) 각각은 제1 방향으로 배열된 적색 서브-픽셀(33R), 녹색 서브-픽셀(33G), 및 청색 서브-픽셀(33B)과 같은 복수의 컬러 서브-픽셀들(33)을 갖는다. 픽셀(32)은 제2 방향으로 배열된 복수의 픽셀 서브-영역들(34, 36, 및 38)로 분할될 수도 있다. 본 발명의 실시형태에서, 적색 서브-픽셀(33R)은 3개의 적색 서브-영역들[R(1), R(2), R(4)]을 갖고, 녹색 서브-픽셀(33G)은 3개의 녹색 서브-영역들[G(1), G(2), G(4)]을 갖고, 청색 서브-픽셀(33B)은 3개의 청색 서브-영역들[B(1), B(2), B(4)]을 갖는다. 3개의 청색 서브-영역들은 제1 청색 서브 영역(34B), 제2 청색 서브 영역(36B), 및 제3 청색 서브-영역(38B)으로 표시되고, 3개의 적색 서브-영역들은 제1 적색 서브 영역(34R) 등으로 표시된다. 따라서, 적색 서브-픽셀(33R), 녹색 서브-픽셀(33G), 및 청색 서브-픽셀(33B) 각각에서의 서브-영역들은 제1 서브-영역, 제2 서브-영역, 및 제3 서브-영역을 포함한다. 본 발명의 실시형태에서, 제3 서브-영역은 제2 서브-영역보다 2개 더 크고, 제2 서브-영역은 제1 서브-영역보다 2배 더 크다. 예를 들어, 서브-영역(R(4))은 서브-영역(R2)의 2배 크기이고, R(2)는 R(1)의 2개 크기이다.
도 4에 도시된 바와 같이, 적색 서브-픽셀(33R), 녹색 서브-픽셀(33G), 및 청색 서브-픽셀(33B)은 데이터 라인(DRn, DGn, DBn)으로부터 개별적으로 이미지 데이터를 수신하도록 배열된다. 픽셀 서브-영역(34, 36, 및 38) 각각으로의 이미지 데이터의 론칭(launching)이 다른 서브-영역들과 독립적임에 따라, 3개의 스캔 라인(Pm, Pm+1, 및 Pm+2)은 서브 영역 내의 스위칭 엘리먼트(미도시)에 게이트 신호를 제공하는데 사용된다.
도 5에 도시된 바와 같이, 제1 제어 회로(40)는 복수의 제어 신호 라인(42, 44), 시프트 신호 라인(45), 데이터 신호 라인(46), 및 래치 신호 라인(48)을 포함한다. 이들 신호 라인은 접속 케이블(20)(도 2 참조)의 접속 라인(24)에 전기적으로 접속된다. 제1 제어 회로(40)는 시프트 레지스터 어레이(50), 이미지 데이터 수신 회로(54), 및 래치 어레이(60)를 더 포함한다. 시프트 레지스터 어레이(50)는 제어 신호 라인(42, 44)으로부터 시프트 클록 신호를 수신하도록 배열된다. 이미지 데이터 수신 회로(54)는 데이터 신호 라인(46)으로부터 이미지 데이터를 나타내는 데이터 신호를 수신하도록 배열된다. 래치 어레이(60)는 래치 신호 라인(48)으로부터 래치 클록 신호를 수신하도록 배열된다. 래치 어레이(60)는 복수의 래치(62)를 포함한다. 각각의 래치(62)는 데이터 라인(64)을 통해 픽셀에 이미지 데이터를 제공하도록 구성된다. 이미지 데이터 수신 회로(54)는 복수의 이미지 데이터 수신 엘리먼트(56)를 포함한다. 각각의 이미지 데이터 수신 엘리먼트(56)는 데이터 신호 라인(46)으로부터 수신된 데이터 신호에 기초하여 이미지 데이터를 대응하는 래치(62)로 제공하도록 구성된다. 시프트 레지스터 어레이(50)는 제어 신호 라인(42, 44)에 전기적으로 접속된 복수의 시프트 레지스터(52)를 포함하고, 제어 신호 라인(42)은 시프트된 펄스로 시프트 레지스터(52)의 시프팅을 제어하도록 배열된 클록 신호 라인이다. 제어 신호 라인(42) 내의 시프트된 펄스는, 데이터 신호 라인(46)으로부터의 이미지 신호가 래치(62)로 공급될 수 있는 때를 결정한다. 제1 제어 회로(40)에서의 이미지 데이터를 공급하는 동작은 모든 데이터(D1-Dn)가 래치될 때까지 반복된다(도 8 참조). 제어 신호 라인(44)은 각각의 시프트 레지스터(52)에 기준 전압(Vss)(미도시)을 제공하도록 배열된다. 각각의 시프트 레지스터(52)는 이미지 데이터 수신 엘리먼트(56)에 전기적으로 접속되고, 이미지 데이터 수신 엘리먼트(56)는 래치(62)에 전기적으로 접속된다. 각각의 시프트 레지스터(53)는, 제어 신호 라인(42)에서의 시프트된 펄스에 응답하여 대응하는 이미지 데이터 수신 엘리먼트(56)에 제어 신호(SRn)(도 7 참조)를 제공하도록 구성된다. 이미지 데이터 수신 엘리먼트(56)는 제어 신호(SRn)에 응답하여 대응하는 래치(62)에 이미지 데이터를 제공하도록 구성된다. 래치(62)는 데이터 라인(64)에 전기적으로 접속되고 래치 신호 라인(48)에 제공된 래치 클록 신호에 응답하여 컬러 서브-픽셀(도 3 및 도 4 참조)의 열에 이미지 데이터를 제공하도록 구성된다. 본 발명에 따르면, 데이터 신호 라인(46)에 의해 제공된 데이터 신호는 접속 케이블(20) 내의 접속 라인(24) 중 하나로부터 수신된 디지털 신호이다. 본 발명의 실시형태에 따르면, 접속 케이블(20)로부터 수신된 디지털 신호의 진폭은 +10 V 또는 -10 V이다(도 9 참조). 디지털 신호를 아날로그 신호로 변환하기 위해 드라이버 IC를 사용할 필요가 없다.
도 6에 도시된 바와 같이, 제2 제어 회로(70)는 복수의 제어 신호 라인(72, 74) 및 시프트 레지스터 어레이(80)를 포함한다. 시프트 레지스터 어레이(80)는 제어 신호 라인(72, 74)에 전기적으로 접속된 복수의 시프트 레지스터(82)를 포함하고, 제어 신호 라인(72)은 시프트된 펄스로 시프트 레지스터(82)의 시프팅을 제어하도록 배열된 클록 신호 라인이다. 제어 신호 라인(74)은 각각의 시프트 레지스터(82)에 기준 전압(Vss)(미도시)을 제공하도록 배열된다. 각각의 시프트 레지스터(82)는 스캔 라인(84)에 전기적으로 접속되고 제어 신호 라인(72)에서의 시프트된 펄스에 응답하여 픽셀 서브-영역의 행에 게이트 펄스를 제공하도록 구성된다(도3 및 도 4 참조).
도 7은, 본 발명의 실시형태에 따른, 이미지 데이터 수신 엘리먼트(56) 및 대응하는 래치(62)의 수신 및 래칭 기능을 수행하도록 배열되는 전자 회로(58)를 예시한다. 전자 회로(58)에서, VH = 6V, L0 = -3V, L255 = 3V이다. 이들 기준 전압 또는 신호는 접속 케이블(20) 내의 접속 케이블(25)에 의해 제공된다(도 2 참조). L0 및 L255는 서브 영역(34, 36, 및 38)의 밝음/어두움을 제어하는데 사용된다. 기준 전압(L0 또는 L255)은 대응하는 데이터 라인(DR1, DG1, DB1, …)을 통해 서브-영역에 공급된다. 데이터 신호를 수신하기 위해 Data 및 XData 단자는 데이터 신호 라인(46)에 접속된다. SRn 단자는 대응하는 시프트 레지스터(52)의 출력에 접속된다. Dn은 데이터 라인(DRn)에 접속된다. Pre-Yck 신호는 신호(SRn+1)이고, 리셋 신호는 Yck의 시프트된 신호이다. 도 7에 도시된 바와 같이, 전자 회로(58)는 주로 S1, S2와 같은 복수의 스위칭 엘리먼트로 구성된다. 래치(62)에서의 스위칭 엘리먼트, 이미지 데이터 수신 엘리먼트(56), 및 시프트 레지스터(52 및 82)는 박막 트랜지스터(TFT)로서 제조될 수 있다. 각각의 픽셀 서브-영역(34R, 36R, …)이 디지털 신호의 상태에 따라 2개의 레벨로 이미지 데이터를 디스플레이하도록 배열됨에 따라, 본 발명의 디스플레이 디바이스는 픽셀 서브-영역을 "구동"하기 위한 드라이버 IC를 갖지 않는다. 이와 같이, 기판 영역은 최적의 방식으로 사용될 수 있다. 도 7에서, Data 및 XData는 접속 케이블(20)의 접속 라인(24) 중 하나에 전기적으로 접속된 데이터 신호 라인(46)으로부터 수신된 데이터 신호이다. 접속 라인(24)은 또한 제어 신호 도체로 지칭되고, 접속 라인(25)은 또한 시프트 레지스터 및 래치에 기준 신호 또는 전압을 제공하는데 사용되는 기준 신호 도체로 지칭된다.
도 8은 H-회로(70)에서의 시프트된 펄스와 관련된 도 7의 전자 회로에서의 데이터 및 타이밍 신호를 나타내는 타임 차트이다. 2개의 인접한 YSRm 시프트된 펄스(또는 게이트 펄스) 사이의 시간 기간은 하나의 프레임 시간(TF)을 나타내고, 각각의 시프트된 펄스 YSRm의 펄스 폭은 하나의 행-시간(TR)에 이미지 데이터 전송을 수행하기 위해 제공되거나 모든 데이터(D1-Dn)가 래치될 때의 시간 기간이다. 예를 들어, 픽셀들이 복수의 픽셀 행 및 픽셀 열로 배열되고, 각각의 픽셀 행들이 N개의 컬러 서브-픽셀을 포함하는 디스플레이 영역에서, 제1 제어 회로(V-회로(40))는 N개의 제1 시프트 레지스터 및 N개의 래치를 포함하고, 복수의 클록 신호 라인(42)은 N개의 시프트 클록 신호를 제공하도록 배열되고, 래치 신호 라인(48)은 행 시간 기간에 N개의 래치 클록 신호를 제공하도록 배열된다. 각각의 타이밍 펄스(시프트된 펄스(YSRm))는 하나의 행 시간 기간과 실질적으로 동일한 펄스 폭을 갖는다.
각각의 픽셀 열이 M개의 픽셀 서브-영역을 포함하는 디스플레이 영역에서, 제2 제어 회로(H-회로(70))는 M개의 제2 시프트 레지스터를 포함하고, 제2 신호 라인(72)은 하나의 프레임 시간에 M개의 제2 시프트 레지스터에 M개의 연속적인 타이밍 펄스를 제공하도록 배열된다. 본 발명의 실시형태에서, 하나의 프레임 시간은 1/60초이지만, 1/60초보다 더 작거나 클 수 있다.
본 발명의 실시형태에서, 디지털 신호의 기준 전압(Vgh)은 10 V와 동일하고, 기준 전압(Vgl)은 -10 V와 동일하다. 도 9에 도시된 바와 같이, 디지털 신호의 진폭 스윙(amplitude swing)은 기준 신호의 범위보다 더 크다. 기준 신호의 전압 범위는 통상적으로 0 V 내지 6 V이다.
도 10은 이미지 데이터를 제공하고 타이밍 제어를 수행하는 시스템과 디스플레이 디바이스 사이의 전자 접속을 예시한다. 도 10에 도시된 바와 같이, 디스플레이 디바이스(10)는 하나 이상의 접속 케이블(20)을 통해 제어 시스템(11)으로부터 데이터 신호 및 타이밍 제어 신호를 취득한다. 예를 들어, 접속 케이블(20)은 플렉시블 인쇄 회로(FPC)(21) 및 플렉시블 인쇄 회로(22)를 포함한다. FPC(21)는, XSR 제어 신호 라인(42), 데이터 신호 라인(46), 래치 신호 라인(48)에 전기적으로 접속된 제어 신호 도체(24), 및 V-회로(40)(도 3 참조) 내의 시프트 레지스터 및 래치에 기준 신호를 제공하기 위한 기준 신호 도체(25)를 포함할 수 있다. FPC(22)는, YSR 제어 신호 라인(72 및 74)에 전기적으로 접속된 제어 신호 도체(24) 및 H-회로(70)(도 3 참조) 내의 시프트 레지스터에 기준 신호를 제공하기 위한 다른 기준 신호 도체(25)를 포함할 수 있다. 제어 회로(40, 70) 내의 스위칭 엘리먼트는 시프팅 및 래칭 목적을 위한 TFT로 만들어지기 때문에, 디지털 신호 및 하나 이상의 기준 신호(Vss, VH, LO, L255, 접지)에 제공되는 디스플레이 정보만을 필요로 한다. 본 발명에 따르면, 이미지 디스플레이를 위해 요구되는 이미지 관련 정보는 아날로그 신호가 아닌 디지털 신호로만 전달된다. 이미지 관련 정보를 프로세싱하기 위해 드라이버 IC를 사용할 필요가 없다.
요컨대, 본 발명의 디스플레이 디바이스는 기판 및 기판 상에 배치된 디스플레이 영역을 포함한다. 디스플레이 영역은 2차원 어레이로 배열된 복수의 픽셀을 포함한다. 디스플레이 디바이스는 기판 상에 배치된 하나 이상의 제어 회로를 더 포함하고, 제어 회로는 픽셀에 이미지 데이터를 제공하도록 그리고 이미지 데이터를 래칭함에 있어서 타이밍을 제어하도록 구성된 전자 콤포넌트를 갖는다. 제어 회로는 접속 케이블로부터 직접 이미지 데이터 및 타이밍 펄스를 나타내는 디지털 신호를 수신하도록 배열된다.

Claims (20)

  1. 기판, 및 2차원 어레이로 배열된 복수의 픽셀들을 포함하며 상기 기판 상에 배치된 디스플레이 영역을 가진 디스플레이 디바이스에 있어서,
    상기 기판 상에 배치된 제1 제어 회로로서, 상기 제1 제어 회로는 복수의 제1 인커밍 신호 라인들, 복수의 제1 전자 콤포넌트들, 및 복수의 데이터 라인들을 포함하고, 상기 데이터 라인들은 상기 픽셀들에 이미지 데이터를 제공하도록 배열되고, 상기 제1 전자 콤포넌트들은 상기 제1 인커밍 신호 라인들로부터 상기 이미지 데이터를 나타내는 데이터 신호들을 수신하도록 구성되는 것인, 상기 제1 제어 회로;
    상기 기판 상에 배치된 제2 제어 회로로서, 상기 제2 제어 회로는 복수의 제2 인커밍 신호 라인들, 복수의 제2 전자 콤포넌트들, 및 복수의 스캔 라인들을 포함하고, 상기 스캔 라인들은 상기 픽셀들에 타이밍 제어 신호들을 제공하도록 배열되고, 상기 제2 전자 콤포넌트들은 상기 제2 인커밍 신호 라인들로부터 상기 타이밍 제어 신호들을 나타내는 타이밍 펄스들을 수신하도록 구성되는 것인, 상기 제2 제어 회로; 및
    복수의 제1 접속 라인들 및 복수의 제2 접속 라인들을 포함하는 접속 케이블로서, 상기 제1 인커밍 신호 라인들은 상기 데이터 신호들을 상기 제1 접속 라인들로부터 수신하기 위해 상기 제1 접속 라인들에 전기적으로 접속되고, 상기 제2 인커밍 신호 라인들은 상기 타이밍 펄스들을 상기 제2 접속 라인들로부터 수신하기 위해 상기 제2 접속 라인들에 전기적으로 접속되며, 상기 데이터 신호들은 디지털 신호들인 것인, 상기 접속 케이블
    을 포함하는, 디스플레이 디바이스.
  2. 제1항에 있어서,
    상기 제1 인커밍 신호 라인들은 상기 제1 전자 콤포넌트들에 상기 데이터 신호들을 제공하기 위한 데이터 신호 라인을 포함하는 것인, 디스플레이 디바이스.
  3. 제1항에 있어서,
    상기 픽셀들 각각은 복수의 컬러 서브-픽셀들을 포함하고, 각각의 컬러 서브-픽셀들은 상기 데이터 라인들 중 상이한 하나의 데이터 라인으로부터 상기 이미지 데이터를 수신하도록 배열되고, 각각의 컬러 서브-픽셀들은 복수의 컬러 서브-영역들을 포함하고, 각각의 컬러 서브-영역들은 상기 스캔 라인들 중 상이한 하나의 스캔 라인으로부터 상기 타이밍 제어 신호들을 수신하도록 배열되는 것인, 디스플레이 디바이스.
  4. 제3항에 있어서,
    상기 데이터 라인들은 제1 데이터 라인, 제2 데이터 라인, 및 제3 데이터 라인을 포함하고, 상기 컬러 서브-픽셀들은 적색 서브-픽셀, 녹색 서브-픽셀, 및 청색 서브-픽셀을 포함하고, 상기 적색 서브-픽셀은 상기 제1 데이터 라인으로부터 상기 이미지 데이터를 수신하도록 배열된 복수의 적색 서브-영역들을 포함하고, 상기 녹색 서브-픽셀은 상기 제2 데이터 라인으로부터 이미지 데이터를 수신하기 위해 제1 방향으로 배열된 복수의 녹색 서브-영역들을 포함하고, 상기 청색 서브-픽셀은 상기 제3 데이터 라인으로부터 이미지 데이터를 수신하기 위해 배열된 복수의 청색 서브-영역들을 포함하는 것인, 디스플레이 디바이스.
  5. 제4항에 있어서,
    상기 적색 서브-픽셀, 상기 녹색 서브-픽셀, 및 상기 청색 서브-픽셀 각각에서의 서브-영역들은 제1 서브-영역, 제2 서브-영역, 및 제3 서브-영역을 포함하고, 상기 제3 서브-영역은 상기 제2 서브-영역보다 2배 더 크고, 상기 제2 서브-영역은 상기 제1 서브-영역보다 2배 더 큰 것인, 디스플레이 디바이스.
  6. 제1항에 있어서,
    각각의 픽셀은 복수의 픽셀 서브-영역들을 포함하고, 상기 픽셀 서브-영역들 각각은 상이한 스캔 라인으로부터 상기 타이밍 제어 신호들을 수신하도록 배열되고, 각각의 픽셀 서브-영역은 적색 서브-영역, 녹색 서브-영역, 및 청색 서브-영역을 포함하는 것인, 디스플레이 디바이스.
  7. 제3항에 있어서,
    상기 제1 전자 콤포넌트들은 상기 이미지 데이터를 제어하도록 구성된 복수의 제1 시프트 레지스터들 및 복수의 래치(latch)들을 포함하고, 상기 제1 인커밍 신호 라인들은 시프트 클록 신호들 및 래치 클록 신호들을 제공하도록 배열된 복수의 제어 신호 라인들을 포함하고, 상기 제1 시프트 레지스터들은 상기 시프트 클록 신호들에 응답하여 상기 래치들에 상기 데이터 신호들을 제공하도록 구성되고, 사기 래치들은 상기 래치 클록 신호들에 응답하여 상기 컬러 서브-픽셀들에 상기 이미지 데이터를 제공하도록 구성되는 것인, 디스플레이 디바이스.
  8. 제3항에 있어서,
    상기 제2 전자 콤포넌트들은 상기 타이밍 제어 신호들을 제어하도록 구성된 복수의 제2 시프트 레지스터들을 포함하고, 상기 제2 인커밍 신호 라인들은 시프트 클록 신호들을 제공하도록 배열되고, 상기 제2 시프트 레지스터들은 상기 시프트 클록 신호들에 응답하여 상기 컬러 서브-영역들에 상기 타이밍 펄스들을 제공하도록 구성되는 것인, 디스플레이 디바이스.
  9. 제1항에 있어서,
    상기 픽셀들은 제1 방향에서 복수의 픽셀들 행들로 그리고 제2 방향에서 복수의 픽셀 열들로 배열되고, 각 픽셀은 상기 제2 방향으로 배열된 복수의 픽셀 서브-영역들을 포함하고, 상기 픽셀 서브-영역들 각각은 상이한 스캔 라인으로부터 상기 타이밍 제어 신호들을 수신하도록 배열되고, 픽셀 서브-영역 각각은 상기 제1 방향으로 배열된 복수의 컬러 서브-영역들을 포함하고, 컬러 서브-영역 각각은 상이한 데이터 라인으로부터 상기 이미지 데이터를 수신하도록 배열되는 것인, 디스플레이 디바이스.
  10. 제9항에 있어서,
    상기 복수의 컬러 서브-영역들은 적색 서브-영역들, 녹색 서브-영역들, 및 청색 서브-영역들을 포함하고, 각 픽셀은, 상기 적색 서브-영역들을 가진 적색 서브-픽셀, 상기 녹색 서브-영역들을 가진 녹색 서브-픽셀, 및 상기 청색 서브-영역들을 가진 청색 서브-픽셀을 포함하는 복수의 컬러 서브-픽셀들을 포함하고, 상기 제1 전자 콤포넌트들은 상기 이미지 데이터를 제어하도록 구성된 복수의 제1 시프트 레지스터들 및 복수의 래치들을 포함하고, 상기 제1 인커밍 신호 라인들은 제1 시프트 클록 신호들 및 래치 클록 신호들을 제공하도록 배열된 복수의 제어 신호 라인들을 포함하고, 상기 제1 시프트 레지스터들은 상기 제1 시프트 클록 신호들에 응답하여 상기 래치들에 상기 데이터 신호들을 제공하도록 구성되고, 상기 래치들은 상기 래치 클록 신호들에 응답하여 상기 컬러 서브-픽셀들에 상기 이미지 데이터를 제공하도록 구성되는 것인, 디스플레이 디바이스.
  11. 제10항에 있어서,
    상기 제2 전자 콤포넌트들은 상기 타이밍 제어 신호들을 제어하도록 구성된 복수의 제2 시프트 레지스터들을 포함하고, 상기 제2 인커밍 신호 라인들은 제2 시프트 클록 신호들을 제공하도록 배열되고, 상기 제2 시프트 레지스터들은 상기 제2 시프트 클록 신호들에 응답하여 상기 컬러 서브-영역들에 상기 타이밍 펄스들을 제공하도록 구성되는 것인, 디스플레이 디바이스.
  12. 제11항에 있어서,
    상기 픽셀 행들의 각각은 N개의 컬러 서브-픽셀들을 포함하고, N은 1보다 큰 양의 정수이며, 상기 제1 전자 콤포넌트들은 N개의 제1 시프트 레지스터들 및 N개의 래치들을 포함하고, 상기 복수의 제어 신호 라인들은 행-시간 기간에 N개의 시프트 클록 신호들 및 N개의 래치 클록 신호들을 제공하도록 배열되고, 상기 타이밍 펄스들 각각은 하나의 행-시간 기간과 실질적으로 동일한 펄스 폭을 갖는 것인, 디스플레이 디바이스.
  13. 제12항에 있어서,
    상기 픽셀 열들의 각각은 M개의 픽셀 서브-영역들을 포함하고, M은 1보다 큰 양의 정수이며, 상기 제2 전자 콤포넌트들은 M개의 제2 시프트 레지스터들을 포함하고, 상기 제2 인커밍 신호 라인들은 하나의 프레임 시간에 상기 M개의 제2 시프트 레지스터들에 M개의 연속하는 제2 시프트 클록 펄스들을 제공하도록 배열되는 것인, 디스플레이 디바이스.
  14. 제13항에 있어서,
    상기 하나의 프레임 시간은 1/60초와 동일한 것인, 디스플레이 디바이스.
  15. 제1항에 있어서,
    상기 기판은 유리 기판을 포함하는 것인, 디스플레이 디바이스.
  16. 제1항에 있어서,
    상기 접속 케이블은 제어 시스템으로부터 상기 데이터 신호들 및 상기 타이밍 펄스들을 수신하도록 배열된 하나 이상의 플렉시블 인쇄 회로를 포함하는 것인, 디스플레이 디바이스.
  17. 제1항에 있어서,
    상기 디지털 신호들은 제1 전압 레벨 및 제2 전압 레벨을 포함하고, 상기 제1 전압 레벨은 10 V와 실질적으로 동일하고, 상기 제2 전압 레벨은 -10 V와 실질적으로 동일한 것인, 디스플레이 디바이스.
  18. 제1항에 있어서,
    상기 제1 전자 콤포넌트들은 상기 이미지 데이터를 제어하기 위한 복수의 제1 스위칭 엘리먼트들을 포함하고,
    상기 제2 전자 콤포넌트들은 상기 타이밍 제어 신호들을 제어하기 위한 복수의 제2 스위칭 엘리먼트들을 포함하고,
    상기 제1 및 제2 스위칭 엘리먼트들은 박막 트랜지스터들로만 만들어지는 것인, 디스플레이 디바이스.
  19. 제18항에 있어서,
    상기 접속 케이블은 또한 상기 제1 및 제2 스위칭 엘리먼트들 중 일부에 전압 기준을 제공하기 위한 기준 신호들을 제공하도록 구성되며, 상기 기준 신호들은 -3 V 내지 6 V의 신호 전압 범위를 포함하는 것인, 디스플레이 디바이스.
  20. 제7항에 있어서,
    제1 시프트 레지스터들 및 래치들 각각은 박막 트랜지스터들로 만들어진 복수의 스위칭 엘리먼트들을 포함하는 것인, 디스플레이 디바이스.
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