KR20190061081A - Goa 구동 회로 및 액정 디스플레이 장치 - Google Patents

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Abstract

본 발명은 GOA 구동 회로 및 액정 디스플레이 장치를 제공한다. 상기 GOA 구동 회로는 복수 개의 직렬의 GOA 부를 포함하고, 제N급 GOA 부에서 출력된 그리드 전극 구동 신호를 디스플레이 구역 제N급 수평 스캐닝 라인(Gn)에 출력하고, 상기 제N급 GOA 부는 풀-업 모듈, 풀-업 제어 모듈, 풀-다운 유지 모듈, 다운로드 모듈 및 부트스트랩 커패시턴스 모듈을 포함한다.

Description

GOA 구동 회로 및 액정 디스플레이 장치
본 발명은 액정 디스플레이에 관한 것으로, 특히, GOA 구동 회로 및 액정 디스플레이 장치에 관한 것이다.
Gate Driver On Array，약칭 GOA는 기존의 박막 트랜지스터 액정 디스플레이 어레이 제조 공정을 이용해 그리드 전극 라인 스캐닝 구동 신호 회로를 어레이 기판 상에 제조하여, 픽셀 구조 순차 스캐닝의 구동 방식을 실현하는 하나의 기술이다.
기술의 발전에 따라, 얇은 베젤(Narrow Bezel)은 필연적인 추세가 되었다. 기존 기술 중, GOA 구동 회로에 사용되는 박막 트랜지스터의 수량이 상당히 많아, 기능에 영향을 주지 않는다는 전제하에 어떻게 박막 트랜지스터의 수량을 절감하느냐는 한가지 기술적 난제가 되었다.
이에, 기존 기술에 결함이 존재함으로, 개선이 시급하다.
본 발명의 목적은 개선된 GOA 구동 회로 및 액정 디스플레이 장치를 제공하는 것이다.
상기 문제를 해결하기 위해, 본 발명을 통해 제공하는 기술 방안은 아래와 같다.
본 발명은 GOA 구동 회로를 제공한다. 상기 GOA 구동 회로는 복수 개의 직렬의 GOA 부를 포함하고, 제N 급 GOA 부에서 출력된 그리드 전극 구동 신호를 디스플레이 구역 제N 급 수평 스캐닝 라인(Gn)에 출력하고, 상기 제N 급 GOA 부는 풀-업 모듈, 풀-업 제어 모듈, 풀-다운 유지 모듈, 다운로드 모듈 및 부트스트랩 커패시턴스 모듈을 포함하고; 상기 풀-업 모듈, 풀-다운 유지 모듈 및 부트스트랩 커패시턴스 모듈은 모두 각각 제N 급 그리드 신호 포인트(Qn) 및 제N 급 수평 스캐닝 라인(Gn)에 전기적으로 연결되고, 상기 풀-업 제어 모듈 및 다운로드 모듈과 제N 급 그리드 전극 신호 포인트(Qn)가 연결되고;
상기 풀-다운 유지 모듈은 제1 박막 트랜지스터, 제2 박막 트랜지스터, 제3 박막 트랜지스터, 제4 박막 트랜지스터, 제5 박막 트랜지스터, 제7 박막 트랜지스터, 제8 박막 트랜지스터 및 제10 박막 트랜지스터를 포함하고; 상기 제1 박막 트랜지스터의 그리드 전극과 드레인 전극 및 제2 박막 트랜지스터의 드레인 전극이 연결되고, 제N 급 저주파 클럭 신호(LCn)가 접입되고, 상기 제1 박막 트랜지스터의 소스 전극, 제2 박막 트랜지스터의 그리드 전극 및 제4 박막 트랜지스터의 드레인 전극이 연결되고, 상기 제2 박막 트랜지스터의 소스 전극, 제3 박막 트랜지스터의 드레인 전극, 제5 박막 트랜지스터의 그리드 전극 및 제7 박막 트랜지스터의 그리드 전극이 제N 급 공공 포인트(Pn)에 연결되고; 상기 제7 박막 트랜지스터의 드레인 전극 및 제8 박막 트랜지스터의 드레인 전극과 제N 급 그리드 전극 신호 포인트(Qn)가 연결되고, 상기 제5 박막 트랜지스터의 드레인 전극 및 상기 제10 박막 트랜지스터의 드레인 전극과 상기 제N 급 수평 스캐닝 라인이 연결되고; 상기 제3 박막 트랜지스터, 제4 박막 트랜지스터, 제5 박막 트랜지스터, 제7 박막 트랜지스터, 제8 박막 트랜지스터 및 제10 박막 트랜지스터의 소스 전극과 기준 저전압원이 연결되어 기준 저전압이 접입되고;
상기 제8 박막 트랜지스터 및 상기 제10 박막 트랜지스터의 그리드 전극이 연결되고, 또한 제N+1 급 공공 노드(Pn+1)가 연결되고, 상기 제N 급 GOA 부에 접입된 제N 급 저주파 클럭 신호(LCn)와 제N+1 급 GOA 부에 접입된 제N+1 급 저주파 클럭 신호(LCn+1)의 주파수가 같고 위상이 서로 반대이다.
바람직하게, 상기 풀-다운 유지 모듈은 제6 박막 트랜지스터 및 제9 박막 트랜지스터를 더 포함하고, 상기 다운로드 모듈은 제11 박막 트랜지스터를 포함하고, 상기 제6 박막 트랜지스터 및 상기 제9 박막 트랜지스터의 드레인 전극은 각각 상기 제11 박막 트랜지스터의 소스 전극에 연결되고, 상기 제6 박막 트랜지스터의 그리드 전극과 제N 급 공공 노드(Pn)가 연결되고, 상기 제9 박막 트랜지스터의 그리드 전극과 제N+1 급 공공 노드(Pn+1)가 연결되고, 상기 제11 박막 트랜지스터의 드레인 전극에 제1 고주파 클럭 신호가 접입되고, 상기 제11 박막 트랜지스터의 그리드 전극과 제N 급 그리드 신호 포인트(Qn)가 연결된다.
바람직하게, 상기 풀-업 제어 모듈은 제13 박막 트랜지스터, 제14 박막 트랜지스터 및 제15 박막 트랜지스터를 포함하고, 상기 제13 박막 트랜지스터의 그리드 전극 및 상기 제14 박막 트랜지스터의 그리드 전극이 연결되고, 제2 고주파 클럭 신호(XCK)가 접입되고, 제13 박막 트랜지스터의 소스 전극, 제14 박막 트랜지스터의 드레인 전극 및 제15 박막 트랜지스터의 드레인 전극이 연결되고, 제15 박막 트랜지스터의 소스 전극과 상기 제5 박막 트랜지스터의 드레인 전극 및 제9 박막 트랜지스터의 드레인 전극이 연결되고; 제14 박막 트랜지스터의 소스 전극과 제N 급 그리드 신호 포인트(Qn)가 연결된다.
바람직하게, 상기 풀-다운 유지 모듈은 제16 박막 트랜지스터를 더 포함하고, 상기 제16 박막 트랜지스터의 드레인 전극과 제N 급 공공 노드(Pn)가 연결되고, 상기 제16 박막 트랜지스터의 그리드 전극과 기준 저압원이 연결되어 기준 저전압이 접입되고, 상기 제16 박막 트랜지스터의 그리드 전극과 제N+1 급 그리드 전극 신호 포인트(Qn+1)가 연결된다.
바람직하게, 상기 기준 저전압은 제1 기준 저전압(VSS1) 및 제2 기준 저전압(VSS2)을 포함하고;
상기 제3 박막 트랜지스터의 소스 전극 및 상기 제16 박막 트랜지스터의 소스 전극에 제2 기준 저전압(VSS2)이 접입되고, 상기 제7 박막 트랜지스터, 상기 제6 박막 트랜지스터, 상기 제5 박막 트랜지스터, 상기 제8 박막 트랜지스터, 상기 제9 박막 트랜지스터 및 상기 제10 박막 트랜지스터의 소스 전극에 상기 제1 기준 저전압이 접입되고, 상기 제2 기준 저전압의 전압치가 상기 제1 기준 저전압의 전압치보다 작다.
바람직하게, 상기 풀-업 모듈은 제12 박막 트랜지스터를 포함하고, 상기 제12 박막 트랜지스터의 드레인 전극에 제1 고레벨 신호가 접입되고, 상기 제12 박막 트랜지스터의 소스 전극과 상기 제N 급 수평 스캐닝 라인이 연결되고, 상기 제12 박막 트랜지스터의 그리드 전극과 상기 제N 급 그리드 전극 신호 포인트가 연결된다.
바람직하게, 상기 제1 고주파 클럭 신호와 상기 제2 고주파 클럭 신호의 위상이 반대이다.
바람직하게, 상기 제1 고주파 클럭 신호 및 상기 제2 고주파 클럭 신호는 각각 제1 공공 와이어 및 제2 공공 와이어를 통해 접입된다.
바람직하게, 상기 부트스트랩 커패시턴스 모듈은 부트스트랩 커패시턴스를 포함하고, 상기 부트스트랩 커패시턴스의 일 단과 제N 급 그리드 전극 신호 포인트(Qn)가 연결되고, 상기 부트스트랩 커패시턴스의 다른 일 단과 제N급 수평 스캐닝 라인(Gn)이 연결된다.
본 발명은, GOA 구동 회로 또한 제공한다. 이는 복수 개 직렬의 GOA 부를 포함하고, 제N 급 GOA 부에 따라 그리드 전극 구동 신호를 디스플레이 구역 제N 급 수평 스캐닝 라인(Gn)에 출력하고, 상기 제N 급 GOA 부는 풀-업 모듈, 풀-업 제어 모듈, 풀-다운 유지 모듈, 다운로드 모듈 및 부트스트랩 커패시턴스 모듈을 포함하고; 상기 풀-업 모듈, 풀-다운 유지 모듈 및 부트스트랩 커패시턴스 모듈은 모두 각각 제N 급 그리드 전극 신호 포인트(Qn) 및 제N 급 수평 스캐닝 라인(Gn)에 전기적으로 연결되고, 상기 풀-업 제어 모듈 및 다운로드 모듈과 제N 급 그리드 신호 포인트(Qn)가 연결되고;
상기 풀-다운 유지 모듈은 제1 박막 트랜지스터, 제2 박막 트랜지스터, 제3 박막 트랜지스터, 제4 박막 트랜지스터, 제5 박막 트랜지스터, 제7 박막 트랜지스터, 제8 박막 트랜지스터 및 제10 박막 트랜지스터를 포함하고; 상기 제1 박막 트랜지스터의 그리드 전극과 드레인 전극 및 상기 제2 박막 트랜지스터의 드레인 전극이 연결되어 제N 급 저주파 클럭 신호(LCn)가 접입되고, 상기 제1 박막 트랜지스터의 소스 전극, 상기 제2 박막 트랜지스터의 그리드 전극 및 상기 제4 박막 트랜지스터의 드레인 전극이 연결되고, 상기 제2 박막 트랜지스터의 소스 전극, 상기 제3 박막 트랜지스터의 드레인 전극, 상기 제5 박막 트랜지스터의 그리드 전극 및 상기 제7 박막 트랜지스터의 그리드 전극이 제N 급 공공 포인트(Pn)에 연결되고; 상기 제7 박막 트랜지스터의 드레인 전극 및 상기 제8 박막 트랜지스터의 드레인 전극과 제N 급 그리드 전극 신호 포인트(Qn)가 연결되고, 상기 제5 박막 트랜지스터의 드레인 전극 및 상기 제10 박막 트랜지스터의 드레인 전극과 상기 제N 급 수평 스캐닝 라인이 연결되고; 상기 제3 박막 트랜지스터, 상기 제4 박막 트랜지스터, 상기 제5 박막 트랜지스터, 상기 제7 박막 트랜지스터, 상기 제8 박막 트랜지스터 및 상기 제10 박막 트랜지스터의 소스 전극 및 기준 저전압원이 연결되어 기준 저전압이 접입되고;
상기 제8 박막 트랜지스터 및 상기 제10 박막 트랜지스터의 그리드 전극이 연결되고 제Ｎ+1 급 공공 노드(Pn+1)와 연결되고, 상기 제N 급 GOA 부에 접입된 제N 급 저주파 클럭 신호(LCn)와 제N+1 급 GOA 부에 접입된 제N+1 급 저주파 클럭 신호(LCn+1)의 주파수가 서로 같고 위상은 서로 반대이고;
상기 풀-다운 유지 모듈은 제6 박막 트랜지스터 및 제9 박막 트랜지스터를 더 포함하고, 상기 다운로드 모듈은 제11 박막 트랜지스터, 상기 제6 박막 트랜지스터 및 상기 제9 박막 트랜지스터의 드레인 전극은 각각 상기 제11 박막 트랜지스터의 소스 전극과 연결되고, 상기 제6 박막 트랜지스터의 그리드 전극과 제N 급 공공 노드(Pn)가 연결되고, 상기 제9 박막 트랜지스터의 그리드 전극과 제N+1 급 공공 노드(Pn+1)가 연결되고, 상기 제11박막 트랜지스터의 드레인 전극에 제1 고주파 클럭 신호가 접입되고, 상기 제11 박막 트랜지스터의 그리드 전극과 제N 급 신호 포인트(Qn)가 연결되고;
상기 풀-업 제어 모듈은 제13 박막 트랜지스터, 제14 박막 트랜지스터 및 제15 박막 트랜지스터를 포함하고, 상기 제13 박막 트랜지스터의 그리드 전극과 상기 제14 박막 트랜지스터의 그리드 전극이 연결되어 제2 고주파 클럭 신호(XCK)가 접입되고, 상기 제13 박막 트랜지스터의 소스 전극, 상기 제14 박막 트랜지스터의 드레인 전극 및 상기 제15 박막 트랜지스터의 드레인 전극이 연결되고, 상기 제15 박막 트랜지스터의 소스 전극과 상기 제5 박막 트랜지스터의 드레인 전극 및 상기 제9 박막 트랜지스터의 드레인 전극이 연결되고; 상기 제14 박막 트랜지스터의 소스전극과 제N 급 그리드 전극 신호 포인트(Qn)가 연결되고; 　
상기 풀-다운 유지 모듈은 제16 박막 트랜지스터를 더 포함하고, 상기 제16 박막 트랜지스터의 드레인 전극과 제N 급 공공 노드(Pn)가 연결되고, 상기 제16 박막 트랜지스터의 그리드 전극과 기준 저전압원이 연결되어 기준 저전압이 접입되고, 상기 제16 박막 트랜지스터의 그리드 전극과 제N+1 급 그리드 전극 신호 포인트(Qn+1)가 연결되고;
상기 기준 저전압은 제1 기준 저전압(VSS1) 및 제2 기준 저전압(VSS2)을 포함하고;　
상기 제3 박막 트랜지스터의 소스 전극 및 제16 박막 트랜지스터의 소스 전극에 제2 기준 저전압(VSS2)이 접입되고, 상기 제7 박막 트랜지스터, 상기 제6 박막 트랜지스터, 상기 제5 박막 트랜지스터, 상기 제8 박막 트랜지스터, 상기 제9 박막 트랜지스터 및 상기 제10 박막 트랜지스터의 소스 전극에 상기 제1 기준 저전압이 접입되고, 상기 제2 기준 저전압의 전압치는 상기 제1 기준 전압의 전압치보다 작고;
상기 풀-업 모듈은 제12 박막 트랜지스터를 포함하고, 상기 제12 박막 트랜지스터의 드레인 전극에 제1 고레벨 신호가 접입되고, 상기 제12 박막 트랜지스터의 소스 전극과 상기 제N 급 수평 스캐닝 라인이 연결되고, 상기 제12 박막 트랜지스터의 그리드 전극과 상기 제N 급 그리드 전극 신호 포인트가 연결되고;
상기 제1 고주파 클럭 신호와 상기 제2 고주파 클럭 신호는 위상이 서로 반대이고;　
상기 제1 고주파 클럭 신호 및 상기 제2 고주파 클럭 신호는 각각 제1 공공 와이어 및 제2 공공 와이어를 통해 접입되고;
상기 부트스트랩 커패시던스 모듈은 부트스트랩 커패시던스를 포함하고, 상기 부트스트랩 커패시던스의 일단과 제N 급 그리드 전극 신호 포인트(Qn)가 연결되고, 상기 부트스트랩 커패시던스의 다른 일 단과 제N 급 수평 스캐닝 라인(Gn)이 연결된다.
본 발명은 액정 디스플레이 장치 또한 제공하고, 이는 상기 어느 한 항의 상기 GOA구동 회로를 포함한다.
본 발명을 통해 제공하는 GOA 구동 회로는 제N 급 GOA 부의 풀-다운 유지 모듈을 통해 제N+1 급 GOA 부의 풀-다운 유지 모듈의 제N+1 급 공공 노드(Pn+1)를 공유한다. 이로써, 각각의 풀-다운 유지 모듈이 총 네 개의 박막 트랜지스터 한 세트만으로 제5박막 트랜지스터 및 제7 박막 트랜지스터와 제8 박막 트랜지스터와 제10 박막 트랜지스터 사이의 분시(分時) 사용을 실현할 수 있다. 이로써, 제5 박막 트랜지스터 및 제7 박막 트랜지스터와 제8 박막 트랜지스터와 제10 박막 트랜지스터의 지속적인 사용으로 인한 박막 트랜지스터의 실효를 방지할 수 있고, 박막 트랜지스터 수량을 절감하는 유익한 효과를 가져온다.
도 1은 본 발명의 바람직한 일 실시예 중의 GOA 구동 회로를 나타낸 원리 블록 다이어그램이다.
도 2는 본 발명의 도1에 나타난 실시예 중 제N급 GOA 부를 나타낸 회로 원리도이다.
아래에서는, 첨부 도면을 참고하여 본 발명의 실시 가능한 특정 실시예에 대해 설명한다. 본 발명에 기재된 ‘상’, ‘하’, ‘전’, ‘후’, ‘좌’, ‘우’, ‘내’, ‘외’, ‘측면’ 등과 같은 방향 용어는 첨부도면의 방향을 나타내기 위한 참고용 용어이다. 이에, 사용하는 방향 용어는 본 발명을 설명하고 및 독자로 하여금 이해하도록 하기 위한 것으로, 본 발명을 한정 지으려는 것이 아니다.
도면 중, 구조가 비슷한 모듈은 같은 부호로 표시한다.
도 1을 참고하면, 상기 GOA 구동회로는 복수 개의　직렬의 GOA 부를 포함하고, 제N 급 GOA 부에 따라 그리드 전극 구동 신호를 디스플레이 구역 제N 급 수평 스캐닝 라인(Gn)에 출력하고, 상기 제N 급 GOA 부는 풀-업 제어 모듈(101), 풀-업 모듈(102), 풀-다운 유지 모듈(103), 다운로드 모듈(105) 및 부트스트랩 커패시턴스 모듈(104)을 포함한다. 풀-업 모듈(102), 풀-다운 유지 모듈(103) 및 부트스트랩 커패시턴스 모듈(104)은 모두 각각 제N 급 그리드 전극 신호 포인트(Qn) 및 제N 급 수평 스캐닝 라인(Gn)에 전기적으로 연결되고, 풀-업 제어 모듈(101) 및 다운로드 모듈(105)과 제N급 그리드 전극 신호 포인트(Qn)가 연결된다. 풀-다운 유지 모듈(103)은 다운로드 모듈(105)과도 연결된다.
구체적으로, 도 2를 함께 참고하시기 바란다. 풀-업 모듈(102)은 제12 박막 트랜지스터(T12)를 포함하고, 제12 박막 트랜지스터(T12)의 그리드 전극과 제N급 그리드 신호 포인트(Qn)가 연결되고, 제12 박막 트랜지스터(T12)의 소스 전극과 제N 급 수평 스캐닝 라인(Gn)이 연결된다. 풀-업 모듈(102)은 제1 고주파 클럭 신호(CK)를 그리드 전극 스캐닝 신호로 제N급 수평 스캐닝 라인(Gn)에 출력하기 위해 사용된다.
다운로드 모듈(104)는 제11 박막 트랜지스터(T11)를 포함하고, 제11 박막 트랜지스터(T11)의 그리드 전극과 제N 급 그리드 신호 포인트(Qn)가 연결되고, 제11 박막 트랜지스터(T11)의 드레인 전극에 제1 고주파 클럭 신호(CK)가 접입(接入)되고, 제11 박막 트랜지스터(T11)의 소스 전극은 제N 급 다운로드 신호(STn)를 출력한다.
풀-업 제어 모듈(101)은 제13 박막 트랜지스터(T13), 제14 박막 트랜지스터(T14) 및 제15 박막 트랜지스터(T15)를 포함한다. 제13 박막 트랜지스터(T13)의 그리드 전극과 제14 박막 트랜지스터(T14)의 그리드 전극은 연결되어 제2 고주파 클럭 신호(XCK)가 접입되고, 제2 고주파 클럭 신호(XCK)와 제1 고주파 클럭 신호(CK)의 주파수는 같고, 위상은 서로 반대이다. 제13 박막 트랜지스터(T13)의 소스 전극, 제14 박막 트랜지스터(T14)의 드레인 전극 및 제15 박막 트랜지스터(T15)의 드레인 전극이 연결되고, 제15 박막 트랜지스터(T15)의 소스 전극과 풀-다운 유지 모듈(103)이 연결되고, 제14 박막 트랜지스터(T14)의 소스 전극과 제N 급 그리드 전극 신호 포인트(Qn)가 연결된다. 상기 제N급 GOA 부가 제1 급 GOA 부일 경우, 제13 박막 트랜지스터(T13)의 드레인 전극에 개시 신호(STV)가 접입되고, 상기 제N 급 GOA 부가 제1 급 GOA 부 일 경우, 제13 박막 트랜지스터(T13)의 드레인 전극에 제N-1 급 GOA 부의 다운로드 모듈(104)에서 출력된 다운로드 신호가 접입된다.
부트스트랩 커패시던스 모듈(105)은 부트스트랩 커패시던스(Cb)를 포함하고, 부트스트랩 커패시던스(Cb)의 일단과 상기 제N 급 그리드 전극 신호 포인트가 연결되고, 부트스트랩 커패시던스(Cb)의 다른 일 단과 제N 급 수평 스캐닝 라인(Gn)이 연결된다.
풀-다운 유지 모듈(103)은 제1 박막 트랜지스터(T1), 제2 박막 트랜지스터(T2), 제3 박막 트랜지스터(T3), 제4 박막 트랜지스터(T4), 제5 박막 트랜지스터(T5), 제6 박막 트랜지스터(T6), 제7 박막 트랜지스터(T7), 제8 박막 트랜지스터(T8), 제9 박막 트랜지스터(T9) 및 제10 박막 트랜지스터(T10)를 포함한다.
제1 박막 트랜지스터(T1)의 그리드 전극과 드레인 전극 및 제2 박막 트랜지스터(T2)의 드레인 전극이 연결되고 제N 급 저주파 클럭 신호(LCn)가 접입된다. 제1 박막 트랜지스터(T1)의 소스 전극, 제2 박막 트랜지스터(T2)의 그리드 전극 및 제4 박막 트랜지스터(T4)의 드레인 전극이 연결되고, 제2 박막 트랜지스터(T2)의 소스 전극, 제3 박막 트랜지스터(T3)의 드레인 전극, 제5 박막 트랜지스터(T5)의 그리드 전극, 제6 박막 트랜지스터(T6)의 그리드 전극 및 제7 박막 트랜지스터(T7)의 그리드 전극이 제N 급 공공 포인트(Pn)에 연결된다.
제7 박막 트랜지스터(T7)의 드레인 전극 및 제8 박막 트랜지스터(T8)의 드레인 전극과 제N 급 그리드 전극 신호 포인트(Qn)가 연결되고, 이는 모두 행 스캐닝이 끝난 후, 그리드 신호 포인트(Qn)의 전압을 풀-다운하기 위해 사용된다.
제5 박막 트랜지스터(T5)의 드레인 전극 및 제10 박막 트랜지스터(T10)의 드레인 전극과 제N 급 수평 스캐닝 라인(Gn)이 연결되고; 이는 모두 행 스캐닝이 끝난 후, 상기 제N 급 수평 스캐닝 라인의 전압을 풀-다운하기 위해 사용된다. 제5 박막 트랜지스터(T5)의 드레인 전극 및 제10 박막 트랜지스터(T10)의 드레인 전극은 제15 박막 트랜지스터(T15)의 소스 전극과 연결되어, 제15 박막 트랜지스터(T15)의 소스 전극의 전압을 풀-다운한다. 이로써, 풀-업 제어 모듈(101)이 제N 급 그리드 전극 신호(Qn) 포인트로 누전하는 것을 막을 수 있다.
제6 박막 트랜지스터(T6) 및 제9 박막 트랜지스터(T9)의 드레인 전극은 모두 제11 박막 트랜지스터(T11)의 소스 전극에 연결되고, 이는 스캐닝이 끝난 후 다운로드 모듈(105)의 출력 전압을 풀-다운하기 위해 사용된다.
제3 박막 트랜지스터(T3), 제4 박막 트랜지스터(T4), 제5 박막 트랜지스터(T5), 제6 박막 트랜지스터(T6), 제7 박막 트랜지스터(T7), 제8 박막 트랜지스터(T8), 제9 박막 트랜지스터(T9) 및 제10 박막 트랜지스터(T10)의 소스 전극과 기준 저전압원이 연결되어 기준 저전압이 접입된다. 구체적으로, 상기 기준 저전압은 제1 기준 저전압(VSS1) 및 제2 기준 저전압(VSS2)을 포함한다. 제3 박막 트랜지스터(T3)의 소스 전극 및 제16 박막 트랜지스터(T16)의 소스 전극에 제2 기준 저전압(VSS2)이 접입된다. 제7 박막 트랜지스터(T7), 제6 박막 트랜지스터(T6), 제5박막 트랜지스터(T5), 제8 박막 트랜지스터(T8), 제9 박막 트랜지스터(T9) 및 제10 박막 트랜지스터(T10)의 소스 전극에 제1 기준 저전압(VSS1)이 접입되고, 제2 기준 저전압(VSS2)의 전압치가 제1 기준 저전압(VSS1)의 전압치보다 작다.
다음 행을 스캐닝하기 위해 제16 박막 트랜지스터(T16)가 사용될 때, 제N 급 공공 노드(Pn)의 전압의 풀-다운을 강행한다.
제8 박막 트랜지스터(T8), 제9 박막 트랜지스터(T9) 및 제10 박막 트랜지스터(T10)의 그리드 전극이 연결되고 제N+1 급 공공 노드(Pn+1)와 연결된다. 이로써, 서로 이웃하는 두 개의 GOA 부의 풀-다운 유지 모듈은 공공 노드(P)의 전위를 공유할 수 있고, 박막 트랜지스터의 수량을 절감할 수 있다. 또한, 제N 급 GOA 부에 접입된 제N 급 저주파 클럭 신호(LCn)와 제N+1 급 GOA 부에 접입된 제N+1 급 저주파 클럭 신호(LCn+1)의 주파수는 같고 위상은 반대이기에, 서로 이웃하는 GOA 부의 풀-다운 유지 모듈(103)의 부분 박막 트랜지스터가 교대로 작동할 수 있게 하여, 오랜 시간 사용으로 인한 실효를 막을 수 있다.
본 발명에서 제공하는 GOA 구동 회로는 제N 급 GOA 부의 풀-다운 유지 모듈을 통해 제N+1 급 GOA 부의 풀-다운 유지 모듈의 제N+1 급 공공 노드(Pn+1)를 공유하고, 이로써 각각의 풀-다운 유지 모듈이 한 세트의 총 네 개 박막 트랜지스터만을 사용하여 제5 박막 트랜지스터와 제7 박막 트랜지스터 및 제8 박막 트랜지스터 및 제10 박막 트랜지스터 사이의 분시(分時) 사용을 실현할 수 있다. 이로써, 제5 박막 트랜지스터와 제7 박막 트랜지스터 및 제8 박막 트랜지스터 및 제10 박막 트랜지스터를 지속적 사용으로 인한 박막 트랜지스터의 실효를 막을 수 있다. 이는 박막 트랜지스터의 수량을 절감할 수 있다는 유익한 효과를 갖는다.
위의 내용을 종합하면, 비록 본 발명은 바람직한 실시예를 통해 이미 위와 같이 공개하였으나, 상기 바람직한 실시예는 본 발명을 제한하기 위해서만 사용되지 않는다. 본 분야의 당업자라면, 본 발명의 정신과 범위를 벗어나지 않는다는 전제 하에, 각종 변경과 수식을 진행할 수 있다. 이에, 본 발명의 보호 범위는 청구항을 통해 확정된 범위를 기준으로 한다. 　
101: 풀-업 제어 모듈
102: 풀-업 모듈
103: 풀-다운 유지 모듈
104: 부트스트랩 커패시턴스 모듈
105: 다운로드 모듈

Claims (12)

  1. 복수 개의 직렬의 GOA 부를 포함하고, 제N 급 GOA 부에서 출력된 그리드 전극 구동 신호를 디스플레이 구역 제N 급 수평 스캐닝 라인(Gn)에 출력하며, 상기 제N 급 GOA 부는 풀-업 모듈, 풀-업 제어 모듈, 풀-다운 유지 모듈, 다운로드 모듈 및 부트스트랩 커패시턴스 모듈을 포함하고; 상기 풀-업 모듈, 풀-다운 유지 모듈 및 부트스트랩 커패시턴스 모듈은 모두 각각 제N 급 그리드 신호 포인트(Qn) 및 제N 급 수평 스캐닝 라인(Gn)에 전기적으로 연결되고, 상기 풀-업 제어 모듈 및 다운로드 모듈과 제N 급 그리드 전극 신호 포인트(Qn)가 연결되고;
    상기 풀-다운 유지 모듈은 제1 박막 트랜지스터, 제2 박막 트랜지스터, 제3 박막 트랜지스터, 제4 박막 트랜지스터, 제5 박막 트랜지스터, 제7 박막 트랜지스터, 제8 박막 트랜지스터, 및 제10 박막 트랜지스터를 포함하고; 상기 제1 박막 트랜지스터의 그리드 전극과 드레인 전극, 제2 박막 트랜지스터의 드레인 전극이 연결되고, 상기 제1 박막 트랜지스터의 그리드 전극에 제N 급 저주파 클럭 신호(LCn)가 접입(接入)되고, 상기 제1 박막 트랜지스터의 소스 전극, 상기 제2 박막 트랜지스터의 그리드 전극과 상기 제4 박막 트랜지스터의 드레인 전극이 연결되고, 상기 제2 박막 트랜지스터의 소스 전극, 상기 제3 박막 트랜지스터의 드레인 전극, 상기 제5 박막 트랜지스터의 그리드 전극과 상기 제7 박막 트랜지스터의 그리드 전극이 제N 급 공공 포인트(Pn)에 연결되고; 상기 제7 박막 트랜지스터의 드레인 전극, 상기 제8 박막 트랜지스터의 드레인 전극과 제N 급 그리드 전극 신호 포인트(Qn)가 연결되고, 상기 제5 박막 트랜지스터의 드레인 전극, 상기 제10 박막 트랜지스터의 드레인 전극과 상기 제N 급 수평 스캐닝 라인이 연결되고; 상기 제3 박막 트랜지스터, 상기 제4 박막 트랜지스터, 상기 제5 박막 트랜지스터, 상기 제7 박막 트랜지스터, 상기 제8 박막 트랜지스터, 상기 제10 박막 트랜지스터의 소스 전극과 기준 저전압원이 연결되어 기준 저전압이 접입되고;
    상기 제8 박막 트랜지스터, 상기 제10 박막 트랜지스터의 그리드 전극이 연결되고, 또한 제N+1 급 공공 노드(Pn+1)와 연결되고, 상기 제N 급 GOA 부에 접입된 제N 급 저주파 클럭 신호(LCn)와 제N+1 급 GOA 부에 접입된 제N+1 급 저주파 클럭 신호(LCn+1)의 주파수가 같고 위상이 서로 반대인,
    GOA 구동 회로.
  2. 제1항에 있어서,
    상기 풀-다운 유지 모듈은 제6 박막 트랜지스터 및 제9 박막 트랜지스터를 더 포함하고, 상기 다운로드 모듈은 제11 박막 트랜지스터를 포함하고, 상기 제6 박막 트랜지스터, 상기 제9 박막 트랜지스터의 드레인 전극은 각각 상기 제11 박막 트랜지스터의 소스 전극에 연결되고, 상기 제6 박막 트랜지스터의 그리드 전극과 제N 급 공공 노드(Pn)가 연결되고, 상기 제9 박막 트랜지스터의 그리드 전극과 제N+1 급 공공 노드(Pn+1)가 연결되고, 상기 제11 박막 트랜지스터의 드레인 전극에 제1 고주파 클럭 신호가 접입되고, 상기 제11 박막 트랜지스터의 그리드 전극과 제N 급 그리드 전극 신호 포인트(Qn)가 연결되는,
    GOA 구동 회로.
  3. 제2항에 있어서,
    상기 풀-업 제어 모듈은 제13 박막 트랜지스터, 제14 박막 트랜지스터 및 제15 박막 트랜지스터를 포함하고, 상기 제13 박막 트랜지스터의 그리드 전극 및 상기 제14 박막 트랜지스터의 그리드 전극이 연결되고, 제2 고주파 클럭 신호(XCK)가 접입되고, 상기 제13 박막 트랜지스터의 소스 전극, 상기 제14 박막 트랜지스터의 드레인 전극 및 상기 제15 박막 트랜지스터의 드레인 전극이 연결되고, 상기 제15 박막 트랜지스터의 소스 전극과 상기 제5 박막 트랜지스터의 드레인 전극 및 상기 제9 박막 트랜지스터의 드레인 전극이 연결되고; 상기 제14 박막 트랜지스터의 소스 전극과 제N 급 그리드 신호 포인트(Qn)가 연결되는,
    GOA 구동 회로.
  4. 제3항에 있어서,
    상기 풀-다운 유지 모듈은 제16 박막 트랜지스터를 더 포함하고, 상기 제16 박막 트랜지스터의 드레인 전극과 제N 급 공공 노드(Pn)가 연결되고, 상기 제16 박막 트랜지스터의 그리드 전극과 기준 저압원이 연결되어 기준 저전압이 접입되고, 상기 제16 박막 트랜지스터의 그리드 전극과 제N+1 급 그리드 전극 신호 포인트(Qn+1)가 연결되는,
    GOA 구동 회로.
  5. 제4항에 있어서,
    상기 기준 저전압은 제1 기준 저전압(VSS1) 및 제2 기준 저전압(VSS2)을 포함하고;
    상기 제3 박막 트랜지스터의 소스 전극 및 상기 제16 박막 트랜지스터의 소스 전극에 제2 기준 저전압(VSS2)이 접입되고, 상기 제7 박막 트랜지스터, 상기 제6 박막 트랜지스터, 상기 제5 박막 트랜지스터, 상기 제8 박막 트랜지스터, 상기 제9 박막 트랜지스터 및 상기 제10 박막 트랜지스터의 소스 전극에 상기 제1 기준 저전압이 접입되고, 상기 제2 기준 저전압의 전압치가 상기 제1 기준 저전압의 전압치보다 작은,
    GOA 구동 회로.
  6. 제3항에 있어서,
    상기 풀-업 모듈은 제12 박막 트랜지스터를 포함하고, 상기 제12 박막 트랜지스터의 드레인 전극에 제1 고레벨 신호가 접입되고, 상기 제12 박막 트랜지스터의 소스 전극과 상기 제N 급 수평 스캐닝 라인이 연결되고, 상기 제12 박막 트랜지스터의 그리드 전극과 상기 제N 급 그리드 전극 신호 포인트가 연결되는,
    GOA 구동 회로.
  7. 제3항에 있어서,
    상기 제1 고주파 클럭 신호와 상기 제2 고주파 클럭 신호의 위상이 서로 반대인,
    GOA 구동 회로.
  8. 제7항에 있어서,
    상기 제1 고주파 클럭 신호 및 상기 제2 고주파 클럭 신호는 각각 제1 공공 와이어 및 제2 공공 와이어를 통해 접입되는,
    GOA 구동 회로.
  9. 제1항에 있어서,
    상기 부트스트랩 커패시턴스 모듈은 부트스트랩 커패시턴스를 포함하고, 상기 부트스트랩 커패시턴스의 일 단과 제N 급 그리드 전극 신호 포인트(Qn)가 연결되고, 상기 부트스트랩 커패시턴스의 다른 일 단과 제N 급 수평 스캐닝 라인(Gn)이 연결되는,
    GOA 구동 회로.
  10. 복수 개 직렬의 GOA 부를 포함하고, 제N 급 GOA 부에 따라 그리드 전극 구동 신호를 디스플레이 구역 제N 급 수평 스캐닝 라인(Gn)에 출력하고, 상기 제N 급 GOA 부는 풀-업 모듈, 풀-업 제어 모듈, 풀-다운 유지 모듈, 다운로드 모듈 및 부트스트랩 커패시턴스 모듈을 포함하고; 상기 풀-업 모듈, 풀-다운 유지 모듈 및 부트스트랩 커패시턴스 모듈은 모두 각각 제N 급 그리그 전극 신호 포인트(Qn) 및 제N 급 수평 스캐닝 라인(Gn)에 전기적으로 연결되고, 상기 풀-업 제어 모듈, 다운로드 모듈과 제N 급 그리드 신호 포인트(Qn)가 연결되고;
    상기 풀-다운 유지 모듈은 제1 박막 트랜지스터, 제2 박막 트랜지스터, 제3 박막 트랜지스터, 제4 박막 트랜지스터, 제5 박막 트랜지스터, 제7 박막 트랜지스터, 제8 박막 트랜지스터 및 제10 박막 트랜지스터를 포함하고; 상기 제1 박막 트랜지스터의 그리드 전극과 드레인 전극, 상기 제2 박막 트랜지스터의 드레인 전극이 연결되어 제N 급 저주파 클럭 신호(LCn)가 접입되고, 상기 제1 박막 트랜지스터의 소스 전극, 상기 제2 박막 트랜지스터의 그리드 전극 및 상기 제4 박막 트랜지스터의 드레인 전극이 연결되고, 상기 제2 박막 트랜지스터의 소스 전극, 상기 제3 박막 트랜지스터의 드레인 전극, 상기 제5 박막 트랜지스터의 그리드 전극 및 상기 제7 박막 트랜지스터의 그리드 전극이 제N 급 공공 포인트(Pn)에 연결되고; 상기 제7 박막 트랜지스터의 드레인 전극 및 상기 제8 박막 트랜지스터의 드레인 전극과 제N 급 그리드 전극 신호 포인트(Qn)가 연결되고, 상기 제5 박막 트랜지스터의 드레인 전극 및 상기 제10 박막 트랜지스터의 드레인 전극과 상기 제N 급 수평 스캐닝 라인이 연결되고; 상기 제3 박막 트랜지스터, 상기 제4 박막 트랜지스터, 상기 제5 박막 트랜지스터, 상기 제7 박막 트랜지스터, 상기 제8 박막 트랜지스터 및 상기 제10 박막 트랜지스터의 소스 전극 및 기준 저전압원이 연결되어 기준 저전압이 접입되고;
    상기 제8 박막 트랜지스터 및 상기 제10 박막 트랜지스터의 그리드 전극이 연결되고 제Ｎ+1 급 공공 노드(Pn+1)와 연결되고, 상기 제N 급 GOA 부에 접입된 제N 급 저주파 클럭 신호(LCn)와 제N+1 급 GOA 부에 접입된 제N+1 급 저주파 클럭 신호(LCn+1)의 주파수가 서로 같고 위상이 서로 반대이고;
    상기 풀-다운 유지 모듈은 제6 박막 트랜지스터 및 제9 박막 트랜지스터를 더 포함하고, 상기 다운로드 모듈은 제11 박막 트랜지스터, 상기 제6 박막 트랜지스터 및 상기 제9 박막 트랜지스터의 드레인 전극이 각각 상기 제11 박막 트랜지스터의 소스 전극과 연결되고, 상기 제6 박막 트랜지스터의 그리드 전극과 제N 급 공공 노드(Pn)가 연결되고, 상기 제9 박막 트랜지스터의 그리드 전극과 제N+1 급 공공 노드(Pn+1)가 연결되고, 상기 제11 박막 트랜지스터의 드레인 전극에 제1 고주파 클럭 신호가 접입되고, 상기 제11 박막 트랜지스터의 그리드 전극과 제N 급 그리드 전극 신호 포인트(Qn)가 연결되고;
    상기 풀-업 제어 모듈은 제13 박막 트랜지스터, 제14 박막 트랜지스터 및 제15 박막 트랜지스터를 포함하고, 상기 제13 박막 트랜지스터의 그리드 전극과 상기 제14 박막 트랜지스터의 그리드 전극이 연결되어 제2 고주파 클럭 신호(XCK)가 접입되고, 상기 제13 박막 트랜지스터의 소스 전극, 상기 제14 박막 트랜지스터의 드레인 전극 및 상기 제15 박막 트랜지스터의 드레인 전극이 연결되고, 상기 제15 박막 트랜지스터의 소스 전극과 상기 제5 박막 트랜지스터의 드레인 전극 및 상기 제9 박막 트랜지스터의 드레인 전극이 연결되고; 상기 제14 박막 트랜지스터의 소스전극과 제N 급 그리드 전극 신호 포인트(Qn)가 연결되고; 　
    상기 풀-다운 유지 모듈은 제16 박막 트랜지스터를 더 포함하고, 상기 제16 박막 트랜지스터의 드레인 전극과 제N 급 공공 노드(Pn)가 연결되고, 상기 제16 박막 트랜지스터의 그리드 전극과 기준 저전압원이 연결되어 기준 저전압이 접입되고, 상기 제16 박막 트랜지스터의 그리드 전극과 제N+1 급 그리드 전극 신호 포인트(Qn+1)가 연결되고;
    상기 기준 저전압은 제1 기준 저전압(VSS1) 및 제2 기준 저전압(VSS2)을 포함하고;　
    상기 제3 박막 트랜지스터의 소스 전극 및 제16 박막 트랜지스터의 소스 전극에 제2 기준 저전압(VSS2)이 접입되고, 상기 제7 박막 트랜지스터, 상기 제6박막 트랜지스터, 상기 제5 박막 트랜지스터, 상기 제8 박막 트랜지스터, 상기 제9 박막 트랜지스터 및 상기 제10 박막 트랜지스터의 소스 전극에 상기 제1 기준 저전압이 접입되고, 상기 제2 기준 저전압의 전압치는 상기 제1 기준 전압의 전압치보다 작고;
    상기 풀-업 모듈은 제12 박막 트랜지스터를 포함하고, 상기 제12 박막 트랜지스터의 드레인 전극에 제1 고레벨 신호가 접입되고, 상기 제12 박막 트랜지스터의 소스 전극과 상기 제N 급 수평 스캐닝 라인이 연결되고, 상기 제12 박막 트랜지스터의 그리드 전극과 상기 제N 급 그리드 전극 신호 포인트가 연결되고;
    상기 제1 고주파 클럭 신호와 상기 제2 고주파 클럭 신호는 위상이 서로 반대이고;　
    상기 제1 고주파 클럭 신호 및 상기 제2 고주파 클럭 신호는 각각 제1 공공 와이어 및 제2 공공 와이어를 통해 접입되고;
    상기 부트스트랩 커패시던스 모듈은 부트스트랩 커패시던스를 포함하고, 상기 부트스트랩 커패시던스의 일단과 제N 급 그리드 전극 신호 포인트(Qn)가 연결되고, 상기 부트스트랩 커패시던스의 다른 일 단과 제N 급 수평 스캐닝 라인(Gn)이 연결되는,
    GOA 구동회로.
  11. 제1항의 상기 GOA 구동 회로를 포함하는,
    액정 디스플레이 장치.
  12. 제10항의 상기 GOA 구동 회로를 포함하는,
    액정 디스플레이 장치.
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WO (1) WO2018072303A1 (ko)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105336291B (zh) * 2015-12-04 2018-11-02 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法与显示装置
CN106531109A (zh) * 2016-12-30 2017-03-22 深圳市华星光电技术有限公司 一种goa电路以及液晶显示器
CN107180618B (zh) * 2017-06-30 2019-06-11 深圳市华星光电技术有限公司 基于goa电路的hva接线方法
CN107221298B (zh) * 2017-07-12 2019-08-02 深圳市华星光电半导体显示技术有限公司 一种goa电路及液晶显示器
CN107154245B (zh) * 2017-07-17 2019-06-25 深圳市华星光电技术有限公司 一种栅极驱动电路及其驱动方法
CN107808650B (zh) * 2017-11-07 2023-08-01 深圳市华星光电半导体显示技术有限公司 Goa电路
CN109215557A (zh) * 2018-10-18 2019-01-15 深圳市华星光电技术有限公司 Goa驱动电路及显示面板
CN109256079B (zh) * 2018-11-14 2021-02-26 成都中电熊猫显示科技有限公司 栅极驱动电路和栅极驱动器
CN113168880A (zh) * 2018-12-28 2021-07-23 深圳市柔宇科技股份有限公司 Goa单元及其goa电路、显示装置
CN110111715B (zh) * 2019-04-22 2023-02-28 深圳市华星光电半导体显示技术有限公司 Goa电路及显示面板
CN111986609B (zh) * 2020-08-31 2021-11-23 武汉华星光电技术有限公司 栅极驱动电路及显示装置
CN112071250B (zh) 2020-09-04 2021-11-02 深圳市华星光电半导体显示技术有限公司 Goa电路
CN112216240A (zh) * 2020-09-17 2021-01-12 福建华佳彩有限公司 一种新型双输出gip电路
CN114758635B (zh) * 2022-04-27 2023-07-25 Tcl华星光电技术有限公司 Goa电路及显示面板
CN115050338B (zh) * 2022-06-15 2023-07-25 Tcl华星光电技术有限公司 栅极驱动电路、显示面板及显示装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101697284A (zh) * 2009-08-24 2010-04-21 友达光电股份有限公司 移位寄存器电路
CN104376874A (zh) * 2014-09-10 2015-02-25 友达光电股份有限公司 移位寄存器
CN104882107A (zh) * 2015-06-03 2015-09-02 深圳市华星光电技术有限公司 栅极驱动电路
CN105845098A (zh) * 2016-06-20 2016-08-10 京东方科技集团股份有限公司 移位寄存器单元及驱动方法、栅极驱动电路及显示装置
KR20160094475A (ko) * 2015-01-30 2016-08-10 엘지디스플레이 주식회사 게이트 쉬프트 레지스터와 이를 이용한 표시장치

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101451575B1 (ko) * 2007-11-15 2014-10-16 엘지디스플레이 주식회사 쉬프트 레지스터
WO2011104945A1 (ja) * 2010-02-25 2011-09-01 シャープ株式会社 表示装置
CN102654986A (zh) * 2011-11-25 2012-09-05 京东方科技集团股份有限公司 移位寄存器的级、栅极驱动器、阵列基板以及显示装置
CN202677790U (zh) * 2012-04-13 2013-01-16 京东方科技集团股份有限公司 移位寄存器单元、移位寄存器和显示装置
KR102034045B1 (ko) * 2012-12-12 2019-11-08 엘지디스플레이 주식회사 쉬프트 레지스터
CN103730094B (zh) * 2013-12-30 2016-02-24 深圳市华星光电技术有限公司 Goa电路结构
CN103928008B (zh) * 2014-04-24 2016-10-05 深圳市华星光电技术有限公司 一种用于液晶显示的goa电路及液晶显示装置
CN104078022B (zh) 2014-07-17 2016-03-09 深圳市华星光电技术有限公司 具有自我补偿功能的栅极驱动电路
CN104064160B (zh) * 2014-07-17 2016-06-15 深圳市华星光电技术有限公司 具有自我补偿功能的栅极驱动电路
CN104157260B (zh) * 2014-09-10 2016-09-28 深圳市华星光电技术有限公司 基于igzo制程的栅极驱动电路
CN104376824A (zh) * 2014-11-13 2015-02-25 深圳市华星光电技术有限公司 用于液晶显示的goa电路及液晶显示装置
CN104505048A (zh) * 2014-12-31 2015-04-08 深圳市华星光电技术有限公司 一种goa电路及液晶显示装置
CN105336291B (zh) * 2015-12-04 2018-11-02 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法与显示装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101697284A (zh) * 2009-08-24 2010-04-21 友达光电股份有限公司 移位寄存器电路
CN104376874A (zh) * 2014-09-10 2015-02-25 友达光电股份有限公司 移位寄存器
KR20160094475A (ko) * 2015-01-30 2016-08-10 엘지디스플레이 주식회사 게이트 쉬프트 레지스터와 이를 이용한 표시장치
CN104882107A (zh) * 2015-06-03 2015-09-02 深圳市华星光电技术有限公司 栅极驱动电路
CN105845098A (zh) * 2016-06-20 2016-08-10 京东方科技集团股份有限公司 移位寄存器单元及驱动方法、栅极驱动电路及显示装置

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Publication number Publication date
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