CN105336291B - 移位寄存器单元及其驱动方法与显示装置 - Google Patents

移位寄存器单元及其驱动方法与显示装置 Download PDF

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Abstract

本发明公开一种移位寄存器单元及其驱动方法与显示装置，涉及显示技术领域，为解决制造过程不稳定以及高温、低温等情况对移位寄存器单元中传输的信号的影响大，显示装置的显示效果较差的问题。所述移位寄存器单元包括输入模块，下拉补偿模块、下拉模块和上拉模块，其中，下拉补偿模块用于在上拉控制节点的信号为高电平状态时，对下拉控制节点的信号进行至少两次下拉，将下拉控制节点的信号下拉至低电平状态。本发明提供的移位寄存器单元应用于显示装置中。

Description

移位寄存器单元及其驱动方法与显示装置
技术领域
本发明涉及显示技术领域，尤其涉及一种移位寄存器单元及其驱动方法与显示装置。
背景技术
显示装置在进行显示时，需要利用移位寄存器实现对像素单元的扫描，移位寄存器包括多级移位寄存器单元，每一级移位寄存器单元对应一行像素单元，由多级移位寄存器单元实现对显示装置的像素单元的逐行扫描驱动，以显示图像。
其中，每一级移位寄存器单元都由多个薄膜晶体管构成，移位寄存器单元中的信号是通过各个薄膜晶体管进行传输的。然而，薄膜晶体管的阈值电压容易受到制造过程的稳定程度以及温度的影响，在制造过程不稳定、高温或低温的条件下，薄膜晶体管的阈值电压会发生较大幅度的变化，使得移位寄存器单元中的上拉控制节点的信号以及下拉控制节点的信号失真，从而导致移位寄存器单元输出的信号失真较为严重，有时甚至会导致移位寄存器单元无法输出信号，进而降低了显示装置的显示效果。
发明内容
本发明的目的在于提供一种移位寄存器单元及其驱动方法与显示装置，用于降低制造过程不稳定以及高温、低温等情况对移位寄存器单元中传输的信号的影响，从而提高显示装置的显示效果。
为了实现上述目的，本发明提供如下技术方案：
第一方面，本发明提供了一种移位寄存器单元，包括：
输入模块，其连接触发信号端、下拉信号端、第一时钟信号端、低电平端、下拉模块、上拉模块和上拉控制节点，所述上拉控制节点为所述输入模块、下拉补偿模块、所述上拉模块和所述下拉模块的连接点，所述输入模块用于在所述触发信号端的信号、所述第一时钟信号端的信号以及下拉信号端的信号的控制下，将所述触发信号端的信号或低电平端的信号传输至上拉控制节点；
所述下拉补偿模块，其连接控制信号端、所述上拉控制节点、下拉控制节点和低电平端，所述下拉控制节点为所述下拉补偿模块与所述下拉模块的连接点，所述下拉补偿模块用于在所述上拉控制节点的信号为高电平状态时，对下拉控制节点的信号进行至少两次下拉，将所述下拉控制节点的信号下拉至低电平状态；
所述上拉模块，其连接第二时钟信号端、所述下拉模块、所述上拉控制节点和所述移位寄存器单元的输出端，所述上拉模块用于在所述上拉控制节点的信号与所述第二时钟信号端的信号的控制下，将所述移位寄存器单元的输出端的信号上拉为高电平状态，以及利用自身的自举现象将所述上拉控制节点的信号上拉为高电平状态；
所述下拉模块，其连接所述输入模块、所述上拉模块、所述上拉控制节点、所述下拉控制节点、所述低电平端和所述移位寄存器单元的输出端，所述下拉模块用于在所述下拉控制节点的信号的控制下，将所述移位寄存器的输出端的信号下拉为低电平状态。
第二方面，本发明还提供了一种移位寄存器单元的驱动方法，包括：
第一阶段，输入模块接收触发信号端的信号、第一时钟信号端的信号和下拉信号端的信号，并在所述触发信号端的信号、所述第一时钟信号端的信号和所述下拉信号端的信号的控制下，将所述触发信号端的信号或低电平端的信号传输至上拉控制节点；下拉补偿模块在所述上拉控制阶段为高电平状态时，对下拉控制节点的信号进行下拉，将下拉控制节点的信号下拉至低电平状态；下拉模块在下拉控制节点的信号的控制下，将所述移位寄存器的输出端的信号下拉为低电平状态；
第二阶段，所述上拉模块利用自身的自举现象，将所述上拉控制节点的信号上拉为高电平状态；所述上拉模块在所述上拉控制节点的信号与第二时钟信号端的信号的控制下，将所述移位寄存器单元的输出端的信号上拉为高电平状态。
第三方面，本发明还提供一种显示装置，包括多级上述技术方案中所述的移位寄存器单元。
本发明提供的移位寄存器单元及其驱动方法与显示装置中，移位寄存器单元包括输入模块、下拉补偿模块、上拉模块和下拉模块，与现有技术中制造过程不稳定、高温或低温的条件下，移位寄存器单元输出的信号失真较为严重的移位寄存器单元相比，本发明中的下拉补偿模块，能够在上拉控制节点为高电平状态时，对下拉控制节点的信号进行至少两次下拉，确保下拉控制节点被下拉为低电平状态，在制造过程不稳定、高温或低温的条件下，也能够保证下拉控制节点的信号的准确度，降低制造过程不稳定以及高温、低温等情况对移位寄存器单元中传输的信号的影响，从而提高显示装置的显示效果。
附图说明
此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1为本发明实施例一中的移位寄存器单元的结构示意图；
图2为本发明实施例二中的移位寄存器单元的结构示意图一；
图3为与图2、图4、图7、图8中的移位寄存器单元均对应的信号时序图；
图4为本发明实施例二中的移位寄存器单元的结构示意图二；
图5为本发明中移位寄存器单元与现有技术中移位寄存器单元中上拉控制节点的允许电压对比图；
图6为本发明中移位寄存器单元与现有技术中移位寄存器单元中下拉控制节点的允许电压对比图；
图7为本发明实施例三中的移位寄存器单元的结构示意图一；
图8为本发明实施例三中的移位寄存器单元的结构示意图二。
具体实施方式
为了进一步说明本发明实施例提供的移位寄存器单元及其驱动方法与显示装置，下面结合说明书附图进行详细描述。
实施例一
请参阅图1，本发明实施例提供的移位寄存器单元包括输入模块P1、下拉补偿模块P2、上拉模块P3和下拉模块P4。其中，输入模块P1连接触发信号端STU、下拉信号端STD、第一时钟信号端CLK1、低电平端VGL、下拉模块P4、上拉模块P3和上拉控制节点Q，上拉控制节点Q为输入模块P1、下拉补偿模块P2、上拉模块P3和下拉模块P4的连接点，输入模块P1用于在触发信号端STU的信号、第一时钟信号端CLK1的信号以及下拉信号端STD的信号的控制下，将触发信号端STU的信号或低电平端VGL的信号传输至上拉控制节点Q。下拉补偿模块P2连接控制信号端CON、上拉控制节点Q、下拉控制节点QB和低电平端VGL，下拉控制节点QB为下拉补偿模块P2与下拉模块P4的连接点，下拉补偿模块P2用于在上拉控制节点Q的信号为高电平状态时，对下拉控制节点QB的信号进行至少两次下拉，将下拉控制节点QB的信号下拉至低电平状态。上拉模块P3连接第二时钟信号端CLK2、下拉模块P4、上拉控制节点Q和移位寄存器单元的输出端OUT，上拉模块P3用于在上拉控制节点Q的信号与第二时钟信号端CLK2的信号的控制下，将移位寄存器单元的输出端OUT的信号上拉为高电平状态，以及利用自身的自举现象，将上拉控制节点Q的信号上拉为高电平状态。下拉模块P4连接输入模块P1、上拉模块P3、上拉控制节点Q、下拉控制节点QB、低电平端VGL和移位寄存器单元的输出端OUT，下拉模块P4用于在下拉控制节点QB的信号的控制下，将移位寄存器的输出端的信号下拉为低电平状态。
下面将结合上述移位寄存器单元，对上述移位寄存器单元的驱动方法进行相关说明，上述移位寄存器单元的驱动方法包括：
第一阶段，输入模块P1接收触发信号端STU的信号、第一时钟信号端CLK1的信号和下拉信号端STD的信号，并在触发信号端STU的信号、第一时钟信号端CLK1的信号和下拉信号端STD的信号的控制下，将触发信号端STU的信号或低电平端VGL的信号传输至上拉控制节点Q；下拉补偿模块P2在上拉控制阶段为高电平状态时，对下拉控制节点QB的信号进行下拉，具体的，可进行至少两次下拉，将下拉控制节点QB的信号下拉至低电平状态；下拉模块P4在下拉控制节点QB的信号的控制下，将移位寄存器的输出端的信号下拉为低电平状态；
第二阶段，上拉模块P3利用自身的自举现象，将上拉控制节点Q的信号上拉为高电平状态；上拉模块P3在上拉控制节点Q的信号与第二时钟信号端CLK2的信号的控制下，将移位寄存器单元的输出端OUT的信号上拉为高电平状态。
需要说明的是，上述第一阶段和第二阶段主要与各个信号端(比如触发信号端STU、下拉信号端STD、第一时钟信号端CLK1、第二时钟信号端CLK2)的信号时序相关，并没有一定的时间先后顺序。
本发明实施例提供的移位寄存器单元及其驱动方法中，移位寄存器单元包括输入模块P1、下拉补偿模块P2、上拉模块P3和下拉模块P4，与现有技术中制造过程不稳定、高温或低温的条件下，移位寄存器单元输出的信号失真较为严重的移位寄存器单元相比，本发明中的下拉补偿模块P2，能够在上拉控制节点Q为高电平状态时，对下拉控制节点QB的信号进行至少两次下拉，确保下拉控制节点QB被下拉为低电平状态，在制造过程不稳定、高温或低温的条件下，也能够保证下拉控制节点QB的信号的准确度，降低制造过程不稳定以及高温、低温等情况对移位寄存器单元中传输的信号的影响，从而提高显示装置的显示效果。
实施例二
请参阅图2，下面将详细说明实施例一中的输入模块P1、下拉补偿模块P2、上拉模块P3和下拉模块P4的具体结构，其中，控制信号端CON为高电平端VGH。
输入模块P1包括第一晶体管T1、第二晶体管T2、第三晶体管T3和第四晶体管T4；第一晶体管T1的栅极连接触发信号端STU，第一晶体管T1的源极连接第二晶体管T2的漏极、第三晶体管T3的源极和第四晶体管T4的漏极，第一晶体管T1的漏极连接触发信号端STU；第二晶体管T2的栅极连接第一时钟信号端CLK1，第二晶体管T2的源极连接第三晶体管T3的漏极和上拉控制节点Q，第二晶体管T2的漏极连接第三晶体管T3的源极、第四晶体管T4的漏极、上拉模块P3和下拉模块P4；第三晶体管T3的栅极连接下拉信号端STD，第三晶体管T3的源极连接第四晶体管T4的漏极、上拉模块P3和下拉模块P4，第三晶体管T3的漏极连接上拉控制节点Q；第四晶体管T4的栅极连接下拉信号端STD，第四晶体管T4的源极连接低电平端VGL，第四晶体管T4的漏极连接上拉模块P3和下拉模块P4。
下拉补偿模块P2包括第五晶体管T5、第六晶体管T6、第七晶体管T7和第八晶体管T8；第五晶体管T5的栅极连接高电平端VGH，第五晶体管T5的源极连接第六晶体管T6的漏极和第七晶体管T7的栅极，第五晶体管T5的漏极连接高电平端VGH；第六晶体管T6的栅极连接上拉控制节点Q，第六晶体管T6的源极连接低电平端VGL，第六晶体管T6的漏极连接第七晶体管T7的栅极；第七晶体管T7的源极连接下拉控制节点QB，第七晶体管T7的漏极连接高电平端VGH；第八晶体管T8的栅极连接上拉控制节点Q，第八晶体管T8的源极连接低电平端VGL，第八晶体管T8的漏极连接下拉控制节点QB。需要说明的是，在上拉控制节点Q的信号为高电平状态时，第五晶体管T5与第六晶体管T6对下拉控制节点QB的信号进行第一次下拉，第七晶体管T7与第八晶体管T8对下拉控制节点QB的信号进行第二次下拉。需要说明的是，下拉补偿模块还可以包括更多数目的晶体管，从而对下拉控制节点QB的信号进行更多次的下拉，但优选的情况为下拉补偿模块包括四个晶体管，且这四个晶体管对下拉控制节点QB的信号进行两次下拉。
上拉模块P3包括第九晶体管T9、第十晶体管T10、第十一晶体管T11与第十二晶体管T12；第九晶体管T9的栅极连接上拉控制节点Q，第九晶体管T9的源极连接第十一晶体管T11的栅极和下拉模块P4，第九晶体管T9的漏极连接第二时钟信号端CLK2；第十晶体管T10的栅极连接上拉控制节点Q，第十晶体管T10的源极连接第十一晶体管T11的漏极和下拉模块P4，第十晶体管T10的漏极连接第二时钟信号端CLK2；第十一晶体管T11的栅极连接下拉模块P4，第十一晶体管T11的源极连接第一晶体管T1的源极和下拉模块P4，第十一晶体管T11的漏极连接下拉模块P4；第十二晶体管T12的栅极连接上拉控制节点Q，第十二晶体管T12的源极连接移位寄存器单元的输出端OUT，第十二晶体管T12的漏极连接第二时钟信号端CLK2。
下拉模块P4包括第十三晶体管T13、第十四晶体管T14、第十五晶体管T15、第十六晶体管T16与第十七晶体管T17；第十三晶体管T13的栅极连接下拉控制节点QB，第十三晶体管T13的源极连接第十四晶体管T14的漏极、第十一晶体管T11的源极和第一晶体管T1的源极，第十三晶体管T13的漏极连接上拉控制节点Q；第十四晶体管T14的栅极连接下拉控制节点QB，第十四晶体管T14的源极连接低电平端VGL，第十四晶体管T14的漏极连接第十一晶体管T11的源极和第一晶体管T1的源极；第十五晶体管T15的栅极连接下拉控制节点QB，第十五晶体管T15的源极连接低电平端VGL，第十五晶体管T15的漏极连接第九晶体管T9的源极和第十一晶体管T11的栅极；第十六晶体管T16的栅极连接下拉控制节点QB，第十六晶体管T16的源极连接低电平端VGL，第十六晶体管T16的漏极连接第十晶体管T10的源极和第十一晶体管T11的漏极；第十七晶体管T17的栅极连接下拉控制节点QB，第十七晶体管T17的源极连接低电平端VGL，第十七晶体管T17的漏极连接移位寄存器单元的输出端OUT。
需要说明的是，上拉控制节点Q为第二晶体管T2的源极、第三晶体管T3的漏极、第六晶体管T6的栅极、第八晶体管T8的栅极、第九晶体管T9的栅极、第十晶体管T10的栅极、第十二晶体管T12的栅极与第十三晶体管T13的漏极的连接节点。下拉控制节点QB为第七晶体管T7的源极、第八晶体管T8的漏极、第十三晶体管T13的栅极、第十四晶体管T14的栅极、第十五晶体管T15的栅极、第十六晶体管T16的栅极与第十七晶体管T17的栅极的连接节点。
下面将以上述各个晶体管均为P型晶体管为例，对图2所示的移位寄存器单元的驱动方法进行说明，请参阅图3，图3为与图2对应的信号时序图。
A-B时间段中，触发信号端STU的信号与第一时钟信号端CLK1的信号均为高电平状态，下拉信号端STD的信号与第二时钟信号端CLK2的信号均为低电平状态，第一晶体管T1的栅极接收触发信号端STU的信号，第一晶体管T1开启；第二晶体管T2的栅极接收第一时钟信号端CLK1的信号，第二晶体管T2开启；第三晶体管T3的栅极与第四晶体管T4的栅极接收下拉信号端STD的信号，第三晶体管T3和第四晶体管T4均关闭，上拉控制节点Q接收通过第一晶体管T1与第二晶体管T2传输来的触发信号端STU的信号；第五晶体管T5的栅极接收高电平端VGH的高电平信号，第五晶体管T5开启；第七晶体管T7的栅极接收通过第五晶体管T5传输来的高电平端VGH的高电平信号，第七晶体管T7开启；第六晶体管T6的栅极与第八晶体管T8的栅极接收上拉控制节点Q的信号，第六晶体管T6与第八晶体管T8开启，将下拉控制节点QB的信号下拉至低电平状态；第十三晶体管T13的栅极、第十四晶体管T14的栅极、第十五晶体管T15的栅极、第十六晶体管T16的栅极与第十七晶体管T17的栅极接收下拉控制节点QB的信号，第十三晶体管T13、第十四晶体管T14、第十五晶体管T15、第十六晶体管T16与第十七晶体管T17均关闭；第九晶体管T9的栅极、第十晶体管T10的栅极与第十二晶体管T12的栅极接收上拉控制节点Q的信号，第九晶体管T9、第十晶体管T10与第十二晶体管T12开启；第十二晶体管T12将第二时钟信号端CLK2的信号传输至移位寄存器的输出端，将移位寄存器的输出端的信号下拉为低电平状态。
B-C时间段中，触发信号端STU的信号与第一时钟信号端CLK1的信号均为低电平状态，下拉信号端STD的信号与第二时钟信号端CLK2的信号均为高电平状态，第一晶体管T1的栅极接收触发信号端STU的信号，第一晶体管T1关闭；第二晶体管T2的栅极接收第一时钟信号端CLK1的信号，第二晶体管T2关闭；第三晶体管T3的栅极与第四晶体管T4的栅极接收下拉信号端STD的信号，第三晶体管T3与第四晶体管T4开启；第九晶体管T9、第十晶体管T10与第十二晶体管T12的电容产生自举现象，将上拉控制节点Q的信号上拉为高电平状态；第五晶体管T5的栅极接收高电平端VGH的高电平信号，第五晶体管T5开启；第七晶体管T7的栅极接收通过第五晶体管T5传输来的高电平端VGH的高电平信号，第七晶体管T7开启；第六晶体管T6的栅极与第八晶体管T8的栅极接收上拉控制节点Q的信号，第六晶体管T6与第八晶体管T8开启，将下拉控制节点QB的信号下拉至低电平状态；第十三晶体管T13的栅极、第十四晶体管T14的栅极、第十五晶体管T15的栅极、第十六晶体管T16的栅极与第十七晶体管T17的栅极接收下拉控制节点QB的信号，第十三晶体管T13、第十四晶体管T14、第十五晶体管T15、第十六晶体管T16与第十七晶体管T17均关闭；第九晶体管T9的栅极、第十晶体管T10的栅极与第十二晶体管T12的栅极接收上拉控制节点Q的信号，第九晶体管T9、第十晶体管T10与第十二晶体管T12均开启，第十二晶体管T12将第二时钟信号端CLK2的信号传输至移位寄存器单元的输出端OUT，将移位寄存器单元的输出端OUT的信号上拉为高电平状态。
C-D时间段中，触发信号端STU的信号与第二时钟信号端CLK2的信号为低电平状态，下拉信号端STD的信号与第一时钟信号端CLK1的信号为高电平状态，第一晶体管T1的栅极接收触发信号端STU的信号，第一晶体管T1关闭；第二晶体管T2的栅极接收第一时钟信号端CLK1的信号，第二晶体管T2开启；第三晶体管T3的栅极与第四晶体管T4的栅极接收下拉信号端STD的信号，第三晶体管T3和第四晶体管T4均开启；上拉控制节点Q接收通过第三晶体管T3与第四晶体管T4传输来的低电平端VGL的低电平信号；第五晶体管T5的栅极接收高电平端VGH的高电平信号，第五晶体管T5开启；第七晶体管T7的栅极接收通过第五晶体管T5传输来的高电平端VGH的高电平信号，第七晶体管T7开启；第六晶体管T6的栅极与第八晶体管T8的栅极接收上拉控制节点Q的信号，第六晶体管T6与第八晶体管T8关闭；下拉控制节点QB接收通过第七晶体管T7传输来的高电平端VGH的高电平信号；第九晶体管T9的栅极、第十晶体管T10的栅极与第十二晶体管T12的栅极接收上拉控制节点Q的信号，第九晶体管T9、第十晶体管T10与第十二晶体管T12均关闭；第十三晶体管T13的栅极、第十四晶体管T14的栅极、第十五晶体管T15的栅极、第十六晶体管T16的栅极与第十七晶体管T17的栅极接收下拉控制节点QB的信号，第十三晶体管T13、第十四晶体管T14、第十五晶体管T15、第十六晶体管T16与第十七晶体管T17开启，第十七晶体管T17将低电平端VGL的低电平信号传输至移位寄存器单元的输出端OUT，将移位寄存器单元的输出端OUT的信号下拉为低电平状态。
请参阅图4，需要说明的是，低电平端VGL可以包括第一低电平端VGL1和第二低电平端VGL2，第四晶体管T4的源极、第六晶体管T6的源极、第八晶体管T8的源极、第十四晶体管T14的源极与第十五晶体管T15的源极均连接第二低电平端VGL2，第十六晶体管T16的源极与第十七晶体管T17的源极均连接第一低电平端VGL1。其中第一低电平端VGL1的信号的电压高于第二低电平端VGL2的信号的电压，比如：第一低电平端VGL1的信号的电压为-5V，第二低电平端VGL2的信号的电压为-10V。由于在上拉控制节点Q的信号为低电平状态时，使得第六晶体管T6、第八晶体管T8关闭，使得下拉控制节点QB的信号为高电平状态，第十三晶体管T13、第十四晶体管T14、第十五晶体管T15、第十六晶体管T16与第十七晶体管T17均开启，上拉控制节点Q放电至与第二低电平端VGL2的信号相同的低电平状态，第十晶体管T10的源极与第十二晶体管T12的源极均下拉至与第一低电平端VGL1的信号相同的低电平状态，从而保证第十晶体管T10、第十二晶体管T12的栅极-源极之间的电压小于零，进一步保证第十晶体管T10、第十二晶体管T12关闭，提高了移位寄存器单元中信号传输的准确性，进一步提高了显示装置的显示效果。图4所示移位寄存器单元的驱动方法与图3所示的移位寄存器的驱动方法一致。
请参阅图5与图6，利用现有技术中的移位寄存器单元，当上拉控制节点Q的电压超过30.5V时，移位寄存器单元输出的信号失真严重，甚至无法输出信号；而利用本发明中的移位寄存器单元，当上拉控制节点Q的电压超过37.9V时，移位寄存器单元输出的信号才可能发生失真严重或无法输出信号的情况。同理，利用现有技术中的移位寄存器单元，当下拉控制节点QB的电压低于-3.87V时，移位寄存器单元输出的信号失真严重，甚至无法输出信号；而利用本发明中的移位寄存器单元，当下拉控制节点QB的电压低于-7.2V时，移位寄存器单元输出的信号才可能发生失真严重或无法输出信号的情况。本发明中的移位寄存器单元扩大了允许薄膜晶体管的阈值电压变化的范围，从而降低制造过程不稳定以及高温、低温等情况对移位寄存器单元中传输的信号的影响，从而提高显示装置的显示效果。
实施例三
请参阅图7，需要说明的是，控制信号端CON包括第一时钟信号端CLK1与第二时钟信号端CLK2，下拉补偿模块P2还可以实现为另一种具体结构，下面将进行详细说明。
下拉补偿模块P2包括第一下拉补偿子模块P21和第二下拉补偿子模块P22，第一下拉补偿子模块P21与第二下拉补偿子模块P22用于在上拉控制节点Q为高电平状态时，交替对下拉控制节点QB的信号进行至少两次下拉，将下拉控制节点QB的信号下拉至低电平状态。具体的，第一下拉补偿子模块P21包括第十八晶体管T18、第十九晶体管T19、第二十晶体管T20与第二十一晶体管T21；其中，第十八晶体管T18的栅极连接第一时钟信号端CLK1，第十八晶体管T18的源极连接第十九晶体管T19的漏极和第二十晶体管T20的栅极，第十八晶体管T18的漏极连接第一时钟信号端CLK1；第十九晶体管T19的栅极连接上拉控制节点Q，第十九晶体管T19的源极连接低电平端VGL，第十九晶体管T19的漏极连接第二十晶体管T20的栅极；第二十晶体管T20的源极连接下拉控制节点QB，第二十晶体管T20的漏极连接第一时钟信号端CLK1；第二十一晶体管T21的栅极连接上拉控制节点Q，第二十一晶体管T21的源极连接低电平端VGL，第二十一晶体管T21的漏极连接下拉控制节点QB。第二下拉补偿子模块P22包括第二十二晶体管T22、第二十三晶体管T23、第二十四晶体管T24与第二十五晶体管T25；其中，第二十二晶体管T22的栅极连接第二时钟信号端CLK2，第二十二晶体管T22的源极连接第二十三晶体管T23的漏极和第二十四晶体管T24的栅极，第二十二晶体管T22的漏极连接第二时钟信号端CLK2；第二十三晶体管T23的栅极连接上拉控制节点Q，第二十三晶体管T23的源极连接低电平端VGL，第二十三晶体管T23的漏极连接第二十四晶体管T24的栅极；第二十四晶体管T24的源极连接下拉控制节点QB，第二十四晶体管T24的漏极连接第二时钟信号端CLK2；第二十五晶体管T25的栅极连接上拉控制节点Q，第二十五晶体管T25的源极连接低电平端VGL，第二十五晶体管T25的漏极连接下拉控制节点QB。其中，第一时钟信号端CLK1的信号与第二时钟信号端CLK2的信号为反相信号，因此，受第一时钟信号端CLK1的信号控制的第一下拉补偿子模块P21和受第二时钟信号端CLK2的信号控制的第二下拉补偿子模块P22，交替对下拉控制节点QB的信号进行至少两次下拉。需要说明的是，第一下拉补偿子模块P21与第二下拉补偿子模块P22均可以包括更多数目的晶体管，从而交替对下拉控制节点QB进行至少两次下拉，但优选的情况为第一下拉补偿子模块P21与第二下拉补偿子模块P22均包括四个晶体管，且第一下拉补偿子模块P21与第二下拉补偿子模块P22各自的四个晶体管交替对下拉控制节点QB进行两次下拉。
下面将以上述各个晶体管均为P型晶体管为例，对图7所示的移位寄存器单元的驱动方法进行说明，图3所示的信号时序同样适用于图7所示的移位寄存器单元。
A-B时间段，触发信号端STU的信号与第一时钟信号端CLK1的信号均为高电平状态，下拉信号端STD的信号与第二时钟信号端CLK2的信号均为低电平状态，第一晶体管T1的栅极接收触发信号端STU的信号，第一晶体管T1开启；第二晶体管T2的栅极接收第一时钟信号端CLK1的信号，第二晶体管T2开启；第三晶体管T3的栅极与第四晶体管T4的栅极接收下拉信号端STD的信号，第三晶体管T3和第四晶体管T4均关闭，上拉控制节点Q接收通过第一晶体管T1与第二晶体管T2传输来的触发信号端STU的信号；第十八晶体管T18的栅极接收第一时钟信号端CLK1的信号，第十八晶体管T18开启；第二十晶体管T20的栅极接收通过第十八晶体管T18传输来的第一时钟信号端CLK1的信号，第二十晶体管T20开启；第十九晶体管T19的栅极与第二十一晶体管T21的栅极接收上拉控制节点Q的信号，第十九晶体管T19与第二十一晶体管T21开启，将下拉控制节点QB的信号下拉至低电平状态；第二十二晶体管T22的栅极接收第二时钟信号端CLK2的信号，第二十二晶体管T22关闭，第二下拉补偿子模块P22处于休息状态；第十三晶体管T13的栅极、第十四晶体管T14的栅极、第十五晶体管T15的栅极、第十六晶体管T16的栅极与第十七晶体管T17的栅极接收下拉控制节点QB的信号，第十三晶体管T13、第十四晶体管T14、第十五晶体管T15、第十六晶体管T16与第十七晶体管T17均关闭；第九晶体管T9的栅极、第十晶体管T10的栅极与第十二晶体管T12的栅极接收上拉控制节点Q的信号，第九晶体管T9、第十晶体管T10与第十二晶体管T12开启；第十二晶体管T12将第二时钟信号端CLK2的信号传输至移位寄存器单元的输出端OUT，将移位寄存器单元的输出端OUT的信号下拉为低电平状态。
B-C时间段中，触发信号端STU的信号与第一时钟信号端CLK1的信号均为低电平状态，下拉信号端STD的信号与第二时钟信号端CLK2的信号均为高电平状态，第一晶体管T1的栅极接收触发信号端STU的信号，第一晶体管T1关闭；第二晶体管T2的栅极接收第一时钟信号端CLK1的信号，第二晶体管T2关闭；第三晶体管T3的栅极与第四晶体管T4的栅极接收下拉信号端STD的信号，第三晶体管T3与第四晶体管T4开启；第九晶体管T9、第十晶体管T10与第十二晶体管T12的电容产生自举现象，将上拉控制节点Q的信号上拉为高电平状态；第二十二晶体管T22的栅极接收第二时钟信号端CLK2的信号，第二十二晶体管T22开启；第二十四晶体管T24的栅极接收通过第二十二晶体管T22传输来的第二时钟信号端CLK2的信号，第二十四晶体管T24开启；第二十三晶体管T23的栅极与第二十五晶体管T25的栅极接收上拉控制节点Q的信号，第二十三晶体管T23与第二十五晶体管T25开启，将下拉控制节点QB的信号下拉至低电平状态；第十八晶体管T18的栅极接收第一时钟信号端CLK1的信号，第十八晶体管T18关闭，第一下拉补偿子模块P21处于休息状态；第十三晶体管T13的栅极、第十四晶体管T14的栅极、第十五晶体管T15的栅极、第十六晶体管T16的栅极与第十七晶体管T17的栅极接收下拉控制节点QB的信号，第十三晶体管T13、第十四晶体管T14、第十五晶体管T15、第十六晶体管T16与第十七晶体管T17均关闭；第九晶体管T9的栅极、第十晶体管T10的栅极和第十二晶体管T12的栅极接收上拉控制节点Q的信号，第九晶体管T9、第十晶体管T10与第十二晶体管T12均开启；第十二晶体管T12将第二时钟信号端CLK2的信号传输至移位寄存器单元的输出端OUT，将移位寄存器单元的输出端OUT的信号上拉为高电平状态。
C-D时间段中，触发信号端STU的信号与第二时钟信号端CLK2的信号为低电平状态，下拉信号端STD的信号与第一时钟信号端CLK1的信号为高电平状态，第一晶体管T1的栅极接收触发信号端STU的信号，第一晶体管T1关闭；第二晶体管T2的栅极接收第一时钟信号端CLK1的信号，第二晶体管T2开启；第三晶体管T3的栅极与第四晶体管T4的栅极接收下拉信号端STD的信号，第三晶体管T3和第四晶体管T4均开启；上拉控制节点Q接收通过第三晶体管T3与第四晶体管T4传输来的低电平端VGL的低电平信号；第十八晶体管T18的栅极接收第一时钟信号端CLK1的信号，第十八晶体管T18开启；第二十晶体管T20的栅极接收通过第十八晶体管T18传输来的第一时钟信号端CLK1的信号，第二十晶体管T20开启；第十九晶体管T19的栅极与第二十一晶体管T21的栅极接收上拉控制节点Q的信号，第十九晶体管T19与第二十一晶体管T21关闭；下拉控制节点QB接收通过第二十晶体管T20传输来的第一时钟信号端CLK1的信号；第二十二晶体管T22的栅极接收第二时钟信号端CLK2的信号，第二十二晶体管T22关闭，第二下拉补偿子模块P22处于休息状态；第九晶体管T9的栅极、第十晶体管T10的栅极与第十二晶体管T12的栅极接收上拉控制节点Q的信号，第九晶体管T9、第十晶体管T10与第十二晶体管T12均关闭；第十三晶体管T13的栅极、第十四晶体管T14的栅极、第十五晶体管T15的栅极、第十六晶体管T16的栅极与第十七晶体管T17的栅极接收下拉控制节点QB的信号，第十三晶体管T13、第十四晶体管T14、第十五晶体管T15、第十六晶体管T16与第十七晶体管T17开启，第十七晶体管T17将低电平端VGL的低电平信号传输至移位寄存器单元的输出端OUT，将移位寄存器单元的输出端OUT的信号下拉为低电平状态。
请参阅图8，需要说明的是，低电平端VGL可以包括第一低电平端VGL1和第二低电平端VGL2，第十九晶体管T19的源极、第二十一晶体管T21的源极、第二十三晶体管T23的源极与第二十五晶体管T25的源极均连接所述第二低电平端VGL2，第十六晶体管T16的源极与第十七晶体管T17的源极均连接第一低电平端VGL1。其中第一低电平端VGL1的信号的电压高于第二低电平端VGL2的信号的电压，比如：第一低电平端VGL1的信号的电压为-5V，第二低电平端VGL2的信号的电压为-10V。由于在上拉控制节点Q的信号为低电平状态时，使得第十九晶体管T19、第二十一晶体管T21、第二十三晶体管T23与第二十五晶体管T25关闭，使得下拉控制节点QB的信号为高电平状态，第十三晶体管T13、第十四晶体管T14、第十五晶体管T15、第十六晶体管T16与第十七晶体管T17均开启，上拉控制节点Q放电至与第二低电平端VGL2的信号相同的低电平状态，第十晶体管T10的源极与第十二晶体管T12的源极均下拉至与第一低电平端VGL1的信号相同的低电平状态，从而保证第十晶体管T10、第十二晶体管T12的栅极-源极之间的电压小于零，进一步保证第十晶体管T10、第十二晶体管T12关闭，提高了移位寄存器单元中信号传输的准确性，进一步提高了显示装置的显示效果。图8所示移位寄存器单元的驱动方法与图3所示的移位寄存器的驱动方法一致，故在此不做赘述。
实施例四
本发明实施例提供了一种显示装置，所述显示装置包括多级上述实施例中的移位寄存器单元，且各级移位寄存器单元依次级联，所述显示装置中的移位寄存器单元与上述实施例中的移位寄存器单元具有的优势相同，此处不再赘述。具体的，显示装置可以为液晶显示面板、电子纸、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (17)

1.一种移位寄存器单元，其特征在于，包括：
输入模块，其连接触发信号端、下拉信号端、第一时钟信号端、低电平端、下拉模块、上拉模块和上拉控制节点，所述上拉控制节点为所述输入模块、下拉补偿模块、所述上拉模块和所述下拉模块的连接点，所述输入模块用于在所述触发信号端的信号、所述第一时钟信号端的信号以及下拉信号端的信号的控制下，将所述触发信号端的信号或低电平端的信号传输至所述上拉控制节点；
所述下拉补偿模块，其连接控制信号端、所述上拉控制节点、下拉控制节点和低电平端，所述下拉控制节点为所述下拉补偿模块与所述下拉模块的连接点，所述下拉补偿模块用于在所述上拉控制节点的信号为高电平状态时，对下拉控制节点的信号进行至少两次下拉，将所述下拉控制节点的信号下拉至低电平状态；
所述上拉模块，其连接第二时钟信号端、所述下拉模块、所述上拉控制节点和所述移位寄存器单元的输出端，所述上拉模块用于在所述上拉控制节点的信号与所述第二时钟信号端的信号的控制下，将所述移位寄存器单元的输出端的信号上拉为高电平状态，以及利用自身的自举现象将所述上拉控制节点的信号上拉为高电平状态；
所述下拉模块，其连接所述输入模块、所述上拉模块、所述上拉控制节点、所述下拉控制节点、所述低电平端和所述移位寄存器单元的输出端，所述下拉模块用于在所述下拉控制节点的信号的控制下，将所述移位寄存器的输出端的信号下拉为低电平状态；
其中，所述输入模块包括：
第一晶体管，其栅极连接触发信号端，其源极连接第二晶体管的漏极、第三晶体管的源极和第四晶体管的漏极，其漏极连接所述触发信号端；
所述第二晶体管，其栅极连接第一时钟信号端，其源极连接第三晶体管的漏极和所述上拉控制节点，其漏极连接第三晶体管的源极、第四晶体管的漏极、所述上拉模块和所述下拉模块；
所述第三晶体管，其栅极连接所述下拉信号端，其源极连接所述第四晶体管的漏极、所述上拉模块和所述下拉模块，其漏极连接所述上拉控制节点；
所述第四晶体管，其栅极连接所述下拉信号端，其源极连接所述低电平端，其漏极连接所述上拉模块和所述下拉模块。
2.根据权利要求1所述的移位寄存器单元，其特征在于，所述控制信号端为高电平端，所述下拉补偿模块包括：
第五晶体管，其栅极连接所述高电平端，其源极连接第六晶体管的漏极和第七晶体管的栅极，其漏极连接所述高电平端；
所述第六晶体管，其栅极连接所述上拉控制节点，其源极连接所述低电平端，其漏极连接所述第七晶体管的栅极；
所述第七晶体管，其源极连接下拉控制节点，其漏极连接所述高电平端；
第八晶体管，其栅极连接所述上拉控制节点，其源极连接所述低电平端，其漏极连接所述下拉控制节点。
3.根据权利要求1所述的移位寄存器单元，其特征在于，所述上拉模块包括：
第九晶体管，其栅极连接所述上拉控制节点，其源极连接第十一晶体管的栅极和下拉模块，其漏极连接所述第二时钟信号端；
第十晶体管，其栅极连接所述上拉控制节点，其源极连接所述第十一晶体管的漏极和所述下拉模块，其漏极连接所述第二时钟信号端；
所述第十一晶体管，其栅极连接所述下拉模块，其源极连接所述第一晶体管的源极和所述下拉模块，其漏极连接所述下拉模块；
第十二晶体管，其栅极连接所述上拉控制节点，其源极连接所述移位寄存器单元的输出端，其漏极连接所述第二时钟信号端。
4.根据权利要求3所述的移位寄存器单元，其特征在于，所述下拉模块包括：
第十三晶体管，其栅极连接所述下拉控制节点，其源极连接第十四晶体管的漏极、所述第十一晶体管的源极和所述第一晶体管的源极，其漏极连接所述上拉控制节点；
第十四晶体管，其栅极连接所述下拉控制节点，其源极连接低电平端，其漏极连接所述第十一晶体管的源极和所述第一晶体管的源极；
第十五晶体管，其栅极连接所述下拉控制节点，其源极连接所述低电平端，其漏极连接所述第九晶体管的源极和所述第十一晶体管的栅极；
第十六晶体管，其栅极连接所述下拉控制节点，其源极连接所述低电平端，其漏极连接所述第十晶体管的源极和所述第十一晶体管的漏极；
第十七晶体管，其栅极连接所述下拉控制节点，其源极连接所述低电平端，其漏极连接所述移位寄存器单元的输出端。
5.根据权利要求1所述的移位寄存器单元，其特征在于，所述控制信号端包括所述第一时钟信号端和第二时钟信号端；所述下拉补偿模块包括第一下拉补偿子模块和第二下拉补偿子模块，所述第一下拉补偿子模块与所述第二下拉补偿子模块用于在所述上拉控制节点为高电平状态时，交替对所述下拉控制节点的信号进行至少两次下拉，将所述下拉控制节点的信号下拉至低电平状态。
6.根据权利要求5所述的移位寄存器单元，其特征在于，所述第一下拉补偿子模块包括：
第十八晶体管，其栅极连接所述第一时钟信号端，其源极连接第十九晶体管的漏极和第二十晶体管的栅极，其漏极连接所述第一时钟信号端；
所述第十九晶体管，其栅极连接所述上拉控制节点，其源极连接所述低电平端，其漏极连接所述第二十晶体管的栅极；
所述第二十晶体管，其源极连接下拉控制节点，其漏极连接所述第一时钟信号端；
第二十一晶体管，其栅极连接所述上拉控制节点，其源极连接所述低电平端，其漏极连接所述下拉控制节点。
7.根据权利要求5所述的移位寄存器单元，其特征在于，所述第二下拉补偿子模块包括：
第二十二晶体管，其栅极连接所述第二时钟信号端，其源极连接第二十三晶体管的漏极和第二十四晶体管的栅极，其漏极连接所述第二时钟信号端；
所述第二十三晶体管，其栅极连接所述上拉控制节点，其源极连接所述低电平端，其漏极连接所述第二十四晶体管的栅极；
所述第二十四晶体管，其源极连接下拉控制节点，其漏极连接所述第二时钟信号端；
第二十五晶体管，其栅极连接所述上拉控制节点，其源极连接所述低电平端，其漏极连接所述下拉控制节点。
8.根据权利要求1、2或4中任意一项所述的移位寄存器单元，其特征在于，所述下拉补偿模块包括第六晶体管和第八晶体管，所述下拉模块包括第十四晶体管、第十五晶体管、第十六晶体管、以及第十七晶体管；所述低电平端包括第一低电平端和第二低电平端，所述第一低电平端的信号的电压高于所述第二低电平端的信号的电压；
所述第四晶体管的源极、所述第六晶体管的源极、所述第八晶体管的源极、所述第十四晶体管的源极与所述第十五晶体管的源极均连接所述第二低电平端，所述第十六晶体管的源极与所述第十七晶体管的源极均连接所述第一低电平端。
9.根据权利要求8所述的移位寄存器单元，其特征在于，第一下拉补偿子模块包括第十九晶体管和第二十一晶体管，第二下拉补偿子模块包括第二十三晶体管和第二十五晶体管；所述第十九晶体管的源极、所述第二十一晶体管的源极、所述第二十三晶体管的源极与所述第二十五晶体管的源极均连接所述第二低电平端。
10.一种如权利要求1-9中任意一项所述的移位寄存器单元的驱动方法，其特征在于，包括：
第一阶段，输入模块接收触发信号端的信号、第一时钟信号端的信号和下拉信号端的信号，并在所述触发信号端的信号、所述第一时钟信号端的信号和所述下拉信号端的信号的控制下，将所述触发信号端的信号传输至上拉控制节点，下拉补偿模块在上拉控制阶段为高电平状态时，对下拉控制节点的信号进行下拉，将下拉控制节点的信号下拉至低电平状态；
第二阶段，所述上拉模块利用自身的自举现象，将所述上拉控制节点的信号上拉为高电平状态；所述上拉模块在所述上拉控制节点的信号与第二时钟信号端的信号的控制下，将所述移位寄存器单元的输出端的信号上拉为高电平状态；
第三阶段，所述输入模块接收触发信号端的信号、第一时钟信号端的信号和下拉信号端的信号，并在所述触发信号端的信号、所述第一时钟信号端的信号和所述下拉信号端的信号的控制下，将所述低电平端的信号传输至上拉控制节点，所述下拉补偿模块在上拉控制阶段为低电平状态时，对下拉控制节点的信号不进行下拉，下拉控制节点接收传输至所述下拉控制节点的高电平信号；所述下拉模块在所述下拉控制节点的信号的控制下，将所述移位寄存器的输出端的信号下拉为低电平状态。
11.根据权利要求10所述的移位寄存器单元的驱动方法，其特征在于，控制信号端为高电平端；所述第一阶段包括：
所述触发信号端的信号与所述第一时钟信号端的信号均为高电平状态，所述下拉信号端的信号与所述第二时钟信号端的信号均为低电平状态，第一晶体管的栅极接收所述触发信号端的信号，所述第一晶体管开启；第二晶体管的栅极接收所述第一时钟信号端的信号，所述第二晶体管开启；第三晶体管的栅极与第四晶体管的栅极接收所述下拉信号端的信号，所述第三晶体管和所述第四晶体管均关闭，所述上拉控制节点接收通过第一晶体管与第二晶体管传输来的触发信号端的信号；
第五晶体管的栅极接收高电平端的高电平信号，所述第五晶体管开启；第七晶体管的栅极接收通过所述第五晶体管传输来的高电平端的高电平信号，所述第七晶体管开启；第六晶体管的栅极与第八晶体管的栅极接收所述上拉控制节点的信号，所述第六晶体管与所述第八晶体管开启，将所述下拉控制节点的信号下拉至低电平状态；
第十三晶体管的栅极、第十四晶体管的栅极、第十五晶体管的栅极、第十六晶体管的栅极与第十七晶体管的栅极接收所述下拉控制节点的信号，所述第十三晶体管、所述第十四晶体管、所述第十五晶体管、所述第十六晶体管与所述第十七晶体管均关闭；
第九晶体管的栅极、第十晶体管的栅极与第十二晶体管的栅极接收所述上拉控制节点的信号，第九晶体管、第十晶体管与第十二晶体管开启；所述第十二晶体管将所述第二时钟信号端的信号传输至所述移位寄存器的输出端，将所述移位寄存器的输出端的信号下拉为低电平状态。
12.根据权利要求10所述的移位寄存器单元的驱动方法，其特征在于，控制信号端为高电平端；所述第三阶段包括：
所述触发信号端的信号与所述第二时钟信号端的信号为低电平状态，所述下拉信号端的信号与所述第一时钟信号端的信号为高电平状态，第一晶体管的栅极接收所述触发信号端的信号，所述第一晶体管关闭；第二晶体管的栅极接收所述第一时钟信号端的信号，所述第二晶体管开启；第三晶体管的栅极与第四晶体管的栅极接收所述下拉信号端的信号，所述第三晶体管和所述第四晶体管均开启；所述上拉控制节点接收通过所述第三晶体管与所述第四晶体管传输来的低电平端的低电平信号；
第五晶体管的栅极接收高电平端的高电平信号，所述第五晶体管开启；第七晶体管的栅极接收通过所述第五晶体管传输来的高电平端的高电平信号，所述第七晶体管开启；第六晶体管的栅极与第八晶体管的栅极接收所述上拉控制节点的信号，所述第六晶体管与所述第八晶体管关闭；所述下拉控制节点接收通过所述第七晶体管传输来的高电平端的高电平信号；
第九晶体管的栅极、第十晶体管的栅极与第十二晶体管的栅极接收所述上拉控制节点的信号，所述第九晶体管、第十晶体管与第十二晶体管均关闭；
第十三晶体管的栅极、第十四晶体管的栅极、第十五晶体管的栅极、第十六晶体管的栅极与第十七晶体管的栅极接收所述下拉控制节点的信号，所述第十三晶体管、所述第十四晶体管、所述第十五晶体管、所述第十六晶体管与所述第十七晶体管开启，所述第十七晶体管将低电平端的低电平信号传输至所述移位寄存器单元的输出端，将所述移位寄存器单元的输出端的信号下拉为低电平状态。
13.根据权利要求10所述的移位寄存器单元的驱动方法，其特征在于，控制信号端为高电平端；所述第二阶段包括：
所述触发信号端的信号与所述第一时钟信号端的信号均为低电平状态，所述下拉信号端的信号与所述第二时钟信号端的信号均为高电平状态，第一晶体管的栅极接收所述触发信号端的信号，所述第一晶体管关闭；第二晶体管的栅极接收所述第一时钟信号端的信号，第二晶体管关闭；第三晶体管的栅极与第四晶体管的栅极接收所述下拉信号端的信号，所述第三晶体管与所述第四晶体管开启；
第九晶体管、第十晶体管与第十二晶体管的电容产生自举现象，将所述上拉控制节点的信号上拉为高电平状态；
第五晶体管的栅极接收所述高电平端的高电平信号，所述第五晶体管开启；第七晶体管的栅极接收通过所述第五晶体管传输来的所述高电平端的高电平信号，所述第七晶体管开启；第六晶体管的栅极与第八晶体管的栅极接收所述上拉控制节点的信号，所述第六晶体管与所述第八晶体管开启，将所述下拉控制节点的信号下拉至低电平状态；
第十三晶体管的栅极、第十四晶体管的栅极、第十五晶体管的栅极、第十六晶体管的栅极与第十七晶体管的栅极接收所述下拉控制节点的信号，所述第十三晶体管、所述第十四晶体管、所述第十五晶体管、所述第十六晶体管与所述第十七晶体管均关闭；
所述第九晶体管的栅极、所述第十晶体管的栅极与所述第十二晶体管的栅极接收所述上拉控制节点的信号，所述第九晶体管、所述第十晶体管与所述第十二晶体管均开启，所述第十二晶体管将所述第二时钟信号端的信号传输至所述移位寄存器单元的输出端，将所述移位寄存器单元的输出端的信号上拉为高电平状态。
14.根据权利要求10所述的移位寄存器单元的驱动方法，其特征在于，所述控制信号端包括所述第一时钟信号端和所述第二时钟信号端；所述第一阶段包括：
所述触发信号端的信号与所述第一时钟信号端的信号均为高电平状态，所述下拉信号端的信号与所述第二时钟信号端的信号均为低电平状态，第一晶体管的栅极接收触发信号端的信号，所述第一晶体管开启；第二晶体管的栅极接收所述第一时钟信号端的信号，所述第二晶体管开启；第三晶体管的栅极与第四晶体管的栅极接收所述下拉信号端的信号，所述第三晶体管和所述第四晶体管均关闭，所述上拉控制节点接收通过所述第一晶体管与所述第二晶体管传输来的触发信号端的信号；
第十八晶体管的栅极接收所述第一时钟信号端的信号，所述第十八晶体管开启；第二十晶体管的栅极接收通过所述第十八晶体管传输来的所述第一时钟信号端的信号，所述第二十晶体管开启；第十九晶体管的栅极与第二十一晶体管的栅极接收所述上拉控制节点的信号，所述第十九晶体管与所述第二十一晶体管开启，将所述下拉控制节点的信号下拉至低电平状态；
第十三晶体管的栅极、第十四晶体管的栅极、第十五晶体管的栅极、第十六晶体管的栅极与第十七晶体管的栅极接收所述下拉控制节点的信号，所述第十三晶体管、所述第十四晶体管、所述第十五晶体管、所述第十六晶体管与所述第十七晶体管均关闭；
第九晶体管的栅极、第十晶体管的栅极与第十二晶体管的栅极接收所述上拉控制节点的信号，所述第九晶体管、所述第十晶体管与所述第十二晶体管开启；所述第十二晶体管将所述第二时钟信号端的信号传输至所述移位寄存器单元的输出端，将所述移位寄存器单元的输出端的信号下拉为低电平状态。
15.根据权利要求10所述的移位寄存器单元的驱动方法，其特征在于，所述控制信号端包括所述第一时钟信号端和所述第二时钟信号端；所述第三阶段包括：
所述触发信号端的信号与所述第二时钟信号端的信号为低电平状态，所述下拉信号端的信号与所述第一时钟信号端的信号为高电平状态，第一晶体管的栅极接收所述触发信号端的信号，所述第一晶体管关闭；第二晶体管的栅极接收所述第一时钟信号端的信号，所述第二晶体管开启；第三晶体管的栅极与第四晶体管的栅极接收所述下拉信号端的信号，所述第三晶体管和所述第四晶体管均开启；所述上拉控制节点接收通过所述第三晶体管与所述第四晶体管传输来的所述低电平端的低电平信号；
第十八晶体管的栅极接收所述第一时钟信号端的信号，所述第十八晶体管开启；第二十晶体管的栅极接收通过所述第十八晶体管传输来的所述第一时钟信号端的信号，所述第二十晶体管开启；第十九晶体管的栅极与第二十一晶体管的栅极接收所述上拉控制节点的信号，所述第十九晶体管与所述第二十一晶体管关闭；所述下拉控制节点接收通过所述第二十晶体管传输来的所述第一时钟信号端的信号；
第九晶体管的栅极、第十晶体管的栅极与第十二晶体管的栅极接收所述上拉控制节点的信号，所述第九晶体管、所述第十晶体管与所述第十二晶体管均关闭；
第十三晶体管的栅极、第十四晶体管的栅极、第十五晶体管的栅极、第十六晶体管的栅极与第十七晶体管的栅极接收所述下拉控制节点的信号，所述第十三晶体管、所述第十四晶体管、所述第十五晶体管、所述第十六晶体管与所述第十七晶体管开启，所述第十七晶体管将所述低电平端的低电平信号传输至所述移位寄存器单元的输出端，将所述移位寄存器单元的输出端的信号下拉为低电平状态。
16.根据权利要求10所述的移位寄存器单元的驱动方法，其特征在于，所述控制信号端包括所述第一时钟信号端和所述第二时钟信号端；所述第二阶段包括：
所述触发信号端的信号与所述第一时钟信号端的信号均为低电平状态，所述下拉信号端的信号与所述第二时钟信号端的信号均为高电平状态，第一晶体管的栅极接收触发信号端的信号，所述第一晶体管关闭；第二晶体管的栅极接收所述第一时钟信号端的信号，所述第二晶体管关闭；第三晶体管的栅极与第四晶体管的栅极接收下拉信号端的信号，所述第三晶体管与所述第四晶体管开启；
第九晶体管、第十晶体管与第十二晶体管的电容产生自举现象，将所述上拉控制节点的信号上拉为高电平状态；
第二十二晶体管的栅极接收所述第二时钟信号端的信号，所述第二十二晶体管开启；第二十四晶体管的栅极接收通过所述第二十二晶体管传输来的所述第二时钟信号端的信号，所述第二十四晶体管开启；第二十三晶体管的栅极与第二十五晶体管的栅极接收所述上拉控制节点的信号，所述第二十三晶体管与所述第二十五晶体管开启，将所述下拉控制节点的信号下拉至低电平状态；
第十三晶体管的栅极、第十四晶体管的栅极、第十五晶体管的栅极、第十六晶体管的栅极与第十七晶体管的栅极接收所述下拉控制节点的信号，所述第十三晶体管、所述第十四晶体管、所述第十五晶体管、所述第十六晶体管与所述第十七晶体管均关闭；
第九晶体管的栅极、第十晶体管的栅极和第十二晶体管的栅极接收所述上拉控制节点的信号，所述第九晶体管、所述第十晶体管与所述第十二晶体管均开启；所述第十二晶体管将所述第二时钟信号端的信号传输至所述移位寄存器单元的输出端，将所述移位寄存器单元的输出端的信号上拉为高电平状态。
17.一种显示装置，其特征在于，包括多级如权利要求1-9中任意一项所述的移位寄存器单元。
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