KR20190054661A - 미세 음각 패턴이 형성된 기판 및 이를 포함하는 반도체 패키지 - Google Patents

미세 음각 패턴이 형성된 기판 및 이를 포함하는 반도체 패키지 Download PDF

Info

Publication number
KR20190054661A
KR20190054661A KR1020170151492A KR20170151492A KR20190054661A KR 20190054661 A KR20190054661 A KR 20190054661A KR 1020170151492 A KR1020170151492 A KR 1020170151492A KR 20170151492 A KR20170151492 A KR 20170151492A KR 20190054661 A KR20190054661 A KR 20190054661A
Authority
KR
South Korea
Prior art keywords
pattern
substrate
metal
fine
fine engraved
Prior art date
Application number
KR1020170151492A
Other languages
English (en)
Inventor
최윤화
최순성
Original Assignee
제엠제코(주)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 제엠제코(주) filed Critical 제엠제코(주)
Priority to KR1020170151492A priority Critical patent/KR20190054661A/ko
Priority to TW107128991A priority patent/TWI746883B/zh
Priority to CN201890000266.8U priority patent/CN211265444U/zh
Priority to PCT/KR2018/009736 priority patent/WO2019066264A1/ko
Priority to US16/638,135 priority patent/US11367666B2/en
Publication of KR20190054661A publication Critical patent/KR20190054661A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/4952—Additional leads the additional leads being a bump or a wire
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/331—Disposition
    • H01L2224/3318—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/33181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

본 발명은 반도체 패키지용 기판 및 이를 포함하는 반도체 패키지에 관한 것으로, 보다 상세하게는, 반도체 패키지에 사용되는 기판의 금속 표면에 미세 음각 패턴이 형성되어 봉지재와의 접착력 증대와 내부식 성능 향상으로 반도체 패키지의 신뢰성을 향상시킬 수 있는 반도체 패키지용 기판 및 이를 포함하는 반도체 패키지에 관한 것이다.

Description

미세 음각 패턴이 형성된 기판 및 이를 포함하는 반도체 패키지{SUBSTRATE WITH FINELY ENGRACED PATTERNS AND THE SEMICONDUCTOR PACKAGE HAVING THE SAME}
본 발명은 반도체 패키지에 관한 것으로, 보다 상세하게는, 반도체 패키지에 사용되는 기판의 금속 표면 상에 미세 음각 패턴이 형성되어 접착력 증대와 내부식 성능 향상으로 반도체 패키지의 신뢰성을 향상시킬 수 있는 반도체 패키지용 클립, 리드프레임 및 이를 포함하는 반도체 패키지에 관한 것이다.
일반적으로 반도체 패키지는 기판에 반도체 칩을 실장하고, 클립 또는 본딩 와이어로 반도체 칩과 리드프레임을 연결한 구조의 단일 모듈을 EMC(Epoxy molding compound)와 같은 열경화성 소재의 봉지재로 몰딩하여 제조된다.
이러한 반도체 패키지의 기판으로는 통상 절연기판 또는 메탈기판 등이 사용된다. 상기 절연기판으로는 연성의 세라믹층 위에 도전성 재질의 회로 패턴을 적층한 DBC(Direct bonded copper, 혹은 'DCB'라고도 함) 기판을 예로 들 수 있다. 상기 DBC 기판은 질화알루미늄(AlN)이나 산화알루미늄(Al2O3) 등과 같은 세라믹스 재질의 절연층 상하에 구리 등의 금속 패턴이 직접 인쇄되어 기판의 역할을 하며 방열 특성이 뛰어난 장점이 있다.
그런데, 위와 같이 절연기판이나 메탈기판의 경우 표면이 금속으로 구성되어 있는바, EMC와 같은 합성수지 봉지재와의 접착력이 비교적 약하기 때문에, 기판의 금속 표면과 봉지재 사이의 박리 현상이 빈번하게 발생되고, 이로 인하여 외부로부터 미세 수분이 침투하여 내부 부식을 유발함으로써 반도체 패키지의 전기적인 품질 및 신뢰성이 저하되는 문제가 발생한다.
대한민국 등록특허 제10-1249745호 대한민국 등록특허 제10-1208332호 대한민국 등록특허 제10-1643332호
본 발명은 상기한 바와 같은 종래 반도체 패키지의 문제점을 해결하기 위해 창안된 것으로, EMC와 같은 패키지 봉지재와 기판 간의 부착력을 향상시키고, 반도체 패키지 외부로부터 수분이 침투하는 것을 최소화하여 반도체 내부 부식을 방지함으로써 반도체 패키지의 전기적인 품질 및 신뢰성을 향상시키는 것을 과제로 한다.
상기한 바와 같은 과제를 해결하기 위한 본 발명에 따른 반도체 패키지용 ㄱ기판은, 상하 양 표면이 금속으로 구성되고, 금속 표면에 미세 음각 패턴이 형성된다.
그리고, 본 발명이 바람직한 일 실시예에 따른 반도체 패키지는, 상하 양 표면이 금속으로 구성되고, 상기 금속 표면 상에 미세 음각 패턴이 형성된 기판과; 상기 기판의 상부 금속 표면 상에 접합되는 반도체 칩과; 상기 기판 상부 금속 표면 타측에 접합되는 리드프레임과; 상기 리드프레임이 접합된 기판의 상부 금속 표면과 반도체 칩을 상호 연결하는 본딩 와이어와; 상기 기판, 리드프레임, 반도체 칩 및 본딩 와이어의 주변을 둘러싸도록 몰딩된 봉지재를 포함하고, 상기 기판의 하면은 봉지재 외부로 노출되는 것이 바람직하다.
또한, 본 발명의 바람직한 다른 실시예에 따른 반도체 패키지는, 상하 양 표면이 금속으로 구성되고, 상기 금속 표면 상에 미세 음각 패턴이 형성되며, 상하로 서로 이격 배치된 2개의 기판과; 하측 기판의 상부 금속 표면 상에 접합되는 반도체 칩과; 하측 기판 상부 금속 표면 타측에 접합되는 리드프레임과; 상기 리드프레임이 접합된 하측 기판의 상부 금속 표면과 반도체 칩을 상호 연결하는 본딩 와이어와; 상측 기판의 하부 금속 표면과 상기 반도체 칩을 전기적으로 연결하는 메탈포스트와; 상기 기판, 리드프레임, 반도체 칩, 본딩 와이어 및 메탈포스트의 주변을 둘러싸도록 몰딩된 봉지재를 포함하고, 상기 하측 기판의 하면과 상측 기판의 상면은 봉지재 외부로 노출되는 것이 바람직하다.
또한, 본 발명의 바람직한 또 다른 실시예에 따른 반도체 패키지는, 상하 양 표면이 금속으로 구성되고, 상기 금속 표면 상에 미세 음각 패턴이 형성되며, 상하로 서로 이격 배치된 2개의 기판과; 하측 기판의 상부 금속 표면 상에 접합되는 반도체 칩과; 하측 기판 상부 금속 표면 타측에 접합되는 리드프레임과; 상기 리드프레임이 접합된 하측 기판의 상부 금속 표면과 반도체 칩을 상호 연결하는 본딩 와이어와; 상측 기판의 하부 금속 표면과 하측 기판에 접합된 반도체 칩을 전기적으로 연결하는 메탈포스트와; 상측 기판의 상부 금속 표면 상에 접합되는 반도체 칩과; 하측 기판의 상부 금속 표면과 상기 상측 기판에 접합된 반도체 칩을 전기적으로 연결하는 메탈포스트와; 상기 기판, 리드프레임, 반도체 칩, 본딩 와이어 및 메탈포스트의 주변을 둘러싸도록 몰딩된 봉지재를 포함하고, 상기 하측 기판의 하면과 상측 기판의 상면은 봉지재 외부로 노출되는 것이 바람직하다.
그리고, 상기 메탈포스트의 단부 표면과 상기 기판에 접합되는 반도체 칩 표면에는 미세 음각 패턴이 형성되는 것이 바람직하다.
여기서, 상기 미세 음각 패턴의 단면 형상은 'V'자형 또는 'U'자형 이며,상기 미세 음각 패턴은 마름모꼴 격자 패턴, 수직선형 패턴, 삼각형 패턴, 사선형 패턴, 정방형 격자 패턴, 사각형 패턴, 수평선형 패턴, 원형 패턴 및 벌집형 패턴 중 선택되는 것이 바람직하다.
그리고, 상기 미세 음각 패턴의 깊이는 2㎛ 내지 100㎛, 상기 미세 음각 패턴의 폭은 5㎛ 내지 80㎛인 것이 바람직하다.
또한, 상기 미세 음각 패턴의 오목부 외측 가장자리에는 리드프레임의 표면 보다 상대적으로 더 높이 돌출된 제1금속돌기를 포함하는 것이 바람직하고, 상기 제1금속돌기의 높이는 0.5㎛ 내지 50㎛인 것이 바람직하다.
그리고, 상기 미세 음각 패턴의 내벽에는 제2금속돌기가 형성되는 것이 바람직하다.
상기한 바와 같은 본 발명은 기판의 금속 표면에 미세 음각 패턴이 형성되어 기판과 봉지재 간의 부착력을 향상시키고, 반도체 패키지 외부로부터 수분이 침투하는 것을 최소화하여 반도체 내부 부식을 방지함으로써 반도체 패키지의 전기적인 품질 및 신뢰성을 향상시키는 탁월한 장점을 갖는다.
도 1 은 본 발명의 바람직한 일실시예에 따른 미세 음각 패턴 구조가 형성된 절연기판의 모식적인 평단면도(a) 및 측단면도(b),
도 2 는 본 발명에 따른 기판 금속 표면 상에 형성된 미세 음각 패턴의 다양한 형상들이 예시적으로 도시된 도면,
도 3 은 기판의 금속 표면 상에 형성된 마름모꼴 격자형 미세 음각 패턴의 모습(a)과, A-A' 단면 촬영 사진(b),
도 4 는 기판의 금속 표면 상에 형성된 또 다른 마름모꼴 격자형 미세 음각 패턴의 모습(a)과, B-B' 단면을 촬영한 전자현미경 사진(b),
도 5 는 기판의 금속 표면 상에 형성된 또 다른 마름모꼴 격자형 미세 음각 패턴의 모습(a)과 부분 확대 사진(b),
도 6 은 기판의 금속 표면 상에 형성된 미세 음각 패턴의 단면(a)과 내벽(b) 촬영 전자현미경 사진,
도 7 은 본 발명의 바람직한 실시예로서 기판의 금속 표면 상에 미세 음각 패턴이 형성된 단면 기판형 반도체 패키지의 단면도,
도 8 은 본 발명의 바람직한 다른 실시예로서 기판의 금속 표면 상에 미세 음각 패턴이 형성된 양면 기판형 반도체 패키지의 단면도,
도 9 는 본 발명의 바람직한 또 다른 실시예로서 하측 기판과 상측 기판에 각각 반도체 칩이 실장된 양면 기판형 반도체 패키지의 단면도,
도 10 은 본 발명의 바람직한 또 다른 실시예로서 기판의 금속 표면 및 메탈포스트에 미세 음각 패턴이 형성된 양면 기판형 반도체 패키지의 단면도,
도 11 은 본 발명에 따른 미세 음각 패턴이 형성된 금속 표면의 부착력을 시험하기 위한 금속 시편 사진,
도 12 는 본 발명에 따른 실시예1의 미세 음각 패턴 형상 사진(a)과 깊이 측정 결과(b),
도 13 은 비교예1,2 및 실시예1 내지 3의 부착력 시험 결과 그래프,
도 14 는 실시예1(a), 실시예2(b) 및 실시예3(c) 시편에 솔더가 도포된 사진이다.
이하, 본 발명에 따른 반도체 패키지용 기판 및 이를 포함하는 반도체 패키지의 구성 및 작용을 첨부된 도면과 바람직한 실시예를 참조로 상세히 설명한다.
도 1 에는 본 발명의 바람직한 일시예에 따라 반도체 패키지에 사용되는 기판(1)에 미세 음각 패턴(P)이 형성된 모습이 평단면도(a)와 측단면도(b)도 모식적으로 도시된다.
상기 기판(1)은 상하 양 표면이 금속으로 구성된 기판으로서, 위에서 이미 언급한 바와 같이 중앙에 세라믹 등으로 구성된 절연체(1a)가 구비되고, 상기 절연층(1a)의 상하면에 각각 구리 등과 같은 금속(1b)이 적층된 절연기판일 수도 있고, 전체가 모두 금속으로 구성된 메탈기판일 수도 있다. 그리고, 본 발명에 따른 기판(1)은 금속 표면에 미세 음각 패턴(P)이 형성된다. 이하에서는, 바람직한 실시예로써 기판(1)이 절연기판으로 구성된 것을 예로들어 설명한다.
상기 기판(1)의 금속 표면에 형성된 미세 음각 패턴은, 도 1 에 도시된 바와 같이, 금속 표면의 중앙에 서로 평행하게 형성되며 소정의 깊이로 형성된 다수의 오목한 선형 패턴으로 구성될 수도 있고, 도 2 에 도시된 바와 같이, 마름모꼴 격자 패턴(a), 수직선형 패턴(b), 삼각형 패턴(c), 사선형 패턴(d), 정방형 격자 패턴(e), 사각형 패턴(f), 수평선형 패턴(g), 원형 패턴(h) 및 벌집형 패턴(i) 등 다양한 형태의 패턴을 갖는 오목한 미세 홈이 금속 표면에 반복적으로 형성될 수 있다.
도 3 에는 예시적으로 금속 표면에 형성된 마름모꼴 격자형 미세 음각 패턴(P)의 모습(a)과, A-A' 단면을 촬영한 전자현미경 사진(b)이 제시된다. 도 3 의 (b)에 도시된 바와 같이, 본 실시예에서는 상기 미세 음각 패턴은 일정한 깊이(D)를 가지며, 오목부의 형상은 대체로 V자 형상으로 형성된다.
여기서, 상기 미세 음각 패턴은 금속 표면에 레이저를 조사하여 형성하는 것이 바람직하며, 깊이(D)는 2㎛ 내지 100㎛인 것이 바람직하다. 상기 미세 음각 패턴의 깊이가 2㎛ 미만인 경우에는 몰딩재 또는 접착재와의 부착력이 약하고, 100㎛를 초과하는 경우에서 금속 표면 손상이 야기될 수 있고, 기술적으로도 제작에 어려움이 따름과 아울러 신뢰성에 악영향을 미치므로 바람직하지 못하다. 상기 미세 음각 패턴의 깊이는 조사되는 레이저의 출력, 조사 시간, 조사 회수 등에 의해 조절 가능하다. 또한, 상기 미세 음각 패턴의 폭은 5㎛ 내지 80㎛인 것이 바람직하다. 그리고, 본 발명에서 사용되는 레이저의 출력은 5W 내지 50W 인 것이 바람직하고, 레이저 빔의 두께는 0.05mm 내지 1mm인 것이 바람직하며, 레이저의 진동수는 1Khz 내지 1000Khz 인 것이 바람직하다.
또한, 도 3 의 (b)에 도시된 바와 같이, 상기 미세 음각 패턴의 오목부 상부 외측 가장자리에는 본래 금속 표면 보다 상대적으로 더 높이 돌출된 제1금속돌기(2)를 포함하는 것이 바람직하다. 상기 제1금속돌기(2)가 금속 표면 보다 더 높이 돌출됨에 따라 금속 표면 조도가 더욱 커지고, 제1금속돌기(2)와 봉지재의 접촉면적이 넓어져 봉지재가 제1금속돌기(2)에 엉겨붙으면서 부착력이 더욱 증대된다. 또한, 금속 표면을 타고 외부로부터 침투하는 미세 수분이 제1금속돌기(2)에 의해 가로막히기 때문에 미세 수분 침투로 인한 내부 부식을 보다 효과적으로 방지할 수 있다. 상기 제1금속돌기(2)의 높이는 0.5㎛ 내지 50㎛인 것이 바람직하다.
도 4 에는 예시적으로 금속 표면에 형성된 또 다른 마름모꼴 격자형 미세 음각 패턴(P)의 모습(a)과, B-B' 단면을 촬영한 전자현미경 사진(b)이 제시된다. 도 4 의 (b)에 도시된 바와 같이, 본 실시예에서도 역시 상기 미세 음각 패턴(P)은 일정한 깊이(D)를 가지며, 오목부의 형상은 대체로 U자 형상으로 형성된다. 마찬가지로, 상기 미세 음각 패턴은 금속 표면에 레이저를 조사하여 형성하는 것이 바람직하며, 깊이(D)는 2㎛ 내지 100㎛인 것이 바람직하다. 또한, 도 4 의 (b)에 도시된 바와 같이, 상기 미세 음각 패턴의 오목부 상부 외측 가장자리에도 역시 본래 금속 표면 보다 상대적으로 더 높이 돌출된 제1금속돌기(2)가 형성되어 있는 것을 확인할 수 있다.
도 5 에는 기판(1)의 금속 표면 상에 형성된 또 다른 마름모꼴 격자형 미세 음각 패턴의 모습(a)과 부분 확대한 전자 현미경 사진(b)이 제시된다. 도 5 에 도시된 바와 같이, 금속 표면에 형성된 미세 음각 패턴의 오목부 상부 외측 가장자리를 따라 볼록하게 돌출된 제1금속돌기(2)가 형성되어 있는 것을 확인할 수 있다.
도 6 에는 기판(1)의 금속 표면 상에 형성된 미세 음각 패턴의 단면(a)과 내벽(b) 촬영 전자현미경 사진이 제시된다. 도 6 의 (a)는 도 5 와 같이 미세 음각 패턴이 형성된 금속을 표면으로부터 일정 깊이 만큼 수직으로 절개한 후 그 단면을 촬영한 것으로, 미세 음각 패턴의 오목부 외측 가장자리에는 볼록한 제1금속돌기(2)가 형성되어 있고, 내벽은 울퉁불퉁하게 형성된 것을 확인할 수 있다. 도 6 의 (b)에는 이러한 미세 음각 패턴의 내벽 표면을 확대 촬영한 것으로, 내벽 전체에 걸쳐 제2금속돌기(3)가 형성되어 울퉁불퉁하게 형성되어 있음을 확인할 수 있다. 이와 같이, 미세 음각 패턴의 내벽에 다수의 제2금속돌기(1b)가 형성됨에 따라 내벽 표면이 울퉁불퉁하게 되어 봉지재와 패턴 내벽과의 접착력 또한 증대된다.
이러한 제1금속돌기(2)와 제2금속돌기(3)는 금속 표면에 레이저를 조사하여 미세 음각 패턴을 형성시, 패턴의 오목부 외측 가장자리와 내벽 표면이 레이저에 의해 용융되었다가 냉각되면서 경화되는 과정에서 구형의 버블(bubble) 형상으로 엉겨붙으면서 울퉁불퉁하게 돌출 형성되며, 이러한 울퉁불퉁한 표면 구조로 인하여 봉지재와의 접착력이 증대된다.
도 7 에는 본 발명에 따른 미세 음각 패턴이 형성된 1개의 기판(1)을 포함하는 단면 기판형 반도체 패키지의 단면도가 도시된다. 도시된 바와 같이, 본 실시예에 따른 반도체 패키지는 기판(1)을 1개만 포함한다. 상기 기판(1)의 금속(1b) 상부 표면에는 반도체 칩(120)이 솔더와 같은 전도성 접착재(140)에 의해 접합되고, 기판(1)의 금속(1b) 상부 표면 타측에는 리드프레임(10)이 솔더 또는 초음파 융착 등의 방법으로 접합된다. 여기서, 상기 반도체 칩(120)이 접합된 금속 부분과 리드프레임(10)이 접합된 금속 부분은 서로 소정의 갭(gap)을 두고 이격된 상태에 있으며, 상기 반도체 칩(120)에 전원이 공급되도록 반도체 칩(120)과 상기 리드프레임(10)이 접합된 기판(1)의 금속 부분이 본딩 와이어(130)에 의해 전기적으로 연결된다. 여기서, 상기 본딩 와이어(130) 대신에 클립(미도시)이 사용될 수도 있으며, 이하에서 본딩 와이어는 모두 클립을 포함하는 것으로 이해될 수 있다. 상기 기판(1), 리드프레임(10), 반도체 칩(120) 및 와이어(130)의 주변은 EMC와 같은 봉지재(150)로 몰딩되어 패키지 바디를 형성한다. 이때, 상기 리드프레임(10)은 반도체 패키지가 실장되는 전자장치의 회로부와의 연결을 위해 단부가 봉지재(150) 외부로 노출된다. 또한, 상기 기판(1)의 일면, 예컨대, 도 7 에 도시된 바와 같이, 상기 기판(1)의 하면(하면 금속)은 방열을 위하여 봉지재(150) 외부로 노출되는 것이 바람직하다.
특히 본 실시예에서는, 상기 기판(1)의 금속 표면에 위에서 이미 설명한 바와 같은 구조를 갖는 미세 음각 패턴이 형성된다. 상기 미세 음각 패턴은 봉지재(150)와 접하는 기판(1)의 금속 표면이라면 어디에나 형성될 수 있다. 예컨대, 도 7 에 도시된 바와 같이, 미세 음각 패턴은 반도체 칩(120)이 배치된 금속 부분의 상부 표면 일측에 형성될 수도 있고, 도시되지는 않았으나 리드프레임(10)이 접합된 금속 부분의 상부 일측에 형성될 수도 있다. 이에 따라, 상기 미세 음각 패턴의 오목 부분 내측에 봉지재(150)가 침투하여 채워짐으로써 매끈한 면대면 접착의 경우 보다 향상된 부착력을 나타내게 되고 금속 표면의 박리 현상을 방지할 수 있게 되어 반도체 패키지의 전기적 품질 및 신뢰성이 향상된다.
한편, 일반적으로 반도체 패키지에서는 기판(1)과 봉지재(150) 사이를 통하여 미세 수분이 패키지 내부로 침투하여 반도체 칩(120) 등 내부 구성품들의 부식을 야기하는 경우가 빈번하게 발생한다. 이러한 내부 부식으로 인하여 전기적인 특성이 저하되어 신뢰성이 떨어지게 된다. 그런데, 도 7 의 원안에 도시된 바와 같이, 기판(1)의 금속(1b) 표면에 미세 음각 패턴이 형성되는 경우에는 화살표로 표시한 바와 같이 미세 수분이 침투하는 경로가 미세 음각 패턴의 연속적인 깊이로 인하여 지그재그 형태로 방향이 전환됨과 아울러 그 경로의 길이가 상대적으로 길어지고 오목한 부분이 장벽 역할을 하기 때문에 미세 수분이 반도체 패키지의 내부 깊숙이 침투되는 것이 상대적으로 어렵게 되므로 내부 부식 발생 가능성이 현저하게 낮아지게 된다. 한편, 위에서 언급한 바와 같이, 미세 음각 패턴의 오목부 외측에 제1금속돌기가 형성되는 경우에는 미세 수분의 침투 억제 효과가 더욱 증대된다.
도 8 에는 본 발명의 바람직한 다른 실시예로서, 본 발명에 따른 미세 음각 패턴이 형성된 2개의 기판(1,1')을 포함하는 양면 기판형 반도체 패키지의 단면도가 도시된다. 도시된 바와 같이, 본 실시예에 따른 반도체 패키지는 기판(1,1') 2개가 서로 상하로 이격 배치된다. 상기 반도체 패키지의 하측에 배치된 기판(1)의 금속(1b) 상부 표면에는 반도체 칩(120)이 솔더와 같은 전도성 접착재(140)에 의해 접합되고, 기판(1)의 금속(1b) 상부 표면 타측에는 리드프레임(10)이 솔더 또는 초음파 융착 등의 방법으로 접합된다. 여기서, 상기 반도체 칩(120)이 접합된 금속 부분과 리드프레임(10)이 접합된 금속 부분은 서로 소정의 갭(gap)을 두고 이격된 상태에 있으며, 상기 반도체 칩(120)에 전원이 공급되도록 반도체 칩(120)과 상기 리드프레임(10)이 접합된 절연기판(1)의 금속 부분이 본딩 와이어(130)에 의해 전기적으로 연결된다.
한편, 상기 반도체 패키지의 상측에 배치된 기판(1')과 하측에 배치된 기판(1)은 상호 전기적으로 연결된다. 이를 위해, 도 8 에 도시된 바와 같이, 상측 기판(1')과 하측 기판(1) 사이에는 메탈포스트(MP;Metal post)가 구비된다. 상기 메탈포스트(MP)는 Cu, AlSiC, Cu/Mo 등의 재질로 구성된 일종의 전도성 기둥으로써, 반도체 칩(120)에서 발생하는 전기적 흐름을 다른 기판으로 이어 주거나, 반도체 칩(120)에서 발생된 열을 전도시켜 방출함으로써 열저항을 줄이는 역할을 한다. 도 8 에 도시된 바와 같이, 상기 메탈포스트(MP)는 하측 기판(1)과 상측 기판(1') 사이에 수직으로 배치되되, 일단은 하측 기판(1)에 실장된 반도체 칩(120)에 접착재(142)에 의해 접합되고 타단은 상측 기판(1')의 하부 금속(1b') 표면에 접착재(144)에 의해 접합될 수도 있고, 도 8 의 우측에 도시된 바와 같이, 각각 리드프레임(10,10') 연결된 상측 기판(1')의 금속(1b') 표면과 하측 기판(1)의 금속(1b) 표면 끼리 직접 연결될 수도 있다. 또한, 도 9 에 도시된 바와 같이, 하측 기판(1)과 상측 기판(1')에 반도체 칩(120,120')이 각각 실장되고, 각 반도체 칩(120,120')과 그와 대향하는 각 기판(1',1)이 각각 메탈포스트(MP,MP')에 의해 연결될 수도 있다. 반도체 칩(120,120')의 갯수, 배치 위치 및 메탈포스트(MP)의 연결 위치 등은 회로의 구성에 따라 변경 가능하다.
그 다음, 상기 기판(1,1'), 리드프레임(10,10'), 반도체 칩(120, 120') 및 본딩 와이어(30)의 주변은 EMC와 같은 봉지재(150)로 몰딩되어 패키지 바디를 형성한다. 이때, 상기 리드프레임(10,10')은 반도체 패키지가 실장되는 전자장치의 회로부와의 연결을 위해 단부가 봉지재(150) 외부로 노출된다. 또한, 하측 기판(1)의 하면과, 상측 기판(1')의 상면은 봉지재(50) 외부로 노출되는 것이 바람직하다.
특히 본 실시예에서는, 상기 기판(1,1')의 금속 표면에 상술한 구조를 갖는 미세 음각 패턴이 형성된다. 상기 미세 음각 패턴은 봉지재(150)와 접하는 기판(1)의 금속 표면이라면 어디에나 형성될 수 있다. 예컨대, 도 8 및 도 9 에 도시된 바와 같이, 미세 음각 패턴은 반도체 칩(120)이 배치된 하측 기판(1)의 금속(1b) 부분 상부 표면 일측에 형성될 수도 있고, 상측 기판(1')의 금속(1b') 표면에 형성될 수도 있고, 물론 어느 한쪽에만 형성될 수도 있다. 도시되지는 않았으나, 리드프레임(10,10')이 접합된 금속 부분의 상부 일측에 형성될 수도 있다. 이에 따라, 상기 미세 음각 패턴의 오목 부분 내측에 봉지재(150)가 침투하여 채워짐으로써 매끈한 면대면 접착의 경우 보다 향상된 부착력을 나타내게 되고 금속 표면의 박리 현상을 방지할 수 있게 되어 반도체 패키지의 전기적 품질 및 신뢰성이 향상된다. 또한, 이러한 미세 음각 패턴으로 인하여 미세 수분이 침투하는 경로가 길어지므로 미세 수분이 반도체 패키지의 내부 깊숙이 침투되는 것이 상대적으로 어렵게 되어 내부 부식 발생 가능성이 현저하게 낮아지게 된다. 그리고, 위에서 언급한 바와 같이, 미세 음각 패턴의 오목부 상부 외측에 제1금속돌기가 형성되는 경우에는 미세 수분의 침투 억제 효과가 더욱 증대된다.
한편, 위에서 언급한 바와 같이 상기 메탈포스트(MP)는 솔더 등의 접착재에 의해 반도체 칩(120,120') 또는 기판(1.1')의 금속 표면 상에 접합되는데, 접합되는 메탈포스트(MP)의 단부 표면이 편평하기 때문에 구조적 응력(Stress)에 의해 접착재층이 깨지는 일이 빈번하게 발생한다. 이러한 문제를 해결하기 위해, 도 10 에 도시된 바와 같이, 반도체 칩(120,120') 또는 기판(1,1')과 접합되는 메탈포스트(MP)의 단부 표면에 본 발명에 따른 미세 음각 패턴을 형성하고, 기판(1,1')과 접합되는 반도체 칩(120,120')의 표면에도 미세 음각 패턴을 형성함으로써, 메탈포스트(MP)와 반도체 칩(120,120')의 접합부를 보다 견고하게 제작할 수 있다.
상술한 바와 같은 미세 음각 패턴은 접착력 강화와 미세 수분 차단 등의 효과가 있는데, 이외에도 접합부에서 접착재가 불필요하게 주변으로 퍼져서 전기적 특성을 저하시키는 것을 방지하는 효과도 있다.
상기한 바와 같은 구조를 갖는 본 발명에 따른 미세 음각 패턴이 형성된 금속 표면의 부착력을 시험하기 위하여, 도 11 에 도시된 바와 같이 5개의 시편을 제작하였다. 도 11 의 (a)는 표면에 아무런 처리를 하지 않은 통상의 구리판인 비교예1의 시편, 도 11 의 (b) 내지 (d)는 본 발명에 따라 구리판 표면에 레이저를 조사하여 각각 마름모꼴 패턴의 미세 음각 패턴이 형성된 실시예1(b), 실시예2(c), 실시예3(d)의 시편 사진이다. 그리고, 비교예2(e)로서 종래에 부착력 향상을 위해 통상적으로 사용되는 방식인 에칭에 의해 구리판 표면을 거칠게 처리한 시편 사진이 제시된다. 각 시편은 길이 31mm, 폭 8mm, 두께 0.2mm의 동일한 규격으로 제작되었다. 실시예1 내지 실시예3의 미세 음각 패턴 형성에 사용된 레이저는 진동수가 20Khz이며, 100mm/s 의 속도로 레이저 광원을 이동시키면서 미세 음각 패턴을 형성하였다.
도 12 에는 본 발명에 따른 실시예1의 미세 음각 패턴의 형상(a)과 깊이 측정 결과(b)가 제시된다. 실시예1의 미세 음각 패턴은 사용된 레이저 광원의 최대 출력 대비 60%로 1회 마킹하여 18㎛의 깊이로 형성되었다. 도 12 의 (b)에는 본 발명에 따른 실시예2의 미세 음각 패턴의 형상과 깊이 측정 결과가 제시된다. 실시예2의 미세 음각 패턴은 레이저 광원의 최대 출력 100%로 2회 연속 마킹하여 66㎛의 깊이로 형성되었다. 그리고, 도 11 의 (c)에는 본 발명에 따른 실시예3의 미세 음각 패턴의 형상과 깊이 측정 결과가 제시된다. 실시예3의 미세 음각 패턴은 레이저 광원의 최대 출력 70%로 3회 연속 마킹하여 81㎛의 깊이로 형성되었다.
상기와 같이 준비된 5개의 시편의 부착력을 측정하기 위하여, 각 시편에 봉지재를 수직으로 부착한 상태에서 푸시툴(Push too)로 봉지재의 측면을 밀어 힘을 가해줌에 따라 봉지재가 시편으로부터 탈착될때의 힘을 측정하였다. 측정에 사용된 장비는 Shear Tester Dage 4000이고 봉지재로는 KTMC-5400GV(KCC)가 사용되었다.
도 13 에 비교예1,2 및 실시예1 내지 3의 부착력 시험 결과 그래프가 제시된다. 도 13 으로부터 알 수 있는 바와 같이, 미세 음각 패턴이 형성된 실시예1 내지 실시예3 시편의 부착력이 표면 처리를 전혀 하지 않은 비교예1에 비해 월등히 높은 부착력을 갖는 것으로 나타났다. 표면을 에칭에 의해 거칠게 처리한 비교예2의 경우 실시예1 보다는 부착력이 약간 높은 것으로 나타났으나, 실시예2 및 3 보다는 다소 낮은 것으로 나타났다. 한편, 미세 음각 패턴이 형성된 시편끼리 비교해 볼때는, 미세 음각 패턴의 깊이가 81㎛로 가장 깊은 실시예2 시편의 부착력이 가장 높은 것으로 나타났고, 깊이가 18㎛로 가장 낮은 실시예1의 부착력이 가장 높은 것으로 나타났다. 레이저의 파워가 100%인 실시예3 보다 70%인 실시예2의 부착력이 더 높은 것으로 보아 조사되는 레이저의 출력 보다는 금속 표면에 형성되는 미세 음각 패턴의 깊이에 따라 부착력의 크기가 좌우되는 것으로 해석될 수 있다.
한편, 도 14 에는 위 실시예1(a), 실시예2(b) 및 실시예3(c) 시편에 솔더(백색)가 도포된 사진이 제시된다. 도 14 로부터 알 수 있는 바와 같이, 점 형태로 도포된 솔더가 모세관 현상과 표면장력에 의해 주변 미세 음각 패턴의 골을 따라 흘러간 모습을 확인할 수 있다. 그리고, 패턴이 형성되지 않은 곳으로는 솔더가 퍼지지 않은 것으로 확인된다. 이와 같이, 금속판 표면에 미세 음각 패턴이 형성되는 경우 솔더와 같은 접착재가 주변으로 넓게 퍼지는 것이 방지되어 반도체 패키지의 신뢰성이 향상된다.
이상 본 발명의 바람직한 실시예를 기초로 상세하게 설명하였으나, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 자명하고, 본 발명의 권리범위는 이러한 실시예에만 한정되는 것이 아니라 이와 균등한 범위에까지 미치는 것으로 해석되어야 한다.
1,1' : 기판 P : 미세 음각 패턴
2 : 제1금속돌기 3 : 제2금속돌기
120,120' : 반도체 칩 130 : 본딩 와이어
150 : 봉지재 MP : 메탈포스트

Claims (41)

  1. 상하 양 표면이 금속으로 구성되고, 상기 금속 표면 상에 미세 음각 패턴이 형성된 반도체 패키지용 기판.
  2. 제 1 항에 있어서,
    상기 미세 음각 패턴의 단면 형상은 'V'자형인 것을 특징으로 하는 반도체 패키지용 기판.
  3. 제 1 항에 있어서,
    상기 미세 음각 패턴의 단면 형상은 'U'자형 인것 특징으로 하는 반도체 패키지용 기판.
  4. 제 1 항에 있어서,
    상기 미세 음각 패턴은 마름모꼴 격자 패턴, 수직선형 패턴, 삼각형 패턴, 사선형 패턴, 정방형 격자 패턴, 사각형 패턴, 수평선형 패턴, 원형 패턴 및 벌집형 패턴 중 선택되는 어느 하나인 것을 특징으로 하는 반도체 패키지용 기판.
  5. 제 1 항에 있어서,
    상기 미세 음각 패턴의 깊이는 2㎛ 내지 100㎛인 것을 특징으로 하는 반도체 패키지용 기판.
  6. 제 1 항에 있어서,
    상기 미세 음각 패턴의 폭은 5㎛ 내지 80㎛인 것을 특징으로 하는 반도체 패키지용 기판.
  7. 제 1 항에 있어서,
    상기 미세 음각 패턴의 오목부 상부 외측 가장자리에는 기판의 금속 표면 보다 상대적으로 더 높이 돌출된 제1금속돌기를 포함하는 것을 특징으로 하는 반도체 패키지용 기판.
  8. 제 7 항에 있어서,
    상기 제1금속돌기의 높이는 0.5㎛ 내지 50㎛인 것을 특징으로 하는 반도체 패키지용 기판.
  9. 제 1 항에 있어서,
    상기 미세 음각 패턴의 내벽에 제2금속돌기가 형성된 것을 특징으로 하는 반도체 패키지용 기판.
  10. 상하 양 표면이 금속으로 구성되고, 상기 금속 표면 상에 미세 음각 패턴이 형성된 기판과;
    상기 기판의 상부 금속 표면 상에 접합되는 반도체 칩과;
    상기 기판 상부 금속 표면 타측에 접합되는 리드프레임과;
    상기 리드프레임이 접합된 기판의 상부 금속 표면과 반도체 칩을 상호 연결하는 본딩 와이어와;
    상기 기판, 리드프레임, 반도체 칩 및 본딩 와이어의 주변을 둘러싸도록 몰딩된 봉지재를 포함하는 것을 특징으로 하는 반도체 패키지.
  11. 제 10 항에 있어서,
    상기 기판의 하면은 봉지재 외부로 노출되는 것을 특징으로 하는 반도체 패키지.
  12. 제 10 항에 있어서,
    상기 미세 음각 패턴의 단면 형상은 'V'자형인 것을 특징으로 하는 반도체 패키지.
  13. 제 10 항에 있어서,
    상기 미세 음각 패턴의 단면 형상은 'U'자형 인것 특징으로 하는 반도체 패키지.
  14. 제 10 항에 있어서,
    상기 미세 음각 패턴은 마름모꼴 격자 패턴, 수직선형 패턴, 삼각형 패턴, 사선형 패턴, 정방형 격자 패턴, 사각형 패턴, 수평선형 패턴, 원형 패턴 및 벌집형 패턴 중 선택되는 어느 하나인 것을 특징으로 하는 반도체 패키지.
  15. 제 10 항에 있어서,
    상기 미세 음각 패턴의 깊이는 2㎛ 내지 100㎛인 것을 특징으로 하는 반도체 패키지.
  16. 제 10 항에 있어서,
    상기 미세 음각 패턴의 폭은 5㎛ 내지 80㎛인 것을 특징으로 하는 반도체 패키지.
  17. 제 10 항에 있어서,
    상기 미세 음각 패턴의 오목부 상부 외측 가장자리에는 리드프레임의 표면 보다 상대적으로 더 높이 돌출된 제1금속돌기를 포함하는 것을 특징으로 하는 반도체 패키지.
  18. 제 17 항에 있어서,
    상기 제1금속돌기의 높이는 0.5㎛ 내지 50㎛인 것을 특징으로 하는 반도체 패키지.
  19. 제 10 항에 있어서,
    상기 미세 음각 패턴의 내벽에 제2금속돌기가 형성된 것을 특징으로 하는 반도체 패키지.
  20. 상하 양 표면이 금속으로 구성되고, 상기 금속 표면 상에 미세 음각 패턴이 형성되며, 상하로 서로 이격 배치된 2개의 기판과;
    하측 기판의 상부 금속 표면 상에 접합되는 반도체 칩과;
    하측 기판 상부 금속 표면 타측에 접합되는 리드프레임과;
    상기 리드프레임이 접합된 하측 기판의 상부 금속 표면과 반도체 칩을 상호 연결하는 본딩 와이어와;
    상측 기판의 하부 금속 표면과 상기 반도체 칩을 전기적으로 연결하는 메탈포스트와;
    상기 기판, 리드프레임, 반도체 칩, 본딩 와이어 및 메탈포스트의 주변을 둘러싸도록 몰딩된 봉지재를 포함하는 것을 특징으로 하는 반도체 패키지.
  21. 제 20 항에 있어서,
    상기 하측 기판의 하면과 상측 기판의 상면은 봉지재 외부로 노출되는 것을 특징으로 하는 반도체 패키지.
  22. 제 20 항에 있어서,
    상기 미세 음각 패턴의 단면 형상은 'V'자형인 것을 특징으로 하는 반도체 패키지.
  23. 제 20 항에 있어서,
    상기 미세 음각 패턴의 단면 형상은 'U'자형 인것 특징으로 하는 반도체 패키지.
  24. 제 20 항에 있어서,
    상기 미세 음각 패턴은 마름모꼴 격자 패턴, 수직선형 패턴, 삼각형 패턴, 사선형 패턴, 정방형 격자 패턴, 사각형 패턴, 수평선형 패턴, 원형 패턴 및 벌집형 패턴 중 선택되는 어느 하나인 것을 특징으로 하는 반도체 패키지.
  25. 제 20 항에 있어서,
    상기 미세 음각 패턴의 깊이는 2㎛ 내지 100㎛인 것을 특징으로 하는 반도체 패키지.
  26. 제 20 항에 있어서,
    상기 미세 음각 패턴의 폭은 5㎛ 내지 80㎛인 것을 특징으로 하는 반도체 패키지.
  27. 제 20 항에 있어서,
    상기 미세 음각 패턴의 오목부 상부 외측 가장자리에는 리드프레임의 표면 보다 상대적으로 더 높이 돌출된 제1금속돌기를 포함하는 것을 특징으로 하는 반도체 패키지.
  28. 제 27 항에 있어서,
    상기 제1금속돌기의 높이는 0.5㎛ 내지 50㎛인 것을 특징으로 하는 반도체 패키지.
  29. 제 20 항에 있어서,
    상기 미세 음각 패턴의 내벽에 제2금속돌기가 형성된 것을 특징으로 하는 반도체 패키지.
  30. 상하 양 표면이 금속으로 구성되고, 상기 금속 표면 상에 미세 음각 패턴이 형성되며, 상하로 서로 이격 배치된 2개의 기판과;
    하측 기판의 상부 금속 표면 상에 접합되는 반도체 칩과;
    하측 기판 상부 금속 표면 타측에 접합되는 리드프레임과;
    상기 리드프레임이 접합된 하측 기판의 상부 금속 표면과 반도체 칩을 상호 연결하는 본딩 와이어와;
    상측 기판의 하부 금속 표면과 하측 기판에 접합된 반도체 칩을 전기적으로 연결하는 메탈포스트와;
    상측 기판의 상부 금속 표면 상에 접합되는 반도체 칩과;
    하측 기판의 상부 금속 표면과 상기 상측 기판에 접합된 반도체 칩을 전기적으로 연결하는 메탈포스트와;
    상기 기판, 리드프레임, 반도체 칩, 본딩 와이어 및 메탈포스트의 주변을 둘러싸도록 몰딩된 봉지재를 포함하는 것을 특징으로 하는 반도체 패키지.
  31. 제 30 항에 있어서,
    상기 하측 기판의 하면과 상측 기판의 상면은 봉지재 외부로 노출되는 것을 특징으로 하는 반도체 패키지.
  32. 제 30 항에 있어서,
    상기 메탈포스트의 단부 표면에 미세 음각 패턴이 형성된 것을 특징으로 하는 반도체 패키지.
  33. 제 30 항에 있어서,
    상기 기판에 접합되는 반도체 칩 표면에 미세 음각 패턴이 형성된 것을 특징으로 하는 반도체 패키지.
  34. 제 30 내지 제 33 항 중 어느 하나의 항에 있어서,
    상기 미세 음각 패턴의 단면 형상은 'V'자형인 것을 특징으로 하는 반도체 패키지.
  35. 제 30 내지 제 33 항 중 어느 하나의 항에 있어서,
    상기 미세 음각 패턴의 단면 형상은 'U'자형 인것 특징으로 하는 반도체 패키지.
  36. 제 30 내지 제 33 항 중 어느 하나의 항에 있어서,
    상기 미세 음각 패턴은 마름모꼴 격자 패턴, 수직선형 패턴, 삼각형 패턴, 사선형 패턴, 정방형 격자 패턴, 사각형 패턴, 수평선형 패턴, 원형 패턴 및 벌집형 패턴 중 선택되는 어느 하나인 것을 특징으로 하는 반도체 패키지.
  37. 제 30 내지 제 33 항 중 어느 하나의 항에 있어서,
    상기 미세 음각 패턴의 깊이는 2㎛ 내지 100㎛인 것을 특징으로 하는 반도체 패키지.
  38. 제 30 내지 제 33 항 중 어느 하나의 항에 있어서,
    상기 미세 음각 패턴의 폭은 5㎛ 내지 80㎛인 것을 특징으로 하는 반도체 패키지.
  39. 제 30 내지 제 33 항 중 어느 하나의 항에 있어서,
    상기 미세 음각 패턴의 오목부 외측 가장자리에는 리드프레임의 표면 보다 상대적으로 더 높이 돌출된 제1금속돌기를 포함하는 것을 특징으로 하는 반도체 패키지.
  40. 제 30 내지 제 33 항 중 어느 하나의 항에 있어서,
    상기 제1금속돌기의 높이는 0.5㎛ 내지 50㎛인 것을 특징으로 하는 반도체 패키지.
  41. 제 30 내지 제 33 항 중 어느 하나의 항에 있어서,
    상기 미세 음각 패턴의 내벽에 제2금속돌기가 형성된 것을 특징으로 하는 반도체 패키지.
KR1020170151492A 2017-09-29 2017-11-14 미세 음각 패턴이 형성된 기판 및 이를 포함하는 반도체 패키지 KR20190054661A (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020170151492A KR20190054661A (ko) 2017-11-14 2017-11-14 미세 음각 패턴이 형성된 기판 및 이를 포함하는 반도체 패키지
TW107128991A TWI746883B (zh) 2017-09-29 2018-08-20 形成有陰刻圖案的半導體封裝用夾具、引線框架、基板及包括其的半導體封裝體
CN201890000266.8U CN211265444U (zh) 2017-09-29 2018-08-23 形成有阴刻图案的半导体封装用夹具、引线框、基板及包括其的半导体封装件
PCT/KR2018/009736 WO2019066264A1 (ko) 2017-09-29 2018-08-23 음각 패턴이 형성된 반도체 패키지용 클립, 리드프레임, 기판 및 이를 포함하는 반도체 패키지
US16/638,135 US11367666B2 (en) 2017-09-29 2018-08-23 Clip, lead frame, and substrate used in semiconductor package having engraved pattern formed thereon and the semiconductor package comprising the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020170151492A KR20190054661A (ko) 2017-11-14 2017-11-14 미세 음각 패턴이 형성된 기판 및 이를 포함하는 반도체 패키지

Publications (1)

Publication Number Publication Date
KR20190054661A true KR20190054661A (ko) 2019-05-22

Family

ID=66679870

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170151492A KR20190054661A (ko) 2017-09-29 2017-11-14 미세 음각 패턴이 형성된 기판 및 이를 포함하는 반도체 패키지

Country Status (1)

Country Link
KR (1) KR20190054661A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114141748A (zh) * 2021-11-08 2022-03-04 联合汽车电子有限公司 微刻结构、半导体器件模块及其塑封方法
CN118100752A (zh) * 2024-04-29 2024-05-28 安徽华之语建筑工程有限公司 一种建筑用安装稳定的光伏发电一体化装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101208332B1 (ko) 2010-11-15 2012-12-05 제엠제코(주) 반도체 패키지용 클립 구조 및 이를 이용한 반도체 패키지
KR101249745B1 (ko) 2011-05-16 2013-04-03 제엠제코(주) 반도체 패키지용 클립, 이를 이용한 반도체 패키지 및 그 제조방법
KR101643332B1 (ko) 2015-03-20 2016-07-27 제엠제코(주) 초음파 웰딩을 이용한 클립 본딩 반도체 칩 패키지 및 그 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101208332B1 (ko) 2010-11-15 2012-12-05 제엠제코(주) 반도체 패키지용 클립 구조 및 이를 이용한 반도체 패키지
KR101249745B1 (ko) 2011-05-16 2013-04-03 제엠제코(주) 반도체 패키지용 클립, 이를 이용한 반도체 패키지 및 그 제조방법
KR101643332B1 (ko) 2015-03-20 2016-07-27 제엠제코(주) 초음파 웰딩을 이용한 클립 본딩 반도체 칩 패키지 및 그 제조 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114141748A (zh) * 2021-11-08 2022-03-04 联合汽车电子有限公司 微刻结构、半导体器件模块及其塑封方法
CN118100752A (zh) * 2024-04-29 2024-05-28 安徽华之语建筑工程有限公司 一种建筑用安装稳定的光伏发电一体化装置

Similar Documents

Publication Publication Date Title
US11367666B2 (en) Clip, lead frame, and substrate used in semiconductor package having engraved pattern formed thereon and the semiconductor package comprising the same
KR101862705B1 (ko) 음각 패턴이 형성된 반도체 패키지용 클립, 리드프레임 및 이를 포함하는 반도체 패키지
US6847103B1 (en) Semiconductor package with exposed die pad and body-locking leadframe
KR100214549B1 (ko) 버텀리드 반도체 패키지
JP4860939B2 (ja) 半導体装置
WO2022004758A1 (ja) 半導体モジュールおよび半導体モジュールの製造方法
KR960012397A (ko) 칩 사이즈 패키지형 반도체 장치의 제조 방법
CN107275466B (zh) 引线架、封装及发光装置、以及其制造方法
US20190355656A1 (en) Semiconductor device
KR20190054661A (ko) 미세 음각 패턴이 형성된 기판 및 이를 포함하는 반도체 패키지
GB2132015A (en) Improvements in or relating to semiconductor device encapsulations and mountings
JP2770947B2 (ja) 樹脂封止型半導体装置及びその製造方法
WO2020045274A1 (ja) パッケージ構造、半導体装置およびパッケージ構造の形成方法
JPH0317220B2 (ko)
JPH08172145A (ja) 半導体装置及び放熱性部品
US11728309B2 (en) Clip having locking recess for connecting an electronic component with a carrier in a package
JP5261851B2 (ja) 半導体装置の製造方法
US20030183405A1 (en) Electrical circuit and substrate therefor
KR20010057046A (ko) 캐비티를 갖는 패키지 기판
US6698088B2 (en) Universal clamping mechanism
JP2521286Y2 (ja) 混成集積回路
JPH01255230A (ja) 半導体装置用セラミックス基板
JPH09129784A (ja) 半導体装置およびその製造方法
KR0148081B1 (ko) 모쥴 패키지의 방열판
JPH03126287A (ja) 回路基板

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application
J201 Request for trial against refusal decision
J301 Trial decision

Free format text: TRIAL NUMBER: 2019101003107; TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20190919

Effective date: 20201123