KR20180129614A - 전자 장치 - Google Patents

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KR20180129614A
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KR
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semiconductor component
bus bar
terminal
semiconductor
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KR1020180017549A
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도모히로 니시야마
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

전자 장치의 성능을 향상시키기 위해 전자 장치(EA1)는 제1 파워 트랜지스터를 구비하는 반도체 장치(반도체 부품)(PAC1)에 연결되는 버스바(도체판)(BSP)와, 제2 파워 트랜지스터를 구비하는 반도체 장치(반도체 부품)(PAC2)에 연결되는 버스바(도체판)(BSN)를 가진다. 버스바(BSP) 및 버스바(BSN) 각각은 절연판(IF1)을 개재해서 서로 대향하며 기판(WB)의 상면(주면)(WBt)과 교차되는 Z 방향을 따라 연장되는 부분(BP1)을 구비한다. 또, 버스바(BSP)는 부분(BP1)과 단자(노출부)(PTE) 사이에 위치하며 버스바(BSN)로부터 멀어지는 X방향으로 연장되는 부분(BP2), 및 부분(BP2)과 단자(PTE) 사이에 위치하며 X 방향으로 연장되는 부분(BP3)을 구비한다. Z방향을 따른 부분(BP3)의 연장 거리(D3)는 X방향을 따른 부분(BP2)의 연장 거리(D2)보다 짧다.

Description

전자 장치{ELECTRONIC DEVICE}
본 발명은 전자 장치(반도체 모듈)에 관한 것으로서, 예를 들어 파워 트랜지스터를 구비하는 복수의 반도체 부품이 기판에 탑재된 전자 장치에 적용해서 유효한 기술에 관한 것이다.
파워 트랜지스터를 구비하는 복수의 반도체 칩이 기판 사에 탑재된 전자 장치가 있다(일본 특허 공개 2016-66974호 공보(특허 문헌1), 일본 특허 공개 2002-203941호 공보(특허 문헌2), 및 일본 특허 공개 2006-86438호 공보(특허 문헌3) 참조). 복수의 반도체 칩 각각이 구비하는 파워 트랜지스터는 예를 들어 전력 변환 회로의 일부를 구성하는 스위칭 소자로서 이용된다. 또, 정의 단자에 연결되는 금속판과 부의 단자에 연결되는 금속판을 근거리로 서로 대향시킴으로써 각 금속판 간에 생기는 상호 인덕턴스를 이용해서 각 금속판의 기생 인덕턴스를 줄이는 기술이 있다.
일본 특허 공개 2016-66974호 공보 일본 특허 공개 2002-203941호 공보 일본 특허 공개 2006-86438호 공보
공기 조절 장치나 자동차 혹은 각종 산업 기기 등을 구동되는 전원 설비 시스템에는 인버터 회로 등의 전력 변환 회로가 내장된다. 상기 전력 변환 회로의 구성예로서 스위칭 소자로서 작동하는 트랜지스터(파워 트랜지스터)를 구비는 복수의 반도체 칩이 하나의 기판에 탑재되어 서로 전기적으로 연결된 전자 장치(전력 변환 장치, 반도체 모듈)가 있다.
상기와 같은 모듈화된 전자 장치의 성능 지표로서는 예를 들어 전력 변환 효율 등의 전기적 특성, 절연 내압 등의 전기적 신뢰성 혹은 모듈의 실장 면적 등이 있다. 본원 발명자는 상기와 같은 모듈화된 전자 장치의 성능 향상을 위한 대책을 행하면서 상기와 같은 성능 지표를 개선할 여지가 있는 것을 알게 되었다.
예컨대 전자 장치의 전기적 특성을 개선하는 관점에서는 전력 변환 회로를 구성하는 반도체 부품으로 하이 사이드측 전위를 공급하는 전송 경로와, 로우 사이드측 전위를 공급하는 전송 경로의 거리를 단축함으로써 상호 인덕턴스를 이용해서 각 전송 경로의 기생 인덕턴스의 영향을 줄이는 것이 바람직하다. 그러나 전력 변환 장치 등의 파워 모듈의 경우, 하이 사이드측 전송 경로와 로우 사이드측 전송 경로 사이의 전위차는 예를 들어 수백 볼트 가량이 되는 경우도 있다. 그러므로 하이 사이드측과 로우 사이드측의 절연 내압을 향상시킬 필요가 있다.
기타의 과제와 신규한 특징은 본 명세서의 기술 및 첨부 도면으로부터 명확해질 것이다.
일 실시 형태에 따른 전자 장치는 제1 파워 트랜지스터를 구비하는 제1 반도체 부품에 연결되는 제1 도체 막대와, 제2 파워 트랜지스터를 구비하는 제2 반도체 부품에 연결되는 제2 도체 막대를 가진다. 상기 제1 도체 막대 및 상기 제2 도체 막대 각각은 절연재를 개재해서 서로 대향하며, 또 기판의 제1 주면과 교차되는 제1 방향을 따라 연장되는 제1 부분을 구비한다. 또, 상기 제1 도체 막대는 상기 제1 부분과 노출부 사이에 위치하며, 상기 제2 도체 막대로부터 멀어지는 제2 방향으로 연장되는 제2 부분과, 상기 제2 부분과 상기 노출부 사이에 위치하며, 상기 제2 방향을 따라 연장되는 제3 부분을 구비한다. 상기 제1 방향을 따른 상기 제3 부분의 연장 거리는 상기 제2 방향을 따른 상기 제2 부분의 연장 거리보다 짧다.
상기 일 실시형태에 따르면 전자 장치의 성능을 향상시킬 수 있다.
도 1은 3상 유도 모터에 연결된 인버터 회로의 구성예를 나타내는 회로도이다.
도 2는 전자 장치의 외관을 나타내는 사시도이다.
도 3은 도 2에 나타내는 전자 장치의 내부 구조를 나타내는 평면도이다.
도 4는 도 2의 A-A선을 따른 단면도이다.
도 5는 도 3에 나타내는 트랜지스터가 형성된 반도체 칩의 표면측 형상을 나타내는 평면도이다.
도 6은 도 5에 나타내는 반도체 칩의 뒷면을 나타내는 평면도이다.
도 7은 도 5 및 도 6에 나타내는 반도체 칩이 가지는 트랜지스터의 구조예를 나타내는 단면도이다.
도 8은 도 3에 나타내는 다이오드가 형성된 반도체 칩의 표면측 형상을 나타내는 평면도이다.
도 9는 도 8에 나타내는 반도체 칩의 뒷면을 나타내는 평면도이다.
도 10은 도 8 및 도 9에 나타내는 반도체 칩이 가지는 다이오드의 구조예를 나타내는 단면도이다.
도 11은 도 3에 나타내는 반도체 장치의 한쪽 주면의 형상예를 나타내는 평면도이다.
도 12는 도 11에 나타내는 반도체 장치의 반대측 주면의 형상예를 나타내는 평면도이다.
도 13은 도 11 및 도 12에 나타내는 반도체 장치의 내부 구조를 나타내는 평면도이다.
도 14는 도 11의 A-A선을 따른 단면도이다.
도 15는 도 4에 나타내는 전자 장치의 등가 회로를 나타내는 설명도이다.
도 16은 도 3에 나타내는 반도체 장치에 연결되는 버스바(busbar)의 주변을 확대해서 나타내는 확대 단면도이다.
도 17은 도 16에 나타내는 버스바 및 반도체 장치를 측면에서 본 도면이다.
도 18은 도 16에 나타내는 버스바 및 반도체 장치를 도 17의 반대측 측면에서 본 도면이다.
도 19는 14에 나타내는 반도체 장치의 조립 흐름을 나타내는 설명도이다.
도 20은 도 19에 계속되는 반도체 장치의 조립 흐름을 나타내는 설명도이다.
도 21은 도 20에 계속되는 반도체 장치의 조립 흐름을 나타내는 설명도이다.
도 22는 도 20에 나타내는 밀봉 공정에 있어서 반도체 칩을 밀봉하는 밀봉체가 형성된 상태를 나타내는 확대 단면도이다.
도 23은 도 4에 나타내는 전자 장치의 조립 흐름을 나타내는 설명도이다.
도 24는 도 23에 계속되는 전자 장치의 조립 흐름을 나타내는 설명도이다.
도 25는 도 15와 다른 전자 장치의 회로 구성예를 나타내는 회로도이다.
도 26은 도 25에 나타내는 전자 장치의 내부 구조를 나타내는 평면도이다.
도 27은 도 26의 A-A선을 따른 단면도이다.
도 28은 도 27에 나타내는 반도체 장치에 연결되는 버스바의 주변을 확대해서 나타내는 확대 단면도이다.
도 29는 도 27에 나타내는 로우 사이드의 버스바와 반도체 장치의 연결 부분의 변형예를 나타내는 확대 단면도이다.
도 30은 도 27에 나타내는 하이 사이드의 버스바와 반도체 장치의 연결 부분의 변형예를 나타내는 확대 단면도이다.
도 31은 도 16에 대한 변형예인 전자 장치의 확대 단면도이다.
도 32는 도 16에 나타내는 전자 장치의 확대 단면도이다.
(본원에 있어서의 기재 형식·기본적 용어·용법의 설명)
본원에 있어서 실시형태의 기재는 필요가 있을 때에는 편의상 복수의 섹션 등에 분할해서 기재하지만, 특별히 그러하지 않은 것을 명시했을 경우를 제외하고 그들은 서로 독립 개별의 것이 아니며, 기재의 전후를 불문하고 단일한 예의 각 부분, 한쪽이 다른쪽의 일부 세부 또는 일부 또는 전체의 변형예 등이다. 또, 원칙적으로 동일한 부분의 반복 설명을 생략한다. 또, 실시형태에서의 각 구성 요소는 특별히 그러하지 않은 것을 명시했을 경우를 제외하고 이론적으로 그 수치에 한정될 경우 및 문맥으로부터 분명하게 그렇지 못할 경우를 제외하고 필수적인 것이 아니다.
마찬가지로 실시형태 등의 기재에 있어서 재료, 조성 등에 대해 "A로 이루어지는 X" 등이라고 해도 특별히 그러하지 않은 것을 명시했을 경우 및 문맥으로부터 분명하게 그렇지 못할 경우를 제외하고 A 이외의 요소를 배제하는 것이 아니다. 예컨대 성분에 관해서 말하면 "A를 주요한 성분으로서 포함하는 X" 등의 뜻이다. 예컨대 "실리콘 부재" 등이라고 해도 순수한 실리콘에 한정되는 것은 아니고 SiGe(실리콘·게르마늄) 합금이나 그 이외의 실리콘을 주요한 성분으로 하는 다원 합금, 그 이외의 첨가물 등을 포함하는 부재도 포함하는 것은 더 할 나위도 없다. 또, 금 도금, Cu 층, 니켈·도금 등이라고 해도 그러하지 않은 취지, 특별히 명시했을 경우를 제외하고 순수한 것뿐만 아니고 각각 금, Cu,니켈 등을 주요한 성분으로 하는 부재를 포함하는 것으로 한다.
나아가 특정의 수치, 수량에 언급했을 때에도 특별히 그러하지 않은 것을 명시했을 경우나 문맥으로부터 분명하게 그렇지 못할 경우를 제외하고 그 특정의 수치를 초과하는 수치일 수 있고, 그 특정의 수치 미만의 수치일 수도 있다.
또, 실시형태의 각 도면에 있어서 동일한 또는 마찬가지인 부분은 동일한 또는 유사한 기호 또는 참조 번호로 나타내고, 그 설명은 원칙적으로 반복하지 않는다.
또, 첨부 도면에 있어서는 오히려 복잡해질 경우 또는 틈과의 구별이 분명할 경우에는 단면이어도 해칭 등을 생략할 경우가 있다. 이와 관련해서 설명 등으로부터 명확할 경우 등에는 평면적으로 닫은 홀이어도 배경의 윤곽선을 생략할 경우가 있다. 나아가 단면 말고도 틈이 아닌 것을 명시하기 위해 혹은 영역의 경계를 명시하기 위해 해칭이나 도트 패턴(dot pattern)을 붙일 경우가 있다.
또, 본 명세서에 있어서 "전자 부품"이라 함은 전자를 이용한 부품을 의미하며, 특히 반도체 내의 전자를 이용한 부품은 "반도체 부품"으로 된다. 상기 "반도체 부품"의 예로서 반도체 칩을 들 수 있다. 따라서 "반도체 칩"을 포함하는 어구가 "반도체 부품"이고, "반도체 부품"의 상위 개념이 "전자 부품"으로 된다.
또, 본 명세서에 있어서 "반도체 장치"라 함은 반도체 부품 및 상기 반도체 부품과 전기적으로 연결된 외부 접속 단자를 구비하는 구조체이며, 또 반도체 부품이 밀봉체로 피복되어 있는 구조체를 의미한다. 특히 "반도체 장치"는 외부 연결 단자에 의해 외부 장치와 전기적으로 연결 가능하게 구성되어 있다.
게다가 본 명세서에 있어서 "파워 트랜지스터"라 함은 복수의 단위 트랜지스터(셀 트랜지스터)를 병렬로 연결함으로써(예를 들어 수천개 내지 수만개의 단위 트랜지스터를 병렬로 연결함으로써) 단위 트랜지스터의 허용 전류보다 큰 전류라도 단위 트랜지스터의 기능을 구현하는 단위 트랜지스터의 집합체를 의미한다. 예컨대 단위 트랜지스터가 스위칭 소자로서 기능할 경우 "파워 트랜지스터"는 단위 트랜지스터의 허용 전류보다 큰 전류에 대해서도 적용 가능한 스위칭 소자로 된다. 스위칭 소자를 구성하는 "파워 트랜지스터"로서 IGBT(Insulated Gate Bipolar Transistor)와 파워 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)를 예로 들 수 있다. 본 명세서에 있어서 "파워 트랜지스터"라고 하는 용어는 예를 들어 "파워 MOSFET"와 "IGBT" 양쪽을 포함하는 상위 개념을 나타내는 어구로서 사용되고 있다. 또, 파워 트랜지스터를 구비하는 반도체 칩을 파워 반도체 칩으로 칭할 경우가 있다.
(실시형태 1)
본 실시형태에서는 복수의 반도체 장치가 기판에 탑재된 전자 장치의 예로서 인버터 회로(전력 변환 회로)를 구비하는 반도체 모듈인 전력 변환 장치에 대해 설명한다.
인버터 회로라 함은 직류 전력을 교류 전력으로 변환하는 회로이다. 예컨대 직류 전원의 플러스와 마이너스를 교대로 출력하면 이에 따라 전류의 방향이 역전된다 이 경우 전류의 방향이 교대로 역전되므로 출력은 교류 전력으로 생각할 수 있다. 이것이 인버터 회로의 원리이다. 여기서 교류 전력이라 해도 단상(單相) 교류 전력이나 3상 교류 전력으로 대표되는 바와 같이 다양한 형태가 있다. 본 실시형태에서는 직류 전력을 3상 교류 전력으로 변환하는 3상 인버터 회로를 예로 들어 설명한다. 또, 본 실시형태에서는 3상 인버터 회로 중 1상분을 구성하는 전자 부품에 대해 설명한다. 단, 본 실시형태의 기술적 사상은 3상 인버터 회로에 적용할 경우에 한정되지 않고 예를 들어 단상 인버터 회로 등에 대해서도 폭넓게 적용할 수 있다.
<인버터 회로의 구성예>
도 1은 3상 유도 모터에 연결된 인버터 회로의 구성예를 나타내는 회로도이다. 도 1에 있어서 전력 변환 장치는 3상 유도 모터인 모터(MT) 및 인버터 회로(PWC)를 가진다. 모터(MT)는 위상이 다른 3상의 전류에 의해 구동되도록 구성되어 있다. 모터(MT)는 위상이 120도 어긋난 U상, V상, W상이라고 불리는 3상 교류를 이용해서 도체인 로터(RT)의 주위에 회전 자계를 발생시킨다. 이 경우 로터(RT)의 주위를 자계가 회전된다. 이는 도체인 로터(RT)를 가로지르는 자속의 방향이 회전됨을 의미한다. 그 결과 도체인 로터(0RT)에서 전자기 유도가 발생해서 로터(RT)에 유도 전류가 흐른다. 그리고 회전 자계 내에서 유도 전류가 흐르는 것으로 인해 발생되는 힘이 로터(RT)에 작용해서 로터(RT)가 회전된다. 도 1에 나타내는 회로는 직류로부터 교류를 만들어 내는 인버터 회로(PWC)를 이용해서 유도 모터로 교류 전력을 공급한다. 도 1에 나타내는 인버터 회로(PWC)는 3종류(U상, V상, W상)의 교류 전력을 생성해서 모터(MT)로 공급한다.
이하에서 인버터 회로(PWC)의 구성예에 대해 설명한다. 도 1에 나타내는 바와 같이 본 실시형태의 인버터 회로(PWC)에는 3상에 대응해서 트랜지스터(Tr)와 다이오드(FWD)가 형성되어 있다. 본 실시형태의 인버터 회로(PWC)가 구비하는 스위칭 소자는 트랜지스터(Tr)와 다이오드(FWD)를 역병렬로 연결한 구성 요소에 의해 구성된다. 다시 말하면 도 1에 나타내는 레그(leg)(LG1)의 상부 암 및 하부 암, 레그(LG2)의 상부 암 및 하부 암, 레그(LG3)의 상부 암 및 하부 암 각각은 트랜지스터(Tr)와 다이오드(FWD)를 역병렬로 연결한 구성 요소에 의해 구성되어 있다.
트랜지스터(Tr)는 스위칭 소자로서 작동하는 파워 트랜지스터이며, 본 실시형태의 예에서는 IGBT이다. 인버터 회로(PWC)에서는 상대적으로 높은 전위를 공급받는 하이 사이드용 단자(예를 들어 정의 전위를 공급받는 정전위 단자)(HT)와 모터(MT)의 각 상(U상, V상, W상) 사이에 각 상부 암의 트랜지스터(Tr)와 다이오드(FWD)가 역병렬로 연결되어 있다. 또, 모터(MT)의 각 상보다 상대적으로 낮은 전위를 공급받는 로우 사이드용 단자(예를 들어 부의 전위를 공급받는 부전위 단자)(LT)와 모터(MT)의 각 상(U상, V상, W상) 사이에 각 하부 암의 트랜지스터(Tr)와 다이오드(FWD)가 역병렬로 연결되어 있다. 즉, 단상 마다 2개의 트랜지스터(Tr)와 2개의 다이오드(FWD)가 형성되어 있다. 다시 말하면 레그(LG1, LG2, LG3) 각각은 하이 사이드용 스위칭 소자로서 작동하는 파워 트랜지스터인 트랜지스터(Tr), 및 로우 사이드용 스위칭 소자로서 작동하는 파워 트랜지스터인 트랜지스터(Tr)를 구비한다. 따라서 3상으로 6개의 트랜지스터(Tr)와 6개의 다이오드(FWD)가 형성되어 있다. 그리고 각각의 트랜지스터(Tr)의 게이트 전극에는 게이트 구동 회로(게이트 제어 회로)(GC)가 연결되어 있고, 이 게이트 구동 회로(GC)에 의해 트랜지스터(Tr)의 스위칭 동작이 제어되도록 되어 있다. 이와 같이 구성된 인버터 회로(PWC)에 있어서 게이트 구동 회로(GC)에 의해 트랜지스터(Tr)의 스위칭 동작을 제어함으로써 직류 전력을 3상 교류 전력으로 변환하고, 이 3상 교류 전력을 모터(MT)로 공급하도록 되어 있다. 도 1에 나타내는 예에서는 레그(LG1, LG2, LG3) 각각에 대해 게이트 구동 회로(GC)가 1개씩 연결되어 있다. 단, 변형예로서 레그(LG1, LG2, LG3) 각각이 동일한 게이트 구동 회로(GC)에 의해 구동되어도 좋다. 또, 예컨대 6개의 트랜지스터(Tr) 각각이 서로 다른 게이트 구동 회로(GC)에 의해 구동될 경우도 있다. 또, 상세한 것은 후술하나 본 실시형태의 전자 장치(EA1)는 도 1에 나타내는 레그(LG1, LG2, LG3) 중 어느 하나에 대응하고 있다.
인버터 회로(PWC)에는 스위칭 소자로서 IGBT인 트랜지스터(Tr)가 사용되고, 트랜지스터(Tr)와 역병렬로 연결되도록 다이오드(FWD)가 형성되어 있다. 단순히 스위칭 소자에 의해 스위칭 기능을 구현하는 관점에서는 스위칭 소자로서의 트랜지스터(Tr)만 있으면 다이오드(FWD)가 없는 구성도 생각된다. 그러나 인버터 회로(PWC)에 연결되는 부하에 인덕턴스가 포함되어 있는 경우에는 다이오드(FWD)를 형성할 필요가 있다.
부하(도 1에 나타내는 예에서는 모터(MT))가 인덕턴스를 포함하지 않는 순수한 저항인 경우 환류하는 에너지가 없으므로 다이오드(FWD)는 불필요하다. 그러나 부하에 모터와 같은 인덕턴스를 포함하는 회로가 연결되어 있는 경우에는 온(on)으로 되어 있는 스위치의 반대 방향으로 부하 전류가 흐르는 상태(모드)가 있다. 즉, 부하에 인덕턴스가 포함되어 있는 경우에는 부하의 인덕턴스로부터 인버터 회로(PWC)로 에너지가 되돌아갈 경우가 있다(전류가 역류할 경우가 있다).
이 때 IGBT인 트랜지스터(Tr)만으로는 상기 환류 전류를 흐르게 할 수 있는 기능을 가지지 않으므로 트랜지스터(Tr)와 역병렬로 다이오드(FWD)를 연결할 필요가 있다. 즉, 인버터 회로(PWC)에 있어서 모터 제어와 같이 부하에 인덕턴스를 포함하는 경우 트랜지스터(Tr)를 턴오프(turn-off)했을 때에 인덕턴스에 축적된 에너지(1/2LI2)를 반드시 방출해야 한다. 그러나 트랜지스터(Tr)만으로는 인덕턴스에 축적된 에너지를 개방하기 위한 환류 전류를 흐르게 할 수 없다. 따라서 상기 인덕턴스에 축적된 전기 에너지를 환류하기 위해 트랜지스터(Tr)와 역병렬로 다이오드(FWD)를 연결한다. 즉, 다이오드(FWD)는 인덕턴스에 축적된 전기 에너지를 개방하기 위해 환류 전류를 흐르게 한다는 기능을 가진다. 이상으로부터 인덕턴스를 포함하는 부하에 연결되는 인버터 회로(PWC)에 있어서는 스위칭 소자인 트랜지스터(Tr)와 역병렬로 다이오드(FWD)를 형성할 필요성이 있다. 이 다이오드(FWD)는 환류 다이오드(free wheeling diode)라고 불린다.
또, 인버터 회로(PWC)의 경우 예를 들어 도 1에 나타내는 바와 같이 하이 사이드용 단자(HT)와 로우 사이드용 단자(LT) 사이에 용량 소자(CAP)가 연결되어 있다. 이 용량 소자(CAP)는 예를 들어 인버터 회로(PWC)에서의 서지 전압 저감이나 시스템 전압 안정화를 도모하는 기능을 가진다. 도 1에 나타내는 예에서는 용량 소자(CAP)는 인버터 회로(PWC)의 외부에 형성되어 있으나 용량 소자(CAP)를 인버터 회로(PWC)의 내부에 형성할 수도 있다.
또, 도 1에 나타내는 바와 같이 본 실시형태의 인버터 회로(PWC)는 3상에 해당하는 6개의 스위칭 소자를 포함하는 출력부(PW1)와, 출력부(PW1)의 6개의 파워 트랜지스터의 구동을 제어하는 제어부(PW2)를 가진다. 제어부(PW2)는 상술한 3개의 게이트 구동 회로(GC) 외에 게이트 구동 회로(GC)에 포함되는 하이 사이드용 구동 회로 및 로우 사이드용 구동 회로 각각의 작동을 제어하는 제어 회로(논리 회로, 연산 회로)(CNT)를 가진다. 또, 도 1에서는 도시를 생략했으나 제어부(PW2)는 상술한 것 외에 인버터 회로(PWC)의 작동을 제어하는 다양한 제어 회로를 포함할 수 있다. 예컨대 게이트 구동 회로(GC)로부터 출력되는 게이트 구동 신호나 게이트 구동 회로(GC)로 입력되는 신호 등의 노이즈를 줄이는 노이즈 필터링 회로를 제어부(PW2)에 형성할 수도 있다. 또, 예컨대 출력부(PW1)를 구성하는 전자 부품의 온도 등을 측정하고, 측정된 전기 신호의 노이즈 필터링 혹은 증폭을 행하는 회로를 제어부(PW2)에 형성할 수도 있다.
<전자 장치>
다음으로 도 1에 나타내는 인버터 회로(PWC)를 구성하는 전자 장치의 예에 대해 설명한다. 이하에서 설명하는 전자 장치(EA1)는 도 1에 나타내는 레그(LG1, LG2, LG3) 중 어느 하나에 대응한 회로를 구비한 반도체 모듈이다. 도 1에 나타내는 바와 같이 3개의 전자 장치(EA1)를 사용해서 3상 인버터 회로(PWC)를 구성할 수 있다. 또, 한 개의 전자 장치(EA1)를 사용해서 단상 인버터 회로를 구성할 수 있다. 또, 이하의 설명에서는 일례로서 도 1에 나타내는 U상에 연결된 레그(LG1)에 대응한 전자 장치(EA1)를 들어서 설명한다. 따라서 이하의 설명에서는 모터(MT)에 연결되는 단자로서 U상에 연결되는 단자(UTE)를 사용해서 설명한다. 그러나 도 1에 나타내는 3개의 전자 장치(EA1) 각각은 동일한 구조이므로 이하에서 설명하는 "U상에 연결되는 단자(UTE)"의 부분을 "V상에 연결되는 단자(VTE)" 또는 "W상에 연결되는 단자(WTE)"에 대체함으로써 레그(LG2)나 레그(LG3)에 대응하는 전자 장치(EA1)의 설명이 된다.
도 2는 본 실시형태의 전자 장치의 외관을 나타내는 사시도이다. 도 3은 도 2에 나타내는 전자 장치의 내부 구조를 나타내는 평면도이다. 도 3에서는 기판(WB) 상에 탑재된 반도체 장치(PAC1, PAC2)의 밀봉체, 및 버스바(BSP)와 버스바(BSN) 사이에 개재되는 절연판(IF1)에 도트 패턴을 붙이고 있다. 또, 도 4는 도 2의 A-A선을 따른 단면도이다. 도 4에서는 기판(WB) 등의 부재에 형성된 관통 구멍 부분에 파선을 붙이고 있다. 또, 도 4에 나타내는 단자(UTE)는 도 2의 A-A선을 따른 단면 이외의 단면에 배치되는 버스바(BSU)를 경유해서 도체 패턴(MP1)에 연결된다. 도 4에서는 서로 다른 단면에 형성된 버스바(BSU)의 윤곽을 2점 쇄선으로 나타내고 있다.
도 2에 나타내는 바와 같이 본 실시형태의 전자 장치(EA1)는 케이스(CAS)와, 케이스(CAS)로부터 노출되는 복수의 외부 단자를 가진다. 도 4에 나타내는 바와 같이 케이스(CAS)는 반도체 장치(반도체 부품, 반도체 패키지)(PAC1, PAC2)가 탑재된 기판(WB)을 수용하는 수용부(공간, 오목부)(PKT)를 가진다. 케이스(CAS)는 기판(WB)을 피복하는 커버 부재이며, 기판(WB)의 상면(WBt)은 케이스(CAS)에 의해 피복되어 있다. 도 4에 나타내는 예에서는 기판(WB)의 하면(WBb)은 케이스(CAS)로부터 노출되어 있다.
케이스(CAS) 및 기판(WB) 각각은 서로 중첩되도록 형성된 관통 구멍(TH1)을 가지며, 관통 구멍(TH1)에 도시하지 않는 볼트 등의 체결 지그를 삽입함으로써 케이스(CAS)와 기판(WB)을 도시하지 않는 실장 기판에 고정할 수 있다. 본 실시형태의 예에서는 케이스(CAS)는 직사각형의 평면 형상이며, X 방향을 따라 장변을 가지고 X방향과 직교하는 Y 방향을 따라 단변을 가진다.
또, 케이스(CAS)로부터 노출되는 복수의 외부 단자에는 이하의 단자가 포함된다. 즉, 전자 장치(EA1)는 단자(PTE) 및 단자(NTE)를 가진다. 또, 전자 장치(EA1)는 도 1에 나타내는 U상에 연결되는 출력 단자인 단자(UTE)를 가진다. 단자(PTE)는 도 1에 나타내는 단자(HT)에 연결되어 있다. 또, 단자(NTE)는 도 1에 나타내는 단자(LT)에 연결되어 있다. 또, 전자 장치(EA1)는 반도체 장치와의 사이에서 신호를 전송하는 복수의 신호 단자(SGTE)를 가진다. 복수의 신호 단자(SGTE)에는 반도체 장치로 게이트 신호를 전송하는 단자(GTE1, GTE2)가 포함된다. 또, 복수의 신호 단자(SGTE)에는 예를 들어 온도나 전압 혹은 전류 등 반도체 장치의 작동 상태를 감시하기 위한 신호가 출력되는 모니터링 단자(MTE)가 포함된다. 본 실시형태의 예에서는 신호 단자(SGTE)는 출력 단자이다. 그러나 반도체 장치로 신호를 입력하는 입력 단자인 신호 단자(SGTE)가 형성되어 있어도 된다.
복수의 외부 단자의 배열 방법에는 다양한 변형예가 있으나 본 실시형태의 예에서는 복수의 외부 단자는 아래와 같이 배열되어 있다. 즉, 단자(PTE), 단자(NTE), 및 단자(UTE)는 케이스(CAS)의 2개의 장변 사이에 있어서 케이스(CAS)의 한쪽 장변을 따라 X방향으로 배열되어 있다. 또, 복수의 신호 단자(SGTE)는 케이스(CAS)의 한쪽 단변을 따라 Y방향으로 배열되어 있다.
또, 전자 장치(EA1)의 단자(UTE), 단자(PTE) 및 단자(NTE) 각각은 이하의 구조로 되어 있다. 도 4에 나타내는 바와 같이 케이스(CAS)는 기판(WB)의 윗쪽에 있어서 X 방향을 따라 배열되는 오목부(외부 단자부)(UTC), 오목부(외부 단자부)(NTC), 및 오목부(외부 단자부)(PTC)를 가진다. 오목부(UTC, NTC, PTC) 각각에는 너트(NUT)가 수용되어 있다. 또, 케이스(CAS)의 수용부(PKT) 내에 수용된 복수의 반도체 장치(PAC1, PAC2)와 외부 기기(예를 들어 도 1에 나타내는 모터(MT))를 전기적으로 연결하기 위한 전도성 부재인 버스바(BSP, BSN, BSU) 각각의 일부분(노출부)은 케이스(CAS)의 외부에 노출되어 있다.
상기 버스바(BSP, BSN, BSU) 각각이 가진 케이스(CAS)로부터의 노출부는 오목부(PTC, NTC, UTC)에 수용된 너트(NUT)를 피복하고 있다. 또, 버스바(BSP, BSN, BSU) 각각이 가진 케이스(CAS)로부터의 노출부에는 관통 구멍(TH2)이 형성되어 있다. 도시하지 않는 볼트 등의 체결 지그를 관통 구멍(TH2)에 삽입해서 오목부(PTC, NTC, UTC)에 수용된 너트(NUT)와 체결함으로써 버스바(BSP, BSN, BSU) 각각이 가진 케이스(CAS)로부터의 노출부인 단자(PTE), 단자(NTE), 및 단자(UTE)가 너트(NUT)에 고정된다.
본원에서는 버스바(BSP, BSN, BSU) 중 케이스(CAS)의 외부에 노출된 부분(즉, 노출부)을 외부 단자로서 정의한다. 따라서 도 3에 나타내는 복수의 외부 단자 각각은 케이스(CAS)에 의해 피복된 부분으로부터 케이스(CAS)의 외측으로 도출된 전도성 부재이지만 케이스(CAS)에 의해 피복된 부분은 외부 단자에 포함되지 않는다.
또, 전자 장치(EA1)는 기판(WB)을 가진다. 기판(WB)은 상면(표면, 면)(WBt)과, 상면(WBt)의 반대측에 위치하는 하면(뒷면, 면)(WBb)을 가진다. 기판(WB)의 상면(WBt)은 한쌍의 장변, 및 한쌍의 장변과 교차되는 한쌍의 단변으로 구성되는 대략 사각형 형상이 되어 있다. 도 3에 나타내는 예에서는 기판(WB)의 상면(WBt)은 X방향으로 연장되는 2개의 장변과, Y방향으로 연장되는 2개의 단변을 가진다. 기판(WB)의 상면(WBt)에는 복수의 도체 패턴(MP1)이 형성되어 있다. 반도체 장치(반도체 부품)(PAC1, PAC2)는 기판(WB)의 상면(WBt)에 형성된 도체 패턴(MP1) 상에 탑재되어 있다.
상술한 바와 같이 본 실시형태의 전자 장치(EA1)는 도 1에 나타내는 레그(LG1)에 대응한 회로를 구비한 반도체 모듈이다. 따라서 전자 장치(EA1)는 도 1에 나타내는 레그(LG1)의 상부 암에 해당하는 트랜지스터(Tr)를 구비하는 반도체 장치(PAC1)와, 레그(LG1)의 하부 암에 해당하는 트랜지스터(Tr)를 구비하는 반도체 장치(PAC2)를 각각 1개 가진다. 반도체 장치(PAC1)와 반도체 장치(PAC2)는 X 방향을 따라 서로 인접하도록 탑재되어 있다.
상세한 내용은 후술하나 전자 장치(EA1)가 가지는 2개의 반도체 장치는 서로 동일한 구조를 구비한다. 다시 말하면 전자 장치(EA1)에 포함되는 2개의 반도체 장치는 서로 동일한 종류의 전자 부품이다. 상세한 내용은 후술하나 반도체 장치(PAC1)와 반도체 장치(PAC2)는 도체 패턴(MP1) 상에 탑재되는 방향이 다르다. 또, 반도체 장치(PAC1)와 반도체 장치(PAC2)는 상술한 바와 같이 도체 패턴(MP1) 상에 탑재되는 방향이 다르므로 리드(LD)의 굴곡 방향이 서로 다르다. 단, 상술한 차이점을 제외하면 반도체 장치(PAC1)와 반도체 장치(PAC2)는 동일한 구조를 구비한다. 예컨대 반도체 장치(PAC1)와 반도체 장치(PAC2) 각각은 도 1에 나타내는 트랜지스터(Tr) 및 다이오드(FWD)를 구비한다.
또, 반도체 장치(PAC1)에는 버스바(BSP)거 연결되어 있고, 반도체 장치(PAC2)에는 버스바(BSN)가 연결되어 있다. 또, 반도체 장치(PAC1) 및 반도체 장치(PAC2) 각각은 도체 패턴(MP1)을 통해서 버스바(BSU)와 전기적으로 연결되어 있다. 버스바(BSP) 및 버스바(BSN)의 구조와 레이아웃의 자세한 내용에 대해서는 후술한다.
또, 도 3에 나타내는 바와 같이 반도체 장치(PAC1)는 단자(GTE1) 및 모니터링 단자(MTE)에 연결되어 있고, 반도체 장치(PAC2)는 단자(GTE2) 및 모니터링 단자(MTE)에 연결되어 있다. 반도체 장치(PAC1) 및 반도체 장치(PAC2)로부터 각각 복수의 리드(LD)가 도출되어 있다. 복수의 리드(LD) 각각은 기판(WB)의 상면(WBt)에 형성된 배선 패턴인 도체 패턴(MP2)을 통해서 신호 단자(SGTE)에 연결되어 있다.
또, 기판(WB)의 상면(WBt)에는 도체 패턴(금속 패턴)(MP1)이 형성되어 있다. 반도체 장치(PAC1) 및 반도체 장치(PAC2)는 하나의 도체 패턴(MP1) 상에 탑재되어 있다. 다시 말하면 반도체 장치(PAC1)와 반도체 장치(PAC2)는 도체 패턴(MP1)을 통해서 전기적으로 연결되어 있다. 도체 패턴(MP1)은 버스바(BSU)를 개재해서 단자(UTE)에 연결되어 있다.
<반도체 칩의 구조>
다음으로 전자 장치(EA1)가 구비하는 각 부재의 상세한 구조에 대해 순차적으로 설명한다. 우선 도 1에 나타내는 인버터 회로(PWC)를 구성하는 트랜지스터(Tr)와 다이오드(FWD)의 구조에 대해 도면을 참조하면서 설명한다. 도 5는 도 1에 나타내는 트랜지스터가 형성된 반도체 칩의 표면측 형상을 나타내는 평면도이다. 도 6은 도 5에 나타내는 반도체 칩의 뒷면을 나타내는 평면도이다. 도 7은 도 5 및 도 6에 나타내는 반도체 칩이 가지는 트랜지스터의 구조예를 나타내는 단면도이다.
도 3에 나타내는 전자 장치(EA1)의 경우 도 1에 나타내는 인버터 회로(PWC)를 구성하는 트랜지스터(Tr)와 다이오드(FWD)는 서로 독립적인 반도체 칩에 형성되어 있다. 이하에서는 트랜지스터(Tr)가 형성된 반도체 칩에 대해 설명한 후, 다이오드(FWD)가 형성된 반도체 칩에 대해 설명한다.
도 5 및 도 6에 나타내는 바와 같이 본 실시형태 1의 반도체 칩(CHP1)은 표면(면, 상면, 주면)(CHPt)(도 5 참조), 및 표면(CHPt)의 반대측인 뒷면(면, 하면, 주면)(CHPb)(도 6 참조)을 가진다. 반도체 칩(CHP1)의 표면(CHPt) 및 뒷면(CHPb)은 각각 대략 사각형이다. 표면(CHPt)의 면적과 뒷면(CHPb)의 면적은 예를 들어 동일하다.
또, 도 5에 나타내는 바와 같이 반도체 칩(CHP1)은 표면(CHPt)에 형성된 게이트 전극(게이트 전극 패드, 표면 전극)(GP), 및 표면(CHPt)에 형성된 이미터 전극(이미터 전극 패드, 표면 전극)(EP)을 가진다. 도 5에 나타내는 예에서는 표면(CHPt)에는 하나의 게이트 전극(GP)과 복수의(도 5에서는 4개의) 이미터 전극(EP)이 노출되어 있다. 복수의 이미터 전극(EP) 각각의 노출 면적은 게이트 전극(GP)의 노출 면적보다 크다. 상세한 내용은 후술하나 이미터 전극(EP)은 인버터 회로(PWC)(도 1 참조)의 출력 단자 또는 단자(LT)(도 1 참조)에 연결된다. 그러므로 이미터 전극(EP)의 노출 면적을 크게 함으로써 대전류가 흐르는 전송 경로의 임피던스를 줄일 수 있다. 또, 복수의 이미터 전극(EP)은 서로 전기적으로 연결되어 있다. 또, 도 5에 대한 변형예로서 복수의 이미터 전극(EP) 대신 하나의 대면적의 이미터 전극(EP)을 형성해도 된다.
또, 도 5에 나타내는 예에서는 표면(CHPt)에 센싱 전극(ESP)이 노출되어 있다. 센싱 전극(ESP)은 이미터 전극(EP)과 일체로 형성되어 있다. 센싱 전극(ESP)에 의해 이미터 전극(EP)의 전압 등을 검지할 수 있다. 도 5에 나타내는 바와 같이 센싱 전극(ESP)이 노출된 개구부와 이미터 전극(EP)이 노출된 개구부가 이격되어 있는 경우 센싱 전극(ESP)에 이미터 전극(EP)을 연결하기 위한 전도성 부재의 블리드(bleed) 감소를 억제할 수 있는 점에서 바람직하다. 단, 도 5에 대한 변형예로서 센싱 전극(ESP)의 개구부와 이미터 전극(EP)의 개구부를 분리하지 않는 경우도 있다.
또, 도 6에 나타내는 바와 같이 반도체 칩(CHP1)은 뒷면(CHPb)에 형성된 컬렉터 전극(컬렉터 전극 패드, 뒷면 전극)(CP)을 가진다. 반도체 칩(CHP1)의 뒷면(CHPb) 전체에 걸쳐서 컬렉터 전극(CP)이 형성되어 있다. 도 5와 도 6을 비교해서 알 수 있는 바와 같이 컬렉터 전극(CP)의 노출 면적은 이미터 전극(EP)의 노출 면적보다 더 크다. 상세한 내용은 후술하나 컬렉터 전극(CP)은 인버터 회로(PWC)(도 1 참조)의 출력 단자 또는 단자(HT)(도 1 참조)에 연결된다. 그러므로 컬렉터 전극(CP)의 노출 면적을 크게 함으로써 대전류가 흐르는 전송 경로의 임피던스를 줄일 수 있다.
또, 도 5 및 도 6에서는 반도체 칩(CHP1)의 기본 구성에 대해 설명했으나 다양한 변형예가 있다. 예컨대 도 5에 나타내는 전극 외에 추가로 온도 검출용 전극, 전압 검지용 전극, 혹은 전류 검지용 전극 등, 반도체 칩(CHP1)의 작동 상태 감시용 혹은 반도체 칩(CHP1)의 검사용 전극 등이 형성되어 있어도 된다. 이들 전극을 형성할 경우, 게이트 전극(GP)과 마찬가지로 반도체 칩(CHP1)의 표면(CHPt)에 노출된다. 또, 이들 전극은 신호 전송용 전극에 해당한다. 각 이미터 전극(EP)의 노출 면적(도 5에 나타내는 복수의 노출면 각각)은 신호 전송용 전극의 노출 면적보다 크다.
또, 반도체 칩(CHP1)이 구비하는 트랜지스터(Tr)는 예를 들어 도 7에 나타내는 바와 같은 구조를 가진다. 반도체 칩(CHP1)의 뒷면(CHPb)에 형성된 컬렉터 전극(CP) 상에는 p+형 반도체 영역(PR1)이 형성되어 있다. p+형 반도체 영역(PR1) 상에는 n+형 반도체 영역(NR1)이 형성되어 있고, 이 n+형 반도체 영역(NR1) 상에 n-형 반도체 영역(NR2)이 형성되어 있다. 그리고 n-형 반도체 영역(NR2) 상에는 p형 반도체 영역(PR2)이 형성되어 있고, 이 p형 반도체 영역(PR2)을 관통해서 n-형 반도체 영역(NR2)에 이르는 트렌치(TR)가 형성되어 있다. 또, 트렌치(TR)에 정합해서 이미터 영역이 되는 n+형 반도체 영역(ER)이 형성되어 있다. 트렌치(TR) 내부에는 예를 들어 산화 실리콘막으로 이루어지는 게이트 절연막(GOX)이 형성되어 있고, 이 게이트 절연막(GOX)을 개재해서 게이트 전극(GE)이 형성되어 있다. 이 게이트 전극(GE)은 예를 들어 폴리 실리콘막으로 형성되어 있으며, 트렌치(TR)를 매립하도록 형성되어 있다.
이와 같이 구성된 트랜지스터(Tr)에 있어서 게이트 전극(GE)은 도 5에 나타내는 게이트 전극(GP)을 개재해서 게이트 단자(GT)(상세한 내용은 후술함)와 연결되어 있다. 마찬가지로 이미터 영역이 되는 n+형 반도체 영역(ER)은 이미터 전극(EP)을 개재해서 이미터 단자(ET)(상세한 내용은 후술함)와 전기적으로 연결되어 있다. 컬렉터 영역이 되는 p+형 반도체 영역(PR1)은 반도체 칩(CHP1)의 뒷면(CHPb)에 형성된 컬렉터 전극(CP)과 전기적으로 연결되어 있다.
이와 같이 구성된 트랜지스터(Tr)는 파워 MOSFET의 고속 스위칭 특성 및 전압 구동 특성과, 바이폴러 트랜지스터의 낮은 온(on) 전압 특성을 함께 구비한다.
또, n+형 반도체 영역(NR1)은 버퍼(buffer)층이라고 불린다. 이 n+형 반도체 영역(NR1)은 트랜지스터(Tr)가 턴 오프(turn off)하고 있을 때에 p형 반도체 영역(PR2)으로부터 n-형 반도체 영역(NR2) 내부로 향해서 성장되는 공핍층이 n-형 반도체 영역(NR2)의 하층에 형성된 p+형 반도체 영역(PR1)에 접촉되는 펀치 스루(punch through) 현상을 방지하기 위해 형성되어 있다. 또, p+형 반도체 영역(PR1)으로부터 n-형 반도체 영역(NR2)으로의 홀 주입량의 제한 등을 위해 n+형 반도체 영역(NR1)이 형성되어 있다.
또, 트랜지스터(Tr)의 게이트 전극은 도 1에 나타내는 게이트 구동 회로(GC)에 연결되어 있다. 이 때 게이트 구동 회로(GC)로부터의 신호가 게이트 단자(GT)(도 7 참조)를 통해서 트랜지스터(Tr)의 게이트 전극(GE)(도 7 참조)에 인가됨으로써 게이트 구동 회로(GC)에 의해 트랜지스터(Tr)의 스위칭 동작을 제어할 수 있게 되어 있다.
다음으로 도 1에 나타내는 다이오드(FWD)가 형성된 반도체 칩에 대해 설명한다. 도 8은 도 1에 나타내는 다이오드가 형성된 반도체 칩의 표면측 형상을 나타내는 평면도이다. 도 9는 도 8에 나타내는 반도체 칩의 뒷면을 나타내는 평면도이다. 또, 도 10은 도 8 및 도 9에 나타내는 반도체 칩이 구비하는 다이오드의 구조예를 나타내는 단면도이다.
도 8 및 도 9에 나타내는 바와 같이 본 실시형태 1의 반도체 칩(CHP2)은 표면(면, 상면, 주면)(CHPt)(도 8 참조) 및 표면(CHPt)의 반대측인 뒷면(면, 하면, 주면)(CHPb)(도 9 참조)을 가진다. 반도체 칩(CHP2)의 표면(CHPt) 및 뒷면(CHPb)은 각각 대략 사각형이다. 표면(CHPt)의 면적과 뒷면(CHPb)의 면적은 예를 들어 동일하다. 또, 도 5와 도 8을 비교해서 알 수 있는 바와 같이 반도체 칩(CHP1)(도 5 참조)의 표면(CHPt)의 면적은 반도체 칩(CHP2)(도 8 참조)의 표면(CHPt)의 면적보다 크다.
또, 도 8에 나타내는 바와 같이 반도체 칩(CHP2)은 표면(CHPt)에 형성된 애노드 전극(애노드 전극 패드, 표면 전극)(ADP)을 가진다. 또, 도 9에 나타내는 바와 같이 반도체 칩(CHP2)은 뒷면(CHPb)에 형성된 캐소드 전극(캐소드 전극 패드, 뒷면 전극)(CDP)을 가진다. 반도체 칩(CHP2)의 뒷면(CHPb) 전체에 걸쳐서 캐소드 전극(CDP)이 형성되어 있다.
또, 반도체 칩(CHP2)이 구비하는 다이오드(FWD)는 예를 들어 도 10에 나타내는 바와 같은 구조를 가진다. 도 10에 나타내는 바와 같이 반도체 칩(CHP2)의 뒷면(CHPb)에 형성된 캐소드 전극(CDP) 상에는 n+형 반도체 영역(NR3)이 형성되어 있다. 그리고 n+형 반도체 영역(NR3) 상에 n-형 반도체 영역(NR4)이 형성되어 있고, n-형 반도체 영역(NR4) 상에 서로 이격된 p형 반도체 영역(PR3)이 형성되어 있다. p형 반도체 영역(PR3) 사이에는 p-형 반도체 영역(PR4)이 형성되어 있다. p형 반도체 영역(PR3) 및 p-형 반도체 영역(PR4) 상에는 애노드 전극(ADP)이 형성되어 있다. 애노드 전극(ADP)은 예를 들어 알루미늄-실리콘으로 구성되어 있다.
이와 같이 구성된 다이오드(FWD)에 따르면 애노드 전극(ADP)에 정전압을 인가하고, 캐소드 전극(CDP)에 부전압을 인가하면 n-형 반도체 영역(NR4)과 p형 반도체 영역(PR3) 사이의 pn 접합이 순바이어스되어서 전류가 흐른다. 한편 애노드 전극(ADP)에 부전압을 인가하고, 캐소드 전극(CDP)에 정전압을 인가하면 n-형 반도체 영역(NR4)과 p형 반도체 영역(PR3) 사이의 pn 접합이 역바이어스되어서 전류가 흐르지 않는다. 이와 같이 해서 정류(rectification) 기능을 가진 다이오드(FWD)를 작동시킬 수 있다.
<반도체 장치의 구성>
다음으로 도 1에 나타내는 인버터 회로(PWC)를 구성하는 스위치인 반도체 장치의 구성에 대해 도면을 참조하면서 설명한다. 상술한 바와 같이 도 3에 나타내는 전자 장치(EA1)는 반도체 장치(PAC1)와 반도체 장치(PAC2)를 가진다. 그러나 반도체 장치(PAC1)와 반도체 장치(PAC2)는 동일한 구성을 구비한다. 따라서 이하에서는 동일한 구성의 반도체 장치(PAC1)와 반도체 장치(PAC2)를 반도체 장치(반도체 부품)(PAC)로서 설명한다. 또, 상세한 내용은 후술하나 본 실시형태의 전자 장치(EA1)에서는 반도체 장치(PAC1)와 반도체 장치(PAC2)는 구성 부재의 상하가 반전된 상태로 각각 도체 패턴(MP1) 상에 탑재된다. 그러나 이하의 설명에 있어서 반도체 장치(PAC)의 각 구성 부재의 상하에 대해 설명할 경우 탑재 시의 방향에 무관하게 도 7에 나타내는 반도체 칩(CHP1)의 뒷면(CHPb)으로부터 표면(CHPt)으로 향하는 방향을 윗쪽 방향, 표면(CHPt)으로부터 뒷면(CHPb)으로 향하는 방향을 아래쪽 방향으로 정의해서 설명한다. 또, 각 부재의 면에 있어서 상면 혹은 하면으로서 설명한 경우도 마찬가지이다.
본 실시형태 1의 반도체 장치(PAC)는 도 1에 나타내는 인버터 회로(PWC)의 구성 요소가 되는 하나의 트랜지스터(Tr)와 하나의 다이오드(FWD)를 1패키지(one package)화한 것이다. 즉, 본 실시형태 1의 반도체 장치(PAC)를 2개 사용함으로써 3상 인버터 회로(PWC)의 하나의 레그(LG1)에 대응한 전자 장치(반도체 모듈, 파워 모듈)(EA1)(도 3 참조)가 구성된다.
도 11은 도 3에 나타내는 반도체 장치의 한쪽 주면의 형상예를 나타내는 평면도이다. 도 12는 도 11에 나타내는 반도체 장치의 반대측 주면의 형상예를 나타내는 평면도이다. 도 13은 도 11 및 도 12에 나타내는 반도체 장치의 내부 구조를 나타내는 평면도이다. 도 14는 도 11의 A-A선을 따른 단면도이다. 도 13에서는 다이 패드(DP), 반도체 칩(CHP1, CHP2), 이미터 전극(EP), 게이트 전극(GP), 센싱 전극(ESP), 및 애노드 전극(ADP)의 평면적인 위치 관계를 명시하기 위해 이들 윤곽을 점선 또는 실선으로 나타낸다. 또, 도 13에서는 도면을 보기 쉽도록 도 14에 나타내는 금속판(MPL1, MPL2)의 도시를 생략한다.
도 11 및 도 12에 나타내는 바와 같이 반도체 장치(PAC)는 주면(상면, 표면)(MRt)(도 11 참조), 주면(MRt)의 반대측인 주면(하면, 뒷면)(MRb)(도 12 참조), 및 두께 방향에 있어서 주면(MRt)과 주면(MRb) 사이에 위치하는 측면(MRs)을 구비한 밀봉체(수지체)(MR)를 가진다. 평면에서 볼 때 밀봉체(MR)는 직사각형이다. 도 11에 나타내는 예에서는 서로 대향하는 장변(LS1) 및 장변(LS2)과, 장변(LS1, LS2)과 교차되며 서로 대향하는 단변(SS3) 및 단변(SS4)을 가진다.
밀봉체(MR)는 반도체 칩(CHP1)(도 14 참조) 및 반도체 칩(CHP2)(도 14 참조)을 일괄해서 밀봉하는 수지이며, 예를 들어 에폭시계 수지 재료를 주성분으로 포함한다. 또, 반도체 장치(PAC)가 구비하는 복수의 단자는 밀봉체(MR)로부터 노출되어 있다. 도 11에 나타내는 바와 같이 밀봉체(MR)의 주면(MRt)으로부터 이미터 단자(패키지 단자, 표면 단자)(ET)가 노출되어 있다. 이미터 단자(ET)는 위에서 설명한 도 7에 나타내는 반도체 칩(CHP1)의 이미터 전극(EP)에 연결되는 단자(패키지 단자)이다. 또, 도 12에 나타내는 바와 같이 밀봉체(MR)의 주면(MRb)으로부터 컬렉터 단자(패키지 단자, 뒷면 단자)(CT)가 노출되어 있다. 컬렉터 단자(CT)는 도 7에 나타내는 반도체 칩(CHP1)의 컬렉터 전극(CP)에 연결되는 단자(패키지 단자)이다.
또, 도 11에 나타내는 바와 같이 밀봉체(MR)의 측면(MRs)으로부터 게이트 단자(GT)가 노출되어 있다. 게이트 단자(GT)는 도 7에 나타내는 바와 같이 반도체 칩(CHP1)의 게이트 전극(GE)에 연결되는 단자(패키지 단자)이다. 또, 도 12에 나타내는 바와 같이 밀봉체(MR)의 측면(MRs)으로부터 신호 단자(ST)가 노출되어 있다. 신호 단자(ST)는 반도체 장치의 작동 상태를 감시하기 위한 신호를 전송하는 단자이다. 또, 도 11에 나타내는 게이트 단자(GT)는 도 7에 나타내는 게이트 전극(GE)으로 게이트 신호를 전송하는 신호 단자의 일종이다. 이와 같은 신호 전송 경로를 구성하는 단자인 게이트 단자(GT) 및 신호 단자(ST)로서는 밀봉체(MR)의 내부로부터 외부로 향해서 도출되는 리드(LD)가 사용된다. 리드(LD)는 도 14에 나타내는 바와 같이 밀봉체(MR)의 측면(MRs)으로부터 밀봉체(MR)의 외측으로 향해서 돌출되어 있다.
리드(LD)는 밀봉체(MR) 내외의 경계 부분에서의 단면적이 이미터 단자(ET)나 컬렉터 단자(CT)가 밀봉체(MR)로부터 노출되는 면적보다 작다. 따라서 신호 단자(ST)의 개수가 증가해도 반도체 장치(PAC)의 대형화를 억제할 수 있다는 점에서 유리하다. 한편 이미터 단자(ET)나 컬렉터 단자(CT)와 같이 밀봉체(MR)로부터 노출되는 면적이 큰 경우 전송 경로의 단면적을 크게 할 수 있으므로 전송 경로의 저항 성분이나 인덕턴스 성분을 줄일 수 있는 점에서 유리하다. 이미터 단자(ET)나 컬렉터 단자(CT)에는 대전류가 흐르므로 저항 성분이나 인덕턴스 성분을 될 수 있는 한 줄이는 것이 바람직하다. 한편 게이트 단자(GT)나 신호 단자(ST)에 흐르는 전류는 상대적으로 적다. 따라서 상대적으로 큰 전류가 흐르는 이미터 단자(ET)나 컬렉터 단자(CT)는 밀봉체(MR)로부터 노출되는 면적을 크게 하는 것이 바람직하다. 또, 기판(WB)(도 3 참조)의 도체 패턴(MP1)(도 3 참조)에 탑재되는 쪽의 면은 반도체 장치(PAC1, PAC2)의 주된 방열 경로가 된다. 따라서 방열 특성을 향상시키는 관점에서 금속 패턴(MP1)에 연결되는 이미터 단자나 컬렉터 단자의 노출 면적을 크게 하는 것이 바람직하다.
다음으로 반도체 장치(PAC)의 내부 구조에 대해 설명한다. 도 13 및 도 14에 나타내는 바와 같이 밀봉체(MR)의 내부에는 직사각형 형상의 다이 패드(칩 탑재부, 금속 플레이트, 탭(tab), 히트 스프레더)(DP)가 배치되어 있다. 상기 다이 패드(DP)는 방열 효율을 높이기 위한 히트 스프레더로서도 기능하며, 예를 들어 열전도율이 높은 동(Cu)을 주성분으로 하는 금속 재료로 구성되어 있다. 여기서 「주성분」과는, 부재를 구성하는 구성재료 가운데, 가장 많게 포함되어 있는 재료성분을 좋은, 예를 들어, 「동을 주성분으로 하는 재료」와는, 부재의 재료가 동을 가장 많게 포함하는 루것을 의미한다. 본 명세서에서 "주성분"이라고 하는 단어를 사용하는 의도는 예를 들어 부재가 기본적으로 동으로 구성되어 있으되 그외에 불순물을 포함하는 경우를 배제하지 않는 것을 표현하기 위함이다.
또, 도 13에 나타내는 바와 같이 다이 패드(DP)의 투영 면적은 반도체 칩(CHP1)의 표면(CHPt)의 면적 및 반도체 칩(CHP2)의 표면(CHPt)의 면적의 합계보다 크다. 따라서 하나의 다이 패드(DP) 상에 반도체 칩(CHP1) 및 반도체 칩(CHP2) 양쪽을 탑재할 수 있다.
도 14에 나타내는 바와 같이 다이 패드(DP) 상에는 예를 들어 땜납이나 전도성 수지로 이루어지는 전도성 접착제(다이 본딩재, 전도성 부재, 접속 부재, 접합재)(ADH1)를 개재해서 IGBT가 형성된 반도체 칩(CHP1) 및 다이오드가 형성된 반도체 칩(CHP2)이 탑재되어 있다. 여기서 반도체 칩(CHP1) 및 반도체 칩(CHP2)이 탑재된 면을 다이 패드(DP)의 상면으로 정의하고, 이 상면의 반대측인 면을 하면으로 정의한다. 이 경우 반도체 칩(CHP1) 및 반도체 칩(CHP2)은 다이 패드(DP)의 상면 상에 탑재되어 있다.
다이오드가 형성된 반도체 칩(CHP2)은 반도체 칩(CHP2)의 뒷면에 형성된 캐소드 전극(CDP)이 전도성 접착제(ADH1)를 개재해서 다이 패드(DP)의 상면과 대향하도록 탑재되어 있다. 이 경우 반도체 칩(CHP2)의 표면(CHPt)에 형성된 애노드 전극(ADP)은 클립(CLP)과 마주 향한다. 한편 IGBT가 형성된 반도체 칩(CHP1)은 반도체 칩(CHP1)의 뒷면(CHPb)에 형성된 컬렉터 전극(CP)이 전도성 접착제(ADH1)를 개재해서 다이 패드(DP)의 제1면과 대향하도록 탑재되어 있다. 이 경우 반도체 칩(CHP1)의 표면(CHPt)에 형성된 이미터 전극(EP) 및 게이트 전극(GP)은 클립(CLP)과 마주 향한다. 이와 같이 반도체 칩(CHP1)의 컬렉터 전극(CP)과 반도체 칩(CHP2)의 캐소드 전극(CDP)은 전도성 접착제(ADH1) 및 다이 패드(DP)를 개재해서 전기적으로 연결되어 있다.
또, 도 14에 나타내는 바와 같이 다이 패드(DP)의 하면은 밀봉체(MR)의 주면(MRb)으로부터 노출되어 있고, 이 노출되어 있는 다이 패드(DP)의 하면이 컬렉터 단자(CT)가 되어 있다. 이 때문에 반도체 칩(CHP1)의 컬렉터 전극(CP)과 반도체 칩(CHP2)의 캐소드 전극(CDP)은 전도성 접착제(ADH1)를 개재해서 컬렉터 단자(CT)와 전기적으로 연결되어 있다.
또, 다이 패드(DP)(도 14 참조)의 하면은 도 3에 나타내는 반도체 장치(PAC1)를 기판(WB)에 실장했을 때에 기판(WB) 상에 형성된 도체 패턴(MP1)과 전기적으로 연결되는 면이다. 반도체 장치(PAC)와 같이 컬렉터 단자(CT)인 다이 패드(DP)를 밀봉체(MR)의 주면(MRb)으로부터 노출시킨 경우 상술한 바와 같이 컬렉터 단자(CT)의 노출 면적을 크게 할 수 있다. 이로써 컬렉터 단자(CT)를 경유하는 전송 경로의 저항 성분 및 인덕턴스 성분을 줄일 수 있다. 또, 컬렉터 단자(CT)의 노출 면적을 크게 함으로써 방열 경로의 열저항을 줄일 수 있다.
또, 도 14에 나타내는 바와 같이 다이 패드(DP)의 두께는 게이트 단자(GT) 및 신호단자(ST)(도 12 참조)의 두께보다 두껍다. 이 경우 다이 패드(DP)의 열용량을 크게 할 수 있으므로 다이 패드(DP)를 경유하는 방열 패스의 방열 효율을 향상시킬 수 있다.
또, 도 14에 나타내는 바와 같이 반도체 칩(CHP1)의 이미터 전극(EP) 및 반도체 칩(CHP2)의 애노드 전극(ADP) 상에는 전도성 부재인 클립(전도성 부재, 금속 플레이트, 전극 연결 부재)(CLP)이 배치되어 있다. 본 실시형태의 예에서는 클립(CLP)은 리드(LDC)와 일체로 형성된 전도성 부재 중 밀봉체(MR)의 주면(MRt)으로부터 노출되는 일부분이다. 리드(LDC)는 클립(CLP)으로 간주할 수도 있다. 단, 본 실시형태에서는 밀봉체(MR)의 주면(MRt)으로부터 노출되는 노출면은 이미터 단자(ET)로서 이용되고, 밀봉체(MR)의 측면(MRs)으로부터 노출되는 리드(LDC)는 이미터 단자(ET)로서 이용되지 않으므로 이미터 단자(ET)와 리드(LDC)를 구별한다.
또, 도 14에 나타내는 예에서는 반도체 칩(CHP1)의 이미터 전극(EP)은 이미터 전극(EP)측으로부터 차례로 적층된 전도성 접착제(ADH2), 금속판(MPL1) 및 전도성 접착제(ADH3)를 개재해서 클립(CLP)과 전기적으로 연결되어 있다. 또, 반도체 칩(CHP2)의 애노드 전극(ADP)은 애노드 전극(ADP)측으로부터 차례로 적층된 전도성 접착제(ADH2), 금속판(MPL2) 및 전도성 접착제(ADH3)를 개재해서 클립(CLP)과 전기적으로 연결되어 있다.
또, 도 14에 나타내는 바와 같이 클립(CLP)의 상면은 밀봉체(MR)의 주면(MRt)으로부터 노출되어 있고, 이 노출되어 있는 클립(CLP)의 상면이 이미터 단자(ET)가 되어 있다. 이 때문에 반도체 칩(CHP1)의 이미터 전극(EP)과 반도체 칩(CHP2)의 애노드 전극(ADP)은 이미터 단자(ET)와 전기적으로 연결되어 있다. 이와 같이 이미터 단자(ET)인 클립(CLP)을 밀봉체(MR)의 주면(MRt)으로부터 노출시킨 경우 상술한 바와 같이 이미터 단자(ET)의 노출 면적을 크게 할 수 있다. 이로써 이미터 단자(ET)를 경유하는 전송 경로의 저항 성분 및 인덕턴스 성분을 줄일 수 있다.
또, 클립(CLP)은 예를 들어 동(Cu)을 포함하는 금속 재료로 이루어진다. 또, 도시를 생략하나 클립(CLP)의 표면은 예를 들어 주석(Sn) 도금 등으로 형성된 금속막으로 피복되어 있어도 된다. 이 경우 동의 산화로 인한 실장 불량을 피할 수 있다.
또, 도 14에 나타내는 예에서는 클립(CLP)은 리드(LDC)와 일체로 형성되어 있으므로 클립(CLP)의 두께는 게이트 단자(GT) 및 신호 단자(ST)의 두께와 동일하다. 단, 후술하는 바와 같이 본 실시형태에서는 클립(CLP)을 밀봉체(MR)로 피복한 후, 연마함으로써 클립(CLP)의 일부분을 밀봉체(MR)로부터 노출시킨다. 이 경우 클립(CLP)의 일부분이 연마되므로 클립(CLP) 중 노출면을 가지는 부분의 두께는 클립(CLP)의 다른 부분(예를 들어 도 14에 나타내는 리드(LDC) 부분)의 두께보다 얇다. 한편 게이트 전극(GP)과 게이트 단자(GT)를 연결하는 와이어(BW)의 루프 높이를 확보하려면 클립(CLP)과 반도체 칩(CHP1) 사이, 및 클립(CLP)과 반도체 칩(CHP2) 사이가 넓어진다. 그래서 도 14에 나타내는 반도체 장치(PAC)의 경우 클립(CLP)과 반도체 칩(CHP1) 사이에 금속판(MPL1)을 배치하고, 클립(CLP)과 반도체 칩(CHP2) 사이에 금속판(MPL2)을 배치한다. 금속판(MPL1)은 전도성 접착제(ADH2)를 개재해서 반도체 칩(CHP1)에 접착되어 있고, 전도성 접착제(ADH3)를 개재해서 클립(CLP)에 접착되어 있다. 또, 금속판(MPL2)은 전도성 접착제(ADH2)를 개재해서 반도체 칩(CHP2)에 접착되어 있고, 전도성 접착제(ADH3)를 개재해서 클립(CLP)에 접착되어 있다.
또, 클립(CLP)의 실시형태는 도 14에 나타내는 형태 외에 다양한 변형예가 있다. 예컨대 클립(CLP)과 리드(LDC)가 별도의 부재로 분리되어서 형성되어 있는 경우에는 클립(CLP) 형상의 설계 자유도가 높아진다. 이 때문에 예를 들어 도 14에 나타내는 클립(CLP), 전도성 접착제(ADH3) 및 금속판(MPL1, MPL2) 각각을 일체화한 금속 부재로 클립(CLP)을 구성할 수도 있다. 이 경우 클립(CLP)은 도 14에 나타내는 전도성 접착제(ADH2)를 개재해서 반도체 칩(CHP1) 및 반도체 칩(CHP2)과 연결된다. 또, 클립(CLP)의 일부분을 굴곡시킴으로써 도 14에 나타내는 금속판(MPL1, MPL2) 및 전도성 접착제(ADH3)를 생략할 수도 있다.
또, 리드(LDC)는 일부분이 밀봉체(MR)의 측면(MRs)으로부터 외측으로 돌출되어 있지만 밀봉체(MR)의 외측 부분은 다른 부재에 연결되어 있지 않다. 다시 말하면 리드(LDC)는 단자(패키지 단자)로서의 기능을 가지지 않는다. 따라서 본 실시형태에 대한 변형예로서는 리드(LDC)가 없더라도 된다. 단, 반도체 장치의 제조 공정에 있어서 다품종의 제품을 제조할 경우에는 리드 프레임의 범용성이 높고 여러 종류의 제품에 공통적인 리드 프레임을 사용할 수 있는 것이 보다 바람직하다. 따라서 도 13 및 도 14에 나타내는 바와 같이 리드(LDC)가 있는 경우에는 리드 프레임의 범용성이 향상된다는 장점이 있다.
또, 반도체 장치(PAC)의 경우 리드(LDC)는 단자로서 기능하지 않으므로 클립(CLP)이 리드(LDC)와 분리된 부재로서 형성될 경우에는 리드(LDC)가 없더라도 된다. 단, 반도체 장치(PAC)의 제조 공정에 있어서 본 실시형태에서와 같이 클립(CLP)과 리드(LDC)가 일체로 형성되어 있는 경우, 클립(CLP)과 반도체 칩(CHP1, CHP2)의 위치 맞춤이 용이하다.
또, 스위칭 소자인 반도체 장치(PAC)의 온(on) 저항을 낮추는 관점에서 다이 패드(DP)에 연결되는 전도성 접착제(ADH1) 및 클립(CLP)과 반도체 칩(CHP1, CHP2)의 전극을 전기적으로 연결하는 전도성 접착제(ADH2, ADH3)로서는 전기 전도율이 높은 재료를 사용하는 것이 바람직하다. 전기 전도율이 높은 재료로서는 땜납 외에 복수(다수)의 전도성 입자를 수지에 함유시킨 전도성 수지를 들 수 있다. 또, 예를 들어 은(Ag) 입자 등 복수(다수)의 전도성 입자가 소결된 소결 금속막을 사용해도 된다.
단, 반도체 장치(PAC)는 제품으로서 완성된 후, 도 3에 나타내는 바와 같이 기판(WB) 상에 실장된다. 이 경우 반도체 장치(PAC1, PAC2)와 기판(WB)의 연결에 사용하는 연결 부재도 또한 땜납이나 전도성 수지 등 전기 전도율이 높은 재료를 사용하는 것이 바람직하다. 이 경우 도 14에 나타내는 전도성 접착제(ADH1) 및 전도성 접착제(ADH2, ADH3)는 반도체 장치(PAC) 실장 시의 처리 온도에 대한 내열성을 구비할 필요가 있다.
예컨대 반도체 장치(PAC)가 땜납을 사용해서 실장될 경우, 땜납을 용융시켜 연결시키기 위한 가열 처리(리플로우)가 필요하다. 반도체 장치(PAC)와 기판(WB)(도 3 참조)의 연결에 사용하는 땜납과 상술한 반도체 장치(PAC)의 내부에서 사용하는 땜납이 동일한 재료인 경우 반도체 장치(PAC) 실장 시의 가열 처리(리플로우)로 인해 반도체 장치(PAC) 내부의 땜납이 용융될 우려가 있다.
따라서 반도체 장치(PAC) 내부 및 반도체 장치(PAC) 실장 시에 땜납을 사용할 경우 반도체 장치(PAC) 내부에서는 실장 시에 사용하는 땜납보다 융점이 높은 고융점 땜납을 사용하는 것이 바람직하다.
한편 반도체 장치(PAC) 실장 시에 전도성 수지를 사용할 경우 전도성 수지의 수지 성분을 경화시키기 위한 가열 처리(큐어-베이킹)가 필요하게 된다. 그러나 일반적으로 수지의 경화 온도는 땜납의 융점보다 낮으므로 이 경우에는 전도성 접착제(ADH1) 및 전도성 접착제(ADH2)는 땜납이어도 되고 전도성 수지이어도 된다.
또, 반도체 장치(PAC)의 실장 시에 땜납을 사용할 경우라도 수지의 내열 온도가 땜납의 융점보다 높으면 전도성 접착제(ADH1) 및 전도성 접착제(ADH2)로서 전도성 수지를 사용할 수 있다.
또, 도 13 및 도 14에 나타내는 바와 같이 반도체 칩(CHP1)의 표면에는 게이트 전극(GP)이 형성되어 있고, 게이트 전극(GP)은 전도성 부재인 와이어(BW)에 의해 게이트 단자(GT)와 전기적으로 연결되어 있다. 와이어(BW)는 예를 들어 금, 동 또는 알루미늄을 주성분으로 하는 전기 전도 부재로 구성되어 있다.
평면에서 볼 때 반도체 칩(CHP1)은 반도체 칩(CHP2)과 게이트 단자(GT) 사이에 위치하도록 다이 패드(DP) 상에 탑재되어 있다. 또, 반도체 칩(CHP1)은 게이트 전극(GP)이 이미터 전극(EP)과 게이트 단자(GT) 사이에 위치하도록 다이 패드(DP) 상에 탑재되어 있다. 이로써 게이트 전극(GP)과 게이트 단자(GT)를 연결하는 와이어(BW)의 길이를 단축할 수 있다.
또, 도 13에 나타내는 예에서는 신호 단자(ST)는 와이어(BW)를 개재해서 이미터용 센싱 전극(ESP)과 전기적으로 연결되어 있다. 이 경우 신호 단자(ST)는 반도체 칩(CHP1)의 트랜지스터(Tr)(후술하는 도 15 참조)에 대전류를 흐르게 하는 검사 시에 이미터 전극(EP)의 전압을 측정해서 출력하는 검사용 단자로서 이용할 수 있다. 신호 단자(ST)는 도 3에 나타내는 모니터링 단자(MTE)에 연결되며, 검출한 신호를 외부로 출력한다.
또, 도 14에 나타내는 바와 같이 복수의 와이어(BW) 각각은 밀봉체(MR)에 의해 밀봉되어 있다. 반도체 장치(PAC)를 구성하는 각 부재 중 특히 변형이나 손상이 발생하기 쉬운 와이어(BW)를 밀봉체(MR)에 의해 보호한 상태로 전자 장치(EA1)(도 3)에 실장할 경우 전자 장치(EA1)에 실장할 때의 각 부재의 핸들링성이 향상된다. 이에 따라 전자 장치(EA1)의 조립 효율을 향상시킬 수 있다. 또, 도 14에 나타내는 바와 같이 반도체 장치(PAC)를 구성하는 부품 중 반도체 칩(CHP1), 반도체 칩(CHP2), 다이 패드(DP)의 일부, 클립(CLP)의 일부, 복수의 리드(LD) 각각의 일부, 및 와이어(BW)는 예를 들어 수지에 의해 밀봉되어 있다.
또, 도 14에 나타내는 바와 같이 클립(CLP), 다이 패드(DP), 리드(LD) 및 리드(LDC) 각각에 있어서 밀봉체(MR)로부터 노출된 부분은 금속막(SDF)으로 피복되어 있다. 금속막(SDF)은 예를 들어 땜납 등의 금속 재료로 이루어지며 도금법에 의해 형성되어 있다. 반도체 장치(PAC)를 도 3에 나타내는 도체 패턴(MP1) 상에 탑재할 때에 땜납을 개재해서 실장할 경우 노출면이 금속막(SDF)으로 피복되어 있는 것으로 인해 땜납의 젖음 특성이 향상된다. 클립(CLP)이나 리드(LD, LDC)의 경우도 마찬가지다. 특히 다이 패드(DP)나 클립(CLP)이 동을 주성분으로 하는 금속 재료에 의해 형성되어 있는 경우 금속막(SDF)으로 피복함으로써 젖음 특성을 크게 향상시킬 수 있다.
<각 부품의 접속 구조>
다음으로 도 4에 나타내는 전자 장치(EA1)가 구비하는 부품의 연결 구조에 대해 설명한다. 도 15는 도 4에 나타내는 전자 장치의 등가 회로를 나타내는 설명도이다. 도 16은 도 3에 나타내는 반도체 장치에 연결되는 버스바의 주변을 확대해서 나타내는 확대 단면도이다. 도 17 및 도 18은 도 16에 나타내는 버스바 및 반도체 장치를 측면에서 본 도면이다. 도 17은 도 16에 나타내는 버스바(BSP)측에서 절연판(IF1)을 본 측면도이다. 또, 도 18은 도 16에 나타내는 버스바(BSN)측에서 절연판(IF1)을 본 측면도이다.
도 3에 나타내는 바와 같이 전자 장치(EA1)는 기판(WB)의 상면(WBt)에 형성된 도체 패턴(MP1)을 가진다. 또, 전자 장치(EA1)는 반도체 장치(PAC1) 및 반도체 장치(PAC2)를 가진다.
또, 도 15에 나타내는 바와 같이 반도체 장치(PAC1) 및 반도체 장치(PAC2) 각각은 트랜지스터(Tr)를 구비하는 반도체 칩(CHP1)과, 다이오드(FWD)를 구비하는 반도체 칩(CHP2)을 가진다. 반도체 장치(PAC1) 및 반도체 장치(PAC2) 각각은 반도체 칩(CHP1)의 이미터 전극(EP) 및 반도체 칩(CHP2)의 애노드 전극(ADP)에 연결된 이미터 단자(ET)와, 반도체 칩(CHP1)의 컬렉터 전극(CP) 및 반도체 칩(CHP2)의 캐소드 전극(CDP)에 연결된 컬렉터 단자(CT)를 가진다. 반도체 장치(PAC1) 및 반도체 장치(PAC2) 각각은 와이어(BW)(도 14 참조)를 개재해서 반도체 칩(CHP1)의 게이트 전극(GP)(도 14 참조)에 연결된 게이트 단자(GT)를 가진다.
도 15에 나타내는 반도체 장치(PAC1)의 반도체 칩(CHP1)의 컬렉터 전극(CP)은 컬렉터 단자(CT)를 개재해서 단자(PTE)에 전기적으로 연결되어 있다. 또, 반도체 장치(PAC2)의 반도체 칩(CHP1)의 이미터 전극(EP)은 이미터 단자(ET)를 개재해서 단자(NTE)에 전기적으로 연결되어 있다. 도 16에 나타내는 버스바(BSP)는 도 15에 나타내는 반도체 장치(PAC1)의 컬렉터 전극(CP)과 단자(NTE)를 전기적으로 연결하는 전송 경로에 해당한다. 도 16에 나타내는 버스바(BSN)는 도 15에 나타내는 반도체 장치(PAC2)의 이미터 전극(EP)과 단자(NTE)를 전기적으로 연결하는 전송 경로에 해당한다.
또, 도 15에 나타내는 반도체 장치(PAC1)의 반도체 칩(CHP1)의 이미터 전극(EP)은 이미터 단자(ET) 및 도체 패턴(MP1)을 개재해서 단자(UTE)에 전기적으로 연결되어 있다. 또, 반도체 장치(PAC2)의 반도체 칩(CHP1)의 컬렉터 전극(CP)은 컬렉터 단자(CT) 및 도체 패턴(MP1)을 개재해서 단자(UTE)에 전기적으로 연결되어 있다. 도 3 및 도 4에 나타내는 버스바(BSU)는 도 15에 나타내는 도체 패턴(MP1)과 단자(UTE)를 전기적으로 연결하는 전송 경로에 해당한다.
또, 반도체 장치(PAC2)의 컬렉터 단자(CT)와 반도체 장치(PAC1)의 이미터 단자(ET)는 도체 패턴(MP1)을 개재해서 서로 전기적으로 연결되어 있다. 다시 말하면 반도체 장치(PAC2)의 컬렉터 전극(CP)과 반도체 장치(PAC1)의 이미터 전극(EP)은 도체 패턴(MP1)을 개재해서 서로 전기적으로 연결되어 있다. 도 1을 사용해서 설명한 인버터 회로(PWC)를 작동시킬 때 반도체 장치(PAC1)는 하이 사이드용 스위치로서 작동되고, 반도체 장치(PAC2)는 로우 사이드용 스위치로서 작동된다.
또, 도 15에 나타내는 반도체 장치(PAC1)의 게이트 단자(GT)는 밀봉체(MR)(도 14 참조)의 외부에 굴곡부를 가지고, 기판(WB) 상에 형성된 도체 패턴(MP2)(도 3 참조)을 개재해서 단자(GTE1)에 연결되어 있다. 다시 말하면 반도체 장치(PAC1)의 반도체 칩(CHP1)의 게이트 전극(GP)(도 14 참조)은 기판(WB) 상에 형성된 도체 패턴(MP2)(도 3 참조)을 개재해서 단자(GTE1)에 연결되어 있다.
마찬가지로 도 15에 나타내는 반도체 장치(PAC2)의 게이트 단자(GT)는 밀봉체(MR)(도 14 참조)의 외부에 굴곡부를 가지고, 기판(WB) 상에 형성된 도체 패턴(MP2)(도 3 참조)을 개재해서 단자(GTE2)에 연결되어 있다. 다시 말하면 반도체 장치(PAC2)의 반도체 칩(CHP1)의 게이트 전극(GP)(도 14 참조)은 기판(WB) 상에 형성된 도체 패턴(MP2)을 개재해서 단자(GTE2)에 연결되어 있다.
또, 도 16에 나타내는 바와 같이 반도체 장치(PAC1) 및 반도체 장치(PAC2) 각각은 기판(WB)의 상면(WBt)과 대향하는 기판측 주면과 상기 기판측 주면의 반대측에 위치하는 반대측 주면을 가지며, 버스바(BSP)는 반도체 장치(PAC1)의 상기 반대측 주면에 접합되어 있고, 버스바(BSN)는 반도체 장치(PAC2)의 상기 반대측 주면에 접합되어 있다.
상세하게는 도 16에 나타내는 반도체 장치(PAC1)의 밀봉체(MR)(도 14 참조)의 주면(MRt)은 기판(WB)의 상면(WBt)과 대향하고 있다. 반도체 장치(PAC1)의 밀봉체(MR)의 주면(MRt)으로부터 노출되는 클립(CLP)은 연결 부재(BND1)를 개재해서 도체 패턴(MP1)에 접합되어 있다. 또, 반도체 장치(PAC1)의 밀봉체(MR)의 주면(MRb)으로부터 노출되는 다이 패드(DP)는 연결 부재(전도성 부재, 전도성 접착제, 접합재)(BND3)를 개재해서 버스바(BSP)의 접합부(BPC)에 접합되어 있다. 반도체 장치(PAC1)의 다이 패드(DP)는 버스바(BSP)를 개재해서 단자(PTE)와 전기적으로 연결되어 있다.
또, 도 16에 나타내는 반도체 장치(PAC2)의 밀봉체(MR)(도 14 참조)의 주면(MRb)은 기판(WB)의 상면(WBt)과 대향하고 있다. 반도체 장치(PAC2)의 밀봉체(MR)의 주면(MRb)으로부터 노출되는 다이 패드(DP)는 연결 부재(전도성 부재, 전도성 접착제, 접합재)(BND2)를 개재해서 도체 패턴(MP1)에 접합되어 있다. 반도체 장치(PAC2)의 밀봉체(MR)의 주면(MRt)으로부터 노출되는 클립(CLP)은 연결 부재(전도성 부재, 전도성 접착제, 클립 본드재, 접합재)(BND4)를 개재해서 버스바(BSN)의 접합부(BPC)에 접합되어 있다. 반도체 장치(PAC2)의 클립(CLP)은 버스바(BSN)를 개재해서 단자(NTE)와 전기적으로 연결되어 있다.
도 16에 나타내는 연결 부재(BND1, BND2, BND3, BND4) 각각은 도 14를 사용해서 설명한 전도성 접착제(ADH1) 및 전도성 접착제(ADH2)와 마찬가지로 땜납 또는 전도성 수지 등의 전도성 재료이다.
또, 도 3 및 도 4에 나타내는 버스바(BSU)는 도체 패턴(MP1)과 전기적으로 연결되어 있다. 도 3에서는 도시를 생략했으나 버스바(BSU)는 도 16에 나타내는 연결 부재(BND1)와 동일한 전도성 재료를 개재해서 도체 패턴(MP1)에 접합되어 있다. 반도체 장치(PAC1)의 클립(CLP) 및 반도체 장치(PAC2)의 다이 패드(DP)는 도체 패턴(MP1) 및 버스바(BSU)를 개재해서 단자(UTE)와 전기적으로 연결되어 있다.
버스바(BSN), 버스바(BSP) 및 도 3에 나타내는 버스바(BSU)는 반도체 장치의 단자와 전자 장치의 외부 단자를 전기적으로 연결하는 경로 내에 배치되는 막대 형상(판 형상)의 전도성 부재이며, 전송 경로 내에서의 전송 로스(loss)를 줄이도록 구성되어 있다. 예컨대 버스바(BSN), 버스바(BSP) 및 도 3에 나타내는 버스바(BSU)는 전기 전도율이 높은 재료에 의해 구성되어 있다. 전기 전도율이 높은 재료로서는 예를 들어 동(Cu)을 주성분으로 하는 금속 재료 혹은 알루미늄(Al)을 주성분으로 하는 금속 재료 등을 들 수 있다. 또, 버스바(BSN) 및 버스바(BSP)는 예를 들어 도 3에 나타내는 리드(LD) 등의 부재에 비해 전송 경로의 단면적이 크다.
<버스바의 레이아웃>
다음으로 도 4에 나타내는 버스바의 레이아웃에 대해 설명한다. 이하의 설명에 있어서 예를 들어 "Z방향에서의 버스바(BSP)의 부분(BP1)의 연장 거리(D1)"와 같이 전자 장치(EA1)의 구성 부재의 일부분의 연장 거리에 대해 설명할 경우 연장 거리는 이하의 정의에 의해 규정된다. 예컨대 버스바(BSP)의 경우 X방향 또는 Z 방향을 따라 연장되는 연장부(부분(BP1, BP2, BP3) 및 접합부(BPC))와 2개의 연장부 사이에 있는 굴곡부를 가진다. 이하의 설명에 있어서 연장 거리라고 말할 때에는 굴곡부의 길이를 포함하지 않는 연장부의 길이를 나타내고 있다. 예컨대 "Z방향에서의 버스바(BSP)의 부분(BP1)의 연장 거리(D1)"에는 부분(BP2)의 판두께와 접합부(BPC)의 판두께가 포함되지 않고, 부분(BP1)이 Z방향으로 연장되는 길이가 이것에 해당한다. 또, 버스바(BSN)의 부분(BP1)은 버스바(BSP)의 부분(BP1)과 대향하는 부분이라고 하는 정의에 의해 규정되므로 "Z방향에서의 버스바(BSN)의 부분(BP1)의 연장 거리(D1)"는 "Z방향에서의 버스바(BSP)의 부분(BP1)의 연장 거리(D1)"와 동일하다.
전자 장치(EA1)와 같이 인버터 회로를 구비한 전자 장치에 대한 다양한 성능 향상 요구 중에는 스위치로서 작동되는 트랜지스터와 외부 단자를 연결하는 전송 경로의 인덕턴스나 임피던스를 줄이는 요구가 포함된다. 특히 도 15에 나타내는 각 전송 경로 중 상대적으로 높은 전위를 공급받는 단자(PTE)와 트랜지스터(Tr)를 연결하는 경로, 및 상대적으로 낮은 전위를 공급받는 단자(NTE)와 트랜지스터(Tr)를 연결하는 경로는 인덕턴스를 줄임으로써 입력 전압의 손실을 줄일 수 있다. 또, 상기 경로의 인덕턴스를 줄임으로써 서지(surge) 노이즈가 저감된다. 이 경우 서지 노이즈를 줄이기 위해 서지 필터 등의 별도의 부품을 탑재하지 않아도 되므로 부품 점수 절감의 관점 혹은 장치의 소형화의 관점에서 바람직하다.
따라서 전자 장치(EA1)와 같이 반도체 부품과 외부 단자를 버스바에 의해 연결하는 구조를 가지는 모듈의 경우 버스바에 발생하는 기생 인덕턴스를 될 수 있는 한 줄이는 것이 바람직하다. 버스바에 발생하는 기생 인덕턴스를 줄이는 방법으로서는 우선 버스바의 연장 거리(배선 경로 거리)를 단축하는 것이 바람직하다. 또, 도 16에 나타내는 바와 같이 하이 사이드측 버스바(BSP)의 일부분과 로우 사이드측 버스바(BSN)가 서로 대향한 상태로 나란히 연장되어 있는 부분에는 버스바(BSP)와 버스바(BSN) 사이에 상호 인덕턴스가 발생된다. 이 경우 상호 인덕턴스의 영향으로 인해 버스바(BSP, BSN)에 발생하는 기생 인덕턴스를 줄일 수 있다. 이와 같이 상호 인덕턴스를 이용해서 버스바(BSP, BSN)에 발생된는 기생 인덕턴스를 줄이는 방법의 경우 버스바(BSP)와 버스바(BSN)가 서로 대향하고 있는 부분의 면적이 클수록 기생 인덕턴스 저감 효과가 크다. 또, 버스바(BSP)와 버스바(BSN)의 이격 거리가 작은 편이 상호 인덕턴스의 영향을 크게 할 수 있으므로 기생 인덕턴스 저감 효과가 크다.
따라서 버스바(BSP, BSN)의 레이아웃을 검토할 경우 전력 변환 효율을 향상시키는 관점에서 버스바(BSP, BSN)의 연장 거리(배선 경로 거리)를 단축하고, 또 근거리로 서로 대향한 상태로 나란히 연장되어 있는 부분의 면적을 크게 하는 것이 바람직하다.
상술한 바와 같이 전자 장치(EA1)의 경우 반도체 장치(PAC1) 및 반도체 장치(PAC2) 각각은 상하가 반전된 상태로 기판(WB) 상에 탑재되어 있다. 다시 말하면 반도체 장치(PAC1)의 반도체 칩(CHP1)(도 14 참조)의 표면 전극(도 14에 나타내는 이미터 전극(EP))은 기판(WB)과 반도체 장치(PAC1)의 반도체 칩(CHP1)의 뒷면 전극(도 14에 나타내는 컬렉터 전극(CP)) 사이에 있다. 또, 반도체 장치(PAC2)의 반도체 칩(CHP1)의 뒷면 전극은 기판(WB)과 반도체 장치(PAC2)의 반도체 칩(CHP1)의 표면 전극 사이에 있다.
이 때문에 전자 장치(EA1)의 경우 버스바(BSP) 및 버스바(BSN) 각각은 기판(WB) 상의 도체 패턴(MP1)까지 도달되지 않고, 버스바(BSP) 및 버스바(BSN)와 기판(WB) 사이에는 반도체 장치(PAC1) 또는 반도체 장치(PAC2)가 있다. 이에 따라 버스바(BSP, BSN)에 의한 전송 경로 거리를 단축할 수 있다.
또, 전자 장치(EA1)와 같은 파워 모듈의 경우 버스바(BSP)에 공급되는 전위(하이 사이드 전위)와 버스바(BSN)에 공급되는 전위(로우 사이드 전위) 사이의 전위차가 매우 크며, 예를 들어 수백 볼트가 된다. 따라서 버스바(BSP) 및 버스바(BSN)의 절연성을 확보할 필요가 있다. 버스바(BSP) 및 버스바(BSN)의 절연 내압을 향상시키는 관점에서 버스바(BSP)와 버스바(BSN) 사이에 예를 들어 도 16에 나타내는 절연판(절연재)(IF1)과 같은 절연 재료를 개재시키는 방법이 유효하다.
한편 케이스(CAS)의 외부에 있어서는 예를 들어 도 16에 단자(PTE, NTE)로서 나타내는 바와 같이 버스바(BSP)와 버스바(BSN) 사이에 절연 부재가 배치되어 있지 않다. 이 때문에 전자 장치(EA1)를 실장했을 때에 실장 자유도를 향상시킬 수 있다. 따라서 케이스(CAS)의 외부에 노출되는 단자(PTE, NTE)의 경우 단자(PTE)와 단자(NTE)의 이격 거리를 크게 함으로써 절연 내압을 향상시키는 방법이 채택된다. 특히 단자(PTE)와 단자(NTE) 사이에 방전이 발생된 경우 단자(PTE)와 단자(NTE) 사이에 있는 케이스(CAS)의 표면(외부에 노출된 면)을 따라 방전하므로 단자(PTE)와 단자(NTE) 사이의 연면 거리(creepage distance)를 길게 함으로써 절연 내압을 향상시킬 수 있다. 본 실시형태의 경우 단자(PTE)와 단자(NTE)의 이격 거리는 버스바(BSP)와 버스바(BSN)의 이격 거리가 가장 작은 부분(BP1)의 이격 거리(GD1)보다 크며, 예를 들어 8.8mm이다. 또, 단자(PTE)에 형성된 관통 구멍과 단자(NTE)에 형성된 관통 구멍의 중심간 거리는 23mm이다.
이와 같이 버스바(BSP, BSN)는 근거리로 서로 대향한 상태로 나란히 연장되는 부분을 가지면서 케이스(CAS)의 외부에서 연면 거리를 크게 할 필요가 있다. 이 때문에 도 16에 나타내는 부분(BP2)으로서 나타내는 바와 같이 버스바(BSP, BSN) 중 적어도 한쪽은 버스바(BSP)와 버스바(BSN)의 이격 거리가 커지는 방향으로 연장되는 부분(BP2)을 가진다. 도 16에 나타내는 예에서는 버스바(BSP)는 버스바(BSN)로부터 멀어지는 X 방향을 따라 연장되는 부분(BP2)을 가진다.
또, 절연 내압을 고려해 볼 때 버스바(BSP)의 부분(BP2)과 버스바(BSN) 사이에 절연 재료가 개재될 필요가 있으므로 버스바(BSP)는 부분(BP2)과 단자(노출부)(PTE) 사이에 위치하며, Z 방향을 따라 연장되는 부분(BP3)을 가진다. 이와 같이 버스바(BSP)가 부분(BP3)을 가짐으로써 버스바(BSN)의 노출부(단자(NTE))와 버스바(BSP)의 노출부(단자(PTE))의 이격 거리를 충분히 크게 할 수 있다.
여기서 상술한 바와 같이 버스바(BSP, BSN)의 연장 거리(배선경로거리)를 단축하고, 또 근거리로 서로 대향한 상태로 나란히 연장하는 부분(BP1)의 면적을 크게 하는 것이 바람직하다. 이 관점에서 버스바(BSP)의 부분(BP3)의 Z방향을 따른 연장 거리(D3)를 될 수 있는 한 단축하는 것이 바람직하다. 부분(BP3)의 Z방향을 따른 연장 거리(D3)를 단축함으로써 버스바(BSP)의 부분(BP1)의 Z방향을 따른 연장 거리(D1)를 크게 할 수 있다. 그리고 연장 거리(D1)를 크게 함으로써 버스바(BSP)의 부분(BP1)과 버스바(BSN)의 부분(BP1)이 서로 대향하는 영역의 면적을 크게 할 수 있다.
도 16에 나타내는 전자 장치(EA1)가 구비하는 버스바(BSP)와 버스바(BSN)의 구조는 아래와 같이 표현할 수 있다. 즉, 버스바(BSP)는 반도체 장치(반도체 부품)(PAC1)의 이미터 단자(ET)에 접합되는 접합부(BPC), 및 케이스(CAS)의 오목부(PTC) 상에 있어서 케이스(CAS)의 외부에 노출되는 노출부(단자(PTE))를 가진다. 버스바(BSN)는 반도체 장치(반도체 부품)(PAC2)의 컬렉터 단자(CT)에 접합되는 접합부(BPC), 및 케이스(CAS)의 오목부(NTC)상에 있어서 케이스(CAS)의 외부에 노출되는 노출부(단자(NTE))를 가진다. 또, 버스바(BSP) 및 버스바(BSN) 각각은 절연판(IF1)을 개재해서 서로 대향하고, 또 기판(WB)의 상면(WBt)과 교차되는 Z 방향을 따라 연장되는 부분(BP1)을 구비한다. 버스바(BSP)는 부분(BP1)과 단자(PTE) 사이에 위치하고, 버스바(BSN)로부터 멀어지는 X방향으로 연장되는 부분(BP2)과, 부분(BP2)과 단자(PTE) 사이에 위치하고, Z 방향을 따라 연장되는 부분(BP3)을 구비한다. 버스바(BSP) 및 버스바(BSN)의 부분(BP1), 버스바(BSP)의 부분(BP2), 및 버스바(BSP)의 부분(BP3) 각각은 케이스(CAS)의 수용부(PKT) 내에 배치되어 있다. Z방향을 따른 부분(BP3)의 연장 거리(D3)는 X방향을 따른 부분(BP2)의 연장 거리(D2)보다 짧다.
상술한 바와 같이 전자 장치(EA1)의 경우 버스바(BSP)의 부분(BP3)의 연장 거리(D3)는 부분(BP2)의 연장 거리(D2)보다 짧다. 도 16에 나타내는 예에서는 연장 거리(D3)는 예를 들어 5.0mm이고, 연장 거리(D2)는 예를 들어 6.6mm이다. 케이스(CAS)의 두께(Z방향의 높이)를 일정으로 하면 연장 거리(D3)를 될 수 있는 한 줄임으로써 버스바(BSP)의 부분(BP1)의 연장 거리(D1)를 늘릴 수 있다. 도 16에 나타내는 예에서는 Z방향을 따른 버스바(BSP)의 부분(BP1) 및 버스바(BSN)의 부분(BP1) 각각의 연장 거리(D1)는 서로 동일하며 각각 14.8mm이다. 즉, 도 16에 나타내는 예에서는 연장 거리(D1)는 부분(BP3)의 연장 거리(D3)보다 길다. 또, 도 16에 나타내는 예에서는 연장 거리(D1)는 부분(BP2)의 연장 거리(D2)보다 길다.
또, 연장 거리(D3)는 될 수 있는 한 단축하는 것이 바람직하지만 부분(BP2)이 케이스(CAS)에 확실하게 피복되도록 하기 위해서는 어느정도의 길이가 필요하다. 한편 버스바(BSP)의 부분(BP1)과 버스바(BSN)의 부분(BP1) 사이에 절연판(절연재)(IF1)이 개재되어 있으므로 서로 대향하는 부분(BP1)의 이격 거리(GD1)를 줄여도 절연 내성을 확보할 수 있다. 따라서 도 16에 나타내는 예에서는 버스바(BSP)의 부분(BP1)과 버스바(BSN)의 부분(BP1)의 이격 거리(GD1)는 Z방향을 따른 버스바(BSP)의 부분(BP3)의 연장 거리(D3)보다 짧다. 도 16에 나타내는 예에서는 버스바(BSP)의 부분(BP1)과 버스바(BSN)의 부분(BP1)은 일정한 간격으로 배치되어 있고, 이격 거리(GD1)의 값은 예를 들어 1.0mm이다. 버스바(BSP) 및 버스바(BSN) 각각의 판두께(두께)는 1.2mm이고, 이격 거리(GD1)의 값은 버스바(BSP) 및 버스바(BSN)의 판두께보다 작다. 이격 거리(GD1)를 단축함으로써 버스바(BSP)와 버스바(BSN)에 발생되는 상호 인덕턴스의 영향이 커져 기생 인덕턴스를 줄이는 효과가 커진다.
전자 장치(EA1)의 경우 버스바(BSP, BSN) 중 버스바(BSP)에는 X방향으로 연장되는 부분(BP2)이 형성되어 있으나 버스바(BSN)에는 버스바(BSP)의 부분(BP2)에 해당하는 부분이 형성되어 있지 않다. 또, 버스바(BSP)의 부분(BP2)을 케이스(CAS)로 피복하므로 버스바(BSP)의 부분(BP2)는 단자(NTE) 및 단자(PTE)보다 낮은 위치에 있다. 따라서 버스바(BSN)는 부분(BP1)과 노출부인 단자(NTE) 사이에 배치되며, Z 방향을 따라 연장되는 부분(BP4)을 가진다. 버스바(BSN)의 부분(BP4)은 버스바(BSP)의 부분(BP1)과 대향하지 않는다. 또, 버스바(BSN)의 부분(BP4)은 케이스(CAS)의 일부분을 개재해서 버스바(BSP)의 부분(BP3)과 대향하고 있다. 버스바(BSN)의 부분(BP4)은 Z방향으로 연장되며, Z방향을 따른 부분(BP4)의 연장 거리(D4)는 버스바(BSP)의 부분(BP3)의 Z방향을 따른 연장 거리(D3)와 버스바(BSP)의 부분(BP2)의 판두께의 합계와 동일하다. 도 16에 나타내는 예에서는 연장 거리(D4)의 값은 예를 들어 6.2mm이다.
또, 본 실시형태의 예에서는 버스바(BSP)만에 부분(BP2)이 형성되어 있는 예를 들어서 설명했다. 그러나 부분(BP2)은 절연 내압의 관점에서 단자(NTE)와 단자(PTE)의 이격 거리를 충분히 늘리기 위해 형성된 부분이다. 따라서 버스바(BSP) 및 버스바(BSN) 중 적어도 한쪽에 부분(BP2)이 있으면 된다. 따라서 전자 장치(EA1)에 대한 변형예로서 버스바(BSP)에 부분(BP2)이 없고, 버스바(BSN)에 부분(BP2)이 있어도 된다. 또, 버스바(BSP) 및 버스바(BSN) 양쪽에 부분(BP2)이 있어도 된다. 이 경우 도 16에 나타내는 부분(BP2)의 연장 거리(D2)는 예를 들어 도 16에 나타내는 예의 반 정도로 할 수 있으므로 연장 거리(D2)가 연장 거리(D3)보다 단축될 경우도 있다.
또, 수용부(PKT) 내에서 버스바(BSP)와 버스바(BSN)의 절연을 확보하기 위해 절연판(IF1)은 Z방향에 있어서 버스바(BSP)의 부분(BP1) 및 버스바(BSN)의 부분(BP1)보다 길게 연장되어 있다. 절연판(IF1)은 Z 방향을 따라 연장되어 있다. 절연판(IF1)의 일부분(상단 부분)은 버스바(BSP)의 부분(BP2)보다 높은 위치에 있다. 또, 절연판(IF1)의 일부분(하단 부분)은 버스바(BSP)의 접합부(BPC) 및 버스바(BSN)의 접합부(BPC)보다 낮은 위치에 있다.
기판(WB) 상에 2개의 반도체 장치(PAC1, PAC2)가 탑재되어 있는 전자 장치(EA1)의 경우 도 3을 보면 알 수 있듯이 기판(WB) 상의 레이아웃에 여유 있다. 이 때문에 절연판(IF1)을 경계로 해서 단자(PTE)에 연결되는 버스바(BSP) 및 반도체 장치(PAC1)와, 단자(NTE)에 연결되는 버스바(BSN) 및 반도체 장치(PAC2)를 구획할 수 있다. Z방향에 있어서 단자(PTE)와 반도체 장치(PAC1)는 중첩된다. 또, Z방향에 있어서 단자(NTE)와 반도체 장치(PAC1)는 중첩된다. Z방향에 있어서 버스바(BSP)의 부분(BP2)과 접합부(BPC)는 중첩된다.
도 3 및 도 16에 나타내는 바와 같이 반도체 장치(PAC1)는 반도체 장치(PAC2)와 대향하는 측면(MRs1)을 가진다. 또, 반도체 장치(PAC2)는 반도체 장치(PAC1)의 측면(MRs1)과 대향하는 측면(MRs2)을 가진다. 또, 도 3에 나타내는 바와 같이 평면에서 볼 때 버스바(BSP)의 부분(BP1), 버스바(BSN)의 부분(BP1) 및 절연판(IF1) 각각은 반도체 장치(PAC1)와 반도체 장치(PAC2) 사이에 있다. 또, 도 16에 나타내는 바와 같이 단면(측면이라고 바꾸어 말할 수도 있다)에서 볼 때 버스바(BSP) 및 버스바(BSN) 각각은 반도체 장치(PAC1)와 반도체 장치(PAC2) 사이에 없고, 절연판(IF1)의 일부분(하단 부분)은 반도체 장치(PAC1)의 측면(MRs1)과 반도체 장치(PAC2)의 측면(MRs2) 사이에 있다.
상세한 내용은 후술하나 하나의 기판(WB) 상에 탑재되는 반도체 부품의 개수가 많아지면 레이아웃의 제약으로 인해 반도체 장치(PAC1)와 반도체 장치(PAC2) 사이에 절연판(IF1)을 배치하는 것이 어려워질 경우도 있다. 그러나 전자 장치(EA1)의 기판(WB)과 같이 반도체 장치(PAC1, PAC2)의 레이아웃 자유도가 높은 경우에는 절연판(IF1)의 일부분(하단 부분)이 반도체 장치(PAC1)의 측면(MRs1)과 반도체 장치(PAC2)의 측면(MRs2) 사이에 있는 것이 바람직하다. 이 구성에 따라 높은 절연 내압 특성이 얻어진다.
또, 상술한 바와 같이 상호 인덕턴스를 이용해서 버스바(BSP, BSN)에 발생되는 기생 인덕턴스를 줄이는 방법의 경우 버스바(BSP)와 버스바(BSN)가 서로 대향하고 있는 부분의 면적이 클수록 기생 인덕턴스 저감 효과가 커진다. 이 때문에 본 실시형태의 전자 장치(EA1)의 경우 버스바(BSP)의 부분(BP1) 및 버스바(BSN)의 부분(BP1)의 폭을 다른 부분보다 넓힘으로써 대향 면적의 증대를 도모하고 있다.
상세하게는 도 17에 나타내는 바와 같이 버스바(BSP)의 부분(BP1)은 Z방향 및 X방향(도 16 참조) 각각과 교차되는 Y방향으로 연장된다. 또, Y방향을 따른 부분(BP1)의 연장 거리(폭)(D1W)는 Z방향을 따른 부분(BP1)의 연장 거리(D1)보다 길다. 또, Y방향을 따른 부분(BP1)의 연장 거리(D1W)는 Y방향을 따른 부분(BP3)의 연장 거리(폭)(D3W)보다 길다. 마찬가지로 도 18에 나타내는 바와 같이 버스바(BSN)의 부분(BP1)은 Z방향 및 X방향(도 16 참조) 각각과 교차되는 Y방향으로 연장된다. 또, Y방향을 따른 부분(BP1)의 연장 거리(폭)(D1W)는 Z방향을 따른 부분(BP1)의 연장 거리(D1)보다 길다. 또, Y방향을 따른 부분(BP1)의 연장 거리(D1W)는 Y방향을 따른 부분(BP4)의 연장 거리(폭)(D4W)보다 길다.
도 17 및 도 18에 나타내는 부분(BP1)의 형상은 아래와 같이 표현할 수 있다. 즉, 도 17에 나타내는 버스바(BSP)의 부분(BP1)은 측면에서 볼 때 부분(BP2)과 접합부(BPC) 사이에 위치하는 중앙부와, 중앙부의 양쪽 옆에 있는 돌출부(BPf)를 가진다. 마찬가지로 도 18에 나타내는 버스바(BSN)의 부분(BP1)은 측면에서 볼 때 부분(BP4)과 접합부(BPC) 사이에 위치하는 중앙부와, 중앙부의 양쪽 옆에 있는 돌출부(BPf)를 가진다.
상술한 바와 같이 버스바에 발생되는 기생 인덕턴스는 버스바의 연장 거리(배선 경로 거리)를 단축함으로써 줄일 수 있으므로 Z방향을 따른 부분(BP1)의 연장 거리(D1)가 극단적으로 길어지면 오히려 기생 인덕턴스가 커질 경우가 있다. 그러나 도 17 및 도 18에 나타내는 Y방향의 연장 거리(D1W)를 크게 해도 기생 인덕턴스는 증가하지 않는다. 따라서 도 4에 나타내는 수용부(PKT)에 수용할 수 있는 범위 내에 있어서 도 17 및 도 18에 나타내는 돌출부(BPf)의 면적을 크게 함으로써 기생 인덕턴스의 증가를 억제하고(Z방향을 따른 부분(BP1)의 연장 거리(D1)가 길어지는 것을 억제하고), 또 상호 인덕턴스의 영향을 크게 할 수 있다.
도 17 및 도 18에 나타내는 예에서는 각 돌출부(BPf)의 Y방향을 따른 길이(폭, 연장 거리)는 도 17에 나타내는 Y방향을 따른 부분(BP3)의 연장 거리(D3W) 및 도 18에 나타내는 Y방향을 따른 부분(BP4)의 연장 거리(D4W)보다 크다.
<반도체 장치의 제조 방법>
다음으로 도 3에 나타내는 전자 장치(EA1)에 탑재하는 반도체 장치(PAC1) 및 반도체 장치(PAC2)의 제조 방법에 대해 설명한다. 단, 상술한 바와 같이 반도체 장치(PAC1)와 반도체 장치(PAC2)는 동일한 구성을 구비한다. 따라서 이하에서는 반도체 장치(PAC1) 및 반도체 장치(PAC2)의 제조 방법의 설명에 있어서 서로 공통된 부분은 반도체 장치(PAC)로서 설명한다. 도 19, 도 20 및 도 21은 도 13 및 도 14에 나타내는 반도체 장치의 조립 흐름을 나타내는 설명도이다. 또, 도 19 내지 도 21에서는 각 스텝의 개요를 나타내는 평면도를 붙이고 있다. 이하의 설명에서는 원칙적으로 도 19 내지 도 21에 기재된 평면도 및 위에서 설명한 도면(예를 들어 도 13 및 도 14 등)을 참조하면서 설명한다.
<기재 준비>
우선 도 19에 나타내는 스텝(S1)(기재 준비 공정)에서는 반도체 칩을 탑재하기 위한 기재인 다이 패드(DP)를 준비한다. 또, 본 실시형태에 대한 변형예로서 다이 패드(DP)가 리드 프레임(LF)(스텝(S4)의 평면도 참조)과 일체로 형성되어 있는 경우에는 스텝(S1)에서 다이 패드(DP) 및 복수의 리드(LD)가 일체로 형성된 리드 프레임(LF)을 준비해도 된다.
도 14에 나타내는 바와 같이 본 실시형태의 다이 패드(DP)의 두께는 리드(LD) 및 리드(LDC)의 두께보다 두껍다. 이 경우 다이 패드(DP)를 경유하는 방열 패스의 방열 효율을 향상시킬 수 있다. 그러나 다이 패드(DP)의 두께가 리드(LD)보다 두꺼우므로 다이 패드(DP)는 리드 프레임(LF)(도 19 참조)에 대해 독립적인 부재로서 제조된다. 따라서 본 실시형태의 경우 스텝(S1)에서는 칩 탑재부인 다이 패드(DP)를 준비한다. 다이 패드(DP)는 예를 들어 동을 주성분으로 하는 금속 재료로 형성되어 있다.
<칩 탑재>
다음으로 도 19에 나타내는 스텝(S2)(칩 탑재 공정)에서는 다이 패드(DP) 상에 반도체 칩(CHP1) 및 반도체 칩(CHP2)을 탑재한다. 도 14에 나타내는 바와 같이 본 공정에서는 반도체 칩(CHP1)은 반도체 칩(CHP1)의 뒷면(CHPb)에 형성된 컬렉터 전극(CP)과 다이 패드(DP)가 대향하도록 전도성 접착제(ADH1)를 개재해서 탑재된다. 또, 전도성 접착제(ADH1)로서는 예를 들어 고융점 땜납 등을 들 수 있다. 또, 반도체 칩(CHP2)은 반도체 칩(CHP2)의 뒷면(CHPb)에 형성된 캐소드 전극(CDP)과 다이 패드(DP)가 대향하도록 전도성 접착제(ADH1)를 개재해서 탑재된다.
본 공정에서는 다이 패드(DP) 상에 있어서 반도체 칩(CHP1)이 탑재되는 예정 영역(칩 탑재 영역)과 반도체 칩(CHP2)이 탑재되는 예정 영역(칩 탑재 영역) 각각에 페이스트 형태의 전도성 접착제(ADH1)를 배치한다. 그 후 반도체 칩(CHP1) 및 반도체 칩(CHP2) 각각의 뒷면(CHPb)(도 6 및 도 9 참조)측을 전도성 접착제(ADH1)에 밀착시켜 반도체 칩(CHP1) 및 반도체 칩(CHP2) 각각을 다이 패드(DP) 상에 탑재한다.
또, 도 14에 나타내는 전도성 접착제(ADH1, ADH2, ADH3)로서 땜납을 사용할 경우 스텝(S2)에서는 가열 처리(리플로우)를 실시하지 않고 스텝(S4)으로서 나타내는 클립 탑재 공정 이후에 리플로우를 실시한다. 한편 전도성 접착제(ADH1, ADH2, ADH3)로서 예를 들어 열경화성 수지에 은(Ag) 등의 금속 입자가 함유된 전도성 수지를 사용할 경우에는 스텝(S2)에 있어서 전도성 접착제(ADH1)를 경화시킬 수 있는 온도로 가열 처리(큐어-베이킹)를 실시해도 된다. 또, 전도성 접착제(ADH1, ADH2, ADH3)로서 전도성 수지를 사용할 경우라도 스텝(S4)로서 나타내는 클립 탑재 공정 이후에 큐어-베이킹을 실시해도 된다.
전도성 접착제(ADH1, ADH2, ADH3) 순으로 융점이 높은 땜납을 사용할 경우에는 본 공정에서 리플로우를 실시할 수도 있다. 단, 리플로우를 실시한 후에는 세정 처리를 실시해서 플럭스 성분의 찌꺼기를 제거할 필요가 있다. 따라서 제조 효율을 향상시키는 관점에서 리플로우 횟수를 줄이는 편이 좋다.
<금속판 탑재>
다음으로 도 19에 나타내는 스텝(S3)(금속판 탑재 공정)에서는 반도체 칩(CHP1) 상에 금속판(MPL1)을 탑재하고, 반도체 칩(CHP2) 상에 금속판(MPL2)을 탑재한다. 상세하게는 금속판(MPL1)은 반도체 칩(CHP1)의 이미터 전극(EP) 상에 전도성 접착제(ADH2)(도 14 참조)를 개재해서 탑재된다. 또, 금속판(MPL2)은 반도체 칩(CHP2)의 애노드 전극(ADP) 상에 전도성 접착제(ADH2)를 개재해서 탑재된다.
본 공정에서는 반도체 칩(CHP1)의 이미터 전극(EP) 및 반도체 칩(CHP2)의 애노드 전극(ADP) 상에 각각 페이스트 형태의 전도성 접착제(ADH2)를 배치한다. 그 후 금속판(MPL1, MPL2) 각각의 한쪽 면을 전도성 접착제(ADH2)에 밀착시켜 금속판(MPL1, MPL2)을 탑재한다.
도 14에 나타내는 전도성 접착제(ADH1, ADH2, ADH3)로서 사용되는 재료에 따라 가열 처리(리플로우 또는 큐어-베이킹)를 실시하는 타이밍이 서로 다른 것은 위에서 설명했다. 본 공정에서도 동일하므로 중복 설명을 생략한다.
또, 본 공정은 클립(CLP)을 리드 프레임(LF)과 일체로 형성하는 것에 수반해서 실시하는 공정이다. 클립(CLP)이 리드 프레임(LF)과 별도로 형성되어 있을 경우에는 본 공정을 생략할 수 있다. 또, 클립(CLP)의 일부분에 굽힘 가공이 실시되고 금속판(MPL1) 및 금속판(MPL2)을 사용하지 않는 경우에는 본 공정을 생략할 수 있다.
<클립 탑재>
다음으로 도 19에 나타내는 스텝(S4)(클립 탑재 공정)에서는 반도체 칩(CHP1) 및 반도체 칩(CHP2) 위로 클립(CLP)을 탑재한다. 상세하게는 클립(CLP)은 금속판(MPL1) 및 금속판(MPL2) 상에 전도성 접착제(ADH3)(도 14 참조)를 개재해서 탑재된다.
본 공정에서는 우선 금속판(MPL1) 및 금속판(MPL2) 각각의 상면 상에 페이스트 형태의 전도성 접착제(ADH3)를 배치한다. 그 후 클립(CLP)과 복수의 리드(LD)가 일체로 형성된 리드 프레임(LF)을 준비하고, 클립(CLP)의 하면이 반도체 칩(CHP1) 및 반도체 칩(CHP2)의 표면(CHPt)(도 5 및 도 8 참조)을 피복하도록 위치를 맞춘다. 본 실시형태에서와 같이 클립(CLP)이 리드 프레임(LF)과 일체로 형성되어 있는 경우 리드 프레임(LF)과 다이 패드(DP)(또는 리드 프레임과 반도체 칩)의 위치를 맞춤으로써 복수의 리드(LD) 및 클립(CLP)의 위치 맞춤을 용이하게 실시할 수 있다.
그리고 클립(CLP)의 하면을 전도성 접착제(ADH3)에 밀착시켜 클립(CLP)을 반도체 칩(CHP1) 및 반도체 칩(CHP2) 상에 탑재한다.
또, 클립(CLP)은 복수의 리드(LD)를 가진 리드 프레임(LF)과 일체로 형성되어 있다. 이 때문에 본 공정에서는 다이 패드(DP)의 주위에 복수의 리드(LD)가 배치된다. 본 공정은 리드 프레임 탑재 공정으로 간주할 수도 있다. 또, 클립(CLP) 및 다이 패드(DP) 양쪽이 리드 프레임(LF)과 별도에 형성되어 있는 경우에는 리드 프레임(LF)은 다이 패드(DP) 및 클립(CLP) 중 어느 한쪽과 사전에 접착 고정되어 있는 것이 바람직하다.
<와이어 본딩>
다음으로 도 20에 나타내는 스텝(S5)(와이어 본딩 공정)에서는 반도체 칩(CHP1)의 게이트 전극(GP)과 게이트 단자(GT)인 리드(LD)를 와이어(BW)를 개재해서 전기적으로 연결한다. 또, 본 공정에서는 도 13에 나타내는 이미터용 센싱 전극(ESP)과 신호 단자(ST)인 리드(LD)를 와이어(BW)를 개재해서 전기적으로 연결한다.
본 공정에서는 예를 들어 와이어(BW)의 한쪽 단부를 반도체 칩(CHP1)의 전극(게이트 전극(GP) 또는 이미터 전극(EP))에 연결한 후, 와이어 루프를 형성한다. 그 후 와이어(BW)를 리드(LD)의 일부분(본딩 영역)에 연결한 후, 와이어를 절단함으로써 도 14에 나타내는 와이어(BW)가 얻어진다.
또, 반도체 칩(CHP1)의 전극과 리드(LD)를 전기적으로 연결하는 방법으로는 다양한 변형예가 있다. 예컨대 와이어(BW) 대신 띠 형상으로 연장되는 금속 리본을 개재해서 연결해도 된다.
<밀봉>
다음으로 도 20에 나타내는 스텝(S6)(밀봉 공정)에서는 반도체 칩(CHP1), 반도체 칩(CHP2) 및 와이어(BW)를 수지로 밀봉한다. 도 22는 도 20에 나타내는 밀봉 공정에 있어서 반도체 칩을 밀봉하는 밀봉체가 형성된 상태를 나타내는 확대 단면도이다.
본 실시형태에서는 밀봉 공정에 있어서 예를 들어 트랜스퍼·몰딩 방식에 의해 밀봉체(MR)를 형성한다. 트랜스퍼·몰딩 방식에서는 도시하지 않는 성형 금형 내에 리드 프레임(LF)을 고정한 상태로 캐비티(cavity) 내에 수지를 압입(壓入)한다. 밀봉체(MR)를 구성하는 수지는 예를 들어 에폭시계 열경화성 수지를 주성분으로 하고 예를 들어 실리카 등의 필러(filler) 입자를 함유한다. 성형 금형의 캐비티 내에 수지를 충전함으로써 도 20 및 도 22에 나타내는 밀봉체(MR) 형상이 얻어진다. 성형 금형 내에서 수지를 가열해서 수지의 일부가 어느 정도 경화되면 성형 금형으로부터 리드 프레임(LF)을 꺼낼 수 있다. 또, 리드 프레임(LF)을 성형 금형으로부터 꺼낸 후, 가열로(베이크로)에서 추가로 가열해서 수지를 완전 경화 상태(열경화성 수지 성분 전체가 경화된 상태)로 하면 도 22에 나타내는 밀봉체(MR)가 얻어진다.
클립(CLP)은 본 공정 이후에 도 20에 나타내는 연마 공정을 실시하기 전에 도 22에 나타내는 바와 같이 밀봉체(MR)에 의해 밀봉된다. 밀봉체(MR)의 주면(MRt2)은 도 14에 나타내는 주면(MRt)과 다른 면이다. 한편 다이 패드(DP)는 밀봉체(MR)의 주면(MRb)으로부터 노출되어 있다. 본 실시형태에 대한 변형예로서 밀봉 공정에 있어서 클립(CLP)이 밀봉체(MR)로부터 노출되도록 밀봉체(MR)를 형성할 수도 있다.
본 실시형태에서와 같이 밀봉 공정에 있어서 클립(CLP)이 밀봉체(MR)에 의해 밀봉될 경우 상술한 와이어 루프의 정점과 클립(CLP)의 상면 사이의 고저차가 작을 경우라도 와이어(BW)의 루프의 정점과 캐비티를 충분히 이격시킬 수 있다. 따라서 밀봉 공정에서의 와이어(BW)의 변형을 억제할 수 있다. 단, 와이어(BW)를 사용하지 않는 경우 혹은 예를 들어 상술한 고저차가 충분히 확보되어 와이어(BW)가 변형될 가능성이 낮을 경우에는 본 공정에서 클립(CLP)의 상면을 노출시켜도 된다.
또, 밀봉체(MR)의 주면(MRb)측에 관해서는 상기와 같은 이유가 없다. 따라서 본 공정에서는 도 22에 나타내는 바와 같이 다이 패드(DP)의 하면이 밀봉체(MR)의 주면(MRb)으로부터 노출되도록 밀봉체(MR)를 형성한다.
<연마>
다음으로 도 20에 나타내는 스텝(S7)(연마 공정)에서는 밀봉체(MR)의 주면(MRb)(도 22 참조)의 반대측에 위치하는 주면(상면)(MRt2)을 연마함으로써 클립(CLP)의 상면을 밀봉체(MR)의 주면(MRt)으로부터 노출시킨다.
본 공정에서는 도 22에 나타내는 밀봉체(MR)의 주면(MRt2)측을 예를 들어 숫돌을 사용해서 기계적으로 연마한다. 또, 연마 방법로서는 다양한 변형예가 있으며 기계적 연마 방법 외에 화학 기계적 연마(CMP:Chemical Mechanical Polishing)를 실시해도 된다. 본 공정에 따라 도 14에 나타내는 바와 같이 클립(CLP)의 상면이 밀봉체(MR)의 주면(MRt)으로부터 노출된다.
또, 상술한 바와 같이 밀봉 공정에 있어서 클립(CLP)의 상면이 밀봉체(MR)로부터 노출되도록 밀봉체(MR)가 형성되어 있는 경우에는 본 공정을 생략할 수 있다.
<도금>
다음으로 도 21에 나타내는 스텝(S8)(도금 공정)에서는 도 14에 나타내는 바와 같이 밀봉체(MR)로부터 노출된 클립(CLP)의 상면, 다이 패드(DP)의 하면, 리드(LD) 및 리드(LDC)가 밀봉체(MR)로부터 노출된 부분에 금속막을 형성한다.
본 공정에서는 리드 프레임(LF)(도 21 참조)을 예를 들어 땜납 재료를 포함하는 전해액인 도금액(도시 생략)에 침지하고, 리드 프레임(LF)을 캐소드 전극으로서 전류를 흐르게 한다. 이로써 리드 프레임(LF) 증 수지인 밀봉체(MR)로부터 노출되는 금속 부분에 선택적으로 금속막(SDF)이 형성된다.
예컨대 반도체 장치(PAC)를 도 16에 나타내는 전자 장치(EA1)에 탑재할 때의 연결 부재(BND1)로서 땜납을 사용할 경우, 본 공정에서 형성한 금속막(SDF)은 땜납의 젖음 특성을 향상시키는 기능을 가진다. 연결 부재(BND1)가 땜납인 경우에는 금속막(SDF)과 연결 부재(BND1)가 서로 용융해서 일체화된다. 또, 연결 부재(BND1)가 전도성 수지인 경우에는 금속막(SDF)을 형성하지 않아도 된다.
<개편(個片)화>
다음으로 도 21에 나타내는 스텝(S9)(개편화 공정)에서는 리드 프레임(LF)의 프레임부(LFF)로부터 밀봉체(MR)마다 패키지를 분리한다. 도 19 내지 도 21은 하나의 리드 프레임에 하나의 패키지(PKG)(도 21 참조)가 형성되는 예를 나타내고 있다. 아무려면 실제로 도 19 내지 도 21에 나타내는 형태에 의해 반도체 장치(PAC)를 제조할 수도 있다. 그러나 제조 효율을 향상시키는 관점에서 하나의 리드 프레임(LF)으로부터 복수개의 패키지(PKG)를 취득할 경우가 많다. 이 경우 리드 프레임의 프레임부(LFF)로부터 패키지(PKG)를 분리함으로써 복수개의 패키지(PKG)가 서로 분리되어 개편화된다.
본 공정에서는 복수의 리드(LD, LDC) 각각의 프레임부(LFF)측의 일부분을 절단한다. 또, 본 공정에서는 복수의 리드(LD) 및 복수의 리드(LDC)를 서로 연결하고, 또 프레임부(LFF)에 연결된 타이 바(tie bar)(TB)를 절단한다. 이로써 패키지(PKG)는 프레임부(LFF)로부터 분리되고, 또 복수의 리드(LD) 및 복수의 리드(LDC) 각각이 서로 분리된다.
또, 도 21에서는 개편화 공정과 리드 성형 공정을 나누어 나타내고 있으나 개편화 공정과 리드 성형 공정을 일괄적으로 실시해도 된다.
<리드 성형>
다음으로 도 21에 나타내는 스텝(S10)(리드 성형 공정)에서는 복수의 리드(LD)에 대해 굽힘 가공을 실시함으로써 반도체 장치(PAC1)의 리드(LD)의 형상 또는 반도체 장치(PAC2)의 리드(LD)의 형상을 얻는다. 리드(LD)의 굽힘 방향은 이래와 같다.
즉, 도 14에 나타내는 반도체 장치(PAC1)의 리드(LD)는 반도체 장치(PAC1)의 두께 방향에 있어서 리드(LD)의 첨단이 밀봉체(MR)의 주면(MRb)보다 주면(MRt)에 가까워지도록 구부러진다.
또, 반도체 장치(PAC2)의 리드(LD)는 반도체 장치(PAC2)의 두께 방향에 있어서 리드(LD)의 첨단이 밀봉체(MR)의 주면(MRt)보다 주면(MRb)에 가까워지도록 구부러진다. 또, 본 실시형태에서는 복수의 리드(LD) 중 사용되지 않는 리드(LD)는 밀봉체(MR)의 측면(MRs)의 근방에서 절단된다. 또, 본 실시형태에서는 복수의 리드(LDC)는 반도체 장치(PAC)의 단자로서는 사용되지 않는다. 따라서 복수의 리드(LDC)는 밀봉체(MR)의 측면(MRs)의 근방에서 절단된다.
<검사>
다음으로 도 21에 나타내는 스텝(S11)(검사 공정)에서는 반도체 장치(PAC)에 대해 외관 검사 및 전기 시험 등 필요한 시험을 실시한다. 검사의 결과 합격으로 판정된 것은 도 3에 나타내는 전자 장치(EA1)에 실장된다. 혹은 전자 장치(EA1)를 별도의 장소에서 조립할 경우에는 합격으로 판정된 반도체 장치(PAC)는 제품으로서 출하된다.
<전자 장치의 제조방법>
다음으로 도 4에 나타내는 전자 장치의 제조 방법에 대해 설명한다. 도 23 및 도 24는 도 4에 나타내는 전자 장치의 조립 흐름을 나타내는 설명도이다. 또, 도 23 및 도 24에서는 각 스텝의 옆에 각 스텝의 개요를 나타내는 평면도를 도시 하고 있다. 이하의 설명에서는 원칙적으로 도 23 및 도 24에 기재된 도면 및 위에서 설명한 도면(예를 들어 도 3 및 도 4 등)을 참조하면서 설명한다.
<기판 준비>
우선 도 23에 나타내는 스텝(CS1)(기판 준비 공정)에서 기판(WB)을 준비한다. 본 공정에서 준비하는 기판(WB)에는 본 전자 장치를 고정하기 위한 관통 구멍(TH1)이 형성되어 있다. 또, 기판(WB)의 상면(WBt)에는 도체 패턴(MP1) 및 도체 패턴(MP2)을 포함하는 복수의 도체 패턴이 형성되어 있다.
<반도체 부품탑재>
다음으로 도 23에 나타내는 스텝(CS2)(반도체부품탑재공정)에서는 기판(WB)의 도체 패턴(MP1) 상에 반도체 장치(PAC1) 및 반도체 장치(PAC2)를 탑재한다. 도 16에 나타내는 바와 같이 반도체 장치(PAC1)는 기판(WB) 상의 도체 패턴(MP1)과 반도체 장치(PAC1)의 이미터 단자(ET)(클립(CLP))가 대향한 상태로 연결 부재(BND1)를 개재해서 도체 패턴(MP1) 상에 탑재된다. 또, 반도체 장치(PAC2)는 기판(WB) 상의 도체 패턴(MP1)과 반도체 장치(PAC2)의 컬렉터 단자(CT)(다이 패드(DP))가 대향한 상태로 연결 부재(BND2)를 개재해서 도체 패턴(MP1) 상에 탑재된다.
본 공정에서는 우선 도체 패턴(MP1)의 반도체 부품 탑재 영역(반도체 장치(PAC1, PAC2)가 탑재되는 예정 영역)에 연결 부재(BND1, BND2)의 원료인 페이스트 형태의 본딩제를 도포한다. 연결 부재(BND1, BND2)의 원료는 땜납 페이스트나 전도성 수지 페이스트(전도성 입자를 함유하는 수지 페이스트)이다. 또, 상기와 같은 본딩제는 도 3에 나타내는 복수의 도체 패턴(MP2) 각각의 일부분(리드(LD)가 연결되는 리드 연결부) 상에도 도포된다.
그 후 도 16에 나타내는 반도체 장치(PAC1)의 주면(MRt)측에 있어서 밀봉체(MR)(도 14 참조)로부터 노출되는 이미터 단자(ET)를 본딩제(접속 부재(BND1)의 원료)에 밀착시켜 반도체 장치(PAC1)를 도체 패턴(MP1) 상에 탑재한다. 또, 반도체 장치(PAC2)의 주면(MRb)측에 있어서 밀봉체(MR)(도 14 참조)로부터 노출되는 컬렉터 단자(CT)를 본딩제(접속 부재(BND2)의 원료)에 밀착시켜 반도체 장치(PAC2)를 도체 패턴(MP1) 상에 탑재한다.
또, 도 16에 나타내는 연결 부재(BND1, BND2, BND3, BND4)로서 땜납을 사용할 경우, 스텝(CS2)에서 가열 처리(리플로우)를 실시하지 않고 스텝(CS4)의 가열 처리 공정에서 리플로우를 실시한다. 한편 연결 부재(BND1, BND2, BND3, BND4)로서 예를 들어 은(Ag) 등의 금속 입자가 열경화성 수지에 함유된 전도성 수지를 사용할 경우, 스텝(CS2)에 있어서 연결 부재(BND1, BND2)를 경화시키는 온도로 가열 처리(큐어-베이킹)를 실시해도 된다. 또, 연결 부재(BND1, BND2, BND3, BND4)로서 전도성 수지를 사용할 경우라도 스텝(CS4)의 가열 처리 공정에서 큐어-베이킹을 실시해도 된다.
<버스바 탑재>
다음으로 도 23에 나타내는 스텝(CS3)(버스바 탑재 공정)에서 버스바(BSP, BSN, BSU) 각각을 탑재한다. 또, 본 공정에서는 도 3에 나타내는 복수의 신호 단자(SGTE) 각각을 기판(WB) 상의 도체 패턴(MP2) 상에 탑재한다. 또, 본 공정에서는 버스바(BSP)와 버스바(BSN) 사이에 배치된 절연판(IF1)도 또한 기판(WB) 상에 탑재한다.
도 16에 나타내는 바와 같이 버스바(BSP)는 연결 부재(BND3)를 개재해서 반도체 장치(PAC1)의 커넥터 단자(CT)(다이 패드(DP)) 상에 탑재된다. 또, 버스바(BSN)는 연결 부재(BND4)를 개재해서 반도체 장치(PAC2)의 이미터 단자(ET)(클립(CLP)) 상에 탑재된다. 또, 본 실시형태에서는 버스바(BSP) 및 버스바(BSN)가 절연판(IF1)에 접착 고정되어 있다. 따라서 절연판(IF1)은 버스바(BSP) 및 버스바(BSN)를 개재해서 기판(WB) 상에 고정된다. 버스바(BSP, BSN) 및 절연판(IF1)이 서로 접착 고정되어 있는 경우, 버스바(BSP, BSN)의 위치 맞춤을 실시하기 쉽다.
또, 도 4에 나타내는 바와 같이 버스바(BSU)는 도시하지 않는 연결 부재(연결 부재(BND1)와 동일한 전도성 연결 부재)를 개재해서 기판(WB)의 도체 패턴(MP1) 상에 탑재된다. 또, 도 3에 나타내는 복수의 신호 단자(SGTE) 각각은 도시하지 않는 연결 부재(연결 부재(BND1)와 동일한 전도성 연결 부재)를 개재해서 기판(WB)의 도체 패턴(MP2)의 일부분(신호단자(SGTE)을 탑재하는 단자 연결부) 상에 탑재된다.
도 3에 나타내는 버스바(BSP, BSN, BSU) 및 복수의 신호 단자(SGTE) 각각을 탑재하는 연결 부재(도 16에 나타내는 연결 부재(BND3, BND4)를 포함함) 각각은 도 16에 나타내는 연결 부재(BND1)와 동일한 전도성 연결 부재이다. 따라서 본 공정에서는 각 부재의 탑재 위치에 연결 부재의 원료인 페이스트 재료를 도포한 후에 각 부재를 탑재한다.
본 공정에 있어서 버스바(BSP, BSN, BSU) 각각은 사전에 굽힘 가공이 실시되어 성형되어 있다. 예컨대 버스바(BSP)의 경우 도 16에 나타내는 접합부(BPC)와 부분(BP1) 사이에 굴곡부가 있다. 또, 부분(BP2)과 부분(BP1) 사이에 굴곡부가 있다. 또, 부분(BP3)과 부분(BP2) 사이에 굴곡부가 있다. 단, 단자(PTE)와 부분(BP3) 사이는 본 공정의 단계에서는 도 24에 나타내는 바와 같이 굴곡되어 있지 않다. 마찬가지고 도 16에 나타내는 버스바(BSN)의 경우 접합부(BPC)와 부분(BP1) 사이에 굴곡부가 있으나 본 공정의 단계에서는 단자(NTE)와 부분(BP4) 사이가 굴곡되어 있지 않다. 마찬가지로 도 4에 나타내는 버스바(BSU)의 경우 단자(UTE)에 해당하는 부분은 본 공정의 단계에서는 굴곡되어 있지 않다. 이는 도 24에 나타내는 케이스 고정 공정에서 버스바(BSP, BSN, BSU)를 케이스(CAS)의 관통 구멍에 삽입하기 쉽게 하기 위함이다.
<가열 처리>
다음으로 도 23에 나타내는 스텝(CS4)(가열 처리 공정)에서는 반도체 장치(PAC1, PAC2), 버스바(BSP, BSN, BSU) 및 복수의 신호 단자(SGTE) 각각을 탑재하는 연결 부재에 대해 가열 처리를 실시한다.
상기 연결 부재가 땜납인 경우 땜납의 용융 온도까지 리플로우 가열을 실시한 후에 냉각함으로써 연결 부재 각각이 응고되어 각 부재가 고정된다. 또, 상기 연결 부재가 전도성 수지인 경우 전도성 수지에 함유되는 수지 성분이 경화되는 온도까지 큐어-베이킹 가열을 실시한다. 이로써 전도성 수지가 경화되어 각 부재가 고정된다.
<세정>
다음으로 도 24에 나타내는 스텝(CS5)(세정 공정)에서는 가열 처리 공정 시에 발생한 연결 부재 주변의 플럭스 찌꺼기 등을 세정해서 제거한다. 또, 연결 부재(BND1, BND2, BND3, BND4)로서 전도성 수지를 사용할 경우에는 도 24에 나타내는 세정 공정을 생략해도 된다.
<케이스 고정>
다음으로 도 24에 나타내는 스텝(CS6)(케이스 고정 공정)에서는 도 4에 나타내는 바와 같이 기판(WB)의 윗쪽을 피복하도록 케이스(CAS)를 배치하고, 케이스(CAS)의 수용부(PKT) 내에 기판(WB) 및 기판(WB) 상에 탑재된 반도체 장치(PAC1, PAC2)를 수용한다.
본 공정에서는 기판(WB)의 상면(WBt)의 가장자리부 및 2개의 관통 구멍의 주위에 예를 들어 도시하지 않는 접착제를 도포한 상태로 케이스(CAS)를 기판(WB)에 밀착시킨다. 이로써 기판(WB)과 케이스(CAS)가 접착 고정된다. 이에 따라 전자 장치(EA1)가 설치되는 전자 장치 설치면 등과 케이스(CAS) 내부의 전자 부품 등 사이의 연면 거리, 다시 말하면 절연 내압이 확보된다. 이 때 케이스(CAS)에는 복수의 관통 구멍이 형성되어 있고, 이들 복수의 관통 구멍에 도 2에 나타내는 버스바(BSP, BSN, BSU) 및 복수의 신호 단자(SGTE)의 일부분(노출부)이 삽입된다. 이로써 도 24에 나타내는 바와 같이 케이스(CAS)로부터 버스바(BSP, BSN, BSU) 및 복수의 신호 단자(SGTE)의 일부분(노출부)이 돌출된 구조물이 얻어진다.
여기서 케이스(CAS)는 오목부(외부 단자부)(UTC), 오목부(외부 단자부)(NTC) 및 오목부(외부 단자부)(PTC)를 가진다. 도 24에서는 도시를 생략했으나 다음 외부 단자 성형 공정 이전에 오목부(UTC, NTC, PTC) 각각에 도 4에 나타내는 너트(NUT)를 삽입한다.
<외부 단자 성형>
다음으로 도 24에 나타내는 스텝(CS7)(외부 단자 성형 공정)에서는 케이스(CAS)로부터 노출되는 버스바(BSP, BSN, BSU)의 일부분(노출부) 각각에 대해 굽힘 가공을 실시한다. 이로써 오목부(UTC)는 단자(UTE)로 피복되며, 오목부(NTC)는 단자(NTE)로 피복되고, 오목부(PTC)는 단자(PTE)로 피복된다.
<검사>
다음으로 도 24에 스텝(CS8)(검사 공정)에서는 전자 장치(EA1)에 대해 외관 검사 및 전기 시험 등 필요한 시험을 실시한다. 검사의 결과 합격으로 판정된 것은 제품으로서 출하된다.
(실시형태 2)
다음으로 실시형태 2로서 도 1을 사용해서 설명한 레그(LG1)가 복수의 상부 암과 복수의 하부 암으로 구성되는 인버터 회로에 내장되는 전자 장치(EA2)를 들어서 설명한다. 도 25는 본 실시형태 2의 전자 장치 회로의 구성예를 나타내는 회로도이다. 도 25는 도 1에 나타내는 인버터 회로(PWC)의 레그(LG1) 내지 레그(LG3) 중 레그(LG1)에 착안하고, 레그(LG1)를 단위 레그(LG1A)와 단위 레그(LG1B)로 구성하는 예를 나타내고 있다. 또, 본 실시형태 2에서는 상기 실시형태 1과의 차이점을 중심으로 설명하고, 상기 실시형태 1과 중복되는 설명은 원칙적으로 생략한다.
예컨대 도 1에 나타내는 인버터 회로(PWC)와 같이 일반적인 인버터 회로에 있어서 레그(LG1) 내지 레그(LG3) 각각은 하나의 상부 암과 하나의 하부 암으로 구성되어 있다. 그러나 인버터 회로에 흐르는 전류값에 따라서는 상부 암과 하부 암에 흐르는 전류 허용량을 초과할 경우가 있다. 그래서 본 실시형태에서와 같이 상부 암 및 하부 암을 각각 복수개씩 가진 구성으로 함으로써 인버터 회로에 흐르는 전류 허용량을 늘릴 수 있다.
도 25에 나타내는 전자 장치(EA2)가 구비하는 회로는 도 1에 나타내는 레그(LG1)에 해당하는 부분을 구성하지만 레그(LG1)에 단위 레그(LG1A)와 단위 레그(LG1B)가 포함되어 있는 점에서 다르다. 전자 장치(EA2)의 경우 단위 레그(LG1A)와 단위 레그(LG1B)가 병렬로 연결되어 있으므로 레그(LG1)에 대전류가 흘러도 단위 레그(LG1A)와 단위 레그(LG1B)에 전류를 분산시킬 수 있다. 즉, 전자 장치(EA2)는 도 15에 나타내는 전자 장치(EA1)에 비해 대전류를 흐르게 하는 것이 가능한 구성으로 되어 있다.
<전자 장치의 실장 형태>
다음으로 도 25에 나타내는 회로에 대응하는 전자 장치의 구조예에 대해 설명한다. 또, 도 26에 나타내는 전자 장치(EA2)의 외관은 도 2에 나타내는 전자 장치(EA1)의 외관과 동일하므로 도시를 생략한다. 도 26은 도 25에 나타내는 전자 장치의 내부 구조를 나타내는 평면도이다. 도 27은 도 26의 A-A선을 따른 단면도이다. 또, 도 28은 도 27에 나타내는 반도체 장치에 연결되는 버스바의 주변을 확대해서 나타내는 확대 단면도이다.
또, 도 26에 나타내는 바와 같이 기판(WB)의 상면(WBt) 상에는 반도체 장치(PAC1A, PAC1B, PAC2A, PAC2B)가 탑재되어 있다. 이들 4개의 반도체 장치(PAC1A, PAC1B, PAC2A, PAC2B) 각각은 동일한 구조가 되어 있고, 각각 도 25에 나타내는 트랜지스터(Tr)와 다이오드(FWD)를 구비한다. 또, 반도체 장치(PAC1A, PAC1B, PAC2A, PAC2B) 각각은 파워 트랜지스터인 트랜지스터(Tr)의 컬렉터 전극(CP)과 전기적으로 연결되는 컬렉터 단자(CT), 트랜지스터(Tr)의 이미터 전극(EP)과 전기적으로 연결되는 이미터 단자(ET) 및 트랜지스터(Tr)의 게이트 전극과 전기적으로 연결되는 게이트 단자(GT)를 가진다. 반도체 장치(PAC1A) 및 반도체 장치(PAC2A)는 도 25에 나타내는 단위 레그(LG1A)를 구성하고, 반도체 장치(PAC1B) 및 반도체 장치(PAC2B)는 도 25에 나타내는 단위 레그(LG1B)를 구성한다.
반도체 장치(PAC1A) 및 반도체 장치(PAC1B)는 X방향으로 서로 인접하도록 배열되어 있다. 또, 도 27에 나타내는 바와 같이 반도체 장치(PAC1A) 및 반도체 장치(PAC1B)의 컬렉터 단자(CT)(도 28 참조)는 버스바(BSP)를 개재해서 서로 전기적으로 연결되며, 또 단자(PTE)와 전기적으로 연결되어 있다. 다시 말하면 버스바(BSP)는 반도체 장치(PAC1A)의 컬렉터 단자(CT)에 연결되는 접합부(BPC)와 반도체 장치(PAC1B)의 컬렉터 단자(CT)에 연결되는 접합부(BPC)를 가진다.
한편 반도체 장치(PAC1A) 및 반도체 장치(PAC1B)의 이미터 단자(ET)(도 25 참조)는 도체 패턴(MP1)을 개재해서 서로 전기적으로 연결되어 있으며, 또 도체 패턴(MP1) 및 버스바(BSU)를 개재해서 단자(UTE)와 전기적으로 연결되어 있다.
반도체 장치(PAC2A) 및 반도체 장치(PAC2B)는 X방향으로 서로 인접하도록 배열되어 있다. 또, 도 27에 나타내는 바와 같이 반도체 장치(PAC2A) 및 반도체 장치(PAC2B)의 이미터 단자(ET)(도 28 참조)는 버스바(BSN)를 개재해서 서로 전기적으로 연결되어 있으며, 또 단자(NTE)와 전기적으로 연결되어 있다. 다시 말하면 버스바(BSN)는 반도체 장치(PAC2A)의 이미터 단자(ET)에 연결되는 접합부(BPC)와 반도체 장치(PAC2B)의 이미터 단자(ET)에 연결되는 접합부(BPC)를 가진다.
한편 반도체 장치(PAC2A) 및 반도체 장치(PAC2B)의 컬렉터 단자(CT)(도 25 참조)는 도체 패턴(MP1)을 개재해서 서로 전기적으로 연결되어 있으며, 또 도체 패턴(MP1) 및 버스바(BSU)를 개재해서 단자(UTE)와 전기적으로 연결되어 있다.
또, 도 26에 나타내는 바와 같이 반도체 장치(PAC1A, PAC1B, PAC2A, PAC2B) 각각이 가지는 복수의 리드(LD)는 기판(WB)의 상면(WBt)에 형성된 복수의 도체 패턴(MP2)에 연결되어 있다. 복수의 도체 패턴(MP2) 각각은 신호 단자(SGTE)에 연결되어 있다. 도 2에 나타내는 전자 장치(EA1)와 마찬가지로 복수의 신호 단자(SGTE)에는 반도체 장치로 게이트 신호를 전송하는 단자(GTE1, GTE2)가 포함된다. 또, 복수의 신호 단자(SGTE)에는 예를 들어 온도나 전압 혹은 전류 등, 반도체 장치의 작동 상태를 감시하기 위한 신호가 출력되는 모니터링 단자(MTE)가 포함된다.
또, 전자 장치(EA2)가 구비하는 반도체 장치(PAC1A, PAC1B, PAC2A, PAC2B) 각각은 기판(WB)의 상면(WBt)과 대향하는 기판측 주면과 상기 기판측 주면의 반대측에 위치하는 반대측 주면을 가진다. 버스바(BSP)는 반도체 장치(PAC1A, PAC1B)의 상기 반대측 주면에 접합되어 있고, 버스바(BSN)는 반도체 장치(PAC2A, PAC2B)의 상기 반대측 주면에 접합되어 있다.
상세하게는 도 28에 나타내는 반도체 장치(PAC1A, PAC1B)의 밀봉체(MR)(도 14 참조)의 주면(MRt)은 기판(WB)의 상면(WBt)과 대향하고 있다. 반도체 장치(PAC1A, PAC1B)의 밀봉체(MR)의 주면(MRt)으로부터 노출되는 클립(CLP)의 노출면은 상기 기판측 주면에 해당한다. 기판측 주면에 해당하는 클립(CLP)의 노출면은 연결 부재(BND1)를 개재해서 도체 패턴(MP1)에 접합되어 있다.
또, 반도체 장치(PAC1A, PAC1B)의 밀봉체(MR)의 주면(MRb)(도 14 참조)으로부터 노출되는 다이 패드(DP)의 노출면은 상기 반대측 주면에 해당한다. 반대측 주면에 해당하는 다이 패드(DP)의 노출면은 연결 부재(BND3)를 개재해서 버스바(BSP)의 접합부(BPC)에 접합되어 있다. 반도체 장치(PAC1A, PAC1B)의 다이 패드(DP)는 버스바(BSP)를 개재해서 단자(PTE)와 전기적으로 연결되어 있다.
또, 반도체 장치(PAC2A, PAC2B)의 밀봉체(MR)의 주면(MRb)으로부터 노출되는 다이 패드(DP)의 노출면은 상기 기판측 주면에 해당한다. 기판측 주면에 해당하는 다이 패드(DP)의 노출면은 연결 부재(BND2)를 개재해서 도체 패턴(MP1)에 접합되어 있다. 또, 반도체 장치(PAC2A, PAC2B)의 밀봉체(MR)의 주면(MRt)(도 14 참조)으로부터 노출되는 클립(CLP)의 노출면은 상기 반대측 주면에 해당한다. 반대측 주면에 해당하는 클립(CLP)의 노출면은 연결 부재(BND4)를 개재해서 버스바(BSN)의 접합부(BPC)에 접합되어 있다. 반도체 장치(PAC2A, PAC2B)의 클립(CLP)은 버스바(BSN)를 개재해서 단자(NTE)와 전기적으로 연결되어 있다. 예컨대 도 28에 나타내는 바와 같이 Z방향을 따른 부분(BP3)의 연장 거리(D3)는 X방향을 따른 부분(BP2)의 연장 거리(D2)보다 짧다.
전자 장치(EA2)와 같이 케이스(CAS)의 수용부(PKT) 내에 4개의 반도체 장치(PAC1A, PAC1B, PAC2A, PAC2B)를 수용할 경우라도 도 2에 나타내는 전자 장치(EA1)와 동일한 외형 치수로 하는 것은 가능하다. 단, 반도체 장치(PAC1A, PAC1B, PAC2A, PAC2B)는 기판(WB) 상에 적층되지 않고 각각이 기판(WB) 상에 나란히 배치되므로 버스바(BSP) 및 버스바(BSN)의 레이아웃을 포함해서 레이아웃의 제약이 크다.
그래서 본 실시형태에서는 전자 장치(EA2)에 있어서 케이스(CAS)의 외형 크기의 증가를 억제하면서 버스바(BSP, BSN)의 기생 인덕턴스를 줄이는 기술에 대해 설명한다. 버스바(BSP, BSN)의 기생 인덕턴스를 줄이기 위한 기본적인 사상은 상기 실시형태 1에서 설명한 것과 동일하다. 즉, 버스바(BSP, BSN)의 레이아웃을 검토할 경우 전력 변환 효율을 향상시키는 관점에서 버스바(BSP, BSN)의 연장 거리(배선 경로 거리)를 단축하고, 또 근거리로 서로 대향한 상태로 나란히 연장되는 부분의 면적을 크게 하는 것이 바람직하다. 또, 버스바(BSP)와 버스바(BSN) 사이의 절연 내압을 확보하는 것이 필요하다.
우선 도 26 및 도 27에 나타내는 바와 같이 전자 장치(EA2)의 경우 버스바(BSP)의 부분(BP1), 버스바(BSN)의 부분(BP1) 및 절연판(IF) 각각이 반도체 장치(PAC1A)와 중첩되는 위치에 배치되어 있는 점에서 도 4에 나타내는 전자 장치(EA1)와 다르다. 도 27에 나타내는 바와 같이 반도체 장치(PAC1B)에서 케이스(CAS) 측벽까지의 거리의 제약에 따라 전자 장치(EA2)는 버스바(BSP)가 반도체 장치(PAC1A)와 중첩되는 구조로 되어 있다.
이 경우 버스바(BSP)와 버스바(BSN)가 근거리로 서로 대향한 상태로 나란히 연장되는 부분(BP1)을 가지도록 구성하면 도 28에 나타내는 바와 같이 절연판(IF1) 및 버스바(BSN)가 반도체 장치(PAC1A)와 중첩된다. 이에 따라 버스바(BSP)와 버스바(BSN) 사이에 발생되는 상호 인덕턴스의 영향을 늘려 저항을 줄일 수 있다. 그러나 버스바(BSN)가 반도체 장치(PAC1A)와 중첩되어 있는 경우, 도 16에 나타내는 전자 장치(EA1)에 비해 버스바(BSN)와 반도체 장치(PAC1A) 사이의 거리가 짧다.
따라서 전자 장치(EA2)의 절연 내압 특성을 고려해 볼 때 단자(PTE)에 연결되는 전송 경로와 단자(NTE)에 연결되는 전송 경로 사이에 확실하게 절연판(IF1)을 개재시키며, 또 필요한 연면 거리를 확보하는 것이 중요하다. 특히 반도체 장치(PAC1A)의 컬렉터 단자(CT)의 일부가 버스바(BSP)로 피복되지 않고 밀봉체(MR)(도 14 참조)의 외부에 노출되어 있는 경우, 노출 부분과 버스바(BSN) 사이의 연면 거리가 단축되기 쉽다.
전자 장치(EA2)의 경우 상술한 컬렉터 단자(CT)의 노출 부분에서의 절연 내압 특성을 향상시키는 관점에서 이하의 구조를 채택하고 있다. 즉, 도 28에 나타내는 바와 같이 버스바(BSN)는 부분(BP1)과 접합부(BPC) 사이에 위치하며 버스바(BSP)로부터 멀어지는 방향(도 28에서는 X방향)으로 연장되는 부분(BP5)과, 부분(BP5)과 접합부(BPC) 사이에 위치하며 Z 방향을 따라 연장되는 부분(BP6)을 구비한다. 또, 절연판(IF1)의 일부분(선단 부분)은 버스바(BSN)의 부분(BP5)보다 낮은 위치에 있다.
상세하게는 절연판(IF1)은 반도체 장치(PAC1A)의 컬렉터 단자(CT) 중 버스바(BSP)로부터 노출되는 부분을 피복하고 있다. 또, 절연판(IF1)은 버스바(BSN)의 부분(BP1)과 반도체 장치(PAC1) 사이에 개재된다. 또, 절연판(IF1)은 버스바(BSN)의 부분(BP5)의 하면(반도체 장치(PAC1A)와 대향하는 면)의 적어도 일부분을 피복하고 있다. 이에 따라 단자(PTE)에 연결되는 전송 경로와 단자(NTE)에 연결되는 전송 경로 사이에 확실하게 절연판(IF1)을 개재시킬 수 있으므로 필요한 연면 거리를 확보할 수 있다.
전자 장치(EA2)의 경우 상술한 바와 같이 단자(PTE)에 연결되는 전송 경로와 단자(NTE)에 연결되는 전송 경로의 연면 거리를 늘리기 위해 버스바(BSN)가 부분(BP5) 및 부분(BP6)으로 이루어지는 단차부를 구비한다. 이 때문에 도 16에 나타내는 전자 장치(EA1)와 비교할 때 버스바(BSP) 및 버스바(BSN) 각각의 부분(BP1)의 Z방향을 따른 연장 거리(D1)의 길이가 짧다. 그러나 본 실시형태에서와 같이 버스바(BSN)의 부분(BP1)이 반도체 장치(PAC1A)와 중첩되는 경우에는 절연 내압 특성의 향상을 우선시켜 상기 단차부를 형성하는 것이 바람직하다.
단, 전자 장치(EA2)의 경우 도 16에 나타내는 전자 장치(EA1)와 마찬가지로 Z방향에 따른 부분(BP3)의 연장 거리(D3)를 단축함으로써 부분(BP1)의 연장 거리(D1)의 길이가 길어지도록 구성되어 있다. 도 28에 나타내는 예에서는 연장 거리(D3)는 예를 들어 5.0mm이고, 연장 거리(D2)는 예를 들어 6.6mm이다. 케이스(CAS)의 두께(Z방향의 높이)가 일정하다고 하면 연장 거리(D3)를 될 수 있는 한 줄임으로써 버스바(BSP)의 부분(BP1)의 연장 거리(D1)를 늘릴 수 있다. 도 28에 나타내는 예에서는 Z방향을 따른 버스바(BS)의 부분(BP1) 및 버스바(BSN)의 부분(BP1) 각각의 연장 거리(D1)는 서로 동일하며 각각 11.8mm이다. 즉, 도 28에 나타내는 예에서는 연장 거리(D1)는 부분(BP3)의 연장 거리(D3)보다 길다. 또, 도 28에 나타내는 예에서는 연장 거리(D1)는 부분(BP2)의 연장 거리(D2)보다 길다.
또, 버스바(BSP)의 부분(BP1)과 버스바(BSN)의 부분(BP1) 사이에는 절연판(IF1)이 개재되어 있으므로 서로 대향하는 부분(BP1)의 이격 거리(GD1)를 줄여도 절연 내성을 확보할 수 있다. 따라서 버스바(BSP)의 부분(BP1)과 버스바(BSN)의 부분(BP1)의 이격 거리(GD1)는 Z방향을 따른 버스바(BSP)의 부분(BP3)의 연장 거리(D3)보다 짧다. 도 28에 나타내는 예에서는 버스바(BSP)의 부분(BP1)과 버스바(BSN)의 부분(BP1)은 일정 간격으로 배치되어 있으며, 이격 거리(GD1)의 값은 예를 들어 1.0mm이다. 버스바(BSP) 및 버스바(BSN) 각각의 판두께(두께)는 각각 1.2mm이며, 이격 거리(GD1)의 값은 버스바(BSP) 및 버스바(BSN) 각각의 판두께보다 작다.
한편 반도체 장치(PAC1A)의 근방에서는 절연 내압 특성을 향상시키는 관점에서 버스바(BSN)와 버스바(BSP)의 이격 거리가 길어져 있다. 도 28에 나타내는 예에서는 버스바(BSN)의 부분(BP6)과 버스바(BSP)의 이격 거리(GD2)는 7.9mm이다. 또, 반도체 장치(PAC1A)와 반도체 장치(PAC2A)의 이격 거리는 3.0mm이다.
또, 전자 장치(EA2)는 상술한 바와 같이 기판(WB) 상에서의 레이아웃의 제약에 따라 버스바(BSN)의 일부분(부분(BP1))이 반도체 장치(PAC1A)와 중첩되는 구조로 되어 있다. 그러나 가능한 한 절연판(IF1)을 경계로 해서 단자(PTE)에 연결되는 전송 경로와 단자(NTE)에 연결되는 전송 경로를 구획하는 것이 바람직하다. 도 27에 나타내는 바와 같이 전자 장치(EA2)의 경우 Z방향에 있어서 단자(PTE)는 반도체 장치(PAC1A) 및 반도체 장치(PAC1B) 중 적어도 한쪽과 중첩된다. 도 27에 나타내는 예에서는 단자(PTE)는 반도체 장치(PAC1B)와 중첩된다. 또, Z방향에 있어서 단자(NTE)는 반도체 장치(PAC2A) 및 반도체 장치(PAC2B) 중 적어도 한쪽과 중첩된다. 도 27에 나타내는 예에서는 단자(NTE)는 반도체 장치(PAC2A)와 중첩된다. 또, 전자 장치(EA2)의 경우 레이아웃의 제약에 따라 모든 반도체 장치를 연결되는 단자의 바로 아래에 배치하는 것은 곤란하다. 예컨대 Z방향에 있어서 반도체 장치(PAC2B)는 단자(UTE)와 중첩되어 있다.
또, 상술한 바와 같이 전자 장치(EA2)는 도 16에 나타내는 전자 장치(EA1)와 비교해서 Z방향을 따른 부분(BP1)의 연장 거리(D1)가 짧다. 따라서 상호 인덕턴스의 영향을 크게 하는 관점에서 도 17 및 도 18을 사용해서 설명한 구조를 적용하는 것이 바람직하다. 즉, 도 17에 나타내는 바와 같이 버스바(BSP)의 부분(BP1)은 Z방향 및 X방향(도 28 참조) 각각과 교차되는 Y방향으로 연장된다. 또, Y방향을 따른 부분(BP1)의 연장 거리(폭)(D1W)는 Z방향을 따른 부분(BP1)의 연장 거리(D1)보다 길다. 또, Y방향을 따른 부분(BP1)의 연장 거리(D1W)는 Y방향을 따른 부분(BP3)의 연장 거리(폭)(D3W)보다 길다. 마찬가지로 도 18에 나타내는 바와 같이 버스바(BSN)의 부분(BP1)은 Z방향 및 X방향(도 28 참조) 각각과 교차되는 Y방향으로 연장된다. 또, Y방향을 따른 부분(BP1)의 연장 거리(폭)(D1W)는 Z방향을 따른 부분(BP1)의 연장 거리(D1)보다 길다. 또, Y방향을 따른 부분(BP1)의 연장 거리(D1W)는 Y방향을 따른 부분(BP4)의 연장 거리(폭)(D4W)보다 길다.
다시 말하면 아래와 같이 표현할 수 있다. 즉, 도 17에 나타내는 버스바(BSP)의 부분(BP1)은 측면에서 볼 때 부분(BP2)과 접합부(BPC) 사이에 위치하는 중앙부와, 중앙부의 양쪽 옆에 있는 돌출부(BPf)를 가진다. 마찬가지로 도 18에 나타내는 버스바(BSN)의 부분(BP1)은 측면에서 볼 때 부분(BP4)과 접합부(BPC) 사이에 위치하는 중앙부와, 중앙부의 양쪽 옆에 있는 돌출부(BPf)를 가진다.
또, 전자 장치(EA2)의 경우 반도체 장치(PAC1A)와 반도체 장치(PAC1B)의 이격 거리, 및 반도체 장치(PAC2A)와 반도체 장치(PAC2B)의 이격 거리는 반도체 장치(PAC1A)와 반도체 장치(PAC2A)의 이격 거리보다 짧다. 도 27에 나타내는 예에서는 반도체 장치(PAC1A)와 반도체 장치(PAC2A)의 이격 거리는 3.0mm이고, 반도체 장치(PAC1A)와 반도체 장치(PAC1B)의 이격 거리 및 반도체 장치(PAC2A)와 반도체 장치(PAC2B)의 이격 거리는 예를 들어 1mm이다. 동일한 레그에 포함되는 반도체 장치(PAC1A)와 반도체 장치(PAC1B)의 이격 거리 및 반도체 장치(PAC2A)와 반도체 장치(PAC2B)의 이격 거리는 전기적 특성의 관점에서 작을수록 바람직하다. 단, 도체 패턴(MP1) 상에 배치되는 연결 부재(BND1, BND2)의 오름(creep-up)이나 세정 특성의 악화에 따른 세정 찌꺼기로 인해 절연 내압이 저하되는 것을 고려하면 어느 정도의 이격 거리가 있는 것이 바람직하다.
이와 같이 반도체 장치(PAC1A)와 반도체 장치(PAC1B)의 이격 거리, 및 반도체 장치(PAC2A)와 반도체 장치(PAC2B)의 이격 거리가 짧은 경우, 도 27에 나타내는 서로 인접하는 연결 부재(BND3)의 이격 거리, 및 서로 인접하는 연결 부재(BND4)의 이격 거리가 각각 단축된다. 따라서 흘러 넘친 연결 부재(BND3, BND4)가 서로 인접하는 반도체 장치 사이로 돌아 들어가 도체 패턴(MP1)과 접촉되는 것을 억제하는 관점에서 도 29 및 도 30에 나타내는 바와 같은 변형예가 바람직하다. 도 29는 도 27에 나타내는 로우 사이드의 버스바와 반도체 장치의 연결 부분의 변형예를 나타내는 확대 단면도이다. 도 30은 도 27에 나타내는 하이 사이드의 버스바와 반도체 장치의 연결 부분의 변형예를 나타내는 확대 단면도이다.
도 29에 나타내는 바와 같이 버스바(BSN)는 서로 인접하는 2개의 접합부(BPC) 사이에 있으며, 또 기판(WB)으로부터 멀어지는 방향으로 돌출되는 돌출부(BSS)를 가진다. 또, 도 30에 나타내는 바와 같이 버스바(BSP)는 서로 인접하는 2개의 접합부(BPC) 사이에 있으며, 또 기판(WB)으로부터 멀어지는 방향으로 돌출되는 돌출부(BSS)를 가진다.
도 29에 나타내는 바와 같이 버스바(BSN)의 2개의 접합부(BPC) 및 돌출부(BSS) 각각은 반도체 장치(PAC2A)의 주면(MSt) 또는 반도체 장치(PAC2B)의 주면(MSt)과 대향하는 뒷면(BSb) 및 뒷면(BSb)의 반대측인 표면(BSt)을 가진다. 반도체 장치(PAC2A)의 주면(MSt)으로부터 접합부(BPC)의 뒷면(BSb)까지의 Z방향을 따른 간격은 반도체 장치(PAC2B)의 주면(MSt)으로부터 돌출부(BSS)의 뒷면(BSb)까지의 Z방향을 따른 간격보다 작다. 또, 도 30에 나타내는 바와 같이 버스바(BSP)의 2개의 접합부(BPC) 및 돌출부(BSS) 각각은 반도체 장치(PAC1A)의 주면(MSt) 또는 반도체 장치(PAC1B)의 주면(MSt)과 대향하는 뒷면(BSb) 및 뒷면(BSb)의 반대측인 표면(BSt)을 가진다. 반도체 장치(PAC1A)의 주면(MSt)으로부터 접합부(BPC)의 뒷면(BSb)까지의 Z방향을 따른 간격은 반도체 장치(PAC1)의 주면(MSt)으로부터 돌출부(BSS)의 뒷면(BSb)까지의 Z방향을 따른 간격보다 작다.
이와 같이 서로 인접하는 접합부(BPC) 사이에 돌출부(BSS)가 형성되어 있는 경우, 가령 연결 부재(BND3, BND4)의 배치량이 많더라도 돌출부(BSS)의 뒷면(BSb)측에 과잉한 연결 부재(BND3, BND4)를 흡수하는 스페이스를 확보할 수 있다. 즉, 도 29 및 도 30에 나타내는 구조에 따르면 흘러 넘친 연결 부재(BND3, BND4)가 서로 인접하는 반도체 장치 사이에 돌아 들어가서 도체 패턴(MP1)에 접촉되는 것을 억제할 수 있다.
또, 전자 장치(EA2)의 제조 방법은 도 23에 나타내는 반도체 부품 탑재 공정에 있어서 4개의 반도체 장치(반도체 부품)가 도체 패턴(MP1) 상에 탑재되는 점에서 상기 실시형태 1에서 설명한 전자 장치(EA1)의 제조 방법과 다르다. 또, 도 23에 나타내는 버스바 탑재 공정에 있어서 버스바(BSN)의 부분(BP1)(도 28 참조) 및 절연판(IF1) 각각이 반도체 장치(PAC1A)(도 28 참조)와 중첩되도록 탑재되는 점에서 상기 실시형태 1에서 설명한 전자 장치(EA1)의 제조 방법과 다르다.
상술한 차이점을 제외하고 전자 장치(EA2)는 상기 실시형태 1에서 설명한 전자 장치(EA1)와 동일하다. 따라서 중복되는 설명을 생략한다.
이상으로 본 발명자에 의해 이루어진 발명을 실시형태에 의거해서 구체적으로 설명했으나 본 발명은 상기 실시형태에 한정되는 것은 아니고, 그 요지로부터 벗어나지 않는 범위에서 다양하게 변경이 가능한 것은 말할 나위도 없다. 또, 상기 실시형태 중에서도 몇 개의 변형예에 대해 설명했으나 이하에서는 상기 실시형태에서 설명한 변형예 이외의 대표적인 변형예에 대해 설명한다.
<변형예 1>
예컨대 상기 실시형태 1에서는 도 16에 나타내는 버스바(BSP) 및 버스바(BSN) 각각이 절연판(IF1)에 접착된 실시형태에 대해 설명했다. 그러나 도 31에 나타내는 전자 장치(EA3)와 같이 버스바(BSP) 및 버스바(BSN)의 일부분이 절연재인 수지체(IF2)에 의해 밀봉되어 있어도 된다. 도 31은 도 16에 대한 변형예인 전자 장치의 확대 단면도이다.
도 31에 나타내는 전자 장치(EA3)는 버스바(BSP) 및 버스바(BSN)의 일부분이 절연재인 수지체(IF2)에 의해 밀봉되어 있는 점에서 도 16에 나타내는 전자 장치(EA1)와 다르다. 또, 전자 장치(EA3)의 버스바(BSP)의 부분(BP1)과 버스바(BSN)의 부분(BP1) 사이에는 도 16에 나타내는 절연판(IF1)이 없고, 그 대신 수지체(IF2)의 일부분이 매립되어 있다.
상세하게는 버스바(BSP)의 부분(BP1) 및 버스바(BSN)의 부분(BP1)은 일체로 형성된 하나의 수지체(IF2)에 의해 밀봉되고, 버스바(BSP)의 접합부(BPC) 및 단자(노출부)(PTE)와, 버스바(BSN)의 접합부(BPC) 및 단자(노출부)(NTE) 각각은 수지체(IF2)로부터 노출되어 있다. 수지체(IF2)는 버스바(BSP) 및 버스바(BSN)를 도시하지 않는 성형 금형 내에 배치하고 금형 내에 수지를 공급해서 경화시킴으로써 형성된다.
상기 방법으로 성형되는 수지체(IF2)를 구비하는 전자 장치(EA3)의 경우 버스바(BSP)의 부분(BP1)과 버스바(BSN)의 부분(BP1)의 이격 거리(GD1)의 값은 성형 금형 내에 버스바(BSP) 및 버스바(BSN)를 배치할 때의 정밀도에 따라 규정된다. 따라서 이격 거리(GD1)의 값을 고정밀도로 제어 가능하다.
또, 전자 장치(EA3)의 경우 버스바(BSP)의 부분(BP1)과 버스바(BSN)의 부분(BP1) 사이에 삽입되는 수지체(IF2)는 주위의 부분과 일체로 형성되므로 버스바(BSP)와 버스바(BSN) 사이의 부분만으로의 강성은 요구되지 않는다. 따라서 버스바(BSP)의 부분(BP1)과 버스바(BSN)의 부분(BP1)의 이격 거리(GD1)의 값을 도 16에 나타내는 전자 장치(EA1)에 비해 더욱 작게 할 수 있다.
또, 전자 장치(EA3)의 경우 버스바(BSP)의 부분(BP1)과 버스바(BSN)의 부분(BP1)은 서로 간의 대향면 이외에 그 반대측의 면도 또한 절연 재료에 의해 피복된다. 이 경우 버스바(BSP, BSN)에 전압이 인가되었을 때의 공기 중 방전(air discharge)의 리스크가 저하되므로 수지체(IF2)로부터 노출되는 부분(예를 들어 부분(BP2)이나 부분(BP3))에서의 연면 거리의 조건도 완화된다.
또, 도 31은 도 16에 나타내는 전자 장치(EA1)에 대한 변형예로서 설명했으나 도 27에 나타내는 전자 장치(EA2)에 대한 변형예로서 도 27에 나타내는 버스바(BSP)의 부분(BP1) 및 버스바(BSN)의 부분(BP1)을 일체로 형성된 하나의 수지체(IF2)에 의해 밀봉해도 된다. 이 경우 상술한 연면 거리의 조건 완화 효과에 따라 도 28에 나타내는 부분(BP6)의 Z방향을 따른 연장 거리를 단축할 수 있으므로 부분(BP1)의 연장 거리(D1)를 늘릴 수 있다.
또, 도시를 생략하나 도 16에 나타내는 바와 같이 버스바(BSP) 및 버스바(BSN) 각각이 절연판(IF1)에 접착된 상태로 도 31에 나타내는 수지체(IF2)를 형성할 수도 있다. 이 경우 도 16에 나타내는 바와 같이 버스바(BSP)의 부분(BP1)과 버스바(BSN)의 부분(BP1) 사이에 절연판(IF1)이 개재되게 된다.
<변형예 2>
또, 예를 들어 상기 실시형태 1 및 실시형태 2에서는 스위칭 소자를 구성하는 트랜지스터(Tr)로서 IGBT를 사용하는 예에 대해서 설명했다. 그러나 변형예로서 인버터 회로의 스위칭 소자로서 파워 MOSFET를 사용할 수도 있다. 파워 MOSFET의 경우 트랜지스터를 구성하는 반도체 소자 내에 기생 다이오드인 바디 다이오드(body diode)가 형성된다. 상기 바디 다이오드는 도 15 및 도 25에 나타내는 다이오드(프리 휠링 다이오드)(FWD)의 기능을 수행한다. 이 때문에 파워 MOSFET를 구비한 반도체 칩을 사용하면 그 반도체 칩 내부에 바디 다이오드가 내장된다. 따라서 파워 MOSFET를 사용할 경우에는 하나의 반도체 장치(반도체 패키지) 내부에 탑재하는 반도체 칩은 하나만 있으면 된다. 단, 바디 다이오드와 상기 실시형태에서 설명한 다이오드(FWD)는 다이오드 특성이 다르다. 따라서 파워 MOSFET를 사용할 경우라도 상기 실시형태에서 설명한 다이오드(FWD)를 함께 사용할 경우도 있다.
또, 인버터 회로의 스위칭 소자로서 파워 MOSFET를 사용할 경우 상기 실시형태 1 및 실시형태 2의 설명 중 이미터로 기재한 부분을 소스로 대체하고, 컬렉터로 기재한 부분을 드레인으로 대체해서 적용할 수 있다. 따라서 중복되는 설명은 생략한다.
<변형예 3>
또, 예를 들어 상기 실시형태 1 및 실시형태 2에서는 도 13에 나타내는 바와 같이 반도체 칩(CHP1)이 패키징된 반도체 장치(PAC)를 사전에 제조하고, 이 반도체 장치(PAC)를 기판(WB)(도 16 참조)에 탑재하는 실시형태에 대해 설명했다. 그러나 변형예로서 도 13에 나타내는 반도체 칩(반도체 부품)(CHP1)이나 반도체 칩(반도체 부품)(CHP2)이 도 3에 나타내는 기판(WB)의 도체 패턴(MP1) 상에 직접적으로 탑재되는 실시형태에 적용할 수도 있다.
이 경우 반도체 칩(CHP1)의 컬렉터 전극(CP)(도 6 참조)이 기판(WB) 상의 도체 패턴에 연결되므로 기판(WB) 상에는 서로 분리된 복수의 도체 패턴이 형성되어 있을 필요가 있다. 또, 반도체 칩(CHP1)의 이미터 전극(EP)이나 게이트 전극(GP)은 와이어(BW)를 개재해서 복수의 도체 패턴 중 하나에 연결된다. 또, 도 16에 나타내는 버스바(BSP)나 버스바(BSN)는 복수의 도체 패턴 중 하나에 연결된다. 또, 이 변형예의 경우 와이어(BW)의 보호 및 와이어(BW)로부터의 공기 중 방전을 억제하기 위해 복수의 반도체 칩(CHP1) 및 복수의 와이어(BW) 각각을 겔 형태의 수지 재료로 밀봉할 필요가 있다.
이와 같이 패키징되어 있지 않는 반도체 칩(CHP1)을 직접적으로 기판(WB) 상에 탑재하는 방식이라도 좋지만, 이 경우에는 전자 장치의 구조가 복잡해진다. 따라서 도 16에 나타내는 바와 같이 버스바(BSP, BSN)의 구조를 단순화해서 기생 인덕턴스의 저감을 도모하는 관점에서 도 16에 나타내는 전자 장치(EA1)나 도 27에 나타내는 전자 장치(EA2)와 같이 사전에 패키징된 반도체 장치(PAC)를 기판(WB) 상에 탑재하는 실시형태가 더욱 바람직하다.
<변형예 4>
또, 예를 들어 상기 실시형태 1 및 실시형태 2에서는 반도체 장치의 단자에 버스바가 연결되고, 또 기판(WB)이 케이스(CAS)에로피복된 전자 장치에 대해 설명했다. 그러나 전자 장치의 형태에는 다양한 변형예가 있다. 예컨대 기판(WB) 상에 복수의 반도체 장치를 탑재하고, 케이스(CAS)로 피복하기 전의 상태대로 제품으로서 출하할 경우도 있다. 또, 반도체 장치에 버스바를 연결하기 전의 상태대로 제품으로서 출하할 경우도 있다.
<변형예 5>
또, 예를 들어 상술한 바와 같이 다양한 변형예에 대해 설명했으나 위에서 설명한 각 변형예끼리를 조합해서 적용할 수도 있다.
또, 상기 실시형태에서 설명한 구성은 이하에 나타내는 바와 같은 요소에 의해 표현할 수 있다. 도 32는 도 16에 나타내는 전자 장치의 확대 단면도이다.
또, 도 32에 나타내는 전자 장치(EA1)는 상기 실시형태 1에서 설명한 전자 장치(EA1)와 동일한 것이다. 따라서 이하의 설명에 있어서 전자 장치(EA1)의 요소의 일부는 상기 실시형태 1에서 이미 설명한 각 도면을 사용해서 설명한다.
도 15에 나타내는 바와 같이 전자 장치(EA1)는 트랜지스터(파워 트랜지스터)(Tr), 트랜지스터(Tr)의 컬렉터 전극(CP)과 전기적으로 연결되는 컬렉터 단자(CT), 트랜지스터(Tr)의 이미터 전극(EP)과 전기적으로 연결되는 이미터 단자(ET), 및 트랜지스터(Tr)의 게이트 전극과 전기적으로 연결되는 게이트 단자(GT)를 구비한 반도체 장치(PAC1)를 가진다.
또, 전자 장치(EA1)는 트랜지스터(파워 트랜지스터)(Tr), 트랜지스터(Tr)의 이미터 전극(EP)과 전기적으로 연결되는 이미터 단자(ET), 트랜지스터(Tr)의 컬렉터 전극(CP)과 전기적으로 연결되는 컬렉터 단자(CT), 및 트랜지스터(Tr)의 게이트 전극과 전기적으로 연결되는 게이트 단자(GT)를 구비한 반도체 장치(PAC2)를 가진다.
또, 전자 장치(EA1)는 도 4에 나타내는 바와 같이 반도체 장치(PAC1) 및 반도체 장치(PAC2)가 X 방향을 따라 서로 인접하도록 탑재되는 기판(WB)을 가진다.
또, 전자 장치(EA1)는 반도체 장치(PAC1) 및 반도체 장치(PAC2)가 탑재된 기판(WB)이 수용되는 수용부(PKT), 기판(WB)의 윗쪽에 있어서 X 방향을 따라 배열되는 오목부(외부 단자부)(PTC), 오목부(외부 단자부)(NTC), 및 오목부(외부 단자부)(UTC)를 구비한 케이스(CAS)를 가진다.
또, 도 32에 나타내는 바와 같이 전자 장치(EA1)는 반도체 장치(PAC1)의 컬렉터 단자(CT)에 연결되는 접합부(BPC) 및 케이스(CAS)의 오목부(PTC) 상에 있어서 케이스(CAS)의 외부에 노출되는 단자(노출부)(PTE)를 구비한 버스바(도체 막대, 도체판)(BSP)를 가진다.
또, 전자 장치(EA1)는 반도체 장치(PAC2)의 이미터 단자(ET)에 연결되는 접합부(BPC) 및 케이스(CAS)의 오목부(NTC) 상에 있어서 케이스(CAS)의 외부에 노출되는 단자(노출부)(NTE)를 구비한 버스바(도체 막대, 도체판)(BSN)를 가진다.
또, 도 4에 나타내는 바와 같이 전자 장치(EA1)는 반도체 장치(PAC1)의 이미터 단자(ET)(도 32 참조) 및 반도체 장치(PAC2)의 컬렉터 단자(CT)(도 32 참조) 각각과 도체 패턴(MP1)을 개재해서 전기적으로 연결되며, 케이스(CAS)의 오목부(UTC) 상에 있어서 케이스(CAS)의 외부에 노출되는 단자(노출부)(UTE)를 구비한 버스바(도체 막대, 도체판)(BSU)를 가진다.
또, 도 32에 나타내는 바와 같이 전자 장치(EA1)는 버스바(BSP)의 일부분과 버스바(BSN)의 일부분 사이에 배치된 절연판(절연재)(IF1)을 가진다. 버스바(BSN)는 단자(NTE)와 접합부(BPC) 사이에 위치하며, 기판(WB)의 상면(주면)(WBt)과 교차되는 Z 방향을 따라 연장되는 면(BS1)을 구비한다. 버스바(BSP)는 단자(PTE)와 접합부(BPC) 사이에 위치하고, 절연판(IF1)을 개재해서 면(BS1)과 대향하며 또 Z 방향을 따라 연장되는 면(BS2)과, 단자(PTE)에 연결되며 또 Z 방향을 따라 연장되는 면(BS3)을 구비한다. 면(BS1), 면(BS2), 및 면(BS3) 각각은 케이스(CAS)의 수용부(PKT) 내에 배치되어 있다. 여기서 X방향에 있어서 면(BS2)과 면(BS3)의 이격 거리(GD23)는 면(BS1)과 면(BS2)의 이격 거리(GD1) 및 Z방향을 따른 연장 거리(DS3) 각각보다 길다.
또, 면(BS2)의 Z방향을 따른 연장 거리(DS2)는 면(BS3)의 Z방향을 따른 연장 거리(DS3)보다 길다.
전자 장치(EA1)는 버스바(BSN) 근방에서 버스바(BSN)와 대향하는 면(BS2)의 Z방향을 따른 연장 거리(DS2)를 늘림으로써 기생 인덕턴스를 줄일 수 있다.
또, 상기 실시형태에서 설명한 전자 장치에 대해 기술적 사상을 추출하면 아래와 같이 표현할 수 있다.
〔부기 1〕
제1 파워 트랜지스터, 상기 제1 파워 트랜지스터의 제1 이미터 전극과 전기적으로 연결되는 제1 이미터 단자, 상기 제1 파워 트랜지스터의 제1 컬렉터 전극과 전기적으로 연결되는 제1 컬렉터 단자, 및 상기 제1 파워 트랜지스터의 제1 게이트 전극과 전기적으로 연결되는 제1 게이트 단자를 가지는 제1 반도체 부품과,
제2 파워 트랜지스터, 상기 제2 파워 트랜지스터의 제2 이미터 전극과 전기적으로 연결되는 제2 이미터 단자, 상기 제2 파워 트랜지스터의 제2 컬렉터 전극과 전기적으로 연결되는 제2 컬렉터 단자, 및 상기 제2 파워 트랜지스터의 제2 게이트 전극과 전기적으로 연결되는 제2 게이트 단자를 가지는 제2 반도체 부품과,
제1 방향을 따라 상기 제1 반도체 부품 및 상기 제2 반도체 부품이 서로 인접하도록 탑재되는 제1 주면을 가지는 기판과,
상기 제1 반도체 부품 및 상기 제2 반도체 부품이 탑재된 상기 기판이 수용되는 수용부와, 상기 기판의 윗쪽에 있어서 상기 제1 방향을 따라 배열되는 제1 외부 단자부 및 제2 외부 단자부를 가지는 케이스와,
단면에서 볼 때 상기 제1 반도체 부품의 상기 제1 컬렉터 단자에 접합되며 상기 제1 방향으로 연장되는 제1 접합부, 및 상기 케이스의 상기 제1 외부 단자부의 윗쪽에서 상기 케이스의 외부에 노출되는 노출부를 가지는 제1 도체판과,
단면에서 볼 때 상기 제2 반도체 부품의 상기 제2 이미터 단자에 접합되며 상기 제1 방향으로 연장되는 제2 접합부, 및 상기 케이스의 상기 제2 외부 단자부의 윗쪽에서 상기 케이스의 외부에 노출되는 노출부를 가지는 제2 도체판
을 가지며,
상기 제1 도체판 및 상기 제2 도체판 각각은 절연재를 개재해서 서로 대향하며, 또 단면에서 볼 때 상기 제1 방향과 교차되는 제2 방향을 따라 연장되는 제1 부분을 구비하고,
상기 제1 도체판은 상기 제1 부분과 상기 노출부 사이에 위치하며 상기 제2 도체판으로부터 멀어지는 상기 제1 방향으로 연장되는 제2 부분과, 상기 제2 부분과 상기 노출부 사이에 위치하며 상기 제2 방향을 따라 연장되는 제3 부분을 구비하며,
상기 제1 도체판 및 상기 제2 도체판의 상기 제1 부분, 상기 제1 도체판의 상기 제2 부분, 및 상기 제1 도체판의 상기 제3 부분 각각은 상기 케이스의 상기 수용부 내에 배치되고,
단면에서 볼 때 상기 제1 도체판의 상기 제1 부분과 상기 제2 도체판의 상기 제1 부분의 상기 제1 방향을 따른 간격은 상기 제1 반도체 부품과 상기 제2 반도체 부품의 상기 제1 방향을 따른 간격보다 작으며,
단면에서 볼 때 상기 제1 도체판의 상기 노출부와 상기 제2 도체판의 상기 노출부의 상기 제1 방향을 따른 간격은 상기 제1 도체판의 상기 제1 부분과 상기 제2 도체판의 상기 제1 부분의 상기 제1 방향을 따른 간격보다 크고,
상기 제2 방향을 따른 상기 제3 부분의 연장 거리는 상기 제1 방향을 따른 상기 제2 부분의 연장 거리보다 짧은 전자 장치.
〔부기 2〕
제1 파워 트랜지스터, 상기 제1 파워 트랜지스터의 제1 소스 전극과 전기적으로 연결되는 제1 소스 단자, 상기 제1 파워 트랜지스터의 제1 드레인 전극과 전기적으로 연결되는 제1 드레인 단자, 및 상기 제1 파워 트랜지스터의 제1 게이트 전극과 전기적으로 연결되는 제1 게이트 단자를 가지는 제1 반도체 부품과,
제2 파워 트랜지스터, 상기 제2 파워 트랜지스터의 제2 소스 전극과 전기적으로 연결되는 제2 소스 단자, 상기 제2 파워 트랜지스터의 제2 드레인 전극과 전기적으로 연결되는 제2 드레인 단자, 및 상기 제2 파워 트랜지스터의 제2 게이트 전극과 전기적으로 연결되는 제2 게이트 단자를 가지는 제2 반도체 부품과,
제1 방향을 따라 상기 제1 반도체 부품 및 상기 제2 반도체 부품이 서로 인접하도록 탑재되는 제1 주면을 가지는 기판과,
상기 제1 반도체 부품 및 상기 제2 반도체 부품이 탑재된 상기 기판이 수용되는 수용부와, 상기 기판의 윗쪽에 있어서 상기 제1 방향을 따라 배열되는 제1 외부 단자부 및 제2 외부 단자부를 가지는 케이스와,
단면에서 볼 때 상기 제1 반도체 부품의 상기 제1 드레인 단자에 접합되며 상기 제1 방향으로 연장되는 제1 접합부, 및 상기 케이스의 상기 제1 외부 단자부의 윗쪽에서 상기 케이스의 외부에 노출되는 노출부를 가지는 제1 도체판과,
단면에서 볼 때 상기 제2 반도체 부품의 상기 제2 소스 단자에 접합되며 상기 제1 방향으로 연장되는 제2 접합부, 및 상기 케이스의 상기 제2 외부 단자부의 윗쪽에서 상기 케이스의 외부에 노출되는 노출부를 가지는 제2 도체판
을 가지며,
상기 제1 도체판 및 상기 제2 도체판 각각은 절연재를 개재해서 서로 대향하며, 또 단면에서 볼 때 상기 제1 방향과 교차되는 제2 방향을 따라 연장되는 제1 부분을 구비하고,
상기 제1 도체판은 상기 제1 부분과 상기 노출부 사이에 위치하며 상기 제2 도체판으로부터 멀어지는 상기 제1 방향으로 연장되는 제2 부분과, 상기 제2 부분과 상기 노출부 사이에 위치하며 상기 제2 방향을 따라 연장되는 제3 부분을 구비하며,
상기 제1 도체판 및 상기 제2 도체판의 상기 제1 부분, 상기 제1 도체판의 상기 제2 부분, 및 상기 제1 도체판의 상기 제3 부분 각각은 상기 케이스의 상기 수용부 내에 배치되고,
단면에서 볼 때 상기 제1 도체판의 상기 제1 부분과 상기 제2 도체판의 상기 제1 부분의 상기 제1 방향을 따른 간격은 상기 제1 반도체 부품과 상기 제2 반도체 부품의 상기 제1 방향을 따른 간격보다 작으며,
단면에서 볼 때 상기 제1 도체판의 상기 노출부와 상기 제2 도체판의 상기 노출부의 상기 제1 방향을 따른 간격은 상기 제1 도체판의 상기 제1 부분과 상기 제2 도체판의 상기 제1 부분의 상기 제1 방향을 따른 간격보다 크고,
상기 제2 방향을 따른 상기 제3 부분의 연장 거리는 상기 제1 방향을 따른 상기 제2 부분의 연장 거리보다 짧은 전자 장치.
ADH1, ADH2, ADH3 : 전도성 접착제(다이 본딩재, 전도성 부재, 연결 부재, 접합재)
ADP : 애노드 전극(애노드 전극 패드, 표면 전극)
BND1, BND2, BND3, BND4 : 연결 부재(전도성 부재, 전도성 접착제, 접합재)
BP1, BP2, BP3, BP4, BP5, BP6 : 부분
BPC : 접합부
BPf : 돌출부
BSb : 뒷면(하면)
BS1, BS2, BS3 : 면
BSN, BSP, BSU : 버스바(전도성 부재, 연결 부재, 도체 막대, 도체판)
BSS : 돌출부
BSt : 표면(상면)
BW : 와이어(전도성 부재)
CAP : 용량 소자
CAS : 케이스
CDP : 캐소드 전극(캐소드 전극 패드, 뒷면 전극)
CHP1, CHP2 : 반도체 칩(반도체 부품)
CHPb : 뒷면(면, 하면, 주면)
CHPt : 표면(면, 상면, 주면)
CLP : 클립(전도성 부재, 금속 플레이트, 전극 연결 부재)
CNT : 제어 회로(논리 회로, 연산 회로)
CP : 컬렉터 전극(컬렉터 전극 패드, 뒷면 전극)
CS1-CS8, S1-S11 : 스텝
CT : 컬렉터 단자(패키지 단자, 뒷면 단자)
D1, D2, D3, D4, DS2, DS3 : 연장 거리
D1W, D3W, D4W : 연장 거리(폭)
DP : 다이 패드(칩 탑재부, 금속 플레이트, 탭, 히트 스프레더)
EA1, EA2, EA3 : 전자 장치(반도체 모듈, 파워 모듈)
EP : 이미터 전극(이미터 전극 패드, 표면전극)
ER, NR1, NR2, NR3, NR4, PR1, PR2, PR3, PR4 : 반도체 영역
ESP : 센싱 전극
ET : 이미터 단자(패키지 단자, 표면 단자)
FWD 다이오드(프리 휠링 다이오드)
GC : 게이트 구동 회로(게이트 제어 회로)
GD1, GD2, GD23 : 이격 거리
GE, GP : 게이트 전극(게이트 전극 패드, 표면전극)
GOX : 게이트 절연막
GT : 게이트 단자
GTE1, GTE2, HT, LT, NTE, PTE, UTE, VTE, WTE : 단자(외부 단자, 노출부)
IF1 : 절연판(절연재)
IF2 : 수지체(절연재)
LD, LDC : 리드(단자)
LF : 리드 프레임
LFF : 프레임부
LG1, LG2, LG3 : 레그
LG1A, LG1B : 단위 레그
LS1, LS2 : 장변
MPL1, MPL2 : 금속판(전도성 부재)
MP1, MP2 : 도체 패턴(금속 패턴)
MR : 밀봉체(수지체)
MRb : 주면(하면, 뒷면)
MRs : 측면
MRt, MRt2, MSt : 주면(상면, 표면)
MT : 모터
MTE : 모니터링 단자
NTC, PTC, UTC : 오목부(외부 단자부)
NUT : 너트
PAC, PAC1, PAC1A, PAC1B, PAC2, PAC2A, PAC2B : 반도체 장치(반도체 패키지, 반도체 부품)
PKG : 패키지
PKT : 수용부(공간, 오목부)
PWC : 인버터 회로
Tr : 트랜지스터(파워 트랜지스터)
TR : 트렌치
RT : 로터
SDF : 금속막
SGTE, ST : 신호 단자
SS3, SS4 : 단변
TB : 타이 바
TH1, TH2 : 관통 구멍
TR : 트렌치
WB : 기판
WBb : 하면(주면, 뒷면, 면)
WBt : 상면(주면, 표면, 면)

Claims (19)

  1. 제1 파워 트랜지스터, 상기 제1 파워 트랜지스터의 제1 이미터 전극과 전기적으로 연결되는 제1 이미터 단자, 상기 제1 파워 트랜지스터의 제1 컬렉터 전극과 전기적으로 연결되는 제1 컬렉터 단자, 및 상기 제1 파워 트랜지스터의 제1 게이트 전극과 전기적으로 연결되는 제1 게이트 단자를 가지는 제1 반도체 부품과,
    제2 파워 트랜지스터, 상기 제2 파워 트랜지스터의 제2 이미터 전극과 전기적으로 연결되는 제2 이미터 단자, 상기 제2 파워 트랜지스터의 제2 컬렉터 전극과 전기적으로 연결되는 제2 컬렉터 단자, 및 상기 제2 파워 트랜지스터의 제2 게이트 전극과 전기적으로 연결되는 제2 게이트 단자를 가지는 제2 반도체 부품과,
    제1 방향을 따라 상기 제1 반도체 부품 및 상기 제2 반도체 부품이 서로 인접하도록 탑재되는 제1 주면을 가지는 기판과,
    상기 제1 반도체 부품 및 상기 제2 반도체 부품이 탑재된 상기 기판이 수용되는 수용부와, 상기 기판의 윗쪽에 있어서 상기 제1 방향을 따라 배열되는 제1 외부 단자부 및 제2 외부 단자부를 가지는 케이스와,
    단면에서 볼 때 상기 제1 반도체 부품의 상기 제1 컬렉터 단자에 접합되며 상기 제1 방향으로 연장되는 제1 접합부, 및 상기 케이스의 상기 제1 외부 단자부의 윗쪽에서 상기 케이스의 외부에 노출되는 노출부를 가지는 제1 도체판과,
    단면에서 볼 때 상기 제2 반도체 부품의 상기 제2 이미터 단자에 접합되며 상기 제1 방향으로 연장되는 제2 접합부, 및 상기 케이스의 상기 제2 외부 단자부의 윗쪽에서 상기 케이스의 외부에 노출되는 노출부를 가지는 제2 도체판
    을 가지며,
    상기 제1 도체판 및 상기 제2 도체판 각각은 절연재를 개재해서 서로 대향하며, 또 단면에서 볼 때 상기 제1 방향과 교차되는 제2 방향을 따라 연장되는 제1 부분을 구비하고,
    상기 제1 도체판은 상기 제1 부분과 상기 노출부 사이에 위치하며 상기 제2 도체판으로부터 멀어지는 상기 제1 방향으로 연장되는 제2 부분과, 상기 제2 부분과 상기 노출부 사이에 위치하며 상기 제2 방향을 따라 연장되는 제3 부분을 구비하며,
    상기 제1 도체판 및 상기 제2 도체판의 상기 제1 부분, 상기 제1 도체판의 상기 제2 부분, 및 상기 제1 도체판의 상기 제3 부분 각각은 상기 케이스의 상기 수용부 내에 배치되고,
    단면에서 볼 때 상기 제1 도체판의 상기 제1 부분과 상기 제2 도체판의 상기 제1 부분의 상기 제1 방향을 따른 간격은 상기 제1 반도체 부품과 상기 제2 반도체 부품의 상기 제1 방향을 따른 간격보다 작으며,
    단면에서 볼 때 상기 제1 도체판의 상기 노출부와 상기 제2 도체판의 상기 노출부의 상기 제1 방향을 따른 간격은 상기 제1 도체판의 상기 제1 부분과 상기 제2 도체판의 상기 제1 부분의 상기 제1 방향을 따른 간격보다 크고,
    상기 제2 방향을 따른 상기 제3 부분의 연장 거리는 상기 제1 방향을 따른 상기 제2 부분의 연장 거리보다 짧은 전자 장치.
  2. 제1항에 있어서,
    단면에서 볼 때 상기 제2 외부 단자부는 상기 제2 반도체 부품의 윗쪽에 위치하고 있는 전자 장치.
  3. 제1항에 있어서,
    상기 제1 도체판의 상기 제1 부분과 상기 제2 도체판의 상기 제1 부분의 상기 제1 방향을 따른 이격 거리는 상기 제2 방향을 따른 상기 제3 부분의 연장 거리보다 짧은 전자 장치.
  4. 제1항에 있어서,
    상기 제1 도체판의 상기 제1 부분의 상기 제2 방향을 따른 연장 거리는 상기 제2 방향을 따른 상기 제3 부분의 연장 거리보다 긴 전자 장치.
  5. 제4항에 있어서,
    상기 제1 도체판의 상기 제1 부분의 상기 제2 방향을 따른 연장 거리는 상기 제1 방향을 따른 상기 제2 부분의 연장 거리보다 긴 전자 장치.
  6. 제1항에 있어서,
    상기 제2 도체판은 상기 제1 부분과 상기 노출부 사이에 상기 제2 방향을 따라 연장되는 제4 부분을 가지며,
    상기 절연재는 상기 제2 방향을 따라 연장되고,
    상기 절연재는 상기 제1 도체판의 상기 제1 부분과 상기 제2 도체판의 상기 제1 부분의 상기 제1 방향을 따른 사이에 위치하는 제1 부분, 및 상기 제2 도체판의 상기 제4 부분과 상기 제1 도체판의 상기 제3 부분의 상기 제1 방향을 따른 사이에 위치하는 제2 부분을 가지는 전자 장치.
  7. 제1항에 있어서,
    상기 제1 반도체 부품은 상기 제2 반도체 부품과 대향하는 제1 측면을 가지며,
    상기 제2 반도체 부품은 상기 제1 반도체 부품의 상기 제1 측면과 대향하는 제2 측면을 가지고,
    평면에서 볼 때 상기 제1 도체판의 상기 제1 부분, 상기 제2 도체판의 상기 제1 부분, 및 상기 절연재 각각은 상기 제1 반도체 부품과 상기 제2 반도체 부품 사이에 있으며,
    상기 제1 도체판 및 상기 제2 도체판 각각은 상기 제1 반도체 부품의 상기 제1 측면과 상기 제2 반도체 부품의 상기 제2 측면 사이에 없고,
    상기 절연재의 일부분은 상기 제1 반도체 부품의 상기 제1 측면과 상기 제2 반도체 부품의 상기 제2 측면 사이에 있는 전자 장치.
  8. 제1항에 있어서,
    상기 기판의 상기 제1 주면에는
    상기 제1 방향을 따라 상기 제1 반도체 부품 옆에 배치되며, 제3 파워 트랜지스터, 상기 제3 파워 트랜지스터의 제3 이미터 전극과 전기적으로 연결되는 제3 이미터 단자, 상기 제3 파워 트랜지스터의 제3 컬렉터 전극과 전기적으로 연결되는 제3 컬렉터 단자, 및 상기 제3 파워 트랜지스터의 제3 게이트 전극과 전기적으로 연결되는 제3 게이트 단자를 가지는 제3 반도체 부품과,
    상기 제1 방향에 있어서 상기 제2 반도체 부품 옆에 배치되며, 제4 파워 트랜지스터, 상기 제4 파워 트랜지스터의 제4 이미터 전극과 전기적으로 연결되는 제4 이미터 단자, 상기 제4 파워 트랜지스터의 제4 컬렉터 전극과 전기적으로 연결되는 제4 컬렉터 단자, 및 상기 제4 파워 트랜지스터의 제4 게이트 전극과 전기적으로 연결되는 제4 게이트 단자를 가지는 제4 반도체 부품
    이 탑재되며,
    상기 제1 도체판은 상기 제3 반도체 부품의 상기 제3 컬렉터 단자에 접합되며 상기 제1 방향으로 연장되는 제3 접합부를 더 가지고,
    상기 제2 도체판은 상기 제4 반도체 부품의 상기 제4 이미터 단자에 접합되며 상기 제1 방향으로 연장되는 제4 접합부를 더 가지는 전자 장치.
  9. 제8항에 있어서,
    평면에서 볼 때 상기 제1 도체판의 상기 제1 부분, 상기 제2 도체판의 상기 제1 부분, 및 상기 절연재 각각은 상기 제1 반도체 부품과 중첩되는 위치에 있으며,
    상기 제2 도체판은 상기 제1 도체판의 상기 제1 부분과 상기 제2 도체판의 상기 제2 접합부 사이에 위치하며 상기 제1 도체판으로부터 멀어지는 상기 제1 방향으로 연장되는 제4 부분과, 상기 제4 부분과 상기 제2 도체판의 상기 제2 접합부 사이에 위치하며 상기 제2 방향으로 연장되는 제5 부분을 구비하고,
    상기 절연재의 일부분은 상기 제2 방향에 있어서 상기 제2 도체판의 상기 제4 부분과 상기 제1 도체판의 상기 제1 접합부 사이에 있는 전자 장치.
  10. 제8항에 있어서,
    평면에서 볼 때 상기 제1 도체판의 상기 제1 부분, 상기 제2 도체판의 상기 제1 부분, 및 상기 절연재 각각은 상기 제2 반도체 부품과 중첩되는 위치에 있으며,
    상기 제1 도체판은 상기 제2 도체판의 상기 제1 부분과 상기 제1 도체판의 상기 제1 접합부 사이에 위치하며 상기 제1 도체판으로부터 멀어지는 상기 제1 방향으로 연장되는 제4 부분과, 상기 제4 부분과 상기 제1 도체판의 상기 제1 접합부 사이에 위치하며 상기 제2 방향으로 연장되는 제5 부분을 구비하고,
    상기 절연재의 일부분은 상기 제2 방향에 있어서 상기 제1 도체판의 상기 제4 부분과 상기 제2 도체판의 상기 제2 접합부 사이에 있는 전자 장치.
  11. 제8항에 있어서,
    상기 제1 반도체 부품, 상기 제2 반도체 부품, 상기 제3 반도체 부품, 및 상기 제4 반도체 부품 각각은 상기 기판의 상기 제1 주면과 대향하는 제2 주면, 및 상기 제2 주면의 반대측인 제3 주면을 가지고,
    상기 제1 접합부, 상기 제2 접합부, 상기 제3 접합부, 및 상기 제4 접합부 각각은 상기 제3 주면 상에 접합되는 전자 장치.
  12. 제11항에 있어서,
    상기 제1 도체판은 상기 제1 방향에 있어서 상기 제1 접합부와 상기 제3 접합부 사이에 제1 돌출부를 가지고,
    상기 제2 도체판은 상기 제1 방향에 있어서 상기 제2 접합부와 상기 제4 접합부 사이에 제2 돌출부를 가지는 전자 장치.
  13. 제12항에 있어서,
    상기 제1 도체판의 상기 제1 접합부, 상기 제3 접합부, 및 상기 제1 돌출부 각각은 상기 제1 반도체 부품의 상기 제3 주면 또는 상기 제3 반도체 부품의 상기 제3 주면과 대향하는 제1 뒷면과 상기 제1 뒷면의 반대측인 제1 표면을 가지며,
    상기 제2 도체판의 상기 제2 접합부, 상기 제4 접합부, 및 상기 제2 돌출부 각각은 상기 제2 반도체 부품의 상기 제3 주면 또는 상기 제4 반도체 부품의 상기 제3 주면과 대향하는 제2 뒷면과 상기 제2 뒷면의 반대측인 제2 표면을 가지고,
    상기 제1 반도체 부품의 상기 제3 주면으로부터 상기 제1 접합부의 상기 제1 뒷면까지의 상기 제2 방향을 따른 간격은 상기 제1 반도체 부품의 상기 제3 주면으로부터 상기 제1 돌출부의 상기 제1 뒷면까지의 상기 제2 방향을 따른 간격보다 작으며,
    상기 제2 반도체 부품의 상기 제3 주면으로부터 상기 제2 접합부의 상기 제2 뒷면까지의 상기 제2 방향을 따른 간격은 상기 제2 반도체 부품의 상기 제3 주면으로부터 상기 제2 돌출부의 상기 제2 뒷면까지의 상기 제2 방향을 따른 간격보다 작은 전자 장치.
  14. 제1항에 있어서,
    상기 케이스는 상기 기판의 윗쪽에 있어서 상기 제1 방향을 따라 배열되는 상기 제1 외부 단자부와, 상기 제2 외부 단자부와, 제3 외부 단자부를 가지고,
    상기 제1 반도체 부품의 상기 제1 이미터 단자 및 상기 제2 반도체 부품의 상기 제2 컬렉터 단자 각각과 전기적으로 연결되는 접합부, 및 상기 케이스의 상기 제3 외부 단자부의 윗쪽에 있어서 상기 케이스의 외부에 노출되는 노출부를 구비하는 제3 도체판을 더 가지는 전자 장치.
  15. 제1항에 있어서,
    상기 제1 도체판의 상기 제1 부분 및 상기 제2 도체판의 상기 제1 부분은 일체로 형성된 하나의 수지체에 의해 밀봉되고,
    상기 제1 도체판의 상기 제1 접합부 및 상기 노출부와, 상기 제2 도체판의 상기 제2 접합부 및 상기 노출부는 상기 수지체로부터 노출되어 있는 전자 장치.
  16. 제1항에 있어서,
    상기 제1 도체판의 상기 제1 부분 및 상기 제2 도체판의 상기 제1 부분은 상기 제2 방향 및 상기 제1 방향 각각과 교차되는 제3 방향으로 연장되고,
    상기 제3 방향에 있어서 상기 제1 부분이 연장되는 거리는 상기 제2 방향에 있어서 상기 제1 부분이 연장되는 거리보다 긴 전자 장치.
  17. 제1항에 있어서,
    상기 제1 반도체 부품 및 상기 제2 반도체 부품 각각은
    파워 트랜지스터, 복수의 표면 전극, 및 상기 복수의 표면 전극의 반대측에 형성된 뒷면 전극을 가지는 반도체 칩과,
    상기 반도체 칩을 밀봉하는 밀봉체
    를 가지며,
    상기 제1 반도체 부품의 상기 반도체 칩의 상기 복수의 표면 전극은 상기 기판과 상기 제1 반도체 부품의 상기 반도체 칩의 상기 뒷면 전극 사이에 있고,
    상기 제2 반도체 부품의 상기 반도체 칩의 상기 뒷면 전극은 상기 기판과 상기 제2 반도체 부품의 상기 반도체 칩의 상기 복수의 표면 전극 사이에 있는 전자 장치.
  18. 제1항에 있어서,
    상기 제1 반도체 부품 및 상기 제2 반도체 부품 각각은 상기 기판의 상기 제1 주면과 대향하는 제2 주면, 및 상기 제2 주면의 반대측인 제3 주면을 가지고,
    상기 제1 도체판 및 상기 제2 도체판 각각은 상기 제3 주면 상에 접합되는 전자 장치.
  19. 제1 파워 트랜지스터, 상기 제1 파워 트랜지스터의 제1 이미터 전극과 전기적으로 연결되는 제1 이미터 단자, 상기 제1 파워 트랜지스터의 제1 컬렉터 전극과 전기적으로 연결되는 제1 컬렉터 단자, 및 상기 제1 파워 트랜지스터의 제1 게이트 전극과 전기적으로 연결되는 제1 게이트 단자를 가지는 제1 반도체 부품과,
    제2 파워 트랜지스터, 상기 제2 파워 트랜지스터의 제2 이미터 전극과 전기적으로 연결되는 제2 이미터 단자, 상기 제2 파워 트랜지스터의 제2 컬렉터 전극과 전기적으로 연결되는 제2 컬렉터 단자, 및 상기 제2 파워 트랜지스터의 제2 게이트 전극과 전기적으로 연결되는 제2 게이트 단자를 가지는 제2 반도체 부품과,
    상기 제1 반도체 부품 및 상기 제2 반도체 부품이 탑재된 상기 기판이 수용되는 수용부와, 상기 기판의 윗쪽에 있어서 상기 제1 방향을 따라 배열되는 제1 외부 단자부 및 제2 외부 단자부를 가지는 케이스와,
    제1 방향을 따라 상기 제1 반도체 부품 및 상기 제2 반도체 부품이 서로 인접하도록 탑재되는 제1 주면을 가지는 기판과,
    단면에서 볼 때 상기 제1 반도체 부품의 상기 제1 컬렉터 단자에 접합되며 상기 제1 방향으로 연장되는 제1 접합부, 및 상기 케이스의 상기 제1 외부 단자부의 윗쪽에서 상기 케이스의 외부에 노출되는 노출부를 가지는 제1 도체판과,
    단면에서 볼 때 상기 제2 반도체 부품의 상기 제2 이미터 단자에 접합되며 상기 제1 방향으로 연장되는 제2 접합부, 및 상기 케이스의 상기 제2 외부 단자부의 윗쪽에서 상기 케이스의 외부에 노출되는 노출부를 가지는 제2 도체판과,
    단면에서 볼 때 상기 제1 도체판의 일부분과 상기 제2 도체판의 일부분의 상기 제1 방향을 따른 사이에 배치되어 있는 절연재
    를 가지며,
    단면에서 볼 때 상기 제2 도체판은 상기 노출부와 상기 제2 접합부 사이에 위치하며 상기 제1 방향과 교차되는 제2 방향으로 연장되는 제1면을 구비하고,
    단면에서 볼 때 상기 제1 도체판은 상기 노출부와 상기 제1 접합부 사이에 위치하며 상기 절연재를 개재해서 상기 제1 주면과 대향하고 상기 제2 방향으로 연장되는 제2면과, 상기 노출부에 연결되며 상기 제2 방향으로 연장되는 제3면을 구비하며,
    상기 제1 도체판의 상기 제2면, 상기 제1 도체판의 상기 제3면, 및 상기 제2 도체판의 상기 제1면 각각은 상기 케이스의 상기 수용부 내에 배치되고,
    단면에서 볼 때 상기 제2 도체판의 상기 제1면과 상기 제1 도체판의 상기 제2면의 상기 제1 방향을 따른 간격은 상기 제1 반도체 부품과 상기 제2 반도체 부품의 상기 제1 방향을 따른 간격보다 작으며,
    단면에서 볼 때 상기 제1 도체판의 상기 노출부와 상기 제2 도체판의 상기 노출부의 상기 제1 방향을 따른 간격은 상기 제2 도체판의 상기 제1면과 상기 제1 도체판의 상기 제2면의 상기 제1 방향을 따른 간격보다 크고,
    상기 제2면과 상기 제3면의 이격 거리는 상기 제1면과 상기 제2면의 이격 거리, 및 상기 제2 방향을 따른 상기 제3면의 연장 거리 각각보다 긴 전자 장치.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110268522B (zh) * 2017-02-01 2024-01-16 日立能源有限公司 具有主动短路故障模式的功率半导体装置
JP7159119B2 (ja) 2019-06-27 2022-10-24 ルネサスエレクトロニクス株式会社 電子装置
DE112021002694T5 (de) * 2020-07-13 2023-03-16 Rohm Co., Ltd. Halbleiterbauteil und verfahren zur herstellung des halbleiterbauteils
JP2022160154A (ja) * 2021-04-06 2022-10-19 三菱重工業株式会社 半導体装置
DE102022126082B4 (de) 2022-10-10 2024-05-08 Infineon Technologies Ag Leistungselektronikvorrichtung und verfahren zu ihrer herstellung

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5635751A (en) * 1991-09-05 1997-06-03 Mitsubishi Denki Kabushiki Kaisha High frequency transistor with reduced parasitic inductance
JP4449219B2 (ja) 2001-01-04 2010-04-14 日産自動車株式会社 半導体実装構造
US6906404B2 (en) * 2003-05-16 2005-06-14 Ballard Power Systems Corporation Power module with voltage overshoot limiting
JP4430497B2 (ja) 2004-09-17 2010-03-10 ニチコン株式会社 半導体モジュール
US9219164B2 (en) * 2012-04-20 2015-12-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with oxide semiconductor channel
US9899328B2 (en) * 2014-02-11 2018-02-20 Mitsubishi Electric Corporation Power semiconductor module
JP2015162609A (ja) * 2014-02-27 2015-09-07 株式会社東芝 半導体装置
JP6373702B2 (ja) 2014-09-26 2018-08-15 株式会社日立製作所 半導体パワーモジュール及び半導体駆動装置

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