KR20180105237A - Ltps 반도체 박막 트랜지스터 기반의 goa 회로 - Google Patents

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Abstract

LTPS 반도체 박막 트랜지스터 (TFT) 기반의 GOA 회로는 직렬로 연결된 복수의 GOA 유닛들을 포함한다. 각 GOA 유닛은 주사 제어 모듈 (32), 출력 모듈 (34), 풀-다운 모듈 (36), 및 출력 조정 모듈 (38)을 포함한다. 제 9, 제 10, 제 11, 및 제 12 박막 트랜지스터들 (T9, T10, T11, 및 T12)로 구성된 출력 조정 모듈 (38)에 의해, 정방향 스캔이든 역방향 스캔이든 상관없이, 제 4 노드 (M(n))의 레벨은 하이 및 로우 레벨 (VGH 및 VGL) 사이에서 제 2 클럭 신호 (CK2)에 따라 천이되어 하이 및 로우 레벨 사이에서 동일하게 천이가 이루어진다. 출력 단자 (G(n))의 하이 및 로우 레벨이 주로 제 2 박막 트랜지스터 (T2)에 의해 구현되는 종래 기술과 비교해서, LTPS 박막 트랜지스터에 기반한 GOA 회로는 동일 시간에서 출력 단자 (G(n))의 출력 성능을 일정 수준 증가시키고, 평면 픽셀의 충전률을 증가시킴으로써, 액정 패널의 디스플레이 효과를 향상시킨다.

Description

LTPS 반도체 박막 트랜지스터 기반의 GOA 회로
본 발명은 액정 디스플레이에 관한 것으로서, 보다 상세하게는 GOA (gate driver on array) 회로의 출력 노드에서 출력 성능을 향상시킬 수 있는 저온 폴리-실리콘 (Low Temperature Poly-Silicon: LTPS) 반도체 박막 트랜지스터 (TFT)를 기반으로 한 GOA(gate driver on array) 회로에 관한 것이다.
GOA (gate driver on array) 기술은 행 단위의 주사 방식에 의해 게이트가 구동되도록 하기 위해, 일반적인 박막 트랜지스터-액정 디스플레이 (TFT-LCD)를 기반으로 어레이 기판 상에 게이트 행 주사 방식의 구동 회로를 형성하는 것이다. GOA 기술을 채택함으로써, 외장형 집적 회로 (IC)의 본딩 (bonding)은 줄이면서도 용량을 향상시키고 생산 비용을 절감하는 효과가 있다. 또한, GOA 기술을 기반으로 테두리(bezels)를 좁게 하거나 테두리가 없는 액정 패널을 장착해서 디스플레이를 제조하는 것이 가능하게 된다.
또한, 저온 폴리-실리콘 (LTPS) 반도체 TFTs 의 개발로 인해, LTPS-TFT 액정 디스플레이 (LCDs) 가 주목을 받고 있다. LTPS-TFT LCD는 고해상도, 빠른 응답, 뛰어난 선명도, 높은 개구율 등의 장점을 가진다. 또한, LTPS 반도체는 전하의 이동도 (carrier mobility)가 매우 높기 때문에, GOA 기술을 기반으로 TFT 어레이 기판에 게이트 드라이버를 설치함으로써, 드라이버 집적 회로 (driver ICs)의 시스템 통합 (system integration, SI), 소형화, 및 비용 절감을 이룰 수 있게 된다.
LTPS 반도체 TFT를 기반으로 한 종래의 GOA 회로 구성도를 나타낸 도 1을 참고해 보도록 하자. GOA 회로는 직렬로 연결된 복수의 GOA 유닛을 포함한다. N은 양의 정수 집합이다. n번째 스테이지 (nth stage)의 GOA 유닛은 제 1 TFT (T1), 제 2 TFT (T2), 제 3 TFT (T3), 제 4 TFT (T4), 제 5 TFT (T5), 제 6 TFT (T6), 제 7 TFT (T7), 제 8 TFT (T8), 제 1 커패시터 (C1) 및 제 2 커패시터 (C2)를 포함한다. 제 1 TFT (T1)는 게이트가 제 1 클럭 신호 (CK1)에 전기적으로 연결되고, 소스 (source)가 이전의 (n-1)번째 스테이지 GOA 유닛의 출력 단자 (G(n-1))에 전기적으로 연결되며, 게이트 (gate)가 제 3 노드 (H(n))에 전기적으로 연결된다. 제 2 TFT (T2)는 게이트 (gate)가 제 1 노드 (Q(n))에 전기적으로 연결되고, 소스 (source)는 제 2 클럭 신호 (CK2)에 전기적으로 연결되며, 드레인 (drain)은 출력 단자 (G(n))에 전기적으로 연결된다. 제 3 TFT (T3)는 게이트 (gate)가 제 3 클럭 신호 (CK3)에 전기적으로 연결되고, 드레인 (drain)이 제 3 노드 (H(n))에 전기적으로 연결되며, 소스 (source)가 다음의 (n+1)번째 스테이지 GOA 유닛의 출력 단자 (G(n+1))에 전기적으로 연결된다. 제 4 TFT (T4)는 게이트 (gate)가 제 2 노드 (P(n))에 전기적으로 연결되고, 드레인 (drain)은 출력 단자 (G(n))에 전기적으로 연결되며, 소스 (source)는 저전압 레벨의 정전압 (VGL)에 전기적으로 연결된다. 제 5 TFT (T5)는 게이트 (gate)가 고전압 레벨의 정전압 (VGH)에 전기적으로 연결되고, 소스 (source)는 제 3 노드 (H(n))에 전기적으로 연결되며, 드레인 (drain)이 제 1 노드 (Q(n))에 전기적으로 연결된다. 제 6 TFT (T6)는 게이트 (gate)가 제 3 노드 (H(n))에 전기적으로 연결되고, 드레인 (drain)이 제 2 노드 (P(n))에 전기적으로 연결되며, 소스 (source)는 저전압 레벨의 정전압 (VGL)에 전기적으로 연결된다. 제 7 TFT (T7)는 게이트 (gate)가 제 2 노드 (P(n))에 전기적으로 연결되고, 드레인 (drain)이 제 1 노드 (Q(n))에 전기적으로 연결되며, 소스 (source)가 저전압 레벨의 정전압 (VGL)에 전기적으로 연결된다. 제 8 TFT (T8)는 게이트 (gate)가 제 2 클럭 신호 (CK2)에 전기적으로 연결되고, 소스 (source)는 출력 단자 (G(n))에 전기적으로 연결되며, 드레인 (drain)은 저전압 레벨의 정전압 (VGL)에 전기적으로 연결된다. 제 1 커패시터 (C1)의 일측 단자는 제 1 노드 (Q(n))에 전기적으로 연결되고, 다른 단자는 출력 단자 (G(n))에 전기적으로 연결된다. 제 2 커패시터 (C2)의 일측 단자는 제 2 노드 (P(n))에 전기적으로 연결되고, 다른 단자는 제 2 클럭 신호 (CK2)에 전기적으로 연결된다.
도 1에 도시된 GOA 회로는 정방향 또는 역방향으로 주사될 수 있다. 정방향 주사가 이루어지는 방식은 역방향 주사의 경우와 유사하다. 도 1 및 도 2를 참고하기로 한다. 여기에서 GOA 회로는 정방향 주사가 이루어진다. 도 2는 도 1에 대해 정방향 주사가 이루어지는 경우에, LTPS 반도체 TFT를 기반으로 한 종래의 GOA 회로에서 시간에 따른 신호 흐름도를 도시한 것이다. 정방향 주사가 이루어지는 LTPS 반도체 TFT를 기반으로 한 GOA 회로의 동작은 다음과 같다: 1 단계: 출력 단자 G(n-1)와 제 1 클럭 신호 (CK1)는 모두 고전압 레벨로 인가된다; 제 1 TFT (T1)는 도통된다; 제 5 TFT (T5)의 게이트 (gate)는 고전압 레벨의 정전압 (VGH)에 연결되어 있기 때문에, 제 5 TFT (T5)는 도통된 상태를 유지한다; 제 3 노드 (H(n))는 고전압 레벨로 이미 충전되어 있고, 제 6 TFT (T6)가 도통된다; 제 3 노드 (H(n))의 레벨은 제 1 노드 (Q(n))의 레벨과 동일하다; 제 1 노드 (Q(n))는 고전압 레벨로 이미 충전되어 있으며, 제 2 노드 (P(n))의 전압이 하강되면, 제 4 TFT (T4) 및 제 7 TFT (T7)가 차단된다. 2 단계: 출력 단자 (G(n-1)) 및 제 1 클럭 신호 (CK1)는 저전압 레벨로 하강하고, 제 2 클럭 신호 (CK2)는 고전압 레벨로 인가된다; 제 1 노드 (Q(n))는 제 1 커패시터 (C1)의 충전 기능에 의하여 고전압 레벨을 유지하며, 제 2 TFT (T2)가 도통되어 제 2 클럭 신호 (CK2)의 고전압 레벨이 출력 단자 (G(n))에 전달되고, 출력 단자 (G(n))는 고전압 레벨을 출력하며, 제 1 노드 (Q(n))는 더욱 높은 전압 레벨로 상승한다. 3 단계: 제 3 클럭 신호 (CK3)와 출력 단자 (G(n+1))는 모두 고전압 레벨로 인가되고, 제 1 노드 (Q(n))는 고전압 레벨을 유지한다; 제 2 클럭 신호 (CK2)는 저전압 레벨로 하강하고, 제 2 클럭 신호 (CK2)의 저전압 레벨은 출력 단자 (G(n))에 전달되어, 출력 단자 (G(n))는 저전압 레벨을 출력한다. 4 단계: 제 1 클럭 신호 (CK1)는 다시 고전압 레벨로 인가되고, 출력 단자 (G(n-1))는 저전압 레벨을 유지하며, 제 1 TFT (T1)가 도통되어 제 1 노드 (Q(n))가 저전압 레벨의 정전압 (VGL)으로 하강하며 제 6 TFT (T6)가 차단된다. 5 단계: 제 2 클럭 신호 (CK2)가 고전압 레벨로 상승한다; 제 2 커패시터 (C2)는 부트스트랩(bootstrap) 기능을 하기 때문에, 제 2 노드 (P(n))는 고전압 레벨로 충전되고, 제 4 TFT (T4) 및 제 7 TFT (T7)는 도통되어 제 1 노드 (Q(n))와 출력 단자 (G(n))는 저전압 레벨을 유지한다.
종래의 기술에서, 출력 단자 (G(n))의 고전압 레벨과 저전압 레벨은 주로 제 2 TFT (T2)를 통해 구현된다. 제 1 노드 (Q(n))가 미리 충전되고 제 2 클럭 신호 (CK2)가 하이 레벨이 되면, 출력 단자 (G(n))는 제 2 TFT (T2)를 통해 상승된다. 그러나, 제 2 TFT (T2)의 충전 용량은 일정한 시간 동안으로 제한된다. 특히 이미지의 1인치당 픽셀 수 (pixel per inch, PPI)가 높을수록 충전 시간이 급격하게 줄어든다. 이로 인해, 출력 단자 (G(n))가 필요한 전기적 레벨에 도달하지 못하거나 그로 인한 RC 지연이 오랜 시간 동안 지속될 수도 있다. 이러한 가능성은 평면 픽셀(in-plane pixel)의 충전 및 액정 패널의 표시에 영향을 미치게 된다.
따라서, 본 발명의 목적은 GOA 회로의 출력 노드에 대한 출력 성능을 향상시킬 수 있는 새로운 GOA 회로를 제공하는데 있다.
본 발명의 목적은 LTPS 반도체 TFT를 기반으로 한 GOA 회로를 제공하는데 있다. 종래의 LTPS 반도체 TFT를 기반으로 한 종래의 GOA 회로와 비교할 때, 본 발명에 따른 LTPS 반도체 TFT를 기반으로 한 GOA 회로는 출력 노드 (G(n))가 동일한 시간동안 보다 높은 출력 성능을 가진다. 따라서, 본 발명에 따른 GOA 회로는 평면 픽셀의 충전 용량 및 부하 용량을 보다 향상시킴으로써, 액정 패널의 디스플레이 효과를 개선할 수 있다.
본 발명에 따르면, 저온 폴리-실리콘 (low temperature poly-silicon, LTPS) 반도체 박막 트랜지스터 (thin film transistor, TFT)를 기반으로 한 GOA (gate driver on array) 회로가 제안된다. 상기 GOA 회로는 직렬로 연결된 복수의 GOA 유닛들을 포함하고, 상기 복수의 GOA 유닛의 각 스테이지는 주사-제어 모듈 (scan-control module), 출력 모듈 (output module), 풀-다운 모듈 (pull-down module), 및 출력 조정 모듈 (output adjusting module)을 포함하며, 상기 n번째 스테이지의 GOA 유닛 중에서, 제 1 스테이지와 마지막 스테이지의 GOA 유닛을 제외하고, n은 양의 정수 집합이다. 상기 주사-제어 모듈은 게이트 (gate)가 제 1 클럭 신호에 전기적으로 연결되고, 소스 (source)가 이전의 (n-1)번째 스테이지 GOA 유닛의 출력 단자 (G(n-1))에 전기적으로 연결되며, 게이트 (gate)가 제 3 노드에 전기적으로 연결된 제 1 TFT; 게이트 (gate)가 제 3 클럭 신호에 전기적으로 연결되고, 소스 (source)가 다음의 (n+1)번째 스테이지 GOA 유닛의 출력 단자 (G(n+1))에 전기적으로 연결되며, 드레인 (drain)이 상기 제 3 노드에 전기적으로 연결된 제 3 TFT; 및 게이트 (gate)가 고전압 레벨의 정전압에 전기적으로 연결되고, 소스 (source)가 상기 제 3 노드에 전기적으로 연결되며, 드레인 (drain)이 제 1 노드에 전기적으로 연결된 제 5 TFT를 포함한다. 상기 출력 모듈은 게이트 (gate)가 상기 제 1 노드에 전기적으로 연결되고, 소스 (source)가 제 2 클럭 신호에 전기적으로 연결되며, 드레인 (drain)이 출력 단자 (G(n))에 전기적으로 연결된 제 2 TFT; 및 상기 제 1 노드와 상기 출력 단자 (G(n)) 사이에 전기적으로 연결된 제 1 부트스트랩 커패시터 (first bootstrap capacitor)를 포함한다. 상기 풀-다운 모듈은 게이트 (gate)가 제 2 노드에 전기적으로 연결되고, 소스 (source)가 저전압 레벨의 정전압에 전기적으로 연결되며, 드레인 (drain)이 출력 단자 (G(n))에 전기적으로 연결된 제 4 TFT; 게이트 (gate)가 상기 제 3 노드에 전기적으로 연결되고, 소스 (source)가 저전압 레벨의 정전압에 전기적으로 연결되며, 드레인 (drain)이 상기 제 2 노드에 전기적으로 연결된 제 6 TFT; 게이트 (gate)가 상기 제 2 노드에 전기적으로 연결되고, 소스 (source)가 저전압 레벨의 정전압에 전기적으로 연결되며, 드레인 (drain)이 상기 제 1 노드에 전기적으로 연결된 제 7 TFT; 게이트 (gate)가 제 4 클럭 신호에 전기적으로 연결되고, 소스 (source)가 저전압 레벨의 정전압에 전기적으로 연결되며, 드레인 (drain)이 상기 출력 단자 (G(n))에 전기적으로 연결된 제 8 TFT; 및 상기 제 2 노드와 상기 제 2 클럭 신호 사이에 전기적으로 연결된 제 2 부트스트랩 커패시터 (second bootstrap capacitor)를 포함한다. 상기 출력 조정 모듈은 게이트 (gate)가 상기 제 2 클럭 신호에 전기적으로 연결되고, 소스 (source)가 고전압 레벨의 정전압에 전기적으로 연결되며, 드레인 (drain)이 제 4 노드에 전기적으로 연결된 제 9 TFT; 게이트 (gate)가 상기 제 1 노드에 전기적으로 연결되고, 소스 (source)가 상기 제 4 노드에 전기적으로 연결되며, 드레인 (drain)이 상기 출력 단자 (G(n))에 전기적으로 연결된 제 10 TFT; 게이트 (gate)가 상기 출력 단자 (G(n-1))에 전기적으로 연결되고, 소스 (source)가 저전압 레벨의 정전압에 전기적으로 연결되며, 드레인 (drain)이 상기 제 4 노드에 전기적으로 연결된 제 11 TFT; 및 게이트 (gate)가 상기 출력 단자 (G(n+1))에 전기적으로 연결되고, 소스 (source)가 저전압 레벨의 정전압에 전기적으로 연결되며, 드레인 (drain)이 상기 제 4 노드에 전기적으로 연결된 제 12 TFT를 포함한다.
본 발명에서는 제 9 TFT (T9), 제 10 TFT (T10), 제 11 TFT (T11) 및 제 12 TFT (T12)를 포함하는 출력 조정 모듈을 제안한다. 정방향 주사의 경우이거나 역방향 주사의 경우이거나 간에, 상기 제 4 노드 (M(n))의 전압 레벨은 고전압 레벨과 저전압 레벨 사이에서 상기 제 2 클럭 신호 (CK2)와 함께 천이하기 때문에, 고전압 레벨과 저전압 레벨 사이에서 동일한 천이가 발생한다. 출력 단자 (G(n))의 고전압 및 저전압 레벨을 주로 제 2 TFT (T2)를 통하여 구현하는 종래의 기술과 비교할 때, 본 발명에서 제안하는 LTPS 반도체 TFT를 기반으로 한 GOA 회로는 출력 단자 (G(n))의 출력 성능을 향상시키고, 동일 시간동안 평면 픽셀의 충전 용량을 일정 수준 업그레이드 시키므로, 액정 패널의 디스플레이 효과가 개선된다. 본 발명에 의해 제안 된 GOA 회로는 휴대 전화, 디스플레이, 또는 텔레비전을 동작시키는데 적용될 수 있다. 상술한 사항이 본 발명의 효과이다.
도 1은 LTPS 반도체 TFT를 기반으로 한 종래의 GOA 회로 구성도를 도시한 것이다.
도 2는 도 1에 대해 정방향 주사가 이루어지는 경우에, LTPS 반도체 TFT를 기반으로 한 종래의 GOA 회로에서 시간에 따른 신호 흐름도를 도시한 것이다.
도 3은 본 발명의 바람직한 일실시예에 따른 LTPS 반도체 TFT를 기반으로 한 GOA 회로의 구성도를 도시한 것이다.
도 4는 도 3에 대해 정방향 주사가 이루어지는 경우에, LTPS 반도체 TFT를 기반으로 한 GOA 회로에서 시간에 따른 신호 흐름도를 도시한 것이다.
도 5는 도 3에 대해 역방향 주사가 이루어지는 경우에, LTPS 반도체 TFT를 기반으로 한 GOA 회로에서 시간에 따른 신호 흐름도를 도시한 것이다.
본 발명에서 개시하는 저온 폴리-실리콘 (LTPS) 반도체 박막 트랜지스터 (TFT)를 기반으로 한 GOA (gate driver on array) 회로를 첨부된 도면과 함께 상세히 설명하기로 한다.
도 3에 도시된 바와 같이, 본 발명의 바람직한 일실시예에 따라 LTPS 반도체 TFT를 기반으로 한 GOA 회로의 구조도를 참고하도록 하자. 상기 GOA 회로는 직렬로 연결된 복수의 GOA 유닛들을 포함한다. 상기 복수의 각 스테이지 GOA 유닛은 주사-제어 모듈 (32), 출력 모듈 (34), 풀-다운 모듈 (36), 및 출력 조정 모듈 (38)을 포함한다.
제 1 스테이지의 GOA 유닛과 마지막 스테이지의 GOA 유닛을 제외하고, n번째 스테이지 GOA 유닛에 있는 주사-제어 모듈 (32)은 제 1 TFT (T1), 제 3 TFT (T3), 및 제 5 TFT (T5)를 포함한다. 상기 출력 모듈 (34)은 제 2 TFT (T2) 및 제 1 부트스트랩 커패시터 (C1)를 포함한다. 상기 풀-다운 모듈 (36)은 제 4 TFT (T4), 제 6 TFT (T6), 제 7 TFT (T7), 제 8 TFT (T8), 및 제 2 부트스트랩 커패시터 (C2)를 포함한다. 상기 출력 조정 모듈 (38)은 제 9 TFT (T9), 제 10 TFT (T10), 제 11 TFT (T11), 및 제 12 TFT (T12)를 포함한다. N은 양의 정수 집합이다.
상기 주사-제어 모듈 (32)에서, 상기 제 1 TFT (T1)는 게이트가 제 1 클럭 신호 (CK1)에 전기적으로 연결되고, 소스가 이전의 (n-1)번째 스테이지 GOA 유닛의 출력 단자 (G(n-1))에 전기적으로 연결되며, 드레인은 제 3 노드 (H(n))에 전기적으로 연결된다. 제 3 TFT (T3)는 게이트가 제 3 클럭 신호 (CK3)에 전기적으로 연결되고, 소스가 다음의 (n+1)번째 스테이지 GOA 유닛의 출력 단자 (G(n+1))에 전기적으로 연결되며, 드레인이 상기 제 3 노드 (H(n))에 전기적으로 연결된다. 제 5 TFT (T5)는 게이트가 고전압 레벨의 정전압 (VGH)에 전기적으로 연결되고, 소스가 상기 제 3 노드에 전기적으로 연결되며, 드레인이 제 1 노드 (Q(n))에 전기적으로 연결된다.
상기 출력 모듈 (34)에서, 제 2 TFT (T2)는 게이트가 상기 제 1 노드 (Q(n))에 전기적으로 연결되고, 소스가 제 2 클럭 신호 (CK2)에 전기적으로 연결되며, 드레인이 출력 단자 (G(n))에 전기적으로 연결된다. 제 1 부트스트랩 커패시터 (C1)는 한쪽 단자가 상기 제 1 노드 (Q(n))에 전기적으로 연결되고, 다른 쪽 단자가 상기 출력 단자 (G(n))에 전기적으로 연결된다.
상기 풀-다운 모듈 (36)에서, 상기 제 4 TFT (T4)는 게이트가 상기 제 2 노드 (P(n))에 전기적으로 연결되고, 소스가 저전압 레벨의 정전압 (VGL)에 전기적으로 연결되며, 드레인이 출력 단자 (G(n))에 전기적으로 연결된다. 상기 제 6 TFT (T6)는 게이트가 상기 제 3 노드 (H(n))에 전기적으로 연결되고, 소스가 저전압 레벨의 정전압 (VGL)에 전기적으로 연결되며, 드레인이 상기 제 2 노드 (P(n))에 전기적으로 연결된다. 상기 제 7 TFT (T7)는 게이트가 상기 제 2 노드 (P(n))에 전기적으로 연결되고, 소스가 저전압 레벨의 정전압 (VGL)에 전기적으로 연결되며, 드레인이 상기 제 1 노드 (Q(n))에 전기적으로 연결된다. 상기 제 8 TFT (T8)는 게이트가 제 4 클럭 신호 (CK4)에 전기적으로 연결되고, 소스가 저전압 레벨의 정전압 (VGL)에 전기적으로 연결되며, 드레인이 상기 출력 단자 (G(n))에 전기적으로 연결된다. 제 2 부트스트랩 커패시터 (C2)의 한쪽 단자는 상기 제 2 노드 (P(n))에 전기적으로 연결되고, 다른 쪽 단자는 상기 제 2 클럭 신호 (CK2)에 전기적으로 연결된다.
상기 출력 조정 모듈 (38)에서, 상기 제 9 TFT (T9)는 게이트가 상기 제 2 클럭 신호 (CK2)에 전기적으로 연결되고, 소스가 고전압 레벨의 정전압 (VGH)에 전기적으로 연결되며, 드레인이 제 4 노드 (M(n))에 전기적으로 연결된다. 상기 제 10 TFT (T10)는 게이트가 상기 제 1 노드 (Q(n))에 전기적으로 연결되고, 소스가 상기 제 4 노드 (M(n))에 전기적으로 연결되며, 드레인이 상기 출력 단자 (G(n))에 전기적으로 연결된다. 상기 제 11 TFT (T11)는 게이트가 상기 출력 단자 (G(n-1))에 전기적으로 연결되고, 소스가 저전압 레벨의 정전압 (VGL)에 전기적으로 연결되며, 드레인이 상기 제 4 노드 (M(n))에 전기적으로 연결된다. 상기 제 12 TFT (T12)는 게이트가 상기 출력 단자 (G(n+1))에 전기적으로 연결되고, 소스가 저전압 레벨의 정전압 (VGL)에 전기적으로 연결되며, 드레인이 상기 제 4 노드 (M(n))에 전기적으로 연결된다.
본 발명에서 개시된 각 TFT들은 LTPS 반도체 TFT 이다.
상기 GOA 회로는 4 개의 클럭 신호, 즉 제 1 클럭 신호 (CK1), 제 2 클럭 신호 (CK2), 제 3 클럭 신호 (CK3), 및 제 4 클럭 신호 (CK4)를 포함한다. 상기 4 개의 클록 신호 펄스는 순서에 따라 차례로 출력되고 중첩되지 않는다.
특히, 제 1 스테이지의 GOA 유닛에서, 제 1 TFT (T1)의 소스는 회로 발현 신호 (circuit onset signal; STV)에 전기적으로 연결된다. 마지막 스테이지의 GOA 유닛에서, 제 3 TFT (T3)의 소스는 회로 발현 신호 (STV)에 전기적으로 연결된다. 본 발명에 의해 제안된 LTPS 반도체 TFT를 기반으로 한 GOA 회로는 제 1 스테이지에서 마지막 스테이지까지 순차적으로 정방향 주사가 이루어지거나, 제 1 스테이지에서 마지막 스테이지까지 순차적으로 역방향 주사가 이루어질 수 있다. 정방향 주사의 경우, 처음에 제 1 TFT (T1)에는 제 1 클럭 신호 (즉, 고전압 레벨의 제 1 클럭 (CK1))와 회로 발현 신호 (STV)가 인가된다. 즉, 제 1 TFT (T1)에 전기적으로 연결된 제 1 클럭 (CK1)과 이전 스테이지의 GOA 회로 출력 단자 (G(n-1))는 정방향 주사에 있어서 동일한 시간에 고전압 레벨을 인가한다. 역방향 주사의 경우, 처음에 제 3 TFT (T3)에는 제 1 클럭 신호 (즉, 고전압 레벨의 제 3 클럭 (CK3))와 회로 발현 신호 (STV)가 인가된다. 즉, 제 3 TFT (T3)에 전기적으로 연결된 제 3 클럭 (CK3)과 다음 스테이지의 GOA 회로 출력 단자 (G(n+1))는 역방향 주사에 있어서 동일한 시간에 고전압 레벨을 인가한다.
LTPS 반도체 TFT를 기반으로 한 GOA 회로에서, 정방향 주사의 경우이거나 역방향 주사의 경우이거나 간에 상기 제 4 노드 (M(n))의 전압 레벨은 고전압 레벨과 저전압 레벨 사이에서 상기 제 2 클럭 신호 (CK2)와 함께 천이되기 때문에, 고전압 레벨과 저전압 레벨 사이에서 동일한 천이가 발생한다. 종래의 기술과 비교할 때, 본 발명에서 제안하는 GOA 회로에 의하면, 출력 단자 (G(n))의 출력 성능이 향상되고, 동일 시간동안 평면 픽셀의 충전 용량을 일정 수준 업그레이드 시키므로, 액정 패널의 디스플레이 효과가 더욱 개선된다.
도 3에 대해 정방향 주사가 이루어지는 경우에, LTPS 반도체 TFT를 기반으로 한 GOA 회로의 시간에 따른 신호 흐름도를 도시한 도 4를 참조해 보도록 하자. 정방향 주사에 의해, LTPS 반도체 TFT를 기반으로 한 GOA 회로의 동작은 다음과 같이 이루어진다:
1 단계: 제 1 클럭 신호 (CK1)와 출력 단자 G(n-1)는 모두 고전압 레벨로 인가된다. 제 2 클럭 신호 (CK2), 제 3 클럭 신호 (CK3), 및 제 4 클럭 신호 (CK4)는 모두 저전압 레벨로 인가된다. 출력 단자 (G(n+1))도 저전압 레벨로 인가된다. 제 1 TFT (T1)는 제 1 클럭 신호 (CK1)에 의해 도통된다. 제 3 노드 (H(n))는 고전압 레벨로 이미 충전된 상태이다. 제 6 TFT (T6)는 제 3 노드 (H(n))에 의해 도통된다. 제 5 TFT (T5)는 고전압 레벨의 정전압 (VGH)에 의해 항상 도통된 상태를 유지하므로, 제 3 노드 (H(n))와 제 1 노드 (Q(n))는 항상 같은 레벨을 유지한다. 제 1 노드 (Q(n))는 고전압 레벨로 이미 충전된 상태이다. 제 2 노드 (P(n))는 저전압 레벨의 정전압 (VGL)으로 하강한다. 결국, 제 2 노드 (P(n))에 의해 제어되는 제 4 TFT (T4)와 제 7 TFT (T7)는 차단된다. 한편, 출력 단자 (G(n-1))에서는 고전압 레벨이 인가되기 때문에, 제 11 TFT (T11)는 도통되고 제 4 노드 (M(n))의 레벨은 하강한다.
2 단계: 제 1 클럭 신호 (CK1) 와 출력 단자 (G(n-1))는 모두 저전압 레벨로 하강한다. 제 2 클럭 신호 (CK2)는 고전압 레벨이 인가된다. 제 3 클럭 신호 (CK3)와 제 4 클럭 신호 (CK4) 및 출력 단자 (G(n+1))는 계속 저전압 레벨이 인가된다. 제 1 노드 (Q(n))는 제 1 부트스트랩 커패시터 (C1)의 충전으로 인해 고전압 레벨을 유지한다. 제 2 TFT (T2)는 도통된다. 제 2 클럭 신호 (CK2)의 고전압 레벨은 출력 단자 (G(n))로 전달되고, 출력 단자 (G(n))는 고전압 레벨을 출력함으로써 결국 제 1 노드 (Q(n))는 더욱 높은 고전압 레벨로 상승한다. 제 6 TFT (T6)는 여전히 도통된 상태이다. 제 2 노드 (P(n))는 저전압 레벨의 정전압 (VGL)을 유지한다. 마지막으로, 제 2 노드 (P(n))에 의해 제어되는 제 4 TFT (T4) 및 제 7 TFT (T7)은 여전히 차단된 상태이다. 한편, 제 2 클럭 신호 (CK2)가 고전압 레벨로 인가되기 때문에, 제 9 TFT (T9)는 도통되고 제 4 노드 (M(n))는 고전압 레벨의 정전압 (VGH)으로 미리 충전된다; 제 10 TFT (T10)는 도통되고, 출력 단자 (G(n))는 상기 제 4 노드 (M(n))의 고전압 레벨에 의해 충전된다.
3 단계: 제 2 클럭 신호 (CK2)는 저전압 레벨로 하강한다. 제 3 클럭 신호 (CK3) 및 출력 단자 (G(n+1))는 모두 고전압 레벨이 인가된다. 제 1 클럭 신호 (CK1)와 제 4 클럭 신호 (CK4), 출력 단자 (G(n-1))는 계속 저전압 레벨이 인가된다. 제 3 클럭 신호 (CK3)에 의해 제어되는 제 3 TFT (T3)는 도통된다. 제 1 노드 (Q(n))는 고전압 레벨을 유지한다. 제 2 TFT (T2) 및 제 6 TFT (T6)는 여전히 도통된 상태이다. 제 2 노드 (P(n))는 저전압 레벨의 정전압 (VGL)을 계속 유지한다. 상기 제 2 노드 (P(n))에 의해 제어되는 제 4 TFT (T4) 및 제 7 TFT (T7)는 계속 차단된다. 제 2 TFT (T2)는 계속 도통된 상태이기 때문에, 제 2 클럭 신호 (CK2)의 저전압 레벨이 출력 단자 (G(n))에 전달되고, 출력 단자 (G(n))의 레벨은 하강한다. 한편, 제 2 클럭 신호 (CK2)는 저전압 레벨로 인가되고, 제 9 TFT (T9)는 차단된다. 출력 단자 (G(n+1))는 고전압 레벨로 인가되기 때문에, 제 12 TFT (T12)는 도통되고, 제 4 노드 (M(n))는 저전압 레벨의 정전압 (VGL)으로 미리 충전된다. 제 10 TFT (T10)는 여전히 도통된 상태를 유지하고, 저전압 레벨의 제 4 노드 (M(n))는 출력 단자 (G(n))의 레벨을 하강시키는 효과를 갖는다.
4 단계: 제 1 클럭 신호 (CK1)는 다시 고전압 레벨로 인가된다. 제 2 클럭 신호 (CK2), 제 3 클럭 신호 (CK3), 제 4 클럭 신호 (CK4), 및 출력 단자 (G(n-1))는 저전압 레벨로 인가된다. 제 1 TFT (T1)는 제 1 클럭 신호 (CK1)에 의해 도통된다. 제 1 노드 (Q(n))는 저전압 레벨의 정전압 (VGL)으로 하강한다. 결국, 제 2 TFT (T2) 및 제 6 TFT (T6)는 차단된다.
5 단계: 제 2 클럭 신호 (CK2)는 다시 고전압 레벨로 인가된다. 제 1 클럭 신호 (CK1)는 저전압 레벨로 낮아진다. 제 3 클럭 신호 (CK3), 제 4 클럭 신호 (CK4), 및 출력 단자들 (G(n-1), G(n+1))은 저전압 레벨로 인가된다. 제 2 부트스트랩 커패시터 (C2)의 부트스트랩 기능으로 인해, 제 2 노드 (P(n))는 고전압 레벨로 충전된다. 제 4 TFT (T4) 및 제 7 TFT (T7)가 도통되기 때문에, 제 1 노드 (Q(n))와 출력 단자 (G(n))는 저전압 레벨을 유지한다.
종래의 기술에서, 출력 단자 (G(n))의 고전압 레벨과 저전압 레벨은 주로 제 2 TFT (T2)를 통해 구현되지만, 제 2 TFT (T2)의 충전 용량은 일정한 시간 동안으로 제한된다. 본 발명에 따른 LTPS 반도체 TFT를 기반으로 하는 GOA 회로의 경우, 제 9 TFT (T9), 제 10 TFT (T10), 제 11 TFT (T11), 및 제 12 TFT (T12)로 구성되는 출력 조정 모듈 (38)은 제 1 노드 (Q(n))의 사전 충전 단계 (1 단계)에서 출력 단자 (G(n))의 출력 성능을 높이고, 동일한 시간동안 평명 픽셀의 충전 용량을 일정 수준 개선시킴으로써, 액정 패널의 디스플레이 효과를 보다 향상시키게 된다.
도 3에 대해서 역방향 주사가 이루어지는 경우에, LTPS 반도체 TFT를 기반으로 한 GOA 회로의 시간에 따른 신호 흐름도를 도시한 도 5를 살펴보도록 하자. 정방향 주사에 따른 동작은 역방향 주사의 경우와 유사하다. 역방향 주사의 경우에 LTPS 반도체 TFT를 기반으로 한 GOA 회로의 동작은 다음과 같이 요약된다.
1 단계: 제 3 클럭 신호 (CK3)와 출력 단자 G(n+1)는 모두 고전압 레벨로 인가된다. 제 3 TFT (T3)는 제 3 클럭 신호 (CK3)에 의해 도통된다. 제 3 노드 (H(n))는 고전압 레벨로 이미 충전된 상태이다. 제 6 TFT (T6)는 제 3 노드 (H(n))에 의해 도통된다. 제 5 TFT (T5)는 고전압 레벨의 정전압 (VGH)의 제어에 의해 항상 도통된 상태를 유지하므로, 제 3 노드 (H(n))와 제 1 노드 (Q(n))는 항상 같은 레벨을 유지한다. 제 1 노드 (Q(n))는 고전압 레벨로 이미 충전된 상태이다. 제 2 노드 (P(n))는 저전압 레벨의 정전압 (VGL)으로 하강한다. 그에 따라, 제 4 TFT (T4) 및 제 7 TFT (T7)는 차단된다. 한편, 출력 단자 (G(n+1))는 고전압 레벨로 인가되기 때문에, 제 12 TFT (T12)는 도통되고, 제 4 노드 (M(n))는 레벨이 하강된다.
2 단계: 제 2 클럭 신호 (CK2)는 고전압 레벨로 인가된다. 제 1 노드 (Q(n))는 제 1 부트스트랩 커패시터 (C1)의 충전으로 인해 고전압 레벨을 유지한다. 제 2 TFT (T2)는 도통된다. 제 2 클럭 신호 (CK2)의 고전압 레벨은 출력 단자 (G(n))로 전달되고, 출력 단자 (G(n))는 고전압 레벨을 출력함으로써 결국 제 1 노드 (Q(n))는 더욱 높은 고전압 레벨로 상승한다. 한편, 제 2 클럭 신호 (CK2)가 고전압 레벨로 인가되기 때문에, 제 9 TFT (T9)는 도통되고 제 4 노드 (M(n))는 고전압 레벨의 정전압 (VGH)으로 미리 충전된다; 제 10 TFT (T10)는 도통되고, 출력 단자 (G(n))는 상기 제 4 노드 (M(n))의 고전압 레벨에 의해 충전된다.
3 단계: 제 2 클럭 신호 (CK2)는 저전압 레벨로 하강한다. 제 1 클럭 신호 (CK1)와 출력 단자 G(n-1)는 모두 고전압 레벨로 인가된다. 제 1 노드 (Q(n))는 고전압 레벨로 유지된다. 제 2 TFT (T2)는 도통된 상태를 유지한다. 제 2 클럭 신호 (CK2)의 저전압 레벨은 출력 단자 (G(n))로 제공되고, 그에 따라 출력 단자 (G(n))는 저전압 레벨을 출력한다. 한편, 제 2 클럭 신호 (CK2)는 저전압 레벨로 인가되어, 제 9 TFT (T9)는 차단된다. 출력 단자 (G(n-1))는 고전압 레벨로 인가되기 때문에 제 11 TFT (T11)는 도통되고, 제 4 노드 (M(n))는 저전압 레벨의 정전압 (VGL)으로 미리 충전된다. 제 10 TFT (T10)는 계속 도통된 상태를 유지하며, 저전압 레벨의 제 4 노드 (M(n))는 출력 단자 (G(n))의 레벨을 하강시키는 효과를 가진다.
4 단계: 제 3 클럭 신호 (CK3)가 다시 고전압 레벨로 인가된다. 출력 단자 (G(n+1))는 저전압 레벨로 인가된다. 제 3 TFT (T3)가 도통된다. 제 1 노드 (Q(n))는 저전압 레벨의 정전압 (VGL)으로 하강한다.
5 단계: 제 2 클럭 신호 (CK2)가 다시 고전압 레벨로 인가된다. 제 3 클럭 신호 (CK3)는 저전압 레벨로 하강한다. 제 2 부트스트랩 커패시터 (C2)의 부트 스트랩 기능으로, 제 2 노드 (P(n))는 고전압 레벨로 충전된다. 제 4 TFT (T4) 및 제 7 TFT (T7)가 도통되므로, 제 1 노드 (Q(n)) 와 출력 단자 (G(n))는 저전압 레벨을 유지한다.
종래의 기술에서, 출력 단자 (G(n))의 고전압 레벨과 저전압 레벨은 주로 제 2 TFT (T2)를 통해 구현되는데, 제 2 TFT (T2)의 충전 용량은 일정한 시간 동안으로 제한된다. 본 발명에 따른 LTPS 반도체 TFT를 기반으로 한 GOA 회로의 경우, 제 9 TFT (T9), 제 10 TFT (T10), 제 11 TFT (T11), 및 제 12 TFT (T12)로 구성되는 출력 조정 모듈 (38)이 제 1 노드 (Q(n))의 사전 충전 단계 (1 단계)에서 출력 단자 (G(n))의 출력 성능을 높이고, 동일한 시간동안 평명 픽셀의 충전 용량을 일정 수준 개선시킴으로써, 액정 패널의 디스플레이 효과를 보다 향상시키게 된다.
요컨대, 본 발명에서는 제 9 TFT (T9), 제 10 TFT (T10), 제 11 TFT (T11) 및 제 12 TFT (T12)를 포함하는 출력 조정 모듈을 제안한다. 정방향 주사의 경우이거나 역방향 주사의 경우이거나 간에, 상기 제 4 노드 (M(n))의 전압 레벨은 고전압 레벨과 저전압 레벨 사이에서 상기 제 2 클럭 신호 (CK2)와 함께 천이하기 때문에, 고전압 레벨과 저전압 레벨 사이에서 동일한 천이가 발생한다. 출력 단자 (G(n))의 고전압 및 저전압 레벨을 주로 제 2 TFT (T2)를 통해 구현하는 종래의 기술과 비교할 때, 본 발명에서 제안하는 LTPS 반도체 TFT를 기반으로 한 GOA 회로는 출력 단자 (G(n))의 출력 성능을 향상시키고, 동일 시간동안 평면 픽셀의 충전 용량을 일정 수준 업그레이드 시키므로, 액정 패널의 디스플레이 효과가 개선된다. 본 발명에 의해 제안된 GOA 회로는 휴대 전화, 디스플레이, 또는 텔레비전을 동작시키는데 적용될 수 있다. 상술한 사항이 본 발명의 효과이다.
당업자는 본 발명의 내용을 유지하면서도 장치를 다양하게 수정하고 변경하는 것이 가능하다는 것을 쉽게 인식할 수 있을 것이다. 따라서, 상기에 개시된 사항은 첨부된 청구범위의 한계를 특정하는 경우에만 제한적으로 해석되어야 한다.

Claims (7)

  1. 저온 폴리-실리콘 (LTPS) 반도체 박막 트랜지스터 (TFT)를 기반으로 한 GOA (gate driver on array) 회로에 있어서, 직렬로 연결된 복수의 GOA 유닛들을 포함하고, 상기 복수의 GOA 유닛의 각 스테이지는 주사-제어 모듈, 출력 모듈, 풀-다운 모듈, 및 출력 조정 모듈을 포함하며;
    상기 n번째 스테이지의 GOA 유닛 중에서, 제 1 스테이지와 마지막 스테이지의 GOA 유닛을 제외하고, n은 양의 정수 집합이며;
    상기 주사-제어 모듈은:
    게이트가 제 1 클럭 신호에 전기적으로 연결되고, 소스가 이전 (n-1)번째 스테이지의 GOA 유닛 출력 단자 (G(n-1))에 전기적으로 연결되며, 게이트가 제 3 노드에 전기적으로 연결된 제 1 TFT;
    게이트가 제 3 클럭 신호에 전기적으로 연결되고, 소스가 다음의 (n+1)번째 스테이지의 GOA 유닛 출력 단자 (G(n+1))에 전기적으로 연결되며, 드레인이 상기 제 3 노드에 전기적으로 연결된 제 3 TFT; 및
    게이트가 고전압 레벨의 정전압에 전기적으로 연결되고, 소스가 상기 제 3 노드에 전기적으로 연결되며, 드레인이 제 1 노드에 전기적으로 연결된 제 5 TFT;를 포함하며,
    상기 출력 모듈은:
    게이트가 상기 제 1 노드에 전기적으로 연결되고, 소스가 제 2 클럭 신호에 전기적으로 연결되며, 드레인이 출력 단자 (G(n))에 전기적으로 연결된 제 2 TFT; 및
    상기 제 1 노드와 상기 출력 단자 (G(n)) 사이에 전기적으로 연결된 제 1 부트스트랩 커패시터;를 포함하며,
    상기 풀-다운 모듈은:
    게이트가 제 2 노드에 전기적으로 연결되고, 소스가 저전압 레벨의 정전압에 전기적으로 연결되며, 드레인이 출력 단자 (G(n))에 전기적으로 연결된 제 4 TFT;
    게이트가 상기 제 3 노드에 전기적으로 연결되고, 소스가 저전압 레벨의 정전압에 전기적으로 연결되며, 드레인이 상기 제 2 노드에 전기적으로 연결된 제 6 TFT;
    게이트가 상기 제 2 노드에 전기적으로 연결되고, 소스가 저전압 레벨의 정전압에 전기적으로 연결되며, 드레인이 상기 제 1 노드에 전기적으로 연결된 제 7 TFT;
    게이트가 제 4 클럭 신호에 전기적으로 연결되고, 소스가 저전압 레벨의 정전압에 전기적으로 연결되며, 드레인이 상기 출력 단자 (G(n))에 전기적으로 연결된 제 8 TFT; 및
    상기 제 2 노드와 상기 제 2 클럭 신호 사이에 전기적으로 연결된 제 2 부트스트랩 커패시터;를 포함하며,
    상기 출력 조정 모듈은:
    게이트가 상기 제 2 클럭 신호에 전기적으로 연결되고, 소스가 고전압 레벨의 정전압에 전기적으로 연결되며, 드레인이 제 4 노드에 전기적으로 연결된 제 9 TFT;
    게이트가 상기 제 1 노드에 전기적으로 연결되고, 소스가 상기 제 4 노드에 전기적으로 연결되며, 드레인이 상기 출력 단자 (G(n))에 전기적으로 연결된 제 10 TFT;
    게이트가 상기 출력 단자 (G(n-1))에 전기적으로 연결되고, 소스가 저전압 레벨의 정전압에 전기적으로 연결되며, 드레인이 상기 제 4 노드에 전기적으로 연결된 제 11 TFT; 및
    게이트가 상기 출력 단자 (G(n+1))에 전기적으로 연결되고, 소스가 저전압 레벨의 정전압에 전기적으로 연결되며, 드레인이 상기 제 4 노드에 전기적으로 연결된 제 12 TFT를 포함하되,
    여기에서, 모든 TFT들은 LTPS 반도체 TFT 이고,
    여기에서, 상기 제 1 클럭 신호, 제 2 클럭 신호, 제 3 클럭 신호, 및 제 4 클럭 신호의 펄스는 순서에 따라 차례로 출력되고 중첩되지 않으며,
    여기에서, 상기 제 4 노드의 전압 레벨은 고전압 레벨과 저전압 레벨 사이에서 상기 제 2 클럭 신호와 함께 천이되어, 고전압 레벨과 저전압 레벨 사이에서 동일한 천이가 발생하는 GOA 회로.
  2. 제 1 항에 있어서, 정방향 주사의 경우에는 상기 제 1 TFT에 전기적으로 연결된 제 1 클럭 신호와 출력 단자 (G(n-1))에서 모두 고전압 레벨이 인가되고; 역방향 주사의 경우에는 상기 제 3 TFT에 전기적으로 연결된 제 3 클럭 신호와 출력 단자 (G(n+1))에서 모두 고전압 레벨이 인가되는 GOA 회로.
  3. 저온 폴리-실리콘 (LTPS) 반도체 박막 트랜지스터 (TFT)를 기반으로 한 GOA (gate driver on array) 회로에 있어서, 직렬로 연결된 복수의 GOA 유닛들을 포함하고, 상기 복수의 GOA 유닛의 각 스테이지는 주사-제어 모듈, 출력 모듈, 풀-다운 모듈, 및 출력 조정 모듈을 포함하며;
    상기 n번째 스테이지의 GOA 유닛 중에서, 제 1 스테이지와 마지막 스테이지의 GOA 유닛을 제외하고, n은 양의 정수 집합이며;
    상기 주사-제어 모듈은:
    게이트가 제 1 클럭 신호에 전기적으로 연결되고, 소스가 이전 (n-1)번째 스테이지의 GOA 유닛 출력 단자 (G(n-1))에 전기적으로 연결되며, 게이트가 제 3 노드에 전기적으로 연결된 제 1 TFT;
    게이트가 제 3 클럭 신호에 전기적으로 연결되고, 소스가 다음의 (n+1)번째 스테이지의 GOA 유닛 출력 단자 (G(n+1))에 전기적으로 연결되며, 드레인이 상기 제 3 노드에 전기적으로 연결된 제 3 TFT; 및
    게이트가 고전압 레벨의 정전압에 전기적으로 연결되고, 소스가 상기 제 3 노드에 전기적으로 연결되며, 드레인이 제 1 노드에 전기적으로 연결된 제 5 TFT;를 포함하며,
    상기 출력 모듈은:
    게이트가 상기 제 1 노드에 전기적으로 연결되고, 소스가 제 2 클럭 신호에 전기적으로 연결되며, 드레인이 출력 단자 (G(n))에 전기적으로 연결된 제 2 TFT; 및
    상기 제 1 노드와 상기 출력 단자 (G(n)) 사이에 전기적으로 연결된 제 1 부트스트랩 커패시터;를 포함하며,
    상기 풀-다운 모듈은:
    게이트가 제 2 노드에 전기적으로 연결되고, 소스가 저전압 레벨의 정전압에 전기적으로 연결되며, 드레인이 출력 단자 (G(n))에 전기적으로 연결된 제 4 TFT;
    게이트가 상기 제 3 노드에 전기적으로 연결되고, 소스가 저전압 레벨의 정전압에 전기적으로 연결되며, 드레인이 상기 제 2 노드에 전기적으로 연결된 제 6 TFT;
    게이트가 상기 제 2 노드에 전기적으로 연결되고, 소스가 저전압 레벨의 정전압에 전기적으로 연결되며, 드레인이 상기 제 1 노드에 전기적으로 연결된 제 7 TFT;
    게이트가 제 4 클럭 신호에 전기적으로 연결되고, 소스가 저전압 레벨의 정전압에 전기적으로 연결되며, 드레인이 상기 출력 단자 (G(n))에 전기적으로 연결된 제 8 TFT; 및
    상기 제 2 노드와 상기 제 2 클럭 신호 사이에 전기적으로 연결된 제 2 부트스트랩 커패시터;를 포함하며,
    상기 출력 조정 모듈은:
    게이트가 상기 제 2 클럭 신호에 전기적으로 연결되고, 소스가 고전압 레벨의 정전압에 전기적으로 연결되며, 드레인이 제 4 노드에 전기적으로 연결된 제 9 TFT;
    게이트가 상기 제 1 노드에 전기적으로 연결되고, 소스가 상기 제 4 노드에 전기적으로 연결되며, 드레인이 상기 출력 단자 (G(n))에 전기적으로 연결된 제 10 TFT;
    게이트가 상기 출력 단자 (G(n-1))에 전기적으로 연결되고, 소스가 저전압 레벨의 정전압에 전기적으로 연결되며, 드레인이 상기 제 4 노드에 전기적으로 연결된 제 11 TFT; 및
    게이트가 상기 출력 단자 (G(n+1))에 전기적으로 연결되고, 소스가 저전압 레벨의 정전압에 전기적으로 연결되며, 드레인이 상기 제 4 노드에 전기적으로 연결된 제 12 TFT를 포함하는 GOA 회로.
  4. 제 3 항에 있어서, 상기 제 4 노드의 전압 레벨은 고전압 레벨과 저전압 레벨 사이에서 상기 제 2 클럭 신호와 함께 천이되어, 고전압 레벨과 저전압 레벨 사이에서 동일한 천이가 발생하는 GOA 회로.
  5. 제 3 항에 있어서, 상기 제 1 클럭 신호, 제 2 클럭 신호, 제 3 클럭 신호, 및 제 4 클럭 신호의 펄스는 순서에 따라 차례로 출력되고 중첩되지 않는 GOA 회로.
  6. 제 3 항에 있어서, 정방향 주사의 경우에는 상기 제 1 TFT에 전기적으로 연결된 제 1 클럭 신호와 출력 단자 (G(n-1))에서 모두 고전압 레벨이 인가되고; 역방향 주사의 경우에는 상기 제 3 TFT에 전기적으로 연결된 제 3 클럭 신호와 출력 단자 (G(n+1))에서 모두 고전압 레벨이 인가되는 GOA 회로.
  7. 제 3 항에 있어서, 상기 모든 TFT들은 LTPS 반도체 TFT 인 GOA 회로.
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