KR20180094390A - 밴드갭 전압 기준 회로 - Google Patents

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Abstract

본 발명의 밴드갭 전압 기준 회로는 제1 입력전압 및 제2 입력전압을 이용하여 바이어스 기준 전류를 출력하는 셀프 바이어스된(self-biased) OP 앰프(op-amp); 셀프 바이어스된 OP 앰프의 출력에 대해서 전원 전압 제거비(power supply rejection ratio, PSRR)를 향상시키는 PSRR 향상 회로; 및 PSRR 향상 회로의 출력에 대해서 부하(load)로 기준 전압(reference voltage)을 출력하는 부하 활성화(active load) 회로를 포함한다. 따라서, 본 발명에 따르면 PSRR을 향상시킬 수 있다.

Description

밴드갭 전압 기준 회로{BANDGAP VOLTAGE REFERENCE CIRCUIT}
본 발명은 밴드갭 전압 기준 회로에 관한 것으로, 더욱 상세하게는 공급전압이 0.9[V]에서 4[V]의 범위이고, 온도계수가 5.5 ppm/℃에서, 높은 전원전압제거비(PSRR: Power Supply Rejection Ratio)를 가지는 CMOS만으로 구성된 밴드갭 전압 기준 회로에 관한 것이다. 여기서 5.5 ppm/℃의 온도계수는 0 내지 125℃의 온도범위에서 획득되었으며, 전체회로의 전력은 27℃에서 0.9[V]를 공급했을 때 0.21[μW] 소모되었다. 100Hz와 10MHz에서 PSRR은 각각 63 및 66.5[dB]보다 낮았으며, 회로의 실효면적은 0.0028 mm2 였다.
집적회로 형태로 제작되는 아날로그/고주파 회로 또는 디지털 회로는 효율적인 동작을 위해서 안정적이고 정확한 바이어스 전압이 요구된다. 즉, 외부 전원 전압, 온도 또는 공정이 변동하더라도 이것들이 집적회로 내부에 영향을 미치지 않도록 하고 안정적으로 각 소자들이 고유의 기능을 발휘할 수 있어야 한다. 그러나 통상적인 바이어스 회로에서 제공되는 바이어스 전압은 회로가 동작하는 동안에 발생하는 온도변화로 인해 시간이 지날수록 일정한 값을 유지하지 못하고 변하게 되는 문제가 발생한다.
상기 문제를 해결하기 위해 밴드갭 전압 기준 회로가 사용되고 있다. 밴드갭 전압 기준 회로는 절대온도에 비례하는 특성을 갖는 PTAT(proportional to absolute temperature)회로에 의해 만들어지는 전압과 절대온도에 반비례하는 특성을 갖는 CTAT(complementary to absolute temperature) 회로에 의해 만들어지는 전압을 합하여 온도 변화에 영향을 받지 않는 안정적인 기준전압을 출력한다.
공정 변화(Process variations), 전압(Voltage) 및 온도(Temperature) (PVT)에 대해 종속적인 전압 기준(voltage references)은 아날로그 회로, 혼합 신호(mixed signal) 처리, RF 분야 및 디지털 회로에서 널리 이용된다. 밴드갭 전압 기준 회로(bandgap voltage reference circuit)의 구조는 3개의 주요 부분으로 나뉠 수 있다: 두 개의 전압(또는 전류)의 생성, 여기서 하나는 절대 온도에 비례하고(proportional to absolute temperature, PTAT), 다른 하나는 절대 온도에 반비례하고(complementary to absolute temperature, CTAT) 그리고 바이어싱(biasing)이다.
그런데 종래의 기술에 따른 밴드갭 전압 기준 회로는 온도에 대해 일부 비-선형의 특성을 보이는 P-N 접합으로 CTAT 전압을 생성한다. 종래 기술의 대부분은 동일한 값의 저항들을 사용함으로써 CTAT 및 PTAT 전류들을 생성하기 위해 두 개의 노드들(two nodes)을 이용한다. 추가적으로, 종래 기술에서 추구되었던 밴드갭 전압 기준 회로를 위한 스타트업 회로(startup circuit) 구성 방법론(design methodology)은 리셋 신호에 대한 외부 파워(external power on reset signal, POR)를 필요로 하거나 바이어스 전류(bias current) 생성을 위해 복수의 MOS 트랜지스터들로 구성되었다. 반면, 파워 스퓨리어스(power spurious)와 반대되는 PSRR은 밴드갭 전압 기준 회로들에 있어서, 이들 회로들이 낮은 드롭아웃(low dropout, LDO) 레귤레이터들과 함께 사용되는 때에, 가장 중요한 인자(factor)이다.
이러한 기술적 내용과 관련된 기존의 선행기술문헌으로, 한국등록특허 제 10-0694985호(2007.03.07.등록)는 저전압용 밴드갭 기준 회로와 이를 포함하는 반도체 장치에 관한 것으로, 비교기, 제1 전류원 회로, 제2 전류원 회로, 제1 부하 회로, 및 제2 부하 회로를 포함한다. 비교기는 제1 전압과 제2 전압을 비교하고, 그 비교 결과에 따라 제어 전압을 출력한다. 제1 전류원 회로는 제어 전압에 응답하여, 제1 노드에 제1 전류를 공급한다. 제2 전류원 회로는 제어 전압에 응답하여, 제2 노드에 제2 전류를 공급한다. 제1 부하 회로는 제1 노드를 통하여 수신되는 제1 전류와 자신의 저항값에 의해 결정되는 제1 및 제2 전압들을 발생한다. 제2 부하 회로는 제2 노드를 통하여 수신되는 제2 전류와 자신의 저항값에 의해 결정되는 기준 전압을 발생한다. 상기 선행기술문헌에 따른 밴드갭 기준 회로와 이를 포함하는 반도체 장치는 저전압의 전원 전압이 공급되어도 안정적으로 동작함을 특징으로 한다.
또한 한국공개특허 제10-2009-0048295호(2009.05.13.공개)는 반도체 소자의 밴드갭 기준전압 발생회로에 관한 것으로, 동작전원 환경하에서 PVT에 면역성을 갖는 밴드갭 기준전압을 생성할 수 있고, 레이아웃 면적의 증가 없이 온도 특성에 독립적인 출력레벨을 제어할 수 있는 반도체 소자의 밴드갭 기준전압 발생회로를 제공하는데 그 목적이 있다. 상기 발명의 일 측면에 따르면, 다이오드 접속된 MOS 트랜지스터의 온도 특성을 이용하여 온도 변화에 비례하는 제1 전류를 생성하기 위한 제1 전류 생성부; 상기 다이오드 접속된 MOS 트랜지스터의 온도 특성을 이용하여 온도 변화에 반비례하는 제2 전류를 생성하기 위한 제2 전류 생성부; 및 상기 제1 및 제2 전류 생성부의 출력 전류를 복사하고 서로 합하여 기준전압으로 출력하기 위한 합산부를 구비하는 반도체 소자의 밴드갭 기준전압 발생회로가 제공하는 것을 특징으로 한다.
상기 선행기술문헌들은 CTAT 및 PTAT 전류들을 생성하기 위해 두 개의 노드들(two nodes)을 제시하고 있고, 하나의 노드에 기반하는 밴드갭 코어를 제시하고 있지 않으며, 또한 스타트업 회로를 복수의 트랜지스터로 구성하고 있기 때문에 앞서 살펴본 문제를 해결할 수 없으며, 또한 상기 해결의 동기도 얻지 못하고 있다.
이에 본 발명은 이상에서 설명한 바와 같이, 셀프-바이어스된(self-biased) OP 앰프(op-amp)를 위한 하나의 트랜지스터로 구성된 스타트업 회로를 포함하고, 전체가 CMOS으로 구성된 밴드갭 전압 기준 회로를 제시하고자 한다. 전통적인 밴드갭 코어(bandgap core)와 달리, 본 발명은 하나의 노드에 기반하는 구조를 개시한다. 본 발명의 밴드갭 전압 기준 회로는 향상된 PSRR을 발휘하도록 하는 구성을 포함한다. 본 발명의 셀프-바이어스된 OP 앰프는 외부 파워 서플라이의 노이즈가 감소하고 더 이상 출력에 나타나지 않도록 디자인된 구성을 포함한다.
본 발명은 이와 같은 종래 기술의 문제점을 해결하고자 향상된 전원전압제거비를 갖는 밴드갭 전압 기준 회로를 제공하는 것을 목적으로 한다.
이와 같은 목적을 달성하기 위해 본 발명의 일 실시예에 따른 밴드갭 전압 기준 회로는, 제1 입력전압(first input voltage) 및 제2 입력전압(second input voltage)을 이용하여 바이어스 기준 전류(bias reference current)를 출력하는 셀프 바이어스된(self-biased) OP 앰프(op-amp); 상기 셀프 바이어스된 OP 앰프의 출력에 대해서 전원 전압 제거비(power supply rejection ratio, PSRR)를 향상시키는 PSRR 향상 회로; 및 상기 PSRR 향상 회로의 출력에 대해서 부하(load)로 기준 전압(reference voltage)을 출력하는 부하 활성화(active load) 회로를 포함한다.
또한, 본 발명의 일 실시예에 따른 밴드갭 전압 기준 회로는, 상기 갭 절대온도에 비례하는 특성을 갖는 PTAT(proportional to absolute temperature) 전류 및 절대온도에 반비례하는 특성을 갖는 CTAT(complementary to absolute temperature) 전류를 각각 생성하는 CMOS 밴드갭 코어(bandgap core)를 더 포함할 수 있다.
또한, 상기 PTAT 전류 및 CTAT 전류는 상기 제2 입력전압을 갖는 단일-노드에서 분기되는 제1 가지(first branch) 및 제2 가지(second branch) 각각에 흐를 수 있다.
또한, 상기 제1 가지에는, 제1 저항(R1)과 게이트 단자 및 드레인 단자가 공통 노드로 연결된 제1 NMOS가 직렬로 연결될 수 있다.
또한, 상기 제2 가지에는, 제2 저항(R2)이 연결될 수 있다.
또한, 상기 PTAT 전류는, 서로 연결된 제1 NMOS의 게이트 및 소스 단자의 전압과, 서로 연결된 제2 NMOS의 게이트 및 소스 단자의 전압의 차가 인가되는 제1 저항(R1)에 흐르는 전류일 수 있다.
또한, 상기 CTAT 전류는, 서로 연결된 제 2 NMOS의 게이트 및 소스 단자의 전압이 인가되는 제2 저항(R2)에 흐르는 전류일 수 있다.
또한, 본 발명의 일 실시예에 따른 밴드갭 전압 기준 회로는 상기 CMOS 밴드갭 코어를 구동하기 위한 스타트업 회로를 더 포함할 수 있다.
또한, 상기 스타트업 회로는, 하나의 NMOS만으로 구성될 수 있다.
또한, 상기 밴드갭 전압 기준 회로는, 전체 구성 트랜지스터로서 CMOS 트랜지스터만을 포함할 수 있다.
본 발명에 따르면, 전원 전압 제거비(PSRR)를 향상시킬 수 있다. 또한, 셀프-바이어스된 OP 앰프의 노이즈를 감소시킬 수 있다. 또한, 회로 전체가 CMOS로 구성되기 때문에 집접도를 높일 수 있다.
도 1은 본 발명의 실시예에 따른 밴드갭 전압 기준 회로의 등가 회로를 나타내는 블록도이다.
도 2는 본 발명의 실시예에 따른 밴드갭 전압 기준 회로의 회로도이다.
도 3a는 본 발명의 실시예에 따른 밴드갭 전압 기준 회로의 공급 전압에 따른 기준 전압의 변화를 나타내는 그래프이다.
도 3b는 본 발명의 실시예에 따른 밴드갭 전압 기준 회로의 온도에 따른 기준 전압의 변화를 각 입력 전압에 따라 나타내는 그래프이다.
도 3c는 본 발명의 실시예에 따른 밴드갭 전압 기준 회로의 PSRR을 나타내는 그래프이다.
도 3d는 본 발명의 실시예에 따른 밴드갭 전압 기준 회로의 기준 전압에 포함된 노이즈를 나타내는 그래프이다.
도 4a는 본 발명의 실시예에 따른 밴드갭 전압 기준 회로의 몬테 카를로 히스토그램이다.
도 4b는 본 발명의 실시예에 따른 밴드갭 전압 기준 회로의 레이아웃을 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시 예를 상세하게 설명하고자 한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다. 또한, 본 발명의 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 갖는 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는 것이 바람직하다.
도 1은 본 발명의 실시예에 따른 밴드갭 전압 기준 회로의 등가 회로를 나타내는 블록도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 밴드갭 전압 기준(bandgap voltage reference) 회로(100)는 셀프 바이어스된(self-biased) OP 앰프(110), PSRR 향상(PSRR enhancement) 회로(120) 및 부하 활성화(active load) 회로(130)를 포함한다.
여기서 셀프 바이어스된(self-biased) OP 앰프(110), PSRR 향상(PSRR enhancement) 회로(120) 및 부하 활성화(active load) 회로(130) 각각은 OP 앰프를 포함하는 등가 회로(equivalent circuit)로 표현될 수 있다. 즉 셀프 바이어스된(self-biased) OP 앰프(110) 는 오픈 루프 게인(open loop gain) A1을 갖는 OP 앰프(110)로 표현될 수 있고, PSRR 향상(PSRR enhancement) 회로(120)는 오픈 루프 게인 A2를 갖는 OP 앰프(120)로 표현될 수 있고, 그리고 부하 활성화(active load) 회로(130)는 오픈 루프 게인 A3를 갖는 OP 앰프(130)로 표현될 수 있다.
셀프 바이어스된 OP 앰프(110)는 제1 입력전압 및 제2 입력전압을 이용하여 바이어스 기준 전류 및 바이어스 기준 전압(V OTA)을 출력한다. 여기서 제1 입력전압은 OP 앰프(110)의 플러스 단자에 입력되는 전압이고, 제2 입력전압은 OP 앰프(110)의 마이너스 단자에 입력되는 전압을 나타낸다.
PSRR 향상 회로(120)는 셀프 바이어스된 OP 앰프(110)의 출력에 대해서 전원 전압 제거비(power supply rejection ration PSRR)를 향상시킨다. 구체적으로 PSRR 향상 회로(120)는 셀프 바이어스된 OP 앰프(110)의 출력을 마이너스 단자를 통해 입력받고, 플러스 단자를 통해 구동 전압(V dd)을 입력받고, 그리고 공통 노드 전압(V c)을 출력한다.
부하 활성화 회로(130)는 PSRR 향상 회로의 출력에 대해서 부하(load)로 출력 기준 전압(output reference voltage)(V ref)을 출력한다. 마찬가지로 부하 활성화 회로(130)는 PSRR 향상 회로(120)의 출력을 마이너스 단자를 통해 입력받고, 플러스 단자를 통해 구동 전압(V dd)을 입력받는다.
종래의 기술에 따른 밴드갭 전압 기준 회로에서, BJT(bipolar junction transistor)의 베이스-에미터 간의 전압(V BE)은 절대온도에 비례하는 특성을 갖는 PTAT(proportional to absolute temperature) 전압 발생기에 의해 보상되는(compensated) 절대온도에 반비례하는 특성을 갖는 CTAT(complementary to absolute temperature)를 생성한다.
상기 결과로서, 출력 기준 전압(output reference voltage)(V ref)은, CTAT 전압 및 게인 인자(k)가 곱해진 PTAT 전압의 합에 의해 얻어지는 낮은 온도 의존성(temperature dependence)을 갖는다.
반면에, 본 발명의 실시예에 따른 도 1의 회로는 CTAT 및 PTAT 전압들을 생성하기 위해 모든 트랜지스터가 CMOS로 구성되는 CMOS 밴드갭 코어(bandgap core)를 포함한다. 본 발명에 실시예에 따른 밴드갭 전압 기준 회로(100)에 더 자세히 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 밴드갭 전압 기준 회로의 회로도를 나타낸다.
도 2를 참조하면, 본 발명의 실시예에 따른 밴드갭 전압 기준(bandgap voltage reference) 회로(100)는 셀프 바이어스된(self-biased) OP 앰프(110), PSRR 향상(PSRR enhancement) 회로(120) 및 부하 활성화(active load) 회로(131, 132)를 포함하고, CMOS 밴드갭 코어(140) 및 스타트업 회로(150)를 더 포함할 수 있다.
본 발명의 하나의 실시예에 따라 상기 설명된 구성요소 110, 120 및 131, 132은 도 2에 나타낸 회로 소자를 이용하여 구현될 수 있다. 구성요소 110, 120 및 131, 132는 상기 설명하였으므로 간략히 설명하기로 하고, 추가적인 구성요소인 140 및 150에 대해 자세히 설명하기로 한다.
도 1에서 등가 회로인 OP 앰프(110)으로 표현되었던 셀프 바이어스된 OP 앰프(110)는 M1 내지 M4, MSB1 및 MSB2의 CMOS로 구현될 수 있다.
여기서 M1의 게이트 전압이 V b으로 표시되고, M2의 게이트 전압이 V a로 표시되어 있다. V b는 도 1에 나타낸 OP 앰프(110)의 제2 입력전압을 나타내고, V a는 도 1에 나타낸 OP 앰프(110)의 제1 입력전압을 나타낸다. 그리고 V b 및 V a는 CMOS 밴드갭 코어(140)가 생성하는 PTAT 및 CTAT 전압에 각각 해당된다.
도 1에 나타낸 부하 활성화 회로(130)는 도 2 회로도에서는 구성요소 131 및 132로 표현될 수 있다. 여기서 131은 PMOS로 구현되고 132는 NMOS로 구현될 수 있다. NMOS(132)의 드레인 단자 및 게이트 단자가 연결된 노드는 출력 기준 전압(output reference voltage)(V ref)을 나타낸다.
CMOS 밴드갭 코어(140)는 절대온도에 비례하는 특성을 갖는 PTAT(proportional to absolute temperature) 전류 및 절대온도에 반비례하는 특성을 갖는 CTAT(complementary to absolute temperature) 전류를 각각 생성한다.
도 2를 다시 참조하면, CMOS 밴드갭 코어(140)는 구성 트랜지스터로서 CMOS 트랜지스터만을 이용하여 구현될 수 있다. 부하 활성화 회로(131, 132)는 전류(I L)를 생성하고, CMOS 밴드갭 코어(140)는 전류(I 1, I 2)를 생성할 수 있다. 각 전류에 대한 자세한 설명은 후술하기로 한다.
본 발명의 실시예에 따른 밴드갭 전압 기준 회로(100)는 단일-노드(V b)를 이용하여, 단일-노드에서 분기되는 PTAT 전류 및 CTAT 전류를 생성하는 것을 특징으로 한다.
스타트업 회로(150)는 CMOS 밴드갭 코어(140)를 구동하기 위한 회로이다. 스타트업 회로(150)에 포함된 트랜지스터(MST)는 본 발명의 실시예에 따른 밴드갭 전압 기준 회로를 빨리 구동하기 위해(quick star) 사용된다.
본 발명의 실시예에 따른 밴드갭 전압 기준 회로(100)에 포함된 스타트업 회로(150)는 하나의 스타트업 트랜지스터를 포함하는 것을 특징으로 한다.
여기서 하나의 스타트업 트랜지스터는 NMOS(MST)를 통해 구현될 수 있다. 즉 스타트업 트랜지스터(MST)의 게이트 단자는 셀프 바이어스된 OP 앰프(110)의 단자(V st)에 연결되고, 드레인 단자는 PSRR 향상 회로의 출력인 공통 노드(V c)에 연결되고, 소스 단자는 CMOS 밴드갭 코어(140)가 생성하는 제1 입력 전압(V a)을 갖는 노드에 연결될 수 있다.
본 발명의 실시예에 따른 구성에 의해 구현될 수 있는 온도 보상 기술(Temperature compensation technique)에 대해 설명하기로 한다.
도 2를 다시 참조하면, 부하 활성화 트랜지스터(active load transistor)(M8)가 포화 영역(saturation region)에서 동작한다는 것을 고려함으로써, 본 발명의 실시예에 따른 밴드갭 전압 기준 회로(100)의 출력 전압(output voltage)(V ref)은 다음과 같이 주어질 수 있다.
Figure pat00001
여기서 I L 은 M8의 바이어스 전류이고 k M8 = C ox(W M8/L M8)이다. μ은 채널에서의 전자 이동도(electro mobility)이고, C ox은 단위 영역 당 산화물 커페시턴스를 나타내고, W는 채널 폭을 나타내고 그리고 L은 채널 길이를 나타낸다. 수학식 1로부터, V ref의 첫 번째 구성요소(임계 전압, V th) 및 두 번째 구성요소(이동도)는, 전자 이동도에 비례하는 바이어스 전류에 의해 방해될 수 있는 온도 계수(temperature coefficient)에 민감하다.
수학식 2를 참조하면, 셀프 바이어스된(self-biased) OP 앰프 입력 전압(V a, V b)은 I 1, I 2을 제어함으로써 동일하게 되어야 한다.
수학식 3을 참조하면, 공통 노드 전압(V c)은 I 1, I 2 및 I L을 동일하게 할 책임이 있다.
V b는 온도에 종속적인 I 2 따라서 I L를 생성하기 위한 밴드갭 코어 회로의 단일-노드이다.
I 2는 R1 및 R2 저항에 흐르는 전류 I R1 및 I R2 각각에 그리고 M10에 의해 제어된다.
Figure pat00002
Figure pat00003
NMOS인 M10 및 M12에 연결된 다이오드는 취약 반전 상황(weak inversion regime)에 동작하는 것으로 정의된다. 따라서, 드레인 전류는 다음과 같이 도출될 수 있다:
Figure pat00004
여기서, It (= 2nC ox [k B T/q]2)는 공정에 종속적인 파라미터(20nA)이고, n은 부임계 슬로프 인자(subthreshold slope factor)(1.5)를 나타내고, k B 는 볼츠만 상수(Boltzmann constant)를, q는 기본 전하(elementary charge)를, 그리고 T는 절대 온도(absolute temperature)를 나타낸다. 수학식 4를 재구성함으로써, M10 및 M12의 게이트-소스 전압(V gs) 간의 차이는 다음과 같이 표현될 수 있다.
Figure pat00005
여기서 V T 는 열전압(thermal voltage)(26 mV, 상온에서)을 나타낸다. 수학식 5를 이용하면, I R1은 다음과 같이 유도될 수 있다:
Figure pat00006
수학식 6은 V T가 양의 온도 계수(positive temperature coefficient) 0.086 mV/C을 갖고 있음을 나타낸다. 따라서, I R1은 PTAT에 비례하도록 근사화될 수 있다. 반면에, I R2는 다음과 같이 V b와 동일하게 세팅되는 V gs12에 비례한다:
Figure pat00007
수학식 4로부터, M12의 소스(source) 및 벌크(bulk) 단자들(terminals)이 서로 연결되어 있고, V th는 다음과 같이 표현될 수 있다:
Figure pat00008
여기서 E g 는 실리콘(silicon)의 밴드-갭(band-gap)이고,
Figure pat00009
(N A는 도핑밀도(doping density) 그리고 ε는 투자율(permittivity)이다)이고 φ F는 페르미 레벨(fermi level)을 나타낸다.
수학식 8은 V th가 T의 역수에 비례함을 나타낸다. 따라서, 수학식 4의 V gs12 (또한 I R2)는 CTAT에 비례한다. 결과적으로, 공통 노드에서 분기되는 I R1 및 I R2는 양(positive) 그리고 음(negative)의 온도 계수들(temperature coefficients)을 각각 생성하기 위해 이용된다. 따라서, 수학식 3, 6 및 7로부터 온도에 종속적인 I L이 유도될 수 있다. 수학식 1에서 I L를 교체하면 다음과 같이 쓸 수 있다:
Figure pat00010
다음으로 본 발명의 실시예에 따른 밴드갭 전압 기준 회로의 PSRR 향상 회로에 대해 설명하기로 한다.
다시 도 1을 참조하면, 도 1은 3개 구성요소들의 오픈 루프 게인들(open loop gains)인 A1, A2 및 A3을 갖는 본 발명의 실시예에 따른 밴드갭 전압 기준 회로(100)의 등가회로를 나타낸다. 등가 네트워크(equivalent network)의 전체 오픈 루프 게인은 A = A 1 A 2 A 3 이다. 상기 네트워크의 파워 서플라이 게인(power supply gain)은 A p = A p3 + A 3[1 - (A p2 + A 2(1 - A p1))]와 같이 표현될 수 있다. 따라서, 상기 등가 네트워크의 PSRR은 수학식 10과 같다.
Figure pat00011
또는,
Figure pat00012
여기서, PSRR 1 = A 1/A p1 = -g m,M1/(g o,M1+ g o,M4), PSRR 2 = -A 2/A p2 = -g m,M5/g o,M5, PSRR 3= -A 3/A p3 = -g m,M7/g o,M7이다. g m,Mi 및 g o,Mi는 i = 1 내지 8인 경우에, 트랜스컨턱턴스(transconductance) 및 트랜지스터들의 컨덕턴스(conductance of the transistors)를 각각 나타낸다. 수학식 11에서 상기 트랜스컨덕턴스 및 컨덕턴스를 교체함으로써, 수정된 수학식 11은 다음과 같이 표현될 수 있다.
Figure pat00013
,
Figure pat00014
수학식 12로부터, g o,M5를 조정함으로써 PSRR이 향상될 수 있다.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 회로의 하이닉스 0.18m CMOS 공정에서의 포스트-레이아웃 시뮬레이션(post-layout simulation) 결과를 나타낸다.
도 3a는 본 발명의 실시예에 따른 밴드갭 전압 기준 회로의 공급 전압에 따른 기준 전압의 변화를 나타내는 그래프이다.
도 3a를 참조하면, DC 0.9 내지 4V의 공급 전압을 위해 본 발명의 실시예에 따른 밴드갭 전압 기준 회로는, 27℃에서 0.36%의 선감도(line sensitivity)인 경우, 507mV의 평균 V ref를 생성한다.
도 3b는 본 발명의 실시예에 따른 밴드갭 전압 기준 회로의 온도에 따른 기준 전압의 변화를 각 입력 전압에 따라 나타내는 그래프이다.
도 3b를 참조하면, 0 내지 125℃의 범위에서, 최저 온도 계수(TC)는, V dd=2V인 경우, 5.5 ppm/℃이다.
도 3c는 본 발명의 실시예에 따른 밴드갭 전압 기준 회로의 PSRR을 나타내는 그래프이다.
도 3c를 참조하면, 종래의 기술에 따른 밴드갭 전압 기준 회로와 비교하여, 본 발명의 실시예에 따른 구조는 25dB의 PSRR 향상치를 달성한다.
도 3d는 본 발명의 실시예에 따른 밴드갭 전압 기준 회로의 기준 전압에 포함된 노이즈를 나타내는 그래프이다.
도 4a는 본 발명의 실시예에 따른 밴드갭 전압 기준 회로의 몬테 카를로 히스토그램이다.
도 3d 및 도 4a를 참조하면, 출력 노이즈는, 10Hz에서 0.18 μV/(Hz)1/ 2 이고 공정 변화 계수(process variation coefficient)(σ/μ)는 27℃에서 0.91%이다.
도 4b는 본 발명의 실시예에 따른 밴드갭 전압 기준 회로의 레이아웃을 나타내는 블록도이다.
도 4b를 참조하면, 본 발명의 실시예에 따른 밴드갭 전압 기준 회로는 가로 64.23μm 및 세로 42.89μm의 블록 내에 집적될 수 있어서, 그 집적 면적을 줄어드는 효과가 발생한다.
아래 표 1은 본 발명의 실시예에 따른 밴드갭 전압 기준 회로의 성능을 종래의 기술과 비교하여 요약하고 있다.
Figure pat00015
이상 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 밴드갭 전압 기준 회로, 110: 셀프 바이어스된 OP 앰프,
120: PSRR 향상 회로, 130(131, 132): 부하 활성화 회로,
140: CMOS 밴드갭 코어, 150: 스타트업 회로

Claims (10)

  1. 제1 입력전압(first input voltage) 및 제2 입력전압(second input voltage)을 이용하여 바이어스 기준 전류(bias reference current)를 출력하는 셀프 바이어스된(self-biased) OP 앰프(op-amp);
    상기 셀프 바이어스된 OP 앰프의 출력에 대해서 전원 전압 제거비(power supply rejection ratio, PSRR)를 향상시키는 PSRR 향상 회로; 및
    상기 PSRR 향상 회로의 출력에 대해서 부하(load)로 기준 전압(reference voltage)을 출력하는 부하 활성화(active load) 회로를 포함하는, 밴드갭 전압 기준 회로(bandgap voltage reference circuit).
  2. 청구항 1에 있어서,
    절대온도에 비례하는 특성을 갖는 PTAT(proportional to absolute temperature) 전류 및 절대온도에 반비례하는 특성을 갖는 CTAT(complementary to absolute temperature) 전류를 각각 생성하는 CMOS 밴드갭 코어(bandgap core)를 더 포함하는 것을 특징으로 하는, 밴드갭 전압 기준 회로.
  3. 청구항 2에 있어서,
    상기 PTAT 전류 및 CTAT 전류는 상기 제2 입력전압을 갖는 단일-노드에서 분기되는 제1 가지(first branch) 및 제2 가지(second branch) 각각에 흐르는 것을 특징으로 하는, 밴드갭 전압 기준 회로.
  4. 청구항 3에 있어서,
    상기 제1 가지에는,
    제1 저항(R1)과 게이트 단자 및 드레인 단자가 공통 노드로 연결된 제1 NMOS가 직렬로 연결되는 것을 특징으로 하는, 밴드갭 전압 기준 회로.
  5. 청구항 3에 있어서,
    상기 제2 가지에는,
    제2 저항(R2)이 연결되는 것을 특징으로 하는, 밴드갭 전압 기준 회로.
  6. 청구항 4에 있어서,
    상기 PTAT 전류는,
    서로 연결된 제1 NMOS의 게이트 단자 및 소스 단자의 전압과, 서로 연결된 제2 NMOS의 게이트 단자 및 소스 단자의 전압의 차가 인가되는 제1 저항(R1)에 흐르는 전류인 것을 특징으로 하는, 밴드갭 전압 기준 회로.
  7. 청구항 5에 있어서,
    상기 CTAT 전류는,
    서로 연결된 제2 NMOS의 게이트 단자 및 소스 단자의 전압이 인가되는 제2 저항(R2)에 흐르는 전류인 것을 특징으로 하는, 밴드갭 전압 기준 회로.
  8. 청구항 2에 있어서,
    상기 CMOS 밴드갭 코어를 구동하기 위한 스타트업 회로를 더 포함하는 것을 특징으로 하는, 밴드갭 전압 기준 회로.
  9. 청구항 8에 있어서,
    상기 스타트업 회로는,
    하나의 NMOS만으로 구성되는 것을 특징으로 하는, 밴드갭 전압 기준 회로.
  10. 청구항 1에 있어서,
    상기 밴드갭 전압 기준 회로는,
    전체 구성 트랜지스터로서 CMOS 트랜지스터만을 포함하는 것을 특징으로 하는, 밴드갭 전압 기준 회로.
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