CN116168737B - 感测放大电路以及数据读出方法 - Google Patents

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Abstract

本发明涉及一种感测放大电路及数据读出方法。其中，感测放大电路，包括：第一P型晶体管，其连接在第一信号端；第二P型晶体管，其连接在第二信号端；第一N型晶体管，其连接在第三信号端；第二N型晶体管，其连接在第四信号端；第一偏移消除单元，其被构造为响应于第一偏移消除信号将第一读出位线连接到第二互补读出位线；第二偏移消除单元，其被构造为响应于第二偏移消除信号将第一互补读出位线连接到第二读出位线；第一回写单元，其被构造为响应于第一回写信号将第一互补读出位线连接到第二互补读出位线；第二回写单元，其被构造为响应于第二回写信号将第一读出位线连接到第二读出位线。本申请可以有效降低偏移消除而产生的能耗。

Description

感测放大电路以及数据读出方法
技术领域
本申请涉及集成电路技术领域，特别是涉及一种感测放大电路数据读出方法。
背景技术
在对存储器件的存储单元进行读取操作时，通常通过感测放大器读出并放大位线与互补位线之间的电压差。感测放大器通常通过两个N型晶体管与两个P型晶体管构成锁存放大电路结构，从而对其两端连接的位线与补偿位线上的信号进行放大。但是，当前工艺条件下形成的N型晶体管和P型晶体管的导通能力通常存在差异，从而可能会导致读取失败。
相关技术中，有在打开字线而读取存储单元内的数据之前对各个晶体管进行偏移消除的方式，从而防止读取错误。然而，目前的偏移消除方式通常会产生较大能耗。
发明内容
基于此，本申请实施例提供一种感测放大电路，以降低存储器件的能耗。
一种感测放大电路，包括：
第一P型晶体管，其连接在第一信号端和第二互补读出位线之间，并且具有连接到第一读出位线的控制端子，所述第一读出位线与位线连接；
第二P型晶体管，其连接在第二信号端和第二读出位线之间，并且具有连接到第一互补读出位线的控制端子，所述第一互补读出位线与互补位线连接；
第一N型晶体管，其连接在第三信号端和所述第二互补读出位线之间，并且具有连接到所述第一读出位线的控制端子；
第二N型晶体管，其连接在第四信号端和所述第二读出位线之间，并且具有连接到所述第一互补读出位线的控制端子；
第一偏移消除单元，其被构造为响应于第一偏移消除信号将所述第一读出位线连接到所述第二互补读出位线；
第二偏移消除单元，其被构造为响应于第二偏移消除信号将所述第一互补读出位线连接到所述第二读出位线；
第一回写单元，其被构造为响应于第一回写信号将所述第一互补读出位线连接到所述第二互补读出位线。
一种数据读出方法，应用于上述的感测放大电路，包括：
预充阶段，对位线、第一读出位线、互补位线、第一互补读出位线进行预充；
偏移消除阶段，为第一信号端与第三信号端分别提供高电平信号与低电平信号，同时打开第一偏移消除单元，从而将所述第一读出位线连接到所述第二互补读出位线；
电荷共享阶段，关断第一偏移消除单元，打开存储单元，且打开第一回写单元，从而将第一互补读出位线连接到所述第二互补读出位线；
放大阶段，为所述第一信号端和第二信号端提供高电平信号，为所述第三信号端和第四信号端低电平信号，同时打开第二回写单元，从而将第一读出位线连接到所述第二读出位线。
上述感测放大电路以及数据读出方法，第二P型晶体管连接的第二信号端独立于第一P型晶体管连接的第一信号端，第二N型晶体管连接的第四信号端独立于第一N型晶体管连接的第三信号端，且第一偏移消除单元与第二偏移消除单元分别响应于不同的偏移消除信号。因此，在偏移消除阶段，可以只对第一P型晶体管与第一N型晶体管或第二P型晶体管与第二N型晶体管进行偏移消除，从而既可以有效地消除P型晶体管与N型晶体管导通能力不同造成的偏移噪声，又可以有效降低偏移消除功耗。
附图说明
为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一实施例中提供的感测放大电路的电路示意图；
图2为另一实施例中提供的感测放大电路的电路示意图；
图3为一实施例对存储单元进行读取时，感测放大电路的各个控制信号的时序示意图；
图4至图11为不同实施例中，对应图1所示感测放大电路的电路示意图的结构示意图；
图12为又一实施例中提供的感测放大电路的电路示意图；
图13至图24为不同实施例中，对应图12所示感测放大电路的电路示意图的结构示意图；
图25为再一实施例中提供的感测放大电路的电路示意图；
图26至图37为不同实施例中，对应图25所示感测放大电路的电路示意图的结构示意图。
附图标记说明：110-第一P型晶体管，111-第一P型有源层，112-第一栅极层，120-第二P型晶体管，121-第二P型有源层，122-第二栅极层，130-第一N型晶体管，131-第一N型有源层，132-第三栅极层，140-第二N型晶体管，141-第二N型有源层，142-第四栅极层，210-第一偏移消除单元，211-第一偏移消除栅极层，220-第二偏移消除单元，221-第二偏移消除栅极层，310-第一回写单元，311-第一回写栅极层，320-第二回写单元，321-第二回写栅极层，410-第一隔离单元，411-第一隔离栅极层，420-第二隔离单元，421-第二隔离栅极层，510-第一预充单元，511-第一预充栅极层，520-第二预充单元，521-第二预充栅极层，530-平衡单元，531-平衡栅极层，540-第三预充单元，541-第三预充栅极层，10-第一有源层，20-第二有源层，30-第三有源层，40-第四有源层，50-第五有源层。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本申请的公开内容更加透彻全面。
在一个实施例中，请参阅图1或图2，提供一种感测放大电路，包括第一P型晶体管110、第二P型晶体管120、第一N型晶体管130、第二N型晶体管140、第一偏移消除单元210、第二偏移消除单元220、第一回写单元310以及第二回写单元320。
第一P型晶体管110、第二P型晶体管120、第一N型晶体管130、第二N型晶体管140形成放大单元。
其中，第一P型晶体管110连接在第一信号端和第二互补读出位线ISABLB之间，并且具有连接到第一读出位线SABL的控制端子。第一信号端用于接收第一电平信号PCS_UP。
第一N型晶体管130连接在第三信号端和第二互补读出位线ISABLB之间，并且具有连接到第一读出位线SABL的控制端子。第三信号端用于接收第三电平信号NCS_UP。
第一读出位线SABL与位线BL连接。
第二P型晶体管120连接在第二信号端和第二读出位线ISABL之间，并且具有连接到第一互补读出位线SABLB的控制端子。第二信号端用于接收第二电平信号PCS_DN。
第二N型晶体管连接在第四信号端NCS_DN和第二读出位线ISABL之间，并且具有连接到第一互补读出位线SABLB的控制端子。第四信号端用于接收第四电平信号NCS_DN。
第一互补读出位线SABLB与互补位线BLB连接。
第一偏移消除单元210被构造为响应于第一偏移消除信号OC1_UP将第一读出位线SABL 连接到第二互补读出位线ISABLB。
第二偏移消除单元220被构造为响应于第二偏移消除信号OC1_DN将第一互补读出位线SABLB连接到第二读出位线ISABL。
第一回写单元310被构造为响应于第一回写信号OC2_UP将第一互补读出位线SABLB连接到第二互补读出位线ISABLB。
第二回写单元320被构造为响应于第二回写信号OC2_DN将第一读出位线SABL连接到第二读出位线ISABL。
在本实施例中，第一P型晶体管110与第二P型晶体管120分别连接至不同的第一信号端与第二信号端，从而可以在不同的时间接收高电平信号。同时，第一N型晶体管130与第二N型晶体管140分别连接至不同的第三信号端与第四信号端，从而可以在不同的时间接收低电平信号。
同时，第一偏移消除单元210与第二偏移消除单元220分别响应于第一偏移消除信号OC1_UP与第二偏移消除信号OC1_DN，从而可以分别独立控制。同时，第一回写单元310与第二回写单元320分别响应于第一回写信号OC2_UP与第二回写信号OC2_DN，从而可以分别独立控制。因此，本实施例可以有效降低偏移消除而产生的能耗。
作为示例，请参阅图2以及图3，利用本实施例的感测放大电路对存储单元的数据的读取过程可以包括：
预充阶段，对位线BL、第一读出位线SABL、互补位线BLB、第一互补读出位线SABLB进行预充；
偏移消除阶段，为第一信号端与第三信号端分别提供高电平信号与低电平信号，同时打开第一偏移消除单元210，从而将第一读出位线SABL连接到第二互补读出位线ISABLB，即使得第一N型晶体管的栅极和漏极电连接；
电荷共享阶段，关断第一偏移消除单元210，打开存储单元，且打开第一回写单元310，从而将第一互补读出位线SABLB连接到第二互补读出位线ISABLB；
放大阶段，为第二信号端与第四信号端分别提供高电平信号与低电平信号，同时打开第一回写单元310和第二回写单元320，从而将第一读出位线SABL连接到第二读出位线ISABL，将第一互读出位线SABLB连接到第二互补读出位线ISABLB。
在预充阶段，还可以同时对第一信号端、第二信号端、第三信号端以及第四信号端进行预充。具体地预充电压可以为VDD/2。
在偏移消除阶段，为第一信号端与第三信号端分别提供高电平信号与低电平信号，即可以使得第一电平信号PCS_UP为高电平信号，而第三电平信号NCS_UP为低电平信号。第三电平信号NCS_UP具体地可以为0，而第一电平信号PCS_UP可以为VDD。同时，提供第一偏移消除信号OC1_UP，从而打开第一偏移消除单元210。
由于N型晶体管的导通能力大于P型晶体管的导通能力，因此此时第一P型晶体管110与第一N型晶体管130之间的第二互补读出位线ISABLB的电位被拉低。而第二互补读出位线ISABLB在第一偏移消除单元210打开时与第一读出位线SABL连接，即第一N型晶体管的栅极和漏极电连接，从而使得第一读出位线SABL的电位被拉低。
同时第一读出位线SABL连接第一P型晶体管110与第一N型晶体管130的控制端子，且第一读出位线SABL与位线BL连接，从而可以有效取消第一N型晶体管与第一P型晶体管的导通能力不同导致的偏移噪声。
同时，在本实施例中，第三信号端独立于第一信号端，第四信号端独立于第二信号端，且第一偏移消除单元210与第二偏移消除单元220分别响应于不同的偏移消除信号。
因此，在偏移消除阶段，可以不为第三信号端与第四信号端提供电信号，而使其维持在预充电压，例如为VDD/2。且在提供第一偏移消除信号OC1_UP而打开第一偏移消除单元210的同时，不提供第二偏移消除信号OC1_DN而不打开第二偏移消除单元220。因此，此时可以不对互补位线BLB一侧进行偏移消除，从而可以有效降低偏移消除而产生的能耗。
在电荷共享阶段，可以停止提供第一偏移消除信号OC1_UP，从而关断第一偏移消除单元210，从而将第一读出位线SABL与第二互补读出位线ISABLB断开。同时，提供字线WL信号，以选中打开存储单元，以将该存储单元存储的数据信号读出到位线BL，并经过位线BL传输至第一读出位线SABL。
具体地，作为示例，当存储单元存储的对应逻辑“0”的低电平信号时，对应逻辑“0”的低电平信号会与第一读出位线SABL上的信号叠加，从而以将第一读出位线SABL上的信号拉低。
在放大阶段，为第一信号端、第二信号端提供高电平信号，为第三信号端和第四信号端分别提供低电平信号，即可以使得第一电平信号PCS_UP和第二电平信号PCS_DN为高电平信号，而第三电平信号NCS_UP第四电平信号NCS_DN为低电平信号。第三电平信号NCS_UP和第四电平信号NCS_DN具体地可以为0，而第一电平信号PCS_UP和第二电平信号PCS_DN可以为VDD。
同时，可以提供第一回写信号OC1_UP和第二回写信号OC2_DN为高电平打开第一回写单元310和第二回写单元320。此时，第一读出位线SABL连接到第二读出位线ISABL以及位线BL，从而使得位线BL上的信号被有效放大，且对存储单元进行回写，使其存储的电位在电荷共享之后回复至原有值。此时，第二互补读出位线ISABLB连接至第一互补读出位线SABLB以及互补位线BLB，从而使得互补位线BLB上的信号被有效放大。
被放大后的位线BL上的信号反复作用于第一P型晶体管110与第一N型晶体管130的栅极，从而持续放大互补位线BLB上的信号。于此同时，与被放大后的互补位线BLB上的信号反复作用于第二P型晶体管120与第二N型晶体管140的栅极，从而持续放大位线BL上的信号。
可以理解的是，在经过放大阶段之后，可以再次进入预充阶段，以便于进行下一次数据读取。
以上列举了利用本实施例的感测放大电路对存储单元的数据的读取过程，利用本实施例的感测放大电路对互补存储单元的数据的进行读取时，在偏移消除阶段，通过为第二信号端与第四信号端分别提供高电平信号与低电平信号，同时提供第二偏移消除信号OC1_DN，从而打开第二偏移消除单元220，从而可以有效取消第二N型晶体管与第二P型晶体管的导通能力不同导致的偏移噪声，进而能够降低功耗。本领域技术人员可以理解，对互补存储单元的数据的进行读取的过程与对存储单元的数据的读取过程类似，在此不再过多赘述。
在本实施例中，第二P型晶体管120连接的第三信号端独立于第一P型晶体管110连接的第一信号端，第二N型晶体管140连接的第四信号端独立于第一N型晶体管130连接的第二信号端，且第一偏移消除单元210与第二偏移消除单元220分别响应于不同的偏移消除信号。因此，在偏移消除阶段，可以只对第一P型晶体管110和第一N型晶体管130或者第二P型晶体管120和第二N型晶体管140进行偏移消除，从而既可以有效地消除P型晶体管与N型晶体管导通能力不同造成的偏移噪声，又可以有效降低偏移消除功耗。
在一个实施例中，请参阅图1或图2，感测放大电路还包括第一隔离单元410以及第二隔离单元420。
第一隔离单元410被构造为响应于第一隔离信号ISO_UP将位线BL连接到第一读出位线SABL。第二隔离单元420其被构造为响应于第二隔离信号ISO_DN将互补位线BLB连接到第一互补读出位线SABLB。
请参阅图3，利用本实施例的感测放大电路对存储单元的数据的读取的过程中，可以一直提供第一隔离信号ISO_UP，从而使得第一隔离单元410一直打开。此时，位线BL始终与第一读出位线SABL连接。因此，在偏移消除阶段，当第一读出位线SABL的电位被拉低时，位线BL电位也被拉低，从而可以更加可靠地进行偏移消除。
而第二隔离信号ISO_DN可以在预充阶段以及放大阶段被提供，从而打开第二隔离单元420。在预充阶段，第二隔离单元420打开，从而可以对互补位线BLB与第一互补读出位线SABLB进行预充电。在放大阶段打开第二隔离单元420，从而可以使得互补位线BLB与位线BL上的电压同时被放大。
在一个实施例中，请参阅图4-图11、图13-图24以及图26-图37，感测放大电路的布局具有第一器件区A1以及第二器件区A2。
第一器件区A1包括第一P型有源层111、第一栅极层112、第一N型有源层131以及第三栅极层132。第一栅极层112设置在第一P型有源层111上，且用于与第一P型有源层111形成第一P型晶体管110。第三栅极层132设置在第一N型有源层131上，且用于与第一N型有源层131形成第一N型晶体管130。
第二器件区A2包括第二P型有源层121、第二栅极层122、第二N型有源层141以及第四栅极层142。第二栅极层122设置在第二P型有源层121上，且用于与第二P型有源层121形成第二P型晶体管120。第四栅极层142设置在第二N型有源层141上，且用于与第二N型有源层141形成第二N型晶体管140。
在本实施例中，将第一P型晶体管110与第一N型晶体管130形成在同一器件区，从而便于在对存储单元进行读取的过程中，通过第一偏移消除单元210对第一P型晶体管110与第一N型晶体管130进行偏移消除操作。第二P型晶体管120与第二N型晶体管140形成在同一器件区，从而便于在对互补存储单元进行读取的过程中，通过第二偏移消除单元220对第二P型晶体管120与第二N型晶体管140进行偏移消除操作。
在一个实施例中，请参阅图4-图11、图13-图24以及图26-图37，第一P型有源层111与第二P型有源层121位于第一N型有源层131和第二N型有源层141之间，或第一N型有源层131与第二N型有源层141位于第一P型有源层111和第二P型有源层121之间。
在一个实施例中，请继续参阅图4，感测放大电路结构的布局还具有第三器件区A3与第四器件区A4。
第三器件区A3包括第一有源层10以及第一隔离栅极层411。第一隔离栅极层411设置在第一有源层10上。并且，第一隔离栅极层411用于与第一有源层10形成第一隔离单元410。
第四器件区A4包括第二有源层20以及第二隔离栅极层421，第二隔离栅极层421设置在第二有源层20上。并且，第二隔离栅极层421用于与第二有源层20形成第二隔离单元420。
第一器件区A1以及第二器件区A2位于第三器件区A3与第四器件区A4之间。即第三器件区A3与第四器件区A4位于两侧的位置，从而便于将第一隔离单元410与位线BL连接，且便于将第二隔离单元420与互补位线BLB连接，从而能够减小走线长度，节约布局空间。
在一个实施例中，请参阅图4或图5，第三器件区A3还包括第一偏移消除栅极层211以及第一回写栅极层311。第一偏移消除栅极层211与第一回写栅极层311均设置在第一有源层10上。第一偏移消除栅极层211用于与第一有源层10形成第一偏移消除单元210。第一回写栅极层311用于与第一有源层10形成第一回写单元310。
此时，可以通过第一有源层10而将第一偏移消除单元210、第一回写单元310以及第一隔离单元410连接，从而有效节省电路面积。
第四器件区A4还包括第二偏移消除栅极层221以及第二回写栅极层321。第二偏移消除栅极层221与第二回写栅极层321均设置在第二有源层20上。第二偏移消除栅极层221用于与第二有源层20形成第二偏移消除单元220，第二回写栅极层321用于与第二有源层20形成第二回写单元320。
此时，可以通过第二有源层20而将第二偏移消除单元220、第二回写单元320以及第二隔离单元420连接，从而有效节省电路面积。
在一个实施例中，请参阅图6或图7，第一器件区A1还包括第三有源层30、第一偏移消除栅极层211以及第一回写栅极层311。第一偏移消除栅极层211与第一回写栅极层311设置在第三有源层30上。
第一偏移消除栅极层211用于与第三有源层30形成第一偏移消除单元210。第一回写栅极层311用于与第三有源层30形成第一回写单元310。此时，可以通过第三有源层30而将第一偏移消除单元210与第一回写单元310连接。
同时，第三有源层30位于第一P型有源层111与第一N型有源层131之间，从而使得第一偏移消除单元210以及第一回写单元310位于第一P型晶体管110与第一N型晶体管130之间，从而便于将第一偏移消除单元210、第一回写单元310、第一P型晶体管110以及第一N型晶体管130连接至第二互补读出位线ISABLB。
第二器件区A2还包括第四有源层40、第二偏移消除栅极层221以及第二回写栅极层321。第二偏移消除栅极层221以及第二回写栅极层321设置在第四有源层40上。第二偏移消除栅极层221用于与第四有源层40形成第二偏移消除单元220。第二回写栅极层321与第四有源层40用于形成第二回写单元320。此时，可以通过第四有源层40而将第二偏移消除单元220与第二回写单元320连接。
同时，第四有源层40位于第二P型有源层121与第二N型有源层141之间，从而使得第二偏移消除单元220以及第二回写单元320位于第二P型晶体管120与第二N型晶体管140之间，从而便于将第二偏移消除单元220、第二回写单元320、第二P型晶体管120以及第二N型晶体管140连接至第二读出位线ISABL。
在一个实施例中，请参阅图8或图9或图10或图11，感测放大电路的布局还具有第五器件区A5。第五器件区A5位于第一器件区A1和第二器件区A2之间，其包括第五有源层50、第一偏移消除栅极层211、第一回写栅极层311、第二偏移消除栅极层221以及第二回写栅极层321。
请参阅图8或图10，沿第一器件区A1指向第二器件区A2的方向，第一偏移消除栅极层211、第一回写栅极层311、第二偏移消除栅极层221以及第二回写栅极层321依次间隔设置在第五有源层50上。请参阅图9或图11，沿第一器件区A1指向第二器件区A2的方向，第一回写栅极层311、第一偏移消除栅极层211、第二回写栅极层321以及第二偏移消除栅极层221依次间隔设置在第五有源层50上。
第一偏移消除栅极层211用于与第五有源层50形成第一偏移消除单元210。第一回写栅极层311用于与第五有源层50形成第一回写单元310。第二偏移消除栅极层221用于与第五有源层50形成第二偏移消除单元220。第二回写栅极层321用于与第五有源层50形成第二回写单元320。
此时，可以通过第五有源层50而将第一偏移消除单元210、第一回写单元310、第二偏移消除单元220以及第二回写单元320连接。
在一个实施例中，第一隔离单元410包括第一隔离晶体管。第一隔离单元410中的第一隔离晶体管的数量可以为多个，当然也可以为一个。
第一隔离晶体管的栅极用于接收第一隔离信号ISO_UP。第一隔离晶体管的源极连接位线BL与第一读出位线SABL中的其中一者。第一隔离晶体管的漏极连接位线BL与第一读出位线SABL中的另一者。
第二隔离单元420包括第二隔离晶体管。第二隔离单元420中的第二隔离晶体管的数量可以为多个，当然也可以为一个。
第二隔离晶体管的栅极用于接收第二隔离信号ISO_DN，第二隔离晶体管的源极连接互补位线BLB与第一互补读出位线SABLB中的其中一者，第二隔离晶体管的漏极连接互补位线BLB与第一互补读出位线SABLB中的另一者。
这里可以理解的是，第一隔离晶体管和/或第二隔离晶体管可以为N型晶体管，也可以为P型晶体管，本实施例对此并没有限制。
在一个实施例中，请参阅图12或图2，感测放大电路还包括第一预充单元510、第二预充单元520以及平衡单元530。
第一预充单元510被构造为响应于预充信号PRE将第一读出位线SABL连接到预充信号端。第二预充单元520被构造为响应于预充信号PRE将第一互补读出位线SABLB连接到预充信号端。预充信号端用于接收预充电压VBLP。具体地，VBLP可以等于VDD/2。
平衡单元530其被构造为响应于平衡信号EQ将第一读出位线SABL连接到第一互补读出位线SABLB，从而平衡二者之间的电压。
在预充阶段，可以提供平衡信号EQ以及预充信号PRE，从而对第一读出位线SABL以及第一互补读出位线SABLB进行预充，且平衡二者之间的电压。
在一个实施例中，第一预充单元510包括第一预充晶体管。第一预充单元510中的第一预充晶体管的数量可以为多个，也可以为一个。
第一预充晶体管的栅极用于接收预充信号PRE。第一预充晶体管的源极连接第一读出位线SABL与预充信号端中的其中一者。第一隔离晶体管的漏极连接第一读出位线SABL与预充信号端中的另一者。
第二预充单元520包括第二预充晶体管。第二预充单元520中的第二预充晶体管的数量可以为多个，也可以为一个。
第二预充晶体管的栅极用于接收预充信号PRE。第二预充晶体管的源极连接第一互补读出位线SABLB与预充信号端中的其中一者。第一预充晶体管的漏极连接第一互补读出位线SABLB与预充信号端中的另一者。
平衡单元530包括平衡晶体管。平衡单元530中的平衡晶体管的数量可以为多个，也可以为一个。
平衡晶体管的栅极用于接收平衡信号EQ。第一预充晶体管的源极连接第一读出位线SABL与第一互补读出位线SABLB中的其中一者，第一隔离晶体管的漏极连接第一读出位线SABL与第一互补读出位线SABLB中的另一者。
在一个实施例中，请参阅图2，第一预充晶体管的栅极、第二预充晶体管的栅极以及平衡晶体管530的栅极连接至同一控制端，从而可以同时通过该控制端子获取预充信号PRE以及平衡信号EQ。此时，可以简化电路控制。
当然，在其他实施例中，第一预充晶体管的栅极、第二预充晶体管的栅极以及平衡晶体管530的栅极也可以连接至不同的控制端，这里对此并没有限制。
在一个实施例中，请参阅图13或图14，沿第三器件区A3指向第一器件区A1的方向，第三器件区A3还包括依次间隔设置在第一有源层10上的第一隔离栅极层411、第一偏移消除栅极层211、第一回写栅极层311、平衡栅极层531、第一预充栅极层511以及第二预充栅极层521。
第一隔离栅极层411用于与第一有源层10形成第一隔离单元410。第一偏移消除栅极层211用于与第一有源层10形成第一偏移消除单元210。第一回写栅极层311用于与第一有源层10形成第一回写单元310。平衡栅极层531用于与第一有源层10形成平衡单元530。第一预充栅极层511用于与第一有源层10形成第一预充单元510。第二预充栅极层521用于与第一有源层10形成第二预充单元520。
沿第四器件区A4指向第二器件区A2的方向，第四器件区A4还包括依次间隔设置在第二有源层20上的第二隔离栅极层421、第二偏移消除栅极层221以及第二回写栅极层321。第二隔离栅极层421用于与第二有源层20形成第二隔离单元420。第二偏移消除栅极层221用于与第二有源层20形成第二偏移消除单元220。第二回写栅极层321用于与第二有源层20形成第二回写单元320。
在一个实施例中，请参阅图15或图16，沿第三器件区A3指向第一器件区A1的方向，第三器件区A3还包括依次间隔设置在第一有源层10上的第一隔离栅极层411、第一偏移消除栅极层211、第一回写栅极层311、第一预充栅极层511以及第二预充栅极层521。
第一隔离栅极层411用于与第一有源层10形成第一隔离单元410。第一偏移消除栅极层211用于与第一有源层10形成第一偏移消除单元210。第一回写栅极层311用于与第一有源层10形成第一回写单元310。第一预充栅极层511用于与第一有源层10形成第一预充单元510。第二预充栅极层521用于与第一有源层10形成第二预充单元520。
沿第四器件区A4指向第二器件区A2的方向，第四器件区A4还包括依次间隔设置在第二有源层20上的第二隔离栅极层421、第二偏移消除栅极层221、第二回写栅极层321以及平衡栅极层531。第二隔离栅极层421用于与第二有源层20形成第二隔离单元420。第二偏移消除栅极层221用于与第二有源层20形成第二偏移消除单元220。第二回写栅极层321用于与第二有源层20形成第二回写单元320。平衡栅极层531用于与第二有源层20形成平衡单元530。
在一个实施例中，请参阅图17，第一器件区A1还包括第三有源层30、第一预充栅极层511、平衡栅极层531以及第二预充栅极层521。沿第一P型有源层111指向第一N型有源层131的方向，第一预充栅极层511、平衡栅极层531以及第二预充栅极层521依次间隔设置在第三有源层30上。
第三有源层30位于第一P型有源层111与第一N型有源层131之间。第一预充栅极层511用于与第三有源层30形成第一预充单元510。平衡栅极层531用于与第三有源层30形成平衡单元530。第二预充栅极层521用于与第三有源层30形成第二预充单元520。
沿第三器件区A3指向第一器件区A1的方向，第三器件区A3还包括依次间隔设置在第一有源层10上的第一隔离栅极层411、第一偏移消除栅极层211以及第一回写栅极层311。第一偏移消除栅极层211用于与第一有源层10形成第一偏移消除单元210。第一回写栅极层311用于与第一有源层10形成第一回写单元310。
沿第四器件区A4指向第二器件区A2的方向，第四器件区A4还包括依次间隔设置在第二有源层20上的第二隔离栅极层421、第二偏移消除栅极层221以及第二回写栅极层321。第二偏移消除栅极层221用于与第二有源层20形成第二偏移消除单元220。第二回写栅极层321用于与第二有源层20形成第二回写单元320。
在一个实施例中，所请参阅图18，感测放大电路的布局还具有第五器件区A5。第五器件区A5位于第一器件区A1与第二器件区A2之间。并且，第五器件区A5包括第五有源层50、第一预充栅极层511、平衡栅极层531以及第二预充栅极层521。沿第一器件区A1指向第二器件区A2的方向，第一预充栅极层511、平衡栅极层531以及第二预充栅极层521依次间隔设置在第五有源层50上。
第一预充栅极层511用于与第五有源层50形成第一预充单元510。平衡栅极层531用于与第五有源层50形成平衡单元530。第二预充栅极层521用于与第五有源层50形成第二预充单元520。
沿第三器件区A3指向第一器件区A1的方向，第三器件区A3还包括依次间隔设置在第一有源层10上的第一隔离栅极层411、第一偏移消除栅极层211以及第一回写栅极层311。第一偏移消除栅极层211用于与第一有源层10形成第一偏移消除单元210。第一回写栅极层311用于与第一有源层10形成第一回写单元310。
沿第四器件区A4指向第二器件区A2的方向，第四器件区A4还包括依次间隔设置在第二有源层20上的第二隔离栅极层421、第二偏移消除栅极层221以及第二回写栅极层321。第二偏移消除栅极层221用于与第二有源层20形成第二偏移消除单元220。第二回写栅极层321用于与第二有源层20形成第二回写单元320。
在一个实施例中，所请参阅图19，第一器件区A1还包括第三有源层30、第一偏移消除栅极层211、第一回写栅极层311、平衡栅极层531、第二回写栅极层321以及第二偏移消除栅极层221，沿第一P型有源层111指向第一N型有源层131的方向，第一偏移消除栅极层211、第一回写栅极层311、平衡栅极层531、第二回写栅极层321以及第二偏移消除栅极层221依次间隔设置在第三有源层30上。
第三有源层30位于第一P型有源层111与第一N型有源层131之间。第一偏移消除栅极层211用于与第三有源层30形成第一偏移消除单元210。第一回写栅极层311用于与第三有源层30形成第一回写单元310。平衡栅极层531用于与第三有源层30形成平衡单元530。第二回写栅极层321用于与第三有源层30形成第二回写单元320。第二偏移消除栅极层221用于与第三有源层30形成第二偏移消除单元220。
第三器件区A3还包括设置在第一有源层10上的第一预充栅极层511。第一预充栅极层511用于与第一有源层10形成第一预充单元510。
第四器件区A4还包括设置在第二有源层20上的第二预充栅极层521。第二预充栅极层521用于与第二有源层20形成第二预充单元520。
在一个实施例中，所请参阅图20，感测放大电路的布局还具有第五器件区A5。第五器件区A5位于第一器件区A1与所诉第二器件区A2之间。并且，第五器件区A5包括第五有源层50、第一偏移消除栅极层211、第一回写栅极层311、平衡栅极层531、第二回写栅极层321以及第二偏移消除栅极层221。沿第一器件区A1指向第二器件区A2的方向，第一偏移消除栅极层211、第一回写栅极层311、平衡栅极层531、第二回写栅极层321以及第二偏移消除栅极层221依次间隔设置在第五有源层50上。
第一偏移消除栅极层211用于与第五有源层50形成第一偏移消除单元210。第一回写栅极层311用于与第五有源层50形成第一回写单元310。平衡栅极层531用于与第五有源层50形成平衡单元530。第二回写栅极层321用于与第五有源层50形成第二回写单元320。第二偏移消除栅极层221用于与第五有源层50形成第二偏移消除单元220。
第三器件区A3还包括设置在第一有源层10上的第一预充栅极层511。第一预充栅极层511用于与第一有源层10形成第一预充单元510。
第四器件区A4还包括设置在第二有源层20上的第二预充栅极层521。第二预充栅极层521用于与第二有源层20形成第二预充单元520。
在一个实施例，所请参阅图21或图22，第一器件区A1还包括第三有源层30、第一回写栅极层311、第一偏移消除栅极层211、平衡栅极层531以及第二预充栅极层521。沿第一器件区A1指向第二器件区A2的方向，第一回写栅极层311、第一偏移消除栅极层211、平衡栅极层531以及第二预充栅极层521依次间隔设置在第三有源层30上。
第三有源层30位于第一P型有源层111与第一N型有源层131之间。第一回写栅极层311用于与第三有源层30形成第一回写单元310。第一偏移消除栅极层211用于与第三有源层30形成第一偏移消除单元210。平衡栅极层531用于与第三有源层30形成平衡单元530。第二预充栅极层511用于与第三有源层30形成第二预充单元510。
第二器件区A2还包括第四有源层40、第二偏移消除栅极层221、第二回写栅极层321以及第一预充栅极层511，沿第二器件区A2指向第一器件区A1的方向，第二偏移消除栅极层221、第二回写栅极层321以及第一预充栅极层511依次间隔设置在第四有源层40上。
第四有源层40位于第二P型有源层121与第二N型有源层141之间。第二偏移消除栅极层221用于与第四有源层40形成第二偏移消除单元220。第二回写栅极层321用于与第四有源层40形成第二回写单元320。第一预充栅极层511用于与第四有源层40形成第一预充单元510。
在一个实施例中，所所请参阅图23或图24，感测放大电路的布局还具有第五器件区A5。第五器件区A5位于第一器件区A1与第二器件区A2之间。并且，第五器件区A5包括第五有源层50、第一回写栅极层311、第一偏移消除栅极层211、平衡栅极层531、第二预充栅极层521、第一预充栅极层511、第二回写栅极层321以及第二偏移消除栅极层221。沿第一器件区A1指向第二器件区A2的方向，第一回写栅极层311、第一偏移消除栅极层211、平衡栅极层531、第二预充栅极层521、第一预充栅极层511、第二回写栅极层321以及第二偏移消除栅极层221依次间隔设置在第五有源层50上。
第一偏移消除栅极层211用于与第五有源层50形成第一偏移消除单元210。第一回写栅极层311用于与第五有源层50形成第一回写单元310。平衡栅极层531用于与第五有源层50形成平衡单元530。第一预充栅极层511用于与第五有源层50形成第一预充单元510。第二预充栅极层521用于与第五有源层50形成第二预充单元520。第二回写栅极层321用于与第五有源层50形成第二回写单元320。第二偏移消除栅极层221用于与第五有源层50形成第二偏移消除单元220。
在一个实施例中，请参阅图25，感测放大电路还包括第三预充单元540以及平衡单元530。第三预充单元540被构造为响应于预充信号PRE将第一互补读出位线SABLB或第一读出位线SABL连接到预充信号端。平衡单元520被构造为响应于平衡信号EQ将第一读出位线SABL连接到第一互补读出位线SABLB。
此时，在预充阶段，可以提供预充信号PRE，从而打开第三预充单元540，从而为第一互补读出位线SABLB或第一读出位线SABL进行预充电。
这里以打开第三预充单元540而为第一互补读出位线SABLB进行预充电为例进行说明。当打开第三预充单元540的同时，提供平衡信号EQ，从而打开平衡单元530。此时，第一读出位线SABL与第一互补读出位线SABLB连接，从而在第一互补读出位线SABLB进行预充电的同时，也进行预充电，并且第一读出位线SABL与第一互补读出位线SABLB的电位平衡。
在本实施例中，通过只设置一个第三预充单元540，从而有效简化电路结构。
在一个实施例中，第三预充单元540包括第三预充晶体管。第三预充单元540中的第三预充晶体管的数量可以为多个，也可以为一个。
第三预充晶体管的栅极用于接收预充信号，第三预充晶体管的源极连接第一读出位线SABL与预充信号端中的其中一者，第三预充晶体管的漏极连接第一读出位线SABL与预充信号端中的另一者。
或者，第三预充晶体管的栅极用于接收预充信号，第三预充晶体管的源极连接第一互补读出位线SABLB与预充信号端中的其中一者，第三预充晶体管的漏极连接第一互补读出位线SABLB与预充信号端中的另一者。
平衡单元530包括平衡晶体管。平衡晶体管的栅极用于接收平衡信号EQ。平衡晶体管的源极连接第一读出位线SABL与第一互补读出位线SABLB中的其中一者，第一隔离晶体管的漏极连接第一读出位线SABL与第一互补读出位线SABLB中的另一者。
在一个实施例中，第三预充晶体管的栅极与平衡晶体管的栅极连接至同一控制端，从而可以同时通过该控制端子获取预充信号PRE以及平衡信号EQ。此时，可以简化电路控制。
当然，在其他实施例中，第三预充晶体管的栅极以及平衡晶体管530的栅极也可以连接至不同的控制端，这里对此并没有限制。
在一个实施例中，请参阅图26或图27或图28或图29，第三器件区A3还包括设置在第一有源层10上的第一偏移消除栅极层211、第一回写栅极层311以及第三预充栅极层541。
沿第三器件区A3指向第一器件区A1的方向，第三器件区A3包括依次间隔设置在第一有源层10上的第一隔离栅极层411、第一偏移消除栅极层211、第一回写栅极层311以及第三预充栅极层541。第一偏移消除栅极层211用于与第一有源层10形成第一偏移消除单元210。第一回写栅极层311用于与第一有源层10形成第一回写单元310。第一预充栅极层用于与第一有源层10形成第三预充单元540。
第四器件区A4还包括设置在第二有源层20上的第二偏移消除栅极层221、第二回写栅极层321以及平衡栅极层531。
请参阅图26或图27，沿第四器件区A4指向第二器件区A2的方向，第四器件区A4包括依次间隔设置在第二有源层20上的第二隔离栅极层421、第二偏移消除栅极层221、第二回写栅极层321以及平衡栅极层531。
请参阅图28或图29，沿第四器件区A4指向第二器件区A2的方向，第四器件区A4包括依次间隔设置在第二有源层20上的第二隔离栅极层421、平衡栅极层531、第二回写栅极层321以及第二偏移消除栅极层221。
第二偏移消除栅极层221用于与第二有源层20形成第二偏移消除单元220。第二回写栅极层321用于与第二有源层20形成第二回写单元320。平衡栅极层531用于与第二有源层20形成平衡单元。
在一个实施例中，请参阅图30或图31或图32或图33，第一器件区A1还包括第三有源层30、第一偏移消除栅极层211、第一回写栅极层311、第三预充栅极层541。请参阅图30或图31，沿第一器件区A1指向第二器件区A2的方向，第一偏移消除栅极层211、第一回写栅极层311以及第三预充栅极层541依次间隔设置在第三有源层30上。请参阅图32或图33，沿第一器件区A1指向第二器件区A2的方向，第三预充栅极层541、第一回写栅极层311以及第一偏移消除栅极层211依次间隔设置在第三有源层30上。
第三有源层30位于第一P型有源层111与第一N型有源层131之间。第一偏移消除栅极层211用于与第三有源层30形成第一偏移消除单元210。第一回写栅极层311用于与第三有源层30形成第一回写单元310。第三预充栅极层541用于与第三有源层30形成第三预充单元540。
第二器件区A2还包括第四有源层40、第二偏移消除栅极层221、第二回写栅极层321以及平衡栅极层531。请参阅图30或图31，沿第二器件区A2指向第一器件区A1的方向，第二偏移消除栅极层221、第二回写栅极层321以及平衡栅极层531依次间隔设置在第四有源层40上。请参阅图32或图33，沿第二器件区A2指向第一器件区A1的方向，平衡栅极层531、第二回写栅极层321以及第二偏移消除栅极层221依次间隔设置在第四有源层40上。
第四有源层40位于第二P型有源层121与第二N型有源层之间。第二偏移消除栅极层221用于与第四有源层40形成第二偏移消除单元220。第二回写栅极层321用于与第四有源层40形成第二回写单元320。平衡栅极层531用于与第四有源层40形成平衡单元。
在一个实施例中，请参阅图34或图35或图36或图37，第一器件区A1还包括第三有源层30、第一偏移消除栅极层211、第一回写栅极层311以及平衡栅极层531。
请参阅图34或图35，沿第一器件区A1指向第二器件区A2的方向，第一偏移消除栅极层211、第一回写栅极层311以及平衡栅极层531依次间隔设置在第三有源层30上。
请参阅图36或图37，沿第一器件区A1指向第二器件区A2的方向，平衡栅极层531、第一回写栅极层311以及第一偏移消除栅极层211依次间隔设置在第三有源层30上。
第三有源层30位于第一P型有源层111与第一N型有源层131之间。第一偏移消除栅极层211用于与第三有源层30形成第一偏移消除单元210。第一回写栅极层311用于与第三有源层30形成第一回写单元310。平衡栅极层531用于与第三有源层30形成平衡单元。
第二器件区还包括第四有源层40、第二偏移消除栅极层221、第二回写栅极层321以及第三预充栅极层541。第二偏移消除栅极层221、第二回写栅极层321以及第三预充栅极层541设置在第四有源层40上。
请参阅图34或图35，沿第一器件区A1指向第二器件区A2的方向，第三预充栅极层541、第二偏移消除栅极层221以及第二回写栅极层321依次间隔设置在第四有源层40上。
请参阅图36或图37，沿第一器件区A1指向第二器件区A2的方向，第二回写栅极层321、第二偏移消除栅极层221以及第三预充栅极层541依次间隔设置在第四有源层40上。
第四有源层40位于第二P型有源层121与第二N型有源层141之间。第二偏移消除栅极层221用于与第四有源层40形成第二偏移消除单元220。第二回写栅极层321用于与第四有源层40形成第二回写单元320。第三预充栅极层541用于与第四有源层40形成第三预充单元540。
在一个实施例中，第一偏移消除单元210包括第一偏移消除晶体管。第一偏移消除单元210中的第一偏移消除晶体管的数量可以为多个，也可以为一个。
第一偏移消除晶体管的栅极用于接收第一偏移消除信号OC1_UP，第一偏移消除晶体管的源极连接第一读出位线SABL与第二互补读出位线ISABLB中的其中一者，第一偏移消除晶体管的漏极连接第一读出位线SABL与第二互补读出位线ISABLB中的另一者。
第二偏移消除单元220包括第二偏移消除晶体管。第二偏移消除单元220中的第二偏移消除晶体管的数量可以为多个，也可以为一个。
第二偏移消除晶体管的栅极用于接收第二偏移消除信号OC1_DN，第二偏移消除晶体管的源极连接第一互补读出位线SABLB与第二读出位线ISABL中的其中一者，第二偏移消除晶体管的漏极连接第一互补读出位线SABLB与第二读出位线ISABL中的另一者。
第一回写单元310包括第一回写晶体管。第一回写单元310中的第一回写晶体管的数量可以为多个，也可以为一个。
第一回写晶体管的栅极用于接收第一回写信号OC2_UP，第一回写晶体管的源极连接第一互补读出位线SABLB与第二互补读出位线ISABLB中的其中一者，第一回写晶体管的漏极连接第一互补读出位线SABLB与第二互补读出位线ISABLB中的另一者。
第二回写单元320包括第二回写晶体管。第二回写单元320中的第二回写晶体管的数量可以为多个，也可以为一个。
第二回写晶体管的栅极用于接收第二回写信号OC2_DN，第二回写晶体管的源极连接第一读出位线SABL与第二读出位线ISABL中的其中一者，第二回写晶体管的漏极连接第一读出位线SABL与第二读出位线ISABL中的另一者。
在一个实施例中，还提供一种数据读出方法，其特征在于，包括：
预充阶段，对位线BL、第一读出位线SABL、互补位线BLB、第一互补读出位线SABLB进行预充；
偏移消除阶段，为第一信号端与第三信号端分别提供高电平信号与低电平信号，同时打开第一偏移消除单元210，从而将第一读出位线SABL连接到第二互补读出位线ISABLB；
电荷共享阶段，关断第一偏移消除单元210，打开存储单元，且打开第一回写单元310，从而将第一互补读出位线SABLB连接到第二互补读出位线ISABLB；
放大阶段，为第一信号端、第二信号端提供高电平信号，为第三信号端和第四信号端提供低电平信号，同时打开第二回写单元320，从而将第一读出位线SABL连接到第二读出位线ISABL。
在本说明书的描述中，参考术语“一个实施例”、“其他实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特征包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性描述不一定指的是相同的实施例或示例。
上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (14)

1.一种感测放大电路，其特征在于，包括：
第一P型晶体管，其连接在第一信号端和第二互补读出位线之间，并且具有连接到第一读出位线的控制端子，所述第一读出位线与位线连接；
第二P型晶体管，其连接在第二信号端和第二读出位线之间，并且具有连接到第一互补读出位线的控制端子，所述第一互补读出位线与互补位线连接；
第一N型晶体管，其连接在第三信号端和所述第二互补读出位线之间，并且具有连接到所述第一读出位线的控制端子；
第二N型晶体管，其连接在第四信号端和所述第二读出位线之间，并且具有连接到所述第一互补读出位线的控制端子；
第一偏移消除单元，其被构造为响应于第一偏移消除信号将所述第一读出位线连接到所述第二互补读出位线；
第二偏移消除单元，其被构造为响应于第二偏移消除信号将所述第一互补读出位线连接到所述第二读出位线；
第一回写单元，其被构造为响应于第一回写信号将所述第一互补读出位线连接到所述第二互补读出位线；
第二回写单元，其被构造为响应于第二回写信号将所述第一读出位线连接到所述第二读出位线；
第一隔离单元，其被构造为响应于第一隔离信号将所述位线连接到所述第一读出位线；
第二隔离单元，其被构造为响应于第二隔离信号将所述互补位线连接到所述第一互补读出位线；
所述感测放大电路的布局中，所述第一P型晶体管和所述第一N型晶体管位于第一器件区，所述第二P型晶体管和所述第二N型晶体管位于第二器件区；其中
所述第一器件区包括第一P型有源层以及设置在所述第一P型有源层上的第一栅极层，所述第一栅极层用于与所述第一P型有源层形成所述第一P型晶体管；
第一N型有源层以及设置在所述第一N型有源层上的第三栅极层，所述第三栅极层用于与所述第一N型有源层形成所述第一N型晶体管，
所述第二器件区包括第二P型有源层以及设置在所述第二P型有源层上的第二栅极层，所述第三栅极层用于与所述第二P型有源层形成所述第二P型晶体管；
第二N型有源层以及设置在所述第二N型有源层上的第四栅极层，所述第四栅极层用于与所述第二N型有源层形成所述第二N型晶体管。
2.根据权利要求1所述的感测放大电路，其特征在于，所述感测放大电路的布局中，所述第一隔离单元位于第三器件区，所述第二隔离单元位于第四器件区：其中
所述第三器件区包括第一有源层以及设置在所述第一有源层上的第一隔离栅极层，所述第一隔离栅极层用于与所述第一有源层形成所述第一隔离单元；
所述第四器件区包括第二有源层以及设置在所述第二有源层上的第二隔离栅极层，所述第二隔离栅极层用于与所述第二有源层形成所述第二隔离单元；
所述第一器件区以及所述第二器件区位于所述第三器件区与所述第四器件区之间。
3.根据权利要求2所述的感测放大电路，其特征在于，
所述第三器件区还包括设置在所述第一有源层上的第一偏移消除栅极层以及第一回写栅极层，所述第一偏移消除栅极层用于与所述第一有源层形成所述第一偏移消除单元，所述第一回写栅极层用于与所述第一有源层形成所述第一回写单元；
所述第四器件区还包括设置在所述第二有源层上的第二偏移消除栅极层以及第二回写栅极层，所述第二偏移消除栅极层用于与所述第二有源层形成所述第二偏移消除单元，所述第二回写栅极层用于与所述第二有源层形成所述第二回写单元。
4.根据权利要求2所述的感测放大电路，其特征在于，
所述第一器件区还包括第三有源层、第一偏移消除栅极层以及第一回写栅极层，所述第一偏移消除栅极层与所述第一回写栅极层设置在所述第三有源层上，所述第三有源层位于所述第一P型有源层与所述第一N型有源层之间，所述第一偏移消除栅极层用于与所述第三有源层形成所述第一偏移消除单元，所述第一回写栅极层用于与所述第三有源层形成所述第一回写单元；
所述第二器件区还包括第四有源层、第二偏移消除栅极层以及第二回写栅极层，所述第二偏移消除栅极层以及所述第二回写栅极层设置在所述第四有源层上，所述第四有源层位于所述第二P型有源层与所述第二N型有源层之间，所述第二偏移消除栅极层用于与所述第四有源层形成所述第二偏移消除单元，所述第二回写栅极层与所述第四有源层用于形成所述第二回写单元。
5.根据权利要求2所述的感测放大电路，其特征在于，所述感测放大电路的布局中，所述第二偏移消除单元、所述第一偏移消除单元、所述第一回写单元和所述第二回写单元位于第五器件区：其中
所述第五器件区位于所述第一器件区与所述第二器件区之间，包括第五有源层、第一偏移消除栅极层、第一回写栅极层、第二偏移消除栅极层以及第二回写栅极层，所述第一偏移消除栅极层、所述第一回写栅极层、所述第二偏移消除栅极层以及所述第二回写栅极层设置在所述第五有源层上，所述第一偏移消除栅极层用于与所述第五有源层形成所述第一偏移消除单元，所述第一回写栅极层用于与所述第五有源层形成所述第一回写单元，所述第二偏移消除栅极层用于与所述第五有源层形成所述第二偏移消除单元，所述第二回写栅极层用于与所述第五有源层形成所述第二回写单元。
6.根据权利要求1-5任一项所述的感测放大电路，其特征在于，所述第一隔离单元包括至少一个第一隔离晶体管，所述第二隔离单元包括至少一个第二隔离晶体管。
7.根据权利要求1至2任一项所述的感测放大电路，其特征在于，所述感测放大电路还包括：
第一预充单元，其被构造为响应于预充信号将所述第一读出位线连接到预充信号端；
第二预充单元，其被构造为响应于预充信号将所述第一互补读出位线连接到预充信号端；
平衡单元，其被构造为响应于平衡信号将所述第一读出位线连接到第一互补读出位线。
8.根据权利要求7所述的感测放大电路，其特征在于，所述第一预充单元包括至少一个第一预充晶体管，所述第二预充单元包括至少一个第二预充晶体管，所述平衡单元包括至少一个平衡晶体管。
9.根据权利要求8所述的感测放大电路，其特征在于，所述第一预充晶体管的栅极、所述第二预充晶体管的栅极以及所述平衡晶体管的栅极连接至同一控制端。
10.根据权利要求1至2任一项所述的感测放大电路，其特征在于，所述感测放大电路还包括：
第三预充单元，其被构造为响应于预充信号将所述第一互补读出位线或所述第一读出位线连接到预充信号端；
平衡单元，其被构造为响应于平衡信号将所述第一读出位线连接到第一互补读出位线。
11.根据权利要求10所述的感测放大电路，其特征在于，所述第三预充单元包括至少一个第三预充晶体管，所述平衡单元包括至少一个平衡晶体管。
12.根据权利要求11所述的感测放大电路，其特征在于，所述第三预充晶体管的栅极与所述平衡晶体管的栅极连接至同一控制端。
13.根据权利要求1所述的感测放大电路，其特征在于，所述第一偏移消除单元包括至少一个第一偏移消除晶体管，所述第二偏移消除单元包括至少一个第二偏移消除晶体管，所述第一回写单元包括至少一个第一回写晶体管，所述第二回写单元包括至少一个第二回写晶体管。
14.一种数据读出方法，其特征在于，应用于权利要求1所述的感测放大电路，包括：
预充阶段，对位线、第一读出位线、互补位线、第一互补读出位线进行预充；
偏移消除阶段，为第一信号端与第三信号端分别提供高电平信号与低电平信号，同时打开第一偏移消除单元，从而将所述第一读出位线连接到所述第二互补读出位线；
电荷共享阶段，关断第一偏移消除单元，打开存储单元，且打开第一回写单元，从而将第一互补读出位线连接到所述第二互补读出位线；
放大阶段，为所述第一信号端和第二信号端提供高电平信号，为所述第三信号端和第四信号端低电平信号，同时打开第二回写单元，从而将第一读出位线连接到所述第二读出位线。
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