KR102672984B1 - 선택된 메모리 셀에 대한 인접성에 따라 비선택된 메모리 셀들을 제어하는 메모리 장치, 및 그것을 동작하는 방법 - Google Patents

선택된 메모리 셀에 대한 인접성에 따라 비선택된 메모리 셀들을 제어하는 메모리 장치, 및 그것을 동작하는 방법 Download PDF

Info

Publication number
KR102672984B1
KR102672984B1 KR1020190091004A KR20190091004A KR102672984B1 KR 102672984 B1 KR102672984 B1 KR 102672984B1 KR 1020190091004 A KR1020190091004 A KR 1020190091004A KR 20190091004 A KR20190091004 A KR 20190091004A KR 102672984 B1 KR102672984 B1 KR 102672984B1
Authority
KR
South Korea
Prior art keywords
voltage
bit line
level
word line
line
Prior art date
Application number
KR1020190091004A
Other languages
English (en)
Other versions
KR20210013487A (ko
Inventor
이도전
김두응
김진영
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020190091004A priority Critical patent/KR102672984B1/ko
Priority to US16/821,265 priority patent/US11244721B2/en
Priority to CN202010336703.7A priority patent/CN112309448A/zh
Publication of KR20210013487A publication Critical patent/KR20210013487A/ko
Application granted granted Critical
Publication of KR102672984B1 publication Critical patent/KR102672984B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5678—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using amorphous/crystalline phase transition storage elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0026—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0028—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/003—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0038—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0061—Timing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/002—Isolation gates, i.e. gates coupling bit lines to the sense amplifier
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/72—Array wherein the access device being a diode
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/76—Array using an access device for each cell which being not a transistor and not a diode

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Read Only Memory (AREA)

Abstract

본 발명의 다른 실시 예에 따른 메모리 장치는 복수의 워드 라인들, 복수의 비트 라인들, 및 복수의 워드 라인들 중 제 1 워드 라인과 복수의 비트 라인들 중 제 1 비트 라인에 연결된 메모리 셀을 포함하는 베이, 메모리 셀에 대한 판독 동작 또는 기입 동작 시에, 제 1 워드 라인에 인접하는 적어도 하나의 워드 라인을 제 1 비선택 로우 전압의 레벨로 바이어싱 하고 그리고 복수의 워드 라인들 중 나머지 비인접 워드 라인들을 제 2 비선택 로우 전압의 레벨에서 플로팅 시키는 로우 디코더, 및 메모리 셀에 대한 판독 동작 또는 기입 동작 시에, 제 1 비트 라인에 인접하는 적어도 하나의 비트 라인을 제 1 비선택 컬럼 전압의 레벨로 바이어싱 하고 그리고 복수의 비트 라인들 중 나머지 비인접 비트 라인들을 제 2 비선택 컬럼 전압의 레벨에서 플로팅 시키는 컬럼 디코더를 포함할 수 있다.

Description

선택된 메모리 셀에 대한 인접성에 따라 비선택된 메모리 셀들을 제어하는 메모리 장치, 및 그것을 동작하는 방법 {MEMORY DEVICE FOR CONTROLLING UNSELECTED MEMORY CELLS IN ACCORDANCE WITH ADJACENCY TO SELECTED MEMORY CELL, AND METHOD FOR OPERATING THE SAME}
본 발명은 메모리 장치에 관한 것으로, 좀 더 자세하게는 선택된 메모리 셀에 대한 인접성에 따라 비선택된 메모리 셀들을 제어하는 불휘발성 메모리 장치, 및 그것을 동작하는 방법에 관한 것이다.
반도체 메모리는 상 변화 메모리, 강유전체 메모리, 자기 메모리, 저항성 메모리, 플래시 메모리와 같은 불휘발성 메모리들을 포함한다. 특히, 불휘발성 메모리들 중에서 상 변화 메모리는 전류를 통해 메모리 셀들의 저항 값들을 변환하여 프로그램 동작을 수행하거나 전류를 통해 메모리 셀들에 저장된 데이터를 읽을 수 있다.
선택된 메모리 셀에 대한 판독 동작 또는 기입 동작 시, 프로그램 전류의 누설로 인하여 선택된 메모리 셀에 인접하는 비선택된 메모리 셀들에 오프 전류가 흐를 수 있다. 프로그램 전류의 누설은 선택된 메모리 셀에 대한 센싱 마진을 감소시킨다. 따라서, 프로그램 전류의 누설을 감소시키기 위한 연구의 필요성이 주목받고 있다.
본 발명은 상술한 기술적 과제를 해결하기 위한 것으로, 선택된 메모리 셀에 대한 인접성에 따라 비선택된 메모리 셀들을 제어하는 불휘발성 메모리 장치, 및 그것을 동작하는 방법을 제공할 수 있다.
본 발명의 다른 실시 예에 따른 메모리 장치는 복수의 워드 라인들, 복수의 비트 라인들, 및 복수의 워드 라인들 중 제 1 워드 라인과 복수의 비트 라인들 중 제 1 비트 라인에 연결된 메모리 셀을 포함하는 베이, 메모리 셀에 대한 판독 동작 또는 기입 동작 시에, 제 1 워드 라인에 인접하는 적어도 하나의 워드 라인을 제 1 비선택 로우 전압의 레벨로 바이어싱 하고 그리고 복수의 워드 라인들 중 나머지 비인접 워드 라인들을 제 2 비선택 로우 전압의 레벨에서 플로팅 시키는 로우 디코더, 및 메모리 셀에 대한 판독 동작 또는 기입 동작 시에, 제 1 비트 라인에 인접하는 적어도 하나의 비트 라인을 제 1 비선택 컬럼 전압의 레벨로 바이어싱 하고 그리고 복수의 비트 라인들 중 나머지 비인접 비트 라인들을 제 2 비선택 컬럼 전압의 레벨에서 플로팅 시키는 컬럼 디코더를 포함할 수 있다.
본 발명의 일 실시 예에 따른 메모리 장치는 제 1 내지 제 3 워드 라인들, 제 1 내지 제 3 비트 라인들, 및 제 1 워드 라인 및 상기 제 1 비트 라인과 연결된 메모리 셀을 포함하되, 제 2 워드 라인은 상기 제 1 및 제 3 워드 라인들 사이에 위치하고, 그리고 제 2 비트 라인은 상기 제 1 및 제 3 비트 라인들 사이에 위치하는 메모리 셀 어레이, 제 1 선택 로우 전압, 제 1 및 제 2 비선택 로우 전압들을 출력하는 로우 드라이버, 제 1 선택 컬럼 전압, 제 1 및 제 2 비선택 컬럼 전압들을 출력하는 컬럼 드라이버, 기입 동작 시에, 제 1 워드 라인에 제 1 선택 로우 전압을 인가하고, 제 2 워드 라인을 제 1 비선택 로우 전압의 레벨로 바이어싱 하고, 그리고 제 3 워드 라인을 제 2 비선택 로우 전압의 레벨에서 플로팅 시키는 로우 디코더, 판독 동작 시에, 제 1 비트 라인에 제 1 선택 컬럼 전압을 인가하고, 제 2 비트 라인을 제 1 비선택 컬럼 전압의 레벨로 바이어싱 하고, 그리고 제 3 비트 라인을 제 2 비선택 컬럼 전압의 레벨에서 플로팅 시키는 컬럼 디코더, 판독 동작 시에, 제 1 워드 라인의 판독 전압의 레벨을 감지하는 감지 증폭기, 및 기입 동작과 판독 동작 시에, 로우 드라이버, 컬럼 드라이버, 로우 디코더, 컬럼 디코더, 및 감지 증폭기를 제어하는 판독 및 기입 제어 회로를 포함할 수 있다.
본 발명의 또 다른 실시 예에 따른 메모리 장치는 제 1 워드 라인, 제 1 비트 라인, 제 1 비트 라인과 인접하는 제 2 비트 라인, 제 1 비트 라인과 인접하지 않는 제 3 비트 라인을 포함하고 그리고 제 1 워드 라인과 제 1 비트 라인에 연결된 메모리 셀에 대한 판독 동작을 수행할 수 있다. 본 발명의 또 다른 실시 예에 따른 메모리 장치의 동작 방법은 제 1 워드 라인을 제 1 선택 로우 전압의 레벨로 프리차지 하는 단계, 제 1 워드 라인을 플로팅 시키는 단계, 제 1 비트 라인을 제 1 선택 컬럼 전압의 레벨로 프리차지 하는 단계, 제 2 비트 라인을 제 1 비선택 컬럼 전압의 레벨로 바이어싱 하고, 그리고 제 3 비트 라인을 제 2 비선택 컬럼 전압의 레벨에서 플로팅 시키는 단계, 제 1 비트 라인을 플로팅 시키는 단계, 및 제 1 워드 라인의 판독 전압의 레벨을 감지하는 단계를 포함할 수 있다.
본 발명의 실시 예에 따른 메모리 장치는, 선택된 메모리 셀에 대한 판독 또는 기입 동작 시, 비선택된 메모리 셀들에 흐르는 누설 전류를 감소시킴으로써 메모리 셀의 신뢰성 또는 내구성이 향상될 수 있다.
본 발명의 실시 예에 따른 메모리 모듈은 선택된 메모리 셀들에 인접하는 메모리 셀들을 바이어싱 하는 데 소모되는 전력을 감소시킬 수 있다.
도 1은 본 발명의 일 실시 예에 따른 메모리 장치를 예시적으로 도시하는 블록도이다.
도 2는 도 1의 메모리 셀 어레이의 메모리 셀을 예시적으로 도시하는 회로도이다.
도 3은 도 1의 메모리 장치에 포함된 메모리 셀 어레이의 일 예를 도시하는 블록도이다.
도 4는 본 발명의 일 실시 예에 따른 메모리 장치의 판독 동작을 설명하기 위해 도 1의 메모리 장치를 좀 더 상세하게 도시하는 회로도이다.
도 5a, 5b는 도 4의 회로도에서 워드 라인, 비트 라인, 및 트랜지스터들에 인가되는 전압들을 도시하는 그래프들이다.
도 6은 본 발명의 실시 예에 따른 메모리 장치의 기입 동작을 설명하기 위해 도 1의 메모리 장치를 좀 더 상세하게 도시하는 회로도이다.
도 7a, 7b는 도 6의 회로도에서 워드 라인, 비트 라인, 및 트랜지스터들에 인가되는 전압들을 도시하는 그래프들이다.
도 8은 본 발명의 다른 실시 예에 따른 데이터 판독을 설명하기 위해 도 1의 메모리 장치를 좀 더 상세하게 도시하는 회로도이다.
도 9는 도 8의 회로도에서 워드 라인 및 비트 라인의 전압들, 및 워드 라인 및 비트 라인에 연결된 메모리 셀에 흐르는 전류를 예시적으로 도시하는 그래프들이다.
도 10은 본 발명의 일 실시 예에 따른 메모리 장치의 판독 동작을 위한 방법을 예시적으로 나타내는 순서도이다.
도 11은 도 1의 메모리 장치에 포함된 메모리 셀 어레이의 다른 예를 도시하는 블록도이다.
도 12는 본 발명의 일 실시 예에 따른 메모리 셀 어레이의 구조의 예시를 도시한다.
도 13은 본 발명의 본 발명의 다른 실시 예에 따른 메모리 장치를 예시적으로 도시하는 블록도이다.
도 14는 본 발명의 또 다른 실시 예에 따른 메모리 장치를 예시적으로 도시하는 블록도이다.
도 15는 본 발명의 실시 예들에 따른 메모리 장치가 적용된 전자 장치를 예시적으로 도시하는 블록도이다.
도 16은 본 발명의 실시 예들에 따른 컴퓨팅 시스템을 예시적으로 도시하는 블록도이다.
아래에서는, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 쉽게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 본 발명의 일 실시 예에 따른 메모리 장치를 예시적으로 도시하는 블록도이다. 메모리 장치(100)는 메모리 셀 어레이(110), 로우 디코더(120), 로우 드라이버(130), 감지 증폭기(140), 컬럼 디코더(150), 컬럼 드라이버(160), 및 판독 및 기입 제어 회로(170)를 포함할 수 있다.
메모리 셀 어레이(110)는 제 1 내지 제 3 워드 라인들(WL1~WL3), 제 1 내지 제 3 비트 라인들(BL3~BL3)을 포함할 수 있다. 제 2 워드 라인(WL2)은 제 1 및 제 3 워드 라인들(WL1, WL3) 사이에 위치할 수 있고 그리고 제 2 비트 라인(BL2)은 제 1 및 제 3 비트 라인들(BL1, BL3) 사이에 위치할 수 있다. 예를 들어, 메모리 셀 어레이(110)는 크로스 포인트 메모리 셀 어레이(cross point memory cell array)일 수 있다. 메모리 셀 어레이(110)는 제 1 워드 라인(WL1)과 제 1 비트 라인(BL1) 사이에 연결된 메모리 셀(MC)을 포함할 수 있다. 메모리 셀(MC)은 DRAM(Dynamic Random Access Memory) 셀, SRAM(Static Random Access Memory) 셀, PRAM(Phase-change Random Access Memory) 셀, ReRAM(Resistance Random Access Memory) 셀, FeRAM(Ferroelectric Random Access Memory) 셀, TRAM(thyristor random access memory) 셀, MRAM(Magnetic Random Access Memory) 셀 등일 수 있으나, 본 발명의 범위는 이에 한정되지 않는다. 워드 라인들(WL1~WL3)의 개수, 및 비트 라인들(BL1~BL3)의 개수는 모두 예시적인 것에 불과하다.
로우 디코더(120)는, 메모리 장치(100)에 대한 판독 동작 또는 기입 동작 시에, 제 1 내지 제 3 워드 라인들(WL1~WL3)에 전압들을 인가할 수 있다. 로우 디코더(120)는 제 1 내지 제 3 워드 라인들(WL1~WL3)을 인가된 전압에서 프리 차지 할 수 있다. 제 1 내지 제 3 워드 라인들(WL1~WL3)에 인가될 전압들은 로우 드라이버(130)로부터 출력될 수 있고, 그리고 로우 디코더(120)는 제 1 내지 제 3 워드 라인들(WL1~WL3)에 전압들을 선택적으로 인가할 수 있다. 로우 디코더(120)는, 메모리 장치(100)에 대한 판독 동작 또는 기입 동작 시에, 제 1 내지 제 3 워드 라인들(WL1~WL3)을 바이어싱(biasing) 하거나 플로팅(floating) 시킬 수 있다. 로우 드라이버(130)는 제 1 내지 제 3 워드 라인들(WL1~WL3)을 구동할 수 있다. 로우 드라이버(130)는 제 1 내지 제 3 워드 라인들(WL1~WL3)에 인가될 전압들을 출력할 수 있다. 로우 디코더(120)는 로우 드라이버(130)로부터 출력된 전압들의 레벨들(또는 전압 레벨들)로 제 1 내지 제 3 워드 라인들(WL1~WL3)을 바이어싱 할 수 있다. 로우 디코더(120)는 로우 드라이버(130)로부터 출력된 전압들의 레벨들에서 제 1 내지 제 3 워드 라인들(WL1~WL3)을 플로팅 시킬 수 있다.
감지 증폭기(140)는, 판독 동작 시에, 제 1 내지 제 3 워드 라인들(WL1~WL3)의 판독 전압들의 레벨들(또는 판독 전류들의 레벨들)을 감지할 수 있다. 감지 증폭기(140)의 감지 결과는 메모리 셀 어레이(110)에 저장된 데이터를 나타낼 수 있다. 감지 증폭기(140)는 로우 디코더(120) 및 로우 드라이버(130)를 경유하여 제 1 내지 제 3 워드 라인들(WL1~WL3)과 선택적으로 연결될 수 있다. 감지 증폭기(140)와 제 1 내지 제 3 워드 라인들(WL1~WL3) 간의 선택적 연결은 도 8에서 로우 드라이버(130)의 상세한 구성요소들과 함께 좀 더 구체적으로 설명될 것이다.
컬럼 디코더(150)는, 메모리 장치(100)에 대한 판독 동작 또는 기입 동작 시에, 제 1 내지 제 3 비트 라인들(BL1~BL3)에 전압들을 인가할 수 있다. 컬럼 디코더(150)는 제 1 내지 제 3 비트 라인들(BL1~BL3)을 인가된 전압에서 프리차지 할 수 있다. 제 1 내지 제 3 비트 라인들(BL1~BL3)에 인가될 전압들은 컬럼 드라이버(160)로부터 출력될 수 있고, 그리고 컬럼 디코더(150)는 제 1 내지 제 3 비트 라인들(BL1~BL3)에 전압들을 선택적으로 인가할 수 있다. 컬럼 디코더(150)는, 메모리 장치(100)에 대한 판독 동작 또는 기입 동작 시에, 제 1 내지 제 3 비트 라인들(BL1~BL3)을 바이어싱 하거나 플로팅 시킬 수 있다. 컬럼 드라이버(160)는 제 1 내지 제 3 비트 라인들(BL1~BL3)을 구동할 수 있다. 컬럼 드라이버(160)는 제 1 내지 제 3 비트 라인들(BL1~BL3)에 인가될 전압들을 출력할 수 있다. 컬럼 디코더(150)는 컬럼 드라이버(160)로부터 출력된 전압들의 레벨들로 제 1 내지 제 3 비트 라인들(BL1~BL3)을 바이어싱 할 수 있다. 컬럼 디코더(150)는 컬럼 드라이버(160)로부터 출력된 전압들의 레벨들에서 제 1 내지 제 3 비트 라인들(BL1~BL3)을 플로팅 시킬 수 있다.
판독 및 기입 제어 회로(170)는 로우 디코더(120), 로우 드라이버(130), 감지 증폭기(140), 컬럼 디코더(150), 및 컬럼 드라이버(160)를 제어할 수 있다. 판독 및 기입 제어 회로(170)는, 로우 디코더(120)에 의한 제 1 내지 제 3 워드 라인들(WL1~WL3)의 바이어싱 또는 플로팅을 제어할 수 있고 그리고 컬럼 디코더(150)에 의한 제 1 내지 제 3 비트 라인들(BL1~BL3)의 바이어싱 또는 플로팅을 제어할 수 있다. 예를 들어, 제 1 워드 라인(WL1) 및 제 비트 라인(BL1)에 연결된 메모리 셀(MC)이 선택된 메모리 셀(판독 대상 셀 또는 기입 대상 셀)인 경우, 판독 및 기입 제어 회로(170)는 제 1 워드 라인(WL1)과 인접하는 제 2 워드 라인(WL2; 인접 워드 라인)을 바이어싱 하도록 로우 디코더(120)를 제어할 수 있고, 제 1 워드 라인(WL1)과 인접하지 않는 제 3 워드 라인(WL3; 비인접 워드 라인)을 플로팅 하도록 로우 디코더(120)를 제어할 수 있고, 제 1 비트 라인(BL1)과 인접하는 제 2 비트 라인(BL2; 인접 비트 라인)을 바이어싱 하도록 컬럼 디코더(150)를 제어할 수 있고, 그리고 제 1 비트 라인(BL1)과 인접하지 않는 제 3 비트 라인(BL3; 비인접 비트 라인)을 플로팅 하도록 컬럼 디코더(150)를 제어할 수 있다.
판독 및 기입 제어 회로(170)는, 제 1 내지 제 3 워드 라인들(WL1~WL3)을 선택적으로 바이어싱 하거나 플로팅 하도록 로우 디코더(120)를 제어할 수 있고 그리고 제 1 내지 제 3 비트 라인들(BL1~BL3)을 선택적으로 바이어싱 하거나 플로팅 하도록 컬럼 디코더(150)를 제어할 수 있다. 판독 및 기입 제어 회로(170)는 로우 드라이버(130) 또는 컬럼 드라이버(160)에 의해 출력되는 전압들을 제어할 수 있다. 판독 및 기입 제어 회로(170)는, 제 1 내지 제 3 워드 라인들(WL1~WL3)에 전압들을 선택적으로 인가하도록 로우 디코더(120)를 제어할 수 있고 그리고 제 1 내지 제 3 비트 라인들(BL1~BL3)에 전압들을 선택적으로 인가하도록 컬럼 디코더(150)를 제어할 수 있다. 판독 및 기입 제어 회로(170)는 판독 동작 또는 기입 동작에서 제 1 내지 제 3 워드 라인들(WL1~WL3) 및 제 1 내지 제 3 비트 라인들(BL1~BL3)로 인가될 전압들의 레벨들, 인가 시점들, 인가 순서 등을 제어할 수 있다.
메모리 장치(100)의 판독 동작 시에, 제 1 워드 라인(WL1; 선택된 워드 라인)과 제 1 비트 라인(BL1; 선택된 비트 라인)에 연결된 메모리 셀(MC; 선택된 메모리 셀)이 판독 대상 셀인 경우, 판독 및 기입 제어 회로(170)는, 메모리 셀(MC)에 연결된 제 1 비트 라인(BL1)에 컬럼 드라이버(160)로부터 출력되는 선택 전압(또는 선택 컬럼 전압)을 인가하도록 컬럼 디코더(150)를 제어할 수 있다. 선택 전압은 제 1 비트 라인(BL1)을 프리차징 하기 위한 전압의 레벨일 수 있고, 그리고 판독 동작에서의 프리차징은 도 5a, 5b에서 후술될 것이다. 컬럼 드라이버(160)는 비선택된 비트 라인들(BL2~BL3)의 바이어싱 또는 플로팅을 위한 비선택 컬럼 전압들(바이어싱 전압들 또는 플로팅 전압들)을 출력할 수 있다. 판독 동작 시에, 컬럼 디코더(150)는 비선택 컬럼 전압들의 레벨들에서 제 2 내지 제 3 비트 라인들(BL2~BL3; 비선택된 비트 라인들)을 바이어싱하거나 플로팅 할 수 있다. 감지 증폭기(140)는, 선택 전압에 응답하는 메모리 셀(MC)의 전류에 따라 발생된 제 1 워드 라인(WL1)의 판독 전압의 레벨을 감지할 수 있다. 판독 및 기입 제어 회로(170)는 감지 증폭기(140)의 감지 결과에 기초하여 선택된 메모리 셀(MC)에 저장된 데이터를 판독할 수 있다.
메모리 장치(100)의 기입 동작 시에, 제 1 워드 라인(WL1; 선택된 워드 라인)과 제 1 비트 라인(BL1; 선택된 비트 라인)에 연결된 메모리 셀(MC; 선택된 메모리 셀)이 기입 대상 셀인 경우, 판독 및 기입 제어 회로(170)는, 메모리 셀(MC)에 연결된 제 1 워드 라인(WL1)에 로우 드라이버(130)로부터 출력되는 선택 전압(또는 선택 로우 전압)을 인가하도록 로우 디코더(120)를 제어할 수 있다. 선택 전압은 제 1 워드 라인(WL1)을 프리 차징 하기 위한 전압의 레벨일 수 있고, 그리고 기입 동작에서의 프리 차징은 도 7a, 7b에서 후술될 것이다. 로우 드라이버(130)는 비선택된 워드 라인들(WL2~WL3)의 바이어싱 또는 플로팅을 위한 비선택 로우 전압들(바이어싱 전압들 또는 플로팅 전압들)을 출력할 수 있다. 기입 동작 시에, 로우 디코더(120)는 비선택 로우 전압들의 레벨들에서 제 2 내지 제 3 워드 라인들(WL2~WL3; 비선택된 워드 라인들)을 바이어싱하거나 플로팅 할 수 있다. 선택된 메모리 셀(MC)은 선택 전압에 응답하여 데이터를 저장할 수 있다.
도 2는 도 1의 메모리 셀 어레이의 메모리 셀을 예시적으로 도시하는 회로도이다. 도 2를 참조하면, 메모리 셀(MC)은 워드 라인(WL1)과 비트 라인(BL1)에 연결되는 저항 소자(R) 및 선택 소자(S)를 포함할 수 있다.
저항 소자(R)는 전류량에 따라 그것의 결정 상태가 변화하는 상변화 물질(phase change material)을 포함할 수 있다. 상변화 물질은 메모리 셀(MC)에 인가되는 전기적 신호, 주울 열(Joule's heat), 또는 온도에 따라 비정질 상태에 상응하는 고저항 상태 및 결정질 상태에 상응하는 저저항 상태를 가질 수 있다. 예를 들어, 저항 소자(R)는 칼코게나이드(chalcogenide)계 원소를 갖는 물질(예컨대, Ge2Sb2Te5; GST)을 포함할 수 있다.
선택 소자(S)는 비트 라인(BL1)과 워드 라인(WL1)에 인가되는 전압들에 따라 저항 소자(R)로 공급되는 전류를 제어할 수 있다. 선택 소자(S)는 저항 소자(R)와 비트 라인(BL1) 사이에 연결되고, 그리고 저항 소자(R)는 워드 라인(WL1)과 선택 소자(S) 사이에 연결될 수 있다. 선택 소자(S)의 위치와 저항 소자(R)의 위치는 서로 바뀔 수도 있다. 예를 들어, 선택 소자(S)는 양방향 특성을 갖는 OTS(ovonic threshold switch) 소자 또는 다이오드 소자일 수 있고, 또한 선택 소자(S)는 칼코게나이드계 원소를 갖는 물질을 포함할 수 있다. OTS 소자는 문턱 전압(후술되는 도 9에 도시된 Vth)과 스위칭 전압(후술되는 도 9에 도시된 Vs)으로 특징지어질 수 있다. 즉, 문턱 전압 및 스위칭 전압은 OTS 소자의 고유한 파라미터들일 수 있다. 선택 소자(S)가 OTS 소자인 경우, 메모리 셀(MC)에 흐르는 누설 전류로 인해 메모리 장치(100)의 성능이 저하될 수 있다.
도 3은 도 1의 메모리 장치에 포함된 메모리 셀 어레이의 일 예를 도시하는 블록도이다. 도 3은 도 1을 참조하여 설명될 것이다. 메모리 셀 어레이(110a)는 제 1 내지 제 s 워드 라인들(WL1~WLs; s는 6 이상의 정수), 제 1 내지 제 t 비트 라인들(BL1~BLt; t는 10 이상의 정수), 및 메모리 셀들(MC11~MCst)을 포함할 수 있다. 도 3은 판독 동작 또는 기입 동작에서의 복수의 메모리 셀들(MC11~MCst)을 구분하는 기준을 설명하기 위한 것이다. 메모리 셀들(MC11~MCst)의 개수, 워드 라인들(WL1~WLs)의 개수, 및 비트 라인들(BL1~BLt)의 개수는 모두 예시적인 것에 불과하다.
메모리 장치(100)의 판독 동작 또는 기입 동작에서, 비트 라인(BL5) 및 워드 라인(WL3)은, 각각, 선택된 비트 라인 및 선택된 워드 라인일 수 있다. 비트 라인(BL4)은, D1 방향에서, 선택된 비트 라인(BL5)에 인접할 수 있다. 비트 라인(BL6)은, D2 방향에서, 선택된 비트 라인(BL5)에 인접할 수 있다. 워드 라인(WL2)은, D3 방향에서, 워드 라인(WL3)에 인접할 수 있다. 워드 라인(WL4)은, D4 방향에서, 워드 라인(WL3)에 인접할 수 있다.
메모리 장치(100)의 판독 동작 또는 기입 동작에서, 로우 디코더(120)는, 로우 드라이버(130)로부터 출력되는 전압의 레벨로 워드 라인들(WL2, WL4)을 바이어싱 할 수 있고 그리고 로우 드라이버(130)로부터 출력되는 전압의 레벨에서 워드 라인들(WL1, WL5~WLs)을 플로팅 시킬 수 있다. 메모리 장치(100)의 판독 동작 또는 기입 동작에서, 컬럼 디코더(150)는, 컬럼 드라이버(160)로부터 출력되는 전압의 레벨로 비트 라인들(BL4, BL6)을 바이어싱 할 수 있고 그리고 컬럼 드라이버(160)로부터 출력되는 전압의 레벨에서 비트 라인들(BL1~BL3, BL7~BLt)을 플로팅 시킬 수 있다. 즉, 비선택된 워드 라인들(WL1, WL2, WL4, WL5) 중 바이어싱 되는 워드 라인들(WL2, WL4)의 개수 및 비선택된 비트 라인들(BL1~BL4, BL6~BLt) 중 바이어싱 되는 비트 라인들(BL4, BL6)의 개수는 각각 2개일 수 있다. 다만, 상술된 수치들은 본 발명의 범위를 제한하지 않는다.
도 3에서, 복수의 메모리 셀들(MC11~MCst)은 A 메모리 셀(MC35), B 메모리 셀들(MC15, MC25, MC31~MC34, MC36~MC3t, MC45~MCs5), C1 메모리 셀들(MC24, MC26, MC44, MC46), 및 C2 메모리 셀들(MC11~MC14, MC16~MC1t, MC21~MC23, MC27~MC2t, …, MCs1~MCs4, MCs6~MCst)을 포함할 수 있다. A 메모리 셀(MC35)은 선택된 메모리 셀일 수 있다. A 메모리 셀(MC35)은 선택된 워드 라인(WL3) 및 선택된 비트 라인(BL5)에 연결될 수 있다. 메모리 장치(100)는 A 메모리 셀(MC35)의 데이터를 판독하거나, 또는 A 메모리 셀(MC35)에 데이터를 기입할 수 있다.
B 메모리 셀들(MC15, MC25, MC31~MC34, MC36~MC3t, MC45~MCs5)은 비선택된 워드 라인들(WL1, WL2, WL4~WLs) 및 선택된 비트 라인(BL5)에 연결되거나, 또는 선택된 워드 라인(WL3) 및 비선택된 비트 라인들(BL1~BL4, BL6~BLt)에 연결될 수 있다. B 메모리 셀들(MC15, MC25, MC31~MC34, MC36~MC3t, MC45~MCs5)은 선택된 워드 라인(WL3)과 바이어싱 된 비트 라인들(BL4, BL6)에 연결된 메모리 셀들(MC34, MC36), 선택된 워드 라인(WL3)과 플로팅 된 비트 라인들(BL1~BL3, BL7~BLt)에 연결된 메모리 셀들(MC31~MC33, MC37~MC3t), 선택된 비트 라인(BL5)과 바이어싱 된 워드 라인들(WL2, WL4)에 연결된 메모리 셀들(MC25, MC45), 및 선택된 비트 라인(BL5)과 플로팅 된 워드 라인들(WL1, WL5~WLs)에 연결된 메모리 셀들(MC15, MC55~MCs5)을 포함할 수 있다.
C1 메모리 셀들(MC24, MC26, MC44, MC46) 및 C2 메모리 셀들(MC11~MC14, MC16~MC1t, MC21~MC23, MC27~MC2t, …, MCs1~MCs4, MCs6~MCst)은 비선택된 워드 라인들(WL1, WL2, WL4, WL5) 및 비선택된 비트 라인들(BL1~BL4, BL6~BLt)에 연결될 수 있다. C1 메모리 셀들(MC24, MC26, MC44, MC46)은 바이어싱 된 워드 라인들(WL2, WL4) 및 바이어싱 된 비트 라인들(BL4, BL6)에 연결될 수 있다. C2 메모리 셀들(MC11~MC14, MC16~MC1t, MC21~MC23, MC27~MC2t, …, MCs1~MCs4, MCs6~MCst)은 바이어싱 된 워드 라인들(WL2, WL4) 및 플로팅 된 비트 라인들(BL1~BL3, BL7~BLt)에 연결된 메모리 셀들(MC21~MC23, MC27~MC2t, MC41~MC43, MC47~MC4t), 플로팅 된 워드 라인들(WL1, WL5~WLs) 및 바이어싱 된 비트 라인들(BL4, BL6)에 연결된 메모리 셀들(MC14, MC16, MC54, MC56, …, MCs4, MCs6), 및 플로팅 된 워드 라인들(WL1, WL5~WLs) 및 플로팅 된 비트 라인들(BL1~BL3, BL7~BLt)에 연결된 메모리 셀들(MC11~MC13, MC17~MC1t, MC51~MC53, MC57~MC5t, …, MCs1~MCs3, MCs7~MCst)을 포함할 수 있다.
판독 또는 기입 동안에 선택된 메모리 셀(MC35)에 흐르는 전류의 누설로 인하여 메모리 셀 어레이(110) 내 비선택된 메모리 셀들(메모리 셀(MC35)을 제외한 모든 메모리 셀들)을 가로질러 오프 전류(누설 전류)가 흐를 수 있다. 도 3과 같이, 선택된 워드 라인(WL3)에 인접하는(또는 가장 인접하는, 이웃하는, 가장 이웃하는) 비선택된 워드 라인들(WL2, WL4) 및 선택된 비트 라인(BL5)에 인접하는(또는 가장 인접하는, 이웃하는, 가장 이웃하는) 비선택된 비트 라인들(BL4, BL6)만을 바이어싱 하고 그리고 나머지 비선택된 워드 라인들(WL1, WL5~WLs; 나머지 비인접 워드 라인들) 및 나머지 비선택된 비트 라인들(BL1~BL3, BL7~BLt; 나머지 비인접 비트 라인들)을 플로팅 함으로써 비선택된 메모리 셀들(메모리 셀(MC35)을 가로지르는 누설 전류가 현저히 감소될 수 있다. 또한, 바이어싱 되는 워드 라인들의 수 및 비트 라인들의 수를 최소화함으로써 바이어싱을 위해 메모리 장치(100)에 의해 소모되는 전력을 감소시킬 수 있다.
도 4는 본 발명의 일 실시 예에 따른 메모리 장치의 판독 동작을 설명하기 위해 도 1의 메모리 장치를 좀 더 상세하게 도시하는 회로도이다. 도 4의 메모리 장치(100a)는 도 1의 메모리 장치(100) 및 도 3의 메모리 셀 어레이(110a)를 참조하여 설명될 것이다. 메모리 셀 어레이(110)는 선택된 워드 라인(WL3), 선택된 비트 라인(BL5), 비선택된 비트 라인들(BL6, BL7), 및 선택된 메모리 셀(MC35), 비선택된 메모리 셀들(MC36, MC37)을 포함할 수 있다. 로우 디코더(120)는 트랜지스터들(Tpw3, Tnw3)을 포함할 수 있다. 컬럼 디코더(150)는 트랜지스터들(Tpb5~Tpb7, Tnb5~Tnb7)을 포함할 수 있다. 트랜지스터들(Tpb5~Tpb7, Tnb5~Tnb7, Tpw3, Tnw3)은 워드 라인(WL3) 또는 비트 라인들(BL5~BL7)을 프리차지 하거나, 바이어싱 하거나, 또는 플로팅 시키기 위해 이용될 수 있다. 예를 들어, 트랜지스터들(Tnb5~Tnb7, Tnw3)은 NMOS일 수 있고 그리고 트랜지스터들(Tpb5~Tpb7, Tpw3)은 PMOS일 수 있다.
로우 디코더(120)에서, 트랜지스터(Tpw3, Tnw3)의 일 단자들(예를 들어, 소스 단자들)은 로우 드라이버(130)와 연결될 수 있다. 트랜지스터(Tpw3, Tnw3)의 다른 단자들(예를 들어, 드레인 단자들)는 워드 라인(WL3)과 연결될 수 있다. 트랜지스터들(Tpw3, Tnw3)의 또 다른 단자들(예를 들어, 게이트 단자들)은 판독 및 기입 제어 회로(170)와 연결될 수 있다.
컬럼 디코더(150)에서, 트랜지스터들(Tpb5~Tpb7, Tnb5~Tnb7)의 일 단자들(예를 들어, 소스 단자들)은 컬럼 드라이버(160)와 연결될 수 있다. 트랜지스터들(Tpb5, Tnb5)의 다른 단자들(예를 들어, 드레인 단자들)은 비트 라인(BL5)과 연결될 수 있다. 트랜지스터들(Tpb6, Tnb6)의 다른 단자들(예를 들어, 드레인 단자들)은 비트 라인(BL6)과 연결될 수 있다. 트랜지스터들(Tpb7, Tnb7)의 다른 단자들(예를 들어, 드레인 단자들)은 비트 라인(BL7)과 연결될 수 있다. 트랜지스터들(Tpb5~Tpb7, Tnb5~Tnb7)의 또 다른 단자들(예를 들어, 게이트 단자들)은 판독 및 기입 제어 회로(170)와 연결될 수 있다.
로우 드라이버(130)는 트랜지스터(Tpw3)의 일 단자(예를 들어, 소스 단자)에 인가되는 전압(Vpw3)을 출력할 수 있다. 컬럼 드라이버(160)는 트랜지스터들(Tpb5~Tpb7, Tnb5~Tnb7)의 일 단자(예를 들어, 소스 단자)에 인가되는 전압들(Vpb5~ Vpb7, Vn5~Vn7)을 출력할 수 있다. 전압들(Vpw3, Vpb5~ Vpb7, Vn5~Vn7)은 전원 전압들일 수 있다. 전원 전압들(Vpw3, Vpb5~ Vpb7, Vn5~Vn7)은 로우 드라이버(130)에 의해 생성되거나, 또는 다른 구성요소(예컨대, 도 14에서 후술되는 전압 생성기(328))에 의해 생성될 수 있다. 판독 및 기입 제어 회로(170)는 워드 라인(WL3)의 프리차징, 바이어싱, 또는 플로팅을 제어하기 위해 로우 디코더(120) 내의 트랜지스터들(Tpw3, Tnw3)의 또 다른 단자들(예컨대, 게이트 단자들)에 인가되는 전압들(Gpw3, Gnw3)을 출력할 수 있다. 판독 및 기입 제어 회로(170)는 비트 라인들(BL5~BL7)의 프리차징, 바이어싱, 또는 플로팅을 제어하기 위해 컬럼 디코더(150) 내의 트랜지스터들(Tpb5~Tpb7, Tnb5~Tnb7)의 또 다른 단자들(예컨대, 게이트 단자들)에 인가되는 전압들(Gpb5~Gpb7, Gnb5~Gnb7)을 출력할 수 있다. 트랜지스터들(Tpb5~Tpb7, Tnb5~Tnb7, Tpw3, Tnw3)의 게이트 전압들(Gpb5~Gpb7, Gnb5~ Gnb7, Gpw3, Gnw3)은 도 5a, 도 5b에서 좀 더 구체적으로 설명될 것이다.
도 5a, 5b는 도 4의 회로도에서 워드 라인, 비트 라인, 및 트랜지스터들에 인가되는 전압들을 도시하는 그래프들이다. 도 5a, 5b의 그래프들은 시간 구간들 t00~t01(스탠바이 단계), t01~t02(선택된 워드 라인 프리차지 단계), t02~t04(선택된 비트 라인 프리차지 단계), t04~t05(감지 단계)에 따라 설명될 것이다. 도 5a, 5b에서, 가로축은 시간을 나타내고 그리고 세로축은 전압을 나타낼 수 있다.
시간 구간 t00~t01(스탠바이 단계)에서, 메모리 장치(100a)는 판독 동작을 위해 대기할 수 있다. 스탠바이 단계에서, 메모리 장치(100a)는 외부 장치(예컨대, 호스트)로부터 판독 명령을 기다릴 수 있다. 스탠바이 단계에서, 트랜지스터들(Tpb5~Tpb7, Tpw3)의 게이트들에 인가되는 전압들(Gpb5~Gpb7, Gpw3)은 로직 하이(logic high; '1') 레벨일 수 있고, 그리고 트랜지스터들(Tnb5~Tnb7, Tnw3)의 게이트들에 인가되는 전압들(Gnb5~Gnb7, Gnw3)은 로직 로우(logic low; '0') 레벨일 수 있다. 선택된 워드 라인(WL3)의 전압(VWL3)은 전압 레벨(Vwr1)일 수 있다. 비트 라인들(BL5~BL7)의 전압들(VBL5~VBL7)은 전압 레벨(Vbr1)일 수 있다. 예를 들어, 전압 레벨들(Vbr1, Vwr1)은 0V일 수 있다.
시간 구간 t01~t02(선택된 워드 라인 프리차지 단계)에서, 선택된 워드 라인(WL3)의 프리차징을 위해, 선택된 워드 라인(WL3)에 연결된 트랜지스터들(Tpw3, Tnw3)의 게이트들에 인가되는 전압들(Gpw3, Gnw3)은 로직 하이('1') 레벨일 수 있다. 선택된 워드 라인(WL3)의 전압(VWL3)은 전압 레벨(Vwr1)로부터 전압 레벨(Vwr2)까지 변화(만일 Vwr1>Vwr2라면, 감소)할 수 있다. 따라서, 선택된 워드 라인(WL3)은 시간 t02에서 전압 레벨(Vwr2)로 프리차지 될 수 있다. 선택된 워드 라인(WL3)의 프리차징 동안, 선택된 비트 라인(BL5)의 전압(VBL5) 및 선택된 비트 라인(BL5)에 연결된 트랜지스터들(Tpb5, Tnb5)의 게이트들에 인가되는 전압들(Gpb5, Gnb5)은 스탠바이 단계와 같을 수 있다.
시간 구간 t01~t02(선택된 워드 라인 프리차지 단계)에서, 선택된 비트 라인(BL5)과 인접한 비선택된 비트 라인(BL6)에 연결된 트랜지스터들(Tpb6, Tpn6)의 게이트들에 인가되는 전압들(Gpb6, Gnb6)은, 각각, 로직 로우('0'), 로직 하이('1') 레벨들일 수 있고, 그리고 비선택된 비트 라인(BL6)의 전압(VBL6)은 전압 레벨(Vbr4)일 수 있다. 여기서, 전압 레벨(Vbr4)은 바이어싱 전압의 레벨로 지칭될 수 있다. 예를 들어, 전압 레벨(Vbr4)은 0V일 수 있고, 이 경우 전압 레벨(Vbr4)은 제로 바이어싱(zero biasing) 전압 레벨로 지칭될 수 있다. 비선택된 비트 라인(BL6)은 t01부터 전압 레벨(Vbr4)로 바이어싱 될 수 있다. 다만, 비선택된 비트 라인(BL6)이 바이어싱 되기 시작하는 시간 t01은 단순히 예시적인 것일 뿐이다. 시간 구간 t01~t02(선택된 워드 라인 프리차지 단계)에서, 도 5b와 달리, 비선택된 비트 라인(BL6)은 스탠바이 단계를 유지할 수도 있다.
시간 구간 t01~t02(선택된 워드 라인 프리차지 단계)에서, 선택된 비트 라인(BL5)에 비인접하는 비선택된 비트 라인(BL7)에 연결된 트랜지스터들(Tpb7, Tpn7)의 게이트들에 인가되는 전압들(Gpb7, Gnb7)은 로직 하이('1') 레벨일 수 있고, 그리고 비선택된 비트 라인(BL7)의 전압(VBL7)은 전압 레벨(Vbr1)로부터 전압 레벨(Vbr3)까지 변화(만일 Vbr1>Vbr3라면, 감소)할 수 있다.
시간 구간 t02~t04(선택된 비트 라인 프리차지 단계)에서, 선택된 비트 라인(BL5)의 프리차징을 위해, 선택된 비트 라인(BL5)에 연결된 트랜지스터들(Tpb5, Tnb5)의 게이트들에 인가되는 전압들은 로직 로우('0') 레벨일 수 있다. 선택된 비트 라인(BL5)의 전압(VBL5)은 전압 레벨(Vbr1)로부터 전압 레벨(Vbr2)까지 변화(만일 Vbr2>Vbr1라면, 증가)할 수 있다. 따라서, 선택된 비트 라인(BL5)은 시간 t04에서 전압 레벨(Vbr2)로 프리차지 될 수 있다. 전압 레벨(Vbr2)은, 선택된 메모리 셀(MC35)에 저장된 데이터를 판독하기 위해 선택된 비트 라인(BL5)에 인가되는 선택 컬럼 전압의 레벨로 지칭될 수 있다. 선택된 비트 라인(BL5)이 프리차징 되는 적어도 일부 시간 구간 t03~t04 동안, 트랜지스터(Tpw3)의 게이트에 인가되는 전압(Gpw3)은 로직 하이('1') 레벨일 수 있고, 그리고 트랜지스터(Tnw3)의 게이트에 인가되는 전압(Gnw3)은 로직 로우('0') 레벨일 수 있다. 따라서, 선택된 비트 라인(BL5)이 프리차징 되는 적어도 일부 시간 구간 t03~t04 동안, 선택된 워드 라인(WL3)은 전압 레벨(Vwr2)에서 플로팅 될 수 있다. 예를 들어, 시간 t03이 시간 t02와 같은 경우, 선택된 워드 라인(WL3)은, 선택된 비트 라인(BL5)이 프리차징 되는 시간 구간 t02~t04 동안, 전압 레벨(Vwr2)에서 플로팅 될 수 있다. 시간 구간 t03~t04에서의 선택된 워드 라인(WL3)의 전압(VWL3)은 도 9의 시간 구간 t22~t26에서의 워드 라인(WL3)의 전압들(VWLon, VWLoff.ideal)과 동일할 수 있고, 따라서 도 9에서 후술될 것이다.
시간 구간 t02~t04(선택된 비트 라인 프리차지 단계)에서, 비선택된 비트 라인(BL6)은 전압 레벨(Vbr4)에서 바이어싱 될 수 있다. 도면과 달리, 비선택된 비트 라인(BL6)은 시간 t02와 시간 t04 사이 임의의 시간에서 바이어싱 되기 시작할 수도 있다. 예를 들어, 비선택된 비트 라인(BL6)은 시간 t02와 시간 t04 사이의 시간 t03에서 바이어싱 되기 시작할 수 있다.
시간 구간 t02~t04(선택된 비트 라인 프리차지 단계)에서, 트랜지스터(Tpb7)의 게이트에 인가되는 전압(Gpb7)은 로직 하이('1') 레벨일 수 있고, 그리고 트랜지스터(Tnb7)의 게이트에 인가되는 전압(Gnb7)은 로직 로우('0') 레벨일 수 있다. 따라서, 선택된 비트 라인(BL5)이 프리차징 되는 시간 구간 t02~t04 동안, 선택된 비트 라인(BL5)에 비인접하는 비선택된 비트 라인(BL7)은 전압 레벨(Vbr3)에서 플로팅 될 수 있다. 여기서, 전압 레벨(Vbr3)은 플로팅 전압의 레벨로 지칭될 수 있다. 다만, 비선택된 비트 라인(BL7)이 플로팅 되기 시작하는 시간 t02은 단순히 예시적인 것일 뿐이다. 도면과 달리, 비선택된 비트 라인(BL7)은 시간 t02와 시간 t04 사이 임의의 시간에서 플로팅 되기 시작할 수도 있다. 예를 들어, 비선택된 비트 라인(BL7)은 시간 t02와 시간 t04 사이의 시간 t03에서 플로팅 되기 시작할 수 있다.
시간 구간 t04~t05(감지 단계)에서, 감지 증폭기(140)는 선택된 워드 라인(WL3)의 판독 전압 레벨을 감지할 수 있다. 트랜지스터들(Tpw3, Tnw3)의 게이트들에 인가되는 전압들(Gpw3, Gnw3)은 로직 하이('1') 레벨일 수 있다. 트랜지스터(Tnw3)의 게이트에 전압(Gnw3)이 인가된 결과, 트랜지스터(Tnw3)는 턴-온 될 수 있고, 트랜지스터(Tnw3)의 턴-온에 의해 감지 증폭기(140)는 선택된 워드 라인(WL3)과 연결될 수 있다(도 8에서 후술됨). 감지 단계에서 또한, 선택된 워드 라인(WL3)은 전압 레벨(Vwr2)에서 플로팅 상태로 남을 수 있다. 시간 구간 t04~t05에서의 선택된 워드 라인(WL3)의 전압(VWL3)은 도 9의 시간 구간 t26~t27에서의 워드 라인(WL3)의 전압들(VWLon, VWLoff.ideal)과 동일할 수 있고, 따라서 도 9에서 후술될 것이다.
시간 구간 t04~t05(감지 단계)에서, 트랜지스터(Tpb5)의 게이트에 인가되는 전압(Gpb5)은 로직 하이('1') 레벨일 수 있고, 그리고 트랜지스터(Tnb6)의 게이트에 인가되는 전압(Gnb6)은 로직 로우('0') 레벨일 수 있다. 시간 구간 t04~t05(감지 단계)에서, 선택된 비트 라인(BL5)은 플로팅 될 수 있다. 선택된 비트 라인(BL5)의 전압(VBL5)은, 플로팅 동안, 전압 레벨(Vbr2)로부터 전압 레벨(Vbr1)까지 변화(만일 Vbr2>Vbr1라면, 감소)할 수 있다. 시간 구간 t04~t05(감지 단계)에서, 선택된 비트 라인(BL5)과 인접하는 비선택된 비트 라인(BL6)은 전압 레벨(Vbr4)에서 바이어싱 상태로 남을 수 있다. 선택된 비트 라인(BL5)에 비인접하는 비선택된 비트 라인(BL7)은 전압 레벨(Vbr3)에서 플로팅 상태로 남을 수 있다. 비트 라인(BL6)의 바이어싱 및 비트 라인(BL7)의 플로팅이 완료되는 시간, 및 감지 단계가 완료되는 시간은 모두 시간 t05일 수 있다. 즉, 비트 라인(BL6)의 바이어싱 및 비트 라인(BL7)의 플로팅이 완료되는 시간은 감지 단계가 완료되는 시간과 동일할 수 있다.
도 6은 본 발명의 실시 예에 따른 메모리 장치의 기입 동작을 설명하기 위해 도 1의 메모리 장치를 좀 더 상세하게 도시하는 회로도이다. 도 6의 메모리 장치(100b)는 도 1의 메모리 장치(100) 및 도 3의 메모리 셀 어레이(110a)를 참조하여 설명될 것이다. 메모리 셀 어레이(110)는 선택된 비트 라인(BL5), 선택된 워드 라인(WL3), 비선택된 워드 라인들(WL4, WL5), 및 선택된 메모리 셀(MC35), 비선택된 메모리 셀들(MC45, MC55)을 포함할 수 있다. 로우 디코더(120)는 트랜지스터들(Tpw3~Tpw5, Tnw3~Tnw5)을 포함할 수 있다. 컬럼 디코더(150)는 트랜지스터들(Tpb5, Tnb5)을 포함할 수 있다. 트랜지스터들(Tpw3~Tpw5, Tnw3~Tnw5, Tpb5, Tnb5)은 비트 라인(BL5) 또는 워드 라인들(WL3~WL5)을 프리차지 하거나, 바이어싱 하거나, 또는 플로팅 시키기 위해 이용될 수 있다. 예를 들어, 트랜지스터들(Tnw3~Tnw5, Tnb5)은 NMOS일 수 있고 그리고 트랜지스터들(Tpw3~Tpw5, Tpb5)은 PMOS일 수 있다.
로우 디코더(120)에서, 트랜지스터(Tpw3~Tpw5, Tnw3~Tnw5)의 일 단자들(예를 들어, 소스 단자들)은 로우 드라이버(130)와 연결될 수 있다. 트랜지스터들(Tpw3, Tnw3)의 다른 단자들(예를 들어, 드레인 단자들)은 워드 라인(WL3)과 연결될 수 있다. 트랜지스터들(Tpw4, Tnw4)의 다른 단자들(예를 들어, 드레인 단자들)은 워드 라인(WL4)과 연결될 수 있다. 트랜지스터들(Tpw5, Tnw5)의 다른 단자들(예를 들어, 드레인 단자들)은 워드 라인(WL5)과 연결될 수 있다. 트랜지스터들(Tpw3~Tpw5, Tnw3~Tnw5)의 또 다른 단자들(예를 들어, 게이트 단자들)은 판독 및 기입 제어 회로(170)와 연결될 수 있다.
컬럼 디코더(150)에서, 트랜지스터(Tpb5, Tnb5)의 일 단자들(예를 들어, 소스 단자들)은 컬럼 드라이버(160)와 연결될 수 있다. 트랜지스터(Tpb5, Tnb5)의 다른 단자들(예를 들어, 드레인 단자들)는 비트 라인(BL5)과 연결될 수 있다. 트랜지스터들(Tpb5, Tnb5)의 또 다른 단자들(예를 들어, 게이트 단자들)은 판독 및 기입 제어 회로(170)와 연결될 수 있다.
로우 드라이버(130)는 트랜지스터들(Tpw3~Tpw5)의 일 단자(예를 들어, 소스 단자)에 인가되는 전압들(Vpw3~Vpw5)을 출력할 수 있다. 컬럼 드라이버(160)는 트랜지스터들(Tpb5, Tnb5)의 일 단자들(예를 들어, 소스 단자들)에 인가되는 전압들(Vpb5, Vn5)을 출력할 수 있다. 전압들(Vpb5, Vn5, Vpw3~Vpw5)은 전원 전압들일 수 있다. 전원 전압들(Vpb5, Vn5, Vpw3~Vpw5)은 로우 드라이버(130)에 의해 생성되거나, 또는 다른 구성요소(예컨대, 도 14에서 후술되는 전압 생성기(328))에 의해 생성될 수 있다. 판독 및 기입 제어 회로(170)는 비트 라인(BL5)의 프리차징, 바이어싱, 또는 플로팅을 제어하기 위해 컬럼 디코더(150) 내의 트랜지스터들(Tpb5, Tnb5)의 또 다른 단자들(예컨대, 게이트 단자들)에 인가되는 전압들(Gpb5, Gnb5)을 출력할 수 있다. 판독 및 기입 제어 회로(170)는 워드 라인들(WL3~WL5)의 프리차징, 바이어싱, 또는 플로팅을 제어하기 위해 로우 디코더(120) 내의 트랜지스터들(Tpw3~Tpw5, Tnw3~Tnw5)의 또 다른 단자들(예컨대, 게이트 단자들)에 인가되는 전압들(Gpw3~Gpw5, Gnw3~Gnw5)을 출력할 수 있다. 트랜지스터들(Tpw3~Tpw5, Tnw3~Tnw5, Tpb5, Tnb5)의 게이트 전압들(Gpw3~Gpw5, Gnw3~Gnw5, Gpb5, Gnb5)은 도 7a, 도 7b에서 좀 더 구체적으로 설명될 것이다.
도 7a, 7b는 도 6의 회로도에서 워드 라인, 비트 라인, 및 트랜지스터들에 인가되는 전압들을 도시하는 그래프들이다. 도 7a, 7b의 그래프들은 시간 구간들 t10~t11(스탠바이 단계), t11~t12(프리차지 단계), t12~t13(기입 단계)에 따라 설명될 것이다. 도 7a, 7b에서, 가로축은 시간을 나타내고 그리고 세로축은 전압을 나타낼 수 있다.
시간 구간 t10~t11(스탠바이 단계)에서, 메모리 장치(100a)는 기입 동작을 위해 대기할 수 있다. 스탠바이 단계에서, 메모리 장치(100a)는 외부 장치(예컨대, 호스트)로부터 기입 명령을 기다릴 수 있다. 스탠바이 단계에서, 트랜지스터들(Tpw3~Tpw5, Tpb5)의 게이트들에 인가되는 전압들(Gpw3~Gpw5, Gpb5)은 로직 하이('1') 레벨일 수 있고, 그리고 트랜지스터들(Tnw3~Tnw5, Tnb5)의 게이트들에 인가되는 전압들(Gnw3~Gnw5, Gnb5)은 로직 로우('0') 레벨일 수 있다. 선택된 비트 라인(BL5)의 전압(VBL5)은 전압 레벨(Vbw1)일 수 있다. 워드 라인들(WL3~WL5)의 전압들(VWL3~VWL5)은 전압 레벨(Vww1)일 수 있다. 예를 들어, 전압 레벨들(Vbw1, Vww1)은 0V일 수 있다.
시간 구간 t11~t12(프리차지 단계)에서, 선택된 비트 라인(BL5)의 프리차징을 위해, 선택된 비트 라인(BL5)에 연결된 트랜지스터들(Tpb5, Tnb5)의 게이트들에 인가되는 전압들(Gpb5, Gnb5)은 로직 로우('0') 레벨일 수 있다. 선택된 워드 라인(WL3)의 프리차징을 위해, 선택된 워드 라인(WL3)에 연결된 트랜지스터들(Tpw3, Tnw3)의 게이트들에 인가되는 전압들(Gpw3, Gnw3)은 로직 하이('1') 레벨일 수 있다. 선택된 비트 라인(BL5)의 전압(VBL5)은 전압 레벨(Vbw1)로부터 전압 레벨(Vbw2)까지 변화(만일 Vbw2>Vbw1라면, 증가)할 수 있다. 따라서, 선택된 비트 라인(BL5)은 시간 t12에서 전압 레벨(Vbw2)로 프리차지 될 수 있다. 선택된 워드 라인(WL3)의 전압(VWL3)은 전압 레벨(Vww1)로부터 전압 레벨(Vww3)까지 변화(만일 Vwr1>Vwr3라면, 감소)할 수 있다. 따라서, 선택된 워드 라인(WL3)은 시간 t12에서 전압 레벨(Vww3)로 프리차지 될 수 있다. 전압 레벨(Vww3)은, 선택된 메모리 셀(MC35)에 데이터를 기입하기 위해 선택된 워드 라인(WL3)에 인가되는 선택 전압으로 지칭될 수 있다. 도 7b를 참조하면, 기입 동작을 위해, 선택된 비트 라인(BL5)의 프리차징과 선택된 워드 라인(WL3)의 프리차징은 동시에 수행될 수 있다.
시간 구간 t11~t12(프리차지 단계)에서, 선택된 워드 라인(WL3)과 인접한 비선택된 워드 라인(WL4)에 연결된 트랜지스터들(Tpw4, Tpw4)의 게이트들에 인가되는 전압들(Gpw4, Gnw4)은, 각각, 로직 로우('0'), 로직 하이('1') 레벨들일 수 있고, 그리고 비선택된 워드 라인(WL4)의 전압(VWL4)은 전압 레벨(Vww4)일 수 있다. 여기서, 전압 레벨(Vww4)은 바이어싱 전압의 레벨로 지칭될 수 있다. 비선택된 워드 라인(WL4)의 바이어싱 전압의 레벨(Vww4)은 도 5b의 비선택된 비트 라인(BL6)의 바이어싱 전압의 레벨(Vbr4)과 상이할 수 있다. 예를 들어, 전압 레벨(Vww4)은 0V일 수 있고, 이 경우 전압 레벨(Vww4)은 제로 바이어싱(zero biasing) 전압 레벨로 지칭될 수 있다. 선택된 비트 라인(BL5)과 선택된 워드 라인(WL3)의 프리차징 동안, 비선택된 워드 라인(WL4)은 t11부터 전압 레벨(Vww4)로 바이어싱 될 수 있다. 다만, 비선택된 워드 라인(WL4)이 바이어싱 되기 시작하는 시간 t11은 단순히 예시적인 것일 뿐이다. 시간 구간 시간 구간 t11~t12(프리차지 단계)에서, 도 7b와 달리, 비선택된 워드 라인(WL4)은 스탠바이 단계를 유지할 수도 있다.
시간 구간 t11~t12(프리차지 단계)에서, 선택된 워드 라인(WL3)과 인접한 비선택된 워드 라인(WL5)에 연결된 트랜지스터(Tpw5, Tpw5)의 게이트들에 인가되는 전압들(Gpw5, Gnw5)은 로직 로우('0') 레벨일 수 있고, 그리고 비선택된 워드 라인(WL5)의 전압(VWL5)은 전압 레벨(Vww1)로부터 전압 레벨(Vww2)까지 변화(만일 Vww2>Vww1라면, 증가)할 수 있다.
시간 구간 t12~t13(기입 단계)에서, 선택된 메모리 셀(MC35)에는 데이터가 기입될 수 있다. 기입 동작을 위해, 선택된 워드 라인(WL3)은 전압 레벨(Vww3)을 유지할 수 있고 그리고 선택된 비트 라인(BL5)은 전압 레벨(Vbw2)을 유지할 수 있다. 시간 구간 t12~t13(기입 단계)에서, 선택된 워드 라인(WL3)에 인접하는 비선택된 워드 라인(WL4)은 전압 레벨(Vww4)에서 바이어싱 상태로 남을 수 있다. 도면과 달리, 비선택된 워드 라인(WL4)은 시간 t12와 시간 t13 사이 임의의 시간에서 바이어싱 되기 시작할 수도 있다.
시간 구간 t12~t13(기입 단계)에서, 트랜지스터(Tpw5)의 게이트에 인가되는 전압(Gpw5)은 로직 하이('1') 레벨일 수 있고, 그리고 트랜지스터(Tpw5)의 게이트에 인가되는 전압(Gnw5)은 로직 로우('0') 레벨일 수 있다. 따라서, 기입 단계 동안, 선택된 워드 라인(WL3)에 비인접하는 비선택된 워드 라인(WL5)은 전압 레벨(Vww2)에서 플로팅 될 수 있다. 여기서, 전압 레벨(V ww2)은 플로팅 전압의 레벨로 지칭될 수 있다. 다만, 비선택된 워드 라인(WL5)이 플로팅 되기 시작하는 시간 t12은 단순히 예시적인 것일 뿐이다. 도면과 달리, 비선택된 워드 라인(WL5)은 시간 t12와 시간 t13 사이 임의의 시간에서 플로팅 되기 시작할 수도 있다. 워드 라인(WL4)의 바이어싱 및 워드 라인(WL5)의 플로팅이 완료되는 시간, 및 기입 단계가 완료되는 시간은 모두 시간 t13일 수 있다. 즉, 워드 라인(WL4)의 바이어싱 및 워드 라인(WL5)의 플로팅이 완료되는 시간은 기입 단계가 완료되는 시간과 동일할 수 있다.
도 8은 본 발명의 다른 실시 예에 따른 데이터 판독을 설명하기 위해 도 1의 메모리 장치를 좀 더 상세하게 도시하는 회로도이다. 메모리 셀 어레이(110)는 워드 라인 커패시터(Cw) 및 비트 라인 커패시터(Cb)를 더 포함할 수 있다. 로우 드라이버(130)는 트랜지스터(Tsdl)를 포함할 수 있다. 전원 전압(Vpw3)은 트랜지스터(Tpw3)의 일 단자(예를 들어, 소스 단자)에 연결될 수 있다. 로우 드라이버(130)는 전원 전압들(Vpw3, Vsdl)을 출력할 수 있다. 전원 전압들(Vpw3, Vsdl)은 로우 드라이버(130)에 의해 생성되거나, 또는 다른 구성요소(예컨대, 도 14에서 후술되는 전압 생성기(328))에 의해 생성될 수 있다.
감지 증폭기(140)는 워드 라인(WL3)에 연결된 감지 증폭기(SA)를 포함할 수 있다. 도 8은 선택된 메모리 셀(MC35)에 저장된 데이터를 판독하기 위해 선택된 워드 라인(WL3) 및 선택된 비트 라인(BL5)의 전압들을 감지하는 동작을 설명하기 위한 것으로서, 비선택된 비트 라인들(BL6, BL7) 및 트랜지스터들(Tpb6, Tnb6, Tpb7, Tnb7)은 설명의 편의를 위해 생략되었다. 도 1의 메모리 장치(100) 및 도 4의 메모리 장치(100a)에 포함된 구성요소들과 동일한 참조 번호를 가지는 도 8의 구성요소들은 서로 동일할 수 있다.
워드 라인 커패시터(Cw)의 일 단자는 워드 라인(WL3)(워드 라인(WL3) 상의 워드 라인 노드(WL node))과 연결될 수 있고 그리고 워드 라인 커패시터(Cw)의 다른 단자는 다른 워드 라인(예컨대, 도 6의 WL4 또는 WL5) 또는 비트 라인들(BL5~BL6)에 연결될 수 있다. 비트 라인 커패시터(Cb)는 일 단자는 비트 라인(BL5)과 연결될 수 있고 그리고 비트 라인 커패시터(Cb)의 다른 단자는 다른 비트 라인(예컨대, 도 4의 BL6 또는 BL7) 또는 워드 라인들(WL3~WL5)에 연결될 수 있다. 워드 라인 커패시터(Cw) 및 비트 라인 커패시터(Cb)는 메모리 셀 어레이(110) 내의 워드 라인들 및 비트 라인들 사이에 기생될 수 있다. 예를 들어, 비트 라인 커패시터(Cb)의 커패시턴스 값(비트 라인(BL5)의 커패시턴스 값)은 워드 라인 커패시터(Cw)의 커패시턴스 값(워드 라인(WL3)의 커패시턴스 값)보다 클 수 있으나, 본 발명의 범위는 반드시 이에 제한되지 않는다.
감지 증폭기(SA)의 일 단자는 트랜지스터(Tnw3)와 연결될 수 있다. 감지 증폭기(SA)의 일 단자는 감지 데이터 라인(SDL)을 경유하여 트랜지스터(Tnw3)와 연결될 수 있다. 감지 증폭기(SA)의 일 단자는 판독 및 기입 제어 회로(170)에 의해 제어되는 트랜지스터(Tnw3)의 턴-온 및 턴-오프에 따라 워드 라인(WL3)과 연결될 수 있다. 예를 들어, 판독 및 기입 제어 회로(170)가 로직 하이('1') 레벨인 전압(Gnw3)을 트랜지스터(Tnw3)의 게이트에 인가하는 경우, 판독 및 기입 제어 회로(170)는 트랜지스터(Tnw3)를 턴-온 시킬 수 있다. 트랜지스터(Tnw3)의 턴-온 에 의해, 워드 라인(WL3)은 감지 증폭기(SA)의 일 단자와 연결될 수 있다. 워드 라인(WL3)이 감지 증폭기(SA)의 일 단자와 연결되는 경우, 감지 증폭기(SA)는 워드 라인(WL3)의 판독 전압 레벨(VSDL)을 감지할 수 있다. 전압 레벨(VSDL)은 도 5a의 전압 레벨(VWL3)과 서로 동일할 수 있다.
감지 증폭기(SA)의 다른 단자는 판독 및 기입 제어 회로(170)와 연결될 수 있다. 판독 및 기입 제어 회로(170)는 감지 증폭기(SA)의 다른 단자에 기준 전압 레벨(VREF)을 제공할 수 있다. 예를 들어, 판독 및 기입 제어 회로(170)는 메모리 장치(100c) 내의 다른 구성요소(예컨대, 도 14의 전압 생성기(338))에 의해 생성된 기준 전압 레벨(VREF)을 감지 증폭기(SA)의 다른 단자에 제공할 수 있다. 기준 전압 레벨(VREF)은 메모리 셀(MC35)의 상태들(예컨대, 디지털 논리 값 1을 나타내는 상태, 혹은 디지털 논리 값 0을 나타내는 상태)을 식별하기 위한 기준일 수 있다. 예를 들어, 메모리 셀(MC35)이 디지털 논리 값 1을 나타내는 상태를 가지는 경우, 메모리 셀(MC35)은 온 셀(on cell)로 지칭될 수 있고, 그리고 메모리 셀(MC35)이 디지털 논리 값 0을 나타내는 상태를 가지는 경우, 메모리 셀(MC35)은 오프 셀(off cell)로 지칭될 수 있다. 감지 증폭기(SA)는, 전압 레벨(VSDL)을 기준 전압 레벨(VREF)과 비교함으로써 감지 결과(VSA)를 출력할 수 있다.
트랜지스터(Tsdl)의 일 단자(예를 들어, 드레이 단자)는 전원 전압(Vsdl)에 연결될 수 있다. 트랜지스터(Tsdl)의 다른 단자(예를 들어, 게이트 단자)는 판독 및 기입 제어 회로(170)에 연결될 수 있다. 트랜지스터(Tsdl)의 또 다른 단자(예를 들어, 소스 단자)는 감지 데이터 라인(SDL) 상의 노드(SDL node)에 연결될 수 있다.
도 9는 도 8의 회로도에서 워드 라인 및 비트 라인의 전압들, 및 워드 라인 및 비트 라인에 연결된 메모리 셀에 흐르는 전류를 예시적으로 도시하는 그래프들이다. 도 9에서, 선택된 메모리 셀(MC35)이 오프 셀인 경우, 오프 전류가 발생하지 않는 경우(I2=0)에서의 선택된 워드 라인(WL3)의 전압(VWLoff.ideal) 및 오프 전류가 발생하는 경우(I2≠0)에서의 선택된 워드 라인(WL3)의 전압(VWLoff.real)이 도시되었다. 선택된 비트 라인(BL5)의 전압(VBL), 선택된 메모리 셀(MC35)이 온 셀인 경우에서의 선택된 워드 라인(WL3)의 전압(VWLon), 선택된 메모리 셀(MC35)이 오프 셀인 경우에서의 선택된 워드 라인(WL3)의 전압(VWLoff.real 또는 VWLoff.ideal), 및 선택된 메모리 셀(MC35)을 가로지르는 셀 전류는 시간 구간 t20~t27에서 설명될 것이다. 도 9는 도 5a, 5b를 참조하여 설명될 것이다.
시간 구간 t20~t21는 도 5a, 5b의 스탠바이 단계일 수 있다. 선택된 비트 라인(BL5)의 전압(VBL) 및 선택된 워드 라인(WL3)의 전압(VWLon, VWLoff.real 또는 VWLoff.ideal)은 전압 레벨(V2)일 수 있다. 예를 들어, 전압 레벨(V2)는 0V일 수 있다.
시간 구간 t21~t22는 도 5a, 5b의 선택된 워드 라인 프리차지 단계일 수 있다. 선택된 워드 라인(WL3)의 전압(VWLon, VWLoff.real 또는 VWLoff.ideal)은 전압 레벨(V2)로부터 전압 레벨(V1)까지 변화(만일 V2>V1라면, 감소)할 수 있다. 따라서, 선택된 워드 라인(WL3)은 시간 t22에서 전압 레벨(V1)로 프리차지 될 수 있다. 선택된 워드 라인(WL3)의 프리차징 동안, 선택된 비트 라인(BL5)의 전압(VBL)은 스탠바이 단계와 같을 수 있다.
시간 구간 t22~t26은 도 5a, 5b의 선택된 비트 라인 프리차지 단계일 수 있다. 선택된 비트 라인(BL5)의 전압(VBL)은 전압 레벨(V2)로부터 전압 레벨(V5)까지 변화(만일 V5>V2라면, 증가)할 수 있다. 비트 라인(BL5)의 전압(VBL)과 프리차지 된 워드 라인(WL3)의 전압(VWLon, VWLoff.real 또는 VWLoff.ideal) 간의 차이가 시간 t23에서 메모리 셀(MC35)의 문턱 전압(Vth)에 도달하면, 메모리 셀(MC35)는 턴-온 될 수 있고 그리고 메모리 셀(MC35)을 가로지르는 셀 전류는 전류 레벨(I2)에서 전류 레벨(I1)까지 급격히 변화(I1>I2라면, 증가)할 수 있다. 시간 구간 t23~t24에서, 메모리 셀(MC35)의 급격한 전류의 변화로 인하여 비트 라인(BL5)의 전압(VBL)은 전압 레벨(V4)로부터 전압 레벨(V3)까지 변화(만일 V4>V3라면, 감소)할 수 있고 그리고, 그런 다음 메모리 셀(MC35)을 가로지르는 셀 전류는 다시 전류 레벨(I1)부터 전류 레벨(I2)까지 변화(I1>I2라면, 감소)할 수 있다. 비트 라인(BL5)의 전압(VBL)이 전압 레벨(V3)인 경우, 비트 라인(BL5)의 전압과 워드 라인(WL3)의 전압(VWLon) 간의 차이는 메모리 셀(MC35)의 스위칭 전압(Vs)일 수 있다. 이후, 비트 라인(BL5)의 전압(VBL)은 전압 레벨(V3)부터 전압 레벨(V5)까지 변화(V5>V3라면, 증가)할 수 있다. 이후, 선택된 비트 라인(BL5)은 시간 t26에서 전압 레벨(V5)로 프리차지 될 수 있다.
시간 구간 t22~t26(선택된 비트 라인 프리차지 단계)에서, 선택된 워드 라인(WL3)은 플로팅 될 수 있다. 예를 들어, 선택된 워드 라인(WL3)은 시간 구간 t22~t26 중 적어도 일부 시간 구간에서 플로팅 될 수 있다. 메모리 셀(MC35)이 온 셀 인 경우, 선택된 워드 라인(WL3)의 전압(VWLon)은 시간 구간 t22~t25에서 전압 레벨(V1)부터 전압 레벨(V2)까지 변화(V2>V1라면, 증가)할 수 있다. 선택된 워드 라인(WL3)의 전압(VWLon)은 시간 구간 t25~t26에서 전압 레벨(V2)을 유지할 수 있다.
시간 구간 t22~t26(선택된 비트 라인 프리차지 단계)에서, 메모리 셀(MC35)이 오프 셀 이고 오프 전류가 발생하지 않는 경우((I2=0), 선택된 워드 라인(WL3)의 전압(VWLoff.ideal)은 전압 레벨(V1)을 유지할 수 있다. 메모리 셀(MC35)이 오프 셀 이고 오프 전류가 발생하는 경우(I2≠0), 선택된 워드 라인(WL3)의 전압(VWLoff.real)은 전압 레벨(V1)로부터 전압 레벨(V1')까지 변화(만일 V1'>V1라면, 증가)할 수 있다.
시간 구간 t26~t27은 도 5a, 5b의 감지 단계일 수 있다. 시간 구간 t26~t27(감지 단계)에서, 판독 및 기입 제어 회로(170)는 트랜지스터(Tnw3)를 턴-온 시킬 수 있고, 그리고 트랜지스터(Tnw3)의 턴-온 에 의해 워드 라인(WL3)은 감지 증폭기(SA)의 일 단자와 연결될 수 있다. 워드 라인(WL3)이 감지 증폭기(SA)의 일 단자와 연결되는 경우, 감지 증폭기(SA)는 워드 라인(WL3)의 판독 전압 레벨(VSDL)을 감지할 수 있다. 감지 단계에서, 선택된 워드 라인(WL3)은 전압 레벨(Vwr2)에서 플로팅 상태로 남을 수 있다. 시간 구간 t26~t27(감지 단계)에서, 선택된 비트 라인(BL5)은 플로팅 될 수 있다. 선택된 비트 라인(BL5)의 전압(VBL5)은, 플로팅 동안, 감소할 수 있다.
시간 구간 t26~t27(감지 단계)에서, 오프 전류가 발생하지 않는 경우((I2=0)에서의 센싱 마진은 오프 전류가 발생하는 경우((I2≠0)에서의 센싱 마진보다 클 수 있다. 센싱 마진(sensing margin)이 클수록 메모리 셀(MC35)에 저장된 데이터를 판독하는 데 필요한 신뢰성이 증가할 수 있다. 판독 동작 동안, 선택된 비트 라인(BL5)에 인접하는 비선택된 비트 라인들(예컨대, 도 3의 BL4, BL6)의 바이어싱 및 선택된 비트 라인(BL5)에 비인접하는 비선택된 비트 라인들(예컨대, 도 3의 BL3, BL7)의 플로팅을 통해(또는 이용하여) 센싱 마진을 증가(또는 향상)시킬 수 있다.
도 10은 본 발명의 일 실시 예에 따른 메모리 장치의 판독 동작을 위한 방법을 예시적으로 나타내는 순서도이다. 도 10은 도 8의 메모리 장치(100c) 및 도 9의 그래프들을 참조하여 설명될 것이다.
S110 단계에서, 선택된 워드 라인(WL3)을 전압 레벨(V1)로 프리차지 할 수 있다. S120 단계에서, 로우 디코더(120)는 선택된 워드 라인(WL3)을 플로팅 시킬 수 있다. 선택된 워드 라인(WL3)을 플로팅의 위해, 판독 및 기입 제어 회로(170)는 선택된 워드 라인(WL3)에 연결된 트랜지스터들(Tpw3, Tnw3)의 게이트 전압들을 제어할 수 있다(도 5a에서 전술됨).
S130 단계에서, 컬럼 디코더(150)는 선택된 비트 라인(BL5)를 전압 레벨(V5)로 프리차지 할 수 있다. 선택된 비트 라인(BL5)의 프리차징에 의해, 선택된 워드 라인(WL3)에 연결된 워드 라인 커패시터(Cw)의 전하가 충전될 수 있다. S130 단계에서, 컬럼 디코더(150)는, 선택된 비트 라인(BL5)과 인접하는 비트 라인(예컨대, 도 4의 BL6)을 제 1 전압 레벨(예컨대, 도 5b의 Vbr4)에서 바이어싱 하고 선택된 비트 라인(BL5)과 비인접하는 비트 라인(예컨대, 도 4의 BL7)을 제 2 전압 레벨(예컨대, 도 5b의 Vbr3)에서 플로팅 시킬 수 있다. 선택된 비트 라인(BL5)과 인접하는 비트 라인(예컨대, 도 4의 BL6)의 바이어싱과 선택된 비트 라인(BL5)과 비인접하는 비트 라인(예컨대, 도 4의 BL7)의 플로팅을 위해, 판독 및 기입 제어 회로(170)는 선택된 비트 라인(BL5)과 인접하는 비트 라인(예컨대, 도 4의 BL6)에 연결된 트랜지스터들(예컨대, )의 게이트 전압들 및 선택된 비트 라인(BL5)과 비인접하는 비트 라인(예컨대, 도 4의 BL7)에 연결된 트랜지스터들(예컨대, )의 게이트 전압들을 제어할 수 있다. 비트 라인(예컨대, 도 4의 BL6)을 제 1 전압 레벨(예컨대, 도 5b의 Vbr4)에서 바이어싱 하는 시간과 선택된 비트 라인(BL5)과 비인접하는 비트 라인(예컨대, 도 4의 BL7)을 제 2 전압 레벨(예컨대, 도 5b의 Vbr3)에서 플로팅 시키기 시작하는 시간은, 선택된 비트 라인(BL5)를 전압 레벨(V5)로 프리차징 하기 시작하는 시간과 동일할 수 있다.
S140 단계에서, 컬럼 디코더(150)는 선택된 비트 라인(BL5)을 플로팅 시킬 수 있다. 선택된 비트 라인(BL5)을 플로팅의 위해, 판독 및 기입 제어 회로(170)는 선택된 비트 라인(BL5)에 연결된 트랜지스터들(Tpb5, Tnb5)의 게이트 전압들을 제어할 수 있다(도 5b에서 전술됨).
S150 단계에서, 감지 증폭기(SA)는 선택된 워드 라인(WL3)의 전압 레벨(VSDL)을 감지할 수 있다. 감지 증폭기(SA)는, 컬럼 디코더(150)가 선택된 비트 라인(BL5)를 플로팅 시킴과 동시에 또는 그 이후에, 차지 쉐어링(charge sharing)에 의해 워드 라인(WL3) 상의 워드 라인 노드(WL node)로부터 감지 데이터 라인(SDL) 상의 노드(SDL node)로 전달된 워드 라인 커패시터(Cw)에 충전된 전하에 의해 발생된 전압을 감지할 수 있다. 비트 라인(예컨대, 도 4의 BL6)의 바이어싱 을 완료하는 시간과 선택된 비트 라인(BL5)과 비인접하는 비트 라인(예컨대, 도 4의 BL7) 플로팅 을 완료하는 시간은, S150 단계가 완료되는 시간과 서로 동일할 수 있다.
도 11은 도 1의 메모리 장치에 포함된 메모리 셀 어레이의 다른 예를 도시하는 블록도이다. 도 11은 도 1 및 도 3을 참조하여 설명될 것이다. 메모리 셀 어레이(110b)는 도 3의 메모리 셀 어레이(110a)와 실질적으로 동일하되, 바이어싱 되는 워드라인들의 개수 및 바이어싱 되는 비트 라인들의 개수에 있어서 메모리 셀 어레이(110a)와 차이가 있을 수 있다. 즉, 메모리 장치(100)의 판독 동작 또는 기입 동작에서, 로우 디코더(120)는, 로우 드라이버(130)로부터 출력되는 전압들의 레벨들로 도 11의 메모리 셀 어레이(110a)보다 워드 라인들(WL5~WLp; p는 5 이상의 정수)을 더 바이어싱 할 수 있다. 메모리 장치(100)의 판독 동작 또는 기입 동작에서, 컬럼 디코더(150)는, 컬럼 드라이버(160)로부터 출력되는 전압들의 레벨들로 도 11의 메모리 셀 어레이(110a) 보다 비트 라인들(BL7~BLk; k는 7 이상의 정수)을 더 바이어싱 할 수 있다. 따라서, 도 3 및 도 11을 참조하면, 메모리 장치(100)의 판독 동작 또는 기입 동작에서, 로우 디코더(120)는 적어도 두 개의 워드 라인들(WL4~WLp)을 바이어싱 할 수 있고 그리고 컬럼 디코더(150)는 적어도 두 개의 비트 라인들(BL6~BLk)을 바이어싱 할 수 있다. 적어도 두 개의 워드 라인들(WL4~WLp)은 서로 다른 시간들에, 순서대로 바이어싱 될 수 있고, 그리고 적어도 두 개의 비트 라인들(BL6~BLk)은 서로 다른 시간들에, 순서대로 바이어싱 될 수 있다. 도 11에서, 로우 디코더(120)는 로우 드라이버(130)로부터 출력되는 서로 다른 전압들의 레벨들에서 워드 라인들(WL1, WLq~WLs; q=p+1)을 플로팅 시킬 수 있고 그리고 컬럼 디코더(150)는 컬럼 드라이버(160)로부터 출력되는 서로 다른 전압들의 레벨들에서 비트 라인들(BL1~BL3, BL~BLt; m=k+1)을 플로팅 시킬 수 있다. 워드 라인들(WL1, WLq~WLs; q=p+1)은 서로 다른 시간들에, 순서대로 플로팅 될 수 있고, 그리고 비트 라인들(BL1~BL3, BL~BLt; m=k+1)은 서로 다른 시간들에, 순서대로 플로팅 될 수 있다. 로우 디코더(120)는 바이어싱 워드 라인들(WL2, WL4~WLp) 및 플로팅 워드 라인들(WL1, WLq~WLs)에 서로 다른 레벨들을 가지는 전압들을 인가할 수 있다. 컬럼 디코더(150)는 바이어싱 비트 라인들(BL5, BL6~BLk) 및 플로팅 비트 라인들(BL1~BL3, BL~BLt)에 서로 다른 레벨들을 가지는 전압들을 인가할 수 있다.
도 11에서, 도 3의 메모리 셀 어레이(110a)보다 더 바이어싱 되는 워드 라인들(WL5~WLp)은, D4 방향에서, 선택된 워드 라인(WL3)에 인접하고, 그리고 도 3의 메모리 셀 어레이(110a)보다 더 바이어싱 되는 비트 라인들(BL7~BLk)은, D2 방향에서, 선택된 비트 라인(BL5)에 인접한다. 다만, 더 바이어싱 되는 워드 라인들 및 더 바이어싱 되는 비트 라인들은, 도 11과 같이 한정되는 것은 아니다. 더 바이어싱 되는 워드 라인들은 D3 방향에서, 선택된 워드 라인(WL3)에 인접할 수도 있고 그리고 더 바이어싱 되는 비트 라인들은 D1 방향에서, 선택된 비트 라인(WL5)에 인접할 수도 있다.
도 12는 본 발명의 일 실시 예에 따른 메모리 셀 어레이의 구조의 예시를 도시한다. 도 12를 참조하면, 메모리 장치(110c)는 복수의 메모리 셀들을 포함한다. 각각의 메모리 셀(MC)은, 도 2를 참조하여 설명한 바와 같이, 선택 소자(S) 및 저항 소자(R)를 포함할 수 있다. 메모리 셀(MC)은 제 1 방향으로 연장하는 워드 라인과 제 1 방향과 교차하는 제 2 방향으로 연장하는 비트 라인 사이에 배치될 수 있다. 이 경우, 선택 소자(S)는 및 저항 소자(R)는 제 3 방향으로 배치될 수 있다. 예를 들어, 저항 소자(R)는 제 1 워드 라인(WL1)과 선택 소자(S) 사이에 연결되고, 선택 소자(S)는 저항 소자(R)와 제 1 비트 라인(BL1) 사이에 연결될 수 있다.
복수의 메모리 셀들은 제 1 레이어에 배치되거나 또는 제 2 레이어에 배치될 수 있다. 이 경우, 제 1 레이어의 메모리 셀들을 기준으로 제 3 방향으로 제 2 레이어의 메모리 셀들이 적층될 수 있다. 도 12에 도시된 바와 같이, 제 1 레이어의 메모리 셀들은 제 1 내지 제 4 워드 라인들(WL1~WL4) 및 제 1 내지 제 4 비트 라인들(BL1~BL4) 사이에 연결되고, 제 2 레이어의 메모리 셀들은 제 5 내지 제 8 워드 라인들(WL5~WL8) 및 제 1 내지 제 4 비트 라인들(BL1~BL4) 사이에 연결될 수 있다. 이 경우, 제 1 내지 제 4 비트 라인들(BL1~BL4)은 제1 레이어의 메모리 셀들 및 제 2 레이어의 메모리 셀들 모두에 연결될 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 각각의 레이어들에 대응하여 비트 라인들이 별도로 존재할 수 있다.
적층된 구조에 따라, 제 1 내지 제 4 워드 라인들(WL1~WL4)과 제 1 내지 제 4 비트 라인들(BL1~BL4) 사이의 공간 또는 제 1 내지 제 4 비트 라인들(BL1~BL4)과 제 5 내지 제 8 워드 라인들(WL5~WL8) 사이의 공간에는 적어도 하나의 기생된 커패시가이 존재할 수 있다(예컨대, 도 8의 워드 라인 커패시터(Cw) 또는 비트 라인 커패시터(Cb)). 적층된 라인들 사이에 기생된 커패시터에는, 워드 라인들(WL1~WL8) 또는 비트 라인들(BL1~BL4)에 전압(예컨대, 선택 전압, 프리차지 전압, 플로팅 전압, 바이어싱 전압 등)이 인가되는 도중, 전하가 충전될 수 있다.
도 1 내지 도 11을 참조하여 설명한 바와 같이, 메모리 장치(110c)는 비선택된 워드 라인들 또는 비선택된 비트 라인들을 바이어싱 하거나 플로팅 할 수 있다. 도 12는 워드 라인들 및 비트 라인들이 교차하는 방향으로 위치하는 메모리 장치(300)의 구조의 하나의 예시를 나타내며, 워드 라인들의 개수, 비트 라인들의 개수, 및 레이어의 개수는 다양하게 변형될 수 있다.
도 13은 본 발명의 다른 실시 예에 따른 메모리 장치를 예시적으로 도시하는 블록도이다. 도 14는 도 1을 참조하여 설명될 것이다. 메모리 장치(200)는 베이(210), 로우 디코더(220), 로우 드라이버(230), 감지 증폭기(240), 컬럼 디코더(250), 컬럼 드라이버(260), 및 판독 및 기입 제어 회로(270)를 포함할 수 있다. 로우 디코더(220), 로우 드라이버(230), 감지 증폭기(240), 컬럼 디코더(250), 컬럼 드라이버(260), 및 판독 및 기입 제어 회로(270)는 각각 도 1의 구성요소들(120~170)과 실질적으로 동일할 수 있다.
베이(210)는 적어도 2 이상의 타일들(211-21n)로 구성될 수 있다. 적어도 하나 이상의 타일들(211~21n)은 복수의 워드 라인들, 복수의 비트 라인들, 및 복수의 워드 라인들과 복수의 비트 라인들 사이에 연결된 복수의 메모리 셀들을 포함할 수 있다. 예를 들어, 적어도 하나 이상의 타일들(211~21n) 각각의 메모리 셀들에 연결된 워드 라인들의 개수는 적어도 하나 이상의 타일들(211~21n) 각각의 메모리 셀들에 연결된 비트 라인들의 개수보다 크거나 같을 수 있다. 좀 더 구체적으로, 적어도 하나 이상의 타일들(211~21n) 각각의 메모리 셀들에 연결된 워드 라인들의 개수는 4K(=212) 이상(또는 초과)일 수 있고 그리고 적어도 하나 이상의 타일들(211~21n) 각각의 메모리 셀들에 연결된 비트 라인들의 개수는 2K(=211) 이상(또는 초과)일 수 있다. 다만, 상술한 수치들로 본 발명의 범위가 한정되지 않는다. 베이(210)는 도 1의 실시 예에 따른 메모리 셀 어레이(110)와는 다른 실시 예에 따라 구성될 수 있다. 즉, 도 1의 메모리 셀 어레이(110)와 베이(210) 사이에는 메모리 셀들을 구성하는 원리에 있어서 차이가 있다.
로우 디코더(220), 로우 드라이버(230), 감지 증폭기(240)는 적어도 2 이상의 타일들(211-21n)와 연결될 수 있다. 로우 디코더(220), 로우 드라이버(230), 감지 증폭기(240) 각각은, 적어도 2 이상의 타일들(211-21n) 각각에 대응하는 구성요소들을 포함할 수 있다. 적어도 2 이상의 타일들(211-21n) 각각에 대응하는 로우 디코더(220) 구성요소들은 독립적으로 워드 라인의 플로팅 및 바이어싱을 수행할 수 있다. 적어도 2 이상의 타일들(211-21n) 각각에 대응하는 로우 드라이버(230) 구성요소들은 워드 라인들에 독립적으로 프리차지 전압, 선택 전압, 플로팅 전압, 및 바이어싱 전압을 출력할 수 있다. 적어도 2 이상의 타일들(211-21n) 각각에 대응하는 감지 증폭기(240) 구성요소들은 독립적으로 워드라인들의 판독 전압 레벨들을 감지할 수 있다. 적어도 2 이상의 타일들(211-21n) 각각에 대응하는 컬럼 디코더(250) 구성요소들은 독립적으로 비트 라인의 플로팅 및 바이어싱을 수행할 수 있다. 적어도 2 이상의 타일들(211-21n) 각각에 대응하는 컬럼 드라이버(260) 구성요소들은 비트 라인들에 독립적으로 프리차지 전압, 선택 전압, 플로팅 전압, 및 바이어싱 전압을 출력할 수 있다.
판독 및 기입 제어 회로(270)는 제 1 타일(211) 내의 워드 라인들을 바이어싱 하거나 플로팅 하도록 로우 디코더(220)를 제어할 수 있고 그리고 제 1 타일(211) 내의 비트 라인을 바이어싱 하거나 플로팅 하도록 컬럼 디코더(250)를 제어할 수 있다. 적어도 2 이상의 타일들(211-21n) 각각의 플로팅 워드 라인들의 수, 바이어싱 워드 라인들의 수, 플로팅 비트 라인들의 수, 바이어싱 비트 라인들의 수는, 판독 및 기입 제어 회로(270)의 제어에 의해, 상이할 수 있다. 또한, 적어도 2 이상의 타일들(211-21n) 각각의 워드 라인들 및 비트 라인들의 플로팅 전압들 및 바이어싱 전압들은, 판독 및 기입 제어 회로(270)의 제어에 의해, 서로 상이할 수 있다.
도 14는 본 발명의 또 다른 실시 예에 따른 메모리 장치의 블록도를 예시적으로 도시한다. 메모리 장치(300)는 레이어(L1) 및 레이어(L1) 상에 위치하거나, 배치하거나, 또는 적층된 레이어(L2)를 포함할 수 있다. 레이어들(L1, L2)의 상하 관계는 바뀔 수도 있다. 레이어(L2)에는 도 1 내지 도 14에서 전술한 메모리 셀들(MC)이 배치될 수 있다. 레이어(L2)에 배치된 메모리 셀들(MC)은 뱅크(310)를 구성할 수 있다. 뱅크(310)는 다수의 베이들(311)을 포함할 수 있다. 베이(311)는 도 14의 베이(410)에 해당하고 워드 라인(WL)과 비트 라인(BL)에 연결된 메모리 셀(MC)을 포함할 수 있다. 메모리 셀(MC)의 개수, 베이(311)의 개수, 및 뱅크(310)의 개수는 모두 예시적인 것에 불과하다.
레이어(L1)에는 베이 제어 회로들(320)이 배치될 수 있다. 베이 제어 회로들(320)은 레이어(L2)에 배치된 베이들(311)을 각각 제어할 수 있다. 예를 들어, 평면적 관점에서, 베이 제어 회로(320)와 베이 제어 회로(320)에 의해 제어되는 베이(311)는 서로 겹칠 수 있다. 베이 제어 회로(320)는 로우 디코더(321), 로우 드라이버(322), 감지 증폭기들(323), 컬럼 디코더(324), 및 컬럼 디코더(325), 판독 및 기입 제어 회로(326)를 포함할 수 있다. 베이 제어 회로(320)의 구성 요소들(321~326)은 도 13의 메모리 장치(200)의 구성 요소들(220~270)과 각각 실질적으로 동일할 수 있다.
메모리 장치(300)는 명령 디코더(331), 어드레스 버퍼(332), 데이터 처리 회로(333), 에러 정정 회로(ECC; 334), 온 셀 카운터(OCC; 335), 랜더마이저(336), 레지스터들(337), 및 전압 생성기(338)를 포함할 수 있다. 상술한 구성 요소들(331~338)은 메모리 장치(300)의 주변 회로에 포함될 수 있고 주변 회로는 레이어(L1)에 배치될 수 있다. 메모리 셀들(MC)이 레이어(L2)에 배치되고 메모리 셀들(MC)을 제어하기 위한 회로들(320, 331~338)이 레이어(L1)에 배치되는 구조는 COP(Cell on Peri)로 지칭될 수 있다.
명령 디코더(331)는 메모리 장치(300)의 외부(예를 들어, 호스트, 컨트롤러 등)로부터 명령(CMD)을 수신할 수 있다. 명령 디코더(331)는 명령(CMD)을 디코딩하고 디코딩 결과에 기초하여 메모리 장치(300)의 다른 구성 요소들(311, 320, 332~338)을 제어할 수 있다. 예를 들어, 명령(CMD)은 메모리 셀(MC)에 대한 판독 명령을 포함할 수 있다. 베이 제어 회로(320)는 판독 명령을 한번 디코딩한 명령 디코더(331)의 제어에 기초하여 S110 내지 S150 단계들을 수행할 수 있다.
어드레스 버퍼(332)는 메모리 장치(300)의 외부로부터 어드레스(ADD)를 수신할 수 있다. 어드레스(ADD)는 메모리 장치(300)의 메모리 셀들 중 적어도 하나 이상의 선택된 메모리 셀들을 나타낼 수 있다. 어드레스 버퍼(332)는 컬럼 어드레스를 어드레스(ADD)가 나타내는 메모리 셀(MC)을 포함하는 베이(311)를 제어하는 베이 제어 회로(320)의 컬럼 디코더(324)로 제공할 수 있고 로우 어드레스를 어드레스(ADD)가 나타내는 메모리 셀(MC)을 포함하는 베이(311)를 제어하는 베이 제어 회로(320)의 로우 디코더(321)로 제공할 수 있다. 명령 디코더(331)는 어드레스(ADD)가 나타내는 메모리 셀(MC)을 포함하는 베이(311)를 제어하는 베이 제어 회로(320)를 선택할 수 있다. 예를 들어, 판독 명령 및 기입 명령 중 하나를 수신하는 명령 디코더(331)는 하나 이상의 베이 제어 회로들(320)을 동시에 선택할 수 있다.
데이터 처리 회로(333)는 메모리 장치(300)의 외부로부터 기입 데이터를 포함하는 데이터(DATA)를 수신할 수 있다. 데이터 처리 회로(333)는 기입 데이터를 선택 베이 제어 회로들(320)로 제공할 수 있다. 선택 베이 제어 회로들(320) 각각의 판독 및 기입 제어 회로(326)는 다른 구성 요소들(321~326)을 제어하여 기입 데이터를 선택된 메모리 셀(MC)에 쓸 수 있다. 데이터 처리 회로(333)는 선택 베이 제어 회로들(320)로부터 판독 데이터를 수신할 수 있다. 데이터 처리 회로(333)는 판독 데이터를 포함하는 데이터(DATA)를 출력할 수 있다. 선택 베이 제어 회로들(320) 각각의 판독 및 기입 제어 회로(326)는 다른 구성 요소들(321~326)을 제어하여 선택된 메모리 셀(MC)로부터 판독 데이터를 읽을 수 있다.
에러 정정 회로(334)는 에러 정정 코드에 기초하여 선택 메모리 셀들(MC)에 쓰여질 기입 데이터에 대한 인코딩 연산을 수행할 수 있다. 에러 정정 회로(334)는 에러 정정 코드에 기초하여 선택된 메모리 셀들(MC)로부터 읽혀진 판독 데이터에 대한 디코딩 연산을 수행할 수 있다. 에러 정정 회로(334)는 판독 데이터의 에러를 검출하거나, 판독 데이터의 에러 카운트(예를 들어, 에러(페일) 비트들의 개수)를 계산하거나, 판독 데이터의 에러가 정정 가능한지 여부를 판별하거나, 또는 판독 데이터의 에러를 정정할 수 있다. 에러 정정 회로(334)는 판독 데이터의 에러 카운트를 데이터 처리 회로(333)로 제공할 수 있다. 예를 들어, 데이터 처리 회로(333)는 에러 정정 회로(334)에 의해 인코딩된 기입 데이터를 선택 베이 제어 회로들(320)로 제공할 수 있다. 데이터 처리 회로(333)는 에러 정정 회로(334)에 의해 디코딩된 판독 데이터를 포함하는 데이터(DATA)를 출력할 수 있다.
온 셀 카운터(335)는 선택된 메모리 셀들(MC)로부터 출력되는 판독 데이터에 기초하여 선택된 메모리 셀들(MC) 중 온 셀들의 개수를 계산할 수 있다. 온 셀 카운터(335)는 온 셀들의 개수를 데이터 처리 회로(333)로 제공할 수 있다. 온 셀 카운터(335)는 메모리 장치(300)에 포함되지 않을 수도 있다. 랜더마이저(336)는 선택된 메모리 셀들(MC)에 쓰여질 기입 데이터에 대한 랜덤화 연산을 수행할 수 있다. 랜더마이저(336)는 선택된 메모리 셀들(MC)로부터 읽혀진 판독 데이터에 대한 디랜덤화 연산을 수행할 수 있다. 예를 들어, 메모리 셀(MC)이 디지털 논리값들(0, 1) 중 하나를 저장하는 경우, 랜더마이저(336)는 선택된 메모리 셀들(MC)에 쓰여질 기입 데이터의 0과 1의 비율을 조정할 수 있다. 랜더마이저(336)는 판독 데이터의 0과 1의 비율을 계산할 수 있다. 예를 들어, 랜더마이저(336)는 기입 데이터의 0과 1의 비율이 판독 데이터의 0과 1의 비율과 상이한지 여부를 확인할 수 있다. 랜더마이저(336)는 상술한 비율 정보를 데이터 처리 회로(333)로 제공할 수 있다. 랜더마이저(336)는 메모리 장치(300)에 포함되지 않을 수도 있다.
레지스터들(337)은 메모리 장치(300)에 관한 다양한 정보를 저장할 수 있다. 예를 들어, 레지스터들(337)은 에러 정정 회로(334)에 의해 수행된 연산 결과, 에러 정정 회로(334)에 의해 계산된 에러 카운트, 온 셀 카운터(335)에 의해 계산된 온 셀의 개수, 랜더마이저(336)에 의해 계산된 비율 정보, 비선택된 비트 라인들 중 바이어싱 되는 비트 라인들의 개수 및 플로팅 되는 비트 라인들의 개수, 비선택된 워드 라인들 중 바이어싱 되는 워드 라인들의 개수 및 플로팅 되는 워드 라인들의 개수 등을 저장할 수 있다.
전압 생성기(338)는 메모리 장치(300)로 공급되는 전원 전압을 이용하여 메모리 장치(300)의 내부에서 사용되는 다양한 전압들을 생성할 수 있고 그리고 생성된 전압들을 메모리 장치(300)의 구성 요소들(310, 320, 331~338)로 제공할 수 있다. 메모리 장치(300)로 공급되는 전원 전압은 VDD, VPP, GND 등을 포함할 수 있다. 메모리 장치(300)의 내부에서 사용되는 다양한 전압들은, 비선택된 비트 라인에 인가될 비선택된 비트 라인 전압, 비선택된 워드 라인에 인가될 비선택된 워드 라인 전압, 판독 동작 또는 판독 동작에서의 선택 전압의 레벨(또는 프리차지 전압), 플로팅 전압의 레벨, 바이어싱 전압의 레벨, 감지 증폭기들(323)에 의해 사용되는 기준 전압 레벨(VREF) 등을 포함할 수 있다.
도 15는 본 발명의 실시 예들에 따른 메모리 장치가 적용된 전자 장치를 예시적으로 도시하는 블록도이다. 전자 장치(1000)는 컴퓨팅 시스템, 메모리 시스템, 전자 시스템, 통신 시스템 등으로도 지칭될 수 있다. 예를 들어, 전자 장치들(1000) 각각은 데스크톱 컴퓨터, 랩톱 컴퓨터, 태블릿 컴퓨터, 모바일 장치, 스마트폰, PDA(Personal Digital Assistant), PMP(Portable Media Player), 웨어러블(Wearable) 장치, 비디오 게임기(Video Game Console), 워크스테이션, 서버(Server), MIPI 연합(Mobile Industry Processor Interface Alliance)에 의해 제안된 인터페이스 규약을 이용하거나 지원할 수 있는 데이터 처리 장치, 가전 기기, 블랙박스, 드론 등일 수 있다.
도 15를 참조하면, 전자 장치(1000)는 호스트(1100) 및 메모리 모듈(1200)을 포함할 수 있다. 호스트(1100)는 메모리 모듈(1200)과 데이터를 교환할 수 있다. 예를 들어, 호스트(1100)는 하나 이상의 코어들을 포함할 수 있다. 호스트(1100)는 메모리 모듈(1200)을 제어하는 메모리 컨트롤러를 포함할 수 있다. 메모리 컨트롤러는 채널(CH)을 통해 명령(CMD), 어드레스(ADD), 및 데이터(DATA) 중 적어도 하나를 메모리 모듈(1200)로 전송하거나 메모리 모듈(1200)로부터 데이터(DATA)를 수신할 수 있다.
메모리 모듈(1200)은 메모리 장치(1300)를 포함할 수 있다. 전자 장치(1000)에서 메모리 모듈들(1200)의 개수와 하나의 메모리 모듈(1200)에 부착되는 메모리 장치들(1300)의 개수는 하나 이상이다. 메모리 모듈(1200)은 SIMM(Single in-line memory module) 또는 DIMM(Dual in-line memory module)일 수 있다. 메모리 장치들(1300)은 도 1, 도 13, 도 14에서 전술된 메모리 장치(100~300), SRAM(Static Random Access Memory) 장치, DRAM(Dynamic Random Access Memory) 장치, TRAM(Thyristor Random Access Memory) 장치, NAND 플래시 메모리 장치, NOR 플래시 메모리 장치, RRAM 장치, FRAM 장치 중 적어도 하나를 포함할 수 있고, 메모리 장치들(1300)의 종류는 하나 이상일 수 있다. 예를 들어, 메모리 모듈(1200)은 SIMM(Single In-line Memory Module), DIMM(Dual In-line Memory Module), RDIMM(Registered DIMM), LRDIMM(Load Reduced DIMM), UDIMM(Unbuffered DIMM), FB-DIMM(Fully Buffered DIMM), SO-DIMM(Small outline DIMM), NVDIMM(Non-volatile DIMM) 등일 수 있다.
메모리 모듈(1200)은 DDR(double data rate) 인터페이스를 통하여 호스트(1100)와 연결될 수 있다. 예를 들어, DDR 인터페이스는 JEDEC(joint electron device engineering council)의 메모리 표준 규격일 수 있다. 한편, 메모리 모듈(1200)은 DDR 인터페이스에 따라 호스트(1100)에 연결되지만, 본 발명은 여기에 제한되지 않을 것이다. 메모리 모듈(1200)은 DDR 인터페이스를 제외한 다양한 종류의 통신 인터페이스를 통하여 호스트(1100)에 연결될 수 있다. 예를 들어, 통신 인터페이스는 NVMe(non-volatile memory express), PCIe(peripheral component interconnect express), SATA(serial at attachment), SCSI(small computer system interface), SAS(serial attached SCSI), UAS(USB(universal storage bus) attached SCSI), iSCSI(internet small computer system interface), Fiber Channel, FCoE(fiber channel over ethernet) 등과 같은 것일 수 있다.
도 16은 본 발명의 실시 예들에 따른 컴퓨팅 시스템을 예시적으로 도시하는 블록도이다. 도 16을 참조하면, 전자 장치(2000)는 호스트(2100) 및 스토리지 장치(2200)를 포함할 수 있다. 호스트(2100)는 스토리지 장치(2200)와 데이터를 교환할 수 있다. 스토리지 장치(2200)는 온 칩 메모리(2215)를 포함하는 컨트롤러(2210), 메모리 장치들(2220), 및 버퍼 메모리(2216)을 포함할 수 있다. 컨트롤러(2210)는 호스트(2100)의 요청을 처리할 수 있고, 온 칩 메모리(2215)에 로드된 프로그램을 실행할 수 있고, 그리고 메모리 장치들(2220)을 제어할 수 있다. 온 칩 메모리(2215), 버퍼 메모리(2216), 및 메모리 장치들(2220)은 도 1 및 도 14에서 전술된 메모리 장치(100, 200), SRAM 장치, DRAM 장치, TRAM 장치, NAND 플래시 메모리 장치, NOR 플래시 메모리 장치, RRAM장치, FRAM 장치, MRAM장치 중 적어도 하나를 포함할 수 있다.
일 실시 예에서, 메모리 장치들(2220)이 NAND 플래시 메모리 장치들이고 그리고 버퍼 메모리(2216)가 도 1, 도 13, 도 14에서 전술된 메모리 장치(100, 200, 300) 중 하나인 경우, 버퍼 메모리(2216)는 메모리 장치들(2220)의 메타 데이터(meta data)를 저장할 수 있다. 예를 들어, 스토리지 장치(2200)는 SSD(Solid State Drive) 장치, 전자 장치(2000)에 탈부착될 수 있는 메모리 카드, SD(Secure Digital) 카드, eMMC(Embedded MultiMediaCard), UFS(Universal Flash Storage) 카드 등일 수 있다.
위에서 설명한 내용은 본 발명을 실시하기 위한 구체적인 예들이다. 본 발명에는 위에서 설명한 실시 예들뿐만 아니라, 단순하게 설계 변경하거나 용이하게 변경할 수 있는 실시 예들도 포함될 것이다. 또한, 본 발명에는 상술한 실시 예들을 이용하여 앞으로 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다.

Claims (10)

  1. 복수의 워드 라인들, 복수의 비트 라인들, 및 상기 복수의 워드 라인들 중 제 1 워드 라인과 상기 복수의 비트 라인들 중 제 1 비트 라인에 연결된 메모리 셀을 포함하는 베이;
    상기 메모리 셀에 대한 판독 동작 또는 기입 동작 시에, 상기 제 1 워드 라인에 인접하는 적어도 하나의 워드 라인을 제 1 비선택 로우 전압의 레벨로 바이어싱 하고 그리고 상기 복수의 워드 라인들 중 나머지 비인접 워드 라인을 제 2 비선택 로우 전압의 레벨에서 플로팅 시키는 로우 디코더; 및
    상기 메모리 셀에 대한 상기 판독 동작 또는 상기 기입 동작 시에, 상기 제 1 비트 라인에 인접하는 적어도 하나의 비트 라인을 제 1 비선택 컬럼 전압의 레벨로 바이어싱 하고 그리고 상기 복수의 비트 라인들 중 나머지 비인접 비트 라인을 제 2 비선택 컬럼 전압의 레벨에서 플로팅 시키는 컬럼 디코더를 포함하는 메모리 장치.
  2. 제 1 항에 있어서,
    상기 메모리 장치는:
    상기 나머지 비인접 워드 라인 중 제 1 비인접 워드 라인에 연결된 제 1 트랜지스터 및 제 2 트랜지스터; 및
    상기 기입 동작 시에, 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 게이트에 전압을 인가하는 판독 및 기입 제어 회로를 포함하는 메모리 장치.
  3. 제 1 항에 있어서,
    상기 메모리 장치는:
    상기 판독 동작 시에, 상기 제 1 워드 라인의 판독 전압의 레벨을 감지하는 감지 증폭기;
    상기 감지 증폭기와 상기 제 1 워드 라인 사이에 연결되는 제 3 트랜지스터; 및
    상기 판독 동작 시에, 상기 제 3 트랜지스터의 턴-온 및 턴-오프를 제어하는 판독 및 기입 제어 회로를 더 포함하되,
    상기 판독 및 기입 제어 회로는, 상기 제 3 트랜지스터를 턴-온 시키고, 그리고 상기 제 3 트랜지스터의 상기 턴-온에 의해 상기 제 1 워드 라인이 상기 감지 증폭기와 연결되는 메모리 장치.
  4. 제 1 내지 제 3 워드 라인들, 제 1 내지 제 3 비트 라인들, 및 상기 제 1 워드 라인 및 상기 제 1 비트 라인과 연결된 메모리 셀을 포함하되, 상기 제 2 워드 라인은 상기 제 1 및 제 3 워드 라인들 사이에 위치하고, 그리고 상기 제 2 비트 라인은 상기 제 1 및 제 3 비트 라인들 사이에 위치하는 메모리 셀 어레이;
    제 1 선택 로우 전압, 제 1 및 제 2 비선택 로우 전압들을 출력하는 로우 드라이버;
    제 1 선택 컬럼 전압, 제 1 및 제 2 비선택 컬럼 전압들을 출력하는 컬럼 드라이버;
    기입 동작 시에, 상기 제 1 워드 라인에 상기 제 1 선택 로우 전압을 인가하고, 상기 제 2 워드 라인을 상기 제 1 비선택 로우 전압의 레벨로 바이어싱 하고, 그리고 상기 제 3 워드 라인을 상기 제 2 비선택 로우 전압의 레벨에서 플로팅 시키는 로우 디코더;
    판독 동작 시에, 상기 제 1 비트 라인에 상기 제 1 선택 컬럼 전압을 인가하고, 상기 제 2 비트 라인을 상기 제 1 비선택 컬럼 전압의 레벨로 바이어싱 하고, 그리고 상기 제 3 비트 라인을 상기 제 2 비선택 컬럼 전압의 레벨에서 플로팅 시키는 컬럼 디코더;
    상기 판독 동작 시에, 상기 제 1 워드 라인의 판독 전압의 레벨을 감지하는 감지 증폭기; 및
    상기 기입 동작과 상기 판독 동작 시에, 상기 로우 드라이버, 상기 컬럼 드라이버, 상기 로우 디코더, 상기 컬럼 디코더, 및 상기 감지 증폭기를 제어하는 판독 및 기입 제어 회로를 포함하는 메모리 장치.
  5. 제 4 항에 있어서,
    상기 기입 동작 시에, 상기 로우 디코더는, 상기 제 2 워드 라인을 바이어싱 하기 시작하는 시간에 상기 제 3 워드 라인을 플로팅 시키기 시작하고, 그리고
    상기 판독 동작 시에, 상기 컬럼 디코더는, 상기 제 2 비트 라인을 바이어싱 하기 시작하는 시간에 상기 제 3 비트 라인을 플로팅 시키기 시작하는 메모리 장치.
  6. 제 4 항에 있어서,
    상기 판독 동작 시에, 상기 컬럼 드라이버로부터 출력된 상기 제 1 선택 컬럼 전압이 상기 제 1 비트 라인에 인가되는 적어도 일부의 시간 구간에서, 상기 로우 디코더는 상기 제 1 워드 라인을 상기 제 1 선택 로우 전압의 레벨에서 플로팅 시키는 메모리 장치.
  7. 제 4 항에 있어서,
    상기 판독 동작 시에, 상기 감지 증폭기가 상기 제 1 워드 라인의 상기 판독 전압의 레벨을 감지하는 동안, 상기 컬럼 디코더는 상기 제 2 비트 라인을 상기 제 1 비선택 컬럼 전압의 레벨로 바이어싱 하는 메모리 장치.
  8. 제 1 워드 라인, 제 1 비트 라인, 상기 제 1 비트 라인과 인접하는 제 2 비트 라인, 상기 제 1 비트 라인과 인접하지 않는 제 3 비트 라인을 포함하고 그리고 상기 제 1 워드 라인과 상기 제 1 비트 라인에 연결된 메모리 셀에 대한 판독 동작을 수행하는 메모리 장치의 동작 방법에 있어서,
    상기 제 1 워드 라인을 제 1 선택 로우 전압의 레벨로 프리차지 하는 단계;
    상기 제 2 비트 라인을 제 1 비선택 컬럼 전압의 레벨로 바이어싱 하는 단계;
    상기 제 1 비트 라인을 제 1 선택 컬럼 전압의 레벨로 프리차지 하는 단계;
    상기 제 3 비트 라인을 제 2 비선택 컬럼 전압의 레벨에서 플로팅 시키는 단계;
    상기 제 1 워드 라인을 플로팅 시키는 단계;
    상기 제 1 비트 라인을 플로팅 시키는 단계; 및
    상기 제 1 워드 라인의 판독 전압의 레벨을 감지하는 단계를 포함하는 메모리 장치의 동작 방법.
  9. 제 8 항에 있어서,
    상기 제 3 비트 라인을 상기 제 2 비선택 컬럼 전압의 레벨에서 플로팅 시키는 단계는, 상기 제 1 비트 라인을 상기 제 1 선택 컬럼 전압의 레벨로 프리차지 하는 단계와 동시에 시작하는 메모리 장치의 동작 방법.
  10. 제 8 항에 있어서,
    상기 제 2 비트 라인을 상기 제 1 비선택 컬럼 전압의 레벨로 바이어싱 하는 단계는:
    상기 제 2 비트 라인에 연결된 제 1 트랜지스터들의 게이트 전압들을 제어하는 단계를 포함하고, 그리고
    상기 제 3 비트 라인을 상기 제 2 비선택 컬럼 전압의 레벨에서 플로팅 시키는 단계는:
    상기 제 3 비트 라인에 연결된 제 2 트랜지스터들의 게이트 전압들을 제어하는 단계를 포함하는 메모리 장치의 동작 방법.
KR1020190091004A 2019-07-26 2019-07-26 선택된 메모리 셀에 대한 인접성에 따라 비선택된 메모리 셀들을 제어하는 메모리 장치, 및 그것을 동작하는 방법 KR102672984B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020190091004A KR102672984B1 (ko) 2019-07-26 2019-07-26 선택된 메모리 셀에 대한 인접성에 따라 비선택된 메모리 셀들을 제어하는 메모리 장치, 및 그것을 동작하는 방법
US16/821,265 US11244721B2 (en) 2019-07-26 2020-03-17 Memory device for controlling unselected memory cells in accordance with adjacency to selected memory cell, and method for operating the same
CN202010336703.7A CN112309448A (zh) 2019-07-26 2020-04-24 存储器件及其操作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190091004A KR102672984B1 (ko) 2019-07-26 2019-07-26 선택된 메모리 셀에 대한 인접성에 따라 비선택된 메모리 셀들을 제어하는 메모리 장치, 및 그것을 동작하는 방법

Publications (2)

Publication Number Publication Date
KR20210013487A KR20210013487A (ko) 2021-02-04
KR102672984B1 true KR102672984B1 (ko) 2024-06-11

Family

ID=74189457

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190091004A KR102672984B1 (ko) 2019-07-26 2019-07-26 선택된 메모리 셀에 대한 인접성에 따라 비선택된 메모리 셀들을 제어하는 메모리 장치, 및 그것을 동작하는 방법

Country Status (3)

Country Link
US (1) US11244721B2 (ko)
KR (1) KR102672984B1 (ko)
CN (1) CN112309448A (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022137794A (ja) * 2021-03-09 2022-09-22 キオクシア株式会社 記憶装置
US20230267981A1 (en) * 2022-02-22 2023-08-24 Sandisk Technologies Llc Cross-point array ihold read margin improvement
CN116234308B (zh) * 2022-07-07 2024-02-20 北京超弦存储器研究院 存储单元、存储器及其控制方法、电子设备

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020136047A1 (en) 2001-03-21 2002-09-26 Scheuerlein Roy E. Method and apparatus for biasing selected and unselected array lines when writing a memory array
US20110044090A1 (en) 2009-08-19 2011-02-24 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US20140169089A1 (en) 2011-09-09 2014-06-19 Hernan A. Castro Path isolation in a memory device
US20150063021A1 (en) 2013-08-27 2015-03-05 Hernan A. Castro Memory controller for reducing capacitive coupling in a cross-point memory

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6667900B2 (en) 2001-12-28 2003-12-23 Ovonyx, Inc. Method and apparatus to operate a memory cell
US7929335B2 (en) 2007-06-11 2011-04-19 International Business Machines Corporation Use of a symmetric resistive memory material as a diode to drive symmetric or asymmetric resistive memory
US8737151B2 (en) 2007-07-26 2014-05-27 Unity Semiconductor Corporation Low read current architecture for memory
KR101226685B1 (ko) 2007-11-08 2013-01-25 삼성전자주식회사 수직형 반도체 소자 및 그 제조 방법.
KR101691092B1 (ko) 2010-08-26 2016-12-30 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
US8553466B2 (en) 2010-03-04 2013-10-08 Samsung Electronics Co., Ltd. Non-volatile memory device, erasing method thereof, and memory system including the same
US9536970B2 (en) 2010-03-26 2017-01-03 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices and methods of fabricating the same
KR101682666B1 (ko) 2010-08-11 2016-12-07 삼성전자주식회사 비휘발성 메모리 장치, 그것의 채널 부스팅 방법, 그것의 프로그램 방법 및 그것을 포함하는 메모리 시스템
JP5514158B2 (ja) 2011-06-16 2014-06-04 株式会社東芝 不揮発性半導体記憶装置
KR101965686B1 (ko) 2012-02-27 2019-04-04 삼성전자주식회사 수직형 저항 메모리 장치의 읽기 방법
KR101998673B1 (ko) 2012-10-12 2019-07-11 삼성전자주식회사 저항성 메모리 장치 및 그것의 구동방법
KR102159258B1 (ko) * 2014-04-04 2020-09-23 삼성전자 주식회사 메모리 장치 및 상기 메모리 장치의 동작 방법
KR102140787B1 (ko) * 2014-07-07 2020-08-03 삼성전자주식회사 저항성 메모리 장치, 저항성 메모리 시스템 및 저항성 메모리 장치의 동작방법
KR102161739B1 (ko) * 2014-07-15 2020-10-05 삼성전자주식회사 저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법
KR101654135B1 (ko) 2015-10-23 2016-09-09 이화여자대학교 산학협력단 저항성 메모리 장치 및 그 구동 방법
US10311921B1 (en) * 2017-12-29 2019-06-04 Sandisk Technologies Llc Multiple-mode current sources for sense operations
KR102490567B1 (ko) * 2018-03-27 2023-01-20 에스케이하이닉스 주식회사 디스터번스를 방지하는 반도체 메모리 장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020136047A1 (en) 2001-03-21 2002-09-26 Scheuerlein Roy E. Method and apparatus for biasing selected and unselected array lines when writing a memory array
US20110044090A1 (en) 2009-08-19 2011-02-24 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US20140169089A1 (en) 2011-09-09 2014-06-19 Hernan A. Castro Path isolation in a memory device
US20150063021A1 (en) 2013-08-27 2015-03-05 Hernan A. Castro Memory controller for reducing capacitive coupling in a cross-point memory

Also Published As

Publication number Publication date
US20210027835A1 (en) 2021-01-28
US11244721B2 (en) 2022-02-08
CN112309448A (zh) 2021-02-02
KR20210013487A (ko) 2021-02-04

Similar Documents

Publication Publication Date Title
US10937519B2 (en) Memory devices, memory systems and methods of operating memory devices
JP5575243B2 (ja) メモリブロック・スイッチングを改善した半導体メモリ
CN108154897B (zh) 包括电压钳位电路的非易失性存储装置
US11120872B2 (en) Resistive memory devices and methods of operating resistive memory devices
KR102672984B1 (ko) 선택된 메모리 셀에 대한 인접성에 따라 비선택된 메모리 셀들을 제어하는 메모리 장치, 및 그것을 동작하는 방법
US11043268B2 (en) Resistive memory devices and methods of operating resistive memory devices including adjustment of current path resistance of a selected memory cell in a resistive memory device
KR102671481B1 (ko) 메모리 셀의 멀티-턴 온을 방지하기 위한 메모리 장치 및 그것의 동작 방법
KR102550416B1 (ko) 메모리 장치
US20180358085A1 (en) Semiconductor memory apparatus and operating method thereof
KR102618529B1 (ko) 디스터번스를 방지하는 반도체 메모리 장치
CN112289359A (zh) 存储装置及操作该存储装置的方法
KR102670947B1 (ko) 반도체 메모리 장치, 이를 포함하는 반도체 시스템 및 전자 장치
KR20200008998A (ko) 메모리 장치 및 메모리 장치의 제어 방법
TWI736650B (zh) 半導體記憶裝置及其操作方法
KR102656527B1 (ko) 메모리 장치
US11189324B2 (en) Voltage generating circuit and a nonvolatile memory apparatus using the voltage generating circuit
US20230048450A1 (en) Drift Aware Read Operations
KR20150116073A (ko) 배드 블록 관리 방법 및 메모리 시스템
JP2022056399A (ja) メモリデバイス
KR20180047835A (ko) 저항성 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant