KR20180041088A - A peelable copper foil, a method of manufacturing a coreless substrate, and a coreless substrate obtained by this method - Google Patents
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Abstract
본 발명은 화학처리층, 상기 화학 처리층 아래에 제공된 초극박 기능성 구리층(ultrathin functional copper layer), 상기 초극박 기능성 구리층 아래에 제공된 금속성 이형층(metallic release layer), 상기 금속성 이형층 아래에 제공된 캐리어 구리층, 및 상기 캐리어 구리층 아래에 제공된 조도 및 화학적 처리층(roughening and chemical treatment layer)을 포함하는, 코어리스 기판(coreless substrrate) 제조용 박리형 초극박 동박 (ultrathin peelable copper foil)을 제공한다. 본 발명은 또한 화학처리층, 상기 화학 처리층 아래에 제공된 캐리어 구리층, 상기 캐리어 구리층 아래에 제공된 금속성 이형층, 상기 금속성 이형층 아래에 제공된 초극박 기능성 구리층, 상기 초극박 기능성 구리층 아래에 제공된 조도 및 화학적 처리층, 및 상기 처리층 아래에 제공된 프라이머층을 포함하는 박리형 동박을 제공한다.
본 발명은 또한 (a) 제1의 박리형 초극박 동박으로서, 본 발명의 실시태양의 항의 박리형 초극박 동박을 형성하는 단계, (b) 상기 제1의 박리형 초극박 동박을 중심부 프리프레그의 각 면상에 적층하여 주된 중심부 코어를 형성하는 단계, (c) 제2의 박리형 동박으로서, 본 발명의 실시태양의 박리형 초극박 동박을 형성하는 단계, (d) 상기 제2의 박리형 동박을 빌드업 필름 상에 적층하는 단계, (e) 상기 (b) 단계에서 얻어진 주된 중심부 코어와 상기 (d) 단계에서 얻어진 적층물을 결합하는 단계, (f) 캐리어 구리층이 구비된 금속성 이형층과 제2의 박리형 동박의 화학처리층을 상기 (e) 단계에서 얻어진 구조물로부터 분리하는 단계, 및 (g) 상기 화학 처리층을 제외한 주된 중심부 코어와 초극박 기능성 구리층을 상기 단계 (f) 에서 얻어진 구조물로부터 제거하는 단계를 포함하는 코어리스 기판의 제조방법을 제공한다.The present invention provides a method of manufacturing a semiconductor device comprising the steps of: providing a chemical treatment layer, an ultrathin functional copper layer provided below the chemical treatment layer, a metallic release layer provided below the superfine thin functional copper layer, Providing a peelable ultrathin peelable copper foil for manufacturing a coreless substratum comprising a provided copper copper layer and a roughening and chemical treatment layer provided below the copper copper layer. do. The present invention also relates to a method of manufacturing a copper foil, comprising the steps of: providing a chemical treatment layer, a carrier copper layer provided below the chemical treatment layer, a metallic release layer provided below the carrier copper layer, a superfine foil functional copper layer provided below the metallic release layer, And a primer layer provided below the treatment layer. The peelable copper foil according to claim 1,
The present invention also provides a method for manufacturing a copper foil, comprising the steps of: (a) forming a peelable ultra-thin copper foil according to the embodiment of the present invention as a first peelable ultra-thin copper foil; (b) (C) forming a peelable ultra-thin copper foil according to an embodiment of the present invention as a second peelable copper foil; (d) (E) bonding the core core obtained in the step (b) with the laminate obtained in the step (d); (f) bonding the copper foil with the metallic mold release And separating the chemically treated layer of the second peelable copper foil from the structure obtained in step (e); and (g) removing the main core core and the ultra-thin, ) ≪ / RTI > The method comprising the steps of:
Description
본 발명은 코어리스(coreless) 기판 제조용 박리형(peelable) 동박, 코어리스 기판의 제조방법, 및 상기 방법으로 얻어진 코어리스 기판에 관한 것이다.The present invention relates to a peelable copper foil for manufacturing a coreless substrate, a method of manufacturing a coreless substrate, and a coreless substrate obtained by the above method.
최근, 인쇄 배선 기판(printed wiring boards)에서 배선 밀도 향상을 위한 소형화를 위하여 다층 구조가 폭넓게 사용되어 오고 있다. 소형화를 달성하기 위하여 모바일 전자 기기(mobile electroncic device)에서는 다층 인쇄 배선 기판(multilayer printed wiring boards)이 주로 사용된다. 그런데, 다층 배선 기판에서는 중간 절연 층의 두께 감소와 추가적인 중량 감소가 요구된다.2. Description of the Related Art In recent years, multilayer structures have been widely used for miniaturization for improving wiring density in printed wiring boards. To achieve miniaturization, multilayer printed wiring boards are mainly used in mobile electroncic devices. However, in the multilayer wiring board, reduction in the thickness of the intermediate insulating layer and additional weight reduction are required.
이러한 요구를 충족하기 위하여, JP 2007-165513에 개시된 코어리스 빌드업(coreless build-up) 방법이 사용되어 왔다. 이 방법은 소위 코어 기판(core substrate)을 사용하지 않고 다층 구조를 형성하는 방법이다. 시장에서는 다층 인쇄 배선 기판과 지지 기판을 쉽게 분리하기 위하여 코어리스 빌드업 방법에서 박리형(peelable) 캐리어를 가진 동박을 활용하는 방법이 도입되어 왔다.In order to meet such a demand, the coreless build-up method disclosed in JP 2007-165513 has been used. This method is a method of forming a multi-layer structure without using a so-called core substrate. In the market, a method of utilizing a copper foil with a peelable carrier in a coreless build-up method has been introduced in order to easily separate a multilayer printed wiring board and a support substrate.
이와 관련하여, WO 2012/133637는 코어리스 빌드업 방법인 다층 인쇄 배선 기판 제조방법과, 이 방법에 의하여 얻어진 다층 인쇄 배선 기판을 개시한다. US 2013/0043060 또한 코어리스 플립 칩 볼 그리드 어레이 (flip chip ball grid array (FCBGA)) 기판의 제조방법을 개시한다. 이 두 문헌에는 미세하게 조절할 수 있는 이형력(fine-tunable release force)을 갖지 않는 이형층(release layer)으로서 유기약품(organic agent)이 사용된다. 얻어진 박(foil)은 이형력이 매우 낮아서(10 N/m 미만), 매우 손쉽게 벗겨낼 수 있다. 코어리스 적층물(laminate) 제조과정에서 기포(blister)가 존재하는 경우, 얻어진 박은 화학적으로 열화될 위험성이 매우 크다.In this connection, WO 2012/133637 discloses a multilayer printed wiring board manufacturing method which is a coreless build-up method and a multilayer printed wiring board obtained by this method. US 2013/0043060 also discloses a method for manufacturing a coreless flip chip ball grid array (FCBGA) substrate. Both documents use an organic agent as a release layer that does not have a fine-tunable release force. The resulting foil has a very low releasing force (less than 10 N / m) and can be peeled very easily. When a blister is present during the production of a coreless laminate, there is a great risk that the resulting foil will chemically deteriorate.
본 발명의 목적은 적절한 이형력을 갖는 코어리스 기판을 제조하기 위한 빅리형 동박을 제공하는 것이다.It is an object of the present invention to provide a large type copper foil for producing a coreless substrate having a suitable releasing force.
본 발명의 다른 목적은 박리하는 동안 휨(warpage) 현상을 전혀 일으키지 않으면서 코어리스 기판을 제조하는 동안 탈적층화도 발생시키지 않는 코어리스 기판의 제조방법을 제공하는 것이다.It is another object of the present invention to provide a method of manufacturing a coreless substrate that does not cause warpage during peeling and does not cause de-lamination during manufacture of the coreless substrate.
본 발명의 또 다른 목적은 상기 의하여 얻어지며, MSAP(modified semi-additive process)로 달성될 수 있는 매우 낮은 L/S비를 갖는 코어리스 기판을 제공하는 것이다.Another object of the present invention is to provide a coreless substrate obtained by the above and having a very low L / S ratio that can be achieved with a modified semi-additive process (MSAP).
상기 목적을 달성하기 위하여 본 발명의 일 예는 화학처리층, 상기 화학 처리층 아래에 제공된 초극박 기능성 구리층(ultrathin functional copper layer), 상기 초극박 기능성 구리층 아래에 제공된 금속성 이형층(metallic release layer), 상기 금속성 이형층 아래에 제공된 캐리어 구리층, 및 상기 캐리어 구리층 아래에 제공된 조도 및 화학적 처리층(roughening and chemical treatment layer)을 포함하는, 코어리스 기판(coreless substrrate) 제조용 박리형 초극박 동박 (ultrathin peelable copper foil)을 제공한다.In order to accomplish the above object, an embodiment of the present invention provides a method of manufacturing a semiconductor device comprising a chemical treatment layer, an ultrathin functional copper layer provided under the chemical treatment layer, a metallic release layer provided below the superfine thin functional copper layer, a release layer for manufacturing a coreless substrate comprising a carrier copper layer provided below the metallic release layer, and a roughening and chemical treatment layer provided below the carrier copper layer. To provide an ultrathin peelable copper foil.
본 발명의 다른 일 예는 화학처리층, 상기 화학 처리층 아래에 제공된 캐리어 구리층, 상기 캐리어 구리층 아래에 제공된 금속성 이형층, 상기 금속성 이형층 아래에 제공된 초극박 기능성 구리층, 상기 초극박 기능성 구리층 아래에 제공된 매끄러운(smooth) 조도 및 화학적 처리층, 및 상기 매끄러운 조도 및 화학적 처리층 아래에 제공된 프라이머층을 포함하는 박리형 동박을 제공한다.Another example of the present invention is a method of manufacturing a semiconductor device, comprising the steps of: providing a chemical treatment layer, a carrier copper layer provided below the chemical treatment layer, a metallic release layer provided below the carrier copper layer, a superfine thin functional copper layer provided below the metallic release layer, There is provided a peelable copper foil comprising a smooth roughness and chemical treatment layer provided below the copper layer and a primer layer provided below the smooth roughness and chemical treatment layer.
본 발명의 다른 일 예는 (a) 제1의 박리형 초극박 동박으로 언급된 본 발명의 일 예의 박리형 초극박 동박을 형성하는 단계, (b) 상기 제1의 박리형 초극박 동박을 중심부 프리프레그의 각각의 면에 적층하여 주된 중심부 코어를 형성하는 단계, (c) 제2의 박리형 초극박동박으로서, 본 발명의 다른 일 예의 박리형 초극박 동박을 형성하는 단계, (d) 상기 제2의 박리형 초극박 동박을 빌드업 필름 상에 적층하는 단계, (e) 상기 (b) 단계에서 얻어진 주된 중심부 코어와 상기 (d) 단계에서 얻어진 적층물을 결합하는 단계, 또는 상기 주된 중심부의 일면 또는 양면 상에 (d) 단계에서 얻어진 적층물을 적층하는 단계, (f) 캐리어 구리층이 구비된 금속성 이형층과 제2 의 박리형 동박의 화학처리층을 상기 (e) 단계에서 얻어진 구조물로부터 분리하는 단계, 및 (g) 상기 화학 처리층을 제외한 주된 중심부 코어와 초극박 기능성 구리층을 상기 단계 (f) 에서 얻어진 구조물로부터 제거하는 단계를 포함하는 코어리스 기판의 제조방법을 제공한다. Another example of the present invention is a method for manufacturing a copper foil, comprising the steps of: (a) forming an exfoliated ultra-thin copper foil of the present invention referred to as a first exfoliated ultra-thin copper foil; (b) (C) forming a peelable ultra-thin copper foil of another embodiment of the present invention as a second peelable-type ultrafiber foil; (d) (E) bonding the main core core obtained in the step (b) and the laminate obtained in the step (d), or a step of bonding the main core core obtained in the step (F) laminating the chemically treated layer of the metallic release layer and the second peelable copper foil provided with the carrier copper layer on the structure obtained in the step (e) , And (g) A main central core and the functional copper foil layer other than the ultra-learning process layer provides a process for the production of coreless substrate including the step of removing from the structure obtained in step (f).
본 발명의 실시태양에 따르면, 이형력을 미세하게 조절할 수 있고, 이에 따라 (g) 단계 (f)에서 얻어진 구조물로부터 중심부 코어를 분리하는 단계 이후에 기포나 탈적층화가 발생할 위험이 없고 휨이 발생하지 않을 것이다. 희생 코어로부터 상부 및 하부 코어리스 기판을 제거하기 위한 별다른 과정이나 열처리도 필요하지 않다. 박리 후 초극박 기능성 박 상에 이형층으로부터의 잔류물도 전혀 존재하지 않는다. 본 발명의 실시태양에 따르면, 매우 좁은 L/S가 얻어질 수 있다. 디퍼런셜 플래쉬 에칭(differential flash etching)단계를 포함하는 MSAP 공정을 하기 위한 어떠한 초기 공정이나 풀 애디티브 공정(full additive process)도 필요하지 않다. According to the embodiment of the present invention, the releasing force can be finely adjusted, so that there is no risk of bubble or de-lamination and warping occurs after step (g) of separating the core core from the structure obtained in step (f) I will not. No other process or heat treatment is required to remove the upper and lower coreless substrates from the sacrificial core. There is no residue from the release layer on the ultrafilm functional foil after peeling. According to an embodiment of the present invention, a very narrow L / S can be obtained. No initial process or full additive process is required for the MSAP process including the differential flash etching step.
도 1은 본 발명의 실시태양에 따른 제1의 박리형 초극박 동박(120)을 나타낸다.
도 2는 이형층에서의 금속 함량과 이형력 사이의 관계를 나타낸다.
도 3은 제1의 박리형 초극박 동박(120)이 중심부 프리프레그(110)의 양 면에 적층된, 본 발명의 실시태양에 따른 주된 중심부 코어(100)을 나타낸다.
도 4는 본 발명의 실시태양에 따른 제2의 박리형 초극박 동박(210)을 나타낸다.
도 5는 본 발명의 실시태양에 따른, 빌드-업 필름(220) 상에 제2의 박리형 초극박 동박(210)의 적층물(200)을 나타낸다.
도 6은 본 발명의 실시태양에 따른, 중심부 코어(100)의 일 면 상의 적층물(200)의 적층을 나타낸다.
도 7은 본 발명의 실시태양에 따른, 중심부 코어(100)의 양 면 상의 적층물(200)의 적층을 나타낸다.
도 8과 도 10은 본 발명의 실시태양에 따른, 처리된 상부 캐리어 구리층(212)이 이형층(215)과 함께 스택으로부터 분리된 구조를 나타낸다.
도 9와 도 11은 본 발명의 실시태양에 따라, 각각 도 7와 도 9의 구조물 상부에 또다른 적층물(200)이 재적층된 구조를 나타낸다.
도 12는 본 발명의 실시태양에 따른 코어리스 구조를 나타낸다.
도 13은 본 발명의 실시태양에 따른, 코어리스 기판으로부터 분리된 중심부 희생 코어(300)를 나타낸다.1 shows a first peeling type
Figure 2 shows the relationship between the metal content and release force in the release layer.
3 shows a
4 shows a second peeling type
5 shows a
Figure 6 shows a stack of
Figure 7 shows a stack of
Figures 8 and 10 illustrate a structure in which the treated upper
9 and 11 show a structure in which another
12 shows a coreless structure according to an embodiment of the present invention.
Figure 13 shows a central
이하에서는 도면을 참조하여 본 발명을 기술한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT (S)
단계 A: 제1의 Step A:
박리형Peel type
초극박Polar night
동박(120)의 형성 The formation of the
도 1에 도시된 바와 같이, 먼저 제1의 박리형 초극박 동박(120)이 제조된다. 상기 제1의 박리형 초극박 동박(120)은 조도처리층(roughening treatment layer; 123), 캐리어 구리층(122), 이형층(125), 기능성 구리층(121), 화학처리층(124)을 포함한다.As shown in Fig. 1, a first peeling type
1. 캐리어 구리층(122) 1.
캐리어로서 구리층이 사용된다. 제1의 박리형 초극박 동박(120)에서, 캐리어 구리층(122)의 두께는 5 내지 140 ㎛이다. 제조과정 중의 휨(warpage)을 제어하는 측면에서, 캐리어 구리층(122)의 두께는 바람직하게는 7 내지 120 ㎛이고, 더 바람직하게는 70 내지 105 ㎛이다. A copper layer is used as the carrier. In the first peeling type
2. 조도처리층(123)2. The
캐리어 구리층(122)의 표면 상에, 특정한 기계적, 화학적 결합 처리가 수행되어 조도처리층(123)이 형성된다.On the surface of the
조도처리에는 노듈러 구리 처리, 부식방지층의 형성, 실란 커플링제(silane coupling agent)층의 적용으로 이루어진 그룹으로부터 선택되는 하나 이상이 포함된다. 노듈러 구리 처리와 부식방지층의 결합이, 특히, 노듈러 구리 처리 위에 부식방지층을 적용하는 것이 바람직하다. 실란 커플링제층, 특히 부식방지층 상에 적용된 실란 커플링제층이, 희생코어(sacrificial core; 110) 물질에 대한 충분한 기계적, 화학적 결합(bonding)을 확보하기 위해 더 바람직하다. The roughing treatment includes at least one selected from the group consisting of nodular copper treatment, formation of a corrosion inhibiting layer, and application of a silane coupling agent layer. It is desirable to apply a corrosion inhibiting layer on the nodular copper treatment and the combination of the corrosion preventive layer, in particular, on the nodular copper treatment. A silane coupling agent layer, particularly a silane coupling agent layer applied on the corrosion inhibitor layer, is more preferred to ensure sufficient mechanical and chemical bonding to the
노듈러 구리 처리층은 바람직하게는 캐리어 구리층(122) 아래에 비소-비함유 구리층을 전착(electrodeposition)하여 형성될 수 있으며, 이에 의하여, 코어리스 기판 산업에서 희생코어(sacrificial core)로 사용되는 물질에 관한 접착력(adhesiveness)과 결합력(bonding)을 향상/확보할 수 있다. 조도처리층 상에서 측정된 조도(RzJIS)는 10 ㎛이하이다. The nodular copper treatment layer may be formed by electrodeposition of an arsenic-free copper layer, preferably below the
노듈러 구리 처리층의 표면상에, 또는 캐리어 구리층(122)의 표면상에, 바람직하게는 도금된 나노 아연-크롬층(plated nanometric zinc-chromate layer)을 포함하는 부식 방지층이 형성될 수 있다. 도금된 나노 아연-크롬층은 적어도 Cr과 Zn을 포함하는 도금층이다. 또한 도금된 부식방지층에서의 Cr 증착량과 Zn 증착량은 바람직하게는 각각 5~7 mg/㎡, 7~9 mg/㎡이다.A corrosion-resistant layer, preferably comprising a plated nanometric zinc-chromate layer, may be formed on the surface of the nodular copper treatment layer or on the surface of the
중심부 프리프레그(110)에 대한 캐리어 박의 결합강도를 증가시키기 위하여 캐리어 구리층의 표면상에, 노듈러 구리 처리층의 표면상에, 또는 부식 방지층의 표면상에 커플링제가 또한 형성될 수 있다. 커플링제는 졸-겔(sol-gels), 실란(silanes), 실록산(siloxanes), 티올(thiols), 포스폰산(phosphonic acids), 티탄산염(titanates), 지르콘산염(zirconates) 또는 유기산-염화크롬 배위착화합물(organic acid-chromium chloride coordination complexes)로부터 형성될 수 있다. 유기-기능성 또는 비기능성 실린커플링제와 같은 실란 커플링제도 바람직하게 사용될 수 있다. 특히, 나노실란커플링제가 사용될 수 있다. 구체적으로는, 적절하게 희석된 실란 커플링제 용액과 접촉한 다음 건조시킴으로써, 캐리어 박의 표면상에, 노듈러 구리 처리층의 표면 상에, 또는 부식방지층의 표면 상에 실란 커플링제를 도포할 수 있다. 본 발명에서 사용되는 실란 커플링제는 예를 들면, 감마-글리시독시프로필 트리메톡시실란(gamma-glycidoxypropyl trimethoxysilane), 감마-글리시독시프로필 트리에톡시실란(gamma-glycidoxypropyl triethoxysilane)등의 에폭시 기능성 실란 커플링제; 감마-아미노프로필 트리에톡시실란(gamma-aminopropyl triethoxysilane), 감마-아미노프로필 트리메톡시실란(gamma-aminopropyl trimethoxysilane) 등의 아미노 기능성 실란 커플링제; 감마-우레도프로필 트리알콕시실란(gamma-ureidopropyl trialkoxysilane) 등의 우레도 실란 커플링제; 및 테트라에톡시실란(tetraethoxysilane) 등의 비기능성 실란 커플링제이다.A coupling agent may also be formed on the surface of the carrier copper layer, on the surface of the nodular copper treatment layer, or on the surface of the corrosion resistant layer to increase the bond strength of the carrier foil to the
상기와 같은 노듈러 구리층(123)은 캐리어 구리층(122)에 조도(roughness)를 제공한다. 조도층 표면에서 측정된 조도(RzJIS)는 10㎛ 이하이며, 일반적으로 8㎛ 미만이다. 기계적 결합처리와 화학적 결합처리의 조합으로 인하여, 박리형 초극박 동박(121)과 캐리어 박(122)을 포함하며, 부식방지층과 커플링제층을 포함하는 조도처리층(123)을 구비한 이중 면의 구리 피복 라미네이트(double side copper clad laminate; 100)는 충분한 결합력(bonding strength)을 나타내며, 이는 이후의 수차례의 열적, 화학적 단계를 견딜 수 있도록 해 준다.The
3. 이형층(125)3. The release layer (125)
이형층(125)은 캐리어 구리층(122)과 기능성 구리층(121) 사이에 제공된다.The
이형층(125)은 비-유기물질, 즉, 금속으로 구성된다. 이는 유기물질을 포함하는, 통상 사용되는 이형층과 다른 점이다. 구체적으로 이형층(125)에는 Cr, Ni, Zn, Mo, W, Co, Pb, Ag, Ta, Cu, Al, Mn, Fe, Ti, Sn, 강(steel), Zn, V, 이들의 산화물, 이들의 수산화물로 이루어진 그룹으로부터 선택되는 하나 이상의 금속이 포함되며, 바람직하게는 Cr, Ni, Zn, Mo, Co, Pb, Ag, 이들의 산화물, 이들의 수산화물로 이루어진 그룹으로부터 선택되는 하나 이상의 금속이 포함된다. 이형층(125)은 금속으로 이루어지므로, 두께를 미세하게 조절할 수 있어, 이형층(125)의 두께와 관련된 증착 금속의 양 또한 0~20 mg/㎡, 바람직하게는 3.5~8 mg/㎡의 범위에서 코어리스 기판의 목적에 따라 미세하게 조정될 수 있다(도 2 참조). 종래기술에서는, 이형층으로 유기물질이 사용되었고, 그 결과, 공정조건과 관계없이 (5~8 N/m의 일반적인 범위에서) 특유의 매우 낮은 이형력 수치를 나타냈다.The
이형층(125)은, 모든 취급단계 또는 처리단계에서 스택(stack)이 탈적층화(delaminated)되지는 않을 정도이지만, 코어리스 기판 제조 공정의 말미에 손으로 그리고/또는 기계적 방법으로 쉽게 박리할 수 있을 정도의 이형력을 갖도록 설정된다. 본 발명에서는 예를 들면, 이형층의 전류 밀도(current density), 이어지는 금속성 이형층(125) 전착(electrodeposition), 두께를 조절함으로써, 예를 들면 8 mg/㎡까지 조절함으로써, 15~60 N/m, 더 바람직하게는 20~55 N/m의 열처리후 이형력을 얻을 수 있다. 박리후에 기능성 동박 (121)상에 금속성 이형층으로부터의 잔류물은 전혀 남지 않는다. 높은 캐리어 결합력과 관련된 기포 또는 탈적층화의 위험이 없고 휘어지지도 않는다. 이형력이 15 N/m 미만이면, 코어리스 공정을 진행하는 동안 탈적층화가 보다 쉽게 발생된다. 이형력이 60 N/m을 초과하면, 박리하는 동안 휨 현상이 발생할 수 있다. 박리 공정(손으로 하던 기계로 하던간에)뿐 아니라 코어리스도 최종 휨 결과에 중요한 영향을 미친다.The
이형층(125)은 나노 스케일이며, 바람직하게는 20nm 미만의 두께를 갖는다. The
이형층(125)이 캐리어 구리층(122)과 초극박 기능성 구리층(121)사이에 제공되기 때문에, 다중 고온 적층 사이클(multiple hot lamination cycles)과 이들 사이의 습식 화학적 공정, 공정의 말미에서의 손쉬운 분리가 가능하다. Because the
이형층(125)은 전착(electro-deposition)에 의하여 제공된다. 이와 관련하여, 선행문헌과 달리, 갈바닉 공정과 기타 화학적 방법, 물리적 방법이 사용될 수 있다. 예를 들면 크롬산 150~300 g/l, 바람직하게는 240~260 g/l과 황산 1.5~3 g/l, 바람직하게는 2.2~2.5 g/l으로 측정된 조성의 특정의 배쓰(bath)를 통하여, 22℃의 온도에서 전착(electro-deposition)이 수행될 수 있다. 이는 공정범위(processing window)가 30 N/m의 이형력 수치 범위에 들도록 해 준다. The
4. 기능성 구리층(121)4. The
기능성 구리층(121)은 이형층(125)상에 전기도금된 초극박이다. 기능성 구리층 (121)의 두께는 0.5~12 ㎛이며 조도(RzJIS)는 1~3 ㎛의 범위이다. 캐리어 박의 조도가 낮으면, 예를 들면, Ra 값이 0.4 ㎛미만이면, 기능성 박의 프로파일도 매우 낮아져, 예를 들면, Ra 값이 0.4 ㎛미만이 된다.The
5. 화학층(124)5. Chemical layer (124)
화학층(124)은 기능성 구리층(121)의 표면상에 형성된다. 화학층(124)은 표면 보호층이며 변색방지층이다. 형성된 화학층(124)은 도금된 나노 아연-크롬층을 포함한다. 아연-크롬층은 적어도 Cr과 Zn을 포함하는 도금층이다. 또한 Cr 증착량과 Zn 증착량은 각각 2~4 mg/㎡, 8~10 mg/㎡이다.A
제1적층화 이후의 산화를 회피하고 후속공정에서 용이한 가공성을 제공하기 위하여 기능성 구리층(121) 상부에 화학층(124)이 형성될 수 있다. A
단계 B: 중심부 Step B:
프리프레그Prepreg
( (
110)의110)
각 면 상에 On each side
박리형Peel type
초극박Polar night
동박(120)의 적층 - 주된 중심부 코어(100)의 형성 Lamination of the copper foil 120 - formation of the
도 1에 도시된 바와 같이, 단계 A에서 만들어진 두 개의 박리형 동박(120)을 중심부 프리프레그(110)의 각 면상에 적층하여 주된 중심부 코어 (100)를 형성한다. 이는 도 3에 도시되어 있다.As shown in FIG. 1, the two peelable copper foils 120 produced in Step A are laminated on each surface of the
프리프레그(110)는 메트릭스를 강화섬유에 미리 함침시킨 시트의 일종이다. 예를 들면, 절연수지로 함침된 유리섬유가 사용될 수 있다.The
형성된 주된 중심부 코어(100)는 공정 말미에 제거될 것이다. 따라서 프리프레그(110)은 도 13에 도시된 바와 같이 소위 희생 중심부 코어의 일부일 것이다.The formed
이러한 공정에서 고온 적층 사이클 방법(hot lamination cycle method)이 사용된다. 이 방법은 고온에서 수행된다. 예를 들면 고온 적층 사이클은 200℃에서 100분 동안 유지하는 조건에서 수행될 수 있다.In this process a hot lamination cycle method is used. This method is performed at high temperature. For example, the high temperature lamination cycle can be carried out under the condition of holding at 200 DEG C for 100 minutes.
고온 적층 이후에, 주된 중심부 코어(100)가 형성된다. 도 3에 도시된 바와 같이 주된 중심부 코어(100)은 외부에 박리형 초극박 동박 (120)이 구비된 이중 면 피복 코어(double sided clad core)이다. After the high temperature lamination, the
단계 C: 제2의 Step C: The second
박리형Peel type
동박(210)의 형성 The formation of the
도 4에 도시된 바와 같이, 제2의 박리형 동박(210)이 만들어진다. 제2의 박리형 동박(210)은, 소위 프라이머층(216)이라고 불리우는 얇은 수지코팅이 코팅된 상부에, 화학처리층(214)이 구비된 캐리어 구리층(212), 이형층(215), 처리된 기능성 구리층(211)을 포함한다. As shown in Fig. 4, a second
1. 기능성 구리층 (211)1. The functional copper layer (211)
제2의 박리형 초극박 동박(210)을 위하여, 초극박 (211)이 이형층(215)상에 전기도금된다. 기능성 구리층 (211)의 두께는 일반적으로 0.5~12㎛이다. 기능성 구리층(211)의 조도(Ra)는 캐리어 박의 프로파일에 의하여 고정되며 일반적으로 0.4 ㎛미만이다.For the second peeling type ultra-thin
2. 처리층(213)2.
매우 매끄러운, 바람직하게는 비소 비함유 구리를 기본으로 하는 층(213)이 전기-증착(electro-deposition)에 의하여 기능성 구리층(211)의 표면 상에 형성된다. 형성된 처리층(213)은 보통의 노듈러 구리처리층 또는 덴드리틱(dendritic) 구리처리층에 비하여 매우 매끄럽다. 따라서, 처리된 기능성 구리층(213)은 소위 '거의 프로파일이 없는'('Almost no profile', ANP) 층이다. ANP층(213)의 프로파일은 Rz JIS (일본공업규격) contactless profilometry로 측정시 1.3 ㎛미만이다.A
ANP 구리층(213)의 표면 상에, 도금된 나노 크롬층을 포함하는 부식 방지층이 형성될 수 있다. 아연-크롬층은, 바람직하게는 적어도 Cr과 Zn을 포함하는 도금층이다. 도금된 부식방지층에서의 Cr 증착량과 Zn 증착량은 각각 2~3 mg/㎡, 3~5 mg/㎡이다.On the surface of the
프리프레그에 대한 캐리어 박의 결합강도를 증가시키기 위하여 부식방지층의 표면상에 커플링제가 또한 형성될 수 있다. 커플링제는 졸-겔(sol-gels), 실란(silanes), 실록산(siloxanes), 티올(thiols), 포스폰산(phosphonic acids), 티탄산염(titanates), 지르콘산염(zirconates) 또는 유기산-염화크롬 배위착화합물(organic acid-chromium chloride coordination complexes)로부터 형성될 수 있다. 구체적으로, 유기-기능성 또는 비기능성 실린커플링제가 ANP 층(213)과 함께 사용될 수 있다. 실란커플링제층은, 바람직하게는, 적절하게 희석된 실란 커플링제 용액과 접촉한 다음 건조시킴으로써, ANP 프로프일을 갖는 초극박 (211)의 표면상에 도포될 수 있다. 본 발명에서 사용되는 실란 커플링제는 예를 들면, 감마-글리시독시프로필 트리메톡시실란(gamma-glycidoxypropyl trimethoxysilane), 감마-글리시독시프로필 트리에톡시실란(gamma-glycidoxypropyl triethoxysilane)등의 에폭시 기능성 실란 커플링제; 감마-아미노프로필 트리에톡시실란(gamma-aminopropyl triethoxysilane), 감마-아미노프로필 트리메톡시실란(gamma-aminopropyl trimethoxysilane) 등의 아미노 기능성 실란 커플링제; 감마-우레도프로필 트리알콕시실란(gamma-ureidopropyl trialkoxysilane) 등의 우레도 실란 커플링제; 및 테트라에톡시실란(tetraethoxysilane) 등의 비기능성 실란 커플링제이다.A coupling agent may also be formed on the surface of the anti-corrosion layer to increase the bond strength of the carrier foil to the prepreg. The coupling agent may be selected from the group consisting of sol-gels, silanes, siloxanes, thiols, phosphonic acids, titanates, zirconates or organic acids-chromium chloride And may be formed from organic acid-chromium chloride coordination complexes. Specifically, an organic-functional or non-functional silane coupling agent may be used with the
프라이머층(216)에 대한 박리강도를 증가시키기 위하여, ANP 층과, 부식 방지층(바람직하게는 ANP층 상에 도포된 부식 방지층)과, 실란 커플링제(바람직하게는 부식 방지층 상에 도포된 실란 커플링제)을 조합하여 사용하며, 기능성 동박(211)의 표면상에 도포된다. 또한 상기 세개의 층과 프라이머층의 조합은 절연 빌드-업 필름(220)에 대한 충분한 기계적, 화학적 결합을 확보하기 위한 것이다.In order to increase the peel strength with respect to the
부식방지층을 구비한 ANP층(213), 실란 커플링제층, 프라이머(216)은 일반적인 MASP 공정에 따른 추가 패턴화를 진행하는 동안 신속하고 정확한 플래쉬 에칭을 가능케 해 주고, 이에 따라 더 향상된 선 정밀도를 제공해 선/폭(line/space; L/S)이, 예를 들면 5 ㎛까지 더 좁아지도록 한다. 신호 속도의 향상과 컨덕터 손실의 저하 또한 이러한 ANP 초극박의 긍정적인 결과이다. 기능성 동박(213)의 매우 낮은 조도로 인하여 직선 에칭된 트랙면을 가진 매우 좁은 L/S비를 가질 수 있으며 트랙 라인 상부에 매우 정밀한 후속 전해 구리 도금 공정을 수행할 수 있다.The
3. 프라이머층(216)3.
구리 롤을 코팅하기 위한 적절한 장비를 이용하여 ANP층을 프라이머 수지(216)로 코팅한다. 예를 들면, 화학적 또는 물리적 증착, 스프레이, 또는 롤 대 롤 코팅 공정(에어 나이프 코팅, 나이프-오버-롤 '갭 코팅(gap coating), 슬롯-다이 코팅, 키스 코팅, 미터링 로드(Meyer bar) 코팅, 커튼 코팅, 실크 스크린 코팅, 커튼 코팅, 스핀 코팅, 슬롯 다이 코팅)이 사용될 수 있다. 매우 얇은 프라이머층(216)이, 바람직하게는, 슬롯 다이 헤드 코팅기(solt die head coater)로 코팅된다.The ANP layer is coated with
프라이머 수지로는, 예를 들면, 할로겐 비함유 에폭시-폴리아미드계 수지가 사용될 수 있다. 건조된 프라이머층(216)의 두께는 일반적으로 1 ~ 10 ㎛, 바람직하게는 3 ~ 5 ㎛이다. 향상된 B-단계의 경화수치에 도달하기 위한 방식으로 프라이머층이 경화되고 건조된다. 기능성 박(213)의 프로파일 감소와, 프라이머층(216)의 경화도 및 두께로 인하여, 이후 수차례의 상이한 공정에 걸쳐서 빌드-업 필름(220)은 0.9 N/mm을 초과하는 높은 결합강도를 가지며 탈적층화를 피할 수 있다.As the primer resin, for example, a halogen-free epoxy-polyamide resin can be used. The thickness of the dried
4. 이형층(215)4. The
제2의 박리형 초극박 동박(210)에서, 초극박 기능성 박(211)과 캐리어 박(212)사이에서 전기도금된 이형층(215)은 금속으로 구성된다. 이는 유기 화합물을 포함하는 통상의 이형층과 다른 점이다. 구체적으로 전기도금된 이형층(125)에는 Cr, Ni, Zn, Mo, W, Co, Pb, Ag, Ta, Cu, Al, Mn, Fe, Ti, Sn, 강(steel), Zn, V, 이들의 산화물, 이들의 수산화물로 이루어진 그룹으로부터 선택되는 하나 이상이 포함되며, 바람직하게는 Cr, Ni, Zn, Mo, Co, Pb, Ag, 이들의 산화물, 이들의 수산화물로 이루어진 그룹으로부터 선택되는 하나 이상이 포함된다.In the second peeling type
이형층(215)은 금속으로 이루어지므로, 이형층(215)의 두께는 미세하게 조절될 수 있어, 이형층(215)의 두께와 관련된 증착 금속의 양 또한 모든 취급단계 또는 처리 단계에서 스택(stack)이 적층화 단계 이전에 탈적층화(delaminated)되지는 않지만, 빌드-업 필름(220) 상에 적층된 후 손으로 그리고/또는 기계적 방법으로 쉽게 박리할 수 있을 정도, 0 ~ 150 N/m, 바람직하게는 10 내지 40 N/m의 이형력을 갖도록 0~20 mg/㎡, 바람직하게는 이형층(215)은 20nm 미만의 두께를 갖는다. 바람직하게는 1.5~6 mg/㎡의 범위에서 미세하게 조정될 수 있다(도 2 참조). 종래기술에서는, 이형층으로 유기물질이 사용되었고 그 결과 공정조건과 관계없이 (5~8 N/m의 일반적인 범위에서) 특유의 매우 낮은 이형력 수치를 나타냈다.Since the
이형층(215)은, 제조된 적층물(210)이 모든 취급단계 또는 처리단계에서 탈적층화(delaminated)되지는 않지만, 적출물(100)상에 적층한 후 손으로 그리고/또는 기계적 방법으로 쉽게 박리할 수 있을 정도의 이형력을 갖도록 설정된다.The
이형층(215)은 전착(electro-deposition)에 의하여 제공된다. 이와 관련하여, 선행기술과 달리, 갈바닉 공정과 기타 화학적 방법, 물리적 방법이 사용될 수 있다. 예를 들면 크롬산 150~300 g/l, 바람직하게는 240~260 g/l과 황산 1.5~3 g/l, 바람직하게는 2.2~2.5 g/l으로 측정된 조성의 특정의 배쓰(bath)를 통하여, 22℃의 온도에서 전착(electro-deposition)이 수행될 수 있다. 이는 공정범위(processing window)가 10 내지 40 N/m의 바람직한 이형력 수치 범위에 들어가도록 조절해 준다. The
5. 캐리어 구리층(212)5.
전기도금된 캐리어 동박(212)의 두께는 일반적으로 5 내지 140 ㎛이다. 제조과정 중의 휨을 제어하는 측면에서, 캐리어 구리층(122)의 두께는 바람직하게는 7 ~ 120 ㎛이고, 더 바람직하게는 70 ~ 105㎛이다. The thickness of the electroplated
6. 화학처리층 (214)6. Chemical treatment layer (214)
표면 보호층으로서 화학층(214)은 바람직하게는 캐리어 구리층(212)의 상부에 도포된다. 진공 적층을 하는 동안의 산화를 피하기 위하여 화학적 변색 방지 금속층(214)은 바람직하게는 캐리어 박(212)의 상부에 도포되며 이는 후속 단계에서의 가공을 쉽게 해 준다. 벽색방지층은 바람직하게는 캐리어 박 상에 도금되며 주로 크롬과 아연을 포함한다. 변색방지층의 크롬 함량은 3~4 mg/㎡, 아연 함량은 30 to 40 mg/㎡의 범위이다.The
단계 D: Step D:
빌드build
-업 필름(220)상에 Up
도 5에 도시된 바와 같이, 빌드-업 필름(220)이 제2 초극박 지지 동박(210) 아래에 제공되어 빌드-업 필름(220)상에 제2 박리형 초극박 동박(210)의 적층물(200)을 형성한다. 제조된 적층물(200)은 제2 박리형 초극박 동박(210)과 함께 매우 낮은 CTE 예비 경화된 빌드-업 필름(220)(예를 들면, 아지노모토 ABF 빌드-업 필름)으로 구성된다. 빌드-업 필름(220)은 임의로는 경화될 수 있다. 절연된 빌드-업 필름(220)은 일반적으로 10 ~ 100 ㎛의 두께를 갖는다.As shown in FIG. 5, a build-up
단계 E: Step E:
적층물(200)과The laminate 200 and
희생 중심부 코어(100)의 조합 The combination of
이후, 도 5, 6에 도시된 바와 같이, 경화된 절연 빌드-업 필름(220)을 구비한 제2 박리형 초극박 동박으로 구성된 하나 또는 두개의 적층물(200)이 중심부 코어(100)의 한면 또는 양면에 추가로 적층된다. 도 6은 중심부 코어(100)의 한 면 상의 적층물(200)의 적층을 나타내고, 도 7은 중심부 코어(100)의 양 면 상의 적충물(200)의 적층을 나타낸다.Thereafter, as shown in FIGS. 5 and 6, one or two
다음 단계에서는, 코어의 한 면상에 또는 코어의 양 면 상에 대칭적인 방식으로 일어날 상이한 공정을 기술할 것이다. 단순화를 위하여 한 면 상의 공정만을 기술할 것이나 이는 물론 양 면 상에도 동일한 방식으로 적용될 것이다. In the next step, different processes will occur that will occur in a symmetrical manner on one side of the core or on both sides of the core. For the sake of simplicity, we will only describe a process on one side, but of course it will be applied in the same way on both sides.
단계 F: Step F:
캐리어carrier
구리층(212)의 박리 Peeling of the
도 6에 도시된 바와 같이, 중심부 코어(100)의 한 면 상에 적층물(200)을 적층한 후, 처리된 상부 캐리어 구리층(212)를 이형층(215)과 함께 단계 E에서 얻어진 구조물로부터 떼어낼 수 있다. 이형층(215)으로 인하여 캐리어 구리층(212)을 쉽게 분리할 수 있다. 박리 후 기능성 동박(121)상에는 금속성 이형층으로부터의 잔류물이 거의 남아있지 않다. 아래에 보여지는 표 1은 XPS에 의한 이형층 표면 분석을 나타낸다(분석 깊이: 10nm).6, after stacking the laminate 200 on one side of the
희생코어로부터 상부 및 하부 코어리스 표면을 박리하기 위한 별다른 과정이나 열처리가 필요하지 않다.There is no need for a separate process or heat treatment to peel the upper and lower core-less surfaces from the sacrificial core.
최종적으로, 도 8에 도시된 바와 같은 구조물이 얻어진다.Finally, a structure as shown in Fig. 8 is obtained.
단계 G: Step G: MASPMASP 공정 fair
상기 박리단계 이후에는 MASP 공정에 따른 초극박 기능성 구리층의 패턴화 과정 또는 PCB 제조에 사용되는 기타 다른 방법이 뒤따른다.After the stripping step, a patterning process of the ultra-thin functional copper layer according to the MASP process or other methods used in the manufacture of the PCB are followed.
단계 H: Step H: 드릴링Drilling 및 충전 공정 And charging process
그런 다음, 드릴링, 바람직하게는 레이저 직접 드릴링과 비아 충전 공정(via filling process)이 수행될 수 있다.Drilling, preferably laser direct drilling and via filling processes, can then be performed.
기타:Other:
(1) 후속층의 적층(1) lamination of the subsequent layer
도 8에서 제조된 구조물의 상부에 도 9에 도시된 바와 같이, 다른 적층물(200)을 다시 적층한다. Another laminate 200 is laminated again on top of the structure made in Fig. 8, as shown in Fig.
(2) 바깥층의 패턴화(2) patterning of the outer layer
도 9에 도시된 바와 같이, 캐리어 구리층(212)을 이형층(215)와 함께 스택으로부터 떼어낸다. 이형층(215)으로 인하여 스택으로부터 캐리어 구리층(212)을 쉽게 분리할 수 있다. 그 결과 도 1에 도시된 구조물이 얻어진다.As shown in FIG. 9, the
그런 다음, MASP 공정을 거친 초극박 기능성 구리층의 패턴화를 수행한다. 드릴링, 바람직하게는 레이저 직접 드릴링과, 아래층과의 전기 접촉을 위한 비아 충전(via filling) 공정이 수행된다.Then, the patterning of the ultrafine functional copper layer through the MASP process is performed. A via filling process is performed for drilling, preferably laser direct drilling, and electrical contact with the underlying layer.
(3) 후속층의 적층(3) lamination of the subsequent layer
도 11에 도시된 바와 같이, 또다른 적층물(200)을 도 10에서 제조된 구조물의 상부에 다시 적층한다.As shown in Fig. 11, another
(4) 공정의 반복(4) Repeat the process
구조물 위에 또다른 적층물(200)의 재적층, 캐리어 구리층의 박리, MASP 패턴화 공정, 드릴링 및 비아 충전 공정의 순서가 n회 반복된다. PCB 디자인의 구리층의 최종 개수에 도달할 때까지 단계 D 부터 H까지의 단계가 반복될 것이다. 작업자가 선택하는 회로의 레이아웃에 따라 약간 변화될 수는 있다.The order of the re-layering of another laminate 200, the peeling of the carrier copper layer, the MASP patterning process, the drilling and the via filling process is repeated n times on the structure. The steps from step D to step H will be repeated until the final number of copper layers of the PCB design is reached. It may vary slightly depending on the layout of the circuit chosen by the operator.
중심부 코어의 양면 상에 동일한 코어리스 적충물을 얻기 위하여 각 단계들은 일반적으로 대칭적이다. 그럼에도 불구하고, 상이한 코어리스 PCB 디자인을 얻기 위하여 각 면에 대한 공정/디자인은 상이할 수 있다. Each step is generally symmetrical in order to obtain the same coreless reef on both sides of the core core. Nonetheless, the process / design for each side may be different to achieve a different coreless PCB design.
단계 I: Step I: 희생코어의Sacrificial core 분리 detach
이형층 (125)으로 인하여 캐리어층(122)으로부터 기능성 구리층(121)을 분리할 수 있다. 도 11에 도시된 바와 같이, 이형층(125)은 스택으로부터 분리될 수 있다. 처리된 캐리어 구리층을 이형층(125)과 함께 박리성 동박으로부터 분리하여 중심부 코어(100)를 제거할 수 있다. 처리된 캐리어 구리층을 구비한 중심부 코어(100)가 도 11에 도시된 바와 같이 제거된다. 이 공정에서는 희생 코어로부터 상부 및 하부 코어리스 기판을 제거하기 위한 별다른 절차나 열처리를 가할 필요가 없다. 즉, 희생 코어(100)을 박리하기 매우 용이하다. 이는 이형력이 미세하게 조절될 수 있기 때문이다. The functionalized
단계 J: 바깥층의 패턴화 및 마무리Step J: Patterning and finishing of the outer layer
도 12에 도시된 바와 같이, 최종적으로, 통상의 인쇄, 에칭, 마무리 공정에 의하여 양쪽 바깥면 상에 코어리스 구조가 완성될 수 있다. 이 장면에서, 최종 공정 단계는 사전에 보호된 기능성 동박층(121)의 상부 상에 적용될 수 있다. 이 단계는 에칭 단계, 패시베이션층, 또는 표면을 변화시키는 기타 다른 기계적, 화학적 공정 - 추가 공정에 대한 충분한 내화학성을 포함하여 최종 두께를 갖는 원하는 회로를 얻도록 표면을 변화시킴 - 일 수 있다. 이는 또한 표면 보호 필름의 증착을 포함할 수 있으나 솔더 마스크, 표면의 산화를 방지하는 일반적인 인쇄 회로 기판 표면 마감에 한정되는 것은 아니다.As shown in Fig. 12, finally, the coreless structure can be completed on both outer sides by ordinary printing, etching, and finishing processes. In this scene, the final process step can be applied on top of the previously protected functional
단계 K: 분리 및 구조화Step K: Separation and structuring
풀-PCB을 형성하는 최종 공정을 수행한 이후, 중심부 희생 코어로부터 코어리스 기판을 분리한다(도 13). 남아있는 중심부(300) 그 자체가 희생코어로 불리며, 이는 공정을 진행하는 동안 단지 기계적 역할과 견고함의 역할만을 가지며 공정 말기에 제거되어 버려진다.After performing the final process of forming the full-PCB, the coreless substrate is separated from the core-part sacrificial core (FIG. 13). The remaining
본 발명은 예시적인 바람직한 태양을 들어 기술되었다. 그러나, 발명의 범위는 개시된 태양에 한정되지 않는 것으로 이해되어야 한다. 오히려, 다양한 변형과 유사한 배열을 포함하는 것으로 의도된다. 그러므로 청구범위 또한 이러한 변형과 유사한 배열을 포함하도록 가장 넓은 범위의 해석에 따라야 한다. The present invention has been described in terms of exemplary preferred embodiments. However, it should be understood that the scope of the invention is not limited to the disclosed aspects. Rather, it is intended to include arrangements similar to the various variations. The claims are therefore also to be accorded the broadest interpretation so as to encompass an arrangement similar to these variations.
100, 300: 주된 중심부 코어(primary central core), 희생 중심부 코어(sacrificial central core)
110: 중심부 프리프레그
120: 제1의 박리형 초극박 동박
210: 제2의 박리형 초극박 동박
121, 211: 기능성 구리층
122, 212: 캐리어 구리층
123, 213: 조도처리층
124, 214: 화학처리층
125, 215: 이형층
200: 빌드업 필름상의 제2의 박리형 초극박 동박의 적층물(laminate)
216: 프라이머층
220: 빌드업 필름
310: 분리층100, 300: a primary central core, a sacrificial central core,
110: center prepreg
120: First peelable ultra-thin copper foil
210: a second peeling type ultra-thin copper foil
121, 211: functional copper layer
122, 212: a carrier copper layer
123, 213: Illuminated layer
124, 214: chemical treatment layer
125 and 215:
200: a laminate of a second peelable ultra-thin copper foil on a build-up film;
216: primer layer
220: build-up film
310: separation layer
Claims (20)
상기 화학 처리층 아래에 제공된 초극박 기능성 구리층(ultrathin functional copper layer),
상기 초극박 기능성 구리층 아래에 제공된 금속성 이형층(metallic release layer),
상기 금속성 이형층 아래에 제공된 캐리어 구리층, 및
상기 캐리어 구리층 아래에 제공된 조도처리층(roughening treatment layer)
을 포함하는, 코어리스 기판(coreless substrrate) 제조용 박리형 초극박 동박).Chemical treatment layer,
An ultra-thin functional copper layer provided under the chemical treatment layer,
A metallic release layer provided below the ultra-thin foil functional copper layer,
A carrier copper layer provided below the metallic release layer, and
A roughening treatment layer provided under the carrier copper layer,
A copper foil for peeling type ultra-thin copper foil for manufacturing a coreless substrate).
상기 화학 처리층 아래에 제공된 캐리어 구리층,
상기 캐리어 구리층 아래에 제공된 금속성 이형층,
상기 금속성 이형층 아래에 제공된 초극박 기능성 구리층,
상기 초극박 기능성 구리층 아래에 제공되며 거의 프로파일을 형성하지 않는 처리층,
및 상기 처리층 아래에 제공된 프라이머층
을 포함하는 박리형 동박.Chemical treatment layer,
A carrier copper layer provided below the chemical treatment layer,
A metallic release layer provided below the carrier copper layer,
A superfine-functionally functional copper layer provided below the metallic release layer,
A processing layer provided below said ultra-thin foil functional copper layer and forming substantially no profile,
And a primer layer provided below the processing layer
And a peelable copper foil.
(b) 상기 제1의 박리형 초극박 동박을 중심부 프리프레그의 각 면상에 적층하여 주된 중심부 코어를 형성하는 단계,
(c) 제2의 박리형 동박으로서, 제8항의 박리형 초극박 동박을 형성하는 단계,
(d) 상기 제2의 박리형 동박을 빌드업 필름 상에 적층하는 단계,
(e) 상기 (b) 단계에서 얻어진 주된 중심부 코어와 상기 (d) 단계에서 얻어진 적층물을 결합하는 단계,
(f) 캐리어 구리층이 구비된 금속성 이형층과 제2의 박리형 동박의 화학처리층을 상기 (e) 단계에서 얻어진 구조물로부터 분리하는 단계, 및
(g) 상기 화학 처리층을 제외한 주된 중심부 코어와 초극박 기능성 구리층을 상기 단계(f) 에서 얻어진 구조물로부터 제거하는 단계를 포함하는 코어리스 기판의 제조방법.(a) A first peeling type ultra-thin copper foil, comprising the steps of: forming the peeling type ultra-thin copper foil of claim 1;
(b) laminating the first peelable ultra-thin thin copper foil on each surface of the central prepreg to form a main core core,
(c) forming a peelable ultra-thin copper foil of claim 8 as a second peelable copper foil,
(d) laminating the second peelable copper foil on a build-up film,
(e) combining the core core obtained in the step (b) and the laminate obtained in the step (d)
(f) separating the chemically treated layer of the metallic release layer provided with the carrier copper layer and the second release-type copper foil from the structure obtained in step (e), and
(g) removing the main core core excluding the chemical treatment layer and the ultra-thin, functional copper layer from the structure obtained in the step (f).
(f-1) MASP를 거쳐서 기능성 구리층을 패턴화하는 단계, 및
(f-2) 상기 단계 (f-1)에서 얻어진 구조물을 드릴링하고 충전하는 단계 를 포함하는 코어리스 기판의 제조방법.18. The method of claim 17, wherein after step (f)
(f-1) patterning the functional copper layer via MASP, and
(f-2) drilling and filling the structure obtained in the step (f-1).
(f-3) 단계 (d)에서 얻어진 다른 적층물을 적층하는 단계, 및
(f-4) 단계 (f-3)에서 얻어진 구조물로부터 상기 이형층이 구비된 캐리어 구리층을 스트리핑하는 단계를 추가로 포함하는, 코어리스 기판의 제조방법. 19. The method of claim 18, wherein after step (f-2)
(f-3) laminating the other laminate obtained in the step (d), and
(f-4) further comprising the step of stripping the carrier copper layer provided with the release layer from the structure obtained in the step (f-3).
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Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101012403B1 (en) * | 2009-10-19 | 2011-02-09 | 삼성전기주식회사 | Printed circuit board and manufacturing method thereof |
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Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JP4927503B2 (en) * | 2005-12-15 | 2012-05-09 | 古河電気工業株式会社 | Ultra-thin copper foil with carrier and printed wiring board |
JP4888736B2 (en) * | 2008-08-29 | 2012-02-29 | Tdk株式会社 | Wiring board manufacturing method |
JP5896200B2 (en) * | 2010-09-29 | 2016-03-30 | 日立化成株式会社 | Manufacturing method of package substrate for mounting semiconductor device |
EP2615196A1 (en) * | 2010-10-06 | 2013-07-17 | Furukawa Electric Co., Ltd. | Copper foil and manufacturing method therefor, copper foil with carrier and manufacturing method therefor, printed circuit board, and multilayer printed circuit board |
US9585261B2 (en) * | 2011-03-30 | 2017-02-28 | Mitsui Mining & Smelting Co., Ltd. | Manufacturing method of multilayer printed wiring board |
US8841209B2 (en) | 2011-08-18 | 2014-09-23 | International Business Machines Corporation | Method for forming coreless flip chip ball grid array (FCBGA) substrates and such substrates formed by the method |
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TWI486260B (en) * | 2012-11-16 | 2015-06-01 | Nanya Plastics Corp | Copper foil structure having a blackening ultra-thin coil and manufacturing method thereof |
US10257938B2 (en) * | 2013-07-24 | 2019-04-09 | Jx Nippon Mining & Metals Corporation | Surface-treated copper foil, copper foil with carrier, substrate, resin substrate, printed wiring board, copper clad laminate and method for producing printed wiring board |
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Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101012403B1 (en) * | 2009-10-19 | 2011-02-09 | 삼성전기주식회사 | Printed circuit board and manufacturing method thereof |
JP2014193606A (en) * | 2013-03-01 | 2014-10-09 | Jx Nippon Mining & Metals Corp | Carrier-fitted copper foil, copper-clad laminate sheet using the same, printed wiring board, electronic appliance using the same, and method for manufacturing printed wiring board |
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