KR20180004661A - 웨이퍼의 가공 방법 - Google Patents

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도모타카 다부치
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가부시기가이샤 디스코
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Abstract

본 발명의 과제는, 디바이스의 품질을 저하시키지 않고 플라즈마 에칭을 실행할 수 있는 웨이퍼의 가공 방법을 제공하는 것에 있다.
본 발명에 따르면, 표면에 패시베이션막이 적층된 디바이스가 분할 예정 라인에 의해 구획되어 반도체 기판의 표면에 복수개 형성된 웨이퍼를 개개의 디바이스로 분할하는 웨이퍼의 가공 방법으로서, 분할 예정 라인에 절삭 블레이드를 위치시켜, 분할 예정 라인에 적층된 패시베이션막, 또는 금속막을 제거하고 반도체 기판을 분할 예정 라인을 따라 노출시키는 반도체 기판 노출 공정과, 상기 디바이스를 덮는 패시베이션막을 차폐막으로 하여 분할 예정 라인에 노출된 반도체 기판을 플라즈마 에칭에 의해 분할하는 분할 공정으로 적어도 구성되는 웨이퍼의 가공 방법이 제공된다.

Description

웨이퍼의 가공 방법{WAFER PROCESSING METHOD}
본 발명은, 소위 플라즈마 에칭에 의해 웨이퍼를 개개의 디바이스로 분할하는 웨이퍼의 가공 방법에 관한 것이다.
IC, LSI 등의 복수의 디바이스가 분할 예정 라인에 의해 구획되어 반도체 기판의 표면에 형성된 웨이퍼는, 다이싱 장치, 레이저 가공 장치 등에 의해 개개의 디바이스로 분할되고, 휴대전화, 퍼스널컴퓨터 등의 전기기기에 이용된다.
또한, 디바이스의 항절 강도를 향상시키는 것에 덧붙여, 웨이퍼를 한번에 개개의 디바이스로 분할할 수 있는 생산성이 양호한 분할 방법으로서, 플라즈마 에칭 기술이 제안되어 있다(예컨대, 특허문헌 1을 참조).
[특허문헌 1] 일본 특허 공개 제2002-093752호 공보
상기 특허문헌 1에 기재된 플라즈마 에칭 기술에 따르면, 생산 효율이 좋아, 분할된 디바이스의 항절 강도가 양호해지는 것을 기대할 수 있지만, 웨이퍼의 표면에 디바이스를 보호하기 위한 레지스트막을 균일한 두께로 형성하는 것이 비교적 곤란하여, 도포한 레지스트막(1∼5 ㎛)이 플라즈마 에칭을 실행할 때에, 레지스트막이 얇은 부분에서 에칭이 진행되면, 부분적으로 디바이스가 노출되고, 디바이스의 품질이 저하된다고 하는 문제가 있다. 또한, 분할 예정 라인에 TEG(테스트 엘리먼트 그룹)를 포함하는 금속막이 적층되어 있는 경우에는, 플라즈마 에칭이 차폐되어 플라즈마 에칭으로는 분할할 수 없다고 하는 문제도 있다.
본 발명은, 상기 사실을 감안하여 이루어진 것으로, 그 주된 기술 과제는, 디바이스의 품질을 저하시키지 않고 플라즈마 에칭을 실행할 수 있는 웨이퍼의 가공 방법을 제공하는 것에 있다.
상기 주된 기술 과제를 해결하기 위해, 본 발명에 따르면, 표면에 패시베이션막이 적층된 디바이스가 분할 예정 라인에 의해 구획되어 반도체 기판의 표면에 복수개 형성된 웨이퍼를 개개의 디바이스로 분할하는 웨이퍼의 가공 방법으로서, 분할 예정 라인에 절삭 블레이드를 위치시켜, 분할 예정 라인에 적층된 패시베이션막, 또는 금속막을 제거하고 반도체 기판을 분할 예정 라인을 따라 노출시키는 반도체 기판 노출 공정과, 상기 디바이스를 덮는 패시베이션막을 차폐막으로 하여 분할 예정 라인에 노출된 반도체 기판을 플라즈마 에칭에 의해 분할하는 분할 공정으로 적어도 구성되는 웨이퍼의 가공 방법이 제공된다.
상기 패시베이션막을, SiO2막, Si3N4막, 폴리이미드막 중 어느 하나에 의해 형성하고, 반도체 기판은 실리콘 기판이며, 플라즈마 에칭에서 사용하는 가스를 불소계 가스로 하여 상기 웨이퍼의 가공 방법을 실시할 수 있다.
본 발명에 관한 웨이퍼의 가공 방법은, 표면에 패시베이션막이 적층된 디바이스가 분할 예정 라인에 의해 구획되어 반도체 기판의 표면에 복수개 형성된 웨이퍼를 개개의 디바이스로 분할하는 웨이퍼의 가공 방법으로서, 분할 예정 라인에 절삭 블레이드를 위치시켜, 분할 예정 라인에 적층된 패시베이션막, 또는 금속막을 제거하고 반도체 기판을 분할 예정 라인을 따라 노출시키는 반도체 기판 노출 공정과, 상기 디바이스를 덮는 패시베이션막을 차폐막으로 하여 분할 예정 라인에 노출된 반도체 기판을 플라즈마 에칭에 의해 분할하는 분할 공정으로 적어도 구성됨으로써, 플라즈마 에칭을 실행할 때에 장해가 되는 분할 예정 라인 상의 패시베이션막, 또는 TEG를 포함하여 구성되는 금속막이 미리 제거되어, 디바이스의 표면에 적층되어 있는 패시베이션막을 플라즈마 에칭시의 차폐막으로서 이용하기 때문에, 균일하게 도포하는 것이 비교적 곤란한 레지스트막(1∼5 ㎛)을 형성할 필요가 없고, 상기 레지스트막을 차폐막으로 하여 플라즈마 에칭을 실시할 때의 품질의 저하도 억제된다.
도 1은 본 발명의 웨이퍼 가공 방법에 있어서 가공되는 웨이퍼를 설명한 설명도이다.
도 2는 본 발명에 있어서의 반도체 기판 노출 공정을 설명하기 위한 설명도이다.
도 3은 본 발명에 있어서의 분할 공정을 실시하기 위한 플라즈마 에칭 장치의 개략을 설명하기 위한 설명도이다.
이하, 본 발명에 따른 웨이퍼의 가공 방법의 적합한 실시형태에 대해서 첨부 도면을 참조하여, 상세히 설명한다.
도 1에 도시되어 있는 바와 같이, 본 실시형태에 있어서 가공되는 웨이퍼(10)는, 반도체 기판(실리콘 기판)(10a)과, 상기 반도체 기판(10a)의 표면측의 복수의 분할 예정 라인(12)에 의해 구획된 영역에 형성된 디바이스(14)로 이루어지고, 또한, 도 1의 (a)에 일부 확대 단면도로 도시되어 있는 바와 같이, 상기 디바이스(14)가 형성된 표면측 전역에는, 외부로부터의 오염이나 불순물 등의 진입으로부터 디바이스(14)를 보호하는 역할을 갖는 패시베이션막(16)(예컨대, 이산화규소막(SiO2))이 형성되어 있다. 상기 패시베이션막(16)은, 플라즈마 CVD법으로 적층되는 것이 알려져 있고, 여기서는 그 상세한 내용은 생략한다. 또한, 본 발명에 기초한 웨이퍼의 가공 방법에 의해 가공되는 웨이퍼로는, 반드시 도 1의 (a)에 도시된 것에 한정되지 않고, 예컨대, 분할 예정 라인(12) 상에 패시베이션막을 형성하지 않고, TEG(테스트 엘리먼트 그룹)를 포함하는 금속막(18)이 형성된 웨이퍼를 대상으로 할 수도 있다(도 1의 (b)를 참조).
피가공물이 되는 상기 웨이퍼(10)를 준비하였다면, 도 2에 도시된 다이싱 장치(20)(일부만을 도시함)를 이용하여 반도체 기판(10a)을 분할 예정 라인(12)을 따라 노출시키는 반도체 기판 노출 공정을 실시한다. 다이싱 장치(20)에는, 도시하지 않은 회전 스핀들에 의해 고속 회전되는 절삭 블레이드(22)가 구비되어 있다. 작업자는, 상기 다이싱 장치(20)의 유지 수단(24) 상에 준비한 웨이퍼(10)의 패시베이션막(16)으로 피복한 표면측을 위로 하여 배치하고, 도시하지 않은 흡인 수단을 작동시켜 흡인 유지한다.
작업자가, 다이싱 장치(20)의 절삭 블레이드(22)의 위치와 웨이퍼(10)의 분할 예정 라인(12)과의 위치 맞춤을 행하는 얼라인먼트를 실시하였다면, 상기 분할 예정 라인(12)의 일단부에 절삭 블레이드(22)를 위치시키고, 회전 스핀들을 구동하여 절삭 블레이드(22)를 회전시켜, 유지 수단(24)을 화살표 X로 나타내는 방향에서 상대적으로 이동시켜 분할 예정 라인(12)을 따라 절삭한다. 이에 따라, 도 2에 일부 확대 단면도로서 도시한 바와 같이, 웨이퍼(10)의 분할 예정 라인(12)을 따라, 적어도 패시베이션막(16)(또는 금속막(18))의 두께(본 실시형태에 있어서는 5 ㎛)에 상당하고, 또한 웨이퍼(10)의 반도체 기판(10a)이 노출되는 깊이가 되도록 절삭 가공을 실행한다. 절삭 블레이드(22)가 분할 예정 라인(12)의 타단부에 도달하였다면, 유지 수단(24)을 적절하게 이동, 회전시켜, 절삭 위치를 미가공의 분할 예정 라인(12)의 위치가 되도록 조정하고, 모든 분할 예정 라인(12)에 대하여 동일한 절삭 가공을 행하여, 반도체 기판(10a)을 노출시킨다. 이에 따라, 분할 예정 라인(12)을 따라 패시베이션막(16)이 제거되거나 혹은 TEG를 포함하는 금속막(18)이 형성되어 있었던 경우에는, 상기 금속막(18)이 제거되어, 모든 분할 예정 라인(12)을 따라 반도체 기판(10a)이 노출된 상태가 된다.
전술한 바와 같이 반도체 기판 노출 공정을 실시하였다면, 웨이퍼(10)의 표면에 형성된 보호막(22)을 제거하는 보호막 제거 공정을 실시한다. 본 실시형태에 있어서 형성된 보호막(22)은 수용성 수지이기 때문에, 레이저 가공 장치(30)에 배치된 도시하지 않은 세정 영역에 있어서, 웨이퍼(10)의 표면에 세정수를 공급하고, 용이하게 제거할 수 있다(도 4의 (a)를 참조). 이와 같이 하여 보호막(22)을 제거한 웨이퍼(10)의 개략 단면도를 도 4의 (b)에 도시한다. 도면에 도시되어 있는 바와 같이, 웨이퍼(10)의 표면으로부터 모든 보호막(21)이 제거되고 분할 예정 라인(12)을 따라 반도체 기판(10a)이 노출된 반도체 기판 노출 영역(10b)이 형성된다. 또한, 본 발명에 따르면, 상기 레이저 가공을 행하기 전에 웨이퍼(10)의 표면 전체에 보호막(21)이 형성되어 있음으로써, 레이저 광선을 조사할 때에 비산되는 데브리가 디바이스(13)에 직접 부착되지 않고, 보호막(21)에 부착되고 있다. 따라서, 보호막 제거 공정이 실행됨으로써, 웨이퍼(10) 상에 비산된 데브리도 보호막(21)과 함께 제거되고, 웨이퍼(10)의 표면은 깨끗한 상태가 되어, 다음 공정의 분할 공정(플라즈마 에칭)에 보다 적합한 상태가 된다.
전술한 바와 같이 반도체 기판 노출 공정을 실시하였다면, 웨이퍼(10)를 개개의 디바이스로 분할하기 위한 플라즈마 에칭을 행하는 분할 공정을 실시한다. 이러한 플라즈마 에칭에는, 예컨대, 도 5에 간략화하여 도시하는 플라즈마 에칭 장치(40)를 이용할 수 있다. 이 플라즈마 에칭 장치(40)는, 불소계 가스를 공급하는 가스 공급부(41)를 구비하고, 내부에서 에칭 처리를 행하는 챔버(42)를 구비하고 있다. 가스 공급부(41)로부터는, 상기 챔버(42) 내에, 불소계 가스로서, 예컨대, SF6, C4F8가 공급된다.
도면에 도시된 바와 같이, 플라즈마 에칭이 행해지는 챔버(42)의 상부측에는, 가스 공급부(41)에 접속된 에칭 가스 공급 수단(43)이 설치되고, 하부측에는, 에칭되는 피가공물로서의 웨이퍼(10)를 유지하는 척 테이블(44)이 설치되어 있다.
에칭 가스 공급 수단(43)은, 내부에 가스 유통 경로(43a)를 구비하고 있고, 척 테이블(44)에 유지되는 웨이퍼(10)의 노출면측(디바이스(14)가 형성된 쪽)을 향해 다공성 부재로 형성된 하면(43b)을 통해 에칭 가스를 공급하는 기능을 갖고 있다. 또한, 에칭 가스 공급 수단(43)은, 챔버(42) 내부에 있어서 도시하지 않은 이동 수단에 의해 구동되어 상하로 자유롭게 승강할 수 있도록 구성되어 있다.
한편, 척 테이블(44)은, 그 축부가 챔버(42)에 의해 회동 가능하게 지지되어 있고, 도시하지 않은 흡인원이, 흡인 경로(44a)를 통해 통기성을 갖도록 구성된 상면(44b)에 접속되어 있다. 챔버(42)의 바닥부에는, 도시하지 않은 가스 배출부에 접속되는 배기구(45)가 구비되어 있고, 배기구(45)는, 챔버 내를 감압하거나, 다 사용한 가스를 배출하거나 하는 기능을 발휘한다. 또한, 에칭 가스 공급 수단(43), 척 테이블(44)에는 고주파 전원(46)이 접속되어 있고, 고주파 전압을 공급하여, 챔버(42) 내의 에칭 가스를 플라즈마화할 수 있다. 본 실시형태에 있어서의 플라즈마 에칭 장치(40)는, 대략 이상과 같이 구성되어 있고, 플라즈마 에칭 장치(40)에 의해 실행되는 분할 공정에 대해서 이하에 설명한다.
우선, 반도체 기판 노출 공정이 실시된 웨이퍼(10)를, 점착성 및 가요성을 갖는 보호 테이프(T)를 통해 프레임(F)에 유지한다. 상기 웨이퍼(10)는, 도시하지 않은 챔버(42)의 반입 반출구로부터 챔버(42) 내로 반입된다. 챔버(42) 내로 반입된 웨이퍼(10)는, 에칭 가공에 있어서 차폐막으로서 기능하는 패시베이션막(16)이 형성된 표면측을 위쪽으로 향해 척 테이블(44) 상에 배치하여 흡인 고정된다. 웨이퍼(10)가 척 테이블(44) 상에 배치되었다면, 챔버(42)를 밀폐 공간으로 한 후, 내부 공기를 배기하여 감압한다.
챔버(42) 내부가 감압된 후, 에칭 가스 공급 수단(43)을 도시하지 않은 이동 수단에 의해 하강시켜 웨이퍼(10)와의 거리를 조정하면서, 가스 공급부(41)로부터 에칭 가스 공급 수단(43)을 통해 에칭 가스(SF6)를 챔버(42) 내로 분출시킴과 더불어, 고주파 전원(46)을 작동시켜 에칭 가스 공급 수단(43)과 척 테이블(44) 사이에 고주파 전압을 인가하고, 챔버(42) 내에 공급된 에칭 가스(SF6)를 플라즈마화시킨다. 그리고, 플라즈마의 에칭 효과에 의해 웨이퍼(10)의 표면 중, 패시베이션막(16)(또는 금속막(18))이 제거된 반도체 기판 노출 영역(10b)의 바닥부가 미리 정해진 시간 에칭된다. 이와 같이 하여 반도체 노출 영역(10b)의 바닥부가 미리 정해진 양 깎인 후, 이번에는 가스 공급부(41)로부터 공급되는 에칭 가스를, 다른 한쪽의 에칭 가스인 C4F8로 전환하여, 고주파 전원을 작동시켜 새로 공급된 에칭 가스를 플라즈마화시킨다. 이에 따라 반도체 기판 노출 영역(10b)의 바닥벽이 깎임과 더불어, 측벽에 플라즈마 중합에 의해 적층된 보호막이 순차 형성된다. 그 후, 동일하게 하여 SF6, C4F8의 공급을 반복하면서 에칭을 진행시킨다. 이와 같이 하여 10∼15분 에칭을 실행함으로써, 도 3의 (b)에 개략 단면도로 나타낸 바와 같은 이방성 에칭이 실행되어, 아래쪽을 향해 수직으로 연장되는 양호한 분할홈(10c)이 형성된다. 그리고, 반도체 기판(10a)의 두께 분만큼 에칭됨으로써, 웨이퍼(10)는, 개개의 디바이스(14)로 분할되어, 분할 공정이 완료된다. 또한, 상기 플라즈마 에칭 방법은, 보쉬 프로세스로서 일반적으로 널리 알려져 있고, 도면에 도시된 플라즈마 에칭 장치는 개략도이며, 그 밖의 구성은 생략되어 있다.
상기 분할 공정에 의해 모든 분할 예정 라인(12)을 따라 분할홈이 형성된 후, 상기 웨이퍼(10)를 유지한 프레임(F)을 도시하지 않은 픽업 공정으로 이송한다. 그리고, 보호 테이프(T)를 반경 방향으로 확장하는 도시하지 않은 확장 수단에 의해, 상기 보호 테이프를 확장하고, 개개로 분할된 디바이스(14)에 용이하게 픽업하는 것이 가능해진다.
본 발명에 기초한 웨이퍼의 가공 방법은, 상기한 실시형태에 의해 실시되지만, 본 발명은 이것에 한정되는 것은 아니다. 본 실시형태에서는, 반도체 기판의 재료로서 실리콘을 채용하였지만, 이것에 한정되지 않고, 갈륨비소(GaAs) 등, 다른 반도체 기판을 채용할 수 있다.
또한, 본 실시형태로서는, 패시베이션막(16)으로서 이산화규소막(SiO2)을 채용하였지만, 이것에 한정되지 않고, 폴리이미드막, 질화규소막(Si3N4)을 선택할 수 있다. 또한, 본 실시형태의 플라즈마 에칭에서는, SF6, C4F8을 교대로 공급하는 소위 보쉬 프로세스로서 알려진 에칭 방법에 의해 분할 공정을 실행하였지만, 이것에 한정되지 않고, 일반적으로 알려진 다른 플라즈마 에칭법도 채용할 수 있다. 플라즈마 에칭을 실행할 때에는, 이방성 에칭이 되는 에칭 조건을 선택하는 것이 바람직하고, 반도체 기판(10a)의 두께(예컨대, 200∼300 ㎛)와, 차폐막으로서 기능하는 패시베이션막(16)의 부재로서 선택된 막재와의 에칭 레이트의 비(예컨대, Si:SiO2막=700:1, Si:폴리이미드막, Si:질화규소막(Si3N4)=100:1 등)를 고려하여 반도체 기판(10a)이 분할될 때까지 차폐막으로서 기능하는 패시베이션막 두께(예컨대, 1∼5 ㎛)를 선택하여, 에칭 조건을 적절하게 조정할 수 있다. 또한, 플라즈마 에칭에 대해서는 주지 기술이므로, 여기서는 그 이상의 상세한 설명은 생략한다.
10 : 웨이퍼 10a : 반도체 기판
10b : 반도체 기판 노출 영역 10c : 분할홈
12 : 분할 예정 라인 14 : 디바이스
16 : 패시베이션막 18 : 금속막
20 : 절삭 장치 22 : 절삭 블레이드
40 : 플라즈마 에칭 장치 41 : 가스 공급부
42 : 챔버 43 : 에칭 가스 공급 수단
44 : 척 테이블 45 : 배기구
46 : 고주파 전원

Claims (2)

  1. 표면에 패시베이션막이 적층된 디바이스가 분할 예정 라인에 의해 구획되어 반도체 기판의 표면에 복수개 형성된 웨이퍼를 개개의 디바이스로 분할하는 웨이퍼의 가공 방법으로서,
    분할 예정 라인에 절삭 블레이드를 위치시켜, 분할 예정 라인에 적층된 패시베이션막, 또는 금속막을 제거하고 반도체 기판을 분할 예정 라인을 따라 노출시키는 반도체 기판 노출 공정과,
    상기 디바이스를 덮는 패시베이션막을 차폐막으로 하여 분할 예정 라인에 노출된 반도체 기판을 플라즈마 에칭에 의해 분할하는 분할 공정
    으로 적어도 구성되는 웨이퍼의 가공 방법.
  2. 제1항에 있어서, 상기 패시베이션막은, SiO2막, Si3N4막, 폴리이미드막 중 어느 하나이고, 반도체 기판은 실리콘 기판이며, 플라즈마 에칭에서 사용하는 가스는 불소계 가스인 것인 웨이퍼의 가공 방법.
KR1020170079901A 2016-07-04 2017-06-23 웨이퍼의 가공 방법 KR20180004661A (ko)

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