KR20170117212A - 익스팬드 방법, 반도체 장치의 제조방법, 및 반도체 장치 - Google Patents
익스팬드 방법, 반도체 장치의 제조방법, 및 반도체 장치 Download PDFInfo
- Publication number
- KR20170117212A KR20170117212A KR1020177027770A KR20177027770A KR20170117212A KR 20170117212 A KR20170117212 A KR 20170117212A KR 1020177027770 A KR1020177027770 A KR 1020177027770A KR 20177027770 A KR20177027770 A KR 20177027770A KR 20170117212 A KR20170117212 A KR 20170117212A
- Authority
- KR
- South Korea
- Prior art keywords
- dicing tape
- semiconductor wafer
- bonding film
- die
- laminate
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L21/6836—Wafer tapes, e.g. grinding or dicing support tapes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/68—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for positioning, orientation or alignment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/27—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
- H01L2221/68336—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding involving stretching of the auxiliary support post dicing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68377—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support with parts of the auxiliary support remaining in the finished device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68381—Details of chemical or physical process used for separating the auxiliary support from a device or wafer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
- H01L2224/29001—Core members of the layer connector
- H01L2224/29099—Material
- H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8319—Arrangement of the layer connectors prior to mounting
- H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/838—Bonding techniques
- H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
- H01L2224/83855—Hardening the adhesive by curing, i.e. thermosetting
- H01L2224/83862—Heat curing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Dicing (AREA)
- Die Bonding (AREA)
Abstract
본 발명의 실시형태는, 분할 예정 라인을 따라 개질부가 형성된 반도체 웨이퍼, 다이 본딩 필름, 및 다이싱 테이프를 가진 적층체를 준비하는 공정(I), 적층체가 냉각된 상태에서 다이싱 테이프를 신장하는 공정(IIA), 신장된 다이싱 테이프를 이완하는 공정(IIB), 및, 적층체가 냉각된 상태에서 다이싱 테이프를 신장하고, 반도체 웨이퍼 및 다이 본딩 필름을 분할 예정 라인을 따라 칩으로 분할하며, 칩의 간격을 넓히는 공정(IIC)을 가진 익스팬드 방법에 관한 것이다.
Description
본 발명의 실시형태는, 익스팬드 방법, 반도체 장치의 제조방법, 및 반도체 장치에 관한 것이다.
최근, 반도체 칩은, 박막화 및 소형화로의 눈부신 진화를 이루고 있다. 특히, 메모리 카드 또는 스마트 카드와 같은 IC 카드에 내장되는 반도체 칩에는, 예를 들면, 75㎛ 이하의 두께, 및, 10㎜×10㎜ 이하의 칩 사이즈가 요구된다. 향후 IC 카드의 수요가 증가함에 따라, 박막화 및 소형화의 필요성은 한층 더 높아질 것으로 생각된다.
반도체 칩은, 통상, 반도체 웨이퍼를 백 그라인드 공정 또는 에칭 공정 등에서 소정의 두께로 한 후, 다이싱 공정에서 반도체 웨이퍼를 개편화(個片化)함으로써 얻을 수 있다. 다이싱 공정에는, 일반적으로, 반도체 웨이퍼를 다이싱 블레이드에 의해 절단하는 블레이드 컷 방식이 이용된다. 블레이드 컷 방식에서는, 절삭시에 생기는 절삭 저항에 의해 반도체 칩에 미소한 결함(「치핑」이라고도 한다.)이 발생하는 경우가 있다. 치핑의 발생은, 반도체 칩의 외관을 손상시킬 뿐만 아니라, 정도에 따라서는 반도체 칩 상의 회로 패턴까지도 파손시켜 버릴 가능성이 있어, 요즈음, 중요한 문제의 하나로서 인식되고 있다. 박막화 및 소형화된 반도체 칩에서는, 허용되는 치핑의 레벨이 보다 엄격하다. 향후, 반도체 칩의 박막화 및 소형화가 점점 더 진행됨에 따라, 치핑의 문제는 한층 더 심각해질 될 것이라고 예상된다.
다이싱 공정에 있어서의 다른 방식으로서, 스텔스 다이싱 방식이 있다. 스텔스 다이싱 방식은, 특히, 극박(極薄)의 반도체 웨이퍼를 절단하기 위해 적합한 방식으로, 스텔스 다이싱 방식에 의하면 치핑의 발생을 억제할 수 있는 것이 알려져 있다. 스텔스 다이싱 방식은 다음과 같이 행해진다.
일 예를 나타내면, 스텔스 다이싱 방식에서는, 우선, 반도체 웨이퍼 내부에 집광점(集光点)을 맞추고 반도체 웨이퍼에 레이저광을 조사하여, 반도체 웨이퍼 내부에 다광자(多光子) 흡수에 의한 취약한 개질부(改質部)를 형성한다. 반도체 웨이퍼를 개개의 반도체 칩으로 분할할 예정 라인(「분할 예정 라인」이라고도 한다.)을 따라 레이저광의 조사 위치를 이동시키면, 분할 예정 라인을 따른 개질부(「다이싱 라인」이라고도 한다.)를 형성할 수 있다. 이어서, 반도체 웨이퍼의 이면(회로가 형성되어 있지 않은 면)에 다이싱 테이프를 붙인(貼付) 후, 다이싱 테이프를 신장한다. 이에 의해, 반도체 웨이퍼에 외부 응력이 부여되고, 분할 예정 라인을 따라 반도체 웨이퍼가 절단되어, 개개의 반도체 칩으로 분단됨과 함께, 반도체 칩의 간격이 넓어진다.
다이싱 테이프를 신장하는 공정은, 통상, 익스팬드 공정이라고 일컫는다. 익스팬드 공정은, 다이싱 공정이 블레이드 다이싱 방식에 따라 행해지거나, 혹은, 스텔스 다이싱 방식에 따라 행해지거나에 상관없이, 일반적으로 행해지는 공정이다. 다이싱 공정이 블레이드 다이싱 방식에 따라 행해질 경우는, 다이싱 블레이드를 사용하여 반도체 웨이퍼를 반도체 칩으로 분할한 후, 반도체 칩의 간격을 넓히기 위해 익스팬드 공정이 행해진다. 이 경우의 익스팬드 공정은, 주로 반도체 칩의 픽업을 용이하게 하는 것을 목적으로 하고 있다. 또한, 다이싱 공정이 스텔스 다이싱 방식에 따라 행해질 경우는, 익스팬드 공정은, 상술한 바와 같이, 다이싱 라인이 형성된 반도체 웨이퍼를 반도체 칩으로 분할하기 위한 공정으로서 기능한다. 또한, 그것에 더해, 익스팬드 공정은, 분할된 반도체 칩의 간격을 넓히기 위한 공정으로서도 기능한다. 익스팬드 공정에 적용되는 방법 및 장치는, 예를 들면, 특허문헌 1∼3 등에 개시되어 있다.
그런데, 종래, 반도체 칩과, 지지부재 등의 피착체(被着體)와의 접착에는, 주로 은(銀) 페이스트가 사용되어 왔다. 그러나, 박막화 및 소형화된 반도체 칩에 은 페이스트를 사용할 경우에는, 페이스트의 삐져나옴, 막 두께 제어의 곤란성, 반도체 칩의 쏠림에 기인하는 와이어 본딩의 결점, 보이드의 발생 등이 간과할 수 없는 문제로 되어 있다. 특히, 반도체 장치에도, 반도체 칩의 고집적화 및 지지부재의 소형화가 요구되고 있다는 현 상황에서는, 이들이 큰 문제가 된다.
그래서, 최근, 반도체 칩과 피착체와의 접착에 있어서, 필름상의 다이 본딩재인 다이 본딩 필름이 사용되도록 되어 왔다. 다이 본딩 필름을 사용할 경우에는, 예를 들면, 반도체 웨이퍼의 이면에 다이 본딩 필름 및 다이싱 테이프를 이 순서로 부착한다. 그 후, 다이싱 공정에서 반도체 웨이퍼와 다이 본딩 필름을 동시에 절단함으로써, 다이 본딩 필름이 부착된 반도체 칩을 얻는다. 얻어진 반도체 칩은, 다이 본딩 필름을 통해 피착체에 접착시키는 것이 가능해진다.
반도체 웨이퍼 및 다이 본딩 필름을 스텔스 다이싱 방식에 따라 절단할 경우, 익스팬드 공정에서는, 다이싱 라인이 형성된 반도체 웨이퍼와 함께 다이 본딩 필름을 절단할 것이 요구된다. 익스팬드 공정에 의해, 반도체 웨이퍼 및 다이 본딩 필름은, 개편화된 다이 본딩 필름이 부착된 반도체 칩(「칩」이라고도 한다.)으로 분할되게 된다.
이러한 상황을 감안하여, 본 발명의 실시형태는, 반도체 웨이퍼 및 다이 본딩 필름을 양호하게 절단할 수 있는 익스팬드 방법을 제공하는 것을 목적으로 한다. 또한, 본 발명의 실시형태는, 상기 익스팬드 방법을 채용함으로써, 반도체 장치를 효율적으로 제조할 수 있는 반도체 장치의 제조방법, 및 이에 따라 얻은 반도체 장치를 제공하는 것을 목적으로 한다.
본 발명의 실시형태는, 분할 예정 라인을 따라 개질부가 형성된 반도체 웨이퍼, 다이 본딩 필름, 및 다이싱 테이프를 가진 적층체를 준비하는 공정(I); 적층체가 냉각된 상태에서 다이싱 테이프를 신장하는 공정(IIA); 신장된 다이싱 테이프를 이완하는 공정(IIB); 및, 적층체가 냉각된 상태에서 다이싱 테이프를 신장하며, 반도체 웨이퍼 및 다이 본딩 필름을 분할 예정 라인을 따라 칩으로 분할하고, 칩의 간격을 넓히는 공정(IIC)을 포함하는 익스팬드 방법에 관한 것이다.
또한, 본 발명의 다른 실시형태는, 분할 예정 라인을 따라 개질부가 형성된 반도체 웨이퍼, 다이 본딩 필름, 및 다이싱 테이프를 가진 적층체를 준비하는 공정(I); 다이싱 테이프를 신장하며, 반도체 웨이퍼 및 다이 본딩 필름을 분할 예정 라인을 따라 칩으로 분할하고, 칩의 간격을 넓히는 공정(II); 칩을 다이싱 테이프로부터 픽업하는 공정(III); 및, 칩을 피착체에 다이 본딩하는 공정(IV)을 포함하며, 공정(I) 및 공정(II)이, 상기 실시형태의 익스팬드 방법에 따라 행해지는 반도체 장치의 제조방법에 관한 것이다.
본 발명의 또 다른 실시형태는, 피착체와, 해당 피착체에 접착된 칩을 가진 반도체 장치로서, 상기 실시형태의 반도체 장치의 제조방법에 따라 제조된 반도체 장치에 관한 것이다.
본원의 개시는, 2012년 12월 26일에 출원된 특원 2012-282785호에 기재된 주제와 관련되어 있으며, 그들의 개시 내용은 인용에 의해 여기에 원용된다.
본 발명의 실시형태에 따르면, 반도체 웨이퍼 및 다이 본딩 필름을 양호하게 절단할 수 있는 익스팬드 방법을 제공하는 것이 가능하다. 또한, 본 발명의 실시형태에 따르면, 반도체 장치를 효율적으로 제조할 수 있는 반도체 장치의 제조방법, 및 그에 의해 얻은 반도체 장치를 제공하는 것이 가능하다.
[도 1] 도 1은, 익스팬드 방법의 일 실시형태를 나타내는 개념도이다.
[도 2] 도 2는, 분할 예정 라인을 따라 개질부가 형성된 반도체 웨이퍼를 얻은 공정의 일 실시형태를 나타내는 개념도이다.
[도 3] 도 3은, 반도체 웨이퍼에 다이 본딩 필름을 붙이는(貼付) 공정의 일 실시형태를 나타내는 개념도이다.
[도 4] 도 4는, 다이 본딩 필름에 다이싱 테이프를 붙이는 공정의 일 실시형태를 나타내는 개념도이다.
[도 5] 도 5는, 반도체 웨이퍼에 다이싱 다이 본딩 일체형 시트를 붙이는 공정의 일 실시형태를 나타내는 개념도이다.
[도 6a] 도 6a는, 익스팬드 방법의 일 실시형태(공정(Ia)∼(IIa))를 나타내는 개념도이다.
[도 6b] 도 6b는, 익스팬드 방법의 일 실시형태(공정(IIb)∼(IIc))를 나타내는 개념도이다.
[도 7a] 도 7a는, 익스팬드 방법의 일 실시형태(공정(Ia')∼(IIa'))를 나타내는 개념도이다.
[도 7b] 도 7b는, 익스팬드 방법의 일 실시형태(공정(IIb')∼(IIc'))를 나타내는 개념도이다.
[도 8] 도 8은, 적층체의 일 실시형태를 나타내는 개념도이다.
[도 9] 도 9는, 익스팬드 방법의 일 실시형태를 나타내는 플로우 차트이다.
[도 10] 도 10은, 칩을 다이싱 테이프로부터 픽업하는 공정의 일 실시형태를 나타내는 개념도이다.
[도 11] 도 11은, 칩을 피착체에 다이 본딩하는 공정의 일 실시형태를 나타내는 개념도이다.
[도 12] 도 12는, 반도체 장치의 일 실시형태를 나타내는 개념도이다.
[도 13] 도 13은, 반도체 장치의 일 실시형태를 나타내는 개념도이다.
[도 14a] 도 14a는, 신장량 및 신장률의 평가에 사용되는 다이싱 테이프의 일 실시형태를 나타내는 개념도이다.
[도 14b] 도 14b는, 실시예 1 및 비교예 1에서 평가에 사용한 다이싱 다이 본딩 일체형 시트를 나타내는 개념도이다.
[도 15] 도 15는, 실시예 2에서 익스팬드한 후의 반도체 웨이퍼를 나타내는 사진이다.
[도 16] 도 16은, 실시예 3에서 익스팬드한 후의 반도체 웨이퍼를 나타내는 사진이다.
[도 17] 도 17은, 비교예 2에서 익스팬드한 후의 반도체 웨이퍼를 나타내는 사진이다.
[도 18] 도 18은, 종래 익스팬드 방법의 일 예를 나타내는 개념도이다.
[도 2] 도 2는, 분할 예정 라인을 따라 개질부가 형성된 반도체 웨이퍼를 얻은 공정의 일 실시형태를 나타내는 개념도이다.
[도 3] 도 3은, 반도체 웨이퍼에 다이 본딩 필름을 붙이는(貼付) 공정의 일 실시형태를 나타내는 개념도이다.
[도 4] 도 4는, 다이 본딩 필름에 다이싱 테이프를 붙이는 공정의 일 실시형태를 나타내는 개념도이다.
[도 5] 도 5는, 반도체 웨이퍼에 다이싱 다이 본딩 일체형 시트를 붙이는 공정의 일 실시형태를 나타내는 개념도이다.
[도 6a] 도 6a는, 익스팬드 방법의 일 실시형태(공정(Ia)∼(IIa))를 나타내는 개념도이다.
[도 6b] 도 6b는, 익스팬드 방법의 일 실시형태(공정(IIb)∼(IIc))를 나타내는 개념도이다.
[도 7a] 도 7a는, 익스팬드 방법의 일 실시형태(공정(Ia')∼(IIa'))를 나타내는 개념도이다.
[도 7b] 도 7b는, 익스팬드 방법의 일 실시형태(공정(IIb')∼(IIc'))를 나타내는 개념도이다.
[도 8] 도 8은, 적층체의 일 실시형태를 나타내는 개념도이다.
[도 9] 도 9는, 익스팬드 방법의 일 실시형태를 나타내는 플로우 차트이다.
[도 10] 도 10은, 칩을 다이싱 테이프로부터 픽업하는 공정의 일 실시형태를 나타내는 개념도이다.
[도 11] 도 11은, 칩을 피착체에 다이 본딩하는 공정의 일 실시형태를 나타내는 개념도이다.
[도 12] 도 12는, 반도체 장치의 일 실시형태를 나타내는 개념도이다.
[도 13] 도 13은, 반도체 장치의 일 실시형태를 나타내는 개념도이다.
[도 14a] 도 14a는, 신장량 및 신장률의 평가에 사용되는 다이싱 테이프의 일 실시형태를 나타내는 개념도이다.
[도 14b] 도 14b는, 실시예 1 및 비교예 1에서 평가에 사용한 다이싱 다이 본딩 일체형 시트를 나타내는 개념도이다.
[도 15] 도 15는, 실시예 2에서 익스팬드한 후의 반도체 웨이퍼를 나타내는 사진이다.
[도 16] 도 16은, 실시예 3에서 익스팬드한 후의 반도체 웨이퍼를 나타내는 사진이다.
[도 17] 도 17은, 비교예 2에서 익스팬드한 후의 반도체 웨이퍼를 나타내는 사진이다.
[도 18] 도 18은, 종래 익스팬드 방법의 일 예를 나타내는 개념도이다.
이하, 도면을 이용하여 본 발명의 실시형태에 관해 설명한다. 또한, 각 도면에서 동일 부재에는 동일 번호를 붙여, 이하에서는 중복되는 설명은 생략하고 있다.
[제 1 실시형태]
제 1 실시형태는, 반도체 웨이퍼 및 다이 본딩 필름을 분할 예정 라인을 따라 절단하여, 칩으로 분할하고, 칩의 간격을 넓히기 위한 익스팬드 방법에 관한 것이다.
반도체 웨이퍼 및 다이 본딩 필름을 절단할 경우, 다이 본딩 필름의 파단성(破斷性)이 향상된다는 관점에서, 일반적으로는 익스팬드 공정은 저온에서 행해진다. 그러나, 익스팬드 공정을 저온에서 행했음에도 불구하고, 반도체 웨이퍼 및 다이 본딩 필름을 절단할 수 없는 경우가 있다. 도 18은, 종래 익스팬드 방법의 일 예를 나타내는 개념도로, 반도체 웨이퍼(1) 및 다이 본딩 필름(2)이 절단되지 않은 예를 나타내고 있다. 도 18에서는, 반도체 웨이퍼(1) 및 다이 본딩 필름(2)이 적층된 다이싱 테이프(3)가, 냉각기를 구비한 익스팬드 스테이지(10)에 의해 냉각되면서 밀어 올려짐으로써 신장되어 있다.
본 발명의 발명자들은, 반도체 웨이퍼 및 다이 본딩 필름을 절단할 수 없는 원인의 하나가, 저온 상태에서의 다이싱 테이프의 연신성(延伸性)에 있다고 생각했다. 저온 상태에서는 다이싱 테이프의 연신성이 저하하여, 다이싱 테이프의 신장량이 불충분해지며, 그 결과, 반도체 웨이퍼 및 다이 본딩 필름에 주어지는 외력이 작아진다고 생각된다. 그래서, 본 실시형태의 익스팬드 방법은, 저온 상태에 있는 다이싱 테이프의 연신성을 향상시키는 방법으로서 제공되는 것이다.
즉, 익스팬드 공정을 저온에서 행함으로써 다이 본딩 필름 자체의 파단성은 향상되지만, 그 한편으로 다이싱 테이프의 연신성이 낮아져, 반도체 웨이퍼 및 다이 본딩 필름에 충분한 외력을 작용시킬 수 없다. 이에 대해, 본 실시형태는, 저온 상태에 있는 다이싱 테이프의 연신성을 간편한 방법으로 향상시키고, 그에 의해, 반도체 웨이퍼 및 다이 본딩 필름을 양호하게 절단하는 것을 가능하게 하는 익스팬드 방법이다.
제 1 실시형태는, 분할 예정 라인을 따라 개질부(改質部)가 형성된 반도체 웨이퍼, 다이 본딩 필름, 및 다이싱 테이프를 가진 적층체를 준비하는 공정(I); 적층체가 냉각된 상태에서 다이싱 테이프를 신장하는 공정(IIA); 신장된 다이싱 테이프를 이완하는 공정(IIB); 및, 적층체가 냉각된 상태에서 다이싱 테이프를 신장하며, 반도체 웨이퍼 및 다이 본딩 필름을 분할 예정 라인을 따라 칩으로 분할하고, 칩의 간격을 넓히는 공정(IIC)을 가진 익스팬드 방법에 관한 것이다. 도 1은, 제 1 실시형태를 나타내는 개념도이다. 적층체는 단면도로서 도시되어 있다. 특별히 규정하지 않는 한, 제 1 실시형태에 관한 설명은, 모순되지 않는 범위에서 후술하는 다른 실시형태에도 적용된다.
본 실시형태는, 공정(I)∼공정(IIC)을 이 순서로 가진다. 각 공정의 전후에 임의의 공정, 예를 들면, 보호 시트를 박리하는 공정, 반송 공정, 검사 또는 확인 공정 등을 포함하는 것도 가능하다. 바람직하게는, 공정(IIA)∼공정(IIC)을 연속해서 행한다.
(공정(I))
도 1에 나타내는 바와 같이, 우선, 분할 예정 라인(4)을 따라 개질부(5)가 형성된 반도체 웨이퍼(1), 다이 본딩 필름(2), 및 다이싱 테이프(3)를 가진 적층체(6)를 준비한다(공정(I)). 적층체(6)를 얻는 방법으로서는, 종래 공지의 방법을 적용하는 것이 가능하다. 적층체(6)를 얻는 방법의 예를 이하에 나타낸다.
반도체 웨이퍼로서는, 예를 들면, 단결정 실리콘, 다결정 실리콘 등의 실리콘; 각종 세라믹; 사파이어; 질화갈륨, 갈륨비소 등의 화합물 반도체 등으로 이루어지는 웨이퍼를 들 수 있다. 이들 이외의 반도체 웨이퍼를 사용하는 것도 가능하다.
반도체 웨이퍼의 두께 및 사이즈는 특별히 한정되지 않는다. 반도체 웨이퍼의 두께는, 치핑의 발생을 저감시킨다는 관점에서, 예를 들면, 25㎛ 이상이 바람직하다. 또한, 반도체 웨이퍼의 두께는, 패키지를 소형화한다는 관점에서, 예를 들면, 100㎛ 이하가 바람직하고, 75㎛ 이하가 보다 바람직하며, 50㎛ 이하가 더욱 바람직하다. 반도체 웨이퍼의 직경은, 생산성 향상의 관점에서, 예를 들면, 200㎜ 이상이 바람직하며, 300㎜ 이상이 보다 바람직하다.
「분할 예정 라인」이란, 반도체 웨이퍼를 분할할 예정인 라인을 말한다. 분할 예정 라인을 따라 반도체 웨이퍼 및 다이 본딩 필름을 절단함으로써, 칩을 얻을 수 있다. 얻어진 「칩」은, 반도체 칩 및 이것에 접착되어 있는 개편화(個片化)된 다이 본딩 필름을 포함하는 것이 된다.
반도체 웨이퍼에는, 분할 예정 라인을 따라 미리 개질부가 형성되어 있다. 「개질부」는, 반도체 웨이퍼 내부에 집광점(集光点)을 맞춰 레이저광을 조사함으로써 형성된, 취약한 개질부인 것이 바람직하다. 도 2는, 반도체 웨이퍼(1)에, 분할 예정 라인(4)을 따라 개질부(5)를 형성하는 공정의 일 실시형태를 나타내는 개념도이다. 반도체 웨이퍼(1)에의 레이저광의 조사는, 반도체 웨이퍼(1)의 표면, 즉, 회로가 형성되어 있는 면(1a)에서부터 행해도 되고, 또는, 반도체 웨이퍼의 이면, 즉, 회로가 형성되어 있지 않은 면(1b)에서부터 행해도 된다.
반도체 웨이퍼 내에 개질부를 형성하는 방법에 관해서는, 특개 2002-192370호 공보, 특개 2003-338467호 공보 등에 기재된 방법을 사용할 수 있다. 레이저광의 조사에 사용할 수 있는 장치로서는, 예를 들면, 레이저 다이싱 장치 「MAHOHDICING MACHINE」(가부시키가이샤 도쿄세이미츠 제), 레이저 다이싱 소 「DFL7360」(가부시키가이샤 디스코 제) 등을 들 수 있다.
레이저 다이싱 장치 「MAHOHDICING MACHINE」(가부시키가이샤 도쿄세이미츠 제)를 사용할 경우의 조건의 일 예를 이하에 나타낸다. 이하의 조건으로 반도체 웨이퍼의 내부에 집광점을 맞추고, 분할 예정 라인을 따라 반도체 웨이퍼의 표면측에서부터 레이저광을 조사하여, 반도체 웨이퍼의 내부에 개질부를 형성할 수 있다. 개질부는, 다광자(多光子) 흡수에 의해 반도체 웨이퍼 내부가 국소적으로 가열 용융됨으로써 형성된 용융 처리 영역인 것이 바람직하다.
(레이저 가공 조건)
(A) 반도체 웨이퍼:실리콘 웨이퍼(두께 75㎛, 외경 12인치(300㎜))
(B) 레이저광원:반도체 레이저 여기 Nd:YAG레이저
파장:1064㎚
레이저광 스폿 단면적:3.14×10-8㎠
발진 형태:Q스위치 펄스
반복 주파수:100㎑
펄스 폭:30㎱
출력:20μJ/펄스
레이저광 품질:TEM00
편광 특성:직선 편광
(C) 집광용 렌즈 배율:50배
NA:0.55
레이저광 파장에 대한 투과율:60퍼센트
(D) 반도체 웨이퍼가 재치되는 재치대(載置臺)의 이동 속도:100㎜/초
분할 예정 라인의 간격은 특별히 한정되지 않는다. 얻어지는 칩은, 분할 예정 라인의 간격에 따른 사이즈를 가진 것이 된다.
다이 본딩 필름은, 반도체 칩을 리드 프레임, 유기 기판 등의 반도체 칩 탑재용 지지부재에 실장할 경우, 또한, 반도체 칩끼리를 적층할 경우 등에 사용되는 접착 필름이다. 다이 본딩 필름은, 다이 본딩 공정의 간략화 및 처리량의 향상 등에 기여한다. 다이 본딩 필름으로서는, 시판품을 사용할 수 있다. 적층체에 있어서, 다이 본딩 필름은, 통상, 반도체 웨이퍼보다 크며, 또, 원형 또는 거의 원형 형상을 가지고 있다.
다이 본딩 필름의 두께 및 사이즈는 특별히 한정되지 않는다. 다이 본딩 필름의 직경은, 반도체 웨이퍼로부터의 박리를 방지한다는 관점에서, 예를 들면, 350㎜ 이하가 바람직하고, 335㎜ 이하가 보다 바람직하며, 320㎜ 이하가 더욱 바람직하다. 특별히 한정되는 것은 아니지만, 이들의 사이즈는, 직경 300㎜의 반도체 웨이퍼에 특히 적합한 값이다.
다이싱 테이프는, 반도체 웨이퍼의 다이싱 공정에서는 반도체 웨이퍼를 보호 및 고정하고, 또한 그 후의 공정에서는 반도체 칩을 지지하기 위하여 등으로 사용되는 테이프이다. 다이싱 테이프로서는, 시판품을 사용할 수 있다. 적층체에 있어서, 다이싱 테이프는, 통상, 다이 본딩 필름보다 크며, 또, 원형 또는 거의 원형 형상을 가지고 있다.
다이싱 테이프의 두께 및 사이즈는 특별히 한정되지 않는다. 다이싱 테이프의 두께는, 작업성 및 프로세스성의 관점에서, 예를 들면, 70㎛ 이상이 바람직하다.
다이 본딩 필름 및 다이싱 테이프는, 양자가 맞붙은(貼合) 다이싱 다이 본딩 일체형 시트의 형태로서도 시판되고 있다. 다이싱 다이 본딩 일체형 시트를 사용함으로써, 반도체 웨이퍼 이면에의 다이 본딩 필름 및 다이싱 테이프의 부착을 한 번에 행하는 것이 가능해진다. 다이싱 다이 본딩 일체형 시트는, 반도체 장치의 제조 공정의 단축, 박형(薄型) 웨이퍼의 핸들링성의 향상 등에 기여하는 것이다.
반도체 웨이퍼, 다이 본딩 필름, 및 다이싱 테이프를 가진 적층체는, 통상, 적어도 반도체 웨이퍼, 다이 본딩 필름, 및 다이싱 테이프를 이 순서로 가지고 있다. 적층체는, 이들의 층 이외에, 반도체 웨이퍼 표면을 보호하는 보호 테이프, 다이싱 테이프를 지지하는 지지 필름 등의 임의의 층을 가지고 있어도 된다. 또한, 다이 본딩 필름 및 다이싱 테이프는, 각각 단층(單層)으로 구성되어 있어도, 복수의 층으로 구성되어 있어도 된다.
익스팬드 후에 다이 본딩 필름을 절단할 수 없었던 부분을 인식하기 쉽다는 점에서는, 다이 본딩 필름과 다이싱 테이프는 투명성, 색조(色調) 등이 다른 것인 것이 바람직하다.
적층체는, 예를 들면, 반도체 웨이퍼의 이면에 다이 본딩 필름을 부착하고, 이어서, 다이 본딩 필름에 다이싱 테이프를 부착함으로써 얻어진다. 도 3은, 반도체 웨이퍼(1)에 다이 본딩 필름(2)을 부착하는 공정의 일 실시형태를 나타내는 개념도이며, 도 4는, 다이 본딩 필름(2)에 다이싱 테이프(3)를 부착하는 공정의 일 실시형태를 나타내는 개념도이다.
반도체 웨이퍼에 다이 본딩 필름을 부착할 때의 온도 및 압력에 특별히 제한은 없으며, 다이 본딩 필름의 접착성 등을 고려하여, 적절히 정할 수 있다.
다이 본딩 필름에 다이싱 테이프를 부착할 때의 온도 및 압력에도 특별히 제한은 없으며, 다이 본딩 필름 및 다이싱 테이프의 접착성, 점착성 등을 고려하여, 적절히 정할 수 있다.
또한, 예를 들면, 다이싱 다이 본딩 일체형 시트를 사용할 경우는, 적층체는, 반도체 웨이퍼의 이면에 다이싱 다이 본딩 일체형 시트의 다이 본딩 필름측의 면을 부착함으로써 얻어질 수 있다. 도 5는, 반도체 웨이퍼(1)에 다이싱 다이 본딩 일체형 시트(8)를 부착하는 공정의 일 실시형태를 나타내는 개념도이다.
반도체 웨이퍼에 다이싱 다이 본딩 일체형 시트를 부착할 때의 온도 및 압력에도 특별히 제한은 없다. 부착할 때의 온도는, 반도체 웨이퍼와의 밀착성을 향상시키는 관점에서, 예를 들면, 50℃ 이상이 바람직하고, 또한, 다이싱 테이프의 내열성의 관점에서, 예를 들면, 80℃ 이하가 바람직하다.
반도체 웨이퍼 내부에의 개질부의 형성은, 반도체 웨이퍼에 다이 본딩 필름을 부착하기 전에 행하는 것; 반도체 웨이퍼에 다이 본딩 필름을 부착한 후에 행하는 것; 또는, 반도체 웨이퍼에 다이 본딩 필름 및 다이싱 테이프 혹은 다이싱 다이 본딩 일체형 시트를 부착한 후에 행하는 것이 가능하다.
부착 전에 개질부의 형성을 행할 경우는, 부착할 때에 반도체 웨이퍼에 가해지는 응력에 의해 반도체 웨이퍼가 절단되는 것을 방지하기 위해, 반도체 웨이퍼를 지지하고 부착을 행하는 것이 바람직하다.
부착 후에 개질부의 형성을 행할 경우는, 레이저광을 투과시키는 다이 본딩 필름 및 다이싱 테이프, 또는 다이싱 다이 본딩 일체형 시트를 사용함으로써, 반도체 웨이퍼의 이면으로부터도 레이저광을 조사하는 것이 가능해진다.
(공정(IIA))
다음으로, 적층체(6)가 냉각된 상태에서 다이싱 테이프(3)를 신장한다(공정(IIA)).「적층체가 냉각된 상태」란, 적층체의 온도가 실온(室溫)보다 낮은 온도에 있는 상태를 말한다. 신장을, 적층체를 냉각하면서 행할지 여부는 문제가 되지 않는다. 적층체를 미리 냉각한 후에 다이싱 테이프를 신장해도, 또한, 적층체를 냉각하면서 다이싱 테이프를 신장해도 된다.
신장될 때의 적층체의 온도는, 실온(예를 들면 25℃)보다 낮은 온도이다. 다이 본딩 필름의 분단성(分斷性)을 향상시키는 관점에서, 적층체의 온도는, 예를 들면, 10℃ 이하가 바람직하고, 0℃ 이하가 보다 바람직하며, -5℃ 이하가 더욱 바람직하고, -10℃ 이하가 특히 바람직하다. 다이 본딩 필름의 분단성을 고려하면, 적층체의 온도는 낮을수록 바람직하다. 다만, 다이 본딩 필름 및 다이싱 테이프의 실용적인 기계적 특성을 유지한다는 관점에서, 적층체의 온도는, 예를 들면, -15℃ 이상이 바람직하다. 적층체의 온도는, 반도체 웨이퍼 표면의 온도, 또는, 다이싱 테이프의 이면(다이 본딩 필름에 부착되어 있지 않은 면)의 온도를 측정함으로써 얻은 값으로 한다.
냉각 방법은 특별히 한정되지 않는다. 예를 들면, 냉각기로부터의 냉각풍, 냉각기를 구비한 쿨링 스테이지 등을 사용한 방법을 들 수 있다.
다이싱 테이프의 신장은, 다이싱 테이프에 외력을 가함으로써 행할 수 있지만, 그 방법은 특별히 한정되지 않는다. 외력은, 다이싱 테이프가 면 방향으로 신장되도록 가한다. 본 공정에서, 통상은, 다이싱 테이프를 방사상으로 신장한다.
공정(IIA)에서의 신장은, 통상, 반도체 웨이퍼 및 다이 본딩 필름을 칩으로 분할하는 것을 목적으로는 하지 않는다. 그러나, 부분적으로 분할 예정 라인을 따라 칩으로 분할되는 경우도 있다. 또는, 반도체 웨이퍼는 부분적으로 분할되고, 다이 본딩 필름은 분할되지 않는다는 경우도 있다.
신장 시간은, 특별히 제한되는 것은 아니다. 예를 들면, 5초 이상이 바람직하고, 또한, 60초 이하가 바람직하다. 신장 시간은, 외력을 가하는 시간에 상당하다.
신장 속도는, 다이 본딩 필름의 분단성을 향상시키는 관점에서, 예를 들면, 10㎜/초 이상이 바람직하고, 50㎜/초 이상이 보다 바람직하다. 또한, 신장 속도는, 외주부(外周部)의 다이 본딩 필름이 웨이퍼 상으로 비산하는 결점을 억제하는 관점에서, 예를 들면, 400㎜/초 이하가 바람직하고, 200㎜/초 이하가 보다 바람직하다.
(공정(IIB))
공정(IIA) 후에, 신장된 다이싱 테이프(3)를 이완한다(공정(IIB)). 「다이싱 테이프를 이완한다」란, 공정(IIA)에서 다이싱 테이프에 가해진 외력을 작아지게 하는 것, 또는, 없애는 것을 말한다.
다이싱 테이프를 이완할 때에는, 적층체는 냉각된 상태이어도, 냉각되어 있지 않은 상태이어도 된다. 즉, 다이싱 테이프의 온도는, 실온보다 낮은 온도이어도, 실온 이상의 온도이어도 된다. 통상은, 냉각된 상태에 있다.
공정(IIA)∼공정(IIC) 사이에 다른 임의의 공정을 포함하지 않는 경우, 공정(IIB)에 의해 신장된 다이싱 테이프를 이완하기 시작하는 시점에서부터, 공정(IIC)에 의해 다시 다이싱 테이프를 신장하기 시작하는 시점까지의 시간이, 다이싱 테이프를 이완하는 시간이 된다. 이 경우의 이완하는 시간은, 작업성의 관점, 또는, 냉각 방법에 따라서는 적층체를 냉각된 상태로 유지한다는 관점에서, 예를 들면, 10초 이하가 바람직하고, 5초 이하가 보다 바람직하다. 또한, 이완하는 시간은, 다이 본딩 필름의 분단성을 향상시키는 관점에서, 예를 들면, 1초 이상이 바람직하다.
다이싱 테이프를 이완함으로써, 통상, 신장된 다이싱 테이프는 수축한다. 그러나, 수축되는 일없이 신장된 상태가 유지되는 경우도 있다. 공정(IIB)에서, 다이싱 테이프는, 수축해도, 또는, 신장된 상태가 유지되고 있어도 상관없다.
(공정(IIC))
그 후, 적층체(6)가 냉각된 상태에서 다이싱 테이프(3)를 신장하며, 반도체 웨이퍼(1) 및 다이 본딩 필름(2)을 분할 예정 라인(4)을 따라 칩(7)으로 분할하고, 칩(7)의 간격을 넓힌다(공정(IIC)). 「적층체가 냉각된 상태」란, 상술한 공정(IIA)에서의 상태와 동일한 상태를 말한다. 또한, 공정(IIA)과 동일하게, 다이싱 테이프의 신장은, 다이싱 테이프에 외력을 가함으로써 행해지지만, 그 방법은 특별히 한정되지 않는다. 외력은, 다이싱 테이프가 면 방향으로 신장되도록 가한다. 본 공정에서, 통상은, 다이싱 테이프를 방사상으로 신장한다.
공정(IIC)에서는, 다이싱 테이프를 신장함으로써, 반도체 웨이퍼 및 다이 본딩 필름을 분할 예정 라인을 따라 칩으로 분할하고, 칩의 간격을 넓히다. 칩의 간격(「커프 폭」이라고도 한다.)은 특별히 한정되지 않지만, 나중의 픽업 공정에서의 픽업성을 향상시킨다는 관점에서, 예를 들면, 10㎛ 이상이 바람직하고, 30㎛ 이상이 보다 바람직하며, 50㎛ 이상이 더욱 바람직하다.
신장 시간은, 특별히 제한되는 것은 아니다. 예를 들면, 5초 이상이 바람직하고, 또한, 60초 이하가 바람직하다. 신장 시간은, 외력을 가하는 시간에 상당하다.
신장 속도는, 다이 본딩 필름의 분단성을 향상시키는 관점에서, 예를 들면, 10㎜/초 이상이 바람직하고, 50㎜/초 이상이 보다 바람직하다. 또한, 신장 속도는, 외주부의 다이 본딩 필름이 웨이퍼 상으로 비산하는 결점을 억제하는 관점에서, 예를 들면, 400㎜/초 이하가 바람직하고, 200㎜/초 이하가 보다 바람직하다.
분단성을 향상시키는 관점에서, 공정(IIC)에서 다이싱 테이프에 가해지는 외력은, 공정(IIA)에서 다이싱 테이프에 가해지는 외력보다도 큰 것이 바람직하다.
다이싱 테이프를 신장하고, 이완한다는 공정을 반복해서 행하는 것, 즉, 예를 들면, 공정(I) 후, 공정(IIA)→공정(IIB)→공정(IIA)→공정(IIB)→공정(IIC)에 따를 수도 있다.
공정(IIA)∼(IIC)은, 시판의 익스팬드 장치를 사용해서 행할 수 있다. 익스팬드 장치로서, 예를 들면, 「MAE300」(가부시키가이샤 도쿄세이미츠 제), 「다이 세퍼레이터 DDS2300」(가부시키가이샤 디스코 제) 등을 들 수 있다.
다이싱 테이프를 신장하고, 이완하고, 다시 신장한다는 공정을 행함으로써, 다이싱 테이프의 연신성이 향상되어, 적층체가 냉각된 상태이어도 다이싱 테이프가 충분히 연신되어, 반도체 웨이퍼 및 다이 본딩 필름의 분할을 양호하게 행하는 것이 가능해진다.
스텔스 다이싱 방식에서는, 반도체 웨이퍼 및 다이 본딩 필름의 절단은, 다음과 같이 진행될 것으로 생각되고 있다. 우선, 다이싱 테이프가 신장될 때에 반도체 웨이퍼에 외력이 가해져, 반도체 웨이퍼 내부의 개질부를 기점으로 하여 반도체 웨이퍼의 두께 방향으로 균열이 발생한다. 이어서, 이 균열이 반도체 웨이퍼의 표면 및 이면, 나아가, 반도체 웨이퍼와 밀착된 다이 본딩 필름에까지 도달하여, 반도체 웨이퍼 및 다이 본딩 필름이 파단된다.
다이싱 테이프의 연신성이 뛰어나다면, 반도체 웨이퍼에 가해지는 외력이 커지기 때문에, 반도체 웨이퍼 및 다이 본딩 필름을 높은 수율로 절단할 수 있는 것으로 생각할 수 있다.
상술한 도 18에 나타내는 종래의 익스팬드 방법에서, 다이싱 테이프(3)의 연신성을 향상시키기 위해 다이싱 테이프(3)를 밀어 올리는 힘을 크게 한 경우에는, 이른바 넥킹 현상이 발생하는, 파단되는 등의 문제가 생겨, 다이싱 테이프(3)를 충분히 신장하는 것은 곤란하다.
넥킹 현상의 발생은, 분자 간 상호작용이 낮은 다이싱 테이프, 예를 들면, 폴리에틸렌(PE), 폴리프로필렌(PP) 등의 범용 폴리올레핀계의 재료로 형성된 다이싱 테이프를 사용한 경우에 현저해진다. 본 실시형태에 따르면, 분자 간 상호작용이 낮은 다이싱 테이프이어도, 넥킹 현상 및 파단의 발생을 감소시키고, 연신성을 향상시킬 수 있다.
예를 들면, 본 실시형태에 따르면, 다이싱 테이프의 신장량을, 바람직하게는 1.0㎜ 이상, 보다 바람직하게는 1.5㎜ 이상, 더욱 바람직하게는 2.0㎜ 이상, 특히 바람직하게는 3.0㎜ 이상으로 할 수 있다. 다만, 신장량은, 다이싱 테이프의 파단을 억제하는 관점에서는, 6.0㎜ 이하가 바람직하다. 신장량[㎜]은, 다이싱 테이프의 중심을 통과하는 직선에 대해, 「(신장 후의 길이[㎜])-(신장 전의 길이[㎜])」에 의해 구해지는 값이다. 특별히 한정되는 것은 아니지만, 상기 범위는, 바람직하게는 직경 200㎜ 이상, 보다 바람직하게는 직경 300㎜ 이상의 반도체 웨이퍼의 절단에 특히 적합한 값이다.
신장량은, 이하의 방법에 의해 측정할 수 있다. 도 14a에, 신장 전의 다이싱 테이프 및 신장 후의 다이싱 테이프의 개념도(평면도 및 단면도)를 나타낸다.
(1) 신장 전의 다이싱 테이프(3)의 중심(O)으로부터의 거리가 L1/2[㎜]인 개소에, 마크(A)를 붙인다(도 14a(1)).
(2) 중심(O)을 대칭 중심으로 하여, 마크(A)와 점 대칭이 되는 위치에 마크(B)를 붙인다. AB 사이의 거리 L1[㎜]을, 「신장 전의 길이[㎜]」로 한다(도 14a(1)).
(3) 본 실시형태의 익스팬드 방법에 따라, 다이싱 테이프(3)를 신장한다.
(4) 신장 후의 다이싱 테이프(3)에서, AB 사이의 거리 L2[㎜]를 측정하여, 「신장 후의 길이[㎜]」로 한다(도 14a(2)).
(5) 「(신장 후의 길이[㎜])-(신장 전의 길이[㎜])」에 의해, 신장량[㎜]을 구한다.
다이싱 테이프의 임의의 일 방향에 대해 구한 신장량이 상기 범위에 들어가는 것이 바람직하며, 보다 바람직하게는 다이싱 테이프의 MD방향 및 TD방향에 대해 구한 신장량의 평균치가 상기 범위에 들어가는 것이 바람직하다.
또한, 예를 들면, 본 실시형태에 따르면, 공정(IIC)을 실시한 후의 다이싱 테이프의 신장률을, 바람직하게는 1.0% 이상, 보다 바람직하게는 1.5% 이상, 더욱 바람직하게는 2.0% 이상, 특히 바람직하게는 3.0% 이상으로 할 수 있다. 다만, 신장률은, 다이싱 테이프의 파단을 억제하는 관점에서는, 3.0% 이하가 바람직하고, 2.0% 이하가 보다 바람직하다. 신장률[%]은, 다이싱 테이프의 중심을 통과하는 직선에 대해, 「(신장량[㎜])/(신장 전의 길이[㎜])×100」에 의해 구해지는 값이다. 특별히 한정되는 것은 아니지만, 상기 범위는, 바람직하게는 직경 200㎜ 이상, 보다 바람직하게는 직경 300㎜ 이상의 반도체 웨이퍼에 특히 적합한 값이다. 「신장량[㎜]」 및 「신장 전의 길이[㎜]」는, 상술한 바와 같다.
다이싱 테이프의 임의의 일 방향에 대해 요구한 신장률이 상기 범위에 들어가는 것이 바람직하며, 보다 바람직하게는 다이싱 테이프의 MD방향 및 TD방향에 대해 구한 신장률의 평균치가 상기 범위에 들어가는 것이 바람직하다.
신장량 및 신장률을 측정할 때에, 신장 전의 길이는, 절단될 반도체 웨이퍼의 사이즈, 즉, 다이싱 테이프를 부착할 반도체 웨이퍼의 사이즈에 따라, 적절히 설정하면 된다. 예를 들면, 직경 D[㎜]의 반도체 웨이퍼를 절단하기 위해 사용하는 다이싱 테이프는, AB 사이의 거리 L1[㎜]를, (D-5)∼(D+5)[㎜]로 하여 측정한 신장량 및 신장률이, 상기 범위에 들어가는 것이 바람직하다. 일 예를 들면, 직경 300㎜의 반도체 웨이퍼에 사용하는 다이싱 테이프는, L1=250㎜인 경우에, 신장량 및 신장률이, 상기 범위에 들어가는 것이 바람직하다.
다이싱 테이프의 신장량 및 신장률의 평가에는, 다이싱 테이프 대신에 다이싱 다이 본딩 일체형 시트를 사용해도 된다. 다이싱 다이 본딩 일체형 시트를 반도체 웨이퍼가 적층되어 있지 않은 상태에서 익스팬드 하면, 균열의 기점이 존재하지 않는 것에 의해, 통상은, 다이 본딩 필름이 절단되는 일없이 다이싱 테이프와 함께 신장되게 된다. 다이 본딩 필름이 신장되는 경우라도, 다이싱 다이 본딩 일체형 시트의 신장량 및 신장률을 다이싱 테이프의 신장량 및 신장률로서 적용할 수 있다.
본 실시형태에서는, 종래의 익스팬드 방법과 비교하여, 공정(IIC)에서 가하는 외력과 종래의 익스팬드 방법에서 가하는 외력을 동일한 크기로 했을 경우에, 다이싱 테이프의 신장량 및 신장률을, 예를 들면, 1.5배 이상, 바람직하게는 2배 이상으로 크게 하는 것도 가능하다.
본 실시형태는, 특별한 장치를 사용하는 일없이, 또, 복잡한 공정을 거치는 일없이, 간편한 공정에 의해 시판 중인 다이싱 테이프의 연신성을 향상시킬 수 있는 뛰어난 익스팬드 방법이다. 본 실시형태의 익스팬드 방법에 의해, 반도체 웨이퍼 및 다이 본딩 필름을 양호하게 절단할 수 있다.
[제 2 실시형태]
제 2 실시형태는, 분할 예정 라인을 따라 개질부가 형성된 반도체 웨이퍼, 다이 본딩 필름, 다이싱 테이프, 및 프레임을 가진 적층체를 준비하는 공정(Ia); 승강 가능한 익스팬드 스테이지 및 프레임을 고정 가능한 고정부재를 구비한 익스팬드 장치의 익스팬드 스테이지 상에, 적층체를 공급하는 공정(Ib); 고정부재에 의해 프레임을 고정하는 공정(Ic); 적층체가 냉각된 상태에서 익스팬드 스테이지를 상승시켜, 다이싱 테이프를 신장하는 공정(IIa); 상승시킨 익스팬드 스테이지를 하강시켜, 신장된 다이싱 테이프를 이완하는 공정(IIb); 및, 적층체가 냉각된 상태에서 익스팬드 스테이지를 상승시켜, 다이싱 테이프를 신장하고, 반도체 웨이퍼 및 다이 본딩 필름을 분할 예정 라인을 따라 칩으로 분할하며, 칩의 간격을 넓히는 공정(IIc)을 가진 익스팬드 방법에 관한 것이다.
도 6a및 도 6b는, 익스팬드 방법의 실시형태를 나타내는 개념도이며, 도 9는, 익스팬드 방법의 실시형태를 나타내는 플로우 차트이다. 본 실시형태에서는, 승강 가능한 익스팬드 스테이지와 프레임을 고정 가능한 고정부재를 구비한 익스팬드 장치를 사용한다. 모순되지 않는 범위에서, 제 1 실시형태에 관한 설명은 본 실시형태에도 적용된다.
(공정(Ia))
우선, 분할 예정 라인(4)을 따라 개질부(5)가 형성된 반도체 웨이퍼(1), 다이 본딩 필름(2), 다이싱 테이프(3), 및 프레임(9)을 가진 적층체(6')를 준비한다(공정(Ia), 스텝 S1). 본 실시형태에 있어서의 적층체(6')는, 분할 예정 라인(4)을 따라 개질부(5)가 형성된 반도체 웨이퍼(1), 다이 본딩 필름(2), 및 다이싱 테이프(3)에 더해, 프레임(9)을 더 가지고 있다.
도 8은, 적층체(6')의 실시형태를 나타내는 평면 개념도이다. 프레임(9)은, 다이싱 테이프(3)의 반도체 웨이퍼(1) 및 다이 본딩 필름(2)이 적층되어 있는 면에 부착되어 있다. 프레임(9)을, 다이싱 테이프(3)의 반도체 웨이퍼(1) 및 다이 본딩 필름(2)이 적층되어 있는 면과는 반대인 면에 부착해도 된다. 프레임(9)으로서는, 통상, 강성이 있는 링 형상의 프레임이 사용된다. 프레임(9)에 특별히 제한은 없으며, 예를 들면, 스테인리스, 알루미늄 등의 금속 재료, 또는, 폴리카보네이트 등의 수지 재료로 이루어진 프레임을 들 수 있다. 프레임(9)으로서, 다이싱 공정에서 일반적으로 사용되는 종래 공지의 프레임을, 반도체 웨이퍼(1)의 사이즈에 따라 적절히 선택하여, 사용할 수 있다.
(공정(Ib))
다음으로, 승강 가능한 익스팬드 스테이지(10)와 프레임을 고정 가능한 고정부재(11)를 구비한 익스팬드 장치의 익스팬드 스테이지(10) 상에, 적층체(6')를 공급한다(공정(Ib), 스텝 S2). 익스팬드 스테이지(10)는, 반도체 웨이퍼(1)보다도 크고 프레임(9)보다도 작은 직경을 가진 원주상(圓柱狀)의 스테이지로, 승강시키는 것이 가능하다. 익스팬드 스테이지(10)를, 내부 또는 외부에 냉각기(도시하지 않음)를 구비한 것으로 할 수도 있다. 고정부재(11)는, 프레임(9)을 소정의 위치에 고정하기 위한 부재로, 그 형상은 특별히 한정되지 않는다. 예를 들면, 프레임(9)을 상하로 고정하는 것이 가능한 형상으로 할 수 있다. 익스팬드 스테이지(10)는, 그 상부 표면이, 익스팬드 장치에 공급된 적층체(6')의 이면(다이싱 테이프측의 면)과 동일하거나, 또는, 아래에 위치하도록 배치되어 있다.
적층체(6')를 공급할 때에는, 도 6a에 나타내는 바와 같이, 프레임(9)을 고정부재(11)에 지지시킨다. 익스팬드 스테이지(10) 상에 적층체(6')를 공급하는 형태에는, 익스팬드 스테이지(10)가 배치되어 있는 위치에 따라, 익스팬드 스테이지(10)와 적층체(6')가 접촉하는 형태와, 접촉하지 않는 형태가 포함된다. 도 6a에는 후자를 나타낸다. 이들 중 어느 형태에 있어서도, 익스팬드 스테이지(10)의 직경 내에 반도체 웨이퍼(1)가 위치하도록 적층체(6')를 공급한다.
(공정(Ic))
익스팬드 스테이지(10) 상에 적층체(6')를 공급한 후, 프레임(9)을 고정부재(11)에 의해 고정한다(공정(Ic), 스텝 S3). 도 6a에서는, 프레임(9)은 고정부재(11)에 의해 끼워진다.
(공정(IIa))
다음으로, 적층체(6')가 냉각된 상태에서 익스팬드 스테이지(10)를 상승시켜 다이싱 테이프(3)를 밀어 올림으로써, 다이싱 테이프(3)를 방사상으로 신장한다(공정(IIa), 스텝 S4). 냉각 방법은 특별히 한정되지 않지만, 익스팬드 스테이지(10)가 냉각기(도시하지 않음)를 구비한 것인 경우, 적층체(6')가 익스팬드 스테이지(10)에 근접 또는 접촉함으로써, 적층체(6')의 온도는 실온보다 낮아져, 적층체(6')는 냉각된 상태가 된다.
익스팬드 스테이지(10)가 냉각기를 구비한 것인 경우, 익스팬드 스테이지(10)의 상부 표면의 온도는, 다이 본딩 필름의 분단성을 향상시키는 관점에서, 예를 들면, 10℃ 이하가 바람직하고, 0℃ 이하가 보다 바람직하며, -5℃ 이하가 더욱 바람직하고, -10℃ 이하가 특히 바람직하다.
일반적으로, 시판 중인 익스팬드 장치에는 익스팬드 스테이지(10)의 상승량을 미리 설정할 수 있는 수단이 설치되어 있다. 이 수단에 있어서의 설정치(「상승량 설정치」라고도 한다.)는, 다이 본딩 필름의 분단성을 향상시키는 관점에서, 예를 들면, 5㎜ 이상이 바람직하고, 7㎜ 이상이 보다 바람직하며, 10㎜ 이상이 더욱 바람직하다. 또한, 다이싱 테이프의 파단을 억제하는 관점에서, 예를 들면, 15㎜ 이하가 바람직하다. 또한, 시판 중인 익스팬드 장치에서는, 통상, 익스팬드 스테이지(10) 상에 적층체(6')가 공급되어 있지 않은 상태에서 익스팬드 스테이지(10)를 상승시킨 경우, 「상승량 설정치」대로의 상승량이 얻어진다. 또한, 상승량 설정치란, 「(익스팬드 스테이지(10)의 총상승량)-(익스팬드 스테이지(10)가 적층체(6')의 이면에 접할 때까지의 상승량)」에 대한 설정치이다(도 6a의 h1, 도 6b의 h2).
또한, 일반적으로, 시판 중인 익스팬드 장치에는 익스팬드 스테이지(10)를 상승시키는 속도를 미리 설정할 수 있는 수단이 설치되어 있다. 이 수단에 있어서의 설정치(「상승속도 설정치」라고도 한다.)는, 다이 본딩 필름의 분단성을 향상시키는 관점에서, 예를 들면, 10㎜/초 이상이 바람직하고, 50㎜/초 이상이 보다 바람직하다. 또한, 상승속도 설정치는, 외주부의 다이 본딩 필름이 반도체 웨이퍼 상으로 비산하는 결점을 억제하는 관점에서, 예를 들면, 400㎜/초 이하가 바람직하고, 200㎜/초 이하가 보다 바람직하다. 또한, 시판 중인 익스팬드 장치에서는, 통상, 익스팬드 스테이지(10) 상에 적층체(6')가 공급되어 있지 않은 상태에서 익스팬드 스테이지(10)를 상승시켰을 경우, 「상승속도 설정치」대로의 상승속도가 얻어진다.
(공정(IIb))
공정(IIa) 후, 상승시킨 익스팬드 스테이지(10)를 하강시켜, 신장된 다이싱 테이프(3)를 이완한다(공정(IIb), 스텝 S5). 익스팬드 스테이지(10)는, 원위치, 즉, 상승시키기 전과 동일한 위치까지 하강시켜도, 혹은, 상승시킨 위치와 원위치 사이의 임의의 위치까지 하강시켜도, 어느 쪽이라도 상관없다. 바람직하게는, 도 6b에 나타내는 바와 같이, 익스팬드 스테이지(10)를, 원위치에까지 하강시킨다.
(공정(IIc))
그 후, 적층체(6')가 냉각된 상태에서 익스팬드 스테이지(10)를 상승시켜, 다이싱 테이프(3)를 밀어 올림으로써, 다이싱 테이프(3)를 방사상으로 신장한다. 이에 의해, 반도체 웨이퍼(1) 및 다이 본딩 필름(2)을 분할 예정 라인(4)을 따라 칩(7)으로 분할하고, 칩의 간격을 넓힌다(공정(IIc), 스텝 S6). 냉각 방법은, 상술한 공정(IIa)과 동일하다.
익스팬드 스테이지(10)의 상승량 설정치는, 다이 본딩 필름의 분단성을 향상시키는 관점에서, 예를 들면, 5㎜ 이상이 바람직하고, 7㎜ 이상이 보다 바람직하며, 10㎜ 이상이 더욱 바람직하다. 또한, 다이싱 테이프의 파단을 억제하는 관점에서, 예를 들면, 18㎜ 이하가 바람직하며, 15㎜ 이하가 보다 바람직하다.
또한, 익스팬드 스테이지(10)의 상승속도 설정치는, 다이 본딩 필름의 분단성을 향상시키는 관점에서, 예를 들면, 10㎜/초 이상이 바람직하고, 50㎜/초 이상이 보다 바람직하다. 또한, 상승속도 설정치는, 외주부의 다이 본딩 필름이 웨이퍼 상으로 비산하는 결점을 억제하는 것의 관점에서, 예를 들면, 400㎜/초 이하가 바람직하고, 200㎜/초 이하가 보다 바람직하다.
특별히 한정되는 것은 아니지만, 공정(IIa) 및 공정(IIc)에서의 상승량 설정치 및 상승속도 설정치는, 바람직하게는 직경 200㎜ 이상, 보다 바람직하게는 직경 300㎜ 이상의 반도체 웨이퍼에 특히 적합한 값이다. 상승량 설정치 및 상승속도 설정치는, 반도체 웨이퍼의 직경, 익스팬드 스테이지의 직경, 칩 사이즈, 커프 폭 등을 고려하여 적절하게, 정할 수 있다.
본 실시형태에 있어서는, 다이 본딩 필름의 분단성을 향상시키는 관점에서, 공정(IIc)에서의 익스팬드 스테이지(10)의 상승량 설정치를, 공정(IIa)에서의 익스팬드 스테이지(10)의 상승량 설정치와 동일하거나 또는 그보다 크게 하는 것이 바람직하다. 바람직하게는, 공정(IIc)에서의 익스팬드 스테이지(10)의 상승량 설정치를, 공정(IIa)에서의 익스팬드 스테이지(10)의 상승량 설정치의 1.0배 이상, 보다 바람직하게는 1.5배 이상, 더욱 바람직하게는 2.0배 이상으로 한다.
(공정(IId))
공정(IIc) 후, 다이싱 테이프(3)의 신장된 상태를 유지하기 위한 공정을 가지고 있어도 된다(공정(IId), 스텝 S7). 신장된 상태를 유지하기 위한 방법으로서는, 예를 들면, 프레임(9)과는 별개의 프레임에 다이싱 테이프(3)를 부착하는 방법, 다이싱 테이프(3)의 반도체 웨이퍼(1)보다 외측 부분을 열수축시키는 방법 등이 있다. 열수축시의 다이싱 테이프의 가열 온도는 특별히 한정되지 않지만, 예를 들면 80℃ 정도이다.
[제 3 실시형태]
제 3 실시형태는, 분할 예정 라인을 따라 개질부가 형성된 반도체 웨이퍼, 다이 본딩 필름, 다이싱 테이프, 및 프레임을 가진 적층체를 준비하는 공정(Ia'); 승강 가능한 익스팬드 링 및 프레임을 고정 가능한 고정부재를 구비한 익스팬드 장치의 익스팬드 링 상에, 적층체를 공급하는 공정(Ib'); 고정부재에 의해 프레임을 고정하는 공정(Ic'); 적층체가 냉각된 상태에서 익스팬드 링을 상승시켜, 다이싱 테이프를 신장하는 공정(IIa'); 상승시킨 익스팬드 링을 하강시켜, 신장된 다이싱 테이프를 이완하는 공정(IIb'); 및, 적층체가 냉각된 상태에서 익스팬드 링을 상승시켜, 다이싱 테이프를 신장하고, 반도체 웨이퍼 및 다이 본딩 필름을 분할 예정 라인을 따라 칩으로 분할하며, 칩의 간격을 넓히는 공정(IIc')을 가진 익스팬드 방법에 관한 것이다.
도 7a및 도 7b는, 익스팬드 방법의 실시형태를 나타내는 개념도이다. 본 실시형태에서는, 승강 가능한 익스팬드 링과 프레임을 고정 가능한 고정부재를 구비한 익스팬드 장치를 사용한다. 제 2 실시형태와는, 승강 가능한 익스팬드 스테이지 대신에 승강 가능한 익스팬드 링을 사용한다는 점에서 상이하다. 공정(Ia')은 공정(Ia)과 동일한 공정이다. 모순되지 않는 범위에서, 제 1 및 제 2 실시형태에 관한 설명은 본 실시형태에도 적용되며, 제 2 실시형태에서의 익스팬드 스테이지에 관한 설명은 익스팬드 링에도 적용된다.
(공정(Ib'))
본 실시형태에서는, 승강 가능한 익스팬드 링(12)과 프레임을 고정 가능한 고정부재(11)를 구비한 익스팬드 장치의 익스팬드 링(12) 상에, 적층체(6')를 공급한다(공정(Ib')). 익스팬드 링(12)은, 반도체 웨이퍼(1)보다도 큰 내경을 가지며, 또, 프레임(9)보다도 작은 외경을 가진 링이며, 승강시키는 것이 가능하다. 익스팬드 링(12)은, 그 상부 표면이, 익스팬드 장치에 공급된 적층체(6')의 이면(다이싱 테이프측의 면)과 동일하거나, 또는, 아래에 위치하도록 배치되어 있다.
적층체(6')를 공급할 때에는, 도 7a에 나타내는 바와 같이, 프레임(9)을 고정부재(11)에 지지시킨다. 익스팬드 링(12) 상에 적층체(6')를 공급하는 형태에는, 익스팬드 링(12)이 배치되어 있는 위치에 따라, 익스팬드 링(12)과 적층체(6')가 접촉하는 형태와, 접촉하지 않는 형태가 포함된다. 도 7a에는 전자를 나타낸다. 어느 형태에 있어서도, 익스팬드 링(12)의 외경 내에 반도체 웨이퍼(1)가 위치하도록 적층체(6')를 공급한다.
(공정(Ic'))
익스팬드 링(12) 상에 적층체를 공급한 후, 프레임(9)을 고정부재(11)에 의해 고정한다(공정(Ic')). 도 7a에서는, 프레임(9)은 고정부재(11)에 의해 끼워진다.
(공정(IIa'))
다음으로, 적층체(6')가 냉각된 상태에서 익스팬드 링(12)을 상승시켜 다이싱 테이프(3)를 밀어 올림으로써, 다이싱 테이프(3)를 방사상으로 신장한다(공정(IIa')). 냉각 방법은 특별히 한정되지 않지만, 익스팬드 링(12)의 내측에, 냉각기를 구비한 쿨링 스테이지(10')를 설치하여, 쿨링 스테이지(10')에 의해 냉각하는 방법을 들 수 있다. 적층체(6')가 쿨링 스테이지(10')에 근접 또는 접촉함으로써, 적층체(6')의 온도는 실온보다 낮아져, 적층체(6')는 냉각된 상태가 된다.
쿨링 스테이지(10')의 상부 표면의 온도는, 제 2 실시형태에서의 익스팬드 스테이지(10)의 상부 표면의 온도와 동일한 범위로 설정하는 것이 바람직하다.
(공정(IIb'))
공정(IIa') 후, 상승시킨 익스팬드 링(12)을 하강시켜, 신장된 다이싱 테이프(3)를 이완한다(공정(IIb')).
(공정(IIc'))
그 후, 적층체가 냉각된 상태에서 익스팬드 링(12)을 상승시켜, 다이싱 테이프(3)를 밀어 올림으로써, 다이싱 테이프(3)를 방사상으로 신장한다. 이에 의해, 반도체 웨이퍼(1) 및 다이 본딩 필름(2)을 분할 예정 라인(4)을 따라 칩(7)으로 분할하고, 칩의 간격을 넓힌다(공정(IIc')). 냉각 방법은, 상술한 공정(IIa')에서의 방법과 동일하다.
(공정(IId'))
공정(IIc') 후, 다이싱 테이프(3)의 신장된 상태를 유지하기 위한 공정을 가지고 있어도 된다(공정(IId')).
[제 4 실시형태]
제 4 실시형태는, 분할 예정 라인을 따라 개질부가 형성된 반도체 웨이퍼, 다이 본딩 필름, 및 다이싱 테이프를 가진 적층체를 준비하는 공정(I); 다이싱 테이프를 신장하고, 반도체 웨이퍼 및 다이 본딩 필름을 분할 예정 라인을 따라 칩으로 분할하며, 칩의 간격을 넓히는 공정(II); 칩을 다이싱 테이프로부터 픽업하는 공정(III); 및, 칩을 피착체(被着體)에 다이 본딩하는 공정(IV)을 가지며, 공정(I) 및 공정(II)이, 상기 어느 실시형태의 익스팬드 방법에 따라 행해지는 반도체 장치의 제조방법에 관한 것이다.
본 실시형태는, 공정(I)∼공정(IV)을 이 순서로 가진다. 각 공정의 전후에 임의의 공정, 예를 들면, 보호 시트를 박리하는 공정, 반송 공정, 검사 또는 확인 공정, 와이어 본딩 공정, 몰드 공정 등을 포함하는 것도 가능하다. 공정(I) 및 공정(II)은, 상술한 공정(I)∼(IIC), 공정(Ia)∼(IIc), 또는 공정(Ia')∼(IIc')와 같다.
(공정(III))
반도체 웨이퍼(1) 및 다이 본딩 필름(2)을 칩으로 분할 후, 칩(7)을 다이싱 테이프(3)로부터 픽업한다(공정(III)). 도 10은, 픽업 공정의 실시형태를 나타내는 개념도이다. 도 10에서는, 콜릿(13) 및 니들(14)을 사용하여 칩(7)을 다이싱 테이프(3)로부터 박리하여, 칩(7)(반도체 칩(7a) 및 이것에 접착되어 있는 개편화된 다이 본딩 필름(7b))을 얻는다.
다이싱 테이프에 자외선 경화형 점착제를 사용하고 있는 경우는, 공정(III)을 행하기 전에 다이싱 테이프에 자외선을 조사하여, 자외선 경화형 점착제를 경화시켜도 된다. 이에 의해, 다이싱 테이프와 다이 본딩 필름의 밀착력이 저하하게 되어, 다이싱 테이프와 다이 본딩 필름 사이에서의 박리를 용이하게 진행시키는 것이 가능해진다.
(공정(IV))
다음으로, 칩(7)을 피착체(15)에 다이 본딩한다(공정(IV)). 도 11은, 다이 본딩 공정의 실시형태를 나타내는 개념도이다. 도 11에서는, 콜릿(13)을 사용하여 칩(7)을, 다이 본딩 필름(7b)이 피착체(15)에 접하도록 피착체(15)에 얹는다. 칩(7)을 피착체(15)에 얹은 후, 통상, 다이 본딩 필름을 가열하여, 경화시킨다.
본 실시형태에 따르면, 특별한 장치를 사용하는 일없이, 또한, 복잡한 공정을 거치는 일없이, 간편한 공정에 의해 반도체 장치를 효율적으로 제조할 수 있다.
[제 5 실시형태]
제 5 실시형태는, 피착체와, 해당 피착체에 접착된 칩을 가진 반도체 장치로서, 상기 실시형태의 반도체 장치의 제조방법에 따라 제조된 반도체 장치에 관한 것이다.
피착체로서는, 반도체 칩 탑재용 지지부재, 다른 반도체 칩 등을 들 수 있다. 반도체 장치의 구체 예로서, 반도체 칩 탑재용 지지부재에 적어도 1개의 반도체 칩이 탑재되어 있으며, 반도체 칩과 반도체 칩 탑재용 지지부재가 다이 본딩 필름을 통해 접착되어 있는 반도체 장치(도 12); 반도체 칩 탑재용 지지부재에 적어도 2개의 반도체 칩이 탑재되어 있으며, 반도체 칩 탑재용 지지부재와 반도체 칩, 또는, 2개의 반도체 칩끼리가 다이 본딩 필름을 통해 접착되어 있는 반도체 장치(도 13) 등을 들 수 있다.
반도체 칩 탑재용 지지부재로서는, 예를 들면, 42 알로이 리드 프레임, 동(銅) 리드 프레임 등의 리드 프레임; 폴리이미드 수지, 에폭시 수지 등으로 이루어진 플라스틱 필름; 유리 부직포 기재(基材)로 강화된 폴리이미드 수지, 에폭시 수지 등의 플라스틱; 알루미나 등의 세라믹스; 표면에 유기(有機) 레지스트층이 형성된 유기 기판; 배선이 있는 유기 기판 등을 들 수 있다. 여기서, 유기 기판이란, 주로, 유리 섬유에 의해 강화된 수지, 열가소성 수지 및 열경화성 수지 등의 유기 재료로 이루어진 기판을 의미한다.
도 12는, 반도체 장치의 일 실시형태를 나타내는 단면 개념이다. 도 12에 나타내는 반도체 장치(21)는, 반도체 칩(7a)이, 다이 본딩 필름(7b)을 통해 반도체 칩 탑재용 지지부재(22)에 접착되어 있다. 반도체 칩(7a)의 접속단자(도시하지 않음)가 와이어(23)를 통해 외부 접속단자(도시하지 않음)와 전기적으로 접속되어 있다. 또한, 반도체 칩(7a), 와이어(23) 등이 밀봉재(24)에 의해 밀봉된 구성을 가지고 있다.
도 13은, 반도체 장치의 다른 실시형태를 나타내는 단면 개념이다. 도 13에 나타내는 반도체 장치(21')는, 반도체 칩 탑재용 지지부재(22) 상에 복수의 반도체 칩(7a)이 적층된 구조의 3D패키지의 반도체 장치(Stacked-PKG)이다. 도 13에서는, 1단째의 반도체 칩(7a)이 다이 본딩 필름(7b)을 통해 반도체 칩 탑재용 지지부재(22)에 접착되어 있다. 반도체 칩(7a) 상에 다른 반도체 칩(7a)이 다이 본딩 필름(7b)을 통해 접착되어 있다. 또한, 전체가 밀봉재(24)에 의해 밀봉된 구성을 가지고 있다. 반도체 칩(7a)의 접속단자(도시하지 않음)는, 와이어(23)를 통해 외부 접속단자(25)와 전기적으로 접속되어 있다.
본 실시형태의 반도체 장치는, 시판 중인 다이 본딩 필름을 사용하여, 간편한 제조 공정에 따라, 효율적으로 제조된 반도체 장치이다.
이상, 도면을 참조하면서 본 발명의 실시형태에 관하여 설명했지만, 본 발명은 이상으로 설명한 실시형태에 한정되는 것은 아니다. 예를 들면, 상기 제 2 및 제 3 실시형태에서, 익스팬드 스테이지 및 익스팬드 링을 상승시킴으로써 다이싱 테이프를 신장하는 예를 설명했지만, 대신에 프레임을 고정 가능한 고정부재를 하강시킴으로써 다이싱 테이프를 신장해도 된다. 또한, 각각의 실시형태를 실시 가능한 범위에서, 이상에서 설명한 부재, 예를 들면, 적층체, 익스팬드 스테이지, 익스팬드 링, 고정부재의 형상 및 재질 등을 변경하는 것도 가능하다.
실시예
다음으로, 본 발명을 실시예에 근거하여 설명하지만, 본 발명은 이들 실시예로 한정되는 것은 아니다.
(실시예 1)
박리 기재(폴리에틸렌테레프탈레이트 필름, 두께 38㎛)를 가진 다이 본딩 필름(DAF)(열경화형 에폭시 수지 함유 접착제, 두께 20㎛, 직경 335㎜)과, 기재 필름(폴리올레핀계 필름, 두께 80㎛, 직경 370㎜) 및 접착제(감압형(感壓型) 점착제, 두께 20㎛)로 이루어진 다이싱 테이프(DCT)를, 다이 본딩 필름과 점착제가 접하도록 맞붙여, 다이싱 다이 본딩 일체형 시트를 얻었다.
[평가]
얻어진 다이싱 다이 본딩 일체형 시트를 사용하여, 냉각시의 다이싱 테이프의 연신성을 평가했다. 도 14b에, 평가에 사용한 다이싱 다이 본딩 일체형 시트의 평면 개념도를 나타낸다. 다이싱 다이 본딩 일체형 시트에는, 박리 기재를 박리한 후, 링 형상 프레임(내경 350㎜)이 부착되어 있다.
다이싱 다이 본딩 일체형 시트의 중심으로부터 기재 필름의 MD방향(Machine Direction, 필름의 흐름 방향)으로의 거리가, 50㎜, 75㎜, 및 125㎜인 개소에, 유성 펜을 사용하여 마크를 표시했다. 마크는, 각 거리에 대해, 중심을 사이에 둔 2개소에 표시했다. 2개소 사이의 거리는, 각각 100㎜, 150㎜, 및 250㎜가 된다. 이때의 거리를, 「신장 전의 길이」로 한다.
동일하게, 중심으로부터 기재 필름의 TD방향(Tra㎱verse Direction, 필름의 폭 방향)으로의 거리가, 50㎜, 75㎜, 및 125㎜인 개소에도, 유성 펜을 사용하여 마크를 표시했다.
반도체 웨이퍼가 적층되어 있지 않은 이외는 도 6a 및 도 6b의 공정(IIa)∼(IIc)에 나타내는 방법과 동일한 방법에 따라, 익스팬드를 실시했다. 구체적으로는, 승강 가능하고, 또, 냉각기를 구비한 익스팬드 스테이지(직경 345㎜)와, 링 형상 프레임을 고정 가능한 고정부재를 구비한 익스팬드 장치(히타치가세이 가부시키가이샤 제)를 사용해서 다이싱 테이프를 신장했다. 링 형상 프레임을 고정부재에 의해 고정할 때에는, 다이싱 다이 본딩 일체형 시트의 중심을 익스팬드 스테이지의 중심에 일치시켰다. 또한, 여기서는 반도체 웨이퍼를 사용하지 않았기 때문에, 다이 본딩 필름은 절단되는 일없이, 다이싱 테이프와 함께 신장되었다.
익스팬드 조건은 이하와 같다.
공정(IIa):
익스팬드 스테이지의 상승량 설정치 8㎜(h1)
익스팬드 스테이지의 상승속도 설정치 100㎜/초
익스팬드 스테이지의 상부 표면의 온도 -10℃
다이싱 다이 본딩 일체형 시트 표면 온도 -10℃
공정(IIb):
다이싱 테이프를 이완하는 시간 1초
공정(IIc):
익스팬드 스테이지의 상승량 설정치 15㎜(h2)
익스팬드 스테이지의 상승속도 설정치 100㎜/초
익스팬드 스테이지의 상부 표면의 온도 0℃
다이싱 다이 본딩 일체형 시트 표면 온도 0℃
익스팬드 스테이지의 상부 표면의 온도 및 다이싱 다이 본딩 일체형 시트의 표면 온도는, 레이저 온도계(가부시키가이샤 에이·앤드·디 제 「비접촉형 방사 온도계」)를 사용하여 측정한 값이다.
공정(IIc)을 실시한 후, MD방향 및 TD방향 각각에 대해, 상술한 다이싱 다이 본딩 일체형 시트의 중심을 사이에 둔 2개소 사이의 거리를 측정했다(0.5㎜씩). 이때의 거리를 「신장 후의 길이」로 한다. 「신장 전의 길이」과 「신장 후의 길이」에 의해, 다이싱 테이프의 신장량 및 신장률을 구했다. 평가 결과를 표 1에 나타낸다.
신장량[㎜]은, MD방향 및 TD방향 각각에 대해, 「(신장 후의 길이[㎜])-(신장 전의 길이[㎜])」에 의해 구한 값으로, 신장량 평균치는, MD방향 및 TD방향의 신장량의 산술 평균치이다. 또한, 신장률[%]은, MD방향 및 TD방향 각각에 대해, 「(신장량[㎜])/(신장 전의 길이[㎜])×100」에 의해 구한 값으로, 신장률 평균치는, MD방향 및 TD방향의 신장률의 산술 평균치이다.
(비교예 1)
신장 방법을 변경한 이외는 실시예 1과 동일하게 하여, 다이싱 테이프의 연신성을 평가했다. 비교예 1에서는, 반도체 웨이퍼가 적층되어 있지 않은 이외는 도 18의 공정(ii)에 나타내는 방법과 동일한 방법에 따라, 익스팬드를 실시했다. 구체적으로는, 승강 가능하고, 또, 냉각기를 구비한 익스팬드 스테이지, 및 링 형상 프레임을 고정 가능한 고정부재를 구비한 익스팬드 장치(히타치가세이 가부시키가이샤 제)를 사용하여 다이싱 테이프를 신장했다.
익스팬드 조건은 이하와 같다.
공정(ii):
익스팬드 스테이지의 상승량 설정치 15㎜
익스팬드 스테이지의 상승속도 설정치 100㎜/초
익스팬드 스테이지의 상부 표면의 온도 0℃
다이싱 다이 본딩 일체형 시트 표면 온도 0℃
표 1에 나타내는 바와 같이, 본 발명의 실시형태의 익스팬드 방법에 따라 다이싱 테이프의 연신성을 크게 할 수 있었다.
(실시예 2)
실시예 1과 동일하게, 다이싱 다이 본딩 일체형 시트를 얻었다. 또한, 실리콘 웨이퍼(두께 50㎛, 직경 300㎜)를 레이저 다이싱 소 「DFL7360」(가부시키가이샤 디스코 제)에 의해 상술한 레이저 가공 조건으로 가공하여, 분할 예정 라인(라인 사이의 간격 10㎜)을 따라 개질부가 형성된 실리콘 웨이퍼를 얻었다. 그 후, 실리콘 웨이퍼에, 박리 기재를 박리한 다이싱 다이 본딩 일체형 시트를, 다이 본딩 필름과 실리콘 웨이퍼의 이면이 접하도록 부착했다. 또한, 다이싱 다이 본딩 일체형 시트에 링 형상 프레임(내경 350㎜)을 부착하여, 도 8에 나타내는 적층체를 얻었다.
[평가]
얻어진 적층체를 사용하여, 반도체 웨이퍼 및 다이 본딩 필름의 절단성을 평가했다. 평가 결과를 표 2에, 반도체 웨이퍼의 사진을 도 15에 나타낸다.
도 6a 및 도 6b의 공정(IIa)∼(IIc)에 나타내는 방법과 동일한 방법에 따라, 익스팬드를 실시했다. 구체적으로는, 승강 가능하고, 또, 냉각기를 구비한 익스팬드 스테이지(직경 330㎜)와, 링 형상 프레임을 고정 가능한 고정부재를 구비한 익스팬드 장치 「다이 세퍼레이터 DDS2300」(가부시키가이샤 디스코 제)를 사용해서 다이싱 테이프를 신장했다. 링 형상 프레임을 고정부재에 의해 고정할 때에는, 반도체 웨이퍼의 중심을 익스팬드 스테이지의 중심에 일치시켰다. 신장 후, 다이싱 테이프의 반도체 웨이퍼보다 외측 부분을 열수축(다이싱 테이프 온도 80℃)시켰다.
익스팬드 조건은 이하와 같다.
공정(IIa):
익스팬드 스테이지의 상승량 설정치 8㎜(h1)
익스팬드 스테이지의 상승속도 설정치 100㎜/초
익스팬드 스테이지의 상부 표면 온도 -10℃
공정(IIb):
다이싱 테이프를 이완하는 시간 1초
공정(IIc):
익스팬드 스테이지의 상승량 설정치 12㎜(h2)
익스팬드 스테이지의 상승속도 설정치 100㎜/초
익스팬드 스테이지의 상부 표면 온도 -10℃
익스팬드 스테이지의 상부 표면의 온도는, 레이저 온도계(가부시키가이샤 에이·앤드·디 제 「비접촉형 방사 온도계」)를 사용해서 측정한 값이다.
공정(IIc)을 실시한 후, 반도체 웨이퍼 및 다이 본딩 필름의 절단율을 평가했다. 반도체 웨이퍼 및 다이 본딩 필름의 절단율[%]은, 「(절단 라인 수)/(총라인 수)×100」에 의해 구한 값이다. 여기서, 「총라인 수」는, 모든 분할 예정 라인을 합계한 수이며, 「절단 라인 수」는, 분할 예정 라인의 전체 길이에 걸쳐, 반도체 웨이퍼가 절단되고 10㎛ 이상의 커프 폭이 얻어진 라인을 합계한 수이다.
(실시예 3)
익스팬드 조건을 변경한 이외는, 실시예 2와 동일하게, 다이싱 테이프를 신장하고, 반도체 웨이퍼 및 다이 본딩 필름을 절단하여, 평가했다. 평가 결과를 표 2에, 반도체 웨이퍼의 사진을 도 16에 나타낸다.
익스팬드 조건은 이하와 같다.
공정(IIa):
익스팬드 스테이지의 상승량 설정치 8㎜(h1)
익스팬드 스테이지의 상승속도 설정치 100㎜/초
익스팬드 스테이지의 상부 표면 온도 -10℃
공정(IIb):
다이싱 테이프를 이완하는 시간 1초
공정(IIc):
익스팬드 스테이지의 상승량 설정치 15㎜(h2)
익스팬드 스테이지의 상승속도 설정치 100㎜/초
익스팬드 스테이지의 상부 표면 온도 -10℃
(비교예 2)
신장 방법을 변경한 이외는 실시예 2와 동일하게 하여, 다이싱 테이프를 신장하고, 반도체 웨이퍼 및 다이 본딩 필름을 절단하여, 평가했다. 비교예 2에서는, 도 18의 공정(ii)에 나타내는 방법과 동일한 방법에 따라, 익스팬드를 실시했다. 평가 결과를 표 2에, 반도체 웨이퍼의 사진을 도 17에 나타낸다.
익스팬드 조건은 이하와 같다.
공정(ii):
익스팬드 스테이지의 상승량 설정치 15㎜
익스팬드 스테이지의 상승속도 설정치 100㎜/초
익스팬드 스테이지의 상부 표면 온도 -10℃
표 2에 나타내는 바와 같이, 본 발명의 실시형태의 익스팬드 방법에 따라 반도체 웨이퍼 및 다이 본딩 필름의 분단율을 크게 할 수 있었다. 본 발명의 실시형태의 익스팬드 방법을 이용함으로써, 반도체 웨이퍼 및 다이 본딩 필름을 높은 수율로 절단할 수 있으며, 반도체 장치를 효율적으로 제조할 수 있다.
1 반도체 웨이퍼
1a 회로가 형성되어 있는 면
1b 회로가 형성되어 있지 않은 면
2 다이 본딩 필름
3 다이싱 테이프
4 분할 예정 라인
5 개질부
6, 6' 적층체
7 칩
7a 반도체 칩
7b 개편화된 다이 본딩 필름
8 다이싱 다이 본딩 일체형 시트
9 프레임
10 익스팬드 스테이지
10' 쿨링 스테이지
11 고정부재
12 익스팬드 링
13 콜릿
14 니들
15 피착체
21, 21' 반도체 장치
22 반도체 칩 탑재용 지지부재
23 와이어
24 밀봉재
25 외부 접속단자
O 다이 본딩 필름의 중심
A, B 마크
L1 신장 전의 길이
L2 신장 후의 길이
h1 익스팬드 스테이지의 상승량(공정(IIa))
h2 익스팬드 스테이지의 상승량(공정(IIc))
1a 회로가 형성되어 있는 면
1b 회로가 형성되어 있지 않은 면
2 다이 본딩 필름
3 다이싱 테이프
4 분할 예정 라인
5 개질부
6, 6' 적층체
7 칩
7a 반도체 칩
7b 개편화된 다이 본딩 필름
8 다이싱 다이 본딩 일체형 시트
9 프레임
10 익스팬드 스테이지
10' 쿨링 스테이지
11 고정부재
12 익스팬드 링
13 콜릿
14 니들
15 피착체
21, 21' 반도체 장치
22 반도체 칩 탑재용 지지부재
23 와이어
24 밀봉재
25 외부 접속단자
O 다이 본딩 필름의 중심
A, B 마크
L1 신장 전의 길이
L2 신장 후의 길이
h1 익스팬드 스테이지의 상승량(공정(IIa))
h2 익스팬드 스테이지의 상승량(공정(IIc))
Claims (6)
- 분할 예정 라인을 따라 개질부(改質部)가 형성된 반도체 웨이퍼, 다이 본딩 필름, 및 다이싱 테이프를 가진 적층체를 준비하는 공정(I),
적층체가 냉각된 상태에서 다이싱 테이프를 신장하는 공정(IIA),
신장된 다이싱 테이프를 이완하는 공정(IIB), 및
적층체가 냉각된 상태에서 다이싱 테이프를 신장하며, 반도체 웨이퍼 및 다이 본딩 필름을 분할 예정 라인을 따라 칩으로 분할하고, 칩의 간격을 넓히는 공정(IIC),
을 포함하는 익스팬드 방법. - 청구항 1에 있어서,
분할 예정 라인을 따라 개질부가 형성된 반도체 웨이퍼, 다이 본딩 필름, 다이싱 테이프, 및 프레임을 가진 적층체를 준비하는 공정(Ia),
승강 가능한 익스팬드 스테이지 및 프레임을 고정 가능한 고정부재를 구비한 익스팬드 장치의 익스팬드 스테이지 상에, 적층체를 공급하는 공정(Ib),
고정부재에 의해 프레임을 고정하는 공정(Ic),
적층체가 냉각된 상태에서 익스팬드 스테이지를 상승시켜, 다이싱 테이프를 신장하는 공정(IIa),
상승시킨 익스팬드 스테이지를 하강시켜, 신장된 다이싱 테이프를 이완하는 공정(IIb), 및
적층체가 냉각된 상태에서 익스팬드 스테이지를 상승시켜, 다이싱 테이프를 신장하고, 반도체 웨이퍼 및 다이 본딩 필름을 분할 예정 라인을 따라 칩으로 분할하며, 칩의 간격을 넓히는 공정(IIc),
을 포함하는 익스팬드 방법. - 청구항 1에 있어서,
분할 예정 라인을 따라 개질부가 형성된 반도체 웨이퍼, 다이 본딩 필름, 다이싱 테이프, 및 프레임을 가진 적층체를 준비하는 공정(Ia'),
승강 가능한 익스팬드 링 및 프레임을 고정 가능한 고정부재를 구비한 익스팬드 장치의 익스팬드 링 상에, 적층체를 공급하는 공정(Ib'),
고정부재에 의해 프레임을 고정하는 공정(Ic'),
적층체가 냉각된 상태에서 익스팬드 링을 상승시켜, 다이싱 테이프를 신장하는 공정(IIa'),
상승시킨 익스팬드 링을 하강시켜, 신장된 다이싱 테이프를 이완하는 공정(IIb'), 및
적층체가 냉각된 상태에서 익스팬드 링을 상승시켜, 다이싱 테이프를 신장하고, 반도체 웨이퍼 및 다이 본딩 필름을 분할 예정 라인을 따라 칩으로 분할하며, 칩의 간격을 넓히는 공정(IIc'),
을 포함하는 익스팬드 방법. - 청구항 1에 있어서,
다이싱 테이프의 신장이 다이싱 테이프에 외력을 가함으로써 행해지며, 공정(IIC)에서 다이싱 테이프에 가해지는 외력이, 공정(IIA)에서 다이싱 테이프에 가해지는 외력보다도 큰 익스팬드 방법. - 분할 예정 라인을 따라 개질부가 형성된 반도체 웨이퍼, 다이 본딩 필름, 및 다이싱 테이프를 가진 적층체를 준비하는 공정(I),
다이싱 테이프를 신장하고, 반도체 웨이퍼 및 다이 본딩 필름을 분할 예정 라인을 따라 칩으로 분할하며, 칩의 간격을 넓히는 공정(II),
칩을 다이싱 테이프로부터 픽업하는 공정(III), 및
칩을 피착체(被着體)에 다이 본딩하는 공정(IV)을 포함하며,
공정(I) 및 공정(II)이, 청구항 1 내지 4 중 어느 한 항에 기재된 익스팬드 방법에 따라 행해지는 반도체 장치의 제조방법. - 피착체와, 해당 피착체에 접착된 칩을 가진 반도체 장치로서, 청구항 5에 기재된 반도체 장치의 제조방법에 따라 제조된 반도체 장치.
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012282785 | 2012-12-26 | ||
JPJP-P-2012-282785 | 2012-12-26 | ||
PCT/JP2013/084879 WO2014104189A1 (ja) | 2012-12-26 | 2013-12-26 | エキスパンド方法、半導体装置の製造方法、及び半導体装置 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020157016202A Division KR101785817B1 (ko) | 2012-12-26 | 2013-12-26 | 익스팬드 방법, 반도체 장치의 제조방법, 및 반도체 장치 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020187026802A Division KR102047347B1 (ko) | 2012-12-26 | 2013-12-26 | 익스팬드 방법, 반도체 장치의 제조방법, 및 반도체 장치 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20170117212A true KR20170117212A (ko) | 2017-10-20 |
KR101903312B1 KR101903312B1 (ko) | 2018-10-01 |
Family
ID=51021263
Family Applications (3)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020187026802A KR102047347B1 (ko) | 2012-12-26 | 2013-12-26 | 익스팬드 방법, 반도체 장치의 제조방법, 및 반도체 장치 |
KR1020177027770A KR101903312B1 (ko) | 2012-12-26 | 2013-12-26 | 익스팬드 방법, 반도체 장치의 제조방법, 및 반도체 장치 |
KR1020157016202A KR101785817B1 (ko) | 2012-12-26 | 2013-12-26 | 익스팬드 방법, 반도체 장치의 제조방법, 및 반도체 장치 |
Family Applications Before (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020187026802A KR102047347B1 (ko) | 2012-12-26 | 2013-12-26 | 익스팬드 방법, 반도체 장치의 제조방법, 및 반도체 장치 |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020157016202A KR101785817B1 (ko) | 2012-12-26 | 2013-12-26 | 익스팬드 방법, 반도체 장치의 제조방법, 및 반도체 장치 |
Country Status (6)
Country | Link |
---|---|
US (2) | US10008405B2 (ko) |
JP (1) | JP6052304B2 (ko) |
KR (3) | KR102047347B1 (ko) |
CN (2) | CN108807253B (ko) |
TW (1) | TWI553721B (ko) |
WO (1) | WO2014104189A1 (ko) |
Families Citing this family (74)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016021513A (ja) * | 2014-07-15 | 2016-02-04 | 三菱電機株式会社 | 半導体ウエハエキスパンド装置及び方法 |
JP6270671B2 (ja) * | 2014-09-17 | 2018-01-31 | 東芝メモリ株式会社 | 半導体製造装置および半導体装置の製造方法 |
DE102015106448B4 (de) * | 2015-04-27 | 2022-09-01 | Infineon Technologies Ag | Verfahren zum Ablösen von Halbleitermaterial von einem Träger und Vorrichtung zum Ausführen des Verfahrens |
JP2017098452A (ja) * | 2015-11-26 | 2017-06-01 | 株式会社ディスコ | 洗浄方法 |
DE102016211044B4 (de) | 2016-06-21 | 2024-02-15 | Disco Corporation | Verfahren zum Bearbeiten eines Wafers und Waferbearbeitungssystem |
US10181653B2 (en) | 2016-07-21 | 2019-01-15 | Infineon Technologies Ag | Radio frequency system for wearable device |
US10218407B2 (en) | 2016-08-08 | 2019-02-26 | Infineon Technologies Ag | Radio frequency system and method for wearable device |
DE102017215354B4 (de) | 2016-10-14 | 2021-10-07 | Infineon Technologies Ag | Halbleiter und verfahren zum herstellen von halbleiterbauelementen |
US10466772B2 (en) | 2017-01-09 | 2019-11-05 | Infineon Technologies Ag | System and method of gesture detection for a remote device |
DE102017201154A1 (de) | 2017-01-25 | 2018-07-26 | Disco Corporation | Verfahren zum Bearbeiten eines Wafers und Waferbearbeitungssystem |
JP7009197B2 (ja) * | 2017-01-30 | 2022-01-25 | グンゼ株式会社 | ダイシング用基体フィルム |
US10505255B2 (en) | 2017-01-30 | 2019-12-10 | Infineon Technologies Ag | Radio frequency device packages and methods of formation thereof |
CN108807201B (zh) * | 2017-05-03 | 2023-04-14 | 叶秀慧 | 用于防止印刷电路板及晶圆对接时因热膨胀产生扭曲的方法及结构 |
JP6880433B2 (ja) * | 2017-05-10 | 2021-06-02 | リンテック株式会社 | 離間装置および離間方法 |
KR102571926B1 (ko) * | 2017-05-22 | 2023-08-28 | 가부시끼가이샤 레조낙 | 반도체 장치의 제조 방법 및 익스팬드 테이프 |
US10373869B2 (en) * | 2017-05-24 | 2019-08-06 | Semiconductor Components Industries, Llc | Method of separating a back layer on a substrate using exposure to reduced temperature and related apparatus |
US10602548B2 (en) | 2017-06-22 | 2020-03-24 | Infineon Technologies Ag | System and method for gesture sensing |
JP7041341B2 (ja) * | 2017-09-29 | 2022-03-24 | 日亜化学工業株式会社 | 発光素子の製造方法 |
US10079169B1 (en) | 2017-10-30 | 2018-09-18 | Micron Technology, Inc. | Backside stealth dicing through tape followed by front side laser ablation dicing process |
US10746625B2 (en) | 2017-12-22 | 2020-08-18 | Infineon Technologies Ag | System and method of monitoring a structural object using a millimeter-wave radar sensor |
US11278241B2 (en) | 2018-01-16 | 2022-03-22 | Infineon Technologies Ag | System and method for vital signal sensing using a millimeter-wave radar sensor |
US11346936B2 (en) | 2018-01-16 | 2022-05-31 | Infineon Technologies Ag | System and method for vital signal sensing using a millimeter-wave radar sensor |
US10795012B2 (en) | 2018-01-22 | 2020-10-06 | Infineon Technologies Ag | System and method for human behavior modelling and power control using a millimeter-wave radar sensor |
FR3077423B1 (fr) * | 2018-01-30 | 2020-11-27 | Commissariat Energie Atomique | Structure de manipulation pour amincir un substrat et procede d'amincissement d'un substrat utilisant une telle structure |
US10576328B2 (en) | 2018-02-06 | 2020-03-03 | Infineon Technologies Ag | System and method for contactless sensing on a treadmill |
JP7072977B2 (ja) * | 2018-03-05 | 2022-05-23 | 株式会社ディスコ | デバイスの移設方法 |
JP7082502B2 (ja) * | 2018-03-06 | 2022-06-08 | 株式会社ディスコ | ウェーハの加工方法 |
KR102563929B1 (ko) * | 2018-03-09 | 2023-08-04 | 삼성전자주식회사 | 반도체 다이들의 개별화 방법 및 반도체 패키지의 제조 방법 |
US10705198B2 (en) | 2018-03-27 | 2020-07-07 | Infineon Technologies Ag | System and method of monitoring an air flow using a millimeter-wave radar sensor |
JP6535138B1 (ja) * | 2018-03-28 | 2019-06-26 | 古河電気工業株式会社 | 半導体加工用テープ |
JP6535118B1 (ja) * | 2018-03-28 | 2019-06-26 | 古河電気工業株式会社 | 半導体加工用テープ |
KR102112771B1 (ko) * | 2018-03-28 | 2020-05-19 | 후루카와 덴키 고교 가부시키가이샤 | 반도체 가공용 테이프 |
JP6535119B1 (ja) * | 2018-03-28 | 2019-06-26 | 古河電気工業株式会社 | 半導体加工用テープ |
JP6535117B1 (ja) * | 2018-03-28 | 2019-06-26 | 古河電気工業株式会社 | 半導体加工用テープ |
US10775482B2 (en) | 2018-04-11 | 2020-09-15 | Infineon Technologies Ag | Human detection and identification in a setting using millimeter-wave radar |
US10761187B2 (en) | 2018-04-11 | 2020-09-01 | Infineon Technologies Ag | Liquid detection using millimeter-wave radar sensor |
JP7030006B2 (ja) | 2018-04-12 | 2022-03-04 | 株式会社ディスコ | 拡張方法及び拡張装置 |
US10794841B2 (en) | 2018-05-07 | 2020-10-06 | Infineon Technologies Ag | Composite material structure monitoring system |
US10399393B1 (en) | 2018-05-29 | 2019-09-03 | Infineon Technologies Ag | Radar sensor system for tire monitoring |
US10903567B2 (en) | 2018-06-04 | 2021-01-26 | Infineon Technologies Ag | Calibrating a phased array system |
US11416077B2 (en) | 2018-07-19 | 2022-08-16 | Infineon Technologies Ag | Gesture detection system and method using a radar sensor |
US10928501B2 (en) | 2018-08-28 | 2021-02-23 | Infineon Technologies Ag | Target detection in rainfall and snowfall conditions using mmWave radar |
US11183772B2 (en) | 2018-09-13 | 2021-11-23 | Infineon Technologies Ag | Embedded downlight and radar system |
KR102536844B1 (ko) * | 2018-10-15 | 2023-05-30 | 삼성디스플레이 주식회사 | 표시 장치 및 그의 제조 방법 |
US11125869B2 (en) | 2018-10-16 | 2021-09-21 | Infineon Technologies Ag | Estimating angle of human target using mmWave radar |
US11397239B2 (en) | 2018-10-24 | 2022-07-26 | Infineon Technologies Ag | Radar sensor FSM low power mode |
US11360185B2 (en) | 2018-10-24 | 2022-06-14 | Infineon Technologies Ag | Phase coded FMCW radar |
JP2020072139A (ja) * | 2018-10-30 | 2020-05-07 | 株式会社ディスコ | ウエーハの拡張方法およびウエーハの拡張装置 |
JP7221649B2 (ja) * | 2018-10-30 | 2023-02-14 | 株式会社ディスコ | ウエーハの拡張方法およびウエーハの拡張装置 |
EP3654053A1 (en) | 2018-11-14 | 2020-05-20 | Infineon Technologies AG | Package with acoustic sensing device(s) and millimeter wave sensing elements |
US11087115B2 (en) | 2019-01-22 | 2021-08-10 | Infineon Technologies Ag | User authentication using mm-Wave sensor for automotive radar systems |
JPWO2020158770A1 (ja) * | 2019-01-31 | 2021-12-02 | リンテック株式会社 | エキスパンド方法及び半導体装置の製造方法 |
US11355838B2 (en) | 2019-03-18 | 2022-06-07 | Infineon Technologies Ag | Integration of EBG structures (single layer/multi-layer) for isolation enhancement in multilayer embedded packaging technology at mmWave |
US11126885B2 (en) | 2019-03-21 | 2021-09-21 | Infineon Technologies Ag | Character recognition in air-writing based on network of radars |
US11454696B2 (en) | 2019-04-05 | 2022-09-27 | Infineon Technologies Ag | FMCW radar integration with communication system |
JP7060547B2 (ja) * | 2019-05-29 | 2022-04-26 | 古河電気工業株式会社 | ガラス加工用テープ |
JP7345328B2 (ja) * | 2019-09-13 | 2023-09-15 | 株式会社ディスコ | 被加工物の加工方法 |
US11327167B2 (en) | 2019-09-13 | 2022-05-10 | Infineon Technologies Ag | Human target tracking system and method |
US11774592B2 (en) | 2019-09-18 | 2023-10-03 | Infineon Technologies Ag | Multimode communication and radar system resource allocation |
US11435443B2 (en) | 2019-10-22 | 2022-09-06 | Infineon Technologies Ag | Integration of tracking with classifier in mmwave radar |
US11808883B2 (en) | 2020-01-31 | 2023-11-07 | Infineon Technologies Ag | Synchronization of multiple mmWave devices |
US11614516B2 (en) | 2020-02-19 | 2023-03-28 | Infineon Technologies Ag | Radar vital signal tracking using a Kalman filter |
US11585891B2 (en) | 2020-04-20 | 2023-02-21 | Infineon Technologies Ag | Radar-based vital sign estimation |
US11567185B2 (en) | 2020-05-05 | 2023-01-31 | Infineon Technologies Ag | Radar-based target tracking using motion detection |
US11774553B2 (en) | 2020-06-18 | 2023-10-03 | Infineon Technologies Ag | Parametric CNN for radar processing |
TWI734549B (zh) * | 2020-07-06 | 2021-07-21 | 荌益國際有限公司 | 基板移轉方法及裝置 |
US11704917B2 (en) | 2020-07-09 | 2023-07-18 | Infineon Technologies Ag | Multi-sensor analysis of food |
US11614511B2 (en) | 2020-09-17 | 2023-03-28 | Infineon Technologies Ag | Radar interference mitigation |
US11719787B2 (en) | 2020-10-30 | 2023-08-08 | Infineon Technologies Ag | Radar-based target set generation |
US11719805B2 (en) | 2020-11-18 | 2023-08-08 | Infineon Technologies Ag | Radar based tracker using empirical mode decomposition (EMD) and invariant feature transform (IFT) |
US11662430B2 (en) | 2021-03-17 | 2023-05-30 | Infineon Technologies Ag | MmWave radar testing |
US11950895B2 (en) | 2021-05-28 | 2024-04-09 | Infineon Technologies Ag | Radar sensor system for blood pressure sensing, and associated method |
KR20240021309A (ko) * | 2021-09-14 | 2024-02-16 | 야마하하쓰도키 가부시키가이샤 | 익스팬드 장치 |
CN118302841A (zh) * | 2022-04-27 | 2024-07-05 | 雅马哈发动机株式会社 | 扩展装置、半导体芯片的制造方法和半导体芯片 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004273895A (ja) * | 2003-03-11 | 2004-09-30 | Disco Abrasive Syst Ltd | 半導体ウエーハの分割方法 |
JP2009253071A (ja) * | 2008-04-08 | 2009-10-29 | Tokyo Seimitsu Co Ltd | エキスパンド方法 |
JP2009277837A (ja) * | 2008-05-14 | 2009-11-26 | Disco Abrasive Syst Ltd | 破断装置 |
JP2011046963A (ja) * | 2003-06-06 | 2011-03-10 | Hitachi Chem Co Ltd | 接着シート |
JP2012204747A (ja) * | 2011-03-28 | 2012-10-22 | Tokyo Seimitsu Co Ltd | チップ分割離間装置、及びチップ分割離間方法 |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6287976B1 (en) * | 1999-05-19 | 2001-09-11 | Tru-Si Technologies, Inc. | Plasma processing methods and apparatus |
JP4385705B2 (ja) | 2003-09-29 | 2009-12-16 | 株式会社東京精密 | エキスパンド方法 |
JP4238669B2 (ja) | 2003-08-07 | 2009-03-18 | 株式会社東京精密 | エキスパンド方法及びエキスパンド装置 |
JP4770126B2 (ja) * | 2003-06-06 | 2011-09-14 | 日立化成工業株式会社 | 接着シート |
KR101204197B1 (ko) * | 2003-06-06 | 2012-11-26 | 히다치 가세고교 가부시끼가이샤 | 접착시트, 다이싱 테이프 일체형 접착시트 및 반도체장치의 제조방법 |
WO2005057644A1 (ja) | 2003-12-15 | 2005-06-23 | The Furukawa Electric Co., Ltd. | ウェハ加工用テープおよびその製造方法 |
KR101565794B1 (ko) * | 2008-12-16 | 2015-11-05 | 삼성전자주식회사 | 게더링 효과를 향상시킬 수 있는 실리콘 기판 및 실리콘 웨이퍼, 상기 실리콘 웨이퍼의 열처리 방법 |
JP2010219086A (ja) | 2009-03-13 | 2010-09-30 | Furukawa Electric Co Ltd:The | ウエハ加工用フィルム及びウエハ加工用フィルムを用いて半導体装置を製造する方法 |
JP5313036B2 (ja) | 2009-05-11 | 2013-10-09 | 株式会社ディスコ | 粘着テープの拡張方法 |
JP2011077482A (ja) * | 2009-10-02 | 2011-04-14 | Disco Abrasive Syst Ltd | テープ拡張装置 |
TWI519620B (zh) | 2010-03-11 | 2016-02-01 | Furukawa Electric Co Ltd | A wafer for processing a wafer, and a method for manufacturing a semiconductor device using a wafer processing wafer |
JP5013148B1 (ja) * | 2011-02-16 | 2012-08-29 | 株式会社東京精密 | ワーク分割装置及びワーク分割方法 |
CN102646584B (zh) * | 2011-02-16 | 2014-06-25 | 株式会社东京精密 | 工件分割装置及工件分割方法 |
JP5831232B2 (ja) * | 2011-02-16 | 2015-12-09 | 株式会社東京精密 | ワーク分割装置及びワーク分割方法 |
JP5398083B2 (ja) | 2011-03-11 | 2014-01-29 | 日東電工株式会社 | ダイボンドフィルム及びその用途 |
-
2013
- 2013-12-26 KR KR1020187026802A patent/KR102047347B1/ko active IP Right Grant
- 2013-12-26 JP JP2014554543A patent/JP6052304B2/ja active Active
- 2013-12-26 US US14/655,079 patent/US10008405B2/en active Active
- 2013-12-26 KR KR1020177027770A patent/KR101903312B1/ko active IP Right Grant
- 2013-12-26 KR KR1020157016202A patent/KR101785817B1/ko active IP Right Grant
- 2013-12-26 CN CN201810579807.3A patent/CN108807253B/zh active Active
- 2013-12-26 TW TW102148488A patent/TWI553721B/zh active
- 2013-12-26 CN CN201380067782.4A patent/CN104871295B/zh active Active
- 2013-12-26 WO PCT/JP2013/084879 patent/WO2014104189A1/ja active Application Filing
-
2018
- 2018-05-18 US US15/983,158 patent/US10403538B2/en active Active
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004273895A (ja) * | 2003-03-11 | 2004-09-30 | Disco Abrasive Syst Ltd | 半導体ウエーハの分割方法 |
JP2011046963A (ja) * | 2003-06-06 | 2011-03-10 | Hitachi Chem Co Ltd | 接着シート |
JP2009253071A (ja) * | 2008-04-08 | 2009-10-29 | Tokyo Seimitsu Co Ltd | エキスパンド方法 |
JP2009277837A (ja) * | 2008-05-14 | 2009-11-26 | Disco Abrasive Syst Ltd | 破断装置 |
JP2012204747A (ja) * | 2011-03-28 | 2012-10-22 | Tokyo Seimitsu Co Ltd | チップ分割離間装置、及びチップ分割離間方法 |
Also Published As
Publication number | Publication date |
---|---|
US10008405B2 (en) | 2018-06-26 |
JP6052304B2 (ja) | 2016-12-27 |
TW201438081A (zh) | 2014-10-01 |
US20150348821A1 (en) | 2015-12-03 |
CN108807253B (zh) | 2023-05-02 |
WO2014104189A1 (ja) | 2014-07-03 |
TWI553721B (zh) | 2016-10-11 |
KR102047347B1 (ko) | 2019-11-21 |
CN108807253A (zh) | 2018-11-13 |
KR20180105742A (ko) | 2018-09-28 |
CN104871295A (zh) | 2015-08-26 |
US20180323097A1 (en) | 2018-11-08 |
CN104871295B (zh) | 2018-07-06 |
KR101785817B1 (ko) | 2017-10-16 |
US10403538B2 (en) | 2019-09-03 |
KR101903312B1 (ko) | 2018-10-01 |
JPWO2014104189A1 (ja) | 2017-01-19 |
KR20150087347A (ko) | 2015-07-29 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR101785817B1 (ko) | 익스팬드 방법, 반도체 장치의 제조방법, 및 반도체 장치 | |
KR101043836B1 (ko) | 반도체 장치의 제조 방법 | |
JP5354149B2 (ja) | エキスパンド方法 | |
US7446022B2 (en) | Wafer laser processing method | |
US7329564B2 (en) | Wafer dividing method | |
US7507639B2 (en) | Wafer dividing method | |
JP5608521B2 (ja) | 半導体ウエハの分割方法と半導体チップ及び半導体装置 | |
US10186447B2 (en) | Method for bonding thin semiconductor chips to a substrate | |
TW200805569A (en) | Process for manufacturing semiconductor device | |
KR19980071222A (ko) | 칩의 제조방법 및 칩 제조를 위한 점착시트 | |
JP2017147293A (ja) | 接着シートとダイシングテープを用いる半導体装置の製造方法 | |
US20110034007A1 (en) | Dividing method for platelike workpiece | |
JP4757442B2 (ja) | チップ体製造用粘着シート | |
KR20130092458A (ko) | 피가공물의 분할 방법 | |
JP2011061097A (ja) | ダイシング用プロセステープ。 | |
JP4306359B2 (ja) | エキスパンド方法 | |
JP2008159724A (ja) | 半導体装置の製造方法 | |
TWI234234B (en) | Method of segmenting a wafer | |
JP2006324703A (ja) | 半導体装置の製造方法 | |
KR20190012792A (ko) | 웨이퍼 다이싱 방법 및 웨이퍼를 다이싱하기 위한 시스템 | |
US20220102216A1 (en) | Wafer processing method |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A107 | Divisional application of patent | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
A107 | Divisional application of patent | ||
GRNT | Written decision to grant |