KR20170078165A

KR20170078165A - Shift register

Info

Publication number: KR20170078165A
Application number: KR1020150188416A
Authority: KR
Inventors: 장용호
Original assignee: 엘지디스플레이 주식회사
Priority date: 2015-12-29
Filing date: 2015-12-29
Publication date: 2017-07-07
Also published as: KR102541937B1

Abstract

본 발명은, 클럭의 제한 조건을 줄이고 동작 마진을 크게하여 회로의 동작 범위를 넓히는 쉬프트 레지스터에 관한 것으로, 복수개의 스테이지를 구비하여 스캔 펄스를 출력하는 쉬프트 레지스터에 있어서, 각 스테이지는, 세트 개시 신호를 사용하여 세트 노드(Q)를 세트용 전압으로 세트시키는 세트부와, 리셋 개시 신호를 사용하여 상기 세트 노드(Q)를 리셋용 전압으로 리셋시키는 리셋부와, 상기 세트 노드(Q)의 상태에 따라 다수의 출력용 클럭 신호 중 입력된 어느 하나의 클럭 신호를 스캔 펄스 또는 캐리 펄스로 출력하는 출력부와, 클리어용 클럭펄스를 전송하는 클럭전송라인과 리세트 노드(QB) 사이에 접속되어 상기 클리어 클럭펄스를 상기 리세트 노드(QB)에 인가하는 커패시터(C)와, 상기 세트 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 2 방전용전압(VSS2)을 리세트 노드(QB)로 공급하는 제 1 스위칭소자(Tr1)와, 상기 리세트 노드(QB)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 3 방전용전압 또는 다른 스테이지에서 출력되는 스캔 펄스 또는 캐리 펄스를 세트 노드(Q)로 공급하는 클리어 스위칭부를 구비하여 구성되고, 상기 클리어 스위칭부는, 상기 세트 노드(Q)와 상기 제 3 방전용전압단 사이에 직렬 연결되어 상기 리세트 노드(Qb)의 전압에 따라 턴 온 또는 턴 오프되어 턴 온시 상기 제 3 방전용전압 또는 다른 스테이지에서 출력되는 스캔 펄스 또는 캐리 펄스를 상기 세트 노드(Q)로 공급하는 제 1 및 제 2 클리어 스위칭소자와, 상기 세트 노드(Q)의 전압에 따라 턴 온 또는 턴 오프되어 턴 온시 상기 제 1 및 제 2 클리어 스위칭소자의 연결 노드에 제 2 충전용 전압를 공급하는 제 3 클리어 스위칭소자(T3c)를 구비하여 구성된 것이다.The present invention relates to a shift register for reducing a clock limiting condition and increasing an operation margin to widen the operation range of a circuit, and in a shift register for outputting a scan pulse with a plurality of stages, A reset section for resetting the set node (Q) to a resetting voltage by using a reset start signal, a reset section for resetting the set node (Q) An output section for outputting one of the plurality of output clock signals as a scan pulse or a carry pulse in accordance with the clock signal, and a clock transmission line connected between the clock transmission line for transmitting the clock pulse for clear and the reset node (QB) (C) for applying a clear clock pulse to the reset node (QB), and a capacitor (C) for turning on or off according to the voltage of the set node A first switching element Tr1 for supplying a second discharging voltage VSS2 to the reset node QB and a second switching element Tr2 for turning on or off according to the voltage of the reset node QB, And a clear switching unit for supplying a scan pulse or a carry pulse output from the other stage to the set node (Q), wherein the clear switching unit is configured to switch the set node (Q) And a scan pulse or a carry pulse output from the third discharge voltage or the other stage at the time of turn-on according to the voltage of the reset node (Qb) The first and second clear switching elements are turned on or turned off according to the voltage of the set node Q to turn on the second charging voltage to the connection nodes of the first and second clear switching elements Third supplying And a clear switching element T3c.

Description

쉬프트 레지스터 {Shift register}Shift register {Shift register}

본 발명의 표시장치의 게이트 구동부에 관한 것으로, 특히 클럭의 제한 조건을 줄이고 동작 마진을 크게하여 회로의 동작 범위를 넓히는 쉬프트 레지스터에 관한 것이다.The present invention relates to a gate driver of a display apparatus of the present invention, and more particularly to a shift register that reduces a clock limiting condition and increases an operation margin to widen the operation range of a circuit.

통상의 액정표시장치는 전계를 이용하여 액정의 광 투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여 액정표시장치는 화소 영역들이 매트릭스 형태로 배열된 액정패널과, 상기 액정패널을 구동하기 위한 구동회로를 구비한다. A conventional liquid crystal display device displays an image by adjusting the light transmittance of a liquid crystal using an electric field. To this end, a liquid crystal display device includes a liquid crystal panel in which pixel regions are arranged in a matrix form, and a driving circuit for driving the liquid crystal panel.

도 1은 일반적인 액정 표시장치의 구동장치를 나타낸 구성 회로도이다. BRIEF DESCRIPTION OF DRAWINGS FIG. 1 is a configuration circuit diagram showing a driving device of a general liquid crystal display device. FIG.

일반적으로, 액정 표시장치는, 도 1에 도시한 바와 같이, 영상을 표시하는 액정패널(2)과, 상기 액정패널(2)의 게이트 라인들(GL1 내지 GLn)을 구동하는 게이트 드라이버(6)와, 상기 액정패널(2)의 데이터 라인들(DL1 내지 DLm)을 구동하는 데이터 드라이버(4)와, 외부로부터 입력된 영상 데이터(RGB)를 정렬하여 데이터 드라이버(4)에 공급함과 아울러, 게이트 및 데이터 제어신호(GCS,DCS)를 생성하여 상기 게이트 및 데이터 드라이버(6,4)를 각각 제어하는 타이밍 컨트롤러(8)를 구비한다. 1, a liquid crystal display device generally includes a liquid crystal panel 2 for displaying an image, a gate driver 6 for driving the gate lines GL1 to GLn of the liquid crystal panel 2, A data driver 4 for driving the data lines DL1 to DLm of the liquid crystal panel 2 and a driving circuit 4 for supplying image data RGB inputted from outside to the data driver 4, And a timing controller 8 for generating data control signals GCS and DCS to control the gate and data drivers 6 and 4, respectively.

액정패널(2)은 복수의 게이트 라인(GL1 내지 GLn)과 복수의 데이터 라인들(DL1 내지 DLm)에 의해 정의되는 각 화소 영역에 형성된 박막 트랜지스터(TFT; Thin Film Transistor) 및 상기 박막트랜지스터와 접속된 액정 커패시터(Clc)를 구비한다. 액정 커패시터(Clc)는 상기 박막트랜지스터와 접속된 화소전극, 화소전극과 액정을 사이에 두고 배치된 공통전극으로 구성된다. 상기 박막트랜지스터는 각각의 게이트 라인(GL1 내지 GLn)으로부터의 스캔 펄스에 응답하여 각각의 데이터 라인(DL1 내지 DLm)으로부터의 영상신호를 화소 전극에 공급한다. The liquid crystal panel 2 includes a thin film transistor (TFT) formed in each pixel region defined by a plurality of gate lines GL1 to GLn and a plurality of data lines DL1 to DLm, And a liquid crystal capacitor Clc. The liquid crystal capacitor Clc is composed of a pixel electrode connected to the thin film transistor, and a common electrode arranged between the pixel electrode and the liquid crystal. The thin film transistor supplies a video signal from each of the data lines DL1 to DLm to the pixel electrode in response to a scan pulse from each of the gate lines GL1 to GLn.

상기 액정 커패시터(Clc)는 화소 전극에 공급된 영상신호와 공통전극에 인가되는 공통전압(SVcom)과의 차 전압을 충전하고, 그 차 전압에 따라 액정 분자들의 배열을 가변시켜 광 투과율을 조절함으로써 계조를 구현한다. 이때, 스토리지 커패시터(Cst)는 화소전극이 스토리지 라인과 절연막을 사이에 두고 중첩되어 형성될 수 있으며, 박막트랜지스터의 소스 전극과 게이트 라인(GL) 간에는 기생 커패시터(Cgs)가 더 형성되기도 한다. The liquid crystal capacitor Clc charges the difference voltage between the video signal supplied to the pixel electrode and the common voltage SVcom applied to the common electrode and adjusts the light transmittance by varying the arrangement of the liquid crystal molecules according to the difference voltage Thereby implementing the gradation. At this time, the storage capacitor Cst may be formed by overlapping the pixel electrode with the storage line sandwiched by the insulating film, and a parasitic capacitor Cgs may be further formed between the source electrode of the thin film transistor and the gate line GL.

상기 데이터 드라이버(4)는 타이밍 컨트롤러(8)로부터의 데이터 제어신호(DCS), 예를 들어, 소스 스타트 신호(SSP; Source Start Pulse), 소스 쉬프트 클럭(SSC; Source Shift Clock), 소스 출력 인에이블(SOE; Source Output Enable) 신호 및 인버젼 신호(Pol Signal) 등을 이용하여 타이밍 컨트롤러(8)로부터 정렬된 데이터(Data)를 아날로그 전압 즉, 영상신호로 변환한다. 구체적으로, 데이터 드라이버(4)는 SSC에 따라 타이밍 컨트롤러(8)를 통해 정렬된 데이터(Data)를 래치한 후, SOE 신호에 응답하여 각 게이트 라인(GL1 내지 GLn)에 스캔펄스가 공급되는 1수평 주기마다 1수평 라인 분의 영상신호를 각 데이터 라인(DL1 내지 DLm)에 공급한다. The data driver 4 receives a data control signal DCS from the timing controller 8, for example, a source start signal SSP, a source shift clock SSC, And converts the aligned data Data from the timing controller 8 into an analog voltage, that is, a video signal, using an SOE (Source Output Enable) signal and an inversion signal (Pol Signal). Specifically, the data driver 4 latches the aligned data Data through the timing controller 8 in accordance with the SSC, and then, in response to the SOE signal, supplies the scan pulses to the gate lines GL1 to GLn And supplies video signals for one horizontal line to each of the data lines DL1 to DLm for each horizontal period.

상기 게이트 드라이버(6)는 타이밍 컨트롤러(8)로부터의 게이트 제어신호(GCS)에 따라 각 게이트 라인들(GL1 내지 GLn)을 순차 구동하게 된다. 구체적으로, 게이트 드라이버(4)는 게이트 제어신호(GCS)인 게이트 스타트 신호(GSP; Gate Start Pulse), 게이트 쉬프트 클럭(GSC; Gate Shift Clock), 게이트 출력 인에이블(GOE; Gate Output Enable) 신호 등을 이용하여 각 게이트 라인(GL1 내지 GLn)에 게이트 하이 전압(VGH) 레벨의 스캔 펄스가 순차적으로 공급되도록 구동한다. 그리고 스캔 펄스가 공급되지 않는 나머지 기간에는 게이트 로우 전압 공급되도록 한다.The gate driver 6 sequentially drives the gate lines GL1 to GLn according to the gate control signal GCS from the timing controller 8. [ Specifically, the gate driver 4 outputs a gate start signal (GSP), a gate shift clock (GSC), a gate output enable (GOE) signal Or the like so that the scan pulses of the gate high voltage (VGH) level are sequentially supplied to the gate lines GL1 to GLn. And the gate-low voltage is supplied to the remaining period in which the scan pulse is not supplied.

상기 타이밍 컨트롤러(8)는 외부로부터의 영상 데이터(RGB) 및 복수의 동기신호들(DCLK, Hsync, Vsync, DE)에 따라 데이터 드라이버(4)와 게이트 드라이버(6)를 각각 제어한다. 구체적으로, 타이밍 컨트롤러(8)는 외부로부터 입력되는 영상 데이터(RGB)를 액정패널(2)의 구동에 알맞도록 정렬하여 데이터 드라이버(4)에 공급한다. 그리고 외부로부터 입력되는 동기신호 즉, 도트클럭(DCLK), 데이터 인에이블 신호(DE), 수평 및 수직 동기신호(Hsync,Vsync) 중 적어도 하나를 이용하여 게이트 제어신호(GCS)와 데이터 제어신호(DCS)를 생성하고, 이를 게이트 드라이버(6)와 데이터 드라이버(4)에 각각 공급한다. The timing controller 8 controls the data driver 4 and the gate driver 6 in accordance with image data RGB and a plurality of synchronization signals DCLK, Hsync, Vsync and DE from the outside. Specifically, the timing controller 8 arranges image data (RGB) input from the outside so as to be suitable for driving the liquid crystal panel 2, and supplies the image data to the data driver 4. A gate control signal GCS and a data control signal GCS are generated by using at least one of a synchronizing signal input from the outside, that is, a dot clock DCLK, a data enable signal DE, and horizontal and vertical synchronizing signals Hsync and Vsync DCS, and supplies them to the gate driver 6 and the data driver 4, respectively.

상기 게이트 드라이버(6)는 상술한 바와 같은 스캔 펄스들을 순차적으로 출력할 수 있도록 쉬프트 레지스터를 구비한다. The gate driver 6 includes a shift register for sequentially outputting the scan pulses as described above.

상기 쉬프트 레지스터는 타이밍 컨트롤러로부터 제공된 복수개의 클럭 펄스들을 근거로 상기 각 게이트 라인(GL1 내지 GLn)에 스캔 펄스를 순차적으로 출력하는 다수의 스테이지들을 포함한다. The shift register includes a plurality of stages for sequentially outputting scan pulses to the gate lines GL1 to GLn based on a plurality of clock pulses provided from a timing controller.

종래의 스테이지는 세트 노드 및 리세트 노드의 충전 및 방전 상태를 제어하기 위한 노드 제어부와, 세트 노드의 신호상태에 따라 스캔펄스를 출력하는 풀업 스위칭소자와, 그리고, 리세트 노드의 신호상태에 따라 방전용전압을 출력하는 풀다운 스위칭소자를 구비한다.The conventional stage includes a node control section for controlling charge and discharge states of the set node and the reset node, a pull-up switching element for outputting a scan pulse in accordance with the signal state of the set node, And a pull-down switching element for outputting a discharge voltage.

여기서, 세트 노드와 리세트 노드는 서로 교번적으로 충전 및 방전되는데, 구체적으로 세트 노드가 충전된 상태일 때에는 리세트 노드가 방전된 상태를 유지하며, 리세트 노드가 충전된 상태일 때에는 세트 노드가 방전된 상태를 유지하게 된다.Here, the set node and the reset node are alternately charged and discharged. Specifically, when the set node is charged, the reset node maintains the discharged state. When the reset node is charged, Thereby maintaining the discharged state.

이때, 세트 노드가 충전상태 일 때는 풀업 스위칭소자로부터는 스캔펄스(가 출력되고, 리세트 노드가 충전상태 일 때는 출력부의 풀다운 스위칭소자로부터 방전용전압이 출력된다.At this time, when the set node is in a charged state, a scan pulse is outputted from the pull-up switching element, and when the reset node is in a charged state, the discharge voltage is outputted from the pull-

풀업 스위칭소자로부터 출력된 스캔펄스 및 풀다운 스위칭소자로부터 출력된 방전용전압은 해당 게이트 라인에 공급된다.The scan pulse output from the pull-up switching element and the discharge voltage output from the pull-down switching element are supplied to the corresponding gate line.

여기서, 풀업 스위칭소자의 게이트전극은 세트 노드에 접속되며, 드레인전극은 클럭펄스가 인가되는 클럭라인에 접속되며, 소스단자는 게이트 라인에 접속된다. 클럭펄스는 주기적으로 하이 상태 및 로우 상태를 가지며 풀업 스위칭소자의 드레인단자에 공급된다. 이때, 풀업 스위칭소자는 매 주기마다 입력되는 하이 상태의 클럭펄스들 중 어느 하나를 특정 시점에서 출력하게 된다. 이 특정 시점에 출력된 클럭펄스가 게이트 라인을 구동하기 위한 스캔펄스이다.Here, the gate electrode of the pull-up switching element is connected to the set node, the drain electrode is connected to the clock line to which the clock pulse is applied, and the source terminal is connected to the gate line. The clock pulse periodically has a high state and a low state and is supplied to the drain terminal of the pull-up switching element. At this time, the pull-up switching element outputs one of the high-level clock pulses inputted at every period at a specific time. The clock pulse output at this specific time point is a scan pulse for driving the gate line.

이 특정 시점이란, 세트 노드가 충전된 이후의 시점을 말한다. 즉, 상기 풀업 스위칭소자는 자신의 드레인단자에 주기적으로 계속해서 입력되는 클럭펄스들 중, 상기 특정 시점(즉, 상기 세트 노드가 충전된 상태의 시점)에 입력된 하이 상태의 클럭펄스를 스캔펄스로서 출력하게 된다. 그리고, 스캔펄스의 출력 이후 세트 노드가 다음 프레임 기간이 시작될 때까지 방전상태로 유지됨에 따라, 풀업 스위칭소자는 한 프레임에 한 번의 스캔펄스를 출력하게 된다. 그런데, 클럭펄스는 한 프레임 기간동안 여러 번 출력되기 때문에, 풀업 스위칭소자가 턴-오프된 상태에서도, 즉 상기 세트 노드가 방전된 상태에서도 클럭펄스는 상기 풀업 스위칭소자의 드레인전극에 계속해서 입력되게 된다.This specific time point refers to a time point after the set node is charged. In other words, the pull-up switching element outputs a high-level clock pulse, which is inputted at the specific time point (i.e., the time point when the set node is charged) among the clock pulses periodically inputted to the drain terminal of the pull- As shown in FIG. Then, after the output of the scan pulse, the set node is maintained in the discharged state until the start of the next frame period, so that the pull-up switching element outputs one scan pulse in one frame. However, since the clock pulse is output several times during one frame period, the clock pulse is continuously inputted to the drain electrode of the pull-up switching element even when the pull-up switching element is turned off, that is, do.

다시 말하면, 풀업 스위칭소자는 한 프레임 동안 단 한 번 턴-온되며, 이 턴-온되는 기간에 자신의 드레인전극에 입력되는 클럭펄스를 스캔펄스로 출력한다.In other words, the pull-up switching element is turned on only once during one frame, and outputs a clock pulse, which is input to its drain electrode during the turn-on period, as a scan pulse.

이후, 풀업 스위칭소자는 다음 프레임 기간이 시작될 때까지 턴-오프되며, 이에 따라, 이 풀업 스위칭소자는 이 턴-오프된 기간에는 아무리 자신의 드레인전극에 클럭펄스가 입력되어도, 이를 스캔펄스로 출력할 수 없다. 그런데, 이와 같이, 풀업 스위칭소자의 드레인전극에 주기적으로 클럭펄스가 인가됨에 따라, 상기 풀업 스위칭소자의 게이트전극이 접속된 세트 노드와 풀업 스위칭소자의 드레인전극간에 커플링현상이 발생된다. 이와 같은 커플링현상에 의해, 세트 노드에는 클럭펄스에 따른 소정의 전압이 계속해서 충전되게 된다.Thereafter, the pull-up switching element is turned off until the start of the next frame period, so that even if a clock pulse is input to the drain electrode of the pull-up switching element during the turn-off period, Can not. As a clock pulse is periodically applied to the drain electrode of the pull-up switching element, a coupling phenomenon occurs between the set node to which the gate electrode of the pull-up switching element is connected and the drain electrode of the pull-up switching element. Due to such a coupling phenomenon, the set node is continuously charged with a predetermined voltage corresponding to the clock pulse.

그러면, 세트 노드가 어느 순간 충전상태로 유지될 수 있다. 즉, 세트 노드가 원치 않는 타이밍에 충전상태로 유지될 수 있다. 이럴 경우, 세트 노드가 한 프레임 기간동안에 두 번 이상 충전상태로 유지될 수 있으며, 이에 의해 상기 풀업 스위칭소자가 한 프레임 기간 동안에 두 번 이상 턴-온될 수 있다. 결국, 상기와 같은 커플링현상에 의해 하나의 스테이지가 한 프레임 기간 동안 두 번 이상의 스캔펄스를 출력하는 멀티 출력현상이 발생할 수 있다.Then, the set node can be maintained in a charged state at any moment. That is, the set node can be kept in a charged state at an undesired timing. In this case, the set node can be maintained in the charged state more than once during one frame period, whereby the pull-up switching element can be turned on more than once during one frame period. As a result, the multi-output phenomenon in which one stage outputs two or more scan pulses during one frame period may occur due to the coupling phenomenon described above.

이와 같이, 하나의 스테이지가 한 프레임 기간 동안 두 번 이상의 스캔펄스를 출력하게 되면, 액정패널에 표시되는 화상의 품질이 떨어지게 된다.As described above, when one stage outputs two or more scan pulses during one frame period, the quality of the image displayed on the liquid crystal panel is degraded.

따라서, 최근에는, 클럭펄스의 주기에 맞춰 세트 노드의 전압을 주기적으로 방전시켜 그 세트 노드에 원치 않는 전압이 누적되는 것을 방지함으로써 멀티 출력을 방지할 수 있는 쉬프트 레지스터가 개발되었다 (특허출원 10-2013-0089997호 참조).Therefore, in recent years, a shift register capable of preventing multiple outputs by periodically discharging the voltage of the set node in accordance with the period of the clock pulse to prevent unwanted voltage accumulation in the set node has been developed (Patent Application 10- 2013-0089997).

상기와 같은 종래의 쉬프트 레지스터를 설명하면 다음과 같다.The conventional shift register will be described as follows.

도 2는 종래의 쉬프트 레지스터를 나타낸 도면이고, 도 3은 도 2의 각 스테이지에 공급 또는 출력되는 각종 신호들의 타이밍도를 나타낸 도면이다.FIG. 2 is a diagram showing a conventional shift register, and FIG. 3 is a timing chart of various signals supplied to or outputted from each stage of FIG.

종래의 쉬프트 레지스터는, 도 2에 도시된 바와 같이, 다수의 스테이지들(ST_n-2 내지 ST_n+4)을 포함한다. 도 2에 도시된 스테이지들(ST_n-2 내지 ST_n+4)은 쉬프트 레지스터에 구비된 전체 스테이지들 중 일부에 해당한다.The conventional shift register includes a plurality of stages ST_n-2 to ST_n + 4, as shown in Fig. The stages ST_n-2 to ST_n + 4 shown in FIG. 2 correspond to a part of all the stages provided in the shift register.

각 스테이지들(ST_n-2 내지 ST_n+4)은 출력단자(OT)를 포함하는 바, 이들 스테이지들(ST_n-2 내지 ST_n+4) 각각은 자신의 출력단자(OT)를 통해 한 프레임기간 동안 한 번의 스캔펄스(SP_n-2 내지 SP_n+4)를 출력한다.Each of the stages ST_n-2 to ST_n + 4 includes an output terminal OT, and each of these stages ST_n-2 to ST_n + 4 is connected to its own output terminal OT And outputs one scan pulse (SP_n-2 to SP_n + 4).

각 스테이지(ST_n-2 내지 ST_n+4)는 스캔펄스를 이용하여 자신에게 접속된 게이트 라인을 구동함과 아울러, 자신으로부터 전단 및 후단에 위치한 스테이지의 동작을 제어한다.Each of the stages ST_n-2 to ST_n + 4 drives the gate line connected thereto by using the scan pulse, and controls the operation of the stage located at the front end and the rear end from the gate line itself.

스테이지들은 빠른 번호를 부여를 받은 스테이지부터 차례로 스캔펄스를 출력한다. 예를 들어, n-2번째 스테이지가 n-2번째 스캔펄스를 출력하고, 이어서 n-1번째 스테이지(ST_n-1)가 n-1번째 스캔펄스(SP_n-1)를 출력하고, 다음으로 n번째 스테이지(ST_n)가 n번째 스캔펄스(SP_n)를 출력한다.The stages sequentially output scan pulses from the stage to which the quick number is given. For example, the (n-2) th stage outputs the (n-2) th scan pulse, the (n-1) th stage ST_n-1 outputs the n-1 th scan pulse SP_n- Th stage ST_n outputs the n-th scan pulse SP_n.

이러한 쉬프트 레지스터는 액정패널에 내장될 수 있다. 즉, 상기 액정패널은 화상을 표시하기 위한 표시부와 상기 표시부의 둘러싸는 비표시부를 갖는데, 상기 쉬프트 레지스터는 상기 비표시부에 내장된다.Such a shift register can be incorporated in the liquid crystal panel. That is, the liquid crystal panel has a display portion for displaying an image and a non-display portion surrounding the display portion, wherein the shift register is embedded in the non-display portion.

이와 같이 구성된 쉬프트 레지스터의 각 스테이지는 서로 순차적인 위상차를 갖고 순환하는 제 1 내지 제 8 클럭펄스(CLK1 내지 CLK4)들 중 적어도 하나를 인가받는다.Each stage of the shift register configured as described above receives at least one of the first to eighth clock pulses CLK1 to CLK4 having a sequential phase difference with each other.

각 스테이지(ST_n-2 내지 ST_n+4)는, 도 2에 도시된 바와 같이, 이들 제 1 내지 제 8 클럭펄스(CLK1 내지 CLK8)들 중 서로 다른 위상을 갖는 2개의 클럭펄스들을 공급받을 수 있다. 이때 각 스테이지(ST_n-2 내지 ST_n+4)는 이들 2개 중 하나를 세트 노드의 전압을 주기적으로 방전시켜 출력을 안정화시키기 위한 클리어 클럭펄스로 사용하고, 그리고 다른 하나를 스캔펄스를 생성하기 위한 출력 클럭펄스로 사용한다. 즉, 2개의 클럭 펄스 중 위상이 빠른 클럭 펄스를 상기 세트 노드의 전압을 주기적으로 방전시켜 출력을 안정화시키기 위한 클리어 클럭펄스로 사용하고, 위상이 상대적으로 늦은 클럭 펄스를 스캔펄스를 생성하기 위한 출력 클럭 펄스로 사용한다. 예를 들면, 8k+1번째 스테이지는 제 7 클럭펄스(CLK_7)를 클리어 클럭펄스로 사용하고 제 1 클럭펄스(CLK_1)를 출력 클럭펄스로 사용한다.Each stage ST_n-2 to ST_n + 4 may be supplied with two clock pulses having different phases among the first to eighth clock pulses CLK1 to CLK8, as shown in Fig. 2 . At this time, each of the stages ST_n-2 to ST_n + 4 uses one of these two as a clear clock pulse for periodically discharging the voltage of the set node to stabilize the output, and the other for generating the scan pulse Used as output clock pulse. That is, a clock pulse having a high phase out of two clock pulses is used as a clear clock pulse for periodically discharging the voltage of the set node to stabilize the output, and a clock pulse having a relatively late phase is used as an output Used as a clock pulse. For example, the 8k + 1 stage uses the seventh clock pulse CLK_7 as a clear clock pulse and uses the first clock pulse CLK_1 as an output clock pulse.

각 스테이지는 자신으로부터 전단에 위치한 스테이지로부터의 스캔펄스를 공급받아 세트 동작을 수행한다. 예를 들어, n번째 스테이지(ST_n)는 n-p번째 스테이지로부터의 스캔펄스를 공급받아 세트 되는 바, 여기서 p는 도 2에 도시된 바와 같이 1이 될 수 있다.Each stage receives a scan pulse from a stage located at the previous stage and performs a set operation. For example, the n-th stage ST_n is set to receive a scan pulse from the n-p-th stage, where p may be 1, as shown in FIG.

단, 도시되지 않은 첫 번째 및 두 번째 스테이지의 바로 전단에는 스테이지가 존재하지 않으므로, 이들 첫 번째 및 두 번째 스테이지는 스타트 펄스(Vst)에 응답하여 세트 된다.However, since there is no stage immediately before the first and second stages which are not shown, these first and second stages are set in response to the start pulse Vst.

각 스테이지는 다음단 스테이지로부터의 스캔펄스에 응답하여 리세트 동작을 수행한다. 스테이지가 리세트 된다는 것은, 이 스테이지가 출력이 불가능한 상태, 즉 자신에게 공급되는 클럭펄스를 스캔펄스로서 출력할 수 없는 상태로 된다는 것을 의미한다. 예를 들어, n번째 스테이지는 n+q번째 스테이지로부터의 스캔펄스에 응답하여 리세트 되는 바, 여기서 q는 도 2에 도시된 바와 같이 3이 될 수 있다.Each stage performs a reset operation in response to a scan pulse from the next stage. The fact that the stage is reset means that the stage is in a state in which output is impossible, that is, a state in which the clock pulse supplied thereto can not be outputted as a scan pulse. For example, the nth stage is reset in response to a scan pulse from the (n + q) th stage, where q may be 3, as shown in FIG.

한편,　상술된 더미 스테이지들의 후단에는 스테이지가 존재하지 않으므로, 이들 더미 스테이지들 역시 타이밍 콘트롤러로부터의 스타트 펄스에 응답하여 리세트 될 수 있다.On the other hand, since there is no stage at the rear end of the dummy stages described above, these dummy stages can also be reset in response to the start pulse from the timing controller.

이와 같이 구성된 쉬프트 레지스터에서 각 스테이지(ST_n-2 내지 ST_n+2)의 구성을 좀 더 구체적으로 설명하면 다음과 같다.The structure of each stage ST_n-2 to ST_n + 2 in the shift register constructed as described above will be described in more detail as follows.

도 4는 종래의 스테이지의 구성을 나타낸 도면으로서, 도 4는 도 2에서의 어느 하나의 스테이지의 구성을 나타낸 도면이다.Fig. 4 is a diagram showing the configuration of a conventional stage, and Fig. 4 is a diagram showing the configuration of any stage in Fig.

n번째 스테이지(ST_n)는, 도 4에 도시된 바와 같이, 세트개시 스위칭소자(Tr_S), 리세트개시 스위칭소자(Tr_R), 풀업 스위칭소자(Tr_U1), 풀다운 스위칭소자(Tr_D1), 커패시터(C), 클리어 스위칭소자(Tr_C) 및 제 1 스위칭소자(Tr1)를 포함한다.4, the n-th stage ST_n includes a set start switching element Tr_S, a reset start switching element Tr_R, a pull-up switching element Tr_U1, a pulldown switching element Tr_D1, a capacitor C ), A clear switching element Tr_C, and a first switching element Tr1.

상기 세트개시 스위칭소자(Tr_S)는 세트개시 신호(STS)인 n-1번째 스테이지(ST_n-1)로부터의 스캔펄스(SP_n-1)에 따라 턴-온 또는 턴-오프되며, 턴-온시 충전용전압(VDD)을 세트 노드(Q)로 공급한다.The set start switching element Tr_S is turned on or off according to the scan pulse SP_n-1 from the (n-1) th stage ST_n-1 as the set start signal STS, Supply voltage VDD to the set node (Q).

상기 리세트개시 스위칭소자(Tr_R)는 리세트개시 신호(RTS)인 n+3번째 스테이지(ST_n+3)로부터의 스캔펄스(SP_n+3)에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 3 방전용전압(VSS3)을 세트 노드(Q)로 공급한다.The reset start switching element Tr_R is turned on or off according to the scan pulse SP_n + 3 from the (n + 3) th stage ST_n + 3 which is the reset start signal RTS, And supplies the ON-time third discharge voltage VSS3 to the set node Q.

상기 풀업 스위칭소자(Tr_U1)는 세트 노드(Q)의 전압 따라 턴-온 또는 턴-오프되며, 턴-온시 출력 클럭펄스(O-CLK)를 출력단자(OT)로 공급한다.The pull-up switching element Tr_U1 is turned on or off according to the voltage of the set node Q and supplies an output clock pulse O-CLK to the output terminal OT.

상기 풀다운 스위칭소자(Tr_D1)는 리세트 노드(QB)의 전압 따라 턴-온 또는 턴-오프되며, 턴-온시 제 4 방전용전압(VSS4)을 출력단자(OT)로 공급한다.The pull-down switching device Tr_D1 is turned on or off according to the voltage of the reset node QB and supplies the fourth discharge voltage VSS4 to the output terminal OT at the turn-on time.

상기 커패시터(C)는 클리어 클럭펄스(C-CLK)를 리세트 노드(QB)에 인가한다. 여기서, 클리어 클럭펄스(C-CLK)는 도 3에 도시된 제 1 내지 제 8 클럭펄스(CLK_1 내지 CLK_8) 중 어느 하나가 될 수 있는 바, 상기 출력 클럭펄스(O-CLK)가 제 3 클럭펄스(CLK_3)일 때 상기 클리어 클럭펄스(C-CLK)는 제 1 클럭펄스(CLK_1)가 될 수 있다.The capacitor C applies a clear clock pulse C-CLK to the reset node QB. Here, the clear clock pulse C-CLK may be any one of the first to eighth clock pulses CLK_1 to CLK_8 shown in FIG. 3, and the output clock pulse O- When the pulse is CLK_3, the clear clock pulse C-CLK may be the first clock pulse CLK_1.

상기 클리어 스위칭소자(Tr_C)는 리세트 노드(QB)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 1 방전용전압(VSS1)을 세트 노드(Q)로 공급한다. The clear switching element Tr_C is turned on or off according to the voltage of the reset node QB and supplies the first discharge voltage VSS1 to the set node Q at turn-on.

상기 제 1 스위칭소자(Tr1)는 세트 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 2 방전용전압(VSS2)을 리세트 노드(QB)로 공급한다.The first switching element Tr1 is turned on or off according to the voltage of the set node Q and supplies the second discharging voltage VSS2 to the reset node QB when the first switching element Tr1 is turned on.

상기에서 설명한 상기 세트개시 신호(STS), 상기 출력 클럭펄스(O-CLK) 및 상기 클리어 클럭펄스(C-CLK)에 있어서, 상기 세트개시 신호(STS)의 발생 시점은 상기 클리어 클럭펄스(C-CLK)의 발생 시점보다 늦거나 같고, 상기 출력 클럭펄스(O-CLK)의 발생 시점보다 빠르거나 같다. The generation start point of the set start signal STS in the above described set start signal STS, the output clock pulse O-CLK and the clear clock pulse C-CLK is the same as the clear clock pulse C -CLK) and is equal to or faster than the generation time of the output clock pulse O-CLK.

따라서, 종래의 쉬프트 레지스터에 있어서는, 상기 클리어 스위칭소자(Tr_C)는 상기 커패시터(C)를 통해 주기적으로 리세트 노드(QB)에 공급되는 클리어 클럭펄스(C-CLK)에 따라 주기적으로 턴-온되는 바, 그 턴-온 기간 마다 세트 노드(Q)의 전압을 제 1 방전용전압(VSS1)으로 방전시킨다. 따라서, 커플링 현상에 의해 세트 노드(Q)의 전압이 상승하는 것이 방지된다.Therefore, in the conventional shift register, the clear switching element Tr_C periodically turns on in response to the clear clock pulse C-CLK supplied to the reset node QB through the capacitor C periodically And discharges the voltage of the set node Q to the first discharge voltage VSS1 every turn-on period. Therefore, the voltage of the set node Q is prevented from rising by the coupling phenomenon.

그러나, 상기 종래의 스테이지가 정상적으로 동작을 하려면, 상기 스테이지를 구성하는 각 스위칭소자들의 문턱 전압(Vth)은 양(+)으로 적당한 큰 값을 가져야 한다 (P타입의 스위칭소자일 경우는 음(-)). 그런데, 상기 각 스테이지를 구성하는 스위칭소자들의 특성은 편차가 존재하고, 온도가 증가하거나 온도 이외의 다른 원인에 의해, 그 중 일부 스위칭소자의 문턱 전압이 음(-)의 방향으로 치우친 경우도 존재할 수 있다.However, in order for the conventional stage to operate normally, the threshold voltage Vth of each switching element constituting the stage must have a suitable large value (positive (-) for a P-type switching device) )). However, there is a case where the characteristics of the switching elements constituting each of the stages are varied, and the threshold voltage of some of the switching elements is shifted in the negative direction due to a temperature increase or other causes other than the temperature .

이와 같이, 상기 각 스테이지를 구성하는 N 타입 스위칭소자의 문턱 전압(Vth)가 음(-)의 방향으로 치우치게 되거나 P 타입 스위칭소자의 문턱 전압(Vth)가 양(+)의 방향으로 치우치게 되면, 스캔 펄스의 멀티 출력 불량이 발생하거나, 스캔 펄스의 미출력 불량이 발생할 수 있다.When the threshold voltage Vth of the N-type switching devices constituting each stage is shifted in the negative direction or the threshold voltage Vth of the P-type switching device is shifted in the positive direction, A multi-output failure of the scan pulse may occur, or a poor output of the scan pulse may occur.

즉, 상기 클리어 스위칭소자(Tr_C)의 문턱 전압이 음(-)의 방향으로 치우치게 되면, 세트 기간에 상기 클리어 스위칭소자(Tr_C)가 완전하게 턴 오프되지 않아, 상기 세트 노드(Q)에 충전된 전압(VDD)이 누설되어 스캔 펄스가 출력되지 않을 수 있다. 이와 같은 현상은 클럭 펄스의 커플링으로 높아진 리세트 노드(Qb)의 전압이 빨리 감쇠하지 않으면 더욱 심해진다.That is, when the threshold voltage of the clear switching element Tr_C is shifted in the negative direction, the clear switching element Tr_C is not completely turned off during the set period, The voltage VDD may leak and the scan pulse may not be output. This phenomenon becomes worse if the voltage of the reset node Qb, which is increased due to the coupling of the clock pulse, does not attenuate quickly.

또한, 상기 클럭 펄스의 커플링에 의해 세드 노드(Q)의 전압 상승을 억제하기 위해서는 리세트 노드(Qb)의 전압이 일정 시간 유지되어야 한다. 그러나, 상기 제 1 스위칭소자(Tr1)의 문턱 전압이 음(-)의 방향으로 치우치게 되면, 리세트 기간에 상기 제 1 스위칭소자(Tr1)가 완전하게 턴 오프되지 않아, 상기 리세트 노드(Qb) 전압이 일정 시간 동안 유지되지 못하게 된다.In order to suppress the rise of the voltage of the node Q due to the coupling of the clock pulse, the voltage of the reset node Qb must be maintained for a predetermined time. However, when the threshold voltage of the first switching device Tr1 is shifted in the negative direction, the first switching device Tr1 is not completely turned off during the reset period, and the reset node Qb ) Voltage is not maintained for a certain period of time.

본 발명은 이와 같은 종래의 문제점을 해결하기 위한 것으로, 제 1 스위칭소자에 인가되는 방전용 전압이 리세트부 인가되는 방전용 전압보다 크거나 같도록 하여 클리어 스위칭부 및 제 1 스위칭소자의 문턱 전압이 음(-)의 방향으로 편향되더라도 스캔 펄스가 출력되지 않거나 리세트 노드 전압이 일정 시간 동안 유지되도록 하여 회로의 동작 범위가 넓은 쉬프트 레지스터를 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made in view of the above problems, and it is an object of the present invention to at least partially solve the problems in the conventional art, And the reset node voltage is maintained for a predetermined period of time, so that the operation range of the circuit is wide.

상기와 같은 목적을 달성하기 위한 본 발명에 따른 쉬프트 레지스터는, 복수개의 스테이지를 구비하여 스캔 펄스를 출력하는 쉬프트 레지스터에 있어서, 각 스테이지는, 세트 개시 신호를 사용하여 세트 노드(Q)를 세트용 전압으로 세트시키는 세트부와, 리셋 개시 신호를 사용하여 상기 세트 노드(Q)를 리셋용 전압으로 리셋시키는 리셋부와, 상기 세트 노드(Q)의 상태에 따라 다수의 출력용 클럭 신호 중 입력된 어느 하나의 클럭 신호를 스캔 펄스 또는 캐리 펄스로 출력하는 출력부와, 클리어용 클럭펄스를 전송하는 클럭전송라인과 리세트 노드(QB) 사이에 접속되어 상기 클리어 클럭펄스를 상기 리세트 노드(QB)에 인가하는 커패시터(C)와, 상기 세트 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 2 방전용전압을 리세트 노드(QB)로 공급하는 제 1 스위칭소자(Tr1)와, 상기 리세트 노드(QB)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 3 방전용전압 또는 다른 스테이지에서 출력되는 스캔 펄스 또는 캐리 펄스를 세트 노드(Q)로 공급하는 클리어 스위칭부를 구비하여 구성되고, 상기 클리어 스위칭부는, 상기 세트 노드(Q)와 상기 제 3 방전용전압단 사이에 직렬 연결되어 상기 리세트 노드(Qb)의 전압에 따라 턴 온 또는 턴 오프되어 턴 온시 상기 제 3 방전용전압 또는 다른 스테이지에서 출력되는 스캔 펄스 또는 캐리 펄스를 상기 세트 노드(Q)로 공급하는 제 1 및 제 2 클리어 스위칭소자와, 상기 세트 노드(Q)의 전압에 따라 턴 온 또는 턴 오프되어 턴 온시 상기 제 1 및 제 2 클리어 스위칭소자의 연결 노드에 제 2 충전용 전압를 공급하는 제 3 클리어 스위칭소자(T3c)를 구비하여 구성됨에 그 특징이 있다.According to an aspect of the present invention, there is provided a shift register including a plurality of stages and outputting scan pulses, wherein each stage includes a set node (Q) A reset section for resetting the set node (Q) to a resetting voltage by using a reset start signal; and a reset section for resetting the set node (Q) An output section for outputting one clock signal as a scan pulse or a carry pulse; and a reset section connected between the clock transmission line for transmitting the clock pulse for clear and the reset node (QB) to output the clear clock pulse to the reset node (QB) On or off according to the voltage of the set node Q and supplies a second discharge voltage at the turn-on time to the reset node QB 1 or a scan pulse or a carry pulse which is turned on or off according to the voltage of the reset node QB and is output at a third turn- (Q), and the clear switching unit is connected in series between the set node (Q) and the third discharging voltage terminal, and turns on and off according to the voltage of the reset node (Qb) First and second clear switching elements for supplying a scan pulse or a carry pulse output from the third discharge voltage or another stage to the set node Q when the scan electrode is turned on or turned off, And a third clear switching element T3c for supplying a second charging voltage to the connection node of the first and second clear switching elements when turned on or turned off according to the voltage of the third clear switching element. have.

여기서, 상기 세트부는 스타트 펄스(Vst) 또는 전단 스테이지로부터 출력된 스캔 펄스 또는 캐리 펄스에 따라 턴-온 또는 턴-오프되고 턴-온 시 상기 전단 스테이지로부터 출력된 스캔 펄스 또는 캐리 펄스, 스타트 펄스(Vst) 또는 제 1 충전용 전압을 세트 노드(Q)에 공급하는 스위칭소자(Tr_S)를 구비하고, 상기 리셋부는 리셋 펄스 또는 후단 스테이지에서 출력되는 스캔 펄스 또는 캐리 펄스에 따라 턴-온 또는 턴-오프되고 턴-온 시 상기 세트 노드(Q)에 제 1 방전용 전압을 인가하는 스위칭소자(TR_R)를 구비하고, 상기 출력부는 상기 세트노드(Q)의 논리상태에 따라 턴 온 또는 턴 오프되며, 턴온 시 복수개의 출력용 클럭 신호 중 하나의 클럭 신호를 공급받아 스캔 펄스로 출력하는 풀업 스위칭 소자와, 외부에서 입력되는 제어신호에 따라 턴 온 또는 턴 오프되며, 턴온 시 제 4 방전용 전압을 출력단으로 출력하는 풀다운 스위칭소자를 갖는 스캔 펄스 출력부를 구비함에 특징이 있다.Here, the set unit may be turned on or off according to a start pulse Vst or a scan pulse or a carry pulse output from the front stage, and may be a scan pulse or a carry pulse, a start pulse And a switching element Tr_S for supplying a first charging voltage to the set node Q. The reset unit may be configured to turn on or turn off according to a reset pulse or a scan pulse or a carry pulse output from the subsequent stage, And a switching element TR_R for applying a first discharging voltage to the set node Q when the switching element Q2 is turned off and turned on and the output section is turned on or off according to the logic state of the set node Q A pull-up switching element for receiving a clock signal of a plurality of output clock signals at the time of turning on and outputting the clock signal as a scan pulse, and a pull-up switching element for turning on or off according to an externally input control signal And a scan pulse output unit having a pull-down switching element for outputting a fourth discharge voltage to an output terminal at the time of the turn-on.

상기 출력부는, 상기 세트 노드(Q)의 논리상태에 따라 턴 온 또는 턴 오프되며, 턴온 시 복수개의 출력용 클럭 신호 또는 복수개의 캐리용 클럭 신호 중 하나의 클럭 신호를 공급받아 캐리 펄스로 출력하는 풀업 스위칭 소자와, 외부에서 입력되는 제어신호에 따라 턴 온 또는 턴 오프되며, 턴온 시 제 5 방전용 전압을 출력단으로 출력하는 풀다운 스위칭소자를 구비한 캐리 신호 출력부를 더 구비함에 특징이 있다.The output unit may be turned on or off according to a logic state of the set node Q. The output unit may receive a clock signal of a plurality of output clock signals or a plurality of carry clock signals upon turn- And a carry signal output unit having a switching element and a pulldown switching element that is turned on or off according to a control signal input from the outside and outputs a fifth discharge voltage at an output terminal at an on state.

상기 제 2 방전용 전압은 상기 제 1 방전용 전압보다 크거나 같고, 상기 제 1 방전용 전압은 상기 제 3 방전용 전압보다 크거나 같음에 특징이 있다.The second discharge voltage is greater than or equal to the first discharge voltage, and the first discharge voltage is greater than or equal to the third discharge voltage.

상기 세트부는 스타트 펄스(Vst) 또는 전단 스테이지로부터 출력된 스캔 펄스 또는 캐리 펄스에 따라 턴-온 또는 턴-오프되고 턴-온 시 상기 전단 스테이지로부터 출력된 스캔 펄스 또는 캐리 펄스, 스타트 펄스(Vst) 또는 제 1 충전용 전압을 세트 노드(Q)에 공급하는 스위칭소자(Tr_S)를 구비하고, 상기 리셋부는 리셋 펄스 또는 후단 스테이지에서 출력되는 스캔 펄스 또는 캐리 펄스에 따라 턴-온 또는 턴-오프되고 턴-온 시 상기 세트 노드(Q)에 제 1 방전용 전압을 인가하는 스위칭소자(TR_R)를 구비하고, 상기 출력부는 상기 세트노드(Q)의 논리상태에 따라 턴 온 또는 턴 오프되며, 턴온 시 복수개의 출력용 클럭 신호 중 하나의 클럭 신호를 공급받아 스캔 펄스로 출력하는 풀업 스위칭 소자와, 상기 리세트 노드의 논리 상태에 따라 턴 온 또는 턴 오프되며, 턴온 시 제 4 방전용 전압을 출력단으로 출력하는 풀다운 스위칭소자를 갖는 스캔 펄스 출력부를 구비함에 특징이 있다.The set unit may be turned on or off according to a start pulse Vst or a scan pulse or a carry pulse output from the front stage, and may be a scan pulse or a carry pulse output from the previous stage, a start pulse Vst, Or a switching element Tr_S for supplying a first charging voltage to the set node Q. The reset section is turned on or off according to a reset pulse or a scan pulse or a carry pulse output from the subsequent stage And a switching element (TR_R) for applying a first discharge voltage to the set node (Q) when turned on. The output section is turned on or off according to a logic state of the set node (Q) A pull-up switching element for receiving a clock signal of one of a plurality of output clock signals and outputting the clock signal as a scan pulse; and a pull-up switching element for turning on or off according to a logic state of the reset node, When the fourth is characterized as comprising a scan pulse output having a pull-down switching device for outputting a discharge voltage to the output stage.

상기 제 1 방전용 전압과 상기 제 2 방전용 전압은 서로 같고, 상기 제 3 방전용 전압과 상기 제 4 방전용 전압은 서로 같음에 특징이 있다.Wherein the first discharge voltage and the second discharge voltage are equal to each other, and the third discharge voltage and the fourth discharge voltage are equal to each other.

상기 리셋부의 스위칭소자(Tr_R)의 소오스 단자와, 상기 제 1 스위칭소자(Tr1)의 소오스 단자가 상기 제 1 방전용 전압 또는 상기 제 2 방전용 전압에 연결되고, 상기 클리어 스위칭부의 제 2 클리어 스위칭소자(T3b)의 소오스 단자와, 상기 캐리 펄스 출력부의 풀 다운 스위칭소자의 소오스 단자는 상기 제 3 방전용 전압 또는 제 5 방전용 전압에 연결됨에 특징이 있다. The source terminal of the switching element Tr_R of the reset section and the source terminal of the first switching device Tr1 are connected to the first discharge voltage or the second discharge voltage, and the second clear switching The source terminal of the element T3b and the source terminal of the pull-down switching element of the carry pulse output section are connected to the third discharge voltage or the fifth discharge voltage.

상기 출력부는, 상기 세트 노드(Q)의 논리상태에 따라 턴 온 또는 턴 오프되며, 턴온 시 복수개의 출력용 클럭 신호 또는 복수개의 캐리용 클럭 신호 중 하나의 클럭 신호를 공급받아 캐리 펄스로 출력하는 풀업 스위칭 소자와, 상기 리세트 노드의 논리 상태에 따라 턴 온 또는 턴 오프되며, 턴온 시 제 5 방전용 전압을 출력단으로 출력하는 풀다운 스위칭소자를 구비한 캐리 신호 출력부를 더 구비함에 특징이 있다.The output unit may be turned on or off according to a logic state of the set node Q. The output unit may receive a clock signal of a plurality of output clock signals or a plurality of carry clock signals upon turn- And a carry signal output unit having a switching element and a pulldown switching element that is turned on or off according to a logic state of the reset node and outputs a fifth discharge voltage at an output terminal at an on state.

상기 출력용 클럭 펄스의 상승 에지에서 상기 클리어 클럭 펄스는 하이 상태를 갖거나 상승 에지이고, 상기 클리어 클럭 펄스의 두티 비는 상기 출력용 클럭 펄스의 두티 비와 같거나 다름에 특징이 있다.The clear clock pulse having a high state or a rising edge at the rising edge of the output clock pulse is characterized in that the duti ratio of the clear clock pulse is equal to or different from the duti ratio of the output clock pulse.

상기 클리어 클럭 펄스의 하이 구간 폭을 상기 출력용 클럭 펄스의 하이 구간의 폭보다 작음에 특징이 있다.The high-range width of the clear clock pulse is smaller than the high-range width of the output clock pulse.

상기 출력부는, 캐리 신호 출력부, 제 1 스캔 신호 출력부 및 제 2 스캔 신호 출력부를 구비하고, 상기 캐리 신호 출력부는, 상기 세트 노드(Q)의 논리상태에 따라 턴 온 또는 턴 오프되며, 턴온 시 복수개의 출력용 클럭 신호 중 하나의 클럭 신호를 공급받아 캐리 펄스로 출력하는 풀업 스위칭 소자와, 상기 리세트 노드(Qb)의 논리 상태에 따라 턴 온 또는 턴 오프되며, 턴온 시 제 5 방전용 전압을 출력단으로 출력하는 풀다운 스위칭소자를 구비하고, 상기 제 1 스캔 신호 출력부는, 상기 세트노드(Q)의 논리상태에 따라 턴 온 또는 턴 오프되며, 턴온 시 복수개의 출력용 클럭 신호 중 하나의 클럭 신호를 공급받아 스캔 펄스로 출력하는 제 1 풀업 스위칭 소자와, 상기 리세트 노드(Qb)의 논리 상태에 따라 턴 온 또는 턴 오프되며, 턴온 시 제 4 방전용 전압을 출력단으로 출력하는 제 1 풀다운 스위칭소자를 구비하고, 상기 제 2 스캔 신호 출력부는, 상기 세트노드(Q)의 논리상태에 따라 턴 온 또는 턴 오프되며, 턴온 시 복수개의 출력용 클럭 신호 중 상기 제 1 스캔 신호 출력부의 클럭 신호와 다른 클럭 신호를 공급받아 스캔 펄스로 출력하는 제 2 풀업 스위칭 소자와, 상기 리세트 노드(Qb)의 논리 상태에 따라 턴 온 또는 턴 오프되며, 턴온 시 제 4 방전용 전압을 출력단으로 출력하는 제 2 풀다운 스위칭소자를 구비함에 특징이 있다.The carry signal output unit may be turned on or off according to a logic state of the set node Q. The carry signal output unit may be turned on or off according to a logic state of the set node Q, A pull-up switching element for receiving a clock signal of a plurality of output clock signals and outputting the clock signal as a carry pulse; and a fifth discharge voltage And the first scan signal output unit is turned on or off according to a logic state of the set node Q. The first scan signal output unit outputs one clock signal of a plurality of output clock signals when turned on, A first pull-up switching element for receiving and outputting a scan pulse, and a second pull-up switching element for receiving a fourth discharge voltage at turn-on or turning-off according to a logic state of the reset node (Qb) Wherein the second scan signal output unit is turned on or off according to a logic state of the set node Q and is turned on or off according to a logic state of the set node Q, A second pull-up switching element for receiving a clock signal different from the clock signal of the scan signal output unit and outputting the same as a scan pulse, and a second pull-up switching element for turning on or off according to a logic state of the reset node (Qb) And a second pull-down switching element for outputting a voltage to an output terminal.

상기 복수개의 풀 다운 스위칭소자들 중 적어도 하나의 풀 다운 스위칭소자 대신에, 상기 출력단과 상기 제 4 또는 제 5 방전용 전압단 사이에 직렬 연결되어 상기 외부의 제어신호 신호 또는 리세트노드(Qb)의 논리 상태에 따라 턴 온 또는 턴 오프되어 턴 온시 상기 제 4 또는 제 5 방전용 전압을 상기 출력단으로 공급하는 제 3 및 제 4 풀 다운 스위칭소자와, 상기 세트 노드(Q)의 전압에 따라 턴 온 또는 턴 오프되어 턴 온시 상기 제 3 및 제 4 풀 다운 스위칭소자의 연결 노드에 제 2 충전용 전압(VC)를 공급하는 제 5 풀 다운 스위칭소자를 구비하여 구성됨에 특징이 있다.Down switching element is connected in series between the output terminal and the fourth or fifth terminal of the discharging voltage so that the external control signal or the reset node Qb is connected in series between the output terminal and the fourth or fifth discharging voltage terminal instead of at least one pull- Third and fourth pull-down switching elements for turning on or off according to a logic state of the set node Q to supply the fourth or fifth discharge voltage to the output terminal when the switch is turned on; And a fifth pull-down switching element for supplying a second charging voltage (VC) to a connection node of the third and fourth pull-down switching elements when turned on or turned off.

상기 복수개의 풀 다운 스위칭소자들 중 적어도 하나의 풀 다운 스위칭소자의 게이트 단자에 인버터를 통해 상기 세트 노드(Q)의 전압이 반전되어 인가됨에 특징이 있다.The voltage of the set node Q is inverted through the inverter at the gate terminal of at least one pull-down switching device among the plurality of pull-down switching devices.

상기 세트부는 상기 세트용 전압 입력단과 상기 세트 노드(Q) 사이에 직렬 연결되어 상기 세트 개시 신호에 따라 턴 온 또는 턴 오프되어 턴 온시 상기 세트용 전압을 상기 세트 노드(Q)로 공급하는 제 1 및 제 2 세트 스위칭소자와, Wherein the set unit is connected in series between the voltage input terminal for the set and the set node (Q) and is turned on or off according to the set start signal to supply the set voltage to the set node (Q) And a second set switching element,

상기 세트 노드(Q)의 전압에 따라 턴 온 또는 턴 오프되어 턴 온시 상기 제 1 및 제 2 세트 스위칭소자의 연결 노드에 제 2 충전용 전압를 공급하는 제 3 세트 스위칭소자를 구비하여 구성됨에 특징이 있다.And a third set switching element for turning on or off according to the voltage of the set node (Q) to supply a second charging voltage to a connection node of the first and second set switching elements when turning on. have.

상기 리셋부는 상기 세트노드(Q)와 상기 제 1 방전용 전압단 사이에 직렬 연결되어 상기 리셋 개시 신호에 따라 턴 온 또는 턴 오프되어 턴 온시 상기 제 1 방전용 전압을 상기 세트 노드(Q)로 공급하여 상기 세트 노드(Q)를 방전시키는 제 1 및 제 2 리셋 스위칭소자와, 상기 세트 노드(Q)의 전압에 따라 턴 온 또는 턴 오프되어 턴 온시 상기 제 1 및 제 2 리셋 스위칭소자의 연결 노드에 제 2 충전용 전압(VC)를 공급하는 제 3 리셋 스위칭소자를 구비하여 구성됨에 특징이 있다. The reset unit is serially connected between the set node (Q) and the first discharging voltage terminal and is turned on or off according to the reset start signal to turn on the first discharging voltage to the set node (Q) (Q), and a second reset switching element connected to the connection node of the first and second reset switching elements when turning on or off according to a voltage of the set node (Q) And a third reset switching element for supplying a second charging voltage (VC) to the node.

외부의 초기화 제어 신호에 의해 상기 세트 노드(Q)를 초기화 하는 초기화부를 더 구비함에 특징이 있다.And an initialization unit for initializing the set node Q by an external initialization control signal.

상기 초기화부는 상기 외부의 최기화 제어 신호에 따라 턴 온 또는 턴 오프되어 턴 온시 상기 제 1 방전용 전압을 상기 세트 노드에 공급하여 상기 세트 노드를 방전시키는 초기화 스위칭소자를 구비하여 구성됨에 특징이 있다.And the initialization unit includes an initialization switching element that turns on or off according to the externalization control signal to supply the first discharge voltage to the set node at the time of turn-on to discharge the set node .

상기 초기화부는, 상기 세트 노드(Q)와 상기 제 1 방전용 전압단 사이에 직렬 연결되어 상기 외부의 초기화 제어신호에 따라 턴 온 또는 턴 오프되어 턴 온시 상기 제 1 방전용 전압을 상기 세트 노드(Q)로 공급하여 상기 세트 노드(Q)를 방전시키는 제 1 및 제 2 초기화 스위칭소자와, 상기 세트 노드(Q)의 전압에 따라 턴 온 또는 턴 오프되어 턴 온시 상기 제 1 및 제 2 초기화 스위칭소자의 연결 노드에 제 2 충전용 전압(VC)를 공급하는 제 3 초기화 스위칭소자를 구비하여 구성됨에 특징이 있다.Wherein the initialization unit is serially connected between the set node (Q) and the first discharging voltage terminal and is turned on or off according to the external initializing control signal to turn the first discharging voltage on the set node Q), and for discharging the set node (Q); and a second initialization switching element for turning on or off according to the voltage of the set node (Q) to turn on the first and second initialization switching elements And a third initializing switching element for supplying a second charging voltage (VC) to the connection node of the device.

상기 세트부와 상기 리셋부 사이에 상기 제 1 충전용 전압에 따라 턴-온 또는 턴-오프되고 턴-온 시 상기 세트 노드와 상기 리셋부 사이를 연결하는 제 2 스위칭소자를 더 구비함에 특징이 있다.And a second switching element which is turned on or off according to the first charging voltage between the set part and the reset part and connects the set node and the reset part when turned on, have.

상기 출력부는 클럭신호에 의해 제어되어 턴 온시 출력단에 방전용 전압을 공급하는 풀 다운 스위칭소자를 더 포함할 수도 있다.The output unit may further include a pull-down switching element controlled by a clock signal to supply a discharge voltage to an output terminal at the time of turn-on.

상기와 같은 특징을 갖는 본 발명에 따른 쉬프트 레지스터에 있어서는 다음과 같은 효과가 있다.The shift register according to the present invention having the above-described features has the following effects.

첫째, 쉬프트 레지스터를 구성하는 N형 스위칭소자의 문턱전압이 음(-)의 방향(P형 스위칭소자의 경우 문턱전압이 양(+)의 방항)으로 편향되더라도 이로 인한 출력 발생 기간 동안 Q 노드의 누설 전류를 방지하므로 스캔 펄스의 미출원 불량 및 멀티 출력 불량을 억제할 수 있다.First, even though the threshold voltage of the N-type switching device constituting the shift register is biased in the negative direction (in the case of the P-type switching device, the threshold voltage is positive), the Q- It is possible to prevent a leakage current and thus to suppress the defective application of the scan pulse and the defective multi-output.

둘째, 상기와 같이 미출력 및 멀티 출력 불량을 방지할 수 있으므로, 회로의 동작 범위를 넓힐 수 있다. Secondly, as described above, it is possible to prevent the low output and the multi output failure, and thus the operation range of the circuit can be widened.

셋째, 상기 클리어 클럭 펄스의 하이 구간 폭을 상기 출력용 클럭 펄스의 하이 구간의 폭보다 작게할 수 있으므로 스위칭소자의 스트레스를 줄일 수 있다.Thirdly, the high section width of the clear clock pulse can be made smaller than the high section width of the output clock pulse, so that the stress of the switching element can be reduced.

도 1은 일반적인 액정 표시장치의 구동장치를 나타낸 구성 회로도
도 2는 종래의 쉬프트 레지스터의 구성도
도 3은 도 2의 각 스테이지에 공급 또는 출력되는 각종 신호들의 타이밍도
도 4는 종래의 쉬프트 레지스터의 각 스테이지의 회로 구성도
도 5는 본 발명에 따른 쉬프트 레지스터의 개념 구성도
도 6은 본 발명의 제 1 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성도
도 7은 도 6의 각 스테이지에 공급 또는 출력되는 각종 신호들의 제 1 실시예의 타이밍도
도 8은 도 6의 각 스테이지에 공급 또는 출력되는 각종 신호들의 제 2 실시예의 타이밍도
도 9는 본 발명의 제 2 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성도
도 10은 본 발명의 제 3 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성도
도 11은 본 발명의 제 4 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성도
도 12는 본 발명의 제 5 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성도
도 13은 본 발명의 제 6 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성도
도 14는 본 발명의 제 7 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성도
도 15는 본 발명의 제 8 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성도
도 16은 본 발명의 제 9 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성도
도 17은 본 발명에 따른 각 실시예의 쉬프트 레지스터의 각 스테이지의 회로 구성에서, 상기 세트부의 다른 실시예의 회로 구성도
도 18은 본 발명에 따른 각 실시예의 쉬프트 레지스터의 각 스테이지의 회로 구성에서, 상기 리셋부의 다른 실시예의 회로 구성도
도 19는 본 발명에 따른 각 실시예의 쉬프트 레지스터의 각 스테이지의 회로 구성에서, 상기 출력부의 풀 다운 스위칭소자의 다른 실시예의 회로 구성도
도 20는 본 발명에 따른 각 실시예의 쉬프트 레지스터의 각 스테이지의 회로 구성에서, 상기 출력부의 다른 실시예의 회로 구성도
도 21a 내지 도 21b는 도 20의 인버터의 실시예의 회로 구성도
도 22a는 본 발명에 따른 각 실시예의 쉬프트 레지스터의 각 스테이지의 회로 구성에 추가되는 초기화부의 제 1 실시예의 회로 구성도
도 22b는 본 발명에 따른 각 실시예의 쉬프트 레지스터의 각 스테이지의 회로 구성에 추가되는 초기화부의 제 2 실시예의 회로 구성도1 is a circuit diagram showing a driving apparatus of a general liquid crystal display device.
2 is a block diagram of a conventional shift register
Fig. 3 is a timing chart of various signals supplied to or output from each stage of Fig. 2
4 is a circuit diagram of each stage of a conventional shift register
5 is a conceptual diagram of a shift register according to the present invention
6 is a circuit configuration diagram of each stage of the shift register according to the first embodiment of the present invention
Fig. 7 is a timing chart of the first embodiment of various signals supplied to or outputted from each stage of Fig. 6
8 is a timing diagram of a second embodiment of various signals supplied to or outputted from each stage of Fig. 6
9 is a circuit configuration diagram of each stage of the shift register according to the second embodiment of the present invention
10 is a circuit configuration diagram of each stage of the shift register according to the third embodiment of the present invention
11 is a circuit configuration diagram of each stage of the shift register according to the fourth embodiment of the present invention
12 is a circuit configuration diagram of each stage of the shift register according to the fifth embodiment of the present invention
13 is a circuit configuration diagram of each stage of the shift register according to the sixth embodiment of the present invention
14 is a circuit configuration diagram of each stage of the shift register according to the seventh embodiment of the present invention
15 is a circuit configuration diagram of each stage of the shift register according to the eighth embodiment of the present invention
16 is a circuit configuration diagram of each stage of the shift register according to the ninth embodiment of the present invention
17 is a circuit configuration diagram of another embodiment of the setting section in the circuit configuration of each stage of the shift register in each embodiment according to the present invention
18 is a circuit configuration diagram of another embodiment of the reset section in the circuit configuration of each stage of the shift register in each embodiment according to the present invention
19 is a circuit configuration diagram of another embodiment of the pull-down switching element of the output section in the circuit configuration of each stage of the shift register in each embodiment according to the present invention
20 is a circuit configuration diagram of another embodiment of the output section in the circuit configuration of each stage of the shift register of each embodiment according to the present invention
Figs. 21A to 21B are circuit diagrams of an embodiment of the inverter of Fig.
22A is a circuit configuration diagram of the first embodiment of the initialization unit added to the circuit configuration of each stage of the shift register of each embodiment according to the present invention
22B is a circuit configuration diagram of a second embodiment of the initialization unit added to the circuit configuration of each stage of the shift register of each embodiment according to the present invention

상기와 같은 특징을 갖는 본 발명에 따른 쉬프트 레지스터를 첨부된 도면을 참조하여 보다 상세하게 설명하면 다음과 같다.The shift register according to the present invention having the above-described features will now be described in more detail with reference to the accompanying drawings.

도 5는 본 발명에 따른 쉬프트 레지스터의 각 스테이지의 개념 구성도이다.5 is a conceptual diagram of the stages of the shift register according to the present invention.

본 발명에 따른 쉬프트 레지스터의 각 스테이지는, 도 5에 도시한 바와 세트 개시 신호(스타트 펄스 또는 전단 스테이지에서 출력되는 스캔 펄스 또는 캐리 펄스)를 사용하여 세트 노드(Q)를 세트용 전압 (스타트 펄스, 전단 스테이지에서 출력되는 스캔 펄스 또는 캐리 펄스, 또는 제 1 충전용 전압(VH))으로 세트시키는 세트부(1)와, 리셋 개시 신호 (리셋 펄스 또는 후단 스테이지에서 출력되는 스캔 펄스 또는 캐리 펄스)를 사용하여 상기 세트 노드(Q)를 리셋용 전압(제 1 방전용 전압(VSS1) 또는 상기 제 1 충전용 전압(VH)와 상반된 전압(VL))으로 리셋시키는 리셋부(2)와, 상기 세트 노드(Q)의 상태에 따라 다수의 클럭 신호 중 입력된 어느 하나의 클럭 신호를 스캔 펄스 또는 캐리 펄스로 출력하는 출력부(3)와, 클리어 클럭펄스(C-CLK)를 전송하는 클럭전송라인과 리세트 노드(QB) 사이에 접속되어 상기 클리어 클럭펄스(C-CLK)를 리세트 노드(QB)에 인가하는 커패시터(C)와, 상기 세트 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 2 방전용전압(VSS2)을 리세트 노드(QB)로 공급하는 제 1 스위칭소자(Tr1)와, 상기 리세트 노드(QB)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 3 방전용전압(VSS3)을 세트 노드(Q)로 공급하는 클리어 스위칭부(4)를 구비하여 구성된다. Each stage of the shift register according to the present invention uses the set start signal (the start pulse or the carry pulse output from the preceding stage or the preceding stage) as shown in Fig. 5 to set the set node Q to the set voltage (A scan pulse or a carry pulse output from the previous stage), a reset signal (a reset pulse or a carry pulse output from the subsequent stage) A reset unit 2 for resetting the set node Q to a resetting voltage (a first discharging voltage VSS1 or a voltage VL opposite to the first charging voltage VH) An output unit 3 for outputting one of the plurality of input clock signals as a scan pulse or a carry pulse according to the state of the set node Q and a clock transmission unit 3 for transmitting a clear clock pulse C- Line and A capacitor C connected between the set node QB and applying the clear clock pulse C-CLK to the reset node QB; On or turn-off according to the voltage of the reset node (QB); a first switching element (Tr1) which is turned off and supplies a turn-on second voltage VSS2 to the reset node And a clear switching unit 4 for supplying a turn-on third-discharge-specific voltage VSS3 to the set node Q.

여기서, 상기 클리어 스위칭부(4)는, 상기 세트 노드(Q)와 상기 제 3 방전용전압(VSS3)단 사이에 직렬 연결되어 상기 리세트 노드(Qb)의 전압에 따라 턴 온 또는 턴 오프되어 턴 온시 상기 제 3 방전용전압(VSS3)을 상기 세트 노드(Q)로 공급하는 제 1 및 제 2 클리어 스위칭소자(T3a, T3b)와, 상기 세트 노드(Q)의 전압에 따라 턴 온 또는 턴 오프되어 턴 온시 상기 제 1 및 제 2 클리어 스위칭소자(T3a, T3b)의 연결 노드에 제 2 충전용 전압(VC)를 공급하는 제 3 클리어 스위칭소자(T3c)를 구비하여 구성된다. The clear switching unit 4 is connected in series between the set node Q and the third discharging voltage VSS3 and is turned on or off according to the voltage of the reset node Qb First and second clear switching elements T3a and T3b for supplying the third discharging voltage VSS3 to the set node Q at the time of turn-on, and a first and a second clear switching elements T3a and T3b for turning on or off according to the voltage of the set node Q. [ And a third clear switching element T3c for supplying a second charging voltage VC to the connection nodes of the first and second clear switching elements T3a and T3b when turned on.

상기에서, 상기 스타트 펄스 및 상기 리셋 펄스는 외부에서 인가되는 펄스 신호이고, 상기 스타트 펄스는 첫번째 스테이지 및 클럭 펄스가 중첩되는 경우 처음 스테이지부터 중첩되는 기간에 상응하는 다음 단 스테이지까지 인가되고, 상기 리셋 신호는 마지막 스테이지 및 상기 클럭 펄스가 중첩되는 경우 마지막 스테이지부터 중첩되는 기간에 상응하는 이전단 스테이지까지 인가된다.The start pulse and the reset pulse are externally applied pulse signals, and the start pulse is applied from the first stage to the next stage corresponding to the overlapped period when the first stage and the clock pulse overlap, The signal is applied from the last stage to the previous stage corresponding to the overlapped period from the last stage when the clock pulses overlap.

또한, 본 발명의 쉬프트 레지스터가 양방향 구동용 쉬프트 레지스터일 경우, 상기 제 1 충전용 전압(VH)과 상기 제 1 충전용 전압(VH)에 상반된 전압(VL)이 사용되고, 프레임별로 바뀔 수 있다. In addition, when the shift register of the present invention is a shift register for bidirectional driving, the first charging voltage VH and the voltage VL opposite to the first charging voltage VH are used and may be changed frame by frame.

도 6은 본 발명의 제 1 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성도이다. 6 is a circuit configuration diagram of each stage of the shift register according to the first embodiment of the present invention.

본 발명의 제 1 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성은 도 6과 같다.The circuit configuration of each stage of the shift register according to the first embodiment of the present invention is shown in Fig.

즉, 도 5에서, 상기 세트부(1)는 스타트 펄스(Vst) 또는 전단 스테이지로부터 출력된 스캔 펄스(Prev)에 따라 턴-온 또는 턴-오프되고 턴-온 시 상기 전단 스테이지로부터 출력된 스캔 펄스(Prev), 스타트 펄스(Vst) 또는 제 1 충전용 전압(VH)을 세트 노드(Q)에 공급하는 스위칭소자(Tr_S)를 구비한다.5, the set unit 1 is turned on or off according to the start pulse Vst or the scan pulse Prev output from the previous stage, And a switching element Tr_S for supplying a pulse Prev, a start pulse Vst or a first charging voltage VH to the set node Q. [

상기 리셋부(2)는 리셋 펄스 또는 후단 스테이지에서 출력되는 스캔 펄스(Next)에 따라 턴-온 또는 턴-오프되고 턴-온 시 상기 세트 노드(Q)에 제 1 방전용 전압(VSS1)을 인가하는 스위칭소자(Tr_R)를 구비하여 구성된다.The reset unit 2 is turned on or off according to a reset pulse or a scan pulse Next outputted from a subsequent stage and is turned on when the first set voltage VSS1 is applied to the set node Q. And a switching element Tr_R applied thereto.

상기 출력부(3)는 상기 Q노드의 논리상태에 따라 턴 온 또는 턴 오프되며, 턴온 시 복수개의 출력용 클럭 신호 중 하나의 클럭 신호(O_CLK)를 공급받아 스캔 펄스로 출력하는 풀업 스위칭 소자(Tu)와, 외부에서 입력되는 제어신호(VD)에 따라 턴 온 또는 턴 오프되며, 턴온 시 제 4 방전용 전압(VSS4)을 출력단으로 출력하는 풀다운 스위칭소자(Td)를 구비한 스캔 신호 출력부를 구비한 것이다.The output unit 3 is turned on or off according to the logic state of the Q node and receives a clock signal O_CLK of a plurality of output clock signals upon turn-on to output a pull-up switching element Tu And a pull-down switching element Td that is turned on or off according to an externally input control signal VD and outputs a fourth discharge voltage VSS4 to an output terminal when turned on It is.

여기서, 상기 제어 신호(VD)는 펄스 신호로서 출력 펄스와 하이 구간이 겹치지 않으면 가능하다. 즉, 인버터 출력 또는 클럭 펄스를 사용 가능하다.Here, the control signal VD is a pulse signal if the output pulse does not overlap with the high pulse. That is, inverter output or clock pulse can be used.

그리고, 나머지 구성은 도 5와 같다.The rest of the configuration is shown in Fig.

여기서, 상기 커패시터(C)에 인가되는 클리어 클럭 펄스(C-CLK)는 상기 출력용 클럭 펄스와 같을 수 있고, 다를 수 있다. 도 6에서는 상기 클리어 클럭 펄스(C-CLK)는 제 1 클럭 펄스(CLK-1)이고 상기 출력용 클럭 펄스(O-CLK)는 제 3 클럭 펄스(CLK-3)임을 도시하였다.Here, the clear clock pulse C-CLK applied to the capacitor C may be the same as or different from the output clock pulse. 6, the clear clock pulse C-CLK is a first clock pulse CLK-1 and the output clock pulse O-CLK is a third clock pulse CLK-3.

또한, 상기 클리어 클럭 펄스(C-CLK)와 상기 출력용 클럭 펄스(O-CLK)가 다른 경우, 다른 스테이지의 출력용 클럭 펄스이거나, 위상 또는 펄스폭 등이 다른 클럭 펄스 일 수 있다.When the clear clock pulse C-CLK is different from the output clock pulse O-CLK, the output clock pulse may be a clock pulse for another stage or a clock pulse having a different phase or pulse width.

예를들면, 상기 출력용 클럭 펄스는 4상 이상의 순환 클럭 펄스이고, 상기 클리어 클럭 펄스는 4상 이상으로 한 주기 동안 2개 이상의 펄스를 가지는 순환 클럭 펄스일 수도 있다.For example, the output clock pulse may be a circulating clock pulse having four or more phases, and the clear clock pulse may be a circulating clock pulse having two or more pulses for four or more phases.

또한, 도 3에서 설명한 바와 같은 동일한 개념의 클럭 펄스를 사용할 수 있다.In addition, a clock pulse of the same concept as described in FIG. 3 can be used.

도 7은 도 6의 각 스테이지에 공급 또는 출력되는 각종 신호들의 제 1 실시예의 타이밍도이다.7 is a timing diagram of a first embodiment of various signals supplied to or outputted from each stage of Fig.

상기 클리어 클럭 펄스(C-CLK)와 상기 출력용 클럭 펄스(O-CLK)는 2상 이상의 클럭 펄스를 이용할 수 있고, 도 7에서는 상기 클리어 클럭 펄스(C-CLK)와 상기 출력용 클럭 펄스(O-CLK)로 8상의 클럭 펄스를 이용한 예를 도시하였다.The clear clock pulse C-CLK and the output clock pulse O-CLK can use two or more clock pulses. In FIG. 7, the clear clock pulse C-CLK and the output clock pulse O- CLK) is used as an 8-phase clock pulse.

도 7에서, 상기 클리어 클럭 펄스(C-CLK)로 제 1 클럭 펄스(CLK1)를 이용하고, 상기 세트부(1)의 세트 개시 신호로 제 2 클럭 펄스(CLK2) 또는 상기 제 2 클럭 펄스를 출력용 클럭 펄스로 이용한 전단 스테이지에서 출력되는 스캔 펄스를 이용하며, 상기 출력용 클럭 펄스(O-CLK)로 제 3 클럭 펄스(CLK3)를 이용함을 도시하였다.7, the first clock pulse CLK1 is used as the clear clock pulse C-CLK and the second clock pulse CLK2 or the second clock pulse is used as the set start signal of the set portion 1 And the third clock pulse CLK3 is used as the output clock pulse O-CLK.

여기서, 상기 클리어 클럭 펄스(C-CLK)는 상기 제 1 클럭 펄스(CLK1) 뿐만 아니라, 상기 제 2 클럭 펄스(CLK2) 또는 제 3 클럭 펄스를 이용하여도 된다.Here, the clear clock pulse C-CLK may use not only the first clock pulse CLK1 but also the second clock pulse CLK2 or the third clock pulse.

도 8은 도 6의 각 스테이지에 공급 또는 출력되는 각종 신호들의 제 2 실시예의 타이밍도이다.8 is a timing diagram of a second embodiment of various signals supplied to or outputted from each stage of Fig.

도 8에서는 상기 클리어 클럭 펄스(C-CLK)와 상기 출력용 클럭 펄스(O-CLK)를 각각 별도로 사용하고, 각각 4상의 클럭 펄스를 이용함을 도시하였다.In FIG. 8, the clear clock pulse C-CLK and the output clock pulse O-CLK are separately used, and clock pulses of four phases are used, respectively.

도 8에 도시한 바와 같이, 상기 출력용 클럭 펄스(O-CLK)의 상승 에지(rising edge)에서 상기 클리어 클럭 펄스(C-CLK)는 하이 상태를 갖거나 상승 에지를 갖는다. 본 발명에서는 상기 클리어 클럭 펄스의 위치가 종래 기술과 달리 제약이 없다. 즉, 상기 클리어 클럭 펄스(C-CLK)는 세트 신호(세트 노드(Q)가 로우에서 하이로 전환되는 시점)보다 빠를 수 있고 늦을 수 있다. 8, at the rising edge of the output clock pulse O-CLK, the clear clock pulse C-CLK has a high state or a rising edge. In the present invention, the position of the clear clock pulse is not limited unlike the prior art. That is, the clear clock pulse C-CLK may be earlier or later than the set signal (the time at which the set node Q is switched from low to high).

즉, 도 5의 상기 세트부(1)의 세트 개시 신호로 제 1 클럭 펄스(()-CLK1) 또는 상기 제 1 클럭 펄스를 출력용 클럭 펄스로 이용한 전단 스테이지에서 출력되는 스캔 펄스를 이용하며, 상기 출력용 클럭 펄스(O-CLK)로 제 2 클럭 펄스(O-CLK2)를 이용하고, 상기 클리어 클럭 펄스(C-CLK)로 제 1 클럭 펄스(C-CLK1)을 이용함을 도시하였다.That is, a scan pulse output from the previous stage using the first clock pulse (-CLK1) or the first clock pulse as the output clock pulse is used as the set start signal of the set unit 1 of FIG. 5, The second clock pulse O-CLK2 is used as the output clock pulse O-CLK and the first clock pulse C-CLK1 is used as the clear clock pulse C-CLK.

여기서, 상기 각 클리어 클럭 펄스(C-CLK1 - C-CLK-4)의 두티 비는 상기 출력용 클럭 펄스(O-CLK1 - O-CLK4)와 다르게 할 수 있다. 즉, 상기 각 클리어 클럭 펄스(C-CLK1 - C-CLK-4)의 하이 구간 폭을 상기 출력용 클럭 펄스(O-CLK1 - O-CLK4)의 하이 구간의 폭보다 작게하여 각 스테이지의 스위칭소자의 스트레스를 줄일 수 있다.Here, the duty ratio of each of the clear clock pulses C-CLK1-C-CLK-4 may be different from the output clock pulses O-CLK1-O-CLK4. That is, the high-section width of each of the clear clock pulses C-CLK1 to C-CLK-4 is made smaller than the width of the high-speed section of the output clock pulse O-CLK1 to O-CLK4, Stress can be reduced.

상기 도 6에서, 상기 제 1 충전용 전압(VH)은 상시 하이인 전압일 수 있고 적어도 한 프레임 동안 DC 전원일 수 있으며, 상기 제 2 충전용 전압(VC)은 상시 하이인 전압일 수 있고, 상기 세트노드(Q)가 하이인 동안 하이 전압을 갖는 전압일 수 있다. 상기 상기 제 1 충전용 전압(VH)과 상기 제 2 충전용 전압(VC)은 같을 수 있다6, the first charging voltage VH may be a voltage which is always high and may be a DC power supply for at least one frame, the second charging voltage VC may be a voltage which is always high, And may be a voltage having a high voltage while the set node Q is high. The first charging voltage (VH) and the second charging voltage (VC) may be the same

또한, 상기 제 1 방전용 전압(VSS1), 제 2 방전용 전압(VSS2), 제 3 방전용 전압(VSS3) 및 제 4 방전용 전압(VSS4)은 서로 같은 전압일 수 있고 다른 전압일 수 있다.In addition, the first discharge voltage VSS1, the second discharge voltage VSS2, the third discharge voltage VSS3, and the fourth discharge voltage VSS4 may be the same voltage or different voltages .

바람직하게는, 상기 제 2 방전용 전압(VSS2)은 제 1 방전용 전압(VSS1)보다 크거나 같고(VSS2 ≥ VSS1), 상기 제 1 방전용 전압(VSS1)은 상기 제 3 방전용 전압(VSS3)보다 크거나 같을 수 있다 (VSS1 ≥ VSS3).Preferably, the second discharging voltage VSS2 is greater than or equal to the first discharging voltage VSS1 (VSS2? VSS1), the first discharging voltage VSS1 is higher than the third discharging voltage VSS3 ) (VSS1 ≥ VSS3).

이와 같은 본 발명 제 1 실시예에 따른 쉬프트 레지스터의 각 스테이지는 클리어 스위칭부 및 제 1 스위칭소자의 문턱 전압이 음(-)의 방향으로 편향되더라도 스캔 펄스가 출력되지 않거나 스캔 펄스가 멀티 출력됨을 방지할 수 있다.In each stage of the shift register according to the first embodiment of the present invention, even when the threshold voltages of the clear switching unit and the first switching device are biased in the negative direction, the scan pulse is not outputted or the scan pulse is prevented from being multi- can do.

즉, 도 6에서, 상기 제 1 및 제 2 클리어 스위칭소자(T3a, T3b)의 문턱 전압이 음(-)의 방향으로 치우치게 되더라도, 상기 세트 노드(Q)의 전압에 의해 상기 제 3 클리어 스위칭소자(T3c)가 턴 온하여 제 2 충전용 전압(VC)를 상기 제 1 및 제 2 클리어 스위칭소자(T3a, T3b)의 연결 노드에 공급하므로, 상기 세트 노드(Q)에 충전된 전압이 상기 제 1 및 제 2 클리어 스위칭소자(T3a, T3b)를 통해 누설되지 않는다. 따라서, 스캔 펄스가 출력되지 않음을 방지한다.That is, even if the threshold voltages of the first and second clear switching elements T3a and T3b are shifted in the negative direction in FIG. 6, the voltage of the set node Q causes the third clear switching element The voltage charged in the set node Q is supplied to the connection nodes of the first and second clear switching elements T3a and T3b because the second charging voltage T3c is turned on to supply the second charging voltage VC to the connection nodes of the first and second clear switching elements T3a and T3b, 1 and the second clear switching elements T3a, T3b. Therefore, the scan pulse is prevented from being output.

또한, 상기 제 1 스위칭소자(Tr1)의 문턱 전압이 음(-)의 방향으로 치우치게 되어, 리세트 기간(세트 노드(Q)가 로우 상태인 기간)에 상기 제 1 스위칭소자(Tr1)가 완전하게 턴 오프되지 않아, 상기 리세트 노드(Qb) 전압이 일정 시간 동안 유지되지 못하게 될 수 있다. 그러나, 본 발명에서는 제 2 방전용 전압(VSS2)을 제 1 방전용 전압(VSS1)보다 높거나 같게하므로 리세트 노드(Qb)의 전압이 일정 시간 유지되게 할 수 있다. In addition, the threshold voltage of the first switching device Tr1 is biased in the negative direction, so that the first switching device Tr1 is completely turned off during the reset period (the set node Q is in the low state) And the reset node (Qb) voltage may not be maintained for a certain period of time. However, in the present invention, the voltage of the reset node Qb can be maintained for a predetermined time by making the second discharge voltage VSS2 higher than or equal to the first discharge voltage VSS1.

도 9는 본 발명의 제 2 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성도이다. 9 is a circuit configuration diagram of each stage of the shift register according to the second embodiment of the present invention.

본 발명의 제 2 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성은, 본 발명의 제 1 실시예의 쉬프트 레지스터의 각 스테이지의 회로 구성에서, 상기 풀다운 스위칭소자(Td)가 게이트 전극에 외부에서 입력되는 제어신호(VD)에 따라 턴 온 또는 턴 오프되는 것이 아니라, 상기 리세트 노드(Qb)의 전압에 따라 턴 온 또는 턴 오프되어 턴 온시 상기 제 4 방전용 전압(VSS4)을 출력단으로 출력한다. 그리고 본 발명의 제 2 실시예에 따른 쉬프트 레지스터의 각 스테이지의 나머지 회로 구성은 본 발명의 제 1 실시예의 쉬프트 레지스터의 각 스테이지의 회로 구성과 동일하다. In the circuit configuration of each stage of the shift register according to the second embodiment of the present invention, in the circuit configuration of each stage of the shift register of the first embodiment of the present invention, the pull-down switching element Td is input Is turned on or off according to the voltage of the reset node (Qb), and outputs the fourth discharge voltage (VSS4) to the output terminal at the time of turn-on, instead of being turned on or off according to the control signal . The remaining circuit configuration of each stage of the shift register according to the second embodiment of the present invention is the same as the circuit configuration of each stage of the shift register of the first embodiment of the present invention.

본 발명의 제 2 실시예에서, 상기 제 3 방전용 전압(VSS3)은 어느 한 스테이지의 스캔 펄스 (또는 캐리 펄스)일 수 있다In the second embodiment of the present invention, the third discharge voltage VSS3 may be a scan pulse (or a carry pulse) of any one stage

도 10은 본 발명의 제 3 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성도이다. 10 is a circuit configuration diagram of each stage of the shift register according to the third embodiment of the present invention.

본 발명의 제 3 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성은, 본 발명의 제 2 실시예의 쉬프트 레지스터의 각 스테이지의 회로 구성에서, 상기 제 1 방전용 전압(VSS1)과 상기 제 2 방전용 전압(VSS2)이 같고, 상기 제 3 방전용 전압(VSS3)과 상기 제 4 방전용 전압(VSS4)이 같은 경우이다.In the circuit configuration of each stage of the shift register according to the third embodiment of the present invention, in the circuit configuration of each stage of the shift register of the second embodiment of the present invention, the first discharge voltage VSS1, The exclusive voltage VSS2 is equal and the third discharging voltage VSS3 is equal to the fourth discharging voltage VSS4.

즉, 상기 리셋부(2)의 스위칭소자(Tr_R)의 소오스 단자와, 상기 제 1 스위칭소자(Tr1)의 소오스 단자가 모두 제 1 방전용 전압(VSS1)에 연결되고, 상기 클리어 스위칭부(4)의 제 2 클리어 스위칭소자(T3b)의 소오스 단자와, 상기 출력부(3)의 풀 다운 스위칭소자(Td)의 소오스 단자가 모두 제 4 방전용 전압(VSS4)에 연결된 것이다. That is, both the source terminal of the switching element Tr_R of the reset unit 2 and the source terminal of the first switching element Tr1 are connected to the first discharge voltage VSS1, and the clear switching unit 4 The source terminal of the second clear switching element T3b of the output section 3 and the source terminal of the pull down switching element Td of the output section 3 are both connected to the fourth discharge voltage VSS4.

그리고 본 발명의 제 3 실시예에 따른 쉬프트 레지스터의 각 스테이지의 나머지 회로 구성은 본 발명의 제 2 실시예의 쉬프트 레지스터의 각 스테이지의 회로 구성과 동일하다. The remaining circuit configuration of each stage of the shift register according to the third embodiment of the present invention is the same as the circuit configuration of each stage of the shift register of the second embodiment of the present invention.

도 11은 본 발명의 제 4 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성도이다. 11 is a circuit configuration diagram of each stage of the shift register according to the fourth embodiment of the present invention.

본 발명의 제 4 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성은, 도 5의 회로 구성에서, 상기 출력부(3)가 스캔 신호를 출력하는 스캔 신호 출력부와, 캐리 신호를 출력하는 캐리 신호 출력부를 모두 구비한 것이다.The circuit configuration of each stage of the shift register according to the fourth embodiment of the present invention is such that in the circuit configuration of Fig. 5, the output section 3 has a scan signal output section for outputting a scan signal and a carry signal output section for outputting a carry signal And a signal output unit.

즉, 본 발명의 제 1 실시예의 쉬프트 레지스터의 각 스테이지의 회로 구성에서, 캐리 신호 출력부가 더 구비된 것이다.That is, in the circuit configuration of each stage of the shift register of the first embodiment of the present invention, a carry signal output unit is further provided.

상기 캐리 신호 출력부는 상기 세트 노드(Q)의 논리상태에 따라 턴 온 또는 턴 오프되며, 턴온 시 복수개의 출력용 클럭 신호 중 하나의 클럭 신호(O_CLK)를 공급받아 캐리 펄스로 출력하는 풀업 스위칭 소자(Tuc)와, 외부에서 입력되는 제어신호(VD2)에 따라 턴 온 또는 턴 오프되며, 턴온 시 제 5 방전용 전압(VSS5)을 출력단으로 출력하는 풀다운 스위칭소자(Tdc)를 구비하여 구성된다.The carry signal output section is turned on or off according to the logic state of the set node Q. The carry signal output section receives a clock signal O_CLK of a plurality of output clock signals upon turn- And a pull-down switching element Tdc that is turned on or off according to an externally input control signal VD2 and outputs the fifth discharge voltage VSS5 to an output terminal at the time of the turn-on.

여기서, 상기 제어 신호(VD1, VD2)는 상기 세트 노드(Q)의 전압과 상반된 신호이면 가능하다.Here, the control signals VD1 and VD2 may be a signal that is opposite to the voltage of the set node Q.

그리고, 나머지 구성은 도 6과 같다.The rest of the configuration is shown in Fig.

도 12는 본 발명의 제 5 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성도이다. 12 is a circuit configuration diagram of each stage of the shift register according to the fifth embodiment of the present invention.

본 발명의 제 5 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성은, 본 발명의 제 4 실시예의 쉬프트 레지스터의 각 스테이지의 회로 구성에서, 상기 스캔 펄스 출력부의 풀다운 스위칭소자(Td) 및 상기 캐리 펄스 출력부의 풀다운 스위칭소자(Tdc)가 외부에서 입력되는 제어신호(VD1, VD2)에 따라 턴 온 또는 턴 오프되는 것이 아니라, 상기 리세트 노드(Qb)의 전압에 따라 턴 온 또는 턴 오프되어 턴 온시 상기 제 4 방전용 전압(VSS4) 및 제 5 방전용 전압(VSS5)을 각각 출력단으로 출력한다. 그리고 본 발명의 제 5 실시예에 따른 쉬프트 레지스터의 각 스테이지의 나머지 회로 구성은 본 발명의 제 4 실시예의 쉬프트 레지스터의 각 스테이지의 회로 구성과 동일하다. In the circuit configuration of each stage of the shift register according to the fifth embodiment of the present invention, in the circuit configuration of each stage of the shift register of the fourth embodiment of the present invention, the pull-down switching element Td of the scan pulse output section, The pulldown switching element Tdc of the pulse output section is turned on or off according to the voltage of the reset node Qb instead of turning on or off according to externally inputted control signals VD1 and VD2, And outputs the fourth discharge voltage (VSS4) and the fifth discharge voltage (VSS5) to an output terminal when the discharge is on. The remaining circuit configuration of each stage of the shift register according to the fifth embodiment of the present invention is the same as the circuit configuration of each stage of the shift register of the fourth embodiment of the present invention.

도 13은 본 발명의 제 6 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성도이다. 13 is a circuit configuration diagram of each stage of the shift register according to the sixth embodiment of the present invention.

본 발명의 제 6 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성은, 본 발명의 제 5 실시예의 쉬프트 레지스터의 각 스테이지의 회로 구성에서, 상기 리셋부(2)의 스위칭소자(Tr_R)의 소오스 단자와, 상기 제 1 스위칭소자(Tr1)의 소오스 단자가 모두 제 1 방전용 전압(VSS1) 또는 제 2 방전용 전압(VSS2)에 연결되고, 상기 클리어 스위칭부(4)의 제 2 클리어 스위칭소자(T3b)의 소오스 단자와, 상기 캐리 펄스 출력부의 풀 다운 스위칭소자(Tdc)의 소오스 단자가 모두 제 3 방전용 전압(VSS3) 또는 제 5 방전용 전압(Vss5)에 연결된 것이다. In the circuit configuration of each stage of the shift register according to the sixth embodiment of the present invention, in the circuit configuration of each stage of the shift register of the fifth embodiment of the present invention, the source of the switching element Tr_R of the reset section 2 And the source terminal of the first switching device Tr1 are both connected to the first discharge voltage VSS1 or the second discharge voltage VSS2 and the second clear switching device The source terminal of the pull-down switching element T3b and the source terminal of the pull-down switching element Tdc of the carry pulse output section are both connected to the third discharge voltage VSS3 or the fifth discharge voltage Vss5.

또한, 본 발명의 제 5 실시예의 쉬프트 레지스터의 각 스테이지의 회로 구성에서, 상기 스캔 펄스 출력부의 풀다운 스위칭소자(Td)는 외부에서 입력되는 제어신호(VD)에 따라 턴 온 또는 턴 오프되어 턴 온시 상기 제 4 방전용 전압(VSS4)을 출력단으로 출력하고, 상기 캐리 펄스 출력부의 풀다운 스위칭소자(Tdc)는 상기 리세트 노드(Qb)의 전압에 따라 턴 온 또는 턴 오프되어 턴 온시 상기 제 3 방전용 전압(VSS3) 또는 제 5 방전용 전압(VSS5)을 출력단으로 출력한다. Further, in the circuit configuration of each stage of the shift register of the fifth embodiment of the present invention, the pull-down switching element Td of the scan pulse output section is turned on or off according to the externally input control signal VD, The pull-down switching element Tdc of the carry pulse output part is turned on or off according to the voltage of the reset node Qb to turn on the third room And outputs the exclusive voltage VSS3 or the fifth discharge voltage VSS5 to the output terminal.

그리고, 본 발명의 제 6 실시예에 따른 쉬프트 레지스터의 각 스테이지의 나머지 회로 구성은 본 발명의 제 5 실시예의 쉬프트 레지스터의 각 스테이지의 회로 구성과 동일하다. The remaining circuit configuration of each stage of the shift register according to the sixth embodiment of the present invention is the same as the circuit configuration of each stage of the shift register of the fifth embodiment of the present invention.

도 14는 본 발명의 제 7 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성도이다. 14 is a circuit configuration diagram of each stage of the shift register according to the seventh embodiment of the present invention.

본 발명의 제 7 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성은, 도 5의 회로 구성에서, 상기 출력부(3)가 캐리 신호를 출력하는 캐리 신호 출력부와 상기 캐리 신호 출력부와 동일한 클럭 펄스에 의해 스캔 신호를 출력하는 제 1 스캔 신호 출력부와, 상기 제 1 스캔 신호 출력부의 클럭 펄스와 다른 클럭 펄스에 의해 스캔 신호를 출력하는 제 2 스캔 신호 출력부를 구비한 것이다.The circuit configuration of each stage of the shift register according to the seventh embodiment of the present invention is the same as the circuit configuration of Fig. 5 except that the output section 3 has a carry signal output section for outputting a carry signal and a carry signal output section A first scan signal output unit for outputting a scan signal by a clock pulse and a second scan signal output unit for outputting a scan signal by a clock pulse different from the clock pulse of the first scan signal output unit.

즉, 본 발명의 제 5 실시예의 쉬프트 레지스터의 각 스테이지의 회로 구성에서, 제 2 스캔 신호 출력부가 더 구비된 것이다.That is, in the circuit configuration of each stage of the shift register of the fifth embodiment of the present invention, a second scan signal output unit is further provided.

즉, 상기 출력부(3)는, 캐리 신호 출력부, 제 1 스캔 신호 출력부 및 제 2 스캔 신호 출력부를 구비한다. That is, the output unit 3 includes a carry signal output unit, a first scan signal output unit, and a second scan signal output unit.

상기 캐리 신호 출력부는, 도 14에 도시한 바와 같이, 상기 세트 노드(Q)의 논리상태에 따라 턴 온 또는 턴 오프되며, 턴온 시 복수개의 출력용 클럭 신호 중 하나의 클럭 신호(O_CLK)를 공급받아 캐리 펄스로 출력하는 풀업 스위칭 소자(Tuc)와, 상기 리세트 노드(Qb)의 논리 상태에 따라 턴 온 또는 턴 오프되며, 턴온 시 제 5 방전용 전압(VSS5)을 출력단으로 출력하는 풀다운 스위칭소자(Tdc)를 구비하여 구성된다.As shown in FIG. 14, the carry signal output unit is turned on or off according to the logic state of the set node Q. When the carry signal output unit is turned on, one of the plurality of output clock signals O_CLK is supplied A pull-down switching device Tuc for outputting a fifth discharge voltage VSS5 at an output terminal in accordance with a logic state of the reset node Qb, (Tdc).

상기 제 1 스캔 신호 출력부는, 상기 Q노드의 논리상태에 따라 턴 온 또는 턴 오프되며, 턴온 시 복수개의 출력용 클럭 신호 중 하나의 클럭 신호(O_CLK)(상기 캐리 신호 출력부의 클럭 신호와 동일한 클럭 신호)를 공급받아 스캔 펄스로 출력하는 풀업 스위칭 소자(Tu1)와, 상기 리세트 노드(Qb)의 논리 상태에 따라 턴 온 또는 턴 오프되며, 턴온 시 제 4 방전용 전압(VSS4)을 출력단으로 출력하는 풀다운 스위칭소자(Td1)를 구비하여 구성된다.The first scan signal output unit may be turned on or off according to a logic state of the Q node. When the first scan signal is turned on, one of the plurality of output clock signals O_CLK (the same clock signal as the clock signal of the carry signal output unit) And a fourth discharge voltage VSS4 is turned on or off according to the logic state of the reset node Qb to output the fourth discharge voltage VSS4 to the output terminal. And a pull-down switching element Td1.

상기 제 2 스캔 신호 출력부는, 상기 Q노드의 논리상태에 따라 턴 온 또는 턴 오프되며, 턴온 시 복수개의 출력용 클럭 신호 중 하나의 클럭 신호(O_CLK)(상기 제 1 스캔 신호 출력부의 클럭 신호와 다른 클럭 신호)를 공급받아 스캔 펄스로 출력하는 풀업 스위칭 소자(Tu2)와, 상기 리세트 노드(Qb)의 논리 상태에 따라 턴 온 또는 턴 오프되며, 턴온 시 제 4 방전용 전압(VSS4)을 출력단으로 출력하는 풀다운 스위칭소자(Td2)를 구비하여 구성된다.The second scan signal output unit may be turned on or off according to the logic state of the Q node. When the second scan signal output unit is turned on, one of the plurality of output clock signals O_CLK (which is different from the clock signal of the first scan signal output unit And a fourth discharge voltage VSS4 is turned on or off according to a logic state of the reset node Qb and is turned on or off according to a logic state of the reset node Qb, And a pull-down switching element Td2 for outputting the pull-down switching element Td2.

여기서, 상기 제 2 스캔 신호 출력부에 사용된 클럭 신호는 상기 제 1 스캔 신호 출력부에 사용된 클럭 신호보다 위상이 늦은 클럭 신호이다. 예를 들면, 도 7또는 도 8에서, 상기 캐리 신호 출력부 및 제 1 스캔 신호 출력부에서 사용된 클럭 신호가 CLK_3이라면, 상기 제 2 스캔 신호 출력부에 사용된 클럭 신호는 CLK_4이다.Here, the clock signal used in the second scan signal output unit is a clock signal whose phase is slower than the clock signal used in the first scan signal output unit. For example, in FIG. 7 or 8, if the clock signal used in the carry signal output unit and the first scan signal output unit is CLK_3, the clock signal used in the second scan signal output unit is CLK_4.

그리고, 본 발명의 제 7 실시예에 따른 쉬프트 레지스터의 각 스테이지의 나머지 회로 구성은 본 발명의 제 5 실시예의 쉬프트 레지스터의 각 스테이지의 회로 구성과 동일하다. The remaining circuit configuration of each stage of the shift register according to the seventh embodiment of the present invention is the same as the circuit configuration of each stage of the shift register of the fifth embodiment of the present invention.

도 15는 본 발명의 제 8 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성도이다. 15 is a circuit configuration diagram of each stage of a shift register according to an eighth embodiment of the present invention.

본 발명의 제 8 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성은, 도 5에서, 상기 세트부(1)와 상기 리셋부(2) 사이에 상기 제 1 충전용 전압(VH)에 따라 턴-온 또는 턴-오프되고 턴-온 시 상기 세트 노드(Q)와 상기 리셋부(2)의 스위칭소자(Tr_R) 사이를 연결하는 제 2 스위칭소자(Tr2)를 더 구비한 것이다.The circuit configuration of each stage of the shift register according to the eighth embodiment of the present invention is the same as the circuit configuration of each stage of the shift register according to the first embodiment, And a second switching element Tr2 for connecting between the set node Q and the switching element Tr_R of the reset unit 2 when the second node Q1 is turned on or turned off and turned on.

즉, 도 15에서는, 본 발명의 제 1 실시예의 쉬프트 레지스터의 각 스테이지의 회로 구성인 도 6에서, 상기 세트 노드(Q)와 상기 리셋부(2)의 스위칭소자(Tr_R) 사이에 상기 제 2 스위칭소자(Tr2)를 더 구비한 것을 도시하였으나, 이에 한정되지 않고, 앞에서 설명한 모든 실시예에 적용할 수 있다.6, which is a circuit configuration of each stage of the shift register of the first embodiment of the present invention, the second node Q and the switching element Tr_R of the reset section 2 are connected in parallel, The switching device Tr2 is further provided, but the present invention is not limited to this, and can be applied to all the embodiments described above.

상기 본 발명의 제 8 실시예에 따른 쉬프트 레지스터의 각 스테이지는, 하나의 노드를 2개의 노드로 구성한 것이다.In each stage of the shift register according to the eighth embodiment of the present invention, one node is composed of two nodes.

도 16은 본 발명의 제 9 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성도이다. 16 is a circuit configuration diagram of each stage of the shift register according to the ninth embodiment of the present invention.

본 발명의 제 9 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성은, 상기에서 설명한 각 실시예에서, 출력부(3)에 클럭신호(CLK6)에 의해 턴 온 또는 턴 오프되어 턴 온시 출력단에 방전용 전압(VSS1 내지 VSS5 중 하나)를 공급하는 풀 다운 스위칭소자(Tda)를 더 포함할 수 있다.The circuit configuration of each stage of the shift register according to the ninth embodiment of the present invention is the same as the circuit configuration of each stage of the shift register in each of the embodiments described above except that the output section 3 is turned on or off by the clock signal CLK6, Down switching element Tda for supplying a discharge specific voltage (one of VSS1 to VSS5).

이상에서 설명한 바와 같은 각 실시예의 쉬프트 레지스터의 각 스테이지의 회로 구성에서, 상기 세트부, 리셋부 및 출력부의 풀 다운 스위칭소자를 다르게 구성할 수 있다.In the circuit configuration of each stage of the shift register of each embodiment as described above, the pull-down switching elements of the set section, the reset section, and the output section can be configured differently.

도 17은 본 발명에 따른 각 실시예의 쉬프트 레지스터의 각 스테이지의 회로 구성에서, 상기 세트부의 다른 실시예의 회로 구성도이다.17 is a circuit configuration diagram of another embodiment of the setting section in the circuit configuration of each stage of the shift register in each embodiment according to the present invention.

즉, 상기 각 실시예의 세트부(1)의 스위칭소자(Tr-S) 대신에, 상기 세트용 전압 (스타트 펄스, 전단 스테이지에서 출력되는 스캔 펄스 또는 캐리 펄스, 또는 제 1 충전용 전압(VH)) 입력단과 상기 세트 노드(Q) 사이에 직렬 연결되어 상기 세트 개시 신호(스타트 펄스 또는 전단 스테이지에서 출력되는 스캔 펄스 또는 캐리 펄스)에 따라 턴 온 또는 턴 오프되어 턴 온시 상기 세트용 전압을 상기 세트 노드(Q)로 공급하는 제 1 및 제 2 세트 스위칭소자(T4a, T4b)와, 상기 세트 노드(Q)의 전압에 따라 턴 온 또는 턴 오프되어 턴 온시 상기 제 1 및 제 2 세트 스위칭소자(T4a, T4b)의 연결 노드에 제 2 충전용 전압(VC)를 공급하는 제 3 세트 스위칭소자(T4c)를 구비하여 구성된다.That is, the set voltage (the start pulse, the scan pulse or the carry pulse output from the previous stage, or the first charging voltage VH) is used in place of the switching element Tr-S of the set portion 1 of each of the above- And the set node Q is turned on or off according to the set start signal (the scan pulse or the carry pulse output from the start pulse or the previous stage) to turn on the set voltage for the set The first set switching element T4a and the second set switching element T4b for supplying the first set switching element T4a to the node Q and the second set switching element T4b for turning on or off according to the voltage of the set node Q, And a third set switching element T4c for supplying a second charging voltage VC to the connection node of the first, second, third, fourth, fifth, sixth, seventh, eighth, t4a, and t4b.

상기 각 실시예에서, 상기 세트부(1)를 하나의 스위칭소자(Tr-S)로 구성하고, 상기 세트용 전압으로 스타트 펄스, 전단 스테이지에서 출력되는 스캔 펄스 또는 캐리 펄스를 이용할 경우, 그리고 상기 스위칭소자(Tr_S)의 문턱 전압이 음(-)의 방향으로 편향될 경우, 세트 기간 후 상기 스위칭소자(Tr_S)가 완전하게 턴 오프되지 않아, 상기 세트 노드(Q)에 충전된 전압(VDD)이 누설되어 스캔 펄스가 출력되지 않을 수 있다. In the above embodiments, when the set portion 1 is constituted by one switching element Tr-S and a start pulse, a scan pulse or a carry pulse output from the previous stage are used as the set voltage, When the threshold voltage of the switching element Tr_S is deflected in the negative direction, the switching element Tr_S is not completely turned off after the set period, and the voltage VDD charged in the set node Q So that the scan pulse may not be output.

그러나, 도 17에서, 상기 제 1 및 제 2 세트 스위칭소자(T4a, T4b)의 문턱 전압이 음(-)의 방향으로 치우치게 되더라도, 상기 세트 노드(Q)의 전압에 의해 상기 제 3 세트 스위칭소자(T4c)가 턴 온하여 상기 제 2 충전용 전압(VC)를 상기 제 1 및 제 2 세트 스위칭소자(T4a, T4b)의 연결 노드에 공급하므로, 상기 세트 노드(Q)에 충전된 전압이 상기 제 1 및 제 2 세트 스위칭소자(T4a, T4b)를 통해 누설되지 않는다. 따라서, 스캔 펄스가 출력되지 않음을 방지한다.However, even if the threshold voltages of the first and second set switching elements T4a and T4b are shifted in the negative direction in Fig. 17, the voltage of the set node Q causes the third set switching element < RTI ID = The voltage charged in the set node Q is supplied to the connection nodes of the first and second set switching elements T4a and T4b because the first charging voltage T4c is turned on and the second charging voltage VC is supplied to the connection nodes of the first and second set switching elements T4a and T4b. And is not leaked through the first and second set switching elements T4a and T4b. Therefore, the scan pulse is prevented from being output.

도 18은 본 발명에 따른 각 실시예의 쉬프트 레지스터의 각 스테이지의 회로 구성에서, 상기 리셋부의 다른 실시예의 회로 구성도이다. 18 is a circuit configuration diagram of another embodiment of the reset section in the circuit configuration of each stage of the shift register in each embodiment according to the present invention.

즉, 상기 각 실시예의 리셋부(2)의 스위칭소자(Tr-R) 대신에, 상기 세트노드(Q)와 상기 제 1 방전용 전압(VSS1)단 사이에 직렬 연결되어 상기 리셋 개시 신호 (리셋 펄스 또는 후단 스테이지에서 출력되는 스캔 펄스 또는 캐리 펄스)에 따라 턴 온 또는 턴 오프되어 턴 온시 상기 제 1 방전용 전압(VSS1)을 상기 세트 노드(Q)로 공급하여 상기 세트 노드(Q)를 방전시키는 제 1 및 제 2 리셋 스위칭소자(T5a, T5b)와, 상기 세트 노드(Q)의 전압에 따라 턴 온 또는 턴 오프되어 턴 온시 상기 제 1 및 제 2 리셋 스위칭소자(T5a, T5b)의 연결 노드에 제 2 충전용 전압(VC)를 공급하는 제 3 리셋 스위칭소자(T5c)를 구비하여 구성된다.That is, in place of the switching element Tr-R of the reset unit 2 in each of the above embodiments, the set-up node Q is serially connected between the set node Q and the first discharging voltage VSS1, (Or a scan pulse or a carry pulse output from the subsequent stage), and supplies the first discharge voltage VSS1 to the set node Q at the time of turn-on to discharge the set node Q The first and second reset switching elements T5a and T5b are turned on or off according to the voltage of the set node Q to turn on the first and second reset switching elements T5a and T5b And a third reset switching element T5c for supplying a second charging voltage VC to the node.

상기 각 실시예에서, 상기 리셋부(2)를 하나의 스위칭소자(Tr-R)로 구성하고, 상기 스위칭소자(Tr_R)의 문턱 전압이 음(-)의 방향으로 편향될 경우, 세트 기간에 상기 스위칭소자(Tr_R)가 완전하게 턴 오프되지 않아, 상기 세트 노드(Q)에 충전된 전압이 누설되어 스캔 펄스가 출력되지 않을 수 있다. In each of the above embodiments, when the reset section 2 is composed of one switching element Tr-R and the threshold voltage of the switching element Tr_R is biased in the negative direction, The switching element Tr_R is not completely turned off and the voltage charged in the set node Q is leaked so that the scan pulse may not be output.

그러나, 도 18에서, 상기 제 1 및 제 2 리셋 스위칭소자(T5a, T5b)의 문턱 전압이 음(-)의 방향으로 치우치게 되더라도, 상기 세트 노드(Q)의 전압에 의해 상기 제 3 리셋 스위칭소자(T5c)가 턴 온하여 상기 제 2 충전용 전압(VC)를 상기 제 1 및 제 2 리셋 스위칭소자(T5a, T5b)의 연결 노드에 공급하므로, 상기 세트 노드(Q)에 충전된 전압이 상기 제 1 및 제 2 리셋 스위칭소자(T5a, T5b)를 통해 누설되지 않는다. 따라서, 스캔 펄스가 출력되지 않음을 방지한다.However, even if the threshold voltages of the first and second reset switching elements T5a and T5b are shifted in the negative direction in FIG. 18, the voltage of the set node Q causes the third reset switching element The voltage charged in the set node Q is supplied to the connection nodes of the first and second reset switching elements T5a and T5b because the second charging voltage Tc is turned on to supply the second charging voltage VC to the connection nodes of the first and second reset switching elements T5a and T5b. And is not leaked through the first and second reset switching elements T5a and T5b. Therefore, the scan pulse is prevented from being output.

도 19는 본 발명에 따른 각 실시예의 쉬프트 레지스터의 각 스테이지의 회로 구성에서, 상기 출력부의 풀 다운 스위칭소자의 다른 실시예의 회로 구성도이다. 19 is a circuit configuration diagram of another embodiment of the pull-down switching device of the output section in the circuit configuration of each stage of the shift register of each embodiment according to the present invention.

즉, 상기 각 실시예의 출력부(3)의 풀 다운 스위칭소자(Td, Tdc, Td1 또는 Td2) 대신에, 상기 출력단(SP_n, CP_N, SP_n+1)과 상기 제 4 또는 제 5 방전용 전압(VSS4 또는 VSS5)단 사이에 직렬 연결되어 상기 외부의 제어신호 신호(VD, VD1 또는 VD2) 또는 리셋노드(Qb)의 논리 상태에 따라 턴 온 또는 턴 오프되어 턴 온시 상기 제 4 또는 제 5 방전용 전압(VSS4 또는 VSS5)을 상기 출력단으로 공급하는 제 1 및 제 2 풀 다운 스위칭소자(T6a, T6b)와, 상기 세트 노드(Q)의 전압에 따라 턴 온 또는 턴 오프되어 턴 온시 상기 제 1 및 제 2 풀 다운 스위칭소자(T6a, T6b)의 연결 노드에 제 2 충전용 전압(VC)를 공급하는 제 3 풀 다운 스위칭소자(T6c)를 구비하여 구성된다.That is, instead of the pull-down switching elements Td, Tdc, Td1, or Td2 of the output unit 3 of each of the above embodiments, the output terminals SP_n, CP_N, SP_n + 1, VSS4 or VSS5 and is turned on or off according to the logic state of the external control signal VD, VD1 or VD2 or the reset node Qb to turn on the fourth or fifth discharge Down switching elements T6a and T6b for supplying a voltage VSS4 or VSS5 to the output terminal and a third pull-down switching element T6a and T6b for turning on or off according to the voltage of the set node Q, And a third pull-down switching element T6c for supplying a second charging voltage VC to a connection node of the second pull-down switching elements T6a and T6b.

상기 각 실시예에서, 상기 출력부(3)를 하나의 풀 다운 스위칭소자(Td, Tdc, Td1 또는 Td2)로 구성하고, 상기 스위칭소자(Td, Tdc, Td1 또는 Td2)의 문턱 전압이 음(-)의 방향으로 편향될 경우, 세트 기간에 상기 스위칭소자(Tr_R)가 완전하게 턴 오프되지 않아, 상기 출력단의 전압이 누설되어 스캔 펄스가 출력되지 않을 수 있다. The output section 3 is constituted by one pull-down switching element Td, Tdc, Td1 or Td2 and the threshold voltage of the switching element Td, Tdc, Td1 or Td2 is negative -), the switching element Tr_R is not completely turned off in the set period, so that the voltage of the output terminal may leak and the scan pulse may not be output.

그러나, 도 19에서, 상기 제 1 및 제 2 리셋 스위칭소자(T6a, T6b)의 문턱 전압이 음(-)의 방향으로 치우치게 되더라도, 상기 세트 노드(Q)의 전압에 의해 상기 제 3 풀 다운 스위칭소자(T6c)가 턴 온하여 상기 제 2 충전용 전압(VC)를 상기 제 1 및 제 2 풀 다운 스위칭소자(T6a, T6b)의 연결 노드에 공급하므로, 상기 출력단의 전압이 상기 제 1 및 제 2 풀 다운 스위칭소자(T6a, T6b)를 통해 누설되지 않는다. 따라서, 스캔 펄스가 출력되지 않음을 방지한다.However, even if the threshold voltages of the first and second reset switching elements T6a and T6b are shifted in the negative direction in FIG. 19, the voltage of the set node Q causes the third pull- Since the element T6c is turned on to supply the second charging voltage VC to the connection nodes of the first and second pull down switching elements T6a and T6b, 2 pull-down switching elements T6a and T6b. Therefore, the scan pulse is prevented from being output.

한편, 상기 각 실시예에서, 상기 출력부(3)의 풀 다운 스위칭소자(Td, Tdc, Td1 또는 Td2)의 게이트 단자에 외부에서 입력되는 제어신호(VD, VD1 또는 VD2) 대신에, 인버터(inverter)를 이용하여 상기 세트 노드(Q)의 전압을 상기 출력부(3)의 풀 다운 스위칭소자(Td, Tdc, Td1 또는 Td2)의 게이트 단자에 공급할 수 있다.Instead of the control signal VD, VD1 or VD2 externally input to the gate terminal of the pull-down switching element Td, Tdc, Td1 or Td2 of the output section 3, the voltage of the set node Q can be supplied to the gate terminals of the pull-down switching elements Td, Tdc, Td1, or Td2 of the output unit 3 using the inverter.

도 20은 본 발명에 따른 각 실시예의 쉬프트 레지스터의 각 스테이지의 회로 구성에서, 상기 출력부의 다른 실시예의 회로 구성도이고, 도 21a 내지 도 21b는 도 20의 인버터의 실시예의 회로 구성도이다.Fig. 20 is a circuit configuration diagram of another embodiment of the output section in the circuit configuration of each stage of the shift register in each embodiment according to the present invention, and Figs. 21A to 21B are circuit configuration diagrams of the embodiment of the inverter of Fig.

즉, 도 20과 같이, 상기 세트 노드(Q)의 전압이 인버터(inverter)를 통해 상기 출력부(3)의 풀 다운 스위칭소자(Td, Tdc, Td1 또는 Td2)의 게이트 단자에 공급되게 구성할 수 있다.20, the voltage of the set node Q is supplied to the gate terminal of the pull-down switching element Td, Tdc, Td1, or Td2 of the output unit 3 through an inverter .

상기 인버터의 구성은, 도 21a와 같이, 정전압(Vdd)단 또는 클럭 펄스(CLK(n))단과 접지단(Vssb) 사이에 직렬 연결된 제 1 및 제 2 인버터 스위칭소자(Ia, Ib)를 구비하고, 상기 제 1 인버터 스위칭소자(Ia)의 게이트 단자 및 소오스 단자는 상기 정전압(VDD) 또는 클럭 펄스(CLK(n))단에 연결되고, 상기 제 2 인버터 스위칭소자(Ib)의 게이트 단자는 상기 세트 노드(Q)에 연결되고, 상기 제 1 및 제 2 인버터 스위칭소자(Ia, Ib)의 연결 로드는 상기 풀 다운 스위칭 소자(Td, Tdc, Td1 또는 Td2)의 게이트 단자에 연결된다.As shown in FIG. 21A, the inverter includes first and second inverter switching elements Ia and Ib connected in series between a constant voltage (Vdd) terminal or a ground terminal (Vssb) and a clock pulse (CLK The gate terminal and the source terminal of the first inverter switching device Ia are connected to the terminal of the constant voltage VDD or the clock pulse CLK (n), and the gate terminal of the second inverter switching device Ib is And the connection rods of the first and second inverter switching elements Ia and Ib are connected to the gate terminals of the pull-down switching elements Td, Tdc, Td1 or Td2.

또한, 상기 인버터의 구성은, 도 21b와 같이, 정전압(Vdd)단 또는 클럭 펄스(CLK(n))단과 A 노드(A node) 사이에 연결되어 상기 정전압(Vdd) 또는 클럭 펄스(CLK(n))에 따라 턴 온 또는 턴 오프되어 턴 온시 상기 정전압(Vdd) 또는 클럭 펄스(CLK(n))를 상기 A 노드에 공급하는 제 1 인버터 스위칭소자(Ia)와, 상기 A 노드와 상기 접지단(Vssb) 사이에 연결되어 상기 세트 노드(Q)의 전압에 따라 턴 온 또는 턴 오프되어 턴 온시 상기 접지 전압(Vssb)을 상기 A 노드에 공급하는 제 2 인버터 스위칭소자(Ib)와, 상기 정전압(Vdd)단 또는 클럭 펄스(CLK(n))단과 출력단(Vout) 사이에 연결되어 상기 A 노드의 전압에 따라 턴 온 또는 턴 오프되어 턴 온시 상기 정전압(Vdd) 또는 클럭 펄스(CLK(n))를 상기 출력단(Vout)에 공급하는 제 3 인버터 스위칭소자(Ic)와, 상기 출력단(Vout)과 상기 접지단(Vssb) 사이에 연결되어 상기 세트 노드(Q)의 전압에 따라 턴 온 또는 턴 오프되어 턴 온시 상기 접지 전압(Vssb)을 상기 출력단(Vout)에 공급하는 제 4 인버터 스위칭소자(Id)를 구비하여 구성된다.21B, the inverter is connected between an end of a constant voltage (Vdd) or a clock pulse (CLK (n)) and an A node to generate the constant voltage (Vdd) or the clock pulse (CLK A first inverter switching device Ia for supplying the constant voltage Vdd or the clock pulse CLK (n) to the node A upon turning on the first node I1 and the ground node I2, A second inverter switching device Ib which is connected between the set node (Vssb) and turns on or off according to the voltage of the set node (Q) to supply the ground voltage (Vssb) to the node (A) (Vdd) or a clock pulse (CLK (n)) or a clock pulse (CLK (n)) at the time of turning on or off according to the voltage of the node A, A third inverter switching element Ic for supplying the output terminal Vout to the output terminal Vout, Is connected to the Further included is a fourth inverter switching elements (Id) for supplying a turn-on or is turned off to turn turns on the ground voltage (Vssb) according to the voltage of the set node (Q) to said output terminal (Vout).

여기서, 상기 출력단(Vout)은 상기 풀 다운 스위칭 소자(Td, Tdc, Td1 또는 Td2)의 게이트 단자에 연결된다. Here, the output terminal Vout is connected to the gate terminal of the pull-down switching device Td, Tdc, Td1 or Td2.

또한, 본 발명의 각 실시예에서, 외부의 제어 신호(Init)에 의해 상기 세트 노드(Q)를 초기화 하는 초기화부를 더 구비할 수 있다.Further, in each of the embodiments of the present invention, it is possible to further include an initialization unit for initializing the set node Q by an external control signal Init.

도 22a는 본 발명에 따른 각 실시예의 쉬프트 레지스터의 각 스테이지의 회로 구성에 추가되는 초기화부의 제 1 실시예의 회로 구성도이다.22A is a circuit configuration diagram of a first embodiment of the initialization unit added to the circuit configuration of each stage of the shift register of each embodiment according to the present invention.

즉, 본 발명의 제 1 실시예에 따른 초기화부는, 외부의 제어 신호(Init)에 따라 턴 온 또는 턴 오프되어 턴 온시 상기 제 1 방전용 전압(VSS1)을 상기 세트 노드(Q)에 공급하여 상기 세트 노드를 방전시키는 초기화 스위칭소자(T0)를 구비하여 구성된다.That is, the initialization unit according to the first embodiment of the present invention turns on or off according to an external control signal Init to supply the first discharge voltage VSS1 to the set node Q And an initializing switching element T0 for discharging the set node.

도 22b는 본 발명에 따른 각 실시예의 쉬프트 레지스터의 각 스테이지의 회로 구성에 추가되는 초기화부의 제 2 실시예의 회로 구성도이다.22B is a circuit configuration diagram of the second embodiment of the initialization unit added to the circuit configuration of each stage of the shift register of each embodiment according to the present invention.

즉, 본 발명의 제 2 실시예에 따른 초기화부는, 상기 세트 노드(Q)와 상기 제 1 방전용 전압(VSS1)단 사이에 직렬 연결되어 상기 외부의 제어신호 신호(Init)에 따라 턴 온 또는 턴 오프되어 턴 온시 상기 제 1 방전용 전압(VSS1)을 상기 세트 노드(Q)로 공급하여 상기 세트 노드(Q)를 방전시키는 제 1 및 제 2 초기화 스위칭소자(T0a, T0b)와, 상기 세트 노드(Q)의 전압에 따라 턴 온 또는 턴 오프되어 턴 온시 상기 제 1 및 제 2 초기화 스위칭소자(T0a, T0b)의 연결 노드에 제 2 충전용 전압(VC)를 공급하는 제 3 초기화 스위칭소자(T0c)를 구비하여 구성된다.That is, the initialization unit according to the second embodiment of the present invention is connected in series between the set node Q and the first discharge voltage VSS1, and is turned on or off according to the external control signal Init First and second initialization switching elements (T0a, T0b) for turning off the set node (Q) by supplying the first discharge voltage (VSS1) to the set node (Q) A third initialization switching element for supplying a second charging voltage VC to the connection node of the first and second initializing switching elements T0a and T0b when the first and second initializing switching elements T0a and T0b turn on or off according to the voltage of the node Q, (T0c).

상술한 바와 같이, 도 22a와 같이 하나의 스위칭소자(T0)로 구성될 경우, 상기 스위칭소자(T0)의 문턱 전압이 음(-)의 방향으로 편향될 경우, 세트 기간에 상기 스위칭소자(T0)가 완전하게 턴 오프되지 않아, 상기 세트 노드(Q)의 전압이 누설되어 스캔 펄스가 출력되지 않을 수 있으나, 도 22b와 같이, 제 1 내지 제 3 초기화 스위칭 소자로 구성되면, 상기 제 1 및 제 2 초기화 스위칭소자(T0a, T0b)의 문턱 전압이 음(-)의 방향으로 치우치게 되더라도, 상기 세트 노드(Q)의 전압에 의해 상기 제 3 초기화 스위칭소자(T0c)가 턴 온하여 상기 제 2 충전용 전압(VC)를 상기 제 1 및 제 2 풀 초기화 스위칭소자(T0a, T0b)의 연결 노드에 공급하므로, 상기 세트 노드(Q)의 전압이 상기 제 1 및 제 2 초기화 스위칭소자(T0a, T0b)를 통해 누설되지 않는다. 따라서, 스캔 펄스가 출력되지 않음을 방지한다.22A, when the threshold voltage of the switching element T0 is deflected in the negative direction, the switching element T0 is turned on during the set period, The voltage of the set node Q may be leaked and the scan pulse may not be output. However, when the first to third initialization switching elements are formed as shown in FIG. 22B, The third initializing switching element T0c is turned on by the voltage of the set node Q so that the second initializing switching element T0c is turned on by the voltage of the set node Q, The voltage of the set node Q is supplied to the first and second initializing switching elements T0a and T0b by supplying the charging voltage VC to the connecting nodes of the first and second full initializing switching elements T0a and T0b. 0.0 > T0b. &Lt; / RTI > Therefore, the scan pulse is prevented from being output.

상기 초기화부는 스타트 신호에 의해 세팅되는 스테이지에는 적용하지 않고, 전단 스테이지에서 출력되는 스캔 펄스 또는 캐리 펄스에 의해 세팅되는 스테이지에 적용할 수 있다.The initialization unit can be applied to a stage set by a scan pulse or a carry pulse output from a previous stage without being applied to a stage set by a start signal.

이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the general inventive concept as defined by the appended claims and their equivalents. Will be clear to those who have knowledge of.

1: 세트부 2: 리셋부
3: 출력부 4: 클리어 스위칭부 1: set portion 2: reset portion
3: Output section 4: Clear switching section

Claims

복수개의 스테이지를 구비하여 스캔 펄스를 출력하는 쉬프트 레지스터에 있어서, 각 스테이지는,
세트 개시 신호를 사용하여 세트 노드(Q)를 세트용 전압으로 세트시키는 세트부와,
리셋 개시 신호를 사용하여 상기 세트 노드(Q)를 리셋용 전압으로 리셋시키는 리셋부와,
상기 세트 노드(Q)의 상태에 따라 다수의 출력용 클럭 신호 또는 다수의 캐리용 클럭 신호 중 입력된 어느 하나의 클럭 신호를 스캔 펄스 또는 캐리 펄스로 출력하는 출력부와,
클리어용 클럭펄스를 전송하는 클럭전송라인과 리세트 노드(QB) 사이에 접속되어 상기 클리어 클럭펄스를 상기 리세트 노드(QB)에 인가하는 커패시터(C)와,
상기 세트 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 2 방전용전압을 리세트 노드(QB)로 공급하는 제 1 스위칭소자(Tr1)와,
상기 리세트 노드(QB)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 3 방전용전압 또는 임의의 스테이지에서 출력되는 스캔 펄스 또는 캐리 펄스를 세트 노드(Q)로 공급하는 클리어 스위칭부를 구비하여 구성되고,
상기 클리어 스위칭부는, 상기 세트 노드(Q)와 상기 제 3 방전용전압단 사이에 직렬 연결되어 상기 리세트 노드(Qb)의 전압에 따라 턴 온 또는 턴 오프되어 턴 온시 상기 제 3 방전용전압 또는 다른 스테이지에서 출력되는 스캔 펄스 또는 캐리 펄스를 상기 세트 노드(Q)로 공급하는 제 1 및 제 2 클리어 스위칭소자와,
상기 세트 노드(Q)의 전압에 따라 턴 온 또는 턴 오프되어 턴 온시 상기 제 1 및 제 2 클리어 스위칭소자의 연결 노드에 제 2 충전용 전압를 공급하는 제 3 클리어 스위칭소자(T3c)를 구비하여 구성되는 쉬프트 레지스터. 1. A shift register comprising a plurality of stages and outputting scan pulses,
A set section for setting the set node (Q) to a set voltage using the set start signal,
A reset section for resetting the set node (Q) to a reset voltage by using a reset start signal;
An output unit for outputting one of the plurality of output clock signals or the plurality of carry clock signals as a scan pulse or a carry pulse according to the state of the set node (Q)
A capacitor C connected between a clock transmission line for transmitting a clock pulse for clearance and a reset node QB to apply the clear clock pulse to the reset node QB,
A first switching device Tr1 that is turned on or off according to the voltage of the set node Q and supplies a second discharge voltage at the turn-on time to the reset node QB,
On or off according to the voltage of the reset node (QB), a third discharge voltage at the time of turn-on or a clear pulse for supplying a scan pulse or a carry pulse output at an arbitrary stage to the set node (Q) And a switching unit,
The clear switching unit is serially connected between the set node (Q) and the third discharging voltage terminal and is turned on or off according to the voltage of the reset node (Qb) to turn on the third discharging voltage First and second clear switching elements for supplying scan pulses or carry pulses output from the other stages to the set node (Q)
And a third clear switching element (T3c) for turning on or off according to the voltage of the set node (Q) to supply a second charging voltage to the connection node of the first and second clear switching elements Shift register.

제 1 항에 있어서,
상기 세트부는 스타트 펄스(Vst) 또는 전단 스테이지로부터 출력된 스캔 펄스 또는 캐리 펄스에 따라 턴-온 또는 턴-오프되고 턴-온 시 상기 전단 스테이지로부터 출력된 스캔 펄스 또는 캐리 펄스, 스타트 펄스(Vst) 또는 제 1 충전용 전압을 세트 노드(Q)에 공급하는 스위칭소자(Tr_S)를 구비하고,
상기 리셋부는 리셋 펄스 또는 후단 스테이지에서 출력되는 스캔 펄스 또는 캐리 펄스에 따라 턴-온 또는 턴-오프되고 턴-온 시 상기 세트 노드(Q)에 제 1 방전용 전압을 인가하는 스위칭소자(TR_R)를 구비하고,
상기 출력부는 상기 세트노드(Q)의 논리상태에 따라 턴 온 또는 턴 오프되며, 턴온 시 복수개의 출력용 클럭 신호 중 하나의 클럭 신호를 공급받아 스캔 펄스로 출력하는 풀업 스위칭 소자와, 외부에서 입력되는 제어신호에 따라 턴 온 또는 턴 오프되며, 턴온 시 제 4 방전용 전압을 출력단으로 출력하는 풀다운 스위칭소자를 갖는 스캔 펄스 출력부를 구비한 쉬프트 레지스터.The method according to claim 1,
The set unit may be turned on or off according to a start pulse Vst or a scan pulse or a carry pulse output from the front stage, and may be a scan pulse or a carry pulse output from the previous stage, a start pulse Vst, Or a switching element Tr_S for supplying a first charging voltage to the set node Q,
The reset unit includes a switching element TR_R that turns on or off according to a reset pulse or a scan pulse or a carry pulse output from a subsequent stage and applies a first discharge voltage to the set node Q when the turn- And,
The output unit is turned on or off according to the logic state of the set node Q. The output unit receives a clock signal of a plurality of clock signals for output upon turning on and outputs the clock signal as a scan pulse. And a scan pulse output section having a pull-down switching element for turning on or off according to a control signal and for outputting a fourth discharge voltage at an output terminal upon turning on.

제 2 항에 있어서,
상기 출력부는, 상기 세트 노드(Q)의 논리상태에 따라 턴 온 또는 턴 오프되며, 턴온 시 복수개의 출력용 클럭 신호 또는 복수개의 캐리용 클럭 신호 중 하나의 클럭 신호를 공급받아 캐리 펄스로 출력하는 풀업 스위칭 소자와, 외부에서 입력되는 제어신호에 따라 턴 온 또는 턴 오프되며, 턴온 시 제 5 방전용 전압을 출력단으로 출력하는 풀다운 스위칭소자를 구비한 캐리 신호 출력부를 더 구비한 쉬프트 레지스터.3. The method of claim 2,
The output unit may be turned on or off according to a logic state of the set node Q. The output unit may receive a clock signal of a plurality of output clock signals or a plurality of carry clock signals upon turn- And a carry signal output section having a switching element and a pulldown switching element that is turned on or off according to a control signal input from the outside and outputs a fifth discharge voltage at an output terminal at an on state.

제 2 또는 3 항에 있어서,
상기 제 2 방전용 전압은 상기 제 1 방전용 전압보다 크거나 같고, 상기 제 1 방전용 전압은 상기 제 3 방전용 전압보다 크거나 같은 쉬프트 레지스터.The method according to claim 2 or 3,
Wherein the second discharging voltage is greater than or equal to the first discharging voltage and the first discharging voltage is greater than or equal to the third discharging voltage.

제 1 항에 있어서,
상기 세트부는 스타트 펄스(Vst) 또는 전단 스테이지로부터 출력된 스캔 펄스 또는 캐리 펄스에 따라 턴-온 또는 턴-오프되고 턴-온 시 상기 전단 스테이지로부터 출력된 스캔 펄스 또는 캐리 펄스, 스타트 펄스(Vst) 또는 제 1 충전용 전압을 세트 노드(Q)에 공급하는 스위칭소자(Tr_S)를 구비하고,
상기 리셋부는 리셋 펄스 또는 후단 스테이지에서 출력되는 스캔 펄스 또는 캐리 펄스에 따라 턴-온 또는 턴-오프되고 턴-온 시 상기 세트 노드(Q)에 제 1 방전용 전압을 인가하는 스위칭소자(TR_R)를 구비하고,
상기 출력부는 상기 세트노드(Q)의 논리상태에 따라 턴 온 또는 턴 오프되며, 턴온 시 복수개의 출력용 클럭 신호 중 하나의 클럭 신호를 공급받아 스캔 펄스로 출력하는 풀업 스위칭 소자와, 상기 리세트 노드의 논리 상태에 따라 턴 온 또는 턴 오프되며, 턴온 시 제 4 방전용 전압을 출력단으로 출력하는 풀다운 스위칭소자를 갖는 스캔 펄스 출력부를 구비한 쉬프트 레지스터.The method according to claim 1,
The set unit may be turned on or off according to a start pulse Vst or a scan pulse or a carry pulse output from the front stage, and may be a scan pulse or a carry pulse output from the previous stage, a start pulse Vst, Or a switching element Tr_S for supplying a first charging voltage to the set node Q,
The reset unit includes a switching element TR_R that turns on or off according to a reset pulse or a scan pulse or a carry pulse output from a subsequent stage and applies a first discharge voltage to the set node Q when the turn- And,
A pull-up switching element which is turned on or off according to a logic state of the set node (Q), receives a clock signal of a plurality of output clock signals when turned on and outputs the clock signal as a scan pulse, And a scan pulse output section having a pull-down switching element for turning on or off according to a logic state of the first discharge voltage and outputting a fourth discharge voltage to an output terminal at the time of the turn-on.

제 5 항에 있어서,
상기 제 1 방전용 전압과 상기 제 2 방전용 전압은 서로 같고, 상기 제 3 방전용 전압과 상기 제 4 방전용 전압은 서로 같은 쉬프트 레지스터.6. The method of claim 5,
Wherein the first discharge voltage and the second discharge voltage are the same, and the third discharge voltage and the fourth discharge voltage are the same.

제 5 항에 있어서,
상기 출력부는, 상기 세트 노드(Q)의 논리상태에 따라 턴 온 또는 턴 오프되며, 턴온 시 복수개의 출력용 클럭 신호 또는 복수개의 캐리용 클럭 ?? 중 하나의 클럭 신호를 공급받아 캐리 펄스로 출력하는 풀업 스위칭 소자와, 상기 리세트 노드의 논리 상태에 따라 턴 온 또는 턴 오프되며, 턴온 시 제 5 방전용 전압을 출력단으로 출력하는 풀다운 스위칭소자를 구비한 캐리 신호 출력부를 더 구비한 쉬프트 레지스터.6. The method of claim 5,
The output unit may be turned on or off according to a logic state of the set node (Q), and may be turned on when a plurality of output clock signals or a plurality of carry clocks A pull-down switching element which is turned on or off according to a logic state of the reset node and outputs a fifth discharge voltage at an output terminal when the first switch is turned on; And a carry signal output unit.

제 7 항에 있어서,
상기 리셋부의 스위칭소자(Tr_R)의 소오스 단자와, 상기 제 1 스위칭소자(Tr1)의 소오스 단자가 상기 제 1 방전용 전압 또는 상기 제 2 방전용 전압에 연결되고,
상기 클리어 스위칭부의 제 2 클리어 스위칭소자(T3b)의 소오스 단자와, 상기 캐리 펄스 출력부의 풀 다운 스위칭소자의 소오스 단자는 상기 제 3 방전용 전압 또는 제 5 방전용 전압에 연결되는 쉬프트 레지스터. 8. The method of claim 7,
The source terminal of the switching element Tr_R of the reset section and the source terminal of the first switching device Tr1 are connected to the first discharge voltage or the second discharge voltage,
The source terminal of the second clear switching element T3b of the clear switching part and the source terminal of the pull-down switching element of the carry pulse output part are connected to the third discharge voltage or the fifth discharge voltage.

제 1 항에 있어서,
상기 출력용 클럭 펄스의 상승 에지에서 상기 클리어 클럭 펄스는 하이 상태를 갖거나 상승 에지이고, 상기 클리어 클럭 펄스의 두티 비는 상기 출력용 클럭 펄스의 두티 비와 같거나 다른 쉬프트 레지스터.The method according to claim 1,
Wherein the clear clock pulse has a high state or a rising edge at the rising edge of the output clock pulse, and the duty ratio of the clear clock pulse is equal to or different from the duty ratio of the output clock pulse.

제 9 항에 있어서,
상기 클리어 클럭 펄스의 하이 구간 폭을 상기 출력용 클럭 펄스의 하이 구간의 폭보다 작은 쉬프트 레지스터.10. The method of claim 9,
And the high-range width of the clear clock pulse is smaller than the high-range width of the output clock pulse.

제 1 항에 있어서,
상기 출력부는, 캐리 신호 출력부, 제 1 스캔 신호 출력부 및 제 2 스캔 신호 출력부를 구비하고,
상기 캐리 신호 출력부는, 상기 세트 노드(Q)의 논리상태에 따라 턴 온 또는 턴 오프되며, 턴온 시 복수개의 출력용 클럭 신호 중 하나의 클럭 신호를 공급받아 캐리 펄스로 출력하는 풀업 스위칭 소자와, 상기 리세트 노드(Qb)의 논리 상태에 따라 턴 온 또는 턴 오프되며, 턴온 시 제 5 방전용 전압을 출력단으로 출력하는 풀다운 스위칭소자를 구비하고,
상기 제 1 스캔 신호 출력부는, 상기 세트노드(Q)의 논리상태에 따라 턴 온 또는 턴 오프되며, 턴온 시 복수개의 출력용 클럭 신호 중 하나의 클럭 신호를 공급받아 스캔 펄스로 출력하는 제 1 풀업 스위칭 소자와, 상기 리세트 노드(Qb)의 논리 상태에 따라 턴 온 또는 턴 오프되며, 턴온 시 제 4 방전용 전압을 출력단으로 출력하는 제 1 풀다운 스위칭소자를 구비하고,
상기 제 2 스캔 신호 출력부는, 상기 세트노드(Q)의 논리상태에 따라 턴 온 또는 턴 오프되며, 턴온 시 복수개의 출력용 클럭 신호 중 상기 제 1 스캔 신호 출력부의 클럭 신호와 다른 클럭 신호를 공급받아 스캔 펄스로 출력하는 제 2 풀업 스위칭 소자와, 상기 리세트 노드(Qb)의 논리 상태에 따라 턴 온 또는 턴 오프되며, 턴온 시 제 4 방전용 전압을 출력단으로 출력하는 제 2 풀다운 스위칭소자를 구비한 쉬프트 레지스터.The method according to claim 1,
Wherein the output unit includes a carry signal output unit, a first scan signal output unit, and a second scan signal output unit,
The carry signal output unit may include a pull-up switching element that is turned on or off according to a logic state of the set node (Q), receives a clock signal of a plurality of output clock signals upon turn-on and outputs the received clock signal as a carry pulse, And a pull-down switching element for turning on or off according to a logic state of the reset node (Qb) and outputting a fifth discharge voltage at an output terminal at the time of turning on,
The first scan signal output unit may be turned on or off according to a logic state of the set node Q. The first scan signal output unit may receive a clock signal of a plurality of output clock signals on a turn- And a first pull-down switching element that is turned on or off according to a logic state of the reset node (Qb) and outputs a fourth discharge voltage at an output terminal when turned on,
The second scan signal output unit is turned on or off according to the logic state of the set node Q. When the second scan signal output unit is turned on, the second scan signal output unit receives a clock signal different from the clock signal of the first scan signal output unit among the plurality of output clock signals A second pull-up switching element for turning on or off according to a logic state of the reset node (Qb) and outputting a fourth discharge voltage at an output terminal at an output terminal, A shift register.

제 5, 7 및 11 항 중 어느 한 항에 있어서,
상기 풀 다운 스위칭소자들 중 적어도 하나의 풀 다운 스위칭소자 대신에, 상기 출력단과 상기 제 4 또는 제 5 방전용 전압단 사이에 직렬 연결되어 상기 외부의 제어신호 신호 또는 리세트노드(Qb)의 논리 상태에 따라 턴 온 또는 턴 오프되어 턴 온시 상기 제 4 또는 제 5 방전용 전압을 상기 출력단으로 공급하는 제 3 및 제 4 풀 다운 스위칭소자와,
상기 세트 노드(Q)의 전압에 따라 턴 온 또는 턴 오프되어 턴 온시 상기 제 3 및 제 4 풀 다운 스위칭소자의 연결 노드에 제 2 충전용 전압(VC)를 공급하는 제 5 풀 다운 스위칭소자를 구비하여 구성되는 쉬프트 레지스터.The method according to any one of claims 5, 7 and 11,
Down switching element is connected in series between the output terminal and the fourth or fifth discharging voltage terminal so that the external control signal or the logic of the reset node (Qb) Third and fourth pull-down switching elements for supplying the fourth or fifth discharge voltage to the output terminal at the time of turn-on,
And a fifth pull-down switching element for supplying a second charging voltage (VC) to the connection node of the third and fourth pull-down switching elements when turned on or off according to the voltage of the set node (Q) And a shift register.

제 5, 7 및 11 항 중 어느 한 항에 있어서,
상기 풀 다운 스위칭소자들 중 적어도 하나의 풀 다운 스위칭소자의 게이트 단자에 인버터를 통해 상기 세트 노드(Q)의 전압이 반전되어 인가되는 쉬프트 레지스터.The method according to any one of claims 5, 7 and 11,
And a voltage of the set node (Q) is inverted and applied to a gate terminal of at least one pull-down switching device among the pull-down switching devices via an inverter.

제 1 항에 있어서,
상기 세트부는 상기 세트용 전압 입력단과 상기 세트 노드(Q) 사이에 직렬 연결되어 상기 세트 개시 신호에 따라 턴 온 또는 턴 오프되어 턴 온시 상기 세트용 전압을 상기 세트 노드(Q)로 공급하는 제 1 및 제 2 세트 스위칭소자와,
상기 세트 노드(Q)의 전압에 따라 턴 온 또는 턴 오프되어 턴 온시 상기 제 1 및 제 2 세트 스위칭소자의 연결 노드에 제 2 충전용 전압를 공급하는 제 3 세트 스위칭소자를 구비하여 구성되는 쉬프트 레지스터.The method according to claim 1,
Wherein the set unit is connected in series between the voltage input terminal for the set and the set node (Q) and is turned on or off according to the set start signal to supply the set voltage to the set node (Q) And a second set switching element,
And a third set switching element for supplying a second charging voltage to a connection node of the first and second set switching elements when turned on or turned off according to a voltage of the set node (Q) .

제 1 항에 있어서,
상기 리셋부는 상기 세트노드(Q)와 상기 제 1 방전용 전압단 사이에 직렬 연결되어 상기 리셋 개시 신호에 따라 턴 온 또는 턴 오프되어 턴 온시 상기 제 1 방전용 전압을 상기 세트 노드(Q)로 공급하여 상기 세트 노드(Q)를 방전시키는 제 1 및 제 2 리셋 스위칭소자와,
상기 세트 노드(Q)의 전압에 따라 턴 온 또는 턴 오프되어 턴 온시 상기 제 1 및 제 2 리셋 스위칭소자의 연결 노드에 제 2 충전용 전압(VC)를 공급하는 제 3 리셋 스위칭소자를 구비하여 구성되는 쉬프트 레지스터. The method according to claim 1,
The reset unit is serially connected between the set node (Q) and the first discharging voltage terminal and is turned on or off according to the reset start signal to turn on the first discharging voltage to the set node (Q) First and second reset switching elements for supplying the set node Q and discharging the set node Q,
And a third reset switching element for turning on or off according to a voltage of the set node (Q) to supply a second charging voltage (VC) to a connection node of the first and second reset switching elements The shift register that is configured.

제 1 항에 있어서,
외부의 초기화 제어 신호에 의해 상기 세트 노드(Q)를 초기화 하는 초기화부를 더 구비한 쉬프트 레지스터.The method according to claim 1,
And an initialization unit for initializing the set node (Q) by an external initialization control signal.

제 16 항에 있어서,
상기 초기화부는 상기 외부의 최기화 제어 신호에 따라 턴 온 또는 턴 오프되어 턴 온시 상기 제 1 방전용 전압을 상기 세트 노드에 공급하여 상기 세트 노드를 방전시키는 초기화 스위칭소자를 구비하여 구성되는 쉬프트 레지스터.17. The method of claim 16,
Wherein the initialization unit comprises an initialization switching element that is turned on or off according to the external initialization control signal to supply the first discharge voltage to the set node when the turn-on is turned on to discharge the set node.

제 16 항에 있어서,
상기 초기화부는, 상기 세트 노드(Q)와 상기 제 1 방전용 전압단 사이에 직렬 연결되어 상기 외부의 초기화 제어신호에 따라 턴 온 또는 턴 오프되어 턴 온시 상기 제 1 방전용 전압을 상기 세트 노드(Q)로 공급하여 상기 세트 노드(Q)를 방전시키는 제 1 및 제 2 초기화 스위칭소자와,
상기 세트 노드(Q)의 전압에 따라 턴 온 또는 턴 오프되어 턴 온시 상기 제 1 및 제 2 초기화 스위칭소자의 연결 노드에 제 2 충전용 전압(VC)를 공급하는 제 3 초기화 스위칭소자를 구비하여 구성되는 쉬프트 레지스터.17. The method of claim 16,
Wherein the initialization unit is serially connected between the set node (Q) and the first discharging voltage terminal and is turned on or off according to the external initializing control signal to turn the first discharging voltage on the set node Q) to discharge the set node (Q), and a second initialization switching element
And a third initializing switching element for supplying a second charging voltage (VC) to the connection node of the first and second initializing switching elements when the first set-up switching element is turned on and turned on or off according to the voltage of the set node (Q) The shift register that is configured.

제 1 항에 있어서,
상기 세트부와 상기 리셋부 사이에 상기 제 1 충전용 전압에 따라 턴-온 또는 턴-오프되고 턴-온 시 상기 세트 노드와 상기 리셋부 사이를 연결하는 제 2 스위칭소자를 더 구비한 쉬프트 레지스터.The method according to claim 1,
And a second switching element which is turned on or off according to the first charging voltage between the set part and the reset part and connects between the set node and the reset part when turned on, .

제 2, 4, 8, 11 항중 어느 한 항에 있어서,
상기 출력부는 클럭신호에 의해 제어되어 턴 온시 출력단에 방전용 전압을 공급하는 풀 다운 스위칭소자를 더 포함하는 쉬프트 레지스터The method of any one of claims 2, 4, 8, or 11,
Further comprising a pull-down switching element which is controlled by a clock signal to supply a discharge voltage to an output terminal at the time of turn-