KR102135928B1 - A shift register and method for manufacturing the same, and an image display device using the shift register - Google Patents

A shift register and method for manufacturing the same, and an image display device using the shift register Download PDF

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Abstract

본 발명은 외부로부터 입력되는 구동 제어신호들이 왜곡되거나 오류가 발생하더라도 쉬프트 레지스터의 각 스테이지들이 안정적으로 구동되도록 함으로써 영상의 표시 불량을 방지하고 신뢰성을 향상시킬 수 있도록 한 쉬프트 레지스터 및 그 제조방법, 그리고 쉬프트 레지스터를 이용한 영상 표시장치에 관한 것으로, 복수의 스테이지가 서로 종속적으로 연결된 쉬프트 레지스터에 있어서, 상기 복수의 스테이지 각각은 스타트 펄스나 전단 스테이지로부터의 스캔펄스 및 후단 스테이지로부터의 스캔펄스에 따라 세트 노드와 제 1 및 제 2 리세트 노드 각각의 충/방전 상태를 제어하는 노드 제어부; 및 상기 세트 노드와 상기 제 1 및 제 2 리세트 노드 각각의 전압에 따라 제어되어 현재단 스캔펄스를 출력하는 스캔펄스 출력부를 구비하며, 상기 복수의 스테이지 중 적어도 하나의 스테이지 구비된 상기 노드 제어부는 상기 전단 스테이지로부터의 스캔펄스에 따라 충전 전압원을 상기 세트 노드로 연결시켜 상기 세트 노드를 충전시키는 제 1 스위칭 소자, 및 상기 제 1 스위칭 소자와는 비대칭적으로 서로 다른 크기로 형성되어 상기 후단 스테이지로부터의 스캔펄스에 따라 방전 전압원을 상기 세트 노드로 연결시켜 상기 세트 노드를 방전시키는 제 2 스위칭 소자를 구비한 것을 특징으로 한다.According to the present invention, even if the driving control signals input from the outside are distorted or an error occurs, each stage of the shift register is stably driven to prevent display defects and improve reliability. Regarding an image display apparatus using a shift register, in a shift register in which a plurality of stages are connected to each other, each of the plurality of stages is a set node according to a scan pulse from a start pulse or a previous stage and a scan pulse from a rear stage. And a node control unit controlling charge/discharge states of each of the first and second reset nodes; And a scan pulse output unit controlled according to the voltage of each of the set node and the first and second reset nodes to output the current stage scan pulse, and the node control unit provided with at least one stage of the plurality of stages A first switching element that charges the set node by connecting a charging voltage source to the set node according to the scan pulse from the front stage, and is formed in an asymmetrically different size from the first switching element from the rear stage And a second switching element that discharges the set node by connecting a discharge voltage source to the set node according to the scan pulse of.

Description

쉬프트 레지스터 및 그 제조방법, 그리고 쉬프트 레지스터를 이용한 영상 표시장치{A SHIFT REGISTER AND METHOD FOR MANUFACTURING THE SAME, AND AN IMAGE DISPLAY DEVICE USING THE SHIFT REGISTER}Shift register and manufacturing method thereof, and image display device using shift register {A SHIFT REGISTER AND METHOD FOR MANUFACTURING THE SAME, AND AN IMAGE DISPLAY DEVICE USING THE SHIFT REGISTER}

본 발명은 외부로부터 입력되는 구동 제어신호들이 왜곡되거나 오류가 발생하더라도 쉬프트 레지스터의 각 스테이지들이 안정적으로 구동되도록 함으로써 영상의 표시 불량을 방지하고 신뢰성을 향상시킬 수 있도록 한 쉬프트 레지스터 및 그 제조방법, 그리고 쉬프트 레지스터를 이용한 영상 표시장치에 관한 것이다.According to the present invention, even if the driving control signals input from the outside are distorted or an error occurs, each stage of the shift register is stably driven to prevent display defects and improve reliability. It relates to a video display device using a shift register.

영상 표시장치의 게이트 라인들을 순차적으로 구동하기 위해서는 이들 게이트 라인에 순차적으로 스캔펄스를 공급하는 쉬프트 레지스터가 필요하다. 쉬프트 레지스터는 스캔펄스를 출력하는 다수의 스테이지들로 구성되어 있으며, 각 스테이지들은 하나씩의 스캔펄스들을 순차적으로 출력한다. 스캔펄스들은 영상 표시패널의 각 게이트 라인들에 순차적으로 공급되어, 게이트 라인들을 순차적으로 스캐닝하게 된다.In order to sequentially drive the gate lines of the image display device, a shift register that sequentially supplies scan pulses to these gate lines is required. The shift register is composed of multiple stages that output scan pulses, and each stage sequentially outputs one scan pulse. The scan pulses are sequentially supplied to each gate line of the image display panel to sequentially scan the gate lines.

서로 종속적으로 연결된 다수의 스테이지들 각각은 인에이블용 노드 및 디세이블용 노드의 충/방전 상태를 제어하는 노드 제어부, 인에이블용 노드 및 디세이블용 노드 각각의 충/방전 상태에 따라 스캔펄스나 방전 전압을 각각 출력하는 풀업 및 풀다운 스위칭소자를 구비한다.Each of the plurality of stages connected to each other is a node control unit that controls the charge/discharge state of an enable node and a disable node, a scan pulse or a scan pulse according to each charge/discharge state of the enable node and the disable node. It has a pull-up and pull-down switching element for outputting the discharge voltage, respectively.

각 스테이지의 노드 제어부는 외부로부터 입력되는 구동 제어신호, 예를 들어, 순차적으로 공급되는 적어도 하나씩의 클럭펄스와 이전 및 이후단 스테이지로부터의 스캔펄스 등을 공급받아 인에이블용 노드와 디세이블용 노드를 교번적으로 충전 및 방전시킨다. 이에, 인에이블용 노드가 충전 상태일 때는 풀업 스위칭소자로부터의 스캔펄스가 해당 게이트 라인으로 출력되고, 디세이블용 노드가 충전 상태일 때는 풀다운 스위칭소자로부터의 방전 전압이 해당 게이트 라인으로 출력된다.The node control unit of each stage receives the driving control signal input from the outside, for example, at least one clock pulse sequentially supplied, and scan pulses from the previous and subsequent stages, and thus enables and disables the node. Are alternately charged and discharged. Accordingly, when the enable node is in the charged state, the scan pulse from the pull-up switching element is output to the corresponding gate line, and when the disable node is in the charged state, the discharge voltage from the pull-down switching element is output to the corresponding gate line.

종래의 쉬프트 레지스터는 외부로부터의 구동 제어신호들이 정상적으로만 입력되면 아무런 문제 없이 순차적으로 스캔펄스들을 출력할 수 있었다. 하지만, 시스템 전원이 공급(ON)되는 시작 기간 및 구동 주파수가 변경되는 기간 등의 구동 상태가 불안정한 기간에는 쉬프트 레지스터로 공급되는 구동 제어신호들 또한 불안정하게 공급될 수밖에 없었다. 이렇게 구동 제어신호들이 불안정하게 공급되면 쉬프트 레지스터의 동작 또한 불안정해지고, 그 결과가 영상 표시 불량 현상으로 나타나게 된다.In the conventional shift register, scan pulses can be sequentially output without any problem when the drive control signals from the outside are normally input. However, driving control signals supplied to the shift register also have to be supplied unstablely during a period in which the driving state, such as a start period when the system power is supplied (ON) and a driving frequency change, is unstable. When the driving control signals are supplied unstable, the operation of the shift register is also unstable, and the result is a poor image display.

좀 더 구체적으로 예를 들면, 쉬프트 레지스터로 구동 제어신호들을 공급하는 그래픽 시스템이나 외부 스케일러가 전원이 공급(ON)된 시점부터 구동 제어신호들을 공급하다가, 첫 프레임의 해상도만큼 모두 공급되지 않은 상태에서 다음 프레임의 구동 제어신호들을 다시 공급하는 경우, 쉬프트 레지스터의 구동 오류가 발생하게 된다. 또한, 그래픽 시스템이나 외부 스케일러가 쉬프트 레지스터의 구동 제어신호들을 공급하다가, 주파수 변경 시점에 현재 프레임의 해상도만큼 모두 공급되지 않은 상태에서 다음 프레임의 구동 제어신호들을 다시 공급하는 경우, 쉬프트 레지스터의 구동 오류가 발생하게 된다.More specifically, for example, when a graphic system that supplies driving control signals to a shift register or an external scaler supplies driving control signals from a point in time when power is supplied, all the resolutions of the first frame are not supplied. When the drive control signals of the next frame are supplied again, a drive error of the shift register occurs. In addition, when the driving control signals of the shift register are supplied by the graphics system or the external scaler, and when the driving control signals of the next frame are not supplied at the time of changing the frequency, the shift register driving error Will occur.

이와 같이, 매 프레임 단위로 쉬프트 레지스터의 동작이 정확하게 끝나지 않은 상태에서 다음 프레임을 표시하기 위한 구동 제어신호들이 공급되면, 이전부터 순차적으로 구동되고 있던 각 스테이지들의 인에이블용 노드와 디세이블용 노드들이 정상적으로 충전 또는 방전되지 못하게 된다. 이 경우, 더미 스테이지를 비롯한 하단 스테이지들의 인에이블용 노드가 정상적으로 방전되지 못하므로, 상단의 스테이지들과 동일한 타이밍에 스캔펄스를 출력하기도 한다. 이에, 영상 표시패널에 표시되는 상단의 이미지가 하단에 동일하게 표시되는 등 다양한 영상 표시 불량 현상이 발생되어 제품의 신뢰성을 저하시키게 된다.As described above, when the drive control signals for displaying the next frame are supplied in a state in which the operation of the shift register is not accurately completed every frame, the enable nodes and disable nodes of the stages that have been sequentially driven from the previous stages are provided. It cannot be charged or discharged normally. In this case, since the node for enabling of the lower stages including the dummy stage is not normally discharged, the scan pulse is output at the same timing as the upper stages. Accordingly, various image display defects such as the image on the top displayed on the image display panel are displayed identically on the bottom, thereby lowering the reliability of the product.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 외부로부터의 구동 제어신호들이 왜곡되거나 오류가 발생하더라도 쉬프트 레지스터의 각 스테이지들이 안정적으로 구동되도록 함으로써, 영상의 표시 불량을 방지하고 신뢰성을 향상시킬 수 있도록 한 쉬프트 레지스터 및 그 제조방법, 그리고 쉬프트 레지스터를 이용한 영상 표시장치을 제공하는데 그 목적이 있다.The present invention is to solve the above problems, even if the driving control signals from the outside are distorted or an error occurs, each stage of the shift register is stably driven to prevent display defects and improve reliability. An object of the present invention is to provide a shift register, a manufacturing method thereof, and an image display device using the shift register.

상기와 같은 목적을 달성하기 위한 본 발명의 실시 예에 따른 쉬프트 레지스터는 복수의 스테이지가 서로 종속적으로 연결된 쉬프트 레지스터에 있어서, 상기 복수의 스테이지 각각은 스타트 펄스나 전단 스테이지로부터의 스캔펄스 및 후단 스테이지로부터의 스캔펄스에 따라 세트 노드와 제 1 및 제 2 리세트 노드 각각의 충/방전 상태를 제어하는 노드 제어부; 및 상기 세트 노드와 상기 제 1 및 제 2 리세트 노드 각각의 전압에 따라 제어되어 현재단 스캔펄스를 출력하는 스캔펄스 출력부를 구비하며, 상기 복수의 스테이지 중 적어도 하나의 스테이지 구비된 상기 노드 제어부는 상기 전단 스테이지로부터의 스캔펄스에 따라 충전 전압원을 상기 세트 노드로 연결시켜 상기 세트 노드를 충전시키는 제 1 스위칭 소자, 및 상기 제 1 스위칭 소자와는 비대칭적으로 서로 다른 크기로 형성되어 상기 후단 스테이지로부터의 스캔펄스에 따라 방전 전압원을 상기 세트 노드로 연결시켜 상기 세트 노드를 방전시키는 제 2 스위칭 소자를 구비한 것을 특징으로 한다.The shift register according to an embodiment of the present invention for achieving the above object is a shift register in which a plurality of stages are connected to each other, each of the plurality of stages from a start pulse or a scan pulse from a front stage and a rear stage. A node control unit controlling a charge/discharge state of each of the set node and the first and second reset nodes according to a scan pulse of; And a scan pulse output unit controlled according to the voltage of each of the set node and the first and second reset nodes to output the current stage scan pulse, and the node control unit provided with at least one stage of the plurality of stages A first switching element that charges the set node by connecting a charging voltage source to the set node according to the scan pulse from the front stage, and is formed in an asymmetrically different size from the first switching element from the rear stage And a second switching element that discharges the set node by connecting a discharge voltage source to the set node according to the scan pulse of.

상기 적어도 하나의 스테이지에 구비된 노드 제어부의 제 2 스위칭 소자는 크기, 턴-온/오프 문턱 전압 크기, 및 턴-온/오프 전류량 비율 중 적어도 하나가 상기의 제 1 스위칭 소자와 서로 다르게 형성된 것을 특징으로 한다.In the second switching element of the node control unit provided in the at least one stage, at least one of a magnitude, a turn-on/off threshold voltage magnitude, and a turn-on/off current amount ratio is formed differently from the first switching element. It is characterized by.

상기 제 2 스위칭 소자는 상기 제 1 스위칭 소자보다 크기, 턴-온/오프 문턱 전압 크기, 및 턴-온/오프 전류량 비율 중 적어도 하나가 더 작게 형성됨으로써, 상기 세트 노드의 방전 전류량 대비 상기 세트 노드의 충전 전류량이 더 크게 유지되도록 한 것을 특징으로 한다.The second switching element is smaller than at least one of a magnitude, a turn-on/off threshold voltage magnitude, and a turn-on/off current amount ratio than the first switching element, so that the set node is compared to the discharge current amount of the set node. It characterized in that the amount of charge current is maintained larger.

상기 제 2 스위칭 소자는 상기 제 1 스위칭 소자 소스-드레인 전극 간의 폭과 소스-드레인 전극의 넓이 중 적어도 하나가 더 작게 형성됨으로써, 상기 제 2 스위칭 소자 크기, 턴-온/오프 문턱 전압 크기, 및 턴-온/오프 전류량 비율 중 적어도 하나가 상기 제 1 스위칭 소자 보다 더 작게 형성된 것을 특징으로 한다.The second switching element is formed by making at least one of the width between the source-drain electrodes of the first switching element and the width of the source-drain electrodes smaller, so that the size of the second switching element, the turn-on/off threshold voltage, and It is characterized in that at least one of the turn-on/off current amount ratio is formed smaller than the first switching element.

상기 복수의 스테이지 중 마지막 단 스테이지의 상기 제 2 스위칭 소자의 크기, 턴-온/오프 문턱 전압 크기, 및 턴-온/오프 전류량 비율 중 적어도 하나가 상기 제 1 스위칭 소자보다 더 작게 형성된 것을 특징으로 한다.At least one of the size of the second switching element, the turn-on/off threshold voltage size, and the turn-on/off current amount ratio of the last stage among the plurality of stages is formed smaller than the first switching element. do.

또한, 상기와 같은 목적을 달성하기 위한 본 발명의 실시 예에 따른 쉬프트 레비스터의 제조방법은 복수의 스테이지가 서로 종속적으로 연결된 쉬프트 레지스터의 제조방법에 있어서, 상기 복수의 스테이지 각각을 제조하는 단계는 스타트 펄스나 전단 스테이지로부터의 스캔펄스 및 후단 스테이지로부터의 스캔펄스에 따라 세트 노드와 제 1 및 제 2 리세트 노드 각각의 충/방전 상태를 제어하도록 노드 제어부를 형성하는 단계, 및 상기 세트 노드와 상기 제 1 및 제 2 리세트 노드 각각의 전압에 따라 제어되어 현재단 스캔펄스를 출력하도록 스캔펄스 출력부를 형성하는 단계를 포함하며, 상기 복수의 스테이지 중 적어도 한 스테이지의 노드 제어부 형성 단계는 상기 전단 스테이지로부터의 스캔펄스에 따라 충전 전압원을 상기 세트 노드로 연결시켜 상기 세트 노드를 충전시키는 제 1 스위칭 소자 형성 단계, 및 상기 제 1 스위칭 소자와는 비대칭적으로 서로 다른 크기로 형성되어 상기 후단 스테이지로부터의 스캔펄스에 따라 방전 전압원을 상기 세트 노드로 연결시켜 상기 세트 노드를 방전시키는 제 2 스위칭 소자 형성 단계를 포함한 것을 특징으로 한다.In addition, a method of manufacturing a shift register according to an embodiment of the present invention for achieving the above object is a method of manufacturing a shift register in which a plurality of stages are mutually connected to each other, the step of manufacturing each of the plurality of stages is Forming a node control unit to control charging/discharging states of the set node and the first and second reset nodes according to the start pulse or the scan pulse from the front stage and the scan pulse from the rear stage, and the set node and And forming a scan pulse output unit to be output according to a voltage of each of the first and second reset nodes to output a current stage scan pulse, wherein the step of forming a node control unit of at least one stage of the plurality of stages comprises the front end. Forming a first switching element to charge the set node by connecting a charging voltage source to the set node according to the scan pulse from the stage; and asymmetrically different from the first switching element to form a different size from the rear stage And a second switching element forming step of discharging the set node by connecting a discharge voltage source to the set node according to the scan pulse of.

상기 적어도 한 스테이지에 구비된 노드 제어부의 제 2 스위칭 소자는 크기, 턴-온/오프 문턱 전압 크기, 및 턴-온/오프 전류량 비율 중 적어도 하나가 상기의 제 1 스위칭 소자와 서로 다르게 형성된 것을 특징으로 한다.In the second switching element of the node control unit provided in the at least one stage, at least one of a magnitude, a turn-on/off threshold voltage magnitude, and a turn-on/off current amount ratio is formed differently from the first switching element. Is done.

상기 제 2 스위칭 소자는 상기 제 1 스위칭 소자보다 크기, 턴-온/오프 문턱 전압 크기, 및 턴-온/오프 전류량 비율 중 적어도 하나가 더 작게 형성됨으로써, 상기 세트 노드의 방전 전류량 대비 상기 세트 노드의 충전 전류량이 더 크게 유지되도록 한 것을 특징으로 한다.The second switching element is smaller than at least one of a magnitude, a turn-on/off threshold voltage magnitude, and a turn-on/off current amount ratio than the first switching element, so that the set node is compared to the discharge current amount of the set node. It characterized in that the amount of charge current is maintained larger.

상기 제 2 스위칭 소자는 상기 제 1 스위칭 소자 소스-드레인 전극 간의 폭과 소스-드레인 전극의 넓이 중 적어도 하나가 더 작게 형성됨으로써, 상기 제 2 스위칭 소자 크기, 턴-온/오프 문턱 전압 크기, 및 턴-온/오프 전류량 비율 중 적어도 하나가 상기 제 1 스위칭 소자 보다 더 작게 형성된 것을 특징으로 한다.The second switching element is formed by making at least one of the width between the source-drain electrodes of the first switching element and the width of the source-drain electrodes smaller, so that the size of the second switching element, the turn-on/off threshold voltage, and It is characterized in that at least one of the turn-on/off current amount ratio is formed smaller than the first switching element.

상기 복수의 스테이지 중 마지막 단 스테이지의 상기 제 2 스위칭 소자의 크기, 턴-온/오프 문턱 전압 크기, 및 턴-온/오프 전류량 비율 중 적어도 하나가 상기 제 1 스위칭 소자보다 더 작게 형성된 것을 특징으로 한다.At least one of the size of the second switching element, the turn-on/off threshold voltage size, and the turn-on/off current amount ratio of the last stage among the plurality of stages is formed smaller than the first switching element. do.

또한, 상기와 같은 목적을 달성하기 위한 본 발명의 실시 예에 따른 영상 표시장치는 복수의 화소 영역을 구비하여 영상을 표시하는 영상 표시패널; 상기 영상 표시패널의 게이트 라인들을 구동하는 게이트 드라이버; 상기 영상 표시패널의 데이터 라인들을 구동하는 데이터 드라이버; 및 외부로부터 입력되는 영상 데이터를 상기 영상 표시패널의 구동에 알맞게 정렬하여 상기 데이터 드라이버로 공급함과 아울러 게이트 및 데이터 제어신호를 생성하여 상기 게이트 및 데이터 드라이버를 제어하는 타이밍 컨트롤러를 구비하며, 상기 게이트 및 데이터 드라이버 중 적어도 하나의 드라이버는 순차적으로 쉬프트되는 복수의 스캔펄스를 생성 및 출력하기 위해 상기에서 상술한 다양한 기술 특징을 갖는 쉬프트 레지스터를 구비한 것을 특징으로 한다.In addition, the image display device according to an embodiment of the present invention for achieving the above object is provided with a plurality of pixel areas, an image display panel for displaying an image; A gate driver driving gate lines of the image display panel; A data driver driving data lines of the image display panel; And a timing controller for aligning the image data input from the outside to be suitable for driving the image display panel and supplying it to the data driver, and generating a gate and data control signal to control the gate and data driver. At least one of the data drivers is characterized by having a shift register having various technical features described above to generate and output a plurality of scan pulses that are sequentially shifted.

상기와 같은 다양한 기술 특징을 갖는 본 발명의 실시 예에 따른 쉬프트 레지스터 및 그 제조방법, 그리고 쉬프트 레지스터를 이용한 영상 표시장치로는 외부로부터 입력되는 구동 제어신호들이 왜곡되거나 오류가 발생하더라도 쉬프트 레지스터의 각 스테이지들이 안정적으로 구동되도록 함으로써, 영상의 표시 불량을 방지하고 신뢰성을 향상시킬 수 있다.The shift register according to an embodiment of the present invention having various technical features as described above, a method for manufacturing the same, and an image display device using the shift register, each of the shift register even if the driving control signals input from the outside are distorted or an error occurs By stably driving the stages, it is possible to prevent display defects and improve reliability.

도 1은 본 발명의 실시 예에 따른 쉬프트 레지스터를 나타낸 구성도.
도 2는 도 1의 쉬프트 레지스터에 공급되는 신호를 나타낸 파형도.
도 3은 도 1에 도시된 어느 한 스테이지의 회로 구성을 나타낸 도면.
도 4는 도 1의 제 n 스테이지와 더미 스테이지가 서로 연결된 구조를 구체적으로 나타낸 회로도.
도 5는 본 발명의 실시 예에 따른 쉬프트 레지스터가 적용된 액정 표시장치를 나타낸 구성도.1 is a block diagram showing a shift register according to an embodiment of the present invention.
2 is a waveform diagram showing a signal supplied to the shift register of FIG. 1;
3 is a diagram showing a circuit configuration of one stage shown in FIG. 1;
4 is a circuit diagram specifically illustrating a structure in which the n-th stage and the dummy stage of FIG. 1 are connected to each other.
5 is a configuration diagram illustrating a liquid crystal display device to which a shift register according to an embodiment of the present invention is applied.

이하, 상기와 같은 특징을 갖는 본 발명의 실시 예에 따른 쉬프트 레지스터 및 그 제조방법, 그리고 쉬프트 레지스터를 이용한 영상 표시장치를 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.Hereinafter, a shift register according to an embodiment of the present invention having the above characteristics, a manufacturing method thereof, and an image display device using the shift register will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 실시 예에 따른 쉬프트 레지스터를 나타낸 구성도이다.1 is a block diagram showing a shift register according to an embodiment of the present invention.

도 1에 도시된 쉬프트 레지스터는 서로 종속적으로 연결된 n개의 스테이지(ST1 내지 STn) 및 하나의 더미 스테이지(STn+1)로 구성된다.The shift register shown in FIG. 1 is composed of n stages ST1 to STn and one dummy stage STn+1 connected to each other.

각 스테이지들(ST1 내지 STn, 여기서 n은 2이상의 어느 한 자연수)은 한 프레임 기간 동안 한 번씩의 스캔펄스(Vout1 내지 Voutn+1)를 출력하며, 이때 제 1 스테이지(ST1)부터 더미 스테이지(STn+1)까지 순차적으로 스캔펄스(Vout1 내지 Voutn)를 출력한다.Each of the stages (ST1 to STn, where n is any natural number greater than or equal to 2) outputs one scan pulse (Vout1 to Voutn+1) during one frame period, wherein the dummy stage STn from the first stage ST1 The scan pulses Vout1 to Voutn are sequentially output up to +1).

더미 스테이지(STn+1)를 제외한 상기의 각 스테이지들(ST1 내지 STn)로부터 출력된 스캔펄스(Vout1 내지 Voutn)는 영상을 표시하는 표시패널(미도시)의 게이트 라인들에 순차적으로 공급되어, 표시패널의 각 게이트 라인들을 순차적으로 스캐닝하게 된다. 구체적으로, 제 1 스테이지(ST1)가 제 1 스캔펄스(Vout1)를 출력하면, 이어서 제 2 스테이지(ST2)가 제 2 스캔펄스(Vout2)를 출력하고, 다음으로 제 3 스테이지(ST3)가 제 3 스캔펄스(Vout3)를 출력하고,... 마지막으로 제 n 스테이지(STn)가 제 n 스캔펄스(Voutn)를 출력한다. 한편, 제 n 스테이지(STn)가 제 n 스캔펄스(Voutn)를 출력한 후, 더미 스테이지(STn+1)가 제 n+1 스캔펄스(Voutn+1)를 출력하는데, 이때 더미 스테이지(STn+1)로부터 출력된 제 n+1 스캔펄스(Voutn+1)는 게이트 라인에는 공급되지 않고, 이전의 제 n 스테이지(STn)에만 공급된다.The scan pulses Vout1 to Voutn output from the above stages ST1 to STn except for the dummy stage STn+1 are sequentially supplied to gate lines of a display panel (not shown) displaying an image, Each gate line of the display panel is sequentially scanned. Specifically, when the first stage ST1 outputs the first scan pulse Vout1, the second stage ST2 outputs the second scan pulse Vout2, and then the third stage ST3 outputs the first scan pulse Vout1. 3 outputs the scan pulse Vout3, and finally, the nth stage STn outputs the nth scan pulse Voutn. Meanwhile, after the n-th stage STn outputs the n-th scan pulse Voutn, the dummy stage STn+1 outputs the n-th scan pulse Voutn+1, where the dummy stage STn+ The n+1 scan pulse Voutn+1 output from 1) is not supplied to the gate line, but is supplied only to the previous n-th stage STn.

상술한 바와 같이, 각 스테이지(ST1 내지 STn)는 스캔펄스(Vout1 내지 Voutn+1)를 이용하여 자신에게 접속된 게이트 라인을 구동시키고, 스캔펄스(Vout1 내지 Voutn+1)를 이용하여 자신으로부터 후단에 위치한 스테이지 및 자신으로부터 전단에 위치한 스테이지의 동작을 제어한다.As described above, each stage ST1 to STn drives a gate line connected to itself using the scan pulses Vout1 to Voutn+1, and ends from itself using the scan pulses Vout1 to Voutn+1. Controls the operation of the stage located at and the stage located at the front end from itself.

구체적으로, 어느 한 제 k 스테이지(STk, 여기서 k는 어느 한 자연수)로부터의 제 k 스캔펄스(Voutk)는 제 k 게이트 라인에 공급되며, 제 k 스테이지(STk)로부터의 제 k 스캔펄스(Voutk)는 이전의 제 k-1 스테이지(STk-1) 및 이후의 제 k+1 스테이지(STk+1)에 공급된다. 제 k+1 스테이지(STk+1)는 제 k 스캔펄스(Voutk)에 의해 세트되며, 제 k-1 스테이지(STk-1)는 제 k 스캔펄스(Voutk)에 의해 리세트된다.Specifically, the kth scan pulse Voutk from any one kth stage STk (where k is any natural number) is supplied to the kth gate line, and the kth scan pulse Voutk from the kth stage STk. ) Is supplied to the previous k-1 stage STk-1 and the subsequent k+1 stage STk+1. The k+1 stage STk+1 is set by the kth scan pulse Voutk, and the kth-1 stage STk-1 is reset by the kth scan pulse Voutk.

제 k 스테이지(STk)로부터의 제 k 스캔펄스(Voutk)는 제 k 게이트 라인에 공급됨과 아울러, 제 k-2 스테이지(STk-2) 및 제 k+2 스테이지(STk+2)에 공급될 수도 있다. 이 경우, 제 k+2 스테이지(STk+2)는 제 k 스캔펄스(Voutk)에 의해 세트되며, 제 k-2 스테이지(STk-2)는 제 k 스캔펄스(Voutk)에 의해 리세트된다. 이러한 본 발명의 쉬프트 레지스터는 상기 표시패널의 비표시부에 내장될 수 있다.The kth scan pulse Voutk from the kth stage STk may be supplied to the kth gate line, and may also be supplied to the kth stage STk-2 and the k+2 stage STk+2. have. In this case, the kth+2 stage STk+2 is set by the kth scan pulse Voutk, and the kth-2 stage STk-2 is reset by the kth scan pulse Voutk. The shift register of the present invention may be embedded in the non-display portion of the display panel.

도 2는 도 1의 쉬프트 레지스터에 공급되는 신호를 나타낸 파형도이다.FIG. 2 is a waveform diagram showing a signal supplied to the shift register of FIG. 1.

도 2를 참조하면, 쉬프트 레지스터의 각 스테이지(ST1 내지 STn+1)들은 영상의 표시기간 및 비표시 기간에 따라 서로 동일하거나 다른 레벨로 변환되어 입력되는 적어도 하나의 충전 전압원(VDD,VDD_o,VDD_e), 방전 전압원(VSS) 및 서로 순차적인 위상차를 갖고 순환하는 복수의 클럭펄스(CLK1 내지 CLK4) 중 적어도 하나의 클럭펄스를 각각 인가받는다. 여기서, 각각의 스테이지(ST1 내지 STn+1)에 공급되는 복수의 클럭펄스(CLK1 내지 CLK4) 수는 각 스테이지(ST1 내지 STn+1)의 회로 구성에 따라 가변될 수 있다.Referring to FIG. 2, each stage (ST1 to STn+1) of the shift register is at least one charging voltage source (VDD, VDD_o, VDD_e) that is converted to the same or different levels according to a display period and a non-display period of an image ), the discharge voltage source VSS and at least one clock pulse among the plurality of clock pulses CLK1 to CLK4 circulating with sequential phase differences are respectively applied. Here, the number of clock pulses CLK1 to CLK4 supplied to each stage ST1 to STn+1 may be varied according to the circuit configuration of each stage ST1 to STn+1.

각 스테이지들(ST1 내지 STn+1) 중 제 1 스테이지(ST1)는 서로 동일하거나 다른 레벨로 입력되는 제 1 및 제 2 충전 전압원(VDD,VDD_o), 방전 전압원(VSS) 및 복수의 클럭펄스(CLK1 내지 CLK4)들 중 적어도 하나의 클럭펄스와 함께 스타트 펄스(Vst)를 더 공급받는다. 그리고, 제 1 스테이지(ST1)를 제외한 나머지 홀수번째 스테이지(ST3,ST5,... STn+1)는 스타트 펄스(Vst)를 제외하고 제 1 및 제 2 충전 전압원(VDD,VDD_o), 방전 전압원(VSS), 복수의 클럭펄스(CLK1 내지 CLK4)들 중 적어도 하나의 클럭펄스를 공급받는다. 반면, 짝수번째 스테이지(ST2,ST4,... STn)는 스타트 펄스(Vst)를 제외하고 제 1 및 제 3 충전 전압원(VDD,VDD_e), 방전 전압원(VSS), 복수의 클럭펄스(CLK1 내지 CLK4)들 중 적어도 하나의 클럭펄스를 공급받는다.Among the stages ST1 to STn+1, the first stage ST1 includes first and second charging voltage sources VDD, VDD_o, discharge voltage sources VSS, and a plurality of clock pulses input at the same or different levels. The start pulse Vst is further supplied with at least one clock pulse among the CLK1 to CLK4). In addition, the odd-numbered stages ST3, ST5, ... STn+1 other than the first stage ST1 are the first and second charging voltage sources VDD, VDD_o, and the discharge voltage source except the start pulse Vst. (VSS), at least one clock pulse among the plurality of clock pulses CLK1 to CLK4 is supplied. On the other hand, the even-numbered stages ST2, ST4, ... STn exclude the start pulse Vst, the first and third charging voltage sources VDD, VDD_e, the discharge voltage source VSS, and the plurality of clock pulses CLK1 to At least one clock pulse among CLK4) is supplied.

이와 같이, 복수의 충전 전압원(VDD,VDD_o,VDD_e)은 제 1 충전 전압원(VDD)과 제 2 충전 전압원(VDD_o) 및 제 3 충전 전압원(VDD_e)으로 각각 구분되어 공급되며, 제 1 내지 제 3 충전 전압원(VDD,VDD_o,VDD_e) 각각은 영상의 표시기간(Frame) 및 비표시 기간(Blank) 단위로 게이트 하이전압 레벨(vgh)과 게이트 로우전압 레벨로 변환 공급된다. 게이트 하이전압 레벨(vgh)은 각 스테이지(ST1 내지 STn+1)에 구비된 적어도 하나의 세트 및 리세트 노드를 충전시킬 수 있도록 즉, 각 스테이지(ST1 내지 STn+1)의 세트 및 리세트 노드에 접속된 스위칭 소자들을 턴-온시킬 수 있도록 설정된다. 그리고, 게이트 로우전압 레벨(vgl)은 각 스테이지(ST1 내지 STn+1)에 구비된 적어도 하나의 세트 및 리세트 노드를 방전시킬 수 있도록 즉, 각 스테이지(ST1 내지 STn+1)의 세트 및 리세트 노드에 접속된 스위칭 소자들을 턴-오프시킬 수 있도록 설정된다.As described above, the plurality of charging voltage sources VDD, VDD_o, and VDD_e are divided and supplied into a first charging voltage source VDD, a second charging voltage source VDD_o, and a third charging voltage source VDD_e, respectively. Each of the charging voltage sources VDD, VDD_o, and VDD_e is converted and supplied to the gate high voltage level vgh and the gate low voltage level in units of a display frame and a non-display period of the image. The gate high voltage level vgh can charge at least one set and reset node provided in each stage ST1 to STn+1, that is, a set and reset node of each stage ST1 to STn+1. It is set to turn on the switching elements connected to the. In addition, the gate low voltage level vgl is set so that at least one set and reset node provided in each stage ST1 to STn+1 can be discharged, that is, a set and reset of each stage ST1 to STn+1. It is configured to turn off switching elements connected to the set node.

한편, 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)는 게이트 로우 전압레벨(vgl1)과 게이트 하이 전압레벨(vgl)의 진폭을 갖도록 주기적으로 발생될 수 있다. 이러한, 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)는 서로 인접하게 발생되는 클럭펄스간에 소정 기간 동안 동시에 액티브 상태(하이 기간)을 유지하도록 발생되어 서로 순환되도록 쉬프트 레지스터에 공급된다.Meanwhile, the first to fourth clock pulses CLK1 to CLK4 may be periodically generated to have the amplitudes of the gate low voltage level vgl1 and the gate high voltage level vgl. The first to fourth clock pulses CLK1 to CLK4 are generated to maintain an active state (high period) simultaneously for a predetermined period between clock pulses generated adjacent to each other, and are supplied to the shift register to be circulated with each other.

좀 더 구체적으로 설명하면, 제 2 클럭펄스(CLK2)의 경우에는 제 1 클럭펄스(CLK1)보다 1/2 내지 2/3 펄스 폭만큼 위상 지연되어 발생되고, 제 3 클럭펄스(CLK3)는 제 2 클럭펄스(CLK2)보다 1/2 내지 2/3 펄스 폭만큼 위상지연되어 발생되며, 제 4 클럭펄스(CLK4)는 제 3 클럭펄스(CLK3)보다 1/2 내지 2/3 펄스 폭만큼 위상지연되어 발생된다. 이러한 각 클럭펄스(CLK1 내지 CLK4)들은 서로 동일한 펄스 폭 및 듀티율을 갖는다. 그리고, 제 1 클럭펄스(CLK1)는 제 4 클럭펄스(CLK4)보다 1/2 내지 2/3 펄스 폭만큼 위상지연되어 출력된다. 이에 따라, 인접한 기간에 출력되는 클럭펄스들은 일정 기간 동안 서로 동시에 하이 상태를 유지한다. 예를 들어, 제 1 클럭펄스(CLK1)의 펄스폭(하이 상태의 펄스폭)과 제 2 클럭펄스(CLK2)의 펄스폭(하이 상태의 펄스폭)은 동일하며, 제 1 클럭펄스(CLK1)의 후반부가 제 2 클럭펄스(CLK2)의 전반부와 중첩된다. 이때, 제 1 클럭펄스(CLK1)의 펄스 폭과 제 2 클럭펄스(CLK2)의 펄스 폭간의 중첩 구간은 약 1/3 내지 1/2 펄스폭 구간에 해당한다.More specifically, in the case of the second clock pulse CLK2, a phase delay is generated by 1/2 to 2/3 pulse width from the first clock pulse CLK1, and the third clock pulse CLK3 is It is generated by phase delay by 1/2 to 2/3 pulse widths from the 2 clock pulses CLK2, and the fourth clock pulse CLK4 is phased by 1/2 to 2/3 pulse widths from the third clock pulse CLK3. It is delayed. Each of these clock pulses CLK1 to CLK4 has the same pulse width and duty rate. In addition, the first clock pulse CLK1 is output with a phase delay of 1/2 to 2/3 pulse width than the fourth clock pulse CLK4. Accordingly, clock pulses output in adjacent periods are kept high at the same time for a period of time. For example, the pulse width (the pulse width in the high state) of the first clock pulse CLK1 and the pulse width (the pulse width in the high state) of the second clock pulse CLK2 are the same, and the first clock pulse CLK1 The second half portion overlaps the first half portion of the second clock pulse CLK2. At this time, the overlapping period between the pulse width of the first clock pulse CLK1 and the pulse width of the second clock pulse CLK2 corresponds to about 1/3 to 1/2 pulse width period.

다음으로, 상술한 바와 같은 신호들을 공급받는 본 발명의 쉬프트 레지스터에 구비된 각 스테이지(ST1 내지 STn+1)의 구성을 설명하면 다음과 같다.Next, the configuration of each stage ST1 to STn+1 provided in the shift register of the present invention receiving the signals as described above will be described.

도 3은 도 1에 도시된 어느 한 스테이지의 회로 구성을 나타낸 도면이다.FIG. 3 is a diagram showing a circuit configuration of one stage shown in FIG. 1.

도 3에 도시된 어느 한 스테이지 예를 들어, k번째의 스테이지는 스타트 펄스(Vst)나 전단 스테이지로부터의 스캔펄스(Voutk-2) 및 후단 스테이지로부터의 스캔펄스(Voutk+2)에 따라 세트 노드(Q)와 제 1 및 제 2 리세트 노드(QB1,QB2) 각각의 전압 상태를 제어하는 노드 제어부(NC); 및 세트 노드(Q)와 상기 제 1 및 제 2 리세트 노드(QB1,QB2) 각각의 전압에 따라 제어되어 스캔펄스(Voutk)를 출력하는 스캔펄스 출력부(CO)를 구비한다.In one stage shown in FIG. 3, for example, the k-th stage is a set node according to the start pulse Vst or the scan pulse Voutk-2 from the previous stage and the scan pulse Voutk+2 from the rear stage. A node control unit NC that controls the voltage states of the Q and the first and second reset nodes QB1 and QB2, respectively; And a scan pulse output unit CO that is controlled according to voltages of the set node Q and the first and second reset nodes QB1 and QB2 and outputs a scan pulse Voutk.

노드 제어부(NC)는 제 1 내지 제 10 스위칭 소자를 포함한다.The node control unit NC includes first to tenth switching elements.

제 1 스위칭 소자(Tr1)는 전단인 제 k-2 스테이지(STk-2)로부터의 스캔펄스(Voutk-2)에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 1 충전 전압원(VDD)의 공급라인과 상기 세트 노드(Q)간을 접속시킨다. 제 1 스위칭 소자(Tr1)의 턴-온시 세트 노드(Q)는 제 1 충전 전압원(VDD)의 게이트 하이 레벨로 충전된다. 여기서, 제 1 스위칭 소자(Tr1)의 드레인 단자(또는 소스단자)에는 제 1 충전 전압원(VDD) 대신에 제 k-2 스테이지로부터의 스캔펄스(Voutk-2)가 공급될 수도 있다.The first switching element Tr1 is turned on or off according to the scan pulse Voutk-2 from the k-2 stage STk-2 that is the front end, and when turned on, the first charging voltage source VDD It is connected between the supply line and the set node (Q). Upon turn-on of the first switching element Tr1, the set node Q is charged to the gate high level of the first charging voltage source VDD. Here, a scan pulse Voutk-2 from the k-2 stage may be supplied to the drain terminal (or source terminal) of the first switching element Tr1 instead of the first charging voltage source VDD.

제 2 스위칭 소자(Tr2)는 후단인 제 k+2 스테이지(STk+2)로부터의 스캔펄스(Voutk+2)에 따라 턴-온 또는 턴-오프되며, 턴-온시 방전 전압원(VSS)의 공급라인과 세트 노드(Q)간을 접속시킨다. 제 2 스위칭 소자(Tr2)의 턴-온시 세트 노드(Q)는 방전 전압원(VSS)의 게이트 로우 레벨로 방전된다.The second switching element Tr2 is turned on or off according to the scan pulse Voutk+2 from the rear stage k+2 stage STk+2, and the supply of the discharge voltage source VSS at turn-on The line is connected between the set node Q. Upon turn-on of the second switching element Tr2, the set node Q is discharged to the gate low level of the discharge voltage source VSS.

각 스테이지(ST1 내지 STn)의 노드 제어부(NC)에서 세트 노드(Q)를 충전 또는 방전시키는 제 1 및 제 2 스위칭 소자(Tr1,Tr2) 각각의 크기, 턴-온/오프 문턱 전압 크기, 및 턴-온/오프 전류량 비율은 서로 대칭적으로 동일하게 형성될 수도 있다. 하지만, 각각의 스테이지(ST1 내지 STn) 중 적어도 하나의 스테이지에 구비된 노드 제어부의 제 1 및 제 2 스위칭 소자(Tr1,Tr2)는 그 크기, 턴-온/오프 문턱 전압 크기, 및 턴-온/오프 전류량 비율 중 적어도 하나가 서로 비대칭적으로 다르게 형성될 수 있다. 다시 말해, 각 스테이지(ST1 내지 STn) 중 적어도 하나의 스테이지에 구비된 노드 제어부의 제 2 스위칭 소자(Tr2)는 크기, 턴-온/오프 문턱 전압 크기, 및 턴-온/오프 전류량 비율 중 적어도 하나가 제 1 스위칭 소자(Tr1)와 서로 비대칭적으로 다르게 형성될 수 있다.The size of each of the first and second switching elements Tr1 and Tr2 charging or discharging the set node Q in the node control unit NC of each stage ST1 to STn, the turn-on/off threshold voltage magnitude, and The turn-on/off amperage ratios may be formed symmetrically to each other. However, the first and second switching elements Tr1 and Tr2 of the node control unit provided in at least one of the stages ST1 to STn have a size, a turn-on/off threshold voltage level, and a turn-on At least one of the on/off current amount ratios may be formed asymmetrically different from each other. In other words, the second switching element Tr2 of the node control unit provided in at least one of the stages ST1 to STn has at least one of a magnitude, a turn-on/off threshold voltage magnitude, and a turn-on/off current amount ratio. One may be formed asymmetrically different from the first switching element Tr1.

제 3 스위칭소자(Tr3)는 제 1 리세트 노드(QB1)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 세트 노드(Q)와 방전 전압원(VSS)의 공급 라인간을 접속시킨다.The third switching element Tr3 is turned on or off according to the voltage of the first reset node QB1, and when turned on, connects the set node Q and the supply line of the discharge voltage source VSS. .

제 4 스위칭소자(Tr4)는 제 2 리세트 노드(QB2)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 세트 노드(Q)와 방전 전압원(VSS)의 공급 라인간을 접속시킨다.The fourth switching element Tr4 is turned on or off according to the voltage of the second reset node QB2, and when turned on, connects between the set node Q and the supply line of the discharge voltage source VSS. .

제 5 스위칭소자(Tr5)는 제 2 충전 전압원(VDD_o)이 공급되는 라인으로부터의 전압 레벨에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 2 충전 전압원(VDD_o)의 공급 라인과 제 1 공통 노드(CN1)간을 접속시킨다.The fifth switching element Tr5 is turned on or off according to the voltage level from the line to which the second charging voltage source VDD_o is supplied, and when turned on, the supply line of the second charging voltage source VDD_o and the first Common nodes CN1 are connected.

제 6 스위칭소자(Tr6)는 제 1 공통 노드(CN1)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 2 충전 전압원(VDD_o) 공급 라인과 제 1 리세트 노드(QB1)간을 접속시킨다.The sixth switching element Tr6 is turned on or off according to the voltage of the first common node CN1, and when turned on, between the second charging voltage source VDD_o supply line and the first reset node QB1 Connect.

제 7 스위칭소자(Tr7)는 세트 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 1 공통 노드(CN1)와 방전 전압원(VSS) 공급 라인간을 접속시킨다.The seventh switching element Tr7 is turned on or off according to the voltage of the set node Q, and when turned on, connects the first common node CN1 and the discharge voltage source VSS supply line.

제 8 스위칭소자(Tr8)는 전단 또는 후단 스테이지의 스캔펄스나 저단 또는 후단 스테이지로 공급되는 클럭펄스에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 1 공통 노드(CN1)와 방전 전압원(VSS) 공급 라인간을 접속시킨다.The eighth switching element Tr8 is turned on or off according to the scan pulse of the front or rear stage or the clock pulse supplied to the low or rear stage, and when turned on, the first common node CN1 and the discharge voltage source ( VSS) Connect between supply lines.

제 9 스위칭소자(Tr9)는 세트 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 1 리세트 노드(QB1)와 방전 전압원(VSS) 공급 라인간을 접속시킨다.The ninth switching element Tr9 is turned on or off according to the voltage of the set node Q, and when turned on, connects the first reset node QB1 and the discharge voltage source VSS supply line.

제 10 스위칭소자(Tr10)는 세트 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 2 리세트 노드(QB2)와 방전 전압원(VSS) 공급 라인간을 접속시킨다.The tenth switching element Tr10 is turned on or off according to the voltage of the set node Q, and when turned on, connects the second reset node QB2 and the discharge voltage source VSS supply line.

제 k 스테이지(STk)에 구비된 스캔펄스 출력부(CO)는 풀업 스위칭소자(Uc), 제 1 풀다운 스위칭소자(Dc1) 및 제 2 풀다운 스위칭소자(Dc2)를 포함한다.The scan pulse output unit CO provided in the k-th stage STk includes a pull-up switching element Uc, a first pull-down switching element Dc1, and a second pull-down switching element Dc2.

풀업 스위칭소자(Uc)는 세트 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 클럭 전송라인들 중 어느 하나와 스캔펄스 출력단자를 접속시켜 클럭전송라인으로 공급되는 클럭펄스(CLKk)를 스캔펄스(Voutk)로 출력한다.The pull-up switching element Uc is turned on or off according to the voltage of the set node Q, and when turned on, a clock supplied to the clock transmission line by connecting one of the clock transmission lines and the scan pulse output terminal The pulse CLKk is output as a scan pulse Voutk.

제 1 풀다운 스위칭소자(Dc1)는 제 1 리세트 노드(QB1)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 스캔펄스 출력단자를 방전 전압원(VSS)과 전기적으로 연결시킨다.The first pull-down switching element Dc1 is turned on or off according to the voltage of the first reset node QB1, and when turned on, the scan pulse output terminal is electrically connected to the discharge voltage source VSS.

제 2 풀다운 스위칭소자(Dc2)는 제 2 리세트 노드(QB2)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 스캔펄스 출력단자를 방전 전압원(VSS)과 전기적으로 연결시킨다.The second pull-down switching element Dc2 is turned on or off according to the voltage of the second reset node QB2, and when turned on, the scan pulse output terminal is electrically connected to the discharge voltage source VSS.

이상 상술한 바와 같이 구성 및 동작되는 각각의 스테이지(ST1 내지 STn+1)에 영상 표시기간(Frame)에는 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)를 주기적으로 공급함과 아울러, 게이트 하이 전압레벨(vgh)을 유지하도록 제 1 충전 전압원(VDD)과 제 2 충전 전압원(VDD_o)을 공급한다. 그리고, 제 3 충전 전압원(VDD_e)은 제 2 충전 전압원(VDD_o)과 동일하거나 다른 레벨로 공급할 수 있다. 반면, 영상의 비표시 기간(Blank)에는 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)와 제 1 내지 제 3 충전 전압원(VDD,VDD_e,VDD_o)이 게이트 로우 전압레벨(vgl)을 유지하도록 공급한다. 이로 인해, 영상 비표시 기간에는 세트 노드(Q)와 제 2 리세트 노드(QB2)에 접속된 다수의 스위칭 소자들 즉, 풀업 스위칭소자(Uc)와 제 2 풀다운 스위칭소자(Dc2) 등의 문턱 전압이 낮아져 영상 표시기간에는 보다 안정적으로 동작될 수 있다.As described above, first to fourth clock pulses CLK1 to CLK4 are periodically supplied to the image display period Frame for each stage ST1 to STn+1 configured and operated as well as the gate high voltage level. The first charging voltage source VDD and the second charging voltage source VDD_o are supplied to maintain (vgh). In addition, the third charging voltage source VDD_e may be supplied at the same or different level as the second charging voltage source VDD_o. On the other hand, during the non-display period of the image, the first to fourth clock pulses CLK1 to CLK4 and the first to third charging voltage sources VDD, VDD_e, VDD_o are supplied to maintain the gate low voltage level vgl. do. Accordingly, in the non-image display period, a threshold of a plurality of switching elements connected to the set node Q and the second reset node QB2, that is, the pull-up switching element Uc and the second pull-down switching element Dc2, etc. As the voltage is lowered, it can be operated more stably during the image display period.

이상 상술한 바와 같이 구성 및 동작되는 각각의 스테이지(ST1 내지 STn+1)는 스타트 펄스(Vst)와 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)가 정상적으로만 입력되면, 아무런 문제 없이 순차적으로 스캔펄스들(Vout1 내지 Voutn)을 출력할 수 있었다. 하지만, 시스템 전원이 공급(ON)되는 시작 기간 및 구동 주파수가 변경되는 기간 등의 구동 상태가 불안정한 기간에는 쉬프트 레지스터로 공급되는 스타트 펄스(Vst)와 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4) 또한 불안정하게 공급될 수밖에 없었다. 예를 들어, 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)가 순차적으로 공급되다가, 현재 프레임의 해상도만큼 모두 공급되지 않은 상태에서 다음 프레임의 스타트 펄스(Vst)와 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)들이 다시 공급되는 경우, 적어도 한 스테이지의 세트 노드(Q)는 충전되지 못하고 방전 상태만을 유지하는 경우가 발생한다. 소정의 프레임 기간 동안 동작이 되더라도 가장 마지막 단의 제 n 스테이지(STn)는 지속적으로 더미 스테이지로부터 더미 스캔펄스를 공급 받아 세트 노드(Q)가 방전 상태만을 유지하게 된다. 그러면, 제 n-1 스테이지(STn-1)를 비롯한 이전단의 몇몇 스테이지들은 세트 노드(Q)들은 리세트 되지 못해 충전 상태를 유지하게 되고, 상단의 영상을 동시에 동일하게 표시하기도 한다.Each stage (ST1 to STn+1) configured and operated as described above is sequentially scanned without any problem if the start pulse (Vst) and the first to fourth clock pulses (CLK1 to CLK4) are normally input. The pulses Vout1 to Voutn could be output. However, the start pulse (Vst) and the first to fourth clock pulses (CLK1 to CLK4) supplied to the shift register during a period in which the driving state is unstable such as a start period during which the system power is supplied (ON) and a period during which the driving frequency is changed Also, it had to be supplied unstable. For example, the first to fourth clock pulses CLK1 to CLK4 are sequentially supplied, and then the start pulse Vst and the first to fourth clock pulses of the next frame in a state in which all the resolutions of the current frame are not supplied ( When the CLK1 to CLK4) are supplied again, there is a case in which the set node Q of at least one stage is not charged and maintains only the discharge state. Even if the operation is performed for a predetermined frame period, the n-th stage STn of the last stage is continuously supplied with a dummy scan pulse from the dummy stage so that the set node Q maintains only the discharge state. Then, some stages of the previous stage including the n-1 stage STn-1 are not reset, and the set node Q is not reset, and the upper image is simultaneously displayed.

하지만, 본 발명에서와 같이, 각 스테이지(ST1 내지 STn) 중 적어도 하나의 스테이지에 구비된 노드 제어부의 제 1 스위칭 소자(Tr1) 대비 제 2 스위칭 소자(Tr2)의 크기, 턴-온/오프 문턱 전압 크기, 및 턴-온/오프 전류량 비율 중 적어도 하나는 서로 비대칭적으로 다르게 형성시키면, 세트 노드(Q)가 충전되지 못하고 방전 상태만을 유지하는 불량 동작을 방지할 수 있다. 이때는 제 1 스위칭 소자(Tr1) 대비 제 2 스위칭 소자(Tr2)의 소스-드레인 전극 간의 폭과 소스-드레인 전극의 넓이 중 적어도 하나를 더 작게 형성함으로써, 제 1 스위칭 소자(Tr1) 대비 제 2 스위칭 소자(Tr2)의 크기, 턴-온/오프 문턱 전압 크기, 및 턴-온/오프 전류량 비율 중 적어도 하나를 더 작게 형성할 수 있다.However, as in the present invention, the size of the second switching element Tr2 compared to the first switching element Tr1 of the node control unit provided in at least one of the stages ST1 to STn, the turn-on/off threshold When at least one of the voltage magnitude and the turn-on/off current amount ratio is formed asymmetrically with each other, it is possible to prevent a defective operation in which the set node Q is not charged and maintains only the discharge state. In this case, by forming at least one of the width between the source-drain electrodes and the width of the source-drain electrodes of the second switching element Tr2 compared to the first switching element Tr1, the second switching compared to the first switching element Tr1 At least one of the size of the device Tr2, the turn-on/off threshold voltage size, and the turn-on/off current amount ratio may be formed smaller.

노드 제어부(NC)의 세트노드(Q)를 충전시키는 제 1 스위칭 소자(Tr1) 대비 세트 노드(Q)를 방전시키는 제 2 스위칭 소자(Tr2)의 크기, 턴-온/오프 문턱 전압 크기, 및 턴-온/오프 전류량 비율 중 적어도 하나를 더 작게 형성하면, 제 2 스위칭 소자(Tr2)를 통한 세트노드(Q)의 방전 전류량 대비 제 1 스위칭 소자(Tr1)를 통해 입력되는 세트 노드(Q)의 충전 전류량이 더 커서, 세트 노드(Q)가 충전되지 못하고 방전 상태만을 유지하는 불량 동작을 방지할 수 있다.The size of the second switching element Tr2 discharging the set node Q compared to the first switching element Tr1 charging the set node Q of the node controller NC, the turn-on/off threshold voltage magnitude, and If at least one of the turn-on/off current amount ratio is formed smaller, the set node Q input through the first switching element Tr1 compared to the discharge current amount of the set node Q through the second switching element Tr2 Since the charge current amount of is larger, the set node Q is not charged and it is possible to prevent a defective operation in which only the discharge state is maintained.

복수의 스테이지들 중 불량 동작 가능성이 큰 마지막 단의 제 n 스테이지(STn)의 제 1 스위칭 소자(Tr1) 대비 제 2 스위칭 소자(Tr2)의 크기, 턴-온/오프 문턱 전압 크기, 및 턴-온/오프 전류량 비율 중 적어도 하나를 더 작게 형성하면, 마지막인 제 n 스테이지(STn)의 세트 노드(Q)가 충전되지 못하고 방전 상태만을 유지하는 불량 동작을 방지할 수 있다. 이에, 그 이전단의 스테이지들의 세트 노드(Q) 또한 정상적으로 세트 또는 리세트되어 불량 동작을 방지할 수 있다. 제 1 스위칭 소자(Tr1) 대비 제 2 스위칭 소자(Tr2)를 더 작게 설계 및 형성하면 세트노드(Q)의 방전 특성이 저하될 수도 있지만, 제 n 스테이지(STn)의 경우 더미 스테이지(STn+1)로부터 영상 표시패널의 RC 시정수(저항) 영향을 받지 않는 스캔펄스(Voutn+1)를 지속적으로 공급받기 때문에 방전 특성이 저하되지 않도록 유지시킬 수 있다.The size of the second switching element Tr2 compared to the first switching element Tr1 of the n-stage STn of the last stage having a high probability of bad operation among the plurality of stages, the turn-on/off threshold voltage magnitude, and the turn- If at least one of the on/off current amount ratio is formed smaller, a defective operation in which the set node Q of the last n-th stage STn is not charged and maintains only the discharge state can be prevented. Accordingly, the set node Q of the stages of the previous stage is also normally set or reset to prevent a bad operation. If the second switching element Tr2 is designed and formed smaller than the first switching element Tr1, the discharge characteristics of the set node Q may be deteriorated, but in the case of the n-th stage STn, the dummy stage STn+1 ) Since the scan pulse (Voutn+1) that is not affected by the RC time constant (resistance) of the image display panel is continuously supplied, it is possible to keep the discharge characteristics from deteriorating.

도 4는 도 1의 제 n 스테이지와 더미 스테이지가 서로 연결된 구조를 구체적으로 나타낸 회로도이다.4 is a circuit diagram specifically illustrating a structure in which the n-th stage and the dummy stage of FIG. 1 are connected to each other.

서로 인접한 두 개의 스테이지(STk,STk+1)에는 서로 다른 위상차를 갖는 클럭펄스가 공급된다. 예들 들어, 제 n 스테이지(STn)는 제 n 번째의 클럭펄스가 공급되고, 더미 스테이지에는 제 n+1 클럭펄스가 공급된다.Clock pulses having different phase differences are supplied to two adjacent stages STk and STk+1. For example, the n-th stage STn is supplied with an n-th clock pulse, and the dummy stage is supplied with an n+1 clock pulse.

제 n 스테이지(STn)에 구비된 노드 제어부(NC)는 도 3 및 도 4에 도시된 바와 같이, 제 1 내지 제 10 스위칭소자(Tr1 내지 Tr10)를 포함한다.The node control unit NC provided in the n-th stage STn includes first to tenth switching elements Tr1 to Tr10 as illustrated in FIGS. 3 and 4.

제 1 스위칭 소자(Tr1)는 전단인 제 n-2 스테이지(STn-2)로부터의 스캔펄스(Voutn-2)에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 1 충전 전압원(VDD)의 공급라인과 세트 노드(Q)간을 접속시킨다. 제 1 스위칭 소자(Tr1)의 턴-온시 세트 노드(Q)는 제 1 충전 전압원(VDD)의 게이트 하이 레벨로 충전된다.The first switching element Tr1 is turned on or off according to the scan pulse Voutn-2 from the n-2 stage STn-2, which is the front end, and when turned on, the first charging voltage source VDD Connect between supply line and set node (Q). Upon turn-on of the first switching element Tr1, the set node Q is charged to the gate high level of the first charging voltage source VDD.

제 2 스위칭 소자(Tr2)는 후단인 더미 스테이지(STn+1)로부터의 스캔펄스(Voutn+1)에 따라 턴-온 또는 턴-오프되며, 턴-온시 방전 전압원(VSS)의 공급라인과 세트 노드(Q)간을 접속시킨다. 제 2 스위칭 소자(Tr2)의 턴-온시 세트 노드(Q)는 방전 전압원(VSS)의 게이트 로우 레벨로 방전된다.The second switching element Tr2 is turned on or off according to the scan pulse Voutn+1 from the dummy stage STn+1, which is the rear stage, and when it is turned on, the supply line and set of the discharge voltage source VSS are set. Connects between nodes Q. Upon turn-on of the second switching element Tr2, the set node Q is discharged to the gate low level of the discharge voltage source VSS.

구동 상태가 불안정한 기간에 불량 동작 가능성이 크고도 계속 유지되는 제 n 스테이지(STn)는 제 1 스위칭 소자(Tr1) 대비 제 2 스위칭 소자(Tr2)의 크기, 턴-온/오프 문턱 전압 크기, 및 턴-온/오프 전류량 비율 중 적어도 하나를 더 작게 형성함이 바람직하다. 제 n 스테이지(STn)는 제 1 스위칭 소자(Tr1) 대비 제 2 스위칭 소자(Tr2)의 크기를 작게 형성하면, 제 n 스테이지(STn)의 세트 노드(Q)가 충전되지 못하고 방전 상태만을 유지하는 불량 동작을 방지할 수 있다. 이에 그 이전단의 스테이지들의 세트 노드(Q) 또한 정상적으로 세트 또는 리세트되어 불량 동작을 방지할 수 있다. 제 n 스테이지(STn)의 경우 더미 스테이지(STn+1)로부터 영상 표시패널의 RC 시정수(저항) 영향을 받지 않는 스캔펄스(Voutn+1)를 지속적으로 공급받기 때문에 방전 특성이 저하되지 않도록 유지시킬 수 있다. 이 때, 제 1 스위칭 소자(Tr1) 대비 제 2 스위칭 소자(Tr2)의 소스-드레인 전극 간의 폭과 소스-드레인 전극의 넓이 중 적어도 하나를 더 작게 형성함으로써, 제 1 스위칭 소자(Tr1) 대비 제 2 스위칭 소자(Tr2)의 크기, 턴-온/오프 문턱 전압 크기, 및 턴-온/오프 전류량 비율 중 적어도 하나를 더 작게 형성할 수 있다.The n-th stage STn, which is maintained even when the possibility of a bad operation is large during a period in which the driving state is unstable, is the size of the second switching element Tr2 compared to the first switching element Tr1, the turn-on/off threshold voltage magnitude, and It is desirable to form at least one of the turn-on/off amperage ratios smaller. When the size of the second switching element Tr2 is smaller than that of the first switching element Tr1 in the n-th stage STn, the set node Q of the n-th stage STn is not charged and maintains only the discharge state. Bad operation can be prevented. Accordingly, the set node Q of the stages of the previous stage may also be normally set or reset to prevent a bad operation. In the case of the n-th stage STn, since the scan pulse Voutn+1, which is not affected by the RC time constant (resistance) of the image display panel from the dummy stage STn+1, is continuously supplied, the discharge characteristics are not deteriorated. I can do it. In this case, by forming at least one of the width between the source-drain electrodes and the width of the source-drain electrodes of the second switching element Tr2 compared to the first switching element Tr1, the first switching element Tr1 is compared to the first switching element Tr1. 2 At least one of the size of the switching element Tr2, the turn-on/off threshold voltage size, and the turn-on/off current amount ratio may be formed smaller.

나머지 제 3 내지 제 10 스위칭 소자(Tr3 내지 Tr10)의 구성과 스캔펄스 출력부(CO) 구성은 도 3의 구성과 동일하므로 도 3에 대한 설명으로 대신하기로 한다. 다만, 도 4에 도시된 바와 같이, 현재단 스테이지의 제 1 리세트 노드(QB1)와 다음단 스테이지의 제 2 리세트 노드(QB2)가 서로 전기적으로 연결되고, 현재단 스테이지의 제 2 리세트 노드(QB2)와 다음단 스테이지의 제 1 리세트 노드(QB1) 또한 서로 전기적으로 연결된다. 이는, 제 1 및 제 2 리세트 노드(QB1,QB2)가 미리 설정된 소정 기간단위로 서로 교번적으로 구동되도록 함으로써, 제 1 및 제 2 리세트 노드(QB1,QB2)의 전압 상태에 따라 구동되는 제 3 및 제 4 스위칭 소자(Tr3,Tr4)와 제 1 및 제 2 풀다운 스위칭 소자(Dc1,Dc2)의 열화를 방지할 수 있도록 하기 위함이다.The rest of the third to tenth switching elements Tr3 to Tr10 and the configuration of the scan pulse output unit CO are the same as those of FIG. 3, so the description of FIG. 3 will be replaced. However, as illustrated in FIG. 4, the first reset node QB1 of the current stage and the second reset node QB2 of the next stage are electrically connected to each other, and the second reset of the current stage is performed. The node QB2 and the first reset node QB1 of the next stage are also electrically connected to each other. This allows the first and second reset nodes QB1 and QB2 to be alternately driven in units of predetermined periods, thereby being driven according to the voltage state of the first and second reset nodes QB1 and QB2. This is to prevent deterioration of the third and fourth switching elements Tr3 and Tr4 and the first and second pull-down switching elements Dc1 and Dc2.

상술한 본 발명의 쉬프트 레지스터는 외부로부터 입력되는 구동 제어신호들이 왜곡되거나 오류가 발생하더라도 쉬프트 레지스터의 각 스테이지들이 안정적으로 구동되도록 함으로써, 영상의 표시 불량을 방지하고 신뢰성을 향상시킬 수 있다. 이러한 본 발명의 쉬프트 레지스터는 다양한 영상 표시장치들에 적용될 수 있다. 예를 들면, 액정표시장치(Liquid Crystal Display device), 플라즈마 표시장치(Plasma Display Panel device), 전계방출 표시장치(Field Emission Display device: FED), 유기 발광 다이오드 표시장치(Organic Lignt Emitting Diode Display Device) 등의 영상 표시패널을 구동하는 게이트 구동회로나 데이터 구동회로 등에 적용 가능하다.The above-described shift register of the present invention can stably drive each stage of the shift register even if the driving control signals inputted from the outside are distorted or an error, thereby preventing display defects and improving reliability. The shift register of the present invention can be applied to various video display devices. For example, a liquid crystal display device, a plasma display panel device, a field emission display device (FED), an organic light emitting diode display device It is applicable to a gate driving circuit driving a video display panel, a data driving circuit, or the like.

도 5는 본 발명의 실시 예에 따른 쉬프트 레지스터가 적용된 액정 표시장치를 예로 나타낸 구성도이다.5 is a configuration diagram illustrating an example of a liquid crystal display device to which a shift register is applied according to an embodiment of the present invention.

도 5에 도시된 액정 표시장치는 복수의 화소 영역을 구비하여 영상을 표시하는 액정패널(2); 액정패널(2)의 게이트 라인들(GL1 내지 GLn)을 구동하는 게이트 드라이버(6); 액정패널(2)의 데이터 라인들(DL1 내지 DLm)을 구동하는 데이터 드라이버(4); 및 외부로부터 입력되는 영상 데이터(RGB)를 상기 액정패널(2)의 구동에 알맞게 정렬하여 상기 데이터 드라이버(4)로 공급함과 아울러 게이트 및 데이터 제어신호(DCS,GCS)를 생성하여 상기 게이트 및 데이터 드라이버(6,4)를 제어하는 타이밍 컨트롤러(8)를 구비한다.The liquid crystal display device illustrated in FIG. 5 includes a liquid crystal panel 2 having a plurality of pixel areas to display an image; A gate driver 6 for driving the gate lines GL1 to GLn of the liquid crystal panel 2; A data driver 4 driving the data lines DL1 to DLm of the liquid crystal panel 2; And supplying the image data RGB input from the outside to the data driver 4 by properly aligning the driving of the liquid crystal panel 2 and generating gate and data control signals DCS, GCS. A timing controller 8 for controlling the drivers 6 and 4 is provided.

도 1 내지 도 4를 통해 구체적으로 설명한 쉬프트 레지스터는 순차적으로 쉬프트되는 복수의 스캔펄스(Vout1 내지 Voutn)를 생성할 필요가 있는 게이트 드라이버(6)나 데이터 드라이버(4) 등에 적용될 수 있다. 예를 들어, 액정패널(2)의 게이트 라인들(GL1 내지 GLn)을 구동하는 게이트 드라이버(6)에 쉬프트 레지스터가 적용될 수 있는데, 게이트 드라이버(6)에 적용된 쉬프트 레지스터는 복수의 스캔펄스(Vout1 내지 Voutn)를 순차적으로 생성한다. 그리고, 액정패널(2)의 게이트 라인들(GL1 내지 GLn)에 공급함으로써, 게이트 라인들(GL1 내지 GLn)을 순차적으로 구동할 수 있다. 이러한, 쉬프트 레지스터에 대한 구체적인 설명은 상기의 도 1 내지 도 4를 통해 제시된 설명으로 대신하기로 한다.The shift register described in detail with reference to FIGS. 1 to 4 may be applied to a gate driver 6 or a data driver 4 that needs to generate a plurality of scan pulses Vout1 to Voutn sequentially shifted. For example, a shift register may be applied to the gate driver 6 driving the gate lines GL1 to GLn of the liquid crystal panel 2, and the shift register applied to the gate driver 6 includes a plurality of scan pulses Vout1. To Voutn) sequentially. Then, the gate lines GL1 to GLn can be sequentially driven by supplying them to the gate lines GL1 to GLn of the liquid crystal panel 2. The detailed description of the shift register will be replaced with the description provided through FIGS. 1 to 4 above.

액정패널(2)은 복수의 게이트 라인(GL1 내지 GLn)과 복수의 데이터 라인(DL1 내지 DLm)에 의해 정의되는 각 서브 화소(R,G,B) 영역에 형성된 박막 트랜지스터(TFT; Thin Film Transistor), TFT와 접속된 액정 커패시터(Clc)를 구비한다. 액정 커패시터(Clc)는 TFT와 접속된 화소전극, 화소전극과 액정을 사이에 두고 대면하는 공통전극으로 구성된다. TFT는 각 게이트 라인(GL1 내지 GLn)으로부터의 스캔펄스에 응답하여 각 데이터 라인(DL1 내지 DLm)으로부터의 영상 신호를 화소전극에 공급한다. 액정 커패시터(Clc)는 화소전극에 공급된 영상 신호와 공통전극에 공급된 기준 공통전압의 차전압을 충전하고, 그 차전압에 따라 액정 분자들의 배열을 가변시켜 광 투과율을 조절함으로써 계조를 구현한다. 그리고 액정 커패시터(Clc)에는 스토리지 커패시터(Cst)가 병렬로 접속되어 액정 커패시터(Clc)에 충전된 영상신호가 다음 영상신호가 공급될 때까지 유지되게 한다.The liquid crystal panel 2 is a thin film transistor (TFT) formed in each sub-pixel (R, G, B) region defined by a plurality of gate lines GL1 to GLn and a plurality of data lines DL1 to DLm. ), and a liquid crystal capacitor (Clc) connected to the TFT. The liquid crystal capacitor Clc is composed of a pixel electrode connected to a TFT and a common electrode facing the pixel electrode and the liquid crystal. The TFT supplies an image signal from each of the data lines DL1 to DLm to the pixel electrode in response to the scan pulses from each of the gate lines GL1 to GLn. The liquid crystal capacitor Clc implements gradation by charging the difference voltage between the image signal supplied to the pixel electrode and the reference common voltage supplied to the common electrode, and adjusting the light transmittance by varying the arrangement of the liquid crystal molecules according to the difference voltage. . In addition, the storage capacitor Cst is connected to the liquid crystal capacitor Clc in parallel so that the image signal charged in the liquid crystal capacitor Clc is maintained until the next image signal is supplied.

데이터 드라이버(4)는 타이밍 컨트롤러(8)로부터의 데이터 제어신호(DCS) 중 소스 스타트 펄스와 소스 쉬프트 클럭 등을 이용하여 타이밍 컨트롤러(8)로부터 정렬된 영상 데이터(RGB)를 아날로그 전압 즉, 데이터 전압으로 변환한다. 구체적으로, 데이터 드라이버(4)는 데이터 제어신호(DCS) 중 소스 쉬프트 클럭에 따라 입력되는 영상 데이터(RGB)를 수평 라인 단위로 래치한 다음, 소스 출력 인에이블 신호에 응답하여 적어도 한 수평 주기마다 한 수평 라인분의 데이터 전압을 각 데이터 라인(DL1 내지 DLm)에 공급한다.The data driver 4 uses the source start pulse and the source shift clock among the data control signals DCS from the timing controller 8 to convert the image data RGB aligned from the timing controller 8 to an analog voltage, that is, data. Convert to voltage. Specifically, the data driver 4 latches the image data RGB input according to the source shift clock among the data control signals DCS in units of horizontal lines, and then, at least one horizontal period in response to the source output enable signal. Data voltage for one horizontal line is supplied to each data line DL1 to DLm.

게이트 드라이버(6)는 타이밍 컨트롤러(8)로부터의 게이트 제어신호(GCS) 예를 들어, 스타트 펄스(Vst)와 복수의 클럭펄스(CLK1 내지 CLK4)에 응답하여 복수의 스캔펄스(Vout1 내지 Voutn)를 순차 생성하고, 게이트 라인들(GL1 내지 GLn)에 순차적으로 순차적으로 공급한다. 구체적으로, 게이트 드라이버(6)는 타이밍 컨트롤러(8)로부터의 스타트 펄스(Vst)를 서로 순차적인 위상차를 갖고 순환하는 복수의 클럭펄스(CLK1 내지 CLK4)에 따라 쉬프트 시켜서 순차적으로 복수의 스캔펄스(Vout1 내지 Voutn)를 생성한다. 그리고, 복수의 스캔펄스(Vout1 내지 Voutn)를 순차적으로 게이트 라인들(GL1 내지 GLn)에 공급함으로써, 상기 게이트 라인들(GL1 내지 GLn)을 구동할 수 있다. 한편, 게이트 라인들(GL1 내지 GLn)에 게이트 온 전압이 공급되지 않는 기간에는 게이트 오프 전압을 공급한다.The gate driver 6 responds to the gate control signal GCS from the timing controller 8, for example, the start pulse Vst and the plurality of clock pulses CLK1 to CLK4, and the plurality of scan pulses Vout1 to Voutn. Is sequentially generated, and sequentially supplied to the gate lines GL1 to GLn. Specifically, the gate driver 6 shifts the start pulses Vst from the timing controller 8 according to a plurality of clock pulses CLK1 to CLK4 that circulate with a sequential phase difference from each other, thereby sequentially sequentially scanning a plurality of scan pulses ( Vout1 to Voutn). Also, the gate lines GL1 to GLn may be driven by sequentially supplying a plurality of scan pulses Vout1 to Voutn to the gate lines GL1 to GLn. Meanwhile, the gate-off voltage is supplied during a period in which the gate-on voltage is not supplied to the gate lines GL1 to GLn.

타이밍 컨트롤러(8)는 외부로부터의 영상 데이터(RGB)를 액정패널(2)의 크기 및 해상도 등에 알맞게 정렬하여 데이터 드라이버(4)에 공급한다. 아울러, 타이밍 컨트롤러(8)는 외부로부터의 동기신호들(DCLK,DE,Hsync,Vsync)을 이용하여 게이트 제어신호(GCS)와 데이터 제어신호(DCS)를 생성한다. 그리고, 게이트 제어신호(GCS)와 데이터 제어신호(DCS)를 게이트 드라이버(6)와 데이터 드라이버(4)에 각각 공급함으로써 게이트 및 데이터 드라이버(6,4)를 제어한다.The timing controller 8 supplies image data RGB from the outside to the data driver 4 by properly aligning the size and resolution of the liquid crystal panel 2. In addition, the timing controller 8 generates a gate control signal GCS and a data control signal DCS using synchronization signals DCLK, DE, Hsync, and Vsync from the outside. Then, the gate and data drivers 6 and 4 are controlled by supplying the gate control signal GCS and the data control signal DCS to the gate driver 6 and the data driver 4, respectively.

이상에서 상술한 바와 같이, 본 발명의 실시 예에 따른 쉬프트 레지스터는 액정 표시장치 등의 다양한 영상 표시장치에 적용될 수 있으며, 본 발명에 따른 쉬프트 레지스터를 적용함에 따라서는 입력되는 구동 제어신호들이 왜곡되거나 오류가 발생하더라도 쉬프트 레지스터의 각 스테이지들이 안정적으로 구동되도록 함으로써, 영상의 표시 불량을 방지하고 신뢰성을 향상시킬 수 있다.As described above, the shift register according to an embodiment of the present invention can be applied to various image display devices such as a liquid crystal display, and according to the shift register according to the present invention, the input driving control signals are distorted or Even if an error occurs, by stably driving each stage of the shift register, it is possible to prevent display defects and improve reliability.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.Through the above description, those skilled in the art will appreciate that various changes and modifications are possible without departing from the technical idea of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification, but should be determined by the scope of the claims.

Claims (11)

복수의 스테이지가 서로 종속적으로 연결된 쉬프트 레지스터에 있어서,
상기 복수의 스테이지 각각은 스타트 펄스나 전단 스테이지로부터의 스캔펄스 및 후단 스테이지로부터의 스캔펄스에 따라 세트 노드와 제 1 및 제 2 리세트 노드 각각의 충/방전 상태를 제어하는 노드 제어부; 및
상기 세트 노드와 상기 제 1 및 제 2 리세트 노드 각각의 전압에 따라 제어되어 현재단 스캔펄스를 출력하는 스캔펄스 출력부를 구비하며,
상기 복수의 스테이지 중 적어도 하나의 스테이지 구비된 상기 노드 제어부는
상기 전단 스테이지로부터의 스캔펄스에 따라 충전 전압원을 상기 세트 노드로 연결시켜 상기 세트 노드를 충전시키는 제 1 스위칭 소자, 및
상기 후단 스테이지로부터의 스캔펄스에 따라 방전 전압원을 상기 세트 노드로 연결시켜 상기 세트 노드를 방전시키는 제 2 스위칭 소자를 구비하며,
상기 제 2 스위칭 소자는, 상기 제 1 스위칭 소자의 크기, 턴-온/오프 문턱 전압 크기, 및 턴-온/오프 전류량 비율 중 적어도 하나가 더 작게 형성되어, 상기 세트 노드의 방전 전류량 대비 상기 세트 노드의 충전 전류량이 더 크게 유지되도록 하는 쉬프트 레지스터. In a shift register in which a plurality of stages are connected to each other dependently,
Each of the plurality of stages may include a node control unit that controls charge/discharge states of the set node and the first and second reset nodes according to a start pulse or a scan pulse from a front stage and a scan pulse from a rear stage; And
And a scan pulse output unit controlled according to the voltage of each of the set node and the first and second reset nodes to output the current stage scan pulse,
The node control unit provided with at least one stage of the plurality of stages
A first switching element that charges the set node by connecting a charging voltage source to the set node according to the scan pulse from the front end stage, and
And a second switching element that discharges the set node by connecting a discharge voltage source to the set node according to the scan pulse from the rear stage.
In the second switching element, at least one of a size of the first switching element, a turn-on/off threshold voltage size, and a turn-on/off current amount ratio is formed smaller, so that the set compared to the discharge current amount of the set node A shift resistor that allows the node to maintain a larger charge current. 삭제delete 삭제delete 제 1 항에 있어서,
상기 제 2 스위칭 소자는
상기 제 1 스위칭 소자의 소스-드레인 전극 간의 폭과 소스-드레인 전극의 넓이 중 적어도 하나가 더 작게 형성되는 쉬프트 레지스터. According to claim 1,
The second switching element
A shift resistor in which at least one of a width between a source-drain electrode and a width of a source-drain electrode of the first switching element is formed smaller. 제 4 항에 있어서,
상기 복수의 스테이지 중 마지막 단 스테이지의 상기 제 2 스위칭 소자의 크기, 턴-온/오프 문턱 전압 크기, 및 턴-온/오프 전류량 비율 중 적어도 하나가 상기 제 1 스위칭 소자보다 더 작게 형성되는 쉬프트 레지스터. The method of claim 4,
A shift resistor in which at least one of the size of the second switching element, the turn-on/off threshold voltage size, and the turn-on/off current amount ratio of the last stage of the plurality of stages is formed smaller than the first switching element . 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 복수의 화소 영역을 구비하여 영상을 표시하는 영상 표시패널;
상기 영상 표시패널의 게이트 라인들을 구동하는 게이트 드라이버;
상기 영상 표시패널의 데이터 라인들을 구동하는 데이터 드라이버; 및
외부로부터 입력되는 영상 데이터를 상기 영상 표시패널의 구동에 알맞게 정렬하여 상기 데이터 드라이버로 공급함과 아울러 게이트 및 데이터 제어신호를 생성하여 상기 게이트 및 데이터 드라이버를 제어하는 타이밍 컨트롤러를 구비하며,
상기 게이트 드라이버는
순차적으로 쉬프트되는 복수의 스캔펄스를 생성 및 출력하기 위해 상기 청구항 1항 및 4항 내지 5항 중 적어도 어느 한 항의 기술 특징을 갖는 쉬프트 레지스터를 구비한 것을 특징으로 하는 영상 표시장치.An image display panel having a plurality of pixel areas to display an image;
A gate driver driving gate lines of the image display panel;
A data driver driving data lines of the image display panel; And
A timing controller is provided to align the image data input from the outside to the driving of the image display panel and supply it to the data driver, and to generate gate and data control signals to control the gate and data driver.
The gate driver
An image display device comprising a shift register having the technical characteristics of at least one of claims 1 and 4 to 5 to generate and output a plurality of scan pulses sequentially shifted.
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