KR20170016771A - 기판 처리 장치, 기판 처리 시스템, 반도체 장치의 제조 방법 및 기록 매체 - Google Patents

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Abstract

본 발명은 반도체 장치의 특성의 편차를 억제한다.
상기 과제를 해결하기 위해서, 기판 상에 형성된 실리콘 함유막의 막 두께 분포 데이터를 수신하는 수신부; 기판이 재치되는 기판 재치부; 및 실리콘 함유막 상에 상기 막 두께 분포 데이터의 막 두께 분포와 다른 막 두께 분포로 하드 마스크 막을 형성하고, 상기 기판의 면내에서의 하드 마스크 막의 높이의 분포가 소정의 범위 내가 되도록 가스를 공급하는 가스 공급부;를 포함하는 구성이 제공된다.

Description

기판 처리 장치, 기판 처리 시스템, 반도체 장치의 제조 방법 및 기록 매체{SUBSTRATE PROCESSING APPARATUS, SUBSTRATE PROCESSING SYSTEM, METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE AND NON-TRANSITORY COMPUTER-READABLE RECORDING MEDIUM}
본 발명은 기판 처리 장치, 기판 처리 시스템, 반도체 장치의 제조 방법 및 기록 매체에 관한 것이다.
최근 반도체 장치는 고집적화의 경향에 있다. 이에 따라 패턴 사이즈가 현저하게 미세화되고 있다. 이들 패턴은 하드 마스크 막이나 레지스트 막의 형성 공정, 리소그래피 공정, 에칭 공정 등에서 형성된다. 반도체 장치의 특성의 편차가 발생하지 않도록 패턴을 형성하는 것이 요구되고 있다.
패턴을 형성하는 방법으로서 예컨대 특허문헌 1과 같은 방법이 있다.
1. 일본 특개 2013-26399호 공보
한편 가공 상의 문제 때문에 형성되는 회로 등의 폭에 편차가 발생하는 경우가 있다. 특히 미세화된 반도체 장치에서는 그 편차가 반도체 장치의 특성에 크게 영향을 미친다.
따라서 본 발명은 반도체 장치의 특성의 편차를 억제 가능한 기술을 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위해서, 기판 상에 형성된 실리콘 함유막의 막 두께 분포 데이터를 수신하는 수신부; 상기 기판이 재치되는 기판 재치부; 및 상기 실리콘 함유막 상에 상기 막 두께 분포 데이터의 막 두께 분포와는 다른 막 두께 분포로 하드 마스크 막을 형성하고, 상기 기판의 면내(面內)에서 상기 하드 마스크 막의 높이의 분포가 소정 범위 내가 되도록 가스를 공급하는 가스 공급부;를 포함하는 구성이 제공된다.
본 발명에 따르면, 반도체 장치의 특성의 편차를 억제할 수 있다.
도 1은 본 발명의 일 실시 형태에 따른 반도체 디바이스의 제조 플로우를 설명하는 설명도.
도 2a 및 도 2b는 일 실시 형태에 따른 웨이퍼의 설명도.
도 3a, 도 3b 및 도 3c는 일 실시 형태에 따른 웨이퍼의 설명도.
도 4는 일 실시 형태에 따른 연마 장치를 설명하는 설명도.
도 5는 일 실시 형태에 따른 연마 장치를 설명하는 설명도.
도 6은 일 실시 형태에 따른 poly-Si막의 막 두께 분포를 설명하는 설명도.
도 7은 일 실시 형태에 따른 웨이퍼의 처리 상태를 설명하는 설명도.
도 8은 일 실시 형태에 따른 poly-Si막의 막 두께 분포를 설명하는 설명도.
도 9는 일 실시 형태에 따른 웨이퍼의 처리 상태를 설명하는 설명도.
도 10은 일 실시 형태에 따른 poly-Si막의 막 두께 분포를 설명하는 설명도.
도 11은 일 실시 형태에 따른 기판 처리 장치를 설명하는 설명도.
도 12는 일 실시 형태에 따른 기판 처리 장치의 샤워 헤드를 설명하는 설명도.
도 13은 일 실시 형태에 따른 기판 처리 장치의 가스 공급계를 설명하는 설명도.
도 14는 일 실시 형태에 따른 기판 처리 장치의 가스 공급계를 설명하는 설명도.
도 15는 일 실시 형태에 따른 컨트롤러의 개략 구성도.
도 16은 일 실시 형태에 따른 웨이퍼의 처리 상태를 설명하는 설명도.
도 17은 일 실시 형태에 따른 웨이퍼의 처리 상태를 설명하는 설명도.
도 18은 비교예에 따른 웨이퍼의 처리 상태를 설명하는 설명도.
도 19는 비교예에 따른 웨이퍼의 처리 상태를 설명하는 설명도.
도 20은 비교예에 따른 웨이퍼의 처리 상태를 설명하는 설명도.
도 21은 일 실시 형태에 따른 시스템을 설명하는 설명도.
이하, 본 발명의 실시 형태에 대하여 도면을 참조하여 설명한다.
우선 도 1 내지 도 3c를 참조로 반도체 소자 중 하나인 FinFET(Fin Field Effect Transistor)을 예로 들어 반도체 장치의 제조 공정의 일 공정을 설명한다.
(FinFET 제조의 개요)
FinFET는 예컨대 300mm 웨이퍼라고 불리는 웨이퍼 기판(이하 단순히 「웨이퍼」라 부른다)에 형성된 철(凸) 구조(Fin구조)를 포함하고, 도 1에 도시되듯이 적어도 게이트 절연막 형성 공정(S101), 실리콘 함유막 형성 공정(S102), 연마 공정(S103), 막 두께 측정 공정(S104), 하드 마스크 막 형성 공정(S105), 필요에 따라 수행되는 막 두께 측정 공정(S106) 및 패터닝 공정(S107)을 순서대로 수행하여 제조된다. 이하 이들 각 공정(S101) 내지 공정(S107)에 대하여 설명한다.
[게이트 절연막 형성 공정(S101)]
게이트 절연막 형성 공정(S101)에서, 예컨대 도 2a 및 도 2b에 도시하는 구조체를 가지는 웨이퍼(200)가 게이트 절연막 형성 장치에 반입된다. 도 2a는 웨이퍼(200)에 형성된 구조체의 일부를 도시하는 사시도이며, 도 2b는 도 2a의 α-α'에서의 단면도를 도시한다. 웨이퍼(200)는 실리콘 등으로 구성되고, 그 일부에 채널로서의 철 구조(2001)가 형성된다. 철 구조(2001)는 소정 간격으로 복수 설치된다. 철 구조(2001)는 웨이퍼(200)의 일부를 에칭하는 것에 의해 형성된다.
설명의 편의상 웨이퍼(200) 상에서 철 구조(2001)가 없는 부분을 요(凹) 구조(2002)라고 부른다. 즉 웨이퍼(200)는 철 구조(2001)와 요 구조(2002)를 적어도 포함한다. 또한 본 실시 형태에서 설명의 편의상 철 구조(2001)의 상면을 철 구조 표면(2001a)이라 부르고, 요 구조(2002)의 상면을 요 구조 표면(2002a)이라 부른다.
인접하는 철 구조(2001)들의 사이인 요 구조 표면(2002a) 상에는 철 구조(2001)를 전기적으로 절연하기 위한 소자 분리막(2003)이 형성된다. 소자 분리막(2003)은 예컨대 실리콘 산화막으로 구성된다.
게이트 절연막 형성 장치는 박막을 형성 가능한 기지(旣知)의 매엽(枚葉) 장치이기 때문에 설명을 생략한다. 게이트 절연막 형성 장치에서 도 3a에 도시되듯이 예컨대 실리콘 산화막(SiO2막) 등의 유전체로 구성된 게이트 절연막(2004)이 형성된다. 실리콘 함유 가스[예컨대 HCDS(헥사클로로디실란) 가스]와 산소 함유 가스(예컨대 O3가스)가 게이트 절연막 형성 장치에 공급되고 서로 반응하는 것에 의해 게이트 절연막(2004)이 형성된다. 게이트 절연막(2004)은 철 구조 표면(2001a)의 상방(上方)에 그리고 요 구조 표면(2002a)의 상방에 각각 형성된다. 게이트 절연막이 형성된 후, 웨이퍼(200)가 게이트 절연막 형성 장치로부터 반출된다.
[실리콘 함유막 형성 공정(S102)]
다음으로 실리콘 함유막 형성 공정(S102)을 설명한다. 게이트 절연막 형성 장치로부터 웨이퍼(200)가 반출된 후, 실리콘 함유막 형성 장치에 웨이퍼(200)가 반입된다. 실리콘 함유막 형성 장치는 일반적인 매엽 CVD 장치를 이용하기 때문에 설명을 생략한다. 도 3b에 도시되듯이 실리콘 함유막 형성 장치에서 poly-Si(다결정 실리콘)으로 구성되는 poly-Si막(2005)(실리콘 함유층 또는 실리콘 함유막이라 부른다)이 게이트 절연막(2004) 상에 형성된다. 실리콘 함유막 형성 장치에 디실란(Si2H6) 가스가 공급되고 열분해되는 것에 의해, poly-Si막(2005)이 형성된다. poly-Si막(2005)은 게이트 전극 또는 더미 게이트 전극으로 이용된다. 하나의 공정을 통하여 원하는 poly-Si막(2005)을 형성하기 때문에, 게이트 절연막(2004)의 표면으로부터 poly-Si막(2005) 표면까지 일정한 조성의 막을 형성할 수 있다. 따라서 더미 게이트로서 이용하는 경우에는 기판 면내에서의 단위 시간당의 에칭 볼륨을 일정하게 할 수 있다. 또한 poly-Si막(2005)을 게이트 전극 등으로서 이용하는 경우에는 게이트 전극의 성능을 일정하게 할 수 있다.
poly-Si막(2005)이 형성된 후, 실리콘 함유막 형성 장치로부터 웨이퍼(200)가 반출된다. 또한 철 구조 표면(2001a) 상에 퇴적된 막을 poly-Si막(2005a)이라 부르고 요 구조 표면(2002a) 상에 형성된 막을 poly-Si막(2005b)이라 부른다.
[연마 공정(S103)]
계속해서 연마(CMP, Chemical Mechanical Polishing) 공정(S103)을 설명한다. 실리콘 함유막 형성 장치로부터 반출된 웨이퍼(200)는 연마 장치(400, CMP장치)에 반입된다.
여기서 실리콘 함유막 형성 공정(S102)에서 형성된 poly-Si막에 대하여 설명한다. 도 3b에 도시하는 바와 같이 웨이퍼(200)에는 철 구조(2001)와 요 구조(2002)가 존재하기 때문에 poly-Si막(2005)의 높이가 기판의 면내에서 달라진다. 구체적으로는 요 구조 표면(2002a)으로부터 철 구조(2001) 상의 poly-Si막(2005a) 표면까지의 높이가 요 구조 표면(2002a)으로부터 요 구조 표면(2002a) 상의 poly-Si막(2005b) 표면의 높이보다 높아진다.
하지만 후술하는 노광 공정, 에칭 공정 중 적어도 하나와의 관계 때문에, poly-Si막(2005a)의 높이와 poly-Si막(2005b)의 높이를 맞출 필요가 있다. 그래서 본 공정을 통하여 poly-Si막(2005)을 연마하여 높이를 맞춘다.
이하, 연마 공정(S103)의 상세에 대하여 설명한다. 실리콘 함유막 형성 장치로부터 웨이퍼(200)가 반출된 후, 도 4에 도시하는 연마 장치(400)에 웨이퍼(200)가 반입된다.
도 4에서 부호(401)는 연마반(硏磨盤)이며, 부호(402)는 웨이퍼(200)를 연마하는 연마포(硏磨布)이다. 연마반(401)은 도시되지 않는 회전 기구에 접속되고, 웨이퍼(200)를 연마할 때에는 화살표(406) 방향으로 회전된다.
부호(403)는 연마 헤드이며, 연마 헤드(403)의 상면에는 축(404)이 접속된다. 축(404)은 도시되지 않는 회전 기구·상하 구동(驅動) 기구에 접속된다. 웨이퍼(200)를 연마하는 동안 화살표(407) 방향으로 회전된다.
부호(405)는 슬러리(연마제)를 공급하는 공급관이다. 웨이퍼(200)를 연마하는 동안 공급관(405)으로부터 연마포(402)를 향하여 슬러리가 공급된다.
계속해서 도 5를 이용하여 연마 헤드(403)와 그 주변 구조를 상세히 설명한다. 도 5는 연마 헤드(403)의 단면도를 중심으로 그 주변 구조를 설명하는 설명도다. 연마 헤드(403)는 톱(top) 링(403a), 리테이너 링(403b), 탄성 매트(403c)를 포함한다. 연마하는 동안 웨이퍼(200)의 외측은 리테이너 링(403b)에 의해 둘러싸이는 것과 함께 탄성 매트(403c)에 의해 연마포(402)에 압부(押付)된다. 리테이너 링(403b)에는 리테이너 링(403b)의 외측으로부터 내측에 걸쳐서 슬러리가 통과하기 위한 홈(403d)[溝]이 형성된다. 홈(403d)은 리테이너 링(403b)의 형상에 맞춰서 원주 형상으로 복수 설치된다. 홈(403d)을 개재하여 미사용의 신선한 슬러리를 이미 사용된 슬러리와 교체하도록 구성된다.
계속해서 본 공정에서의 CMP장치의 처리 동작을 설명한다. 연마 헤드(403) 내에 웨이퍼(200)가 반입되면, 공급관(405)으로부터 슬러리가 공급되는 것과 함께 연마반(401) 및 연마 헤드(403)가 회전된다. 슬러리는 리테이너 링(403b)에 유입되어 웨이퍼(200)의 표면을 연마한다. 이와 같이 연마하는 것에 의해 도 3c에 도시하는 바와 같이 poly-Si막(2005a)과 poly-Si막(2005b)의 "높이"를 맞춘다. 여기서 말하는 "높이"란 poly-Si막(2005a)과 poly-Si막(2005b)의 표면(상단)의 높이를 말한다. 소정 시간 연마되면, 웨이퍼(200)가 연마 장치(400)로부터 반출된다.
한편, poly-Si막(2005a)과 poly-Si막(2005b)의 높이를 맞추도록 CMP장치(400)에 의해 연마해도, 도 6에 도시되듯이 웨이퍼(200)의 면내에서 연마 후의 poly-Si막(2005)의 높이(막 두께)가 맞지 않은 경우가 있다. 예컨대 웨이퍼(200)의 외주면의 막 두께가 중앙면에 비해 작은 막 두께 분포(도면 중의 분포A)나 웨이퍼(200)의 중앙면의 막 두께가 외주면에 비해 작은 막 두께 분포(도면 중의 분포B)가 발견될 수 있다.
이러한 막 두께 분포의 편차는 후술하는 패터닝 공정(S107)에서 패턴의 폭의 편차의 발생을 초래한다는 문제를 야기한다. 또한 이에 기인하여 게이트 전극 폭의 편차가 발생하여, 그 결과 수율의 저하를 발생할 우려가 있다.
이 점에 대하여 본원의 발명자가 예의 연구한 결과, 분포A, 분포B가 되는 원인이 각각에 있다는 것을 알았다. 이하 그 원인을 설명한다.
분포A가 되는 원인은 웨이퍼(200)에 슬러리를 공급하는 방법이다. 전술과 같이 연마포(402)에 공급된 슬러리는 리테이너 링(403b)을 개재하여 웨이퍼(200)의 주위를 통하여 공급된다. 그렇기 때문에 웨이퍼(200)의 중앙면에는 웨이퍼(200)의 외주면을 연마한 후의 슬러리가 유입되지만, 웨이퍼(200)의 외주면에는 미사용의 슬러리가 유입된다. 미사용의 슬러리는 연마 효율이 높기 때문에 웨이퍼(200)의 외주면은 중앙면보다 더 연마된다. 이상으로부터 poly-Si막(2005)의 막 두께는 분포A와 같이 된다는 것을 알았다.
분포B가 되는 원인은 리테이너 링(403b)의 마모다. 연마 장치(400)에 의해 많은 웨이퍼(200)를 연마하면, 연마포(402)에 압부된 리테이너 링(403b)의 선단이 마모되어 홈(403d)나 연마포(402)와의 접촉면이 변형되는 경우가 있다. 이에 따라서 본래 공급되어야 할 슬러리가 리테이너 링(403b)의 내주에 공급되지 않는 경우가 있다. 웨이퍼(200)의 외주면에 슬러리가 공급되지 않기 때문에 웨이퍼(200)의 중앙면이 연마되어 외주면이 연마되지 않은 상태가 된다. 따라서 poly-Si막(2005)의 막 두께는 분포B와 같이 된다는 것을 알았다.
분포A 또는 분포B와 같은 막 두께 분포는 전술한 바와 같이 CMP장치의 구조에 기인하여 발생하지만, CMP장치의 구조를 변경하는 것은 반드시 용이하지 않다. 그래서 본 실시 형태에서는 연마 공정(S103)에서 연마가 수행된 후의 poly-Si막(2005)에 막 두께 측정 공정(S104)과 하드 마스크 막 형성 공정(S105)을 수행하는 것에 의해 poly-Si막(2005)의 막 두께 분포의 편차를 보정한다.
[막 두께 측정 공정(S104)]
막 두께 측정 공정(S104)에서는, 연마 공정(S103)을 통해 연마된 후의 poly-Si막(2005)의 막 두께를 측정하고, 측정 결과로부터 poly-Si막(2005)의 면내의 막 두께 분포에 관한 데이터(이하, 단순히 「막 두께 분포 데이터」라 부른다)를 취득한다.
막 두께를 측정하는 것은 막 두께 측정 장치를 이용하여 수행한다. 즉 poly-Si막(2005)의 막 두께 측정 시, 막 두께 측정 장치에 CMP장치로부터 반출된 웨이퍼(200)가 반입된다. 여기서 말하는 "막 두께"는 예컨대 요 구조 표면(2002a)부터 poly-Si막(2005)의 표면까지의 높이다. 또한 막 두께 측정 장치는 광학식 또는 접촉식을 불문하고 일반적인 구성이면 좋고, 여기서는 상세한 설명을 생략한다.
막 두께 측정 장치로 연마 공정(S103)을 수행한 후의 웨이퍼(200)가 반입되면, 웨이퍼(200) 상의 poly-Si막(2005)에 대하여 적어도 웨이퍼(200)의 중심측 및 외주측 각각을 포함하는 복수 개소(箇所)의 막 두께(높이)를 측정하고, 이에 의해 poly-Si막(2005)의 면내의 막 두께 분포 데이터를 취득한다. 이러한 측정을 수행하는 것에 의해 poly-Si막(2005)에 대해서 연마 공정(S103)을 수행한 후의 막 두께 분포가 분포A인지 또는 분포B인지를 알수 있다. 그리고 측정에 의해 막 두께 분포 데이터를 얻으면, 막 두께 측정 장치로부터 웨이퍼(200)가 반출된다.
막 두께 측정 장치를 통하여 얻어진 막 두께 분포 데이터는 적어도 상기 막 두께 측정 장치의 상위 장치로 보내진다. 또한 상위 장치를 개재하여 후술하는 하드 마스크 막 형성 공정(S105)을 실행하는 기판 처리 장치에 보내져도 좋다. 이에 의해 상위 장치(기판 처리 장치로 보내진 경우에는 상기 기판 처리 장치도 포함한다)는 막 두께 측정 장치로부터 막 두께 분포 데이터를 취득하는 것이 가능하다.
[하드 마스크 막 형성 공정(S105)]
계속해서 하드 마스크 막 형성 공정(S105)을 설명한다. 본 공정에서 형성되는 하드 마스크 막(2006)은 poly-Si막(2005)과 다른 화합물이다. 도 7에 도시하는 바와 같이 하드 마스크 막(2006)은 연마 후의 poly-Si막(2005) 상에 형성된다. 하드 마스크 막(2006)은 poly-Si막(2005)보다 강고한 막이며, 예컨대 에칭 스토퍼 막, 연마 스토퍼 막 등의 하드 마스크 막으로서 이용된다. 다마신 배선을 형성하는 경우에는 배리어 절연막으로서 이용되어도 좋다. 하드 마스크 막(2006)은 예컨대 실리콘 질화막 대신에 실리콘 산화막이나 탄화실리콘 막을 이용해도 좋다.
연마 후의 poly-Si막(2005)의 막 두께 분포를 보정하도록 하드 마스크 막(2006)(단순히 SiN막 또는 보정막이라고도 부른다)을 형성한다. 보다 바람직하게는 하드 마스크 막(2006)의 표면의 높이를 웨이퍼(200)의 면내에서 맞추도록 하드 마스크 막(2006)을 형성한다. 여기서 말하는 "높이"란 하드 마스크 막(2006)의 표면의 높이를 말하며, 바꿔 말하면 요 구조 표면(2002a)으로부터 하드 마스크 막(2006)의 표면까지의 거리를 말한다.
이하, 도 7 내지 도 15를 이용하여 본 공정을 설명한다. 도 7은 poly-Si막(2005)이 분포A가 된 경우에 본 공정에서 형성한 하드 마스크 막(2006)을 설명하는 도면이다. 도 8은 막 두께 분포A와, 그 보정 후의 막 두께 분포A'를 설명하는 설명도다. 도 9는 poly-Si막(2005)이 분포B가 된 경우에 본 공정에서 형성한 하드 마스크 막(2006)을 설명하는 도면이다. 도 10은 막 두께 분포B와, 그 보정 후의 막 두께 분포B'을 설명하는 설명도다. 도 11 내지 도 15는 본 공정을 실현하기 위한 기판 처리 장치를 설명하는 설명도다.
도 7의 (a)는 하드 마스크 막(2006)을 형성한 후의 웨이퍼(200)를 상방으로부터 본 도면이며, 도 7의 (b)는 도 7의 (a)의 α-α' 단면 중 웨이퍼(200) 중앙과 그 외주를 발췌한 도면이다.
도 9의 (a)는 하드 마스크 막(2006)을 형성한 후의 웨이퍼(200)를 상방으로부터 본 도면이며, 도 9의 (b)는 도 9의 (a)의 α-α'의 단면 중 웨이퍼(200) 중앙과 그 외주를 발췌한 도면이다.
여기서는 웨이퍼(200) 중앙면의 하드 마스크 막을 하드 마스크 막(2006a), 외주면을 하드 마스크 막(2006b)이라고 부른다.
측정기로부터 반출된 웨이퍼(200)는 도 11에 도시하는 하드 마스크 막 형성 장치인 기판 처리 장치(900)에 반입된다.
기판 처리 장치(900)는 막 두께 측정 공정(S104)에서 측정한 데이터에 기초하여 기판의 면내에서 하드 마스크 막(2006)의 막 두께를 제어한다. 예컨대 상위 장치로부터 수신한 데이터가 분포A를 도시하는 데이터라면, 도 7에 도시되듯이 웨이퍼(200)의 외주면의 하드 마스크 막(2006b)을 두껍게 하여, 중앙면의 하드 마스크 막(2006a)이 하드 마스크 막(2006b)보다 얇아지도록 막 두께를 제어한다. 또한 상위 장치로부터 수신한 데이터가 분포B를 도시하는 데이터라면, 도 9에 도시되듯이 웨이퍼(200)의 중앙면의 하드 마스크 막(2006a)을 두껍게 하여, 외주면의 하드 마스크 막(2006b)이 하드 마스크 막(2006a)보다 얇아지도록 막 두께를 제어한다.
보다 바람직하게는 요 구조 표면(2002a)에서 보았을 때에 poly-Si막(2005)과 하드 마스크 막(2006)을 중첩한 적층막, 즉 poly-Si막 상에 형성된 하드 마스크 막의 높이를 웨이퍼(200)의 면내에서 소정의 범위로 하도록 하드 마스크 막(2006)의 두께를 제어한다. 바꿔 말하면, 기판의 면내에서 하드 마스크 막(2006)의 높이의 분포가 소정의 범위 내가 되도록 하드 마스크 막의 막 두께 분포를 제어한다. 이와 같이 하는 것에 의해 도 7, 도 9에 도시되듯이 웨이퍼(200)의 중앙면에서 요 구조 표면(2002a)으로부터 하드 마스크 막(2006a) 상단까지의 높이(H1a)와, 웨이퍼(200)의 외주면에서 요 구조 표면(2002a)으로부터 하드 마스크 막(2006b)의 상단까지의 높이(H1b)를 맞출 수 있다.
다음으로 하드 마스크 막(2006a), 하드 마스크 막(2006b) 각각의 막 두께를 제어 가능한 기판 처리 장치(900)에 대하여 구체적으로 설명한다.
본 실시 형태에 따른 처리 장치(900)에 대하여 설명한다. 기판 처리 장치(900)는 도 11에 도시되듯이 매엽식 기판 처리 장치로서 구성된다.
기판 처리 장치(900)는 처리 용기(202)를 구비한다. 처리 용기(202)는 예컨대 횡단면(橫斷面)이 원형이며 편평한 밀폐 용기로 구성된다. 또한 처리 용기(202)는 예컨대 알루미늄(Al)이나 스텐레스(SUS) 등의 금속 재료 또는 석영에 의해 구성된다. 처리 용기(202) 내에는 기판으로서의 실리콘 웨이퍼 등의 웨이퍼(200)를 처리하는 처리 공간(201)(처리실), 반송 공간(203)이 형성된다. 처리 용기(202)는 상부 용기(202a)와 하부 용기(202b)로 구성된다. 상부 용기(202a)와 하부 용기(202b) 사이에는 칸막이 판(204)이 설치된다. 상부 처리 용기(202a)에 둘러싸인 공간으로 칸막이 판(204)보다 상방의 공간을 처리 공간(201)(처리실이라고도 부른다)이라 부르고, 하부 용기(202b)에 둘러싸인 공간으로 칸막이 판(204)보다 하방(下方)의 공간을 반송 공간(203)이라 부른다.
하부 용기(202b)의 측면에는 게이트 밸브(205)에 인접한 기판 반입출구(206)가 설치되고, 웨이퍼(200)는 기판 반입출구(206)를 개재하여 도시되지 않는 진공 반송실 사이를 이동한다. 하부 용기(202b)의 저부(底部)에는 리프트 핀(207)이 복수 설치된다.
처리실(201) 내에는 웨이퍼(200)를 지지하는 기판 재치부(210)가 설치된다. 기판 재치부(210)는 웨이퍼(200)를 재치하는 재치면(211)과, 재치면(211)을 표면에 가지는 기판 재치대(212)를 포함한다. 또한 가열부로서의 히터(213)가 설치된다. 가열부가 설치되어 웨이퍼(200)를 가열시키는 것에 의해, 웨이퍼(200) 상에 형성되는 막의 품질을 향상시킬 수 있다. 기판 재치대(212)에는 리프트 핀(207)이 관통하는 관통공(214)이 리프트 핀(207)과 대응하는 위치에 각각 설치되어도 좋다.
기판 재치대(212)는 샤프트(217)에 의해 지지된다. 샤프트(217)는 처리 용기(202)의 저부를 관통하고, 또한 처리 용기(202)의 외부에서 승강 기구(218)에 접속된다. 승강 기구(218)를 작동시켜 샤프트(217) 및 기판 재치대(212)를 승강시키는 것에 의해 기판 재치면(211) 상에 재치되는 웨이퍼(200)를 승강시키는 것이 가능하도록 구성된다. 또한 샤프트(217) 하단부의 주위는 벨로즈(219)에 의해 피복되고, 처리실(201) 내는 기밀하게 보지된다.
기판 재치대(212)는 웨이퍼(200)의 반송 시에는 기판 재치면(211)이 기판 반입출구(206)의 위치(웨이퍼 반송 위치)가 되도록 하강하고, 웨이퍼(200)의 처리 시에는 도 11에 도시되는 바와 같이 웨이퍼(200)가 처리실(201) 내의 처리 위치(웨이퍼 처리 위치)까지 상승한다.
구체적으로는 기판 재치대(212)를 웨이퍼 반송 위치까지 하강시켰을 때에는 리프트 핀(207)의 상단부가 기판 재치면(211)의 상면으로부터 돌출하여 리프트 핀(207)이 웨이퍼(200)를 하방으로부터 지지하도록 이루진다. 또한 기판 재치대(212)를 웨이퍼 처리 위치까지 상승시켰을 때에는 리프트 핀(207)은 기판 재치면(211)의 상면으로부터 매몰하여 기판 재치면(211)이 웨이퍼(200)를 하방으로부터 지지하도록 이루진다. 또한 리프트 핀(207)은 웨이퍼(200)와 직접 접촉하기 때문에 예컨대 석영이나 알루미나 등의 재질로 형성하는 것이 바람직하다. 또한 리프트 핀(207)에 승강 기구를 설치하여 기판 재치대(212)와 리프트 핀(207)이 상대적으로 움직이도록 구성해도 좋다.
히터(213)는 웨이퍼(200)의 중심인 중심면과 그 중심면의 외주인 외주면을 각각 개별로 가열 제어 가능한 구성을 가진다. 예컨대 기판 재치면(211)의 중심에 설치되고 상방에서 보았을 때에 주(周) 형상인 센터 존 히터(213a)와, 마찬가지로 주 형상이며 센터 존 히터(213a)의 외주에 설치된 아웃 존 히터(213b)를 포함한다. 센터 존 히터(213a)는 웨이퍼의 중심면을 가열하고, 아웃 존 히터(213b)는 웨이퍼의 외주면을 가열한다.
센터 존 히터(213a), 아웃 존 히터(213b)는 각각 히터 전력 공급선을 개재하여 히터 온도 제어부(215)에 접속된다. 히터 온도 제어부(215)는 각 히터로의 전력 공급을 제어하는 것에 의해 웨이퍼(200)의 중심면 및 외주면의 온도를 제어한다.
기판 재치대(212)에는 웨이퍼(200)의 온도를 측정하는 온도 측정기(216a)와 온도 측정기(216b)가 내포된다. 온도 측정기(216a)는 센터 존 히터(213a)의 근방의 온도를 측정하도록 기판 재치대(212)의 중심부에 설치된다. 온도 측정기(216b)는 아웃 존 히터(213b)의 근방의 온도를 측정하도록 기판 재치대(212)의 외주면에 설치된다. 온도 측정기(216a), 온도 측정기(216b)는 온도 정보 수신부(216c)에 접속된다. 각 온도 측정기로 측정한 온도는 온도 정보 수신부(216c)에 송신된다. 온도 정보 수신부(216c)는 수신한 온도 정보를 후술하는 컨트롤러(260)에 온도 정보를 송신한다. 컨트롤러(260)는 수신한 온도 정보나 상위 장치(270)로부터 수신하는 막 두께 정보에 기초하여 히터의 온도를 제어한다. 또한 온도 측정기(216a), 온도 측정기(216b), 온도 정보 수신부(216c)를 온도 검출부(216)라 한다.
(배기계)
처리실(201)[상부 용기(202a)]의 내벽의 상면에는 처리실(201)의 분위기를 배기하는 배기구(221)가 설치된다. 배기구(221)에는 제1 배기관으로서 배기관(224)이 접속되고, 배기관(224)엔 처리실(201) 내를 소정 압력으로 제어하는 APC(Auto Pressure Controller) 등의 압력 조정기(222), 진공 펌프(223)가 순서대로 직렬로 접속된다. 주로 배기구(221), 배기관(224), 압력 조정기(222)에 의해 제1 배기부(배기 라인)가 구성된다. 또한 진공 펌프(223)가 제1 배기부에 포함되어도 좋다.
(버퍼실)
처리실(201)의 상방에는 버퍼실(232)이 설치된다. 버퍼실(232)은 측벽(232a), 천정(232b)(天井)에 의해 구성된다. 버퍼실(232)은 샤워 헤드(234)를 내포한다. 버퍼실(232)의 측벽(232a)과 샤워 헤드(234) 사이에는 가스 공급 경로(235)가 구성된다. 즉 가스 공급 경로(235)는 샤워 헤드(234)의 측벽(234b)을 둘러싸도록 설치된다.
샤워 헤드(234)와 처리실(201)을 구획하는 벽에는 분산판(234a)이 설치된다. 분산판(234a)은 예컨대 원반 형상으로 구성된다. 처리실(201)측에서 보면 도 12와 같이 가스 공급 경로(235)는 샤워 헤드(234)의 측벽(234b)과 버퍼실(232)의 측벽(232a) 사이에서 분산판(234a)의 수평 방향의 주위에 설치된 구조로 이루어진다.
버퍼실(232)의 천정(232b)에는 가스 도입관(236), 가스 도입관(237)이 관통된다. 또한 가스 도입관(238), 가스 도입관(239)이 접속된다. 가스 도입관(236), 가스 도입관(237)은 샤워 헤드(234)에 접속된다. 가스 도입관(236), 가스 도입관(238)은 후술하는 제1 가스 공급계에 접속된다. 가스 도입관(237), 가스 도입관(239)은 후술하는 제2 가스 공급계에 접속된다.
가스 도입관(236), 가스 도입관(237)으로부터 도입된 가스는 샤워 헤드(234)를 개재하여 처리실(201)에 공급된다. 가스 도입관(238), 가스 도입관(239)으로부터 도입된 가스는 가스 공급 경로(235)를 개재하여 처리실(201)에 공급된다.
샤워 헤드(234)로부터 공급된 가스는 웨이퍼(200)의 중심에 공급된다. 가스 공급 경로(235)로부터 공급된 가스는 웨이퍼(200)의 에지에 공급된다. 웨이퍼의 외주면(에지)이란 전술한 웨이퍼의 중심에 대하여 그 외주를 말한다. 샤워 헤드(234)는 예컨대 석영, 알루미나, 스텐레스, 알루미늄 등의 재료로 구성된다.
(가스 공급계)(제1 가스 공급계)
계속해서 도 13을 참조로 제1 가스 공급계를 설명한다. 도 13의 A1은 도 11의 A1에 접속되고, 도 13의 A2는 도 11의 A2에 접속된다. 즉 가스 공급관(241a)은 가스 도입관(236)에 접속되고, 가스 공급관(242a)은 가스 도입관(238)에 접속된다.
가스 공급관(241a)에는 상류부터 합류관(240b), 매스 플로우 컨트롤러(241b), 밸브(241c)가 설치된다. 매스 플로우 컨트롤러(241b), 밸브(241c)에 의해 가스 공급관(241a)을 통과하는 가스의 유량이 제어된다. 합류관(240b)의 상류에는 제1 처리 가스 가스원(240a)이 설치된다.
제1 처리 가스는 원료 가스, 즉 처리 가스 중 하나다. 여기서 제1 원소는 예컨대 실리콘(Si)이다. 즉 제1 처리 가스는 예컨대 실리콘 함유 가스다. 실리콘 함유 가스로서는 예컨대 디실란(Si2H6) 가스를 이용한다. 또한 실리콘 함유 가스로서는 디실란 외에 TEOS[Tetraethyl orthosilicate, Si(OC2H5)4], (비스터셔리부틸아미노)실란[SiH2(NH(C4H9)2, 약칭:BTBAS], 테트라키스디메틸아미노실란(Si[N(CH3)2]4, 약칭:4DMAS) 가스, 비스디에틸아미노실란(Si[N(C2H5)2]2H2, 약칭: 2DEAS) 가스, 비스터셔리부틸아미노실란(SiH2 [NH(C4H9)]2, 약칭: BTBAS) 가스 등, 헥사메틸디실라잔(C6H19NSi2, 약칭: HMDS)이나 트리실릴아민((SiH3)3N, 약칭: TSA), 헥사클로로디실란(Si2Cl6, 약칭: HCDS) 등을 이용할 수 있다. 또한 제1 처리 가스의 원료는 상온 상압에서 고체, 액체 및 기체 중 어느 것이어도 좋다. 제1 처리 가스 원료가 상온 상압에서 액체인 경우에는 제1 가스 공급원(243b)과 MFC(243c) 사이에 도시되지 않는 기화기를 설치하면 좋다. 여기서는 원료는 기체로서 설명한다.
바람직하게는 밸브(241c)의 하류측에 불활성 가스를 공급하기 위한 제1 불활성 가스 공급관(243a)이 접속된다. 불활성 가스 공급관(243a)에는 상류부터 불활성 가스원(243b), 매스 플로우 컨트롤러(243c), 밸브(243d)가 설치된다. 불활성 가스는 예컨대 헬륨(He) 가스가 이용된다. 불활성 가스는 가스 공급관(241a)을 흐르는 가스에 첨가되어 희석 가스로서 사용된다. 매스 플로우 컨트롤러(243c), 밸브(243d)를 제어하는 것에 의해 가스 도입관(236), 샤워 헤드(234)를 개재하여 공급하는 처리 가스의 농도나 유량을 보다 최적으로 튜닝할 수 있다.
가스 도입관(238)과 접속되는 가스 공급관(242a)에는 상류부터 합류관(240b), 매스 플로우 컨트롤러(242b), 밸브(242c)가 설치된다. 매스 플로우 컨트롤러(242b), 밸브(242c)에 의해 가스 공급관(242a)을 통과하는 가스의 유량이 제어된다. 합류관(240b)의 상류에는 제1 처리 가스 가스원(240a)이 설치된다.
바람직하게는 밸브(242c)의 하류측에 불활성 가스를 공급하기 위한 제2 불활성 가스 공급관(244a)이 접속된다. 불활성 가스 공급관(244a)에는 상류부터 불활성 가스원(244b), 매스 플로우 컨트롤러(244c), 밸브(244d)가 설치된다. 불활성 가스는 예컨대 헬륨(He) 가스가 이용된다. 불활성 가스는 가스 공급관(242a)을 흐르는 가스에 첨가되어 희석 가스로서 사용된다. 매스 플로우 컨트롤러(244c), 밸브(244d)를 제어하는 것에 의해 가스 도입관(238), 가스 공급 경로(235)를 흐르는 가스의 농도나 유량을 보다 최적하게 튜닝할 수 있다.
가스 공급관(241a), 매스 플로우 컨트롤러(241b), 밸브(241c), 가스 공급관(242a), 매스 플로우 컨트롤러(242b), 밸브(242c), 합류관(240b)을 제1 가스 공급계라고 부른다. 또한 가스원(240a), 가스 도입관(236), 가스 도입관(238)을 제1 가스 공급계에 포함시켜도 좋다.
제1 불활성 가스 공급관(243a), 매스 플로우 컨트롤러(243c), 밸브(243d), 제2 불활성 가스 공급관(244a), 매스 플로우 컨트롤러(244c), 밸브(244d)를 제1 불활성 가스 공급계라고 부른다. 또한 불활성 가스원(243b), 불활성 가스원(244b)을 제1 불활성 가스 공급계에 포함시켜도 좋다. 또한 제1 가스 공급계에 제1 불활성 가스 공급계를 포함시켜도 좋다.
(제2 가스 공급계)
계속해서 도 14를 이용하여 제2 가스 공급계를 설명한다. 도 14의 B1은 도 11의 B1에 접속되고, B2는 도 11의 B2에 접속된다. 즉 가스 공급관(251a)은 가스 도입관(237)에 접속되고, 가스 공급관(252a)은 가스 도입관(239)에 접속된다.
가스 공급관(251a)에는 상류부터 합류관(250b), 매스 플로우 컨트롤러(251b), 밸브(251c)가 설치된다. 매스 플로우 컨트롤러(251b), 밸브(251c)에 의해 가스 공급관(241a)을 통과하는 가스의 유량이 제어된다. 합류관(250b)의 상류에는 제2 처리 가스 가스원(250a)이 설치된다.
여기서 제2 처리 가스는 제1 원소와 다른 제2 원소를 함유한다. 제2 원소로서는 예컨대 질소(N), 탄소(C), 수소(H) 중 어느 하나다. 본 실시 형태에서는 실리콘의 질화원이 되는 질소 함유 가스가 이용된다. 구체적으로는 제2 처리 가스로서 암모니아(NH3) 가스가 이용된다. 또한 제2 처리 가스로서 이 원소를 복수 포함하는 가스를 이용해도 좋다.
바람직하게는 밸브(251c)의 하류측에 불활성 가스를 공급하기 위한 제3 불활성 가스 공급관(253a)이 설치된다. 불활성 가스 공급관(253a)에는 상류부터 불활성 가스원(253b), 매스 플로우 컨트롤러(253c), 밸브(253d)가 설치된다. 불활성 가스는 예컨대 헬륨(He) 가스가 이용된다. 불활성 가스는 가스 공급관(251a)을 흐르는 가스의 희석 가스로서 사용된다. 매스 플로우 컨트롤러(253c), 밸브(253d)를 제어하는 것에 의해 가스 도입관(237), 샤워 헤드(234)를 개재하여 공급하는 가스의 농도나 유량을 보다 최적으로 튜닝할 수 있다.
가스 공급관(252a)에는 상류부터 합류관(250b), 매스 플로우 컨트롤러(252b), 밸브(252c)가 설치된다. 매스 플로우 컨트롤러(252b), 밸브(252c)에 의해 가스 공급관(252a)을 통과하는 가스의 유량이 제어된다. 합류관(250b)의 상류에는 제2 처리 가스 가스원(250a)이 설치된다.
바람직하게는 밸브(252c)의 하류측에 불활성 가스를 공급하기 위한 제4 불활성 가스 공급관(254a)이 설치된다. 불활성 가스 공급관(254a)에는 상류부터 불활성 가스원(254b), 매스 플로우 컨트롤러(254c), 밸브(254d)가 설치된다. 불활성 가스는 예컨대 헬륨(He) 가스가 이용된다. 불활성 가스는 가스 공급관(252a)을 흐르는 가스의 희석 가스로서 사용된다. 매스 플로우 컨트롤러(254c), 밸브(254d)를 제어하는 것에 의해 가스 도입관(239), 가스 공급 경로(235)를 흐르는 가스의 농도나 유량을 보다 최적하게 튜닝할 수 있다.
가스 공급관(251a), 매스 플로우 컨트롤러(251b), 밸브(251c), 가스 공급관(252a), 매스 플로우 컨트롤러(252b), 밸브(252c), 합류관(250b)을 제2 가스 공급계라고 부른다. 또한 가스원(250a), 가스 도입관(237), 가스 도입관(239)을 제2 가스 공급계에 포함시켜도 좋다.
제3 불활성 가스 공급관(253a), 매스 플로우 컨트롤러(253c), 밸브(253d), 제4 불활성 가스 공급관(254a), 매스 플로우 컨트롤러(254c), 밸브(254d)를 제2 불활성 가스 공급계라고 부른다. 또한 불활성 가스원(253b), 불활성 가스원(254b)을 제2 불활성 가스 공급계에 포함시켜도 좋다. 또한 제2 가스 공급계에 제2 불활성 가스 공급계를 포함시켜도 좋다. 또한 제1 가스 공급계, 제2 가스 공급계를 가스 공급계라고 부른다.
이상과 같이 제1 가스 공급계 및 제2 가스 공급계 각각에 매스 플로우 컨트롤러, 밸브를 설치하기 때문에 개별로 가스의 양을 제어할 수 있다. 또한 제1 불활성 가스 공급계, 제2 불활성 가스 공급계 각각에 매스 플로우 컨트롤러, 밸브를 설치하기 때문에 개별로 가스의 농도를 제어할 수 있다.
(제어부)
기판 처리 장치(900)는 기판 처리 장치(900)의 각(各) 부(部)의 동작을 제어하는 컨트롤러(260)를 포함한다.
컨트롤러(260)의 개략을 도 15에 도시한다. 제어부(제어 수단)인 컨트롤러(260)는 CPU(260a)(Central Processing Unit), RAM(260b)(Random Access Memory), 기억 장치(260c), I/O 포트(260d)를 구비한 컴퓨터로서 구성된다. RAM(260b), 기억 장치(260c), I/O 포트(260d)는 내부 버스(260e)를 개재하여 CPU(260a)와 데이터 교환 가능하도록 구성된다. 컨트롤러(260)에는 예컨대 터치패널 등으로서 구성된 입출력 장치(261)나 외부 기억 장치(262)가 접속 가능하도록 구성된다. 또한 상위 장치(270)에 네트워크를 개재하여 접속되는 수신부(263)가 설치된다. 수신부(260)는 상위 장치(270)로부터 다른 장치의 정보를 수신하는 것이 가능하다.
기억 장치(260c)는 예컨대 플래시 메모리, HDD(Hard Disk Drive) 등으로 구성된다. 기억 장치(260c) 내에는 기판 처리 장치의 동작을 제어하는 제어 프로그램이나, 후술하는 기판 처리의 순서나 조건 등이 기재된 프로그램 레시피 등이 판독 가능하도록 격납된다. 또한 프로세스 레시피는 후술하는 기판 처리 공정에서의 각 순서를 컨트롤러(260)에 실행시켜 소정의 결과를 얻을 수 있도록 조합된 것이며, 프로그램으로서 기능한다. 이하, 이 프로그램 레시피나 제어 프로그램 등을 총칭하여 단순히 프로그램이라고도 부른다. 또한 본 명세서에서 프로그램이라는 단어를 이용한 경우에는 프로그램 레시피 단체(單體)만을 포함하는 경우, 제어 프로그램 단체만을 포함하는 경우, 또는 그 양방을 포함하는 경우가 있다. 또한 RAM(260b)는 CPU(260a)에 의해 판독된 프로그램이나 데이터 등이 일시적으로 보지되는 메모리 영역(work area)으로서 구성된다.
I/O 포트(260d)는 게이트 밸브(205), 승강 기구(218), 히터(213), 압력 조정기(222), 진공 펌프(223) 등에 접속된다. 또한 MFC(241b, 242b, 243c, 244c, 251b, 252b, 253c, 254c), 밸브(241c, 242c, 243d, 244d, 251c, 252c, 253d, 254d) 등에도 접속되어도 좋다.
CPU(260a)는 기억 장치(260c)로부터의 제어 프로그램을 판독하여 실행하는 것과 함께, 입출력 장치(261)로부터의 조작 커맨드의 입력 등에 따라 기억 장치(260c)로부터 프로세스 레시피를 판독하도록 구성된다. 그리고 CPU(260a)는 판독된 프로세스 레시피의 내용을 따르도록 게이트 밸브(205)의 개폐 동작, 승강 기구(218)의 승강 동작, 히터(213)로의 전력 공급 동작, 압력 조정기(222)의 압력 조정 동작, 진공 펌프(223)의 ON/OFF 제어, 매스 플로우 컨트롤러의 유량 조정 동작, 밸브 등을 제어 가능하도록 구성된다.
또한 컨트롤러(260)는 전용의 컴퓨터로서 구성되는 경우에 한정되지 않고, 범용의 컴퓨터로서 구성되어도 좋다. 예컨대 전술한 프로그램을 격납한 외부 기억 장치(262)[예컨대 자기(磁氣) 테이프, 플렉시블 디스크나 하드 디스크 등의 자기 디스크, CD나 DVD 등의 광(光)디스크, MO 등의 광자기 디스크, USB메모리나 메모리 카드 등의 반도체 메모리]를 준비하고, 이러한 외부 기억 장치(262)를 이용하여 범용의 컴퓨터에 프로그램을 인스톨하는 것 등에 의해 본 실시 형태에 따른 컨트롤러(260)를 구성할 수 있다. 또한 컴퓨터에 프로그램을 공급하기 위한 수단은 외부 기억 장치(262)를 개재하여 공급하는 경우에 한정되지 않는다. 예컨대 인터넷이나 전용 회선 등의 통신 수단을 이용하여 외부 기억 장치(262)를 개재하지 않고 프로그램을 공급해도 좋다. 또한 기억 장치(260c)나 외부 기억 장치(262)는 컴퓨터 판독 가능한 기록 매체로서 구성된다. 이하 이들을 총칭하여 단순히 기록 매체라고도 부른다. 또한 본 명세서에서 기록 매체라는 단어를 이용한 경우는 기억 장치(260c) 단체만을 포함하는 경우, 외부 기억 장치(262) 단체만을 포함하는 경우, 또는 그 양방을 포함하는 경우가 있다.
또한 본 실시 형태의 수신부에서는 상위 장치(270)로부터 다른 장치의 정보를 수신하는 것에 대하여 기재했지만, 이에 한정되지 않는다. 예컨대 그 외의 장치로부터 직접 정보를 수신해도 좋다. 또한 입출력 장치(261)로 다른 장치의 정보를 입력하고, 이에 기초하여 제어해도 좋다. 또한 다른 장치의 정보를 외부 기억 장치에 기억하고, 그 외부 기억 장치로부터 다른 장치의 정보를 수신해도 좋다.
계속해서 기판 처리 장치(900)를 이용한 하드 마스크 막(2006)의 형성 방법에 대하여 설명한다. 막 두께 측정 공정(S104) 후, 측정된 웨이퍼(200)는 기판 처리 장치(900)에 반입된다. 또한 이하의 설명에서 기판 처리 장치를 구성하는 각 부의 동작은 컨트롤러(260)에 의해 제어된다.
<기판 반입 공정>
막 두께 측정 공정(S104)에서 실리콘 산화막(2005)의 막 두께 분포가 측정된 후, 웨이퍼(200)가 기판 처리 장치(900)에 반입된다. 구체적으로는 기판 재치부(210)를 승강 기구(218)에 의해 하강시켜 리프트 핀(207)이 관통공(214)으로부터 기판 재치부(210)의 상면측에 돌출시킨 상태로 한다. 또한 처리실(201) 내를 소정의 압력으로 조압(調壓)한 후, 게이트 밸브(205)를 개방하여 게이트 밸브(205)로부터 리프트 핀(207) 상에 웨이퍼(200)를 재치시킨다. 웨이퍼(200)가 리프트 핀(207) 상에 재치된 후, 승강 기구(218)가 기판 재치부(210)를 소정의 위치까지 상승시키는 것에 의해 웨이퍼(200)가 리프트 핀(207)으로부터 기판 재치부(210)에 재치된다.
(감압·승온 공정)
계속해서 처리실(201) 내가 소정의 압력(진공도)이 되도록 배기관(224)을 개재하여 처리실(201) 내를 배기한다. 이때 압력 센서가 측정한 압력값에 기초하여 압력 조정기(222)로서의 APC밸브의 개도(開度)를 피드백 제어한다. 또한 온도 센서(216)가 검출한 온도값에 기초하여 처리실(201) 내가 소정의 온도가 되도록 히터(213)로의 통전량을 피드백 제어한다. 구체적으로는 기판 재치부(210)를 히터(213)에 의해 미리 가열해두고, 웨이퍼(200) 또는 기판 재치부(210)의 온도 변화가 없어지고 나서 소정 시간 둔다. 그 동안 처리실(201) 내에 잔류하는 수분 또는 부재로부터의 탈(脫) 가스 등이 있는 경우에는 진공 배기나 불활성 가스 공급에 의한 퍼지에 의해 제거해도 좋다. 이것으로 성막 프로세스 전의 준비가 완료된다. 또한 처리실(201) 내를 소정의 압력으로 배기할 때에 1회 도달 가능한 진공도까지 진공 배기해도 좋다.
웨이퍼(200)가 기판 재치부(210)에 재치되고, 처리실(201) 내의 분위기가 안정된 후, 매스 플로우 컨트롤러(241b, 242b, 251b, 252b)를 가동시키는 것과 함께, 밸브(241c, 242c, 251c, 252c)의 개도를 조정한다. 이때 매스 플로우 컨트롤러(243c, 244c, 253c, 254c)를 가동시키는 것과 함께 밸브(243d, 244d, 253d, 254d)의 개도를 조정해도 좋다.
(가스 공급 공정)
가스 공급 공정에서는 제1 가스 공급계 및 제2 가스 공급계로부터 처리실(201)에 가스를 공급한다.
가스를 공급할 때에는 상위 장치(270)로부터 수신한 절연막(2013)의 막 두께 측정 데이터에 따라 제1 가스 공급계, 제2 가스 공급계의 매스 플로우 컨트롤러나 밸브를 제어하여 웨이퍼(200)의 중앙면에 공급하는 처리 가스의 양(또는 농도)과 외주면에 공급하는 처리 가스의 양(또는 농도)을 각각 제어한다. 보다 바람직하게는 상위 장치(270)로부터 수신한 측정 데이터에 따라 센터 존 히터(213a)와 아웃 존 히터(213b)를 제어하여 웨이퍼(200)의 면내의 온도 분포를 제어한다.
처리실(201) 내에 공급된 가스는 처리실(201) 내에서 분해되어, 연마 후의 실리콘 산화막(2005) 상에 하드 마스크 막(2006)을 형성한다.
소정 시간이 경과한 후, 각 밸브를 닫고 가스의 공급을 정지한다.
이때의 히터(213)의 온도는 이미 형성된 구성에 악영향을 미치지 않는 온도로 한다. 예컨대 웨이퍼(200)가 300℃ 내지 450℃의 범위 내의 소정의 온도가 되도록 설정한다.
불활성 가스로서는 He가스 외에도 막에 악영향이 없는 가스를 사용하면 좋고, 예컨대 Ar, N2, Ne, Xe 등의 희가스를 이용해도 좋다.
(기판 반출 공정)
가스 공급 공정이 끝난 후, 기판 재치부(210)를 승강 기구(218)에 의해 하강시켜 리프트 핀(207)이 관통공(214)으로부터 기판 재치부(210)의 상면에 돌출된 상태로 한다. 또한 처리실(201) 내를 소정 압력으로 조압한 후, 게이트 밸브(205)를 개방하고 웨이퍼(200)를 리프트 핀(207) 상으로부터 게이트 밸브(205) 외로 반송한다.
계속해서 본 장치를 이용하여 하드 마스크 막(2006)의 막 두께를 제어하는 방법을 설명한다. 전술과 같이 연마 공정(S103) 종료 후, poly-Si막(2005)의 막 두께는 웨이퍼(200)의 중앙면과 외주면에서 달라진다. 막 두께 측정 공정(S104)에서는 그 막 두께 분포를 측정한다. 측정 결과는 상위 장치(270)를 통해서 RAM(260b)에 격납된다. 격납된 데이터는 기억 장치(260c) 내의 레시피와 비교되어 그 레시피에 기초한 장치 제어가 이뤄지고, 막 두께 분포를 조정(튜닝)한다.
다음으로 RAM(260b)에 격납된 데이터가 분포A인 경우를 설명한다. 분포A의 경우란 도 7, 도 8에 도시하는 바와 같이 poly-Si막(2005c)이 poly-Si막(2005d)보다 두꺼운 경우를 말한다.
분포A의 경우, 본 공정에서는 웨이퍼(200)의 외주면에 형성하는 하드 마스크 막(2006b)을 두껍게 하여 웨이퍼(200)의 중앙면에 형성하는 하드 마스크 막(2006a)의 막 두께가 하드 마스크 막(2006b)보다 얇도록 제어한다. 구체적으로는 가스를 공급할 때, 웨이퍼(200)의 외주면에 공급하는 실리콘 함유 가스가 웨이퍼(200)의 중앙면보다 많도록 제어한다. 이와 같이 하는 것에 의해 본 반도체 장치에서의 하드 마스크 막의 높이, 즉 poly-Si막(2005)에 하드 마스크 막(2006)을 중첩한 적층막의 막 두께를 도 8에 도시하는 막 두께 분포A'과 같이 보정할 수 있다. 즉 적층막의 막 두께를 막 두께 분포A'과 같이 보정할 수 있다.
이때 제1 가스 공급계에서는 매스 플로우 컨트롤러(241b)를 제어하는 것과 함께 밸브(241c)의 개도를 제어하여 샤워 헤드(234)로부터 처리실(201)에 공급하는 실리콘 함유 가스의 양을 제어한다. 또한 매스 플로우 컨트롤러(242b)를 제어하는 것과 함께 밸브(242c)의 개도를 제어하여 가스 공급 경로(235)로부터 처리실(201)에 실리콘 함유 가스를 공급한다. 웨이퍼(200)의 처리면에서의 단위 면적당의 실리콘 함유 가스의 폭로량은, 가스 공급 경로(235)로부터 공급되는 가스의 폭로량이 샤워 헤드로부터 공급되는 가스의 폭로량보다 많아지도록 제어된다. 여기서 말하는 폭로량이란 처리 가스의 주성분의 폭로량을 말한다. 본 실시 형태에서는 처리 가스가 실리콘 함유 가스이며, 주성분은 실리콘이다.
또한 제2 가스 공급계에서는 매스 플로우 컨트롤러(251b)를 제어하는 것과 함께 밸브(251c)의 개도를 제어하여 샤워 헤드(234)로부터 공급하는 질소 함유 가스의 양을 제어한다. 가스 공급관(251a)에서의 질소 함유 가스의 양은 가스 공급관(241a)에서의 실리콘 함유 가스의 양에 대응한 양으로 한다. 또한 매스 플로우 컨트롤러(252b)를 제어하는 것과 함께 밸브(252c)의 개도를 제어하여 가스 공급 경로(235)로부터 질소 함유 가스를 공급한다. 가스 공급관(252a)에서의 질소 함유 가스의 양은 가스 공급관(242a)에서의 실리콘 함유 가스의 양에 대응한 양으로 한다.
이때 웨이퍼(200)의 처리면에서의 단위 면적당의 실리콘 함유 가스의 폭로량은, 가스 공급 경로(235)로부터 공급되는 가스의 폭로량이 샤워 헤드(234)로부터 공급되는 가스의 폭로량보다 많아지도록 제어된다. 여기서 말하는 폭로량이란 처리 가스의 주성분의 폭로량을 말한다. 본 실시 형태에서는 처리 가스가 실리콘 함유 가스이며, 주성분은 실리콘이다.
샤워 헤드(234)를 개재하여 공급된 실리콘 함유 가스와 질소 함유 가스는 웨이퍼(200)의 중앙면에 형성된 poly-Si막(2005c) 상에 공급된다. 공급된 가스는 도 7에 도시하는 바와 같이 poly-Si막(2005c) 상에 하드 마스크 막(2006a)을 형성한다.
가스 공급 경로(235)를 개재하여 공급된 실리콘 함유 가스와 질소 함유 가스는 웨이퍼(200)의 외주면에 형성된 poly-Si막(2005d) 상에 공급된다. 공급된 가스는 도 7에 도시하는 바와 같이 poly-Si막(2005d) 상에 하드 마스크 막(2006b)을 형성한다.
전술과 같이 웨이퍼(200)의 처리면에서 단위 면적당의 실리콘 함유 가스의 폭로량은, poly-Si막(2005d) 상에서 poly-Si막(2005c) 상보다 많기 때문에, 하드 마스크 막(2006b)의 막 두께를 하드 마스크 막(2006a)보다 두껍게 할 수 있다.
이때 도 7에 도시하는 바와 같이 웨이퍼(200)의 외주면에서의 요 구조 표면(2002a)으로부터 하드 마스크 막(2006b)의 상단까지의 높이(H1b)와, 웨이퍼(200) 중앙면에서의 요 구조 표면(2002a)으로부터 하드 마스크 막(2006a) 상단까지의 높이(H1a)가 실질적으로 같아지도록 하드 마스크 막(2006)의 두께를 제어한다. 보다 바람직하게는 웨이퍼(200)의 표면으로부터 하드 마스크 막(2006b)의 상단까지의 거리와, 웨이퍼(200)의 표면으로부터 하드 마스크 막(2006a)의 상단까지의 거리의 차이가 소정 범위 내가 되도록 제어한다. 또한 보다 바람직하게는 상기 기판의 면내에서의 하드 마스크 막(2006)의 높이의 분포가 소정의 범위 내가 되도록 하드 마스크 막(2006)의 막 두께 분포를 제어한다.
또한 다른 방법으로서 가스 공급관(241a)과 가스 공급관(242a)의 실리콘 함유 가스의 공급량을 마찬가지로 하고, 그 대신에 가스 공급관(241a)과 가스 공급관(242a) 각각의 실리콘 함유 가스의 농도를 제어해도 좋다. 실리콘 함유 가스의 농도를 제어할 때에는 제1 불활성 가스 공급계를 제어하는 것에 의해 가스 공급관(241a), 가스 공급관(242a)을 통과하는 실리콘 함유 가스의 농도를 제어한다. 분포A의 경우, 가스 공급관(241a)을 통과하는 실리콘 함유 가스의 농도를 낮게 하는 것과 함께, 가스 공급관(242a)을 통과하는 실리콘 함유 가스의 농도를 가스 공급관(241a)을 통과하는 가스의 농도보다 높게 한다.
이와 같이 하는 것에 의해 웨이퍼(200)의 처리면에서의 단위 면적당의 실리콘 함유 가스의 폭로량에 관하여, 가스 공급 경로(235)로부터 공급되는 가스량이 샤워 헤드(234)로부터 공급되는 가스량보다 많아지도록 보다 치밀하게 제어할 수 있다. 이와 같이 제어하는 것에 의해 보다 확실하게 하드 마스크 막(2006b)의 막 두께를 하드 마스크 막(2006a)보다 두껍게 하는 것이 가능해진다.
보다 바람직하게는 가스 공급관(241a)과 가스 공급관(242a)의 실리콘 함유 가스의 공급량을 다르게 하는 것과 함께 농도를 다르게 해도 좋다. 이와 같이 제어하는 것에 의해 단위 면적당의 실리콘 함유 가스의 폭로량을 보다 큰 차분(差分)으로 공급할 수 있다. 즉 하드 마스크 막(2006a)과 하드 마스크 막(2006b)의 막 두께의 차이를 보다 크게 할 수 있다. 따라서 연마 공정(S103)에서 poly-Si막(2005c)과 poly-Si막(2005d)의 높이 차이가 커져도 높이를 맞추는 것이 가능해진다.
또한 보다 바람직하게는 전술과 같이 처리 가스를 제어하는 것과 병행하여 센터 존 히터(213a)와 아웃 존 히터(213b)를 제어해도 좋다. 형성되는 막 두께는 온도에 비례하기 때문에, 분포A의 경우 아웃 존 히터(213b)의 온도를 센터 존 히터(213a)보다 높게 한다. 예컨대 디실란 가스와 같은 온도 조건이 막 생성 효율에 크게 기여하는 가스를 이용하여 하드 마스크 막(2006)을 형성하는 경우에 유효하다.
이와 같이 처리 가스 공급량(농도)과 온도를 병행하여 제어하면 보다 치밀한 막 두께 제어가 가능해진다.
다음으로 RAM(260b)에 격납된 데이터가 분포B인 경우를 설명한다. 분포B의 경우란 도 9, 도 10에 도시하는 바와 같이 poly-Si막(2005d)이 poly-Si막(2005c)보다 두꺼운 경우를 말한다.
분포B의 경우, 본 공정에서는 웨이퍼(200)의 중앙면에 형성하는 하드 마스크 막(2006a)을 두껍게 하여, 웨이퍼(200)의 외주면에 형성하는 하드 마스크 막(2006b)의 막 두께가 하드 마스크 막(2006a)보다 작도록 제어한다. 구체적으로는 가스를 공급할 때, 웨이퍼(200) 중앙면에 공급하는 실리콘 함유 가스를 웨이퍼(200) 외주면보다 많게 하도록 제어한다. 이와 같이 하는 것에 의해 본 반도체 장치에서의 절연막의 높이, 즉 절연막(2013)에 하드 마스크 막(2006)을 중첩한 높이를 도 10에 도시하는 타겟 막 두께 분포B'와 같이 보정할 수 있다. 즉 적층막의 막 두께를 막 두께 분포B'와 같이 보정할 수 있다.
이때 제1 가스 공급계에서는 매스 플로우 컨트롤러(241b)를 제어하는 것과 함께 밸브(241c)의 개도를 제어하여 샤워 헤드(234)로부터 처리실(201)에 공급하는 실리콘 함유 가스의 양을 제어한다. 또한 매스 플로우 컨트롤러(242b)를 제어하는 것과 함께 밸브(242c)의 개도를 제어하여 가스 공급 경로(235)로부터 처리실(201)에 실리콘 함유 가스를 공급한다. 웨이퍼(200)의 처리면에서의 단위 면적당의 실리콘 함유 가스의 폭로량은, 샤워 헤드(234)로부터 공급되는 가스의 폭로량이 가스 공급 경로(235)로부터 공급되는 가스의 폭로량보다 많아지도록 제어된다.
또한 제2 가스 공급계에서는 매스 플로우 컨트롤러(251b)를 제어하는 것과 함께 밸브(251c)의 개도를 제어하여 샤워 헤드(234)로부터 공급하는 질소 함유 가스의 양을 제어한다. 가스 공급관(251a)에서의 질소 함유 가스의 양은 가스 공급관(241a)에서의 실리콘 함유 가스의 양에 대응한 양으로 한다. 또한 매스 플로우 컨트롤러(252b)를 제어하는 것과 함께 밸브(252c)의 개도를 제어하여 가스 공급 경로(235)로부터 질소 함유 가스를 공급한다. 가스 공급관(252a)에서의 질소 함유 가스의 양은 가스 공급관(242a)에서의 실리콘 함유 가스의 양에 대응한 양으로 한다.
이때 웨이퍼(200)의 처리면에서의 단위 면적당의 실리콘 함유 가스의 폭로량은, 샤워 헤드(234)로부터 공급되는 가스의 폭로량이 가스 공급 경로(235)로부터 공급되는 가스의 폭로량보다 많아지도록 제어된다.
샤워 헤드(234)를 개재하여 공급된 실리콘 함유 가스와 질소 함유 가스는 웨이퍼(200)의 중앙면에 형성된 poly-Si막(2005c) 상에 공급된다. 공급된 가스는 도 9에 도시하는 바와 같이 poly-Si막(2005c) 상에 하드 마스크 막(2006a)을 형성한다.
가스 공급 경로(235)를 개재하여 공급된 실리콘 함유 가스와 질소 함유 가스는 웨이퍼(200)의 외주면에 형성된 poly-Si막(2005d) 상에 공급된다. 공급된 가스는 도 9에 도시하는 바와 같이 poly-Si막(2005d) 상에 하드 마스크 막(2006b)을 형성한다.
전술과 같이 웨이퍼(200)의 처리면에서 단위 면적당의 실리콘 함유 가스의 폭로량은 poly-Si막(2005c) 상에서 poly-Si막(2005d) 상보다 많아지기 때문에, 하드 마스크 막(2006a)의 막 두께를 하드 마스크 막(2006b)보다 두껍게 할 수 있다.
이때 도 9에 도시하는 바와 같이 웨이퍼(200)의 외주면에서의 요 구조 표면(2002a)으로부터 하드 마스크 막(2006b)의 상단까지의 높이(H1b)와, 웨이퍼(200)의 중앙면에서의 요 구조 표면(2002a)으로부터 하드 마스크 막(2006a) 상단까지의 높이(H1a)가 실질적으로 같아지도록 하드 마스크 막(2006)의 두께가 제어된다. 보다 바람직하게는 웨이퍼(200)의 표면으로부터 하드 마스크 막(2006b)의 상단까지의 거리와, 웨이퍼(200)의 표면으로부터 하드 마스크 막(2006a)의 상단까지의 거리의 차이가 소정 범위 내가 되도록 제어한다. 또한 보다 바람직하게는 상기 기판의 면내에서의 하드 마스크 막(2006)의 높이의 분포가 소정의 범위 내가 되도록 하드 마스크 막(2006)의 막 두께 분포가 제어된다.
또한 다른 방법으로서 가스 공급관(241a)과 가스 공급관(242a)의 실리콘 함유 가스의 공급량을 마찬가지로 하고, 그 대신에 가스 공급관(241a)과 가스 공급관(242a) 각각의 실리콘 함유 가스의 농도를 제어해도 좋다. 실리콘 함유 가스의 농도를 제어할 때에는 제1 불활성 가스 공급계를 제어하는 것에 의해 가스 공급관(241a), 가스 공급관(242a)을 통과하는 실리콘 함유 가스의 농도를 제어한다. 분포B의 경우, 가스 공급관(242a)을 통과하는 실리콘 함유 가스의 농도를 작게 하는 것과 함께, 가스 공급관(241a)을 통과하는 실리콘 함유 가스의 농도를 가스 공급관(242a)을 통과하는 가스의 농도보다 높게 한다.
개인 것 같이 하는 것에 의해 보다 확실하게 웨이퍼(200)의 처리면에서의 단위 면적당의 실리콘 함유 가스의 폭로량은, 샤워 헤드(234)로부터 공급되는 가스량이 가스 공급 경로(235)로부터 공급되는 가스량보다 많아지도록 제어할 수 있다. 이와 같이 제어하는 것에 의해 보다 확실하게 하드 마스크 막(2006a)의 막 두께를 하드 마스크 막(2006b)보다 두껍게 하는 것이 가능해진다.
보다 바람직하게는 가스 공급관(251a)과 가스 공급관(252a)의 실리콘 함유 가스의 공급량을 다르게 하는 것과 함께 농도를 다르게 해도 좋다. 이와 같이 제어하는 것에 의해 단위 면적당의 실리콘 함유 가스의 폭로량을 보다 큰 차분으로 공급할 수 있다. 즉 하드 마스크 막(2006a)과 하드 마스크 막(2006b)의 막 두께 차이를 보다 크게 할 수 있다. 따라서 연마 공정(S103)에서 poly-Si막(2005c)의 높이와 poly-Si막(2005d)의 높이의 차이가 커져도 웨이퍼(200)의 면내에서 높이를 맞추는 것이 가능해진다.
또한 보다 바람직하게는 전술과 같이 처리 가스를 제어하는 것과 병행하여 센터 존 히터(213a)와 아웃 존 히터(213b)를 제어해도 좋다. 형성되는 막 두께는 온도에 비례하기 때문에, 분포B의 경우 센터 존 히터(213a)의 온도를 아웃 존 히터(213b)보다 높게 한다. 예컨대 디실란 가스와 같은 온도 조건이 막 생성 효율에 크게 기여하는 가스를 이용하여 하드 마스크 막(2006)을 형성하는 경우에 유효하다.
이와 같이 처리 가스 공급량(농도)과 온도를 병행하여 제어하면 보다 치밀한 막 두께 제어가 가능해진다.
이상 설명한 바와 같이 웨이퍼(200)의 처리면의 단위 면적당의 실리콘 함유 가스의 양을 튜닝하는 것에 의해 웨이퍼(200)의 중앙과 그 외주 각각에서 하드 마스크 막(2006)의 두께를 제어할 수 있다.
이때 poly-Si막(2005d)에 하드 마스크 막(2006b)을 중첩한 두께를 poly-Si막(2005c)에 하드 마스크 막(2006a)을 중첩한 두께와 같아지도록 하드 마스크 막(2006)의 두께를 제어한다.
<막 두께 측정 공정(S106)>
하드 마스크 막 형성 공정(S105)에 이어서 막 두께 측정 공정(S106)을 수행해도 좋다. 막 두께 측정 공정(S106)에서는 실리콘 산화막(2005)과 하드 마스크 막(2006)을 중첩한 적층막의 높이를 측정한다. 구체적으로는 중첩한 층의 높이가 일치하는지, 즉 적층막의 막 두께가 타겟의 막 두께 분포와 같이 보정되었는지에 대한 여부를 확인한다. 여기서 「높이가 일치한다」란 완전히 높이가 일치하는 것에 한정되지 않고, 높이에 차이가 있어도 좋다. 예컨대 높이의 차이는 이후의 패터닝 공정 등에서 영향이 없는 범위라면 좋다. 「두께가 같다」도 마찬가지로 완전히 두께가 같은 것에 한정되지 않고, 두께에 차이가 있어도 좋다. 예컨대 두께의 차이는 이후의 패터닝 공정 등에서 영향이 없는 범위라면 좋다.
하드 마스크 막 형성 공정(S105) 후에, 웨이퍼(200)는 측정 장치에 반입된다. 측정 장치는 연마 장치(400)의 영향을 받기 쉬운 웨이퍼(200)의 중앙면과 그 외주면 중 적어도 수 개소를 측정하고, 하드 마스크 막(2006)의 막 두께(높이) 분포를 측정한다. 측정된 데이터는 상위 장치(270)에 보내진다. 측정 후, 웨이퍼(200)는 반출된다. 웨이퍼(200)의 면내에서의 높이의 분포가 소정 범위 내, 구체적으로는 이후의 패터닝 공정(S107) 등에서 영향이 없는 범위 내라면 패터닝 공정(S107)으로 이행한다. 또한 막 두께 분포가 소정의 분포가 된다는 것을 미리 알고 있는 경우에는 막 두께 측정 공정(S106)은 생략해도 좋다.
[패터닝 공정(S107)]
계속해서 도 16 내지 도 17을 이용하여 패터닝 공정(S107)을 설명한다. 도 16은 노광 공정에서의 웨이퍼(200)를 설명하는 설명도다. 도 17은 에칭 공정 후의 웨이퍼(200)를 설명하는 설명도다.
이하, 구체적인 내용을 설명한다. 하드 마스크 막(2006)이 형성된 후, 하드 마스크 막(2006) 상에 레지스트 막(2008)을 도포한다. 그 후 램프(501)로부터 광을 방출하여 노광 공정을 수행한다. 노광 공정에서는 마스크(502)를 개재하여 레지스트 막(2008) 상에 광(503)을 조사(照射)하여, 레지스트 막(2008)의 일부를 변질시킨다. 여기서는 변질된 레지스트 막을 감광부(2008a)라 부르고, 변질되지 않은 레지스트 막을 미감광부(2008b)라 부른다.
전술과 같이 요 형상 표면(2002a)으로부터 하드 마스크 막(2006)의 표면까지의 높이는 기판의 면내에서 소정의 범위 내다. 따라서 요 형상 표면(2002a)으로부터 레지스트 막(2008)의 표면까지의 높이를 맞출 수 있다. 노광 공정에서는 광이 레지스트 막까지 도달하는 거리, 즉 광(503)의 이동이 웨이퍼(200)의 면내에서 같아진다. 따라서 초점 심도의 면내 분포를 동일하게 할 수 있다.
초점 심도를 동일하게 할 수 있기 때문에 도 16과 같이 감광부(2008a)의 폭을 기판 면내에서 일정하게 할 수 있다. 따라서 패턴 폭의 편차를 없앨 수 있다.
계속해서 도 17을 이용하여 에칭 처리 후의 웨이퍼(200)의 상태를 설명한다. 전술과 같이 감광부(2008a)의 폭이 일정하기 때문에 웨이퍼(200)의 면내에서 에칭 조건을 일정하게 하는 것이 가능해진다. 따라서 웨이퍼(200)의 중앙면이나 외주면에서 에칭 가스를 균일하게 공급할 수 있고, 에칭 후의 poly-Si막(이하 "필라"라고도 부른다)의 폭(β)을 일정하게 할 수 있다. 폭(β)이 웨이퍼(200)의 면내에서 일정하기 때문에 게이트 전극의 특성을 기판 면내에서 일정하게 할 수 있어 수율을 향상시킬 수 있다.
다음으로 도 18, 도 19를 이용하여 제1 비교예를 설명한다. 제1 비교예는 하드 마스크 막 형성 공정(S105)에서 막 두께 분포의 보정을 실시하지 않은 경우, 즉 막 두께 분포를 조정(튜닝)하지 않은 경우다. 따라서 웨이퍼(200)의 중앙면과 그 외주면에서 높이가 다르다.
우선 도 18을 이용하여 제1 비교예를 설명한다. 도 18은 도 16과 비교한 도면이다. 도 18의 경우, 막 두께 분포의 보정을 수행하지 않은 하드 마스크 막(2006)은 웨이퍼(200)의 중심측과 외주측에서 거의 같은 막 두께가 된다. 이 결과, poly-Si막(2005)과 하드 마스크 막(2006)의 적층막의 높이가 웨이퍼(200)의 중앙면과 외주면에서 다르기 때문에 광(503)의 거리가 웨이퍼(200)의 중앙면과 웨이퍼(200)의 외주면에서 달라진다. 따라서 초점 거리가 중앙면과 외주면에서 다르고, 그 결과 감광부(2008a)의 폭이 기판의 면내에서 달라진다. 이러한 레지스트 막(2008)으로 처리를 진행하면, 도 19와 같이 에칭 공정 후의 필라의 폭이 달라진다. 필라의 poly-Si막 사이의 거리(γ)가 웨이퍼(200) 중앙면과 외주면에서 달라진다. 즉 필라의 poly-Si의 폭(β)이 웨이퍼(200)의 중앙면과 외주면에서 달라진다.
전극의 특성은 폭(β)의 영향을 받기 쉽기 때문에 폭(β)에 편차가 있으면, 형성되는 전극의 특성에도 편차가 발생한다. 따라서 폭(β)의 편차는 수율의 저하로 이어진다.
이에 비하여 본 실시 형태는 하드 마스크 막 형성 공정(S105)을 수행하기 때문에 웨이퍼(200)의 면내에서 필라의 폭을 일정하게 할 수 있다. 따라서 비교예에 비해 균일한 특성의 반도체 장치를 형성할 수 있어, 수율의 향상에 현저하게 공헌할 수 있다.
다음으로 도 20을 이용하여 제2 비교예를 설명한다. 제2 비교예는 막 두께 분포가 A인 경우를 상정한 것이며, 본 실시 형태와 다른 방법으로 막 두께 분포를 보정한다. 구체적으로는 막 두께 측정 공정(S104) 후에 제2 poly-Si막(2005')을 형성한다.
제2 poly-Si막(2005')은 다음과 같이 형성한다. poly-Si막(2005)이 형성된 웨이퍼(200)는 연마 장치를 거쳐서 막 두께 측정 장치에 반입된다. 막 두께 측정 장치에서 막 두께 분포가 측정되고, 측정 후 웨이퍼(200)가 반출된다. 반출된 웨이퍼는 제2 실리콘 함유막 형성 장치에 반입되어 측정된 막 두께 분포에 따라 poly-Si막(2005) 상에 제2 poly-Si막(2005')이 형성된다. 이때 막 두께 분포의 편차를 없애기 위해서 측정된 막 두께 분포 데이터에 따라 제2 poly-Si막(2005')을 형성한다. 이와 같이하여 poly-Si막의 높이를 맞춘다.
그 후, 웨이퍼(200)는 제2 실리콘 함유막 형성 장치로부터 반출되고, 하드 마스크 막 형성 장치에 반입된다. 하드 마스크 막 형성 장치에서는 제2 poly-Si막(2005') 상에 하드 마스크 막(2006')이 형성된다.
이러한 방법에 의해 하드 마스크 막(2006')의 높이를 웨이퍼(200)의 면내에서 맞출 수 있다.
하지만 본원의 발명자가 예의 연구한 결과, 제2 비교예에 의한 기법으로는 다음과 같은 문제가 있다는 것을 알았다. 제2 비교예에서 poly-Si막(2005)과 제2 poly-Si막(2005')은 각각 다른 공정을 통하여 형성된다. 또한 각 공정 사이에는 연마 공정(S103)이 개재된다. 즉 poly-Si막(2005)과 제2 poly-Si막(2005')은 이들이 동일한 화합물에 의해 구성되어도 연속적으로 형성되지 않고, 또한 연마에 의한 데미지가 존재할 수 있다. 따라서 poly-Si막(2005)과 제2 poly-Si막(2005') 사이는 각각의 막의 계면 근방의 막 조성이 변질되어, 이에 의해 각각의 막과는 조성이 다른 계면층이 형성될 우려가 있다.
계면층이 형성되면, poly-Si막(2005)과 제2 poly-Si막(2005')과 계면층에서 에칭 레이트가 달라진다. 즉 본래 poly-Si막(2005)과 제2 poly-Si막(2005')이 동일한 화합물에 의해 구성되므로 각각이 같은 에칭 레이트이어야 하지만, 이들 사이에 계면층이 개재되면 이들이 균일한 에칭 레이트가 되지 않는다. 따라서 poly-Si막들 전체로 생각한 경우에 패터닝 공정에서 에칭 레이트의 산출이 곤란해진다. 즉 패터닝 공정에서 오버 에칭이나 에칭 부족 등이 발생할 리스크가 존재한다.
또한 poly-Si막(2005)과 제2 poly-Si막(2005') 사이에 계면층이 개재하면 이들의 결합도가 약해질 우려도 있다.
이에 대하여 전술한 본 실시 형태에서 poly-Si막(2005)의 막 두께 분포의 편차의 보정을 제2 비교예와 같은 제2 poly-Si막(2005')을 형성하여 수행하는 것이 아니라, 하드 마스크 막으로서 기능하는 SiN막(2006)을 이용하여 수행하기 때문에 이하의 리스크를 저감할 수 있다. 즉 본 실시 형태에서는 poly-Si막(2005)의 막 내에 제2 비교예와 같은 계면층이 형성되지 않기 때문에 poly-Si막(2005)에 대한 에칭 레이트의 산출이 용이하다. 그렇기 때문에 패터닝 공정에서 오버 에칭이나 에칭 부족 등이 되는 리스크를 억제할 수 있다. 또한 본 실시 형태에 의한 제1 구체예에서 제2 poly-Si막(2005')을 형성할 필요가 없기 때문에 제3 비교예의 경우에 비해 공정수를 1개 적게 할 수 있어, 그 결과로 높은 제조 스루풋을 실현할 수 있다.
또한 본 실시 형태에서 게이트 절연막 형성 공정(S101) 내지 패터닝 공정(S107)을 개별의 장치로 실시하도록 설명했지만 이에 한정되지 않고, 도 21과 같이 하나의 시스템으로서 실시해도 좋다. 여기서는 기판 처리 시스템(600)은 각 장치들을 컨트롤하는 상위 장치(601)를 포함한다. 기판 처리 시스템(600)은 게이트 절연막 형성 공정(S101)을 실시하는 절연막 형성 장치(602), 실리콘 함유막 형성 공정(S102)을 실시하는 기판 처리 장치(603), 연마 공정(S103)을 실시하는 연마 장치(604)[본 실시 형태의 연마 장치(400)에 상당], 막 두께 측정 공정(S104)을 실시하는 막 두께 측정 장치(605), 하드 마스크 막 형성 공정(S105)을 실시하는 기판 처리 장치(606)[본 실시 형태의 기판 처리 장치(900)에 상당], 막 두께 측정 공정(S106)을 실시하는 막 두께 측정 장치(607), 패터닝 공정(S107)을 실시하는 패터닝 시스템(608)을 포함한다. 또한 각 장치나 시스템(602 내지 608) 사이에서 정보를 교환하기 위한 네트워크(611)를 포함한다.
기판 처리 시스템(600)이 포함하는 장치는 적절히 선택 가능하며, 기능이 중복되는 장치라면 하나의 장치로 집약해도 좋다. 또한 본 기판 처리 시스템(600)이 관리하지 않고, 다른 시스템(도시되지 않음)이 관리해도 좋다. 이 경우, 보다 상위의 네트워크(612)를 개재하여 다른 시스템과 정보 전달을 수행해도 좋다.
상위 장치(601)는 각 장치나 시스템(602 내지 608)의 정보 전달을 제어하는 컨트롤러(6001)를 포함한다.
제어부(제어 수단)인 컨트롤러(6001)는 CPU(6001a)(Central Processing Unit), RAM(6001b)(Random Access Memory), 기억 장치(6001c), I/O 포트(6001d)를 구비한 컴퓨터로서 구성된다. RAM(6001b), 기억 장치(6001c), I/O 포트(6001d)는 내부 버스를 개재하여 CPU(6001a)와 데이터 교환 가능하도록 구성된다. 컨트롤러(6001)에는 예컨대 터치패널 등으로서 구성된 입출력 장치(6002)나, 외부 기억 장치(6003)가 접속 가능하도록 구성된다. 또한 다른 장치나 시스템과 네트워크를 개재하여 정보를 송수신하는 송수신부(6004)가 설치된다.
기억 장치(6001c)는 예컨대 플래시 메모리, HDD(Hard Disk Drive) 등으로 구성된다. 기억 장치(6001c) 내에는 기판 처리 장치에 동작 명령하기 위한 프로그램 등이 판독 가능하도록 격납된다. 또한 RAM(6001b)는 CPU(6001a)에 의해 판독된 프로그램이나 데이터 등이 일시적으로 보지되는 메모리 영역(work area)으로서 구성된다.
CPU(6001a)는 기억 장치(6001c)로부터의 제어 프로그램을 판독하여 실행하는 것과 함께, 입출력 장치(6002)로부터의 조작 커맨드의 입력 등에 따라 기억 장치(6001c)로부터 프로그램을 판독하도록 구성된다. 그리고 CPU(6001a)는 판독된 프로그램의 내용을 따르도록 각 장치의 정보 전달 동작을 제어 가능하도록 구성된다.
또한 컨트롤러(6001)는 전용의 컴퓨터로서 구성되는 경우에 한정되지 않고, 범용의 컴퓨터로서 구성되어도 좋다. 예컨대 전술한 프로그램을 격납한 외부 기억 장치(6003)(예컨대 자기 테이프, 플렉시블 디스크나 하드 디스크 등의 자기 디스크, CD나 DVD등의 광디스크, MO 등의 광자기 디스크, USB메모리나 메모리 카드 등의 반도체 메모리)를 준비하고, 이러한 외부 기억 장치(6003)를 이용하여 범용의 컴퓨터에 프로그램을 인스톨하는 것 등에 의해 본 실시 형태에 따른 컨트롤러(6001)를 구성할 수 있다. 또한 컴퓨터에 프로그램을 공급하기 위한 수단은 외부 기억 장치(6003)를 개재하여 공급하는 경우에 한정되지 않는다. 예컨대 인터넷이나 전용 회선 등의 통신 수단을 이용하여 외부 기억 장치(6003)를 개재하지 않고 프로그램을 공급해도 좋다. 또한 기억 장치(6001c)나 외부 기억 장치(6003)는 컴퓨터 판독 가능한 기록 매체로서 구성된다. 이하, 이들을 총칭하여 단순히 기록 매체라고도 부른다. 또한 본 명세서에서 기록 매체라는 단어를 이용한 경우에는 기억 장치(6001c) 단체만을 포함하는 경우, 외부 기억 장치(6003) 단체만을 포함하는 경우 또는 그 양방을 포함하는 경우가 있다.
또한 이상의 실시예에서는 웨이퍼(200)의 중앙 및 외주로 나누어서 설명했지만 이에 한정되지 않고, 지름 방향에 대하여 보다 세분화된 영역에서 실리콘 함유막의 막 두께를 제어해도 좋다. 예컨대 기판의 중앙, 외주, 중앙과 외주 사이 등 3개의 영역으로 나누어도 좋다.
또한 여기서는 하드 마스크 막으로서 실리콘 질화막을 예로 들어 설명했지만 이에 한정되지 않고, 예컨대 탄화실리콘(SiC)막이나 SiCN막이어도 좋다.
또한 스패터 처리나 성막 처리를 수행하는 경우에는 이방성(異方性)의 처리나 등방성(等方性)의 처리를 조합하도록 구성해도 좋다. 이방성 처리나 등방성 처리를 조합하는 것에 의해 보다 정밀한 보정을 수행할 수 있다.
또한 전술에서는 300mm 웨이퍼를 이용하여 설명했지만, 이에 한정되지 않는다. 예컨대 450mm 웨이퍼 등의 대형 기판이라면 보다 효과적이다. 대형 기판의 경우, 연마 공정(S103)의 영향이 보다 현저해지기 때문이다. 즉 poly-Si막(2005a)과 poly-Si막(2005b)의 막 두께 차이가 보다 커진다. 하드 마스크 막 형성 공정으로 막 두께를 보정하는 것에 의해 대형 기판에서도 면내의 특성의 편차를 억제할 수 있다.
<본 발명의 바람직한 형태>
이하, 본 실시 형태에 따른 바람직한 형태를 부기(附記)한다.
(부기1)
본 발명의 일 형태에 의하면,
기판 상에 형성된 실리콘 함유막의 막 두께 분포 데이터를 수신하는 수신부;
상기 기판이 재치되는 기판 재치부; 및
상기 실리콘 함유막 상에 상기 막 두께 분포 데이터의 막 두께 분포와 다른 막 두께 분포로 하드 마스크 막을 형성하고, 기판 면내에서의 상기 하드 마스크 막의 높이의 분포가 소정의 범위 내가 되도록 가스를 공급하는 가스 공급부;
를 포함하는 기판 처리 장치가 제공된다.
(부기2)
부기1에 기재된 기판 처리 장치로서 바람직하게는,
상기 가스 공급부는 수신한 상기 막 두께 분포 데이터의 상기 실리콘 함유막의 막 두께 분포가 상기 기판의 중앙면보다 그 외주면의 막 두께가 큰 것을 나타내는 경우에는 상기 외주면에서의 상기 기판의 단위 면적당의 처리 가스의 주성분의 폭로량이 상기 중앙면보다 적어지도록 상기 가스를 공급한다.
(부기3)
부기2에 기재된 기판 처리 장치로서 바람직하게는,
상기 가스 공급부는 수신한 상기 막 두께 분포 데이터의 상기 실리콘 함유막의 막 두께 분포가 상기 기판의 중앙면보다 그 외주면의 막 두께가 큰 것을 나타내는 경우에는 상기 기판의 중앙면의 온도가 상기 외주면의 온도보다 높아지도록 상기 가스를 공급한다.
(부기4)
부기3에 기재된 기판 처리 장치로서 바람직하게는,
상기 실리콘 함유막은 폴리실리콘으로 구성된다.
(부기5)
부기1에 기재된 기판 처리 장치로서 바람직하게는,
상기 가스 공급부는 수신한 상기 막 두께 분포 데이터의 상기 실리콘 함유막의 막 두께 분포가 상기 기판의 중앙면보다 그 외주면의 막 두께가 큰 것을 나타내는 경우에는 상기 외주면에 공급하는 처리 가스의 양이 상기 중앙면보다 적어지도록 상기 가스를 공급한다.
(부기6)
부기1에 기재된 기판 처리 장치로서 바람직하게는,
상기 기판 재치부는 수신한 상기 막 두께 분포 데이터의가 상기 실리콘 함유막의 막 두께 분포가 상기 기판의 중앙면보다 그 외주면의 막 두께가 큰 것을 나타내는 경우에는 상기 기판의 중앙면의 온도가 상기 외주면의 온도보다 높아지도록 상기 기판의 온도 분포를 조정한다.
(부기7)
부기1에 기재된 기판 처리 장치로서 바람직하게는,
상기 가스 공급부는 수신한 상기 막 두께 분포 데이터의 상기 실리콘 함유막의 막 두께 분포가 상기 기판의 중앙면보다 그 외주면의 막 두께가 큰 것을 나타내는 경우에는 상기 외주면에 공급하는 처리 가스의 주성분의 농도가 상기 중앙면보다 작아지도록 상기 가스를 공급한다.
(부기8)
부기7에 기재된 기판 처리 장치로서 바람직하게는,
상기 가스 공급부는 상기 처리 가스의 농도를 제어할 때에는 상기 외주면에 공급하는 처리 가스에 첨가하는 불활성 가스의 공급량이 상기 중앙면에 공급하는 처리 가스에 첨가하는 불활성 가스의 공급량보다 많아지도록 상기 가스를 공급한다.
(부기9)
부기1에 기재된 기판 처리 장치로서 바람직하게는,
상기 기판 재치부는 수신한 상기 막 두께 분포 데이터의 상기 실리콘 함유막의 막 두께 분포가 상기 기판의 중앙면보다 그 외주면의 막 두께가 큰 것을 나타내는 경우에는 상기 기판의 중앙면의 온도가 상기 외주면의 온도보다 높아지도록 상기 기판의 온도 분포를 조정한다.
(부기10)
부기1에 기재된 기판 처리 장치로서 바람직하게는,
상기 가스 공급부는 수신한 상기 막 두께 분포 데이터의 상기 실리콘 함유막의 막 두께 분포가 상기 기판의 중앙면보다 그 외주면의 막 두께가 작은 것을 나타내는 경우에는 상기 외주면에서의 상기 기판의 단위 면적당의 처리 가스의 주성분의 폭로량이 상기 중앙면보다 크게 되도록 상기 가스를 공급한다.
(부기11)
부기10에 기재된 기판 처리 장치로서 바람직하게는,
상기 기판 재치부는 수신한 상기 막 두께 분포 데이터의 상기 실리콘 함유막의 막 두께 분포가 상기 기판의 중앙면보다 그 외주면의 막 두께가 작은 것을 나타내는 경우에는 상기 기판의 외주면의 온도를 상기 중앙면의 온도보다 높게 하도록 상기 기판의 온도 분포를 조정한다.
(부기12)
부기11에 기재된 기판 처리 장치로서 바람직하게는,
상기 실리콘 함유막은 폴리실리콘으로 구성된다.
(부기13)
부기1에 기재된 기판 처리 장치로서 바람직하게는,
상기 가스 공급부는 수신한 상기 막 두께 분포 데이터의 상기 실리콘 함유막의 막 두께 분포가 상기 기판의 중앙면보다 그 외주면의 막 두께가 작은 것을 나타내는 경우에는 상기 외주면에 공급하는 처리 가스의 양이 상기 중앙면보다 많아지도록 상기 가스를 공급한다.
(부기14)
부기13에 기재된 기판 처리 장치로서 바람직하게는,
상기 기판 재치부는 수신한 상기 막 두께 분포 데이터의 상기 실리콘 함유막의 막 두께 분포가 상기 기판의 중앙면보다 그 외주면의 막 두께가 작은 것을 나타내는 경우에는 상기 기판의 외주면의 온도가 상기 중앙면의 온도보다 높아지도록 상기 기판의 온도 분포를 조정한다.
(부기15)
부기1에 기재된 기판 처리 장치로서 바람직하게는,
상기 가스 공급부는 수신한 상기 막 두께 분포 데이터의 상기 실리콘 함유막의 막 두께 분포가 상기 기판의 중앙면보다 그 외주면의 막 두께가 작은 것을 나타내는 경우에는 상기 외주면에 공급하는 처리 가스의 주성분의 농도가 상기 중앙면보다 크게 되도록 상기 가스를 공급한다.
(부기16)
부기15에 기재된 기판 처리 장치로서 바람직하게는,
상기 가스 공급부는 상기 처리 가스의 농도를 제어할 때에는 상기 중앙면에 공급하는 처리 가스에 첨가하는 불활성 가스의 공급량이 상기 외주면에 공급하는 처리 가스에 첨가하는 불활성 가스의 공급량보다 많아지도록 상기 가스를 공급한다.
(부기17)
부기1에 기재된 기판 처리 장치로서 바람직하게는,
상기 기판 재치부는 수신한 상기 막 두께 분포 데이터의 상기 실리콘 함유막의 막 두께 분포가 상기 기판의 중앙면보다 그 외주면의 막 두께가 작은 것을 나타내는 경우에는 상기 기판의 외주면의 온도가 상기 중앙면의 온도보다 높아지도록 상기 기판의 온도 분포를 조정한다.
(부기18)
본 발명의 또 다른 형태에 의하면,
기판 상에 형성된 실리콘 함유막을 형성하는 제1 장치;
상기 실리콘 함유막을 연마하는 제2 장치;
연마 후의 상기 실리콘 함유막의 막 두께 분포를 측정하는 제3 장치; 및
연마 후의 상기 실리콘 함유막 상에 상기 막 두께 분포와는 다른 막 두께 분포로 하드 마스크 막을 형성하고, 기판 면내에서의 상기 하드 마스크 막의 높이의 분포가 소정의 범위 내가 되도록 처리하는 제4 장치;
를 포함하는 기판 처리 시스템이 제공된다.
(부기19)
부기18에 기재된 기판 처리 시스템으로서, 바람직하게는 또한 상기 하드 마스크 막에 대하여 소정의 패턴을 형성한다.
(부기20)
부기19에 기재된 기판 처리 시스템으로서, 바람직하게는,
상기 패터닝 시스템은 상기 기판에 대하여 노광 처리를 하는 노광 장치를 포함하고,
상기 제4 장치는 상기 노광 장치로 처리할 때에 초점 심도의 기판 면내 분포가 소정의 범위 내가 되도록 상기 하드 마스크 막의 기판 면내의 막 두께 분포를 제어한다.
(부기21)
본 발명의 또 다른 형태에 의하면,
기판 상에 실리콘 함유막을 형성하는 실리콘 함유막 형성 공정;
상기 기판을 연마하는 연마 공정;
상기 실리콘 함유막의 기판 면내에서의 막 두께 분포를 측정하는 측정 공정; 및
연마 후의 상기 실리콘 함유막 상에 상기 막 두께 분포와는 다른 막 두께 분포로 하드 마스크 막을 형성하는 하드 마스크 막 형성 공정;
을 포함하는 반도체 장치의 제조 방법이 제공된다.
(부기22)
본 발명의 또 다른 형태에 의하면,
연마된 상태의 실리콘 함유막을 포함하는 기판의 막 두께 분포 데이터를 수신하는 공정;
상기 기판을 기판 재치부에 재치하는 공정; 및
상기 막 두께 분포 데이터에 기초하여 상기 실리콘 함유막 상에 상기 막 두께 분포 데이터의 막 두께 분포와는 다른 막 두께 분포로 하드 마스크 막을 형성하는 하드 마스크 막 형성 공정;
을 포함하는 반도체 장치의 제조 방법이 제공된다.
(부기23)
본 발명의 또 다른 형태에 의하면,
연마된 상태의 실리콘 함유막을 포함하는 기판의 막 두께 분포 데이터를 수신하는 순서;
상기 기판을 기판 재치부에 재치하는 순서; 및
상기 막 두께 분포 데이터에 기초하여 상기 실리콘 함유막 상에 상기 막 두께 분포 데이터의 막 두께 분포와는 다른 막 두께 분포로 하드 마스크 막을 형성하도록 처리하는 순서;
를 컴퓨터에 실행시키는 프로그램이 제공된다.
(부기24)
본 발명의 또 다른 형태에 의하면,
연마된 상태의 실리콘 함유막을 포함하는 기판의 막 두께 분포 데이터를 수신하는 순서;
상기 기판을 기판 재치부에 재치하는 순서; 및
상기 막 두께 분포 데이터에 기초하여 상기 실리콘 함유막 상에 상기 막 두께 분포 데이터의 막 두께 분포와는 다른 막 두께 분포로 하드 마스크 막을 형성하도록 처리하는 순서;
를 컴퓨터에 실행시키는 프로그램을 격납하는 기록 매체가 제공된다.
(부기25)
본 발명의 또 다른 형태에 의하면,
기판 상에 형성된 게이트 전극층으로서 구성되는 실리콘 함유막의 막 두께 분포 데이터를 수신하는 수신부;
상기 기판을 재치하는 기판 재치부; 및
상기 실리콘 함유막 상에 상기 막 두께 분포 데이터의 막 두께 분포와 다른 막 두께 분포로 하드 마스크 막을 형성하고, 기판 면내에서의 상기 하드 마스크 막의 높이의 분포가 소정의 범위 내가 되도록 가스를 공급하는 가스 공급부;
를 포함하는 기판 처리 장치가 제공된다.
(부기26)
본 발명의 또 다른 형태에 의하면,
기판 상에 형성된 더미 게이트 전극층으로서 구성되는 실리콘 함유막의 막 두께 분포 데이터를 수신하는 수신부;
상기 기판을 재치하는 기판 재치부; 및
상기 실리콘 함유막 상에 상기 막 두께 분포 데이터의 막 두께 분포와 다른 막 두께 분포로 하드 마스크 막을 형성하고, 기판 면내에서의 상기 하드 마스크 막의 높이의 분포가 소정의 범위 내가 되도록 가스를 공급하는 가스 공급부;
를 포함하는 기판 처리 장치가 제공된다.
200: 웨이퍼(기판) 201: 처리실
202: 처리 용기 212: 기판 재치대
232: 버퍼실 234: 샤워 헤드
260: 컨트롤러 263: 수신부

Claims (19)

  1. 기판 상에 형성된 실리콘 함유막의 막 두께 분포 데이터를 수신하는 수신부;
    상기 기판이 재치되는 기판 재치부; 및
    상기 실리콘 함유막 상에 상기 막 두께 분포 데이터의 막 두께 분포와는 다른 막 두께 분포로 하드 마스크 막을 형성하고, 상기 기판의 면내(面內)에서 상기 하드 마스크 막의 높이의 분포가 소정 범위 내가 되도록 가스를 공급하는 가스 공급부;
    를 포함하는 기판 처리 장치.
  2. 제1항에 있어서,
    상기 가스 공급부는 수신한 상기 막 두께 분포 데이터의 상기 실리콘 함유막의 막 두께 분포가 상기 기판의 중앙면보다 그 외주면의 막 두께가 큰 것을 나타내는 경우에는 상기 외주면에서의 상기 기판의 단위 면적당의 처리 가스의 주성분의 폭로량이 상기 중앙면보다 적어지도록 상기 가스를 공급하는 기판 처리 장치.
  3. 제2항에 있어서,
    상기 기판 재치부는 수신한 상기 막 두께 분포 데이터의 상기 실리콘 함유막의 막 두께 분포가 상기 기판의 중앙면보다 그 외주면의 막 두께가 큰 것을 나타내는 경우에는 상기 기판의 중앙면의 온도가 상기 외주면의 온도보다 높아지도록 상기 기판의 온도 분포를 조정하는 기판 처리 장치.
  4. 제1항에 있어서,
    상기 가스 공급부는 수신한 상기 막 두께 분포 데이터의 상기 실리콘 함유막의 막 두께 분포가 상기 기판의 중앙면보다 그 외주면의 막 두께가 큰 것을 나타내는 경우에는 상기 외주면에 공급하는 처리 가스의 양이 상기 중앙면보다 적어지도록 상기 가스를 공급하는 기판 처리 장치.
  5. 제4항에 있어서,
    상기 기판 재치부는 수신한 상기 막 두께 분포 데이터의 상기 실리콘 함유막의 막 두께 분포가 상기 기판의 중앙면보다 그 외주면의 막 두께가 큰 것을 나타내는 경우에는 상기 기판의 중앙면의 온도가 상기 외주면의 온도보다 높아지도록 상기 기판의 온도 분포를 조정하는 기판 처리 장치.
  6. 제1항에 있어서,
    상기 가스 공급부는 수신한 상기 막 두께 분포 데이터의 상기 실리콘 함유막의 막 두께 분포가 상기 기판의 중앙면보다 그 외주면의 막 두께가 큰 것을 나타내는 경우에는 상기 외주면에 공급하는 처리 가스의 주성분의 농도가 상기 중앙면보다 작아지도록 상기 가스를 공급하는 기판 처리 장치.
  7. 제6항에 있어서,
    상기 가스 공급부는 상기 처리 가스의 농도를 제어할 때에는 상기 외주면에 공급하는 처리 가스에 첨가하는 불활성 가스의 공급량이 상기 중앙면에 공급하는 처리 가스에 첨가하는 불활성 가스의 공급량보다 많아지도록 상기 가스를 공급하는 기판 처리 장치.
  8. 제1항에 있어서,
    상기 기판 재치부는 수신한 상기 막 두께 분포 데이터의 상기 실리콘 함유막의 막 두께 분포가 상기 기판의 중앙면보다 그 외주면의 막 두께가 큰 것을 나타내는 경우에는 상기 기판의 중앙면의 온도가 상기 외주면의 온도보다 높아지도록 상기 기판의 온도 분포를 조정하는 기판 처리 장치.
  9. 제1항에 있어서,
    상기 가스 공급부는 수신한 상기 막 두께 분포 데이터의 상기 실리콘 함유막의 막 두께 분포가 상기 기판의 중앙면보다 그 외주면의 막 두께가 작은 것을 나타내는 경우에는 상기 외주면에서의 상기 기판의 단위 면적당의 처리 가스의 주성분의 폭로량이 상기 중앙면보다 크게 되도록 상기 가스를 공급하는 기판 처리 장치.
  10. 제9항에 있어서,
    상기 기판 재치부는 수신한 상기 막 두께 분포 데이터의 상기 실리콘 함유막의 막 두께 분포가 상기 기판의 중앙면보다 그 외주면의 막 두께가 작은 것을 나타내는 경우에는 상기 기판의 외주면의 온도를 상기 중앙면의 온도보다 높게 하도록 상기 기판의 온도 분포를 조정하는 기판 처리 장치.
  11. 제1항에 있어서,
    상기 가스 공급부는 수신한 상기 막 두께 분포 데이터의 상기 실리콘 함유막의 막 두께 분포가 상기 기판의 중앙면보다 그 외주면의 막 두께가 작은 것을 나타내는 경우에는 상기 외주면에 공급하는 처리 가스의 양이 상기 중앙면보다 많아지도록 상기 가스를 공급하는 기판 처리 장치.
  12. 제11항에 있어서,
    상기 기판 재치부는 수신한 상기 막 두께 분포 데이터의 상기 실리콘 함유막의 막 두께 분포가 상기 기판의 중앙면보다 그 외주면의 막 두께가 작은 것을 나타내는 경우에는 상기 기판의 외주면의 온도가 상기 중앙면의 온도보다 높아지도록 상기 기판의 온도 분포를 조정하는 기판 처리 장치.
  13. 제1항에 있어서,
    상기 가스 공급부는 수신한 상기 막 두께 분포 데이터의 상기 실리콘 함유막의 막 두께 분포가 상기 기판의 중앙면보다 그 외주면의 막 두께가 작은 것을 나타내는 경우에는 상기 외주면에 공급하는 처리 가스의 주성분의 농도가 상기 중앙면보다 크게 되도록 상기 가스를 공급하는 기판 처리 장치.
  14. 제13항에 있어서,
    상기 가스 공급부는 상기 처리 가스의 농도를 제어할 때에는 상기 중앙면에 공급하는 처리 가스에 첨가하는 불활성 가스의 공급량이 상기 외주면에 공급하는 처리 가스에 첨가하는 불활성 가스의 공급량보다 많아지도록 상기 가스를 공급하는 기판 처리 장치.
  15. 제1항에 있어서,
    상기 기판 재치부는 수신한 상기 막 두께 데이터의 상기 실리콘 함유막의 막 두께 분포가 상기 기판의 중앙면보다 그 외주면의 막 두께가 작은 것을 나타내는 경우에는 상기 기판의 외주면의 온도가 상기 중앙면의 온도보다 높아지도록 상기 기판의 온도 분포를 조정하는 기판 처리 장치.
  16. 기판 상에 실리콘 함유막을 형성하는 제1 장치;
    상기 실리콘 함유막을 연마하는 제2 장치;
    연마된 후의 상기 실리콘 함유막의 막 두께 분포를 측정하는 제3 장치; 및
    연마된 후의 상기 실리콘 함유막 상에 상기 막 두께 분포와는 다른 막 두께 분포로 하드 마스크 막을 형성하고, 상기 기판의 면내에서의 상기 하드 마스크 막의 높이의 분포가 소정 범위 내가 되도록 처리하는 제4 장치;
    를 포함하는 기판 처리 시스템.
  17. 기판 상에 실리콘 함유막을 형성하는 실리콘 함유막 형성 공정;
    상기 기판을 연마하는 연마 공정;
    상기 실리콘 함유막의 기판 면내에서의 막 두께 분포를 측정하는 측정 공정; 및
    연마 후의 상기 실리콘 함유막 상에 상기 막 두께 분포와는 다른 막 두께 분포로 하드 마스크 막을 형성하는 하드 마스크 막 형성 공정;
    을 포함하는 반도체 장치의 제조 방법.
  18. 연마된 상태의 실리콘 함유막을 포함하는 기판의 막 두께 분포 데이터를 수신하는 공정;
    상기 기판을 기판 재치부에 재치하는 공정; 및
    상기 막 두께 분포 데이터에 기초하여 상기 실리콘 함유막 상에 상기 막 두께 분포 데이터의 막 두께 분포와는 다른 막 두께 분포로 하드 마스크 막을 형성하는 하드 마스크 막 형성 공정;
    을 포함하는 반도체 장치의 제조 방법.
  19. 연마된 상태의 실리콘 함유막을 포함하는 기판의 막 두께 분포 데이터를 수신하는 순서;
    상기 기판을 기판 재치부에 재치하는 순서; 및
    상기 막 두께 분포 데이터에 기초하여 상기 실리콘 함유막 상에 상기 막 두께 분포 데이터의 막 두께 분포와는 다른 막 두께 분포로 하드 마스크 막을 형성하도록 처리하는 순서;
    를 컴퓨터에 실행시키는 프로그램을 격납하는 기록 매체.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180129455A (ko) * 2017-05-26 2018-12-05 주성엔지니어링(주) 기판 처리 장치 및 기판 처리 방법

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6877631B2 (ja) * 2018-03-20 2021-05-26 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ 半導体装置の製造方法、基板処理装置、およびプログラム
JP7236953B2 (ja) * 2019-08-05 2023-03-10 東京エレクトロン株式会社 成膜装置および成膜方法
JP2024016313A (ja) * 2020-12-24 2024-02-07 Ａｇｃ株式会社 部材形成方法、積層体製造方法および部材形成装置
CN114473853B (zh) * 2021-12-21 2023-05-02 北京子牛亦东科技有限公司 一种用于化学机械研磨设备的研磨头的隔膜

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1154440A (ja) * 1997-07-31 1999-02-26 Nec Corp 半導体製造装置
US6033921A (en) * 1998-04-06 2000-03-07 Advanced Micro Devices, Inc. Method for depositing a material of controlled, variable thickness across a surface for planarization of that surface
KR20080067977A (ko) * 2007-01-17 2008-07-22 후지쯔 가부시끼가이샤 반도체 장치 및 반도체 장치의 제조 방법
JP2013026399A (ja) 2011-07-20 2013-02-04 Hitachi High-Technologies Corp プラズマ処理方法及びプラズマアッシング装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5628869A (en) * 1994-05-09 1997-05-13 Lsi Logic Corporation Plasma enhanced chemical vapor reactor with shaped electrodes
JP3897963B2 (ja) * 2000-07-25 2007-03-28 株式会社Ｓｕｍｃｏ 半導体ウェーハおよびその製造方法
US20060042754A1 (en) * 2004-07-30 2006-03-02 Tokyo Electron Limited Plasma etching apparatus
JP2009238874A (ja) * 2008-03-26 2009-10-15 Toshiba Corp 半導体メモリ及びその製造方法
US8853084B2 (en) * 2013-01-31 2014-10-07 International Business Machines Corporation Self-adjusting gate hard mask
JP6403431B2 (ja) * 2013-06-28 2018-10-10 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ 基板処理装置、流量監視方法及び半導体装置の製造方法並びに流量監視プログラム
JP2016051736A (ja) * 2014-08-28 2016-04-11 株式会社東芝 半導体製造装置、半導体製造システムおよび半導体製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1154440A (ja) * 1997-07-31 1999-02-26 Nec Corp 半導体製造装置
US6033921A (en) * 1998-04-06 2000-03-07 Advanced Micro Devices, Inc. Method for depositing a material of controlled, variable thickness across a surface for planarization of that surface
KR20080067977A (ko) * 2007-01-17 2008-07-22 후지쯔 가부시끼가이샤 반도체 장치 및 반도체 장치의 제조 방법
JP2013026399A (ja) 2011-07-20 2013-02-04 Hitachi High-Technologies Corp プラズマ処理方法及びプラズマアッシング装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180129455A (ko) * 2017-05-26 2018-12-05 주성엔지니어링(주) 기판 처리 장치 및 기판 처리 방법

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