KR20170005723A - 적층 전자부품 및 적층 전자부품의 실장 기판 - Google Patents

적층 전자부품 및 적층 전자부품의 실장 기판 Download PDF

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Abstract

본 발명의 일 실시형태에 의하면 제1 세라믹 바디, 상기 제1 세라믹 바디의 상면 및 하면에 배치된 제1 외부전극, 및 상기 제1 외부전극과 이격되며 상기 제1 세라믹 바디의 상면 및 하면에 배치된 제2 외부전극을 포함하는 제1 커패시터; 및 제2 세라믹 바디, 상기 제2 세라믹 바디의 하면에 배치된 제3 외부전극, 및 상기 제3 외부전극과 이격되며 상기 제2 세라믹 바디의 하면에 배치된 제4 외부전극을 포함하며, 상기 제1 커패시터의 상측에 배치되어 상기 제1 커패시터와 전기적으로 연결되는 제2 커패시터; 를 포함하고, 상기 제1 세라믹 바디의 상면 및 상기 제2 세라믹 바디의 하면을 관통하는 전류 경로가 형성되는 적층 전자부품을 제공한다.

Description

적층 전자부품 및 적층 전자부품의 실장 기판{stacked electronic component and and circuit board for mounting the same}
본 발명은 적층 전자부품 및 적층 전자부품이 실장된 회로기판에 관한 것이다.
커패시터, 인턱터, 압전체 소자, 바리스터 또는 서미스터 등의 세라믹 재료를 사용하는 전자부품은 세라믹 재료로 이루어진 세라믹 본체, 본체 내부에 형성된 내부전극 및 상기 내부전극과 접속되도록 세라믹 본체 표면에 설치된 외부전극을 구비한다.
세라믹 전자부품 중 적층 세라믹 커패시터는 적층된 복수의 유전체층, 일 유전체층을 사이에 두고 대향 배치되는 내부전극, 상기 내부전극에 전기적으로 접속된 외부전극을 포함한다.
적층 세라믹 커패시터를 2 이상 적층하는 적층 전자부품의 경우, 적층 세라믹 커패시터를 적층 및 결합하는 과정에서 용량과 무관한 부피증가가 발생할 수 있다.
또한 적층 세라믹 커패시터를 포함하는 전자부품의 경우 등가직렬인덕턴스(Equivalent Series Inductance, ESL) 값이 문제될 수 있는데, 용도에 따라 등가직렬인덕턴스가 낮은 전자부품이 요구되고 있다.
일본공개특허 제1999-329892호
본 발명의 일 실시형태는 용량과 무관한 부피증가를 감소시키고, 낮은 등가직렬인덕턴스 값의 구현이 가능한 적층 전자부품 및 적층 전자부품의 실장 기판을 제공하고자 한다.
상기 과제를 해결하기 위하여, 본 발명의 일 실시형태에 따른 적층 전자부품은 제1 커패시터 및 상기 제1 커패시터의 상측에 배치되어 상기 제1 커패시터와 전기적으로 연결되는 제2 커패시터를 포함하며, 기판 실장 시 실장면과 수직한 면에서 전류 경로(Current Loop)가 형성되도록 제1 커패시터 및 제2 커패시터의 내부전극 및 외부전극을 배치할 수 있다.
또한, 본 발명의 또 다른 일 실시형태는 상기 적층 전자부품의 실장 기판을 제공한다.
본 발명의 실시형태에 의하면 용량과 무관한 부피증가가 적으며, 낮은 등가직렬인덕턴스 값의 구현이 가능한 적층 전자부품 및 적층 전자부품의 실장 기판을 제공할 수 있다.
도 1은 본 발명 일 실시 형태에 따른 적층 전자부품을 개략적으로 나타내는 사시도이다.
도 2는 도 1의 A-A' 단면도이다.
도 3은 본 발명의 일 실시형태에 따른 제1 커패시터의 제1 세라믹 바디에 대한 분해 사시도이다.
도 4는 본 발명의 일 실시형태에 따른 제2 커패시터의 제2 세라믹 바디에 대한 분해 사시도이다.
도 5는 본 발명의 일 실시형태에 따른 적층 전자부품이 인쇄회로기판에 실장된 모습을 도시한 사시도이다.
도 6은 도 5의 B-B' 단면도이다.
도 7은 본 발명의 일 실시형태에 따른 적층 전자부품의 실장기판의 변형예를 을 나타내는 단면도이다.
도 8은 본 발명의 일 실시형태에 따른 적층 전자부품의 실장기판의 또 다른 변형예를 나타내는 단면도이다.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
또한 명세서 전체에서, "상에" 형성된다고 하는 것은 직접적으로 접촉하여 형성되는 것을 의미할 뿐 아니라, 사이에 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
덧붙여, 명세서 전체에서, 어떤 부분이 다른 부분과 '연결'되어 있다고 할 때, 이는 '직접적으로 연결'되어 있는 경우뿐만 아니라, 그 중간에 다른 소자를 사이에 두고 '간접적으로 연결'되어 있는 경우도 포함한다.
적층 전자부품
본 발명의 일 실시형태에 따른 적층 전자부품은 상하로 배치된 제1 커패시터 및 제2 커패시터를 포함한다.
상기 제2 커패시터는 제1 커패시터와 전기적으로 연결되며 제1 커패시터의 상측에 배치된다.
본 발명의 일 실시형태에 의하면 상기 제1 커패시터와 제2 커패시터는 상기 제1 세라믹 바디의 상면과 상기 제2 세라믹 바디의 하면을 통해 전기적으로 연결되어, 기판 실장 시 실장면과 수직한 면에서 전류 경로(Current Loop)가 형성될 수 있다.
이로 인해, 적층 전자부품에 포함된 커패시터의 전류 경로(Current Loop)의 사이즈를 줄 일 수 있어 커패시터의 등가직렬인덕턴스(Equivalent Series Inductance, ESL)를 감소시킬 수 있으며, 이로 인해 적층 전자부품의 등가직렬인덕턴스(Equivalent Series Inductance, ESL)를 감소시킬 수 있다.
상기 제1 커패시터와 상기 제1 커패시터는 직렬로 연결될 수 있다.
이하 도면을 참조하여 본 발명의 실시형태를 상세히 설명하지만, 본 발명이 이에 제한되는 것은 아니다.
본 발명의 실시 예들을 명확하게 설명하기 위해 방향을 정의하면, 도면에 표시된 L, W 및 T는 각각 세라믹 본체의 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 여기서, 두께 방향은 적층 전자부품의 기판 실장 시 실장면과 수직한 방향과 동일한 개념으로 사용될 수 있다.
또한, 본 실시 형태에서는 설명의 편의를 위해 적층 전자부품에 포함된 세라믹 바디의 두께 방향으로 서로 마주보는 면을 상하면으로 설정하여 설명하기로 한다.
도 1은 본 발명 일 실시 형태에 따른 적층 전자부품을 개략적으로 나타내는 사시도이고, 도 2는 도 1의 A-A' 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시형태에 따른 적층 전자부품(100)은 제1 커패시터(101a) 및 제1 커패시터(101a)의 상측에 배치된 제2 커패시터(101b)를 포함한다.
상기 제1 커패시터(101a)는 제1 세라믹 바디(110a)와 제1 및 제2 외부전극(131a, 131a', 132a, 132a')을 포함한다.
상기 제1 외부전극(131a, 131a')은 상기 제1 세라믹 바디(110a)의 하면에 배치되는 하면 제1 외부전극(131a)와 상기 제1 세라믹 바디(110a)의 상면에 배치되는 상면 제1 외부전극(131a')를 포함한다.
상기 제2 외부전극(132a, 132a')은 상기 제1 세라믹 바디(110a)의 하면에 배치되는 하면 제2 외부전극(132a)와 상기 제1 세라믹 바디(110a)의 상면에 배치되는 상면 제2 외부전극(132a')을 포함한다.
상기 제2 커패시터(101a)는 제2 세라믹 바디(110b)와 제3 및 제4 외부전극(131b, 132b)을 포함한다. 상기 제3 외부전극(131b)은 상기 제2 세라믹 바디(110b)의 하면에 배치되며, 상기 제4 외부전극(132b)은 상기 제2 세라믹 바디(110b)의 하면에 배치된다.
도 3은 본 발명의 일 실시형태에 따른 제1 커패시터(101a)의 제1 세라믹 바디(110a)에 대한 분해 사시도이다.
도 2 및 도 3을 참조하면, 상기 제1 세라믹 바디(110a)는 제1 내부전극(121a) 및 제2 내부전극(122a)을 포함하며, 상기 제1 및 제2 내부전극은 하나의 제1 유전체층(111a)을 사이에 두고 상기 유전체층(111a) 상에 번갈아 배치될 수 있다.
상기 세라믹 바디(110a)는 복수의 제1 유전체층과 제1 및 제2 내부전극을 적층한 다음 소성하여 형성될 수 있다.
상기 제1 유전체층(111a)은 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 분말을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
상기 제1 및 제2 내부 전극(121a, 122a)은 서로 다른 극성을 갖는 전극으로서, 제1 유전체층(111a)에 소정의 두께로 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 형성할 수 있다.
이때, 상기 도전성 페이스트에 포함되는 도전성 금속은 예컨대 니켈(Ni), 구리(Cu), 팔라듐(Pd) 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 상기 도전성 페이스트의 인쇄 방법은 예컨대 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
제1 및 제2 내부 전극(121a, 122a)은, 제1 세라믹 바디 내에서 제1 유전체층(111a)의 적층 방향을 따라 서로 대향되게 번갈아 적층된다.
본 발명의 일 실시형태에 의하면, 상기 제1 유전체층(111a)은 제1 세라믹 바디의 폭 방향을 따라 적층되며, 상기 제1 및 제2 내부전극(121a, 122a)은 상기 제1 세라믹 바디의 상면 및 하면에 대하여 수직으로 배치된다.
본 발명의 일 실시형태에 의하면 상기 제1 및 제2 내부전극(121a, 122a)은 제1 세라믹 바디(110a)의 상면 및 하면으로 인출된다. 즉, 제1 내부전극(121a)은 제1 세라믹 바디(110a)의 상면 및 하면으로 인출되는 제1 리드부를 포함하고, 제2 내부전극(122a)은 제1 세라믹 바디(110a)의 상면 및 하면으로 인출되는 제2 리드부를 포함한다.
한편, 제1 커패시터(101a)의 제1 외부전극(131a, 131a')은 제1 세라믹 바디(110a)의 상면 및 하면에 배치되어 제1 세라믹 바디의 상면 및 하면으로 인출되는 제1 내부전극과 연결되고, 제1 커패시터(101a)의 제2 외부전극(132a, 132a')은 제1 세라믹 바디의 상면 및 하면에서 상기 제1 외부전극(131a, 131a')과 이격되도록 배치되어 제1 세라믹 바디의 상면 및 하면으로 인출되는 제2 내부전극과 연결된다.
도 4는 본 발명의 일 실시형태에 따른 제2 커패시터(101b)의 제2 세라믹 바디(110b)에 대한 분해 사시도이다.
도 2 및 도 4를 참조하면, 상기 제2 세라믹 바디(110b)는 제3 내부전극(121b) 및 제4 내부전극(122b)을 포함하며, 상기 제3 및 제4 내부전극은 하나의 제2 유전체층(111b)을 사이에 두고 상기 제2 유전체층(111b) 상에 번갈아 배치될 수 있다.
상기 제2 세라믹 바디(110b)는 복수의 제2 유전체층과 제3 및 제4 내부전극을 적층한 다음 소성하여 형성될 수 있다.
상기 제2 유전체층(111b)은 상술한 제1 유전체층(111a)과 동일하게 형성되거나, 서로 다른 종류의 유전체재료로 형성될 수 있으며 본 발명이 이에 한정되는 것은 아니다.
상기 제3 및 제4 내부 전극(121b, 122b)은 서로 다른 극성을 갖는 전극으로서, 제2 유전체층(111a)에 소정의 두께로 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 형성할 수 있다.
상기 제3 및 제4 내부 전극(121b, 122b)은 상술한 제1 및 제2 내부전극(121a, 122a)과 유사한 방법으로 형성될 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
제3 및 제4 내부 전극(121b, 122b)은, 제2 세라믹 바디(101b) 내에서 제2 유전체층(111b)의 적층 방향을 따라 서로 대향되게 번갈아 적층된다.
본 발명의 일 실시형태에 의하면, 상기 제2 유전체층(111b)은 제2 세라믹 바디의 폭 방향을 따라 적층되며, 상기 제3 및 제4 내부전극(121b, 122b)은 상기 제2 세라믹 바디의 상면 및 하면에 대하여 수직으로 배치된다.
본 발명의 일 실시형태에 의하면 상기 제3 및 제4 내부전극(121b, 122b)은 제2 세라믹 바디(110b)의 하면으로 인출된다. 제3 내부전극(121b)은 제2 세라믹 바디(110b)의 하면으로 인출되는 제3 리드부를 포함하고, 제4 내부전극(122b)은 제2 세라믹 바디(110b)의 하면으로 인출되는 제4 리드부를 포함한다.
한편, 제2 커패시터(101b)의 제3 외부전극(131b)은 제2 세라믹 바디(110b)의 하면에 배치되어 제2 세라믹 바디의 하면으로 인출되는 제3 내부전극과 연결되고, 제2 커패시터(101b)의 제4 외부전극(132b)은 제2 세라믹 바디의 하면에서 상기 제3 외부전극(131b)과 이격되도록 배치되어 제2 세라믹 바디의 하면으로 인출되는 제4 내부전극과 연결된다.
본 발명의 일 실시형태와 같이, 제1 및 제2 커패시터(101a, 101b)의 외부전극(131a, 131a', 132a, 132a', 131b, 132b)이 세라믹 바디(110a, 110b)의 상면 또는 하면에 배치되는 경우, 외부전극의 면적 감소로 용량 대비 전자부품의 칩 사이즈를 감소시킬 수 있다. 또는 동일 사이즈 대비 전자부품의 용량을 증가시킬 수 있다.
또한, 제1 및 제2 커패시터의 외부전극이 세라믹 바디의 측면에 배치된 경우에 비하여 량과 무관한 적층 전자부품의 부피증가를 감소할 수 있다.
제1 및 제2 커패시터(101a, 101b)의 제1 내지 제4 외부전극(131a, 131a', 132a, 132a', 131b, 132b)은 각각이 배치된 세라믹 바디(110a, 110b)의 상면 또는 하면에서 세라믹 바디의 폭 방향 양측면으로 소정 길이 연장될 수 있다.
제1 및 제2 커패시터(101a, 101b)의 외부전극(131a, 131a', 132a, 132a', 131b, 132b)은 도전성 금속을 포함하는 도전성 페이스트에 의해 형성될 수 있다.
이때, 상기 도전성 금속은 예컨대 니켈(Ni), 구리(Cu), 팔라듐(Pd), 금(Au) 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
한편, 본 발명의 일 실시형태에 의하면 제1 커패시터(101a)의 상면 제1 외부전극(131a')과 제2 커패시터(101b)의 제3 외부전극(131b)이 전기적으로 연결되며, 제1 커패시터(101a)의 상면 제2 외부전극(132a')과 제2 커패시터(101b)의 제4 외부전극(132b)이 연결될 수 있다.
이때, 제1 커패시터(101a)의 상면 제1 외부전극(131a')과 제2 커패시터(101b)의 제3 외부전극(131b) 및 제1 커패시터(101a)의 상면 제2 외부전극(132a')과 제2 커패시터(101b)의 제4 외부전극(132b) 각각은 도전성 접착제(151, 152)에 의해 접착 및 전기적으로 연결될 수 있다.
상기 도전성 접착제(151, 152)는 솔더일 수 있으며 이에 제한되는 것은 아니다.
또는 상기 도전성 접착제(151, 152)는 도전성의 입자와 베이스 수지를 포함할 수 있다.
상기 도전성 입자는 이에 제한되는 것은 아니나, 은(Ag) 입자 일 수 있으며, 상기 베이스 수지는 열경화성 수지일 수 있으며, 예를 들어 에폭시 수지를 사용할 수 있다. 또한 상기 도전성 접착제는 도전성 금속으로서 구리(Cu)를 포함할 수 있으나 반드시 이에 제한되는 것은 아니다.
제1 커패시터(101a)의 외부전극 중 제1 세라믹 바디(110a)의 하면에 배치된 하면 제1 외부전극(131a) 및 하면 제2 외부전극(132a)을 통해 외부전압이 적층 전자부품에 인가될 수 있다.
또한 제1 커패시터(101a)로 인가된 전압은 제1 커패시터(101a)의 외부전극 중 제1 세라믹 바디(110a)의 상면에 배치된 상면 제1 외부전극(131a') 및 상면 제2 외부전극(132a')을 통해 상기 제2 커패시터(101b)로 전달될 수 있다.
상기 제2 커패시터(101b)는 제2 커패시터(101b)의 제2 세라믹 바디(110a)의 하면에 배치된 제3 외부전극(131b) 및 제4 외부전극(132b)을 통해 제1 커패시터(101a)로 부터 전압이 인가될 수 있다.
이로 인해, 적층 전자부품의 기판 실장 시 실장면에 수직한 면에서 적층 전자부품의 전류 경로가 형성되며, 적층 전자부품 내에 형성되는 전류 경로(Current Loop)의 사이즈를 줄일 수 있어 적층 전자부품의 등가직렬인덕턴스(Equivalent Series Inductance, ESL)를 감소시킬 수 있다.

적층 전자부품의 실장 기판(200)
도 5는 본 발명의 일 실시형태에 따른 적층 전자부품이 인쇄회로기판에 실장된 모습을 도시한 사시도이고, 도 6은 도 5의 B-B' 단면도이다.
도 5 및 도 6을 참조하면, 본 발명의 또 다른 실시형태에 따른 적층 전자부품의 실장 기판(200)은, 상부에 전극 패드(221, 222)를 갖는 인쇄회로기판(210)과 상기 인쇄회로기판(210) 위에 설치된 적층 전자부품(100) 및 상기 전극 패드(221, 222)와 상기 적층 전자부품(100)을 연결하는 솔더(230)를 포함한다.
본 실시 형태에 따른 적층 전자부품의 실장 기판(200)은 적층 전자부품(100)이 실장되는 인쇄회로기판(210)과, 인쇄회로기판(210)의 상면에 형성된 2개 이상의 전극 패드(221, 222)를 포함한다.
상기 전극 패드(221, 222)는 제1 및 제2 전극 패드(221, 222)를 포함하며, 상기 제1 전극패드(221)는 상기 적층 전자부품(100) 중 하부에 배치된 제1 커패시터(101a)의 하면 제1 외부전극(131a)과 연결될 수 있고, 상기 제2 전극패드(222)는 제1 커패시터(101a)의 하면 제2 외부전극(132a)와 연결될 수 있다.
이때, 하면 제1 외부전극(131a)과 하면 제2 외부전극(132a)는 각각 제1 및 제2 전극 패드(221, 222) 위에 접촉되게 위치한 상태에서 솔더(230)에 의해 인쇄회로기판(210)과 전기적으로 연결될 수 있다.
도 7은 본 발명의 일 실시형태에 따른 적층 전자부품의 실장기판의 변형예를 을 나타내는 단면도이다.
본 변형예에 의한 적층 전자부품의 실장기판(200')은 상기 적층 전자부품(100)과 상기 인쇄회로기판(210) 사이에 배치된 세라믹 기판(170)을 더 포함할 수 있다.
상기 세라믹 기판(170)은 절연바디(173) 및 상기 절연바디(173)의 외부면에 형성된 제1 도체층(171) 및 제2 도체층(172)을 포함하며, 상기 제1 도체층(171)은 상기 제1 커패시터(101a)의 하면 제1 외부전극(131a) 및 상기 인쇄회로기판의 제1 전극패드(221)와 연결되고, 상기 제2 도체층(172)은 상기 제1 커패시터(101a)의 하면 제2 외부전극(132a)과 상기 인쇄회로기판의 제2 전극패드(222)와 연결될 수 있다.
이에 제한되는 것은 아니나, 상기 제1 도체층(171)은 상기 절연바디(173)의 길이 방향 일면에서 상기 절연바디의 상면 및 하면으로 연장되고, 상기 제2 도체층(172)은 상기 절연바디(173)의 길이 방향 타면에서 상기 절연바디의 상면 및 하면으로 연장될 수 있다.
압전성 및 전왜성을 갖는 전자부품은 기판 실장시 어쿠스틱 노이즈를 발생시킬 수 있으며, 본 발명의 일 실시형태에 따른 적층 전자부품(100)의 경우에도 기판에 직접적으로 실장 시 어쿠스틱 노이즈(acoustic noise)가 발생하는 문제가 있다.
본 변형예와 같이 적층 전자부품(100)을 인쇄회로기판(210)에 직접 실장하지 않고 세라믹 기판(170)을 사이에 두고 실장함으로써 적층 전자부품에 의해 발생하는 어쿠스틱 노이즈를 저감할 수 있다.
도 8은 본 발명의 일 실시형태에 따른 적층 전자부품의 실장기판의 또 다른 변형예를 나타내는 단면도이다.
본 변형예에 의하면 적층 전자부품의 실장기판(200")은 도 7의 변형예에 의한 적층 전자부품의 실장기판에서 세라믹 기판의 절연바디(173)를 관통하는 도전성 비아(174, 175)를 더 포함할 수 있다.
예를 들어, 도 8에 도시된 바와 같이, 상기 적층 전자부품(100)과 상기 인쇄회로기판(210) 사이에 배치된 세라믹 기판(170')은, 절연바디(173)의 상면으로 연장된 제1 도체층(171)의 영역과 상기 절연바디(173)의 하면으로 연장된 제1 도체층(171)의 영역을 연결하고 상기 절연바디를 관통하는 제1 도전성 비아(174) 및 상기 절연바디(173)의 상면으로 연장된 제2 도체층(172)의 영역과 상기 절연바디(173)의 하면으로 연장된 제2 도체층(172)의 영역을 연결하고 상기 절연바디를 관통하는 제2 도전성 비아(175)를 포함할 수 있다.
도 7의 변형예와 같이, 적층 전자부품과 인쇄회로기판 사이에 세라믹 기판을 배치하는 경우, 적층 전자부품에 의해 발생하는 어쿠스틱 노이즈를 저감할 수 있는 효과는 있으나, 인쇄회로기판의 전극 패드를 통해 인가되는 전압이 세라믹 기판을 지나 적층 전자부품에 인가되기 때문에 등가직렬인덕턴스가 증가하는 문제가 있다.
하지만 본 변형예(도 8)와 같이 세라믹 기판의 절연바디를 관통하는 도전성 비아를 형성하는 경우 세라믹 기판에 의해 발생하는 등가직렬인덕턴스의 증가를 줄일 수 있는 효과가 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100 : 적층 전자부품
101a, 101b : 제1 및 제2 커패시터
151, 152 : 도전성 접착제
200 : 적층 전자부품의 실장 기판
210 : 인쇄회로기판
230 : 솔더

Claims (16)

  1. 제1 세라믹 바디, 상기 제1 세라믹 바디의 상면 및 하면에 배치된 제1 외부전극, 및 상기 제1 외부전극과 이격되며 상기 제1 세라믹 바디의 상면 및 하면에 배치된 제2 외부전극을 포함하는 제1 커패시터; 및
    제2 세라믹 바디, 상기 제2 세라믹 바디의 하면에 배치된 제3 외부전극, 및 상기 제3 외부전극과 이격되며 상기 제2 세라믹 바디의 하면에 배치된 제4 외부전극을 포함하며, 상기 제1 커패시터의 상측에 배치되어 상기 제1 커패시터와 전기적으로 연결되는 제2 커패시터; 를 포함하고,
    상기 제1 세라믹 바디의 상면 및 상기 제2 세라믹 바디의 하면을 관통하는 전류 경로가 형성되는 적층 전자부품.
  2. 제1항에 있어서,
    기판 실장 시 실장면과 수직한 면에서 전류 경로가 형성되는 적층 전자부품.
  3. 제1항에 있어서,
    상기 제1 커패시터와 상기 제2 커패시터는 직렬로 연결되는 적층 전자부품.
  4. 제1항에 있어서,
    상기 제1 외부전극은 상기 제3 외부전극과 전기적으로 연결되며, 상기 제2 외부전극은 상기 제4 외부전극과 전기적으로 연결되는 적층 전자부품.
  5. 제1항에 있어서,
    상기 제1 세라믹 바디는,
    상기 제1 세라믹 바디의 상면 및 하면으로 인출되어 상기 제1 외부전극과 연결되는 제1 내부전극, 및
    상기 제1 내부전극과 중첩되어 용량을 형성하고 상기 제1 세라믹 바디의 상면 및 하면으로 인출되어 상기 제2 외부전극과 연결되는 제2 내부전극을 포함하는 적층 전자부품.
  6. 제5항에 있어서,
    상기 제1 및 제2 내부전극은 상기 제1 세라믹 바디의 하면에 수직으로 배치되는 적층 전자부품.
  7. 제1항에 있어서,
    상기 제2 세라믹 바디는,
    상기 제2 세라믹 바디의 면으로 인출되어 상기 제3 외부전극과 연결되는 제3 내부전극, 및
    상기 제3 내부전극과 중첩되어 용량을 형성하고 상기 제2 세라믹 바디의 하면으로 인출되어 상기 제4 외부전극과 연결되는 제4 내부전극을 포함하는 적층 전자부품.
  8. 제7항에 있어서,
    상기 제3 및 제4 내부전극은 상기 제2 세라믹 바디의 하면에 수직으로 배치되는 적층 전자부품.
  9. 제4항에 있어서,
    상기 제1 외부전극과 상기 제3 외부전극 및 상기 제2 외부전극과 상기 제4 외부전극은 각각 도전성 접착제에 의해 전기적으로 연결되는 적층 전자부품.
  10. 상부에 전극 패드를 갖는 인쇄회로기판;
    상기 인쇄회로기판 위에 설치된 적층 전자부품; 및
    상기 전극 패드와 상기 적층 전자부품을 연결하는 솔더;를 포함하며,
    상기 적층 전자부품은,
    제1 세라믹 바디, 상기 제1 세라믹 바디의 상면 및 하면에 배치된 제1 외부전극, 및 상기 제1 외부전극과 이격되며 상기 제1 세라믹 바디의 상면 및 하면에 배치된 제2 외부전극을 포함하는 제1 커패시터, 및
    제2 세라믹 바디, 상기 제2 세라믹 바디의 하면에 배치된 제3 외부전극, 및 상기 제3 외부전극과 이격되며 상기 제2 세라믹 바디의 하면에 배치된 제4 외부전극을 포함하며, 상기 제1 커패시터의 상측에 배치되어 상기 제1 커패시터와 전기적으로 연결되는 제2 커패시터를 포함하고,
    상기 제1 세라믹 바디의 상면 및 상기 제2 세라믹 바디의 하면을 관통하는 전류 경로가 형성되는,
    적층 전자부품의 실장기판.
  11. 제10항에 있어서,
    상기 적층 전자부품과 상기 인쇄회로기판 사이에 배치된 세라믹 기판을 더 포함하는 적층 전자부품의 실장기판.
  12. 제11항에 있어서,
    상기 세라믹 기판은 절연바디 및 상기 절연바디의 외부면에 형성된 제1도체층 및 제2 도체층을 포함하며,
    상기 제1 도체층은 상기 제1 커패시터의 제1 외부전극과 상기 인쇄회로기판의 제1 전극패드와 연결되며,
    상기 제2 도체층은 상기 제1 커패시터의 제2 외부전극과 상기 인쇄회로기판의 제2 전극패드와 연결되는,
    적층 전자부품의 실장기판.
  13. 제12항에 있어서,
    상기 제1 도체층은 상기 절연바디의 길이 방향 일면에서 상기 절연바디의 상면 및 하면으로 연장되고,
    상기 제2 도체층은 상기 절연바디의 길이 방향 타면에서 상기 절연바디의 상면 및 하면으로 연장되는,
    적층 전자부품의 실장기판.
  14. 제13항에 있어서,
    상기 세라믹 기판은,
    상기 절연바디의 상면으로 연장된 제1 도체층의 영역과 상기 절연바디의 하면으로 연장된 제1 도체층의 영역을 연결하고 상기 절연바디를 관통하는 제1 도전성 비아; 및
    상기 절연바디의 상면으로 연장된 제2 도체층의 영역과 상기 절연바디의 하면으로 연장된 제2 도체층의 영역을 연결하고 상기 절연바디를 관통하는 제2 도전성 비아; 를 포함하는,
    적층 전자부품의 실장기판.
  15. 제10항에 있어서,
    상기 적층 전자부품은,
    상기 인쇄회로기판의 실장면과 수직한 면에서 전류 경로가 형성되는 적층 전자부품의 실장기판.
  16. 제10항에 있어서,
    상기 제1 커패시터와 상기 제2 커패시터는 직렬로 연결되는 적층 전자부품의 실장기판.
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