KR20160095282A - 불 휘발성 메모리 장치 및 그것의 읽기 방법 - Google Patents

불 휘발성 메모리 장치 및 그것의 읽기 방법 Download PDF

Info

Publication number
KR20160095282A
KR20160095282A KR1020150016170A KR20150016170A KR20160095282A KR 20160095282 A KR20160095282 A KR 20160095282A KR 1020150016170 A KR1020150016170 A KR 1020150016170A KR 20150016170 A KR20150016170 A KR 20150016170A KR 20160095282 A KR20160095282 A KR 20160095282A
Authority
KR
South Korea
Prior art keywords
word line
case
selected word
memory device
read voltage
Prior art date
Application number
KR1020150016170A
Other languages
English (en)
Other versions
KR102320955B1 (ko
Inventor
김보창
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020150016170A priority Critical patent/KR102320955B1/ko
Priority to US14/990,817 priority patent/US9508423B2/en
Publication of KR20160095282A publication Critical patent/KR20160095282A/ko
Application granted granted Critical
Publication of KR102320955B1 publication Critical patent/KR102320955B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G11C11/5635—Erasing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/22—Safety or protection circuits preventing unauthorised or accidental access to memory cells
    • G11C16/225—Preventing erasure, programming or reading when power supply voltages are outside the required ranges
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G11C16/3427—Circuits or methods to prevent or reduce disturbance of the state of a memory cell when neighbouring cells are read or written
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Security & Cryptography (AREA)
  • Read Only Memory (AREA)

Abstract

본 발명에 따른 불 휘발성 메모리 장치의 읽기 방법은 선택된 워드 라인에 제 1 읽기 전압을 인가하여 상기 선택된 워드 라인이 최하위 비트 페이지만 프로그램 된 메모리 셀들을 포함하는지 여부를 판별하는 단계, 상기 선택된 워드 라인이 상기 최하위 비트 페이지만 프로그램 된 메모리 셀들을 포함하는 경우, 상기 선택된 워드 라인에 상기 제 1 읽기 전압을 인가하여 오프 셀(Off cell)의 수를 카운트하는 단계, 그리고 읽기 동작 시, 상기 오프 셀(Off cell)의 수에 따라 상기 선택된 워드 라인에 인가되는 선택 읽기 전압을 변경하는 단계를 포함한다.

Description

불 휘발성 메모리 장치 및 그것의 읽기 방법{NONVOLATILE MEMORY DEVICE AND READING METHOD THEREOF}
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 불 휘발성 메모리 장치 및 그것의 읽기 방법에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치(volatile semiconductor memory device)와 불 휘발성 반도체 메모리 장치(non-volatile semiconductor memory device)로 구분된다.
휘발성 반도체 메모리 장치는 읽고 쓰는 속도가 빠르지만 외부 전원 공급이 끊기면 저장된 내용이 사라져 버리는 단점이 있다. 반면에 불 휘발성 반도체 메모리 장치는 외부 전원 공급이 중단되더라도 그 내용을 보존한다. 그러므로, 불 휘발성 반도체 메모리 장치는 전원이 공급되었는지의 여부에 관계없이 보존되어야 할 내용을 기억시키는 데 쓰인다. 불 휘발성 반도체 메모리 장치로는 마스크 롬(mask read-only memory, MROM), 프로그램 가능한 롬(programmable read-only memory, PROM), 소거 및 프로그램 가능한 롬(erasable programmable read-only memory, EPROM), 전기적으로 소거 및 프로그램 가능한 롬(electrically erasable programmable read-only memory, EEPROM) 등이 있다.
일반적으로, MROM, PROM 및 EPROM은 시스템 자체적으로 소거 및 쓰기가 자유롭지 않아서 일반 사용자들이 기억 내용을 갱신하기가 용이하지 않다. 이에 반해 EEPROM은 전기적으로 소거 및 쓰기가 가능하기 때문에, 계속적인 갱신이 필요한 시스템 프로그래밍(system programming)이나 보조 기억 장치로의 응용이 확대되고 있다. 특히 플래시(flash) EEPROM은 기존의 EEPROM에 비해 집적도가 높아, 대용량 보조 기억 장치로의 응용에 매우 유리하다. 플래시 EEPROM 중에서도 낸드형(NAND-type) 플래시 EEPROM(이하, '낸드형 플래시 메모리'라 칭함)은 다른 플래시 EEPROM에 비해 집적도가 매우 높은 장점을 가진다.
플래시 메모리 장치는, 각각의 메모리 셀에 저장되는 비트 수에 따라서 각각의 메모리 셀에 저장 가능한 데이터 상태가 결정된다. 하나의 메모리 셀에 1-비트 데이터를 저장하는 메모리 셀을 단일 비트 셀(single-bit cell) 또는 단일 레벨 셀(single-level cell ; SLC)이라 한다. 그리고, 하나의 메모리 셀에 멀티-비트 데이터(예를 들면, 2 비트 이상)를 저장하는 멀티 비트 셀(multi-bit cell), 멀티 레벨 셀(multi-level cell ; MLC), 또는 멀티 스테이트 셀(multi-state cell)이라 한다. 최근 들어, 메모리 장치에 대한 고집적 요구가 높아짐에 따라, 하나의 메모리 셀에 멀티-비트 데이터를 저장하는 멀티 레벨 플래시 메모리에 대한 연구가 활발히 진행되고 있다.
본 발명의 목적은 선택된 워드 라인의 상태에 따라 선택 읽기 전압을 조절하는 불 휘발성 메모리 장치 및 그것의 읽기 방법을 제공하는 데 있다.
본 발명에 따른 불 휘발성 메모리 장치의 읽기 방법은 선택된 워드 라인에 제 1 읽기 전압을 인가하여 상기 선택된 워드 라인이 최하위 비트 페이지만 프로그램 된 메모리 셀들을 포함하는지 여부를 판별하는 단계, 상기 선택된 워드 라인이 상기 최하위 비트 페이지만 프로그램 된 메모리 셀들을 포함하는 경우, 상기 선택된 워드 라인에 상기 제 1 읽기 전압을 인가하여 오프 셀(Off cell)의 수를 카운트하는 단계, 그리고 읽기 동작 시, 상기 오프 셀(Off cell)의 수에 따라 상기 선택된 워드 라인에 인가되는 선택 읽기 전압을 변경하는 단계를 포함한다.
본 발명에 따른 불 휘발성 메모리 장치의 읽기 방법은 선택된 워드 라인에 제 1 선택 읽기 전압을 인가하여 상기 선택된 워드 라인에 포함된 플래그 셀이 턴 온 되는지 여부를 판별하는 단계, 상기 플래그 셀이 턴 온 되는 경우, 상기 선택된 워드 라인에 상기 제 1 선택 읽기 전압을 인가하여 페일 비트의 수를 카운트하는 단계, 상기 페일 비트의 수가 제 1 기준값보다 큰 경우, 상기 선택된 워드 라인에 제 2 선택 읽기 전압보다 상승된 제 1 추가 선택 읽기 전압을 인가하여 읽기 동작을 수행하는 단계를 포함하되, 상기 제 2 선택 읽기 전압은 소거 상태와 상기 소거 상태에 인접한 프로그램 상태를 판별하기 위한 레벨을 가진다.
본 발명에 따른 불 휘발성 메모리 장치는 워드 라인들을 통해 연결되는 메모리 셀들 및 플래그 셀들을 포함하는 메모리 셀 어레이, 그리고 선택된 워드 라인에 연결된 플래그 셀에 제 1 선택 읽기 전압을 인가하여 상기 선택된 워드 라인이 최하위 비트 페이지만 프로그램 된 메모리 셀들을 포함하는지 판별하는 제어 로직를 포함하되, 상기 제어 로직은 상기 선택된 워드 라인에 상기 제 1 선택 읽기 전압을 인가하여 검출된 페일 비트의 수를 소정의 기준값들과 비교하여 제 2 선택 읽기 전압의 변경 여부를 결정하고, 상기 제 2 선택 읽기 전압은 소거 상태와 상기 소거 상태에 인접한 프로그램 상태를 판별하기 위한 레벨을 가진다.
본 발명에 따른 메모리 시스템은 워드 라인들을 통해 연결되는 메모리 셀들 및 플래그 셀들을 포함하는 불 휘발성 메모리 장치, 그리고 선택된 워드 라인에 연결된 플래그 셀에 제 1 선택 읽기 전압을 인가하여 상기 선택된 워드 라인이 최하위 비트 페이지만 프로그램 된 메모리 셀들을 포함하는지 판별하는 컨트롤러를 포함하되, 상기 컨트롤러는 상기 선택된 워드 라인에 상기 제 1 선택 읽기 전압을 인가하여 검출된 페일 비트의 수를 소정의 기준값들과 비교하여 제 2 선택 읽기 전압의 변경 여부를 결정하고, 상기 제 2 선택 읽기 전압은 소거 상태와 상기 소거 상태에 인접한 프로그램 상태를 판별하기 위한 레벨을 가진다.
이상의 본 발명에 따른 실시 예에 따르면 선택된 워드 라인의 상태에 따라 선택 읽기 전압을 조절하는 불 휘발성 메모리 장치 및 그것의 읽기 방법을 제공할 수 있다.
도 1은 본 발명에 따른 불 휘발성 메모리 장치를 보여주는 블록도이다.
도 2는 도 1에 도시된 메모리 셀 어레이의 구성 예를 보여주는 도면이다.
도 3은 도 1의 불 휘발성 메모리 장치의 프로그램 방법을 보여주는 도면이다.
도 4는 본 발명에 따른 불 휘발성 메모리 장치의 프로그램 방법을 보여주는 도면이다.
도 5는 도 4의 제 1 내지 제 3 경우에 대한 문턱 전압 산포를 보여주는 도면이다.
도 6은 본 발명의 실시 예에 따라 읽기 전압을 보여주는 표이다.
도 7은 본 발명의 실시 예에 따른 불 휘발성 메모리 장치의 읽기 방법을 보여주는 순서도이다.
도 8은 도 1의 커플링 량 검출기를 자세히 보여주는 블록도이다.
도 9는 본 발명의 다른 실시 예에 따른 불 휘발성 메모리 장치의 읽기 동작을 보여주는 순서도이다.
도 10은 제 4 내지 제 6 경우에 대한 문턱 전압 산포를 보여주는 도면이다.
도 11은 본 발명의 다른 실시 예에 따라 읽기 전압을 보여주는 표이다.
도 12는 본 발명의 또 다른 실시 예에 따른 불 휘발성 메모리 장치의 읽기 동작을 보여주는 순서도이다.
도 13은 본 발명의 실시 예에 따른 SSD를 예시적으로 보여주는 블록도이다.
도 14은 본 발명의 실시 예에 따른 eMMC를 예시적으로 보여주는 블록도이다.
도 15은 본 발명의 실시 예에 따른 UFS 시스템을 예시적으로 보여주는 블록도이다.
도 16는 본 발명의 실시 예에 따른 모바일 장치를 예시적으로 보여주는 블록도이다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
이하에서는, 불 휘발성 메모리 장치가 본 발명의 특징 및 기능을 설명하기 위한 저장 장치 또는 전자 장치의 한 예로서 사용될 것이다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 또한, 본 발명은 다른 실시 예들을 통해 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고, 관점 및 응용에 따라 수정되거나 변경될 수 있다.
본 발명의 개념에 따른 실시 예로서, 3차원 메모리 어레이가 제공된다. 3차원 메모리 어레이는, 실리콘 기판 및 메모리 셀들의 동작에 연관된 회로의 위에 배치되는 활성 영역을 갖는 메모리 셀들의 어레이들의 하나 또는 그 이상의 물리 레벨들에 모놀리식으로(monolithically) 형성될 수 있다. 메모리 셀들의 동작에 연관된 회로는 기판 내에 또는 기판 위에 위치할 수 있다. 모놀리식(monolithical)이란 용어는, 3차원 어레이의 각 레벨의 층들이 3차원 어레이의 하위 레벨의 층들 위에 직접 증착됨을 의미한다.
본 발명의 개념에 따른 실시 예로서, 3차원 메모리 어레이는 수직의 방향성을 가져, 적어도 하나의 메모리 셀이 다른 하나의 메모리 셀 위에 위치하는 수직 NAND 스트링들을 포함한다. 적어도 하나의 메모리 셀은 전하 트랩 층을 포함한다. 각각의 수직 NAND 스트링은 메모리 셀들 위에 위치하는 적어도 하나의 선택 트랜지스터를 포함할 수 있다. 적어도 하나의 선택 트랜지스터는 메모리 셀들과 동일한 구조를 갖고, 메모리 셀들과 함께 모놀리식으로 형성될 수 있다.
3차원 메모리 어레이가 복수의 레벨들로 구성되고, 레벨들 사이에 공유된 워드 라인들 또는 비트 라인들을 갖고, 3차원 메모리 어레이에 적합한 구성은 미국등록특허공보 제7,679,133호, 미국등록특허공보 제8,553,466호, 미국등록특허공보 제8,654,587호, 미국등록특허공보 제8,559,235호, 그리고 미국공개특허공보 제2011/0233648호에 개시되어 있으며, 본 발명의 레퍼런스로 포함된다.
도 1은 본 발명에 따른 불 휘발성 메모리 장치를 보여주는 블록도이다. 도 1를 참조하면, 불 휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 전압 발생기(130), 페이지 버퍼 회로(140), 및 제어 로직(150)을 포함할 수 있다.
메모리 셀 어레이(110)는 스트링 선택 라인들(String Select Line, SSL), 워드 라인들(Word Line, WL) 및 그리고 접지 선택 라인들(Ground Select Line, GSL)을 통해 어드레스 디코더(120)에 연결되고, 비트 라인들(Bit Line, BL)을 통해 페이지 버퍼 회로(140)에 연결된다. 메모리 셀 어레이(110)는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록의 메모리 셀들은 2차원 구조를 형성할 수 있다. 또한, 각 메모리 블록의 메모리 셀들은 기판과 수직한 방향으로 적층되어 3차원 구조를 형성할 수 있다. 각 메모리 블록은 복수의 메모리 셀들 및 복수의 선택 트랜지스터들을 포함할 수 있다. 메모리 셀들은 워드 라인들(WL)에 연결되고, 선택 트랜지스터들은 스트링 선택 라인들(SSL) 또는 접지 선택 라인들(GSL)에 연결될 수 있다. 각 메모리 블록의 메모리 셀들은 하나 또는 그 이상의 비트를 저장할 수 있다.
어드레스 디코더(120)는 스트링 선택 라인들(SSL), 워드 라인들(WL) 및 접지 선택 라인들(GSL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(150)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 컨트롤러(200, 도 1 참조)로부터 어드레스(ADDR)를 수신한다.
어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 디코딩된 행 어드레스를 이용하여, 어드레스 디코더(120)는 스트링 선택 라인들(SSL), 워드 라인들(WL) 및 접지 선택 라인들(GSL)을 선택한다. 어드레스 디코더(120)는 전압 발생기(130)로부터 다양한 전압들을 수신하고, 수신된 전압들을 선택 및 비선택된 스트링 선택 라인들(SSL), 워드 라인들(WL) 및 접지 선택 라인들(GSL)에 각각 전달할 수 있다.
어드레스 디코더(120)는 전달된 어드레스(ADDR) 중 열 어드레스를 디코딩하도록 구성될 수 있다. 디코딩된 열 어드레스(DCA)는 읽기 및 쓰기 회로(130)에 전달될 수 있다. 예시적으로, 어드레스 디코더(120)는 행 디코더, 열 디코더, 어드레스 버퍼 등과 같은 구성 요소들을 포함할 수 있다.
전압 발생기(130)는 불 휘발성 메모리 장치(100)에서 요구되는 다양한 전압들을 생성하도록 구성된다. 예를 들어, 전압 발생기(130)는 복수의 프로그램 전압들, 복수의 패스 전압들, 복수의 선택 읽기 전압들, 복수의 비선택 읽기 전압들을 생성할 수 있다.
페이지 버퍼 회로(140)는 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결되고, 컨트롤러와 데이터(Data)를 교환할 수 있다. 페이지 버퍼 회로(140)는 제어 로직(150)의 제어에 응답하여 동작한다.
예시적으로, 페이지 버퍼 회로(140)는 외부로부터 데이터를 수신하고, 수신된 데이터를 메모리 셀 어레이(110)에 기입한다. 페이지 버퍼 회로(140)는 메모리 셀 어레이(110)로부터 데이터를 읽고, 읽어진 데이터를 외부에 전달한다. 페이지 버퍼 회로(140)는 메모리 셀 어레이(110)의 제 1 저장 영역으로부터 데이터를 읽고, 읽어진 데이터를 메모리 셀 어레이(110)의 제 2 저장 영역에 기입할 수 있다. 예를 들면, 페이지 버퍼 회로(140)는 카피-백(copy-back) 동작을 수행하도록 구성될 수 있다.
예시적으로, 페이지 버퍼 회로(140)는 페이지 버퍼(또는 페이지 레지스터), 열 선택 회로, 데이터 버퍼 등과 같은 구성 요소들을 포함할 수 있다. 다른 예로서, 페이지 버퍼 회로(140)는 감지 증폭기, 쓰기 드라이버, 열 선택 회로, 데이터 버퍼 등과 같은 구성 요소들을 포함할 수 있다.
제어 로직(150)은 어드레스 디코더(120), 전압 발생기(130), 그리고 페이지 버퍼 회로(140)에 연결될 수 있다. 제어 로직(150)은 불 휘발성 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 제어 로직(150)은 컨트롤러로부터 전달되는 제어 신호(CTRL)에 응답하여 동작한다.
제어 로직(150)은 커플링 량 검출기(151)를 포함할 수 있다. 커플링 량 검출기(151)는 읽기 동작 시 인가된 읽기 전압에서의 커플링 량을 검출할 수 있다. 예를 들면, 커플링 량 검출기(151)는 인가된 읽기 전압에서 페일 비트(Fail-bit)의 수를 카운트할 수 있다. 커플링 량 검출기(151)는 페일 비트(Fail-bit)의 수를 기준값과 비교하여 선택된 워드 라인에 인가될 전압을 변경할 수 있다. 또한, 커플링 량 검출기(151)는 페일 비트(Fail-bit)의 수를 기준값과 비교하여 선택된 워드 라인에 인접한 적어도 하나의 워드 라인에 인가되는 비선택 읽기 전압을 변경할 수 있다. 따라서, 본 발명에 따른 불 휘발성 메모리 장치(100)는 읽기 동작 시 최하위 비트(LSB) 페이지만 프로그램 된 메모리 셀들의 커플링 효과를 감소시킬 수 있다.
도 2는 도 1에 도시된 메모리 셀 어레이(110)의 구성 예를 보여주는 도면이다. 도 2를 참조하면, 메모리 셀 어레이(110)를 구성하는 복수의 메모리 셀들은 복수의 메모리 블록(Memory Block, MB)들을 구성할 수 있다. 각각의 메모리 블록(MB)에 포함된 메모리 셀들은 도 2에 도시된 바와 같이 낸드(NAND) 스트링 구조를 가질 수 있다. 도 2에 도시된 메모리 셀들의 구성은 메인 영역에 포함된 메모리 셀들은 물론, 스페어 영역에 포함된 메모리 셀들에도 모두 적용 가능하다.
도 2를 참조하면, 하나의 메모리 블록(MB)에는 복수의 열들 또는 비트 라인들(BL1∼BLn)에 각각 대응하는 복수의 스트링들이 포함된다. 각 스트링(111)에는 스트링 선택 트랜지스터(SST), 복수 개의 메모리 셀들(MC), 그리고 접지 선택 트랜지스터(GST)가 포함된다. 각 스트링(111)에 있어서, 스트링 선택 트랜지스터(SST)의 드레인은 대응하는 비트 라인에 연결되고, 접지 선택 트랜지스터(GST)의 소스는 공통 소스 라인(CSL)에 연결된다. 그리고, 스트링 선택 트랜지스터(SST)의 소스와 접지 선택 트랜지스터(GST)의 드레인 사이에는 복수 개의 메모리 셀들(MC)이 직렬 연결된다. 동일 행에 배열된 메모리 셀들의 제어 게이트들은 대응되는 워드라인(WL1∼WLm)과 공통으로 연결된다. 스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL)을 통해 인가되는 전압에 의해 제어되고, 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)을 통해 인가되는 전압에 의해 제어된다. 그리고, 메모리 셀들(MC)은 대응하는 워드 라인(WL1∼WLm)을 통해 인가되는 전압에 의해서 제어된다. 각각의 워드 라인(WL1∼WLm)에 접속된 메모리 셀(MC)들은 한 페이지 또는 복수 개의 페이지 분량에 해당되는 데이터를 저장한다.
낸드형 플래시 메모리의 프로그램 또는 읽기 동작은 페이지 단위로 수행되고, 프로그램된 데이터의 소거 동작은 페이지가 여러 개 모인 단위인 블록 단위로 수행된다. 각각의 페이지에 대한 프로그램 동작 또는 소거 동작과 관련된 정보는 스페어 영역(또는 메인 영역의 일부 영역)에 할당된 메모리 셀에 저장된다. 이를 플래그 정보라 하고, 플래그 정보를 저장하는 메모리 셀을 플래그 셀(Flag Cell)이라 한다. 플래그 셀(Flag Cell)에 저장된 플래그 정보를 분석함으로써, 대응되는 페이지의 프로그램 상태(특히, 멀티 레벨 셀의 상위 비트(MSB)의 프로그램 상태)를 식별할 수 있게 된다.
셀 당 N 비트의 데이터가 저장되는 멀티 레벨 셀의 경우, 각각의 비트에 대한 프로그램 동작이 최대 N회까지 각각 독립적으로 수행될 수 있다. 그리고, 각각의 프로그램 동작은 복수 개의 프로그램 루프들로 구성될 수 있다. 멀티 레벨 셀의 각 비트(예를 들면, LSB 비트, MSB 비트)에 대한 프로그램 동작은 동일 워드 라인(WL)에 접속된 셀들에서 페이지 단위로 수행된다. 프로그램 동작시 할당되는 페이지 어드레스는 워드 라인 방향으로 연속적으로 할당될 수도 있고, 비연속적으로 할당될 수 있다. 내부적으로 할당되는 페이지 어드레스는 선택된 메모리 셀의 사용 빈도 등을 고려하여 내부적으로 결정될 수 있다. 각각의 페이지에 대한 페이지 프로그램 수행 정보(이하, 플래그 정보라 칭함)는 대응되는 플래그 셀(Flag Cell)에 각각 독립적으로 저장된다.
플래그 셀(Flag Cell)은 대응되는 페이지의 메모리 셀들의 MSB 프로그램 수행 여부를 식별할 수 있도록 구성될 수 있다. 이를 위해, 플래그 셀(Flag Cell)은 대응되는 페이지의 메모리 셀들이 MSB 프로그램되는 동안 프로그램되도록 구성될 수 있다. 플래그 셀(Flag Cell)로부터 읽혀진 플래그 정보에 따라서 대응되는 페이지의 메모리 셀들의 MSB 프로그램 여부를 식별할 수 있다.
예시적인 실시 예에 있어서, 플래그 셀(Flag Cell)은 도 2에 도시된 낸드 스트링의 구조와 동일한 구조를 가지는 멀티 레벨 셀(MLC) 및/또는 단일 레벨 셀(SLC)로 구성될 수 있다. 그리고, 상기 플래그 셀(Flag Cell)이 구성되는 물리적인 위치는 특정 영역에 국한되지 않는다. 예를 들면, 플래그 셀(Flag Cell)은 메모리 셀 어레이(110)의 스페어 영역 내에 형성될 수도 있고, 메모리 셀 어레이(110)의 메인 영역 내에 형성될 수도 있다. 플래그 셀의 형태 및 개수는 메모리 셀 어레이(110)의 구조에 따라 다양하게 변형될 수 있다.
도 3은 도 1의 불휘발성 메모리 장치(100)의 프로그램 방법을 보여주는 도면이다. 구체적으로, 도 3의 (a)는 메인 메모리 셀(Main Memory Cell, 도 2 참조)들이 소거 상태인 경우를 보여주고, 도 3의 (b)는 메인 메모리 셀(Main Memory Cell)들이 LSB 프로그램된 경우를 보여주며, 그리고 도 3의 (c)는 메인 메모리 셀(Main Memory Cell)들이 MSB 프로그램된 상태를 각각 보여준다.
도 3을 참조하면, 2-비트 데이터를 저장하는 메인 메모리 셀(이하, 2-비트 메인 메모리 셀)의 프로그램 동작은 LSB(Least Significant Bit) 프로그램 동작 및 MSB(Most Significant Bit) 프로그램 동작으로 구분된다. 즉, 2-비트 메인 메모리 셀은 LSB 프로그램 동작을 수행한 뒤, MSB 프로그램 동작을 수행한다. 2-비트 메인 메모리 셀의 프로그램 과정은 다음과 같다.
먼저, 도 3의 (a)를 참조하면, 소거 상태(E)의 메인 메모리 셀들은 '11'의 데이터에 대응할 수 있다. 이 후, 도 3의 (b)에 도시된 바와 같이, 소거 상태(E)의 메인 메모리 셀들에 대한 LSB 프로그램 동작이 수행되면, 메인 메모리 셀들은 소거 상태(E)를 유지하거나 초기 프로그램 상태(P0)로 프로그램된다. 이 경우, 초기 프로그램 상태(P0)로 프로그램된 메인 메모리 셀들은 '10'의 데이터에 대응할 수 있다.
그 뒤, 도 3의 (c)에 도시된 바와 같이, MSB 프로그램 동작이 수행되면, 초기 프로그램 상태(P0)의 메인 메모리 셀들은 각각 제 2 프로그램 상태(P2) 또는 제 3 프로그램 상태(P3)로 프로그램된다. 이 경우, 제 2 프로그램 상태(P2)로 프로그램된 메인 메모리 셀들은 '00'의 데이터에 대응하고, 제 3 프로그램 상태(P3)로 프로그램된 메인 메모리 셀들은 '10'의 데이터에 대응할 수 있다.
또한, MSB 프로그램 동작이 수행되면, 소거 상태(E)의 메인 메모리 셀들은 소거 상태(E)를 유지하거나, 제 1 프로그램 상태(P1)로 프로그램된다. 이 경우, 제 1 프로그램 상태(P1)로 프로그램된 메인 메모리 셀들은 '01'의 데이터에 대응할 수 있다.
한편, 도 2에서 설명된 바와 같이, 플래그 셀(Flag cell)은 해당 페이지가 LSB 프로그램되었는지 혹은 MSB 프로그램되었는지에 대한 정보(즉, 플래그 정보)를 저장한다. 즉, 플래그 셀의 문턱 전압의 레벨에 따라, 해당 페이지가 LSB 프로그램되었는지 혹은 MSB로 프로그램되었는지가 판단될 수 있다.
예를 들어, 도 3의 (b)를 참조하면, 해당 페이지에 대한 LSB 프로그램 동작이 수행된 경우에, 플래그 셀의 문턱 전압(Flag Cell Vth)은 소거 상태(E)의 문턱 전압에 대응한다. 따라서, 플래그 셀의 문턱 전압이 VR1 전압 또는 VR2 전압보다 낮은 경우, 해당 페이지는 LSB 프로그램 동작만이 수행된 것으로 판단될 수 있다.
다른 예로, 도 3의 (c)를 참조하면, 해당 페이지에 대한 MSB 프로그램 동작이 수행된 경우에, 플래그 셀의 문턱 전압은 제 2 프로그램 상태(P2)의 문턱 전압에 대응한다. 따라서, 플래그 셀의 문턱 전압이 VR2 전압보다 높은 경우, 해당 페이지는 MSB 프로그램 동작이 수행된 것으로 판단될 수 있다.
도 4는 본 발명에 따른 불 휘발성 메모리 장치의 프로그램 방법을 보여주는 도면이다. 도 4를 참조하면, 각 워드 라인은 복수의 페이지를 저장할 수 있다. 예를 들면, 각 워드 라인은 최하위 비트(LSB) 페이지 및 최상위 비트(MSB) 페이지를 저장할 수 있다. 이하에서 각 워드 라인은 2비트의 데이터를 저장하는 것으로 가정한다.
각 페이지는 1번 페이지(①)에서 14번 페이지(⑭)의 순서로 프로그램 될 수 있다. 따라서, 최하위 비트만 프로그램 된 페이지(이하에서, LSB 프로그램 페이지)는 세가지 경우를 포함할 수 있다. 제 1 경우(Case 1)에서 인접한 하위 워드 라인은 최하위 비트만 프로그램 된 상태이고, 인접한 상위 워드 라인은 소거 상태이다. 제 2 경우(Case 2)에서 인접한 하위 워드 라인은 최상위 비트까지 프로그램 된 상태이고, 인접한 상위 워드 라인은 소거 상태이다. 제 3 경우(Case 3)에서 인접한 하위 워드 라인은 최상위 비트까지 프로그램 된 상태이고, 인접한 상위 워드 라인은 최하위 비트만 프로그램 된 상태이다. 이러한 제 1 내지 제 3 경우에 메모리 셀은 인접한 셀들에 의해 커플링 영향을 받을 수 있다.
도 5는 도 4의 제 1 내지 제 3 경우에 대한 문턱 전압 산포를 보여주는 도면이다. 도 5를 참조하면, 제 1 경우(Case 1)로부터 제 3 경우(Case 3)로 산포는 VR1에서 멀어진다. 따라서, 읽기 동작 시 선택 읽기 전압을 변경해야 할 필요가 있다.
제 1 경우(Case 1)에서 인접한 하위 워드 라인은 최하위 비트만 프로그램 된 상태이고, 인접한 상위 워드 라인은 소거 상태이다. 따라서, 제 1 내지 3 경우(Case 1 ~ Case 3) 중에서 제 1 경우(Case 1)는 인접한 셀들에 의한 커플링 영향을 가장 적게 받을 수 있다. 예를 들면, 제 1 경우(Case 1)의 문턱 전압 분포는 VR2 보다 낮은 상태를 유지할 수 있다.
제 3 경우(Case 3)에서 인접한 하위 워드 라인은 최상위 비트까지 프로그램 된 상태이고, 인접한 상위 워드 라인은 최하위 비트만 프로그램 된 상태이다. 따라서, 제 1 내지 3 경우(Case 1 ~ Case 3) 중에서 제 3 경우(Case 3)는 인접한 셀들에 의한 커플링 영향을 가장 많이 받을 수 있다. 예를 들면, 제 3 경우(Case 3)의 문턱 전압 분포는 VR2 보다 높은 부분을 포함할 수 있다.
제 2 경우(Case 2)에서 인접한 하위 워드 라인은 최상위 비트까지 프로그램 된 상태이고, 인접한 상위 워드 라인은 소거 상태이다. 따라서, 제 1 내지 3 경우(Case 1 ~ Case 3) 중에서 제 2 경우(Case 2)는 인접한 셀들에 의해 제 1 경우(Case 1)보다는 많고 제 3 경우(Case 3)보다는 적은 커플링 영향을 받을 수 있다. 예를 들면, 제 2 경우(Case 2)의 문턱 전압 분포는 제 1 경우(Case 1)의 문턱 전압 분포와 제 3 경우(Case 3)의 문턱 전압 분포의 사이에 위치할 수 있다. 제 2 경우(Case 2)의 문턱 전압 분포는 VR2 보다 높은 부분을 포함할 수 있다. 하지만, 제 2 경우(Case 2)의 VR2 보다 높은 부분은 제 3 경우(Case 3)의 VR2 보다 높은 부분보다 적을 것이다.
따라서, 불 휘발성 메모리 장치(100, 도 1 참조)는 선택된 워드 라인에 VR2를 인가하여 제 1 경우 내지 제 3 경우(Case 1 ~ Case 3)를 구분할 수 있다. 불 휘발성 메모리 장치(100)는 선택된 워드 라인에 VR2를 인가하고 페일 비트(Fail-bit)를 검출할 수 있다. 불 휘발성 메모리 장치(100)는 검출된 페일 비트(Fail-bit)의 수를 소정의 기준값(A, B)들과 비교할 수 있다. 비교 결과에 따라 불 휘발성 메모리 장치(100)는 제 1 경우 내지 제 3 경우(Case 1 ~ Case 3)를 구분할 수 있다.
예를 들면, 비교 결과에서 페일 비트(Fail-bit)의 수가 기준값 A보다 크면, 불 휘발성 메모리 장치(100)는 제 3 경우(Case 3)로 판단할 수 있다. 비교 결과에서 페일 비트(Fail-bit)의 수가 기준값 B이하이면, 불 휘발성 메모리 장치(100)는 제 1 경우(Case 1)로 판단할 수 있다. 또한, 비교 결과에서 페일 비트(Fail-bit)의 수가 기준값 B보다 크고 기준값 A이하이면, 불 휘발성 메모리 장치(100)는 제 2 경우(Case 3)로 판단할 수 있다.
본 발명의 불 휘발성 메모리 장치(100)는, LSB 프로그램 페이지에서, 이상의 비교 결과에 따라 소거 상태(E)와 초기 프로그램 상태(P0)를 판별하기 위한 선택 읽기 전압을 변경할 수 있다. 예를 들면, 제 1 경우(Case 1)에 불 휘발성 메모리 장치(100)는 선택 읽기 전압으로 VR1을 인가할 수 있다. 제 2 경우(Case 2)에 불 휘발성 메모리 장치(100)는 선택 읽기 전압으로 VR1+b를 인가할 수 있다. 제 1 경우(Case 3)에 불 휘발성 메모리 장치(100)는 선택 읽기 전압으로 VR1+a를 인가할 수 있다. 따라서, 불 휘발성 메모리 장치(100)는 LSB 프로그램 페이지의 읽기 동작 시 각 경우의 따라 서로 다른 선택 읽기 전압을 인가할 수 있다. 결국, 불 휘발성 메모리 장치(100)는 LSB 프로그램 페이지의 읽기 동작 시 신뢰성을 향상시킬 수 있다.
도 6은 본 발명의 실시 예에 따라 읽기 전압을 보여주는 표이다. 도 6을 참조하면, 제 1 내지 제 3 경우(Case 1~Case 3)에 따라 불 휘발성 메모리 장치(100)는 선택 읽기 전압 또는 선택된 워드 라인과 인접한 워드 라인에 인가되는 비선택 읽기 전압을 변경할 수 있다. 제 1 경우(Case 1)는 도 5의 제 1 경우(Case 1)에 대응한다. 제 2 경우(Case 2)는 도 5의 제 2 경우(Case 2)에 대응한다. 제 3 경우(Case 3)는 도 5의 제 3 경우(Case 3)에 대응한다.
제 1 경우(Case 1)에 선택된 워드 라인은 제 5 워드 라인(WL5)이다. 제 1 경우(Case 1)에는 선택 읽기 전압은 변경하지 않는다. 예를 들면, 선택된 워드 라인에는 VR1이 인가될 수 있다. 제 1 경우(Case 1)에 선택된 워드 라인에 인접한 상위 및 하위 워드 라인의 비선택 읽기 전압들은 변경될 수 있다. 예를 들면, 제 4 및 제 6 워드 라인(WL4, WL6)에는 나머지 워드 라인에 인가되는 비선택 읽기 전압(Vread)보다 낮은 전압이 인가될 수 있다. 제 4 및 제 6 워드 라인(WL4, WL6)에는 Vread-α가 인가될 수 있다.
제 2 경우(Case 2)에 선택된 워드 라인은 제 4 워드 라인(WL4)이다. 제 2 경우(Case 2)에 선택 읽기 전압은 상승될 수 있다. 예를 들면, 제 4 워드 라인(WL4)에는 VR1+b가 인가될 수 있다. 제 2 경우(Case 2)에 선택된 워드 라인에 인접한 상위 워드 라인의 비선택 읽기 전압은 하강될 수 있다. 예를 들면, 제 5 워드 라인(WL5)에는 Vread-α가 인가될 수 있다.
제 3 경우(Case 3)에 선택 워드 라인은 제 4 워드 라인(WL4)이다. 제 3 경우(Case 3)에 선택 읽기 전압은 상승될 수 있다. 예를 들면, 제 4 워드 라인(WL4)에는 VR1+a가 인가될 수 있다. 제 3 경우(Case 3)에 선택된 워드 라인에 인접한 상위 워드 라인의 비선택 읽기 전압은 하강될 수 있다. 예를 들면, 제 5 워드 라인(WL5)에는 Vread-α가 인가될 수 있다.
도 7은 본 발명에 따른 불 휘발성 메모리 장치의 읽기 방법을 보여주는 순서도이다. 도 1, 도 5 및 도 7을 참조하면, 불 휘발성 메모리 장치(100)는 LSB만 프로그램된 페이지의 커플링 량을 측정할 수 있다. 불 휘발성 메모리 장치(100)는 측정된 커플링 량에 따라 변경된 선택 및 비선택 읽기 전압들을 인가하여 선택된 워드 라인의 읽기 동작을 수행할 수 있다.
S110 단계에서, 불 휘발성 메모리 장치(100)는 읽기 동작을 수행하기 위한 워드 라인(WL)을 선택할 수 있다. 선택된 워드 라인이 LSB만 프로그램될 페이지인 경우, 불 휘발성 메모리 장치(100)는 신뢰성을 향상시키기 위해 선택된 워드 라인의 읽기 동작을 수행하기 전에 이하의 S120 내지 S150 단계를 수행할 수 있다.
S120 단계에서, 불 휘발성 메모리 장치(100)는 선택된 워드 라인이 최하위 비트만 프로그램 되었는지 판별할 수 있다. 예를 들면, 불 휘발성 메모리 장치(100)는 도 5에서 설명된 VR2를 선택된 워드 라인에 인가할 수 있다. 불 휘발성 메모리 장치(100)는 선택된 워드 라인에 포함된 플래그 셀(Flag Cell)의 상태를 확인할 수 있다. 플래그 셀(Flag Cell)이 오프 셀(Off Cell)인 경우, 선택된 워드 라인은 MSB 프로그램이 완료된 상태이다. 플래그 셀(Flag Cell)이 온 셀(On Cell)인 경우, 선택된 워드 라인은 소거 상태 또는 LSB 프로그램된 상태이다.
S130 단계에서, 선택된 워드 라인이 MSB 프로그램된 상태가 아닌 경우, 불 휘발성 메모리 장치(100)는 선택된 워드 라인의 커플링 량을 검출할 수 있다. 예를 들면, 불 휘발성 메모리 장치(100)는 VR2를 선택된 워드 라인에 인가할 수 있다. 불 휘발성 메모리 장치(100)는 선택된 워드 라인의 페일 비트(Fail-bit)의 수를 측정할 수 있다. 불 휘발성 메모리 장치(100)는 측정된 페일 비트(Fail-bit)의 수를 소정의 기준값들과 비교할 수 있다. 예를 들면, 페일 비트(Fail-bit)의 수가 도 5에서 설명된 A이상인 경우, 불 휘발성 메모리 장치(100)는 선택된 워드 라인의 상태를 도 5의 제 3 경우(Case 3)으로 판단할 수 있다. 페일 비트(Fail-bit)의 수가 도 5에서 설명된 B이하인 경우, 불 휘발성 메모리 장치(100)는 선택된 워드 라인의 상태를 도 5의 제 1 경우(Case 1)으로 판단할 수 있다. 페일 비트(Fail-bit)의 수가 B보다 크고 A보다 작은 경우, 불 휘발성 메모리 장치(100)는 선택된 워드 라인의 상태를 도 5의 제 2 경우(Case 2)으로 판단할 수 있다.
S140 단계에서, 불 휘발성 메모리 장치(100)는 커플링 량에 따라 선택된 워드 라인에 인가되는 선택 읽기 전압을 변경할 수 있다. 예를 들면, 불 휘발성 메모리 장치(100)는 제 1 내지 제 3 경우(Case 1~Case 3)에 따라 도 5에서 설명된 소거 상태(E)와 초기 프로그램 상태(P0)를 판별하기 위한 선택 읽기 전압을 변경할 수 있다. 불 휘발성 메모리 장치(100)는 제 1 경우(Case 1)에 선택 읽기 전압으로 VR1을 인가할 수 있다. 불 휘발성 메모리 장치(100)는 제 2 경우(Case 2)에 선택 읽기 전압으로 VR1+b를 인가할 수 있다. 불 휘발성 메모리 장치(100)는 제 3 경우(Case 3)에 선택 읽기 전압으로 VR1+a를 인가할 수 있다.
S150 단계에서, 불 휘발성 메모리 장치(100)는 커플링 량에 따라 선택된 워드 라인의 인접한 워드 라인에 인가되는 비선택 읽기 전압을 변경할 수 있다. 예를 들면, 불 휘발성 메모리 장치(100)는 제 1 경우(Case 1)에 선택된 워드 라인의 인접한 상위 및 하위 워드 라인에 비선택 읽기 전압으로 Vread-α를 인가할 수 있다. 불 휘발성 메모리 장치(100)는 제 2 경우(Case 2)에 선택된 워드 라인의 인접한 상위 워드 라인에 비선택 읽기 전압으로 Vread-α를 인가할 수 있다. 불 휘발성 메모리 장치(100)는 제 3 경우(Case 3)에 선택된 워드 라인의 인접한 상위 워드 라인에 비선택 읽기 전압으로 Vread-α를 인가할 수 있다. 불 휘발성 메모리 장치(100)는 나머지 비선택된 워드 라인들에 비선택 읽기 전압으로 Vread를 인가할 수 있다.
S160 단계에서, 불 휘발성 메모리 장치(100)는 변경된 전압 조건에 따라 읽기 동작을 수행할 수 있다. 예를 들면, 불 휘발성 메모리 장치(100)는 제 1 내지 제 3 경우(Case 1~Case 3)에 따라 S140 및 S150 단계에서 설명된 선택 및 비선택 읽기 전압들을 인가하여 선택된 워드 라인의 읽기 동작을 수행할 수 있다.
도 8은 도 1의 커플링 량 검출기를 자세히 보여주는 블록도이다. 도 1 및 도 8을 참조하면, 커플링 량 검출기(151)는 페일 비트 카운터(151-1), 비교기(151-2) 및 전압 변경 회로(151-3)를 포함할 수 있다. 불 휘발성 메모리 장치(100)는 선택된 워드 라인이 LSB 프로그램만 수행되었는지 판별할 수 있다. 선택된 워드 라인이 LSB 프로그램만 수행된 경우, 불 휘발성 메모리 장치(100)는 선택된 워드 라인의 커플링 량을 검출하기 위해 예비 읽기 동작을 수행할 수 있다.
페일 비트 카운터(151-1)는 페이지 버퍼 회로(140)로부터 선택된 워드 라인의 예비 읽기 결과를 수신할 수 있다. 예를 들면, 불 휘발성 메모리 장치(100)는 선택된 워드 라인에 VR2를 인가하여 페일 비트 카운터(151-1)로 전송하기 위한 예비 읽기 동작을 수행할 수 있다. 페일 비트 카운터(151-1)는 예비 읽기 동작의 결과를 수신하여 페일 비트(Fail-bit)의 수를 측정할 수 있다. 예를 들면, 페일 비트 카운터(151-1)는 예비 읽기 동작 결과에 따라 오프 셀(Off Cell)인 경우를 페일 비트(Fail-bit)로 카운트할 수 있다.
비교기(151-2)는 페일 비트 카운터(151-1)로부터 측정된 페일 비트(Fail-bit)의 수를 수신할 수 있다. 비교기(151-2)는 페일 비트(Fail-bit)의 수를 소정의 기준값과 비교할 수 있다. 예를 들면, 비교기(151-2)는 페일 비트(Fail-bit)의 수를 도 5에서 설명된 A 또는 B와 비교할 수 있다. 페일 비트(Fail-bit)의 수가 A이상인 경우, 비교기(151-2)는 제 3 경우(Case 3)로 판단할 수 있다. 페일 비트(Fail-bit)의 수가 B이하인 경우, 비교기(151-2)는 제 1 경우(Case 1)로 판단할 수 있다. 페일 비트(Fail-bit)의 수가 B보다 크고 A보다 작은 경우, 비교기(151-2)는 제 2 경우(Case 2)로 판단할 수 있다.
전압 변경 회로(151-3)는 비교기(151-2)로부터 이상의 비교 결과를 수신할 수 있다. 전압 변경 회로(151-3)는 수신된 비교 결과에 따라 변경된 선택 및 비선택 읽기 전압을 어드레스 디코더(120)에 공급하도록 전압 발생기(130)를 제어할 수 있다. 예를 들면, 전압 변경 회로(151-3)는 제 1 내지 제 3 경우(Case 1~Case 3)에 따라 선택된 워드 라인 및 선택된 워드 라인에 인접한 워드 라인들에 변경된 선택 및 비선택 읽기 전압을 공급하도록 제어할 수 있다.
예를 들면, 전압 변경 회로(151-3)는 제 1 경우(Case 1)에 선택 읽기 전압으로 VR1을 인가하도록 제어할 수 있다. 전압 변경 회로(151-3)는 제 2 경우(Case 2)에 선택 읽기 전압으로 VR1+b를 인가하도록 제어할 수 있다. 전압 변경 회로(151-3)는 제 3 경우(Case 3)에 선택 읽기 전압으로 VR1+a를 인가하도록 제어할 수 있다.
예를 들면, 전압 변경 회로(151-3)는 제 1 경우(Case 1)에 선택된 워드 라인의 인접한 상위 및 하위 워드 라인에 비선택 읽기 전압으로 Vread-α를 인가하도록 제어할 수 있다. 전압 변경 회로(151-3)는 제 2 경우(Case 2)에 선택된 워드 라인의 인접한 상위 워드 라인에 비선택 읽기 전압으로 Vread-α를 인가하도록 제어할 수 있다. 전압 변경 회로(151-3)는 제 3 경우(Case 3)에 선택된 워드 라인의 인접한 상위 워드 라인에 비선택 읽기 전압으로 Vread-α를 인가하도록 제어할 수 있다.
본 발명에 따른 불 휘발성 메모리 장치(100)는 커플링 량 검출기(151)를 통해 선택된 워드 라인이 제 1 내지 제 3 경우(Case 1~Case 3) 중 어느 경우에 해당하는지 여부를 판별할 수 있다. 불 휘발성 메모리 장치(100)는 판별 결과에 따라 선택된 워드 라인 및 선택된 워드 라인에 인접한 워드 라인들에 읽기 동작 시 인가되는 전압들을 조정할 수 있다. 따라서, 불 휘발성 메모리 장치(100)는 LSB만 프로그램된 페이지의 읽기 동작 시 신뢰성을 향상시킬 수 있다.
도 9는 본 발명의 다른 실시 예에 따른 불 휘발성 메모리 장치의 읽기 동작을 보여주는 순서도이다. 도 1, 도 5, 도 8 및 도 9를 참조하면, 불 휘발성 메모리 장치(100)는 LSB만 프로그램된 페이지의 읽기 동작 시 신뢰성을 향상시킬 수 있다.
S205 단계에서, 불 휘발성 메모리 장치(100)는 읽기 동작을 수행하기 위한 워드 라인을 선택할 수 있다.
S210 단계에서, 선택된 워드 라인에 VR2를 인가한 경우, 불 휘발성 메모리 장치(100)는 선택된 워드 라인에 포함된 플래그 셀(Flag Cell)이 온 셀(On Cell)인지 여부를 판단할 수 있다. 플래그 셀(Flag Cell)이 온 셀(On Cell)인 경우, 선택된 워드 라인은 LSB만 프로그램된 페이지를 포함할 수 있다. 이 경우 S215 단계로 이동한다. 플래그 셀(Flag Cell)이 오프 셀(Off Cell)인 경우, 선택된 워드 라인은 MSB 프로그램까지 완료된 페이지를 포함할 수 있다. 이 경우 S260 단계로 이동한다.
S215 단계에서, 선택된 워드 라인에 VR2를 인가한 경우, 불 휘발성 메모리 장치(100)는 메인 메모리 셀(Main Memory Cell)들 중에 오프 셀(Off Cell)들의 수를 셀 수 있다. 예를 들면, 페일 비트 카운터(151-1)은 페이지 버퍼 회로(140)로부터 선택 읽기 전압이 VR2인 경우의 선택된 워드 라인의 센싱 결과를 수신할 수 있다. 페일 비트 카운터(151-1)은 선택된 워드 라인의 센싱 결과로부터 오프 셀(Off Cell)들의 수를 셀 수 있다.
S220 단계에서, 불 휘발성 메모리 장치(100)는 오프 셀(Off Cell)들의 수를 기준값 A와 비교할 수 있다. 비교 결과에 따라 오프 셀(Off Cell)들의 수가 기준값 A보다 크면 S225 단계로 이동한다. 비교 결과에 따라 오프 셀(Off Cell)들의 수가 기준값 A이하이면 S235 단계로 이동한다. 예를 들면, 비교기(151-2)는 오프 셀(Off Cell)들의 수를 기준값 A와 비교할 수 있다. 오프 셀(Off Cell)들의 수가 기준값 A보다 큰 경우, 선택된 워드 라인은 도 5의 제 3 경우(Case 3)에 해당할 수 있다.
S225 단계에서, 불 휘발성 메모리 장치(100)는 선택된 워드 라인에 VR1+a를 인가할 수 있다. 예를 들면, 제 3 경우(Case 3)에 불 휘발성 메모리 장치(100)는 선택 읽기 전압을 가장 많이 변경할 수 있다.
S230 단계에서, 불 휘발성 메모리 장치(100)는 선택된 워드 라인과 스트링 선택 라인(SSL) 사이에서 선택된 워드 라인에 인접한 적어도 하나의 워드 라인에 Vread-α를 인가할 수 있다. 예를 들면, 제 3 경우(Case 3)에 불 휘발성 메모리 장치(100)는 선택된 워드 라인에 인접한 상위 워드 라인들 중 적어도 하나에 인가되는 비선택 읽기 전압을 하강시킬 수 있다.
S235 단계에서, 불 휘발성 메모리 장치(100)는 오프 셀(Off Cell)들의 수를 기준값 B와 비교할 수 있다. 비교 결과에 따라 오프 셀(Off Cell)들의 수가 B보다 크면 S240 단계로 이동한다. 비교 결과에 따라 오프 셀(Off Cell)들의 수가 B이하이면 S250 단계로 이동한다. 예를 들면, 비교기(151-2)는 오프 셀(Off Cell)들의 수를 기준값 B와 비교할 수 있다. 오프 셀(Off Cell)들의 수가 기준값 B보다 크고 기준값 A이하인 경우, 선택된 워드 라인은 도 5의 제 2 경우(Case 2)에 해당할 수 있다. 또한, 오프 셀(Off Cell)들의 수가 기준값 B이하인 경우, 선택된 워드 라인은 도 5의 제 1 경우(Case 1)에 해당할 수 있다.
S240 단계에서, 불 휘발성 메모리 장치(100)는 선택된 워드 라인에 VR1+b를 인가할 수 있다. 예를 들면, 제 2 경우(Case 2)에 불 휘발성 메모리 장치(100)는 선택 읽기 전압을 제 1 및 제 3 경우(Case 1, Case 3) 사이에서 변경할 수 있다.
S245 단계에서, 불 휘발성 메모리 장치(100)는 선택된 워드 라인과 스트링 선택 라인(SSL) 사이에서 선택된 워드 라인에 인접한 적어도 하나의 워드 라인에 Vread-α를 인가할 수 있다. 예를 들면, 제 2 경우(Case 2)에 불 휘발성 메모리 장치(100)는 선택된 워드 라인에 인접한 상위 워드 라인들 중 적어도 하나에 인가되는 비선택 읽기 전압을 하강시킬 수 있다.
S250 단계에서, 불 휘발성 메모리 장치(100)는 선택된 워드 라인과 스트링 선택 라인(SSL) 사이에서 선택된 워드 라인에 인접한 적어도 하나의 워드 라인에 Vread-α를 인가할 수 있다. 예를 들면, 제 1 경우(Case 1)에 불 휘발성 메모리 장치(100)는 선택된 워드 라인에 인접한 상위 워드 라인들 중 적어도 하나에 인가되는 비선택 읽기 전압을 하강시킬 수 있다.
S255 단계에서, 불 휘발성 메모리 장치(100)는 선택된 워드 라인과 접지 선택 라인(GSL) 사이에서 선택된 워드 라인에 인접한 적어도 하나의 워드 라인에 Vread-α를 인가할 수 있다. 예를 들면, 제 1 경우(Case 1)에 불 휘발성 메모리 장치(100)는 선택된 워드 라인에 인접한 상위 워드 라인뿐만 아니라 선택된 워드 라인에 인접한 하위 워드 라인들 중 적어도 하나에 인가되는 비선택 읽기 전압을 하강시킬 수 있다.
S260 단계에서, 불 휘발성 메모리 장치(100)는 S220 내지 S255 단계를 통해 결정된 전압들을 워드 라인(WL)들에 인가하여 선택된 워드 라인의 읽기 동작을 수행할 수 있다. LSB만 프로그램된 페이지는 주변 워드 라인들의 상태에 따라 다양한 커플링 영향을 받을 수 있다. 예를 들면, LSB만 프로그램된 페이지의 문턱 전압 산포는 주변 워드 라인들의 상태에 따라 도 5에서 설명된 제 1 내지 제 3 경우(Case 1~Case 3)를 가질 수 있다. 불 휘발성 메모리 장치(100)는 제 1 내지 제 3 경우(Case 1~Case 3)에 따라 워드 라인에 인가되는 전압들을 조정하여 선택된 워드 라인의 읽기 동작을 수행할 수 있다. 따라서, 본 발명에 따른 불 휘발성 메모리 장치(100)는 LSB만 프로그램된 워드 라인의 읽기 동작 시 신뢰성을 향상시킬 수 있다.
도 10은 제 4 내지 제 6 경우에 대한 문턱 전압 산포를 보여주는 도면이다. 도 10을 참조하면, 불 휘발성 메모리 장치(100)는 페일 비트 검출 전압(Vfb)를 인가하여 페일 비트(Fail-bit)의 수를 검출할 수 있다. 도 10의 문턱 전압 산포는 도 5의 문턱 전압 산포와 다르게 VR2와 제 6 경우(Case 6)에만 만나게 된다. 따라서, 도 10에서 기준값 A 또는 B를 통해 제 4 내지 제 6 경우(Case 4~ Case 6)를 구별하기 위해서 불 휘발성 메모리 장치(100)는 선택된 워드 라인에 페일 비트 검출 전압(Vfb)을 인가하여 페일 비트(Fail-bit)의 수를 검출할 필요가 있다.
도 10의 문턱 전압 산포가 형성되는 과정은 도 5의 문턱 전압 산포가 형성되는 과정과 유사하다. 따라서, 그에 대한 설명은 생략한다.
불 휘발성 메모리 장치(100, 도 1 참조)는 선택된 워드 라인에 페일 비트 검출 전압(Vfb)을 인가하여 제 4 경우 내지 제 6 경우(Case 4 ~ Case 6)를 구분할 수 있다. 불 휘발성 메모리 장치(100)는 선택된 워드 라인에 페일 비트 검출 전압(Vfb)을 인가하고 페일 비트(Fail-bit)를 검출할 수 있다. 불 휘발성 메모리 장치(100)는 검출된 페일 비트(Fail-bit)의 수를 소정의 기준값(A, B)들과 비교할 수 있다. 비교 결과에 따라 불 휘발성 메모리 장치(100)는 제 4 경우 내지 제 6 경우(Case 4 ~ Case 6)를 구분할 수 있다.
예를 들면, 비교 결과에서 페일 비트(Fail-bit)의 수가 기준값 A보다 크면, 불 휘발성 메모리 장치(100)는 제 6 경우(Case 6)로 판단할 수 있다. 비교 결과에서 페일 비트(Fail-bit)의 수가 기준값 B이하이면, 불 휘발성 메모리 장치(100)는 제 4 경우(Case 4)로 판단할 수 있다. 또한, 비교 결과에서 페일 비트(Fail-bit)의 수가 기준값 B보다 크고 기준값 A이하이면, 불 휘발성 메모리 장치(100)는 제 5 경우(Case 5)로 판단할 수 있다.
본 발명의 불 휘발성 메모리 장치(100)는, LSB 프로그램 페이지에서, 이상의 비교 결과에 따라 소거 상태(E)와 초기 프로그램 상태(P0)를 판별하기 위한 선택 읽기 전압을 변경할 수 있다. 예를 들면, 제 4 경우(Case 4)에 불 휘발성 메모리 장치(100)는 선택 읽기 전압으로 VR1을 인가할 수 있다. 제 5 경우(Case 5)에 불 휘발성 메모리 장치(100)는 선택 읽기 전압으로 VR1+b를 인가할 수 있다. 제 6 경우(Case 6)에 불 휘발성 메모리 장치(100)는 선택 읽기 전압으로 VR1+a를 인가할 수 있다. 따라서, 불 휘발성 메모리 장치(100)는 LSB 프로그램 페이지의 읽기 동작 시 각 경우의 따라 서로 다른 선택 읽기 전압을 인가할 수 있다. 결국, 불 휘발성 메모리 장치(100)는 LSB 프로그램 페이지의 읽기 동작 시 신뢰성을 향상시킬 수 있다.
도 11은 본 발명의 다른 실시 예에 따라 읽기 전압을 보여주는 표이다. 도 11을 참조하면, 제 4 내지 제 6 경우(Case 4~Case 6)에 따라 불 휘발성 메모리 장치(100)는 선택 읽기 전압 또는 선택된 워드 라인과 인접한 워드 라인에 인가되는 비선택 읽기 전압을 변경할 수 있다. 제 4 경우(Case 4)는 도 10의 제 4 경우(Case 4)에 대응한다. 제 5 경우(Case 5)는 도 10의 제 5 경우(Case 5)에 대응한다. 제 6 경우(Case 6)는 도 10의 제 6 경우(Case 6)에 대응한다.
제 4 경우(Case 4)에는 선택된 워드 라인은 제 5 워드 라인(WL5)이다. 제 4 경우(Case 4)에는 선택 읽기 전압은 변경하지 않는다. 예를 들면, 선택된 워드 라인에는 VR1이 인가될 수 있다. 제 4 경우(Case 4)에는 선택된 워드 라인에 인접한 상위 및 하위 워드 라인의 비선택 읽기 전압들을 변경할 수 있다. 예를 들면, 제 4 및 제 6 워드 라인(WL4, WL6)에는 나머지 워드 라인에 인가되는 비선택 읽기 전압(Vread)보다 낮은 전압이 인가될 수 있다. 제 4 워드 라인(WL4)에는 Vread-β가 인가될 수 있다. 제 6 워드 라인(WL6)에는 Vread-α가 인가될 수 있다. 즉, 선택된 워드 라인에 인접한 상위 워드 라인과 선택된 워드 라인에 인접한 하위 워드 라인은 서로 다른 비선택 읽기 전압이 인가될 수 있다.
제 5 경우(Case 5)에는 선택된 워드 라인은 제 4 워드 라인(WL4)이다. 제 5 경우(Case 5)에는 선택 읽기 전압은 상승될 수 있다. 예를 들면, 제 4 워드 라인(WL4)에는 VR1+b가 인가될 수 있다. 제 5 경우(Case 5)에는 선택된 워드 라인에 인접한 상위 워드 라인의 비선택 읽기 전압은 하강될 수 있다. 예를 들면, 제 5 워드 라인(WL5)에는 Vread-α가 인가될 수 있다.
제 6 경우(Case 6)에는 선택 워드 라인은 제 4 워드 라인(WL4)이다. 제 6 경우(Case 6)에는 선택 읽기 전압은 상승될 수 있다. 예를 들면, 제 4 워드 라인(WL4)에는 VR1+a가 인가될 수 있다. 제 6 경우(Case 6)에는 선택된 워드 라인에 인접한 상위 워드 라인의 비선택 읽기 전압은 하강될 수 있다. 예를 들면, 제 5 워드 라인(WL5)에는 Vread-α가 인가될 수 있다.
도 12는 본 발명의 다른 실시 예에 따른 불 휘발성 메모리 장치의 읽기 동작을 보여주는 순서도이다. 도 1 및 도 10 내지 도 12를 참조하면, 불 휘발성 메모리 장치(100)는 LSB만 프로그램된 페이지의 읽기 동작 시 신뢰성을 향상시킬 수 있다.
S305 단계에서, 불 휘발성 메모리 장치(100)는 읽기 동작을 수행하기 위한 워드 라인을 선택할 수 있다.
S310 단계에서, 선택된 워드 라인에 VR2를 인가한 경우, 불 휘발성 메모리 장치(100)는 선택된 워드 라인에 포함된 플래그 셀(Flag Cell)이 온 셀(On Cell)인지 여부를 판단할 수 있다. 플래그 셀(Flag Cell)이 온 셀(On Cell)인 경우, 선택된 워드 라인은 LSB만 프로그램된 페이지를 포함할 수 있다. 이 경우 S315 단계로 이동한다. 플래그 셀(Flag Cell)이 오프 셀(Off Cell)인 경우, 선택된 워드 라인은 MSB 프로그램까지 완료된 페이지를 포함할 수 있다. 이 경우 S360 단계로 이동한다.
S315 단계에서, 선택된 워드 라인에 페일 비트 검출 전압(Vfb)를 인가한 경우, 불 휘발성 메모리 장치(100)는 메인 메모리 셀(Main Memory Cell)들 중에 오프 셀(Off Cell)들의 수를 셀 수 있다. 예를 들면, 페일 비트 카운터(151-1)는 페이지 버퍼 회로(140)로부터 페일 비트 검출 전압(Vfb)이 인가된 경우의 선택된 워드 라인의 센싱 결과를 수신할 수 있다. 페일 비트 카운터(151-1)은 선택된 워드 라인의 센싱 결과로부터 오프 셀(Off Cell)들의 수를 셀 수 있다.
S320 단계에서, 불 휘발성 메모리 장치(100)는 오프 셀(Off Cell)들의 수를 기준값 A와 비교할 수 있다. 비교 결과에 따라 오프 셀(Off Cell)들의 수가 기준값 A보다 크면 S325 단계로 이동한다. 비교 결과에 따라 오프 셀(Off Cell)들의 수가 기준값 A이하이면 S335 단계로 이동한다. 예를 들면, 비교기(151-2)는 오프 셀(Off Cell)들의 수를 기준값 A와 비교할 수 있다. 오프 셀(Off Cell)들의 수가 기준값 A보다 큰 경우, 선택된 워드 라인은 도 10의 제 6 경우(Case 6)에 해당할 수 있다.
S325 단계에서, 불 휘발성 메모리 장치(100)는 선택된 워드 라인에 VR1+a를 인가할 수 있다. 예를 들면, 제 6 경우(Case 6)에 불 휘발성 메모리 장치(100)는 선택 읽기 전압을 가장 많이 변경할 수 있다.
S330 단계에서, 불 휘발성 메모리 장치(100)는 선택된 워드 라인과 스트링 선택 라인(SSL) 사이에서 선택된 워드 라인에 인접한 적어도 하나의 워드 라인에 Vread-α를 인가할 수 있다. 예를 들면, 제 6 경우(Case 6)에 불 휘발성 메모리 장치(100)는 선택된 워드 라인에 인접한 상위 워드 라인들 중 적어도 하나에 인가되는 비선택 읽기 전압을 하강시킬 수 있다.
S335 단계에서, 불 휘발성 메모리 장치(100)는 오프 셀(Off Cell)들의 수를 기준값 B와 비교할 수 있다. 비교 결과에 따라 오프 셀(Off Cell)들의 수가 B보다 크면 S340 단계로 이동한다. 비교 결과에 따라 오프 셀(Off Cell)들의 수가 B이하이면 S350 단계로 이동한다. 예를 들면, 비교기(151-2)는 오프 셀(Off Cell)들의 수를 기준값 B와 비교할 수 있다. 오프 셀(Off Cell)들의 수가 기준값 B보다 크고 기준값 A이하인 경우, 선택된 워드 라인은 도 10의 제 5 경우(Case 5)에 해당할 수 있다. 또한, 오프 셀(Off Cell)들의 수가 기준값 B이하인 경우, 선택된 워드 라인은 도 10의 제 4 경우(Case 4)에 해당할 수 있다.
S340 단계에서, 불 휘발성 메모리 장치(100)는 선택된 워드 라인에 VR1+b를 인가할 수 있다. 예를 들면, 제 5 경우(Case 5)에 불 휘발성 메모리 장치(100)는 선택 읽기 전압을 제 4 및 제 6 경우(Case 4, Case 6) 사이에서 변경할 수 있다.
S345 단계에서, 불 휘발성 메모리 장치(100)는 선택된 워드 라인과 스트링 선택 라인(SSL) 사이에서 선택된 워드 라인에 인접한 적어도 하나의 워드 라인에 Vread-α를 인가할 수 있다. 예를 들면, 제 5 경우(Case 5)에 불 휘발성 메모리 장치(100)는 선택된 워드 라인에 인접한 상위 워드 라인들 중 적어도 하나에 인가되는 비선택 읽기 전압을 하강시킬 수 있다.
S350 단계에서, 불 휘발성 메모리 장치(100)는 선택된 워드 라인과 스트링 선택 라인(SSL) 사이에서 선택된 워드 라인에 인접한 적어도 하나의 워드 라인에 Vread-α를 인가할 수 있다. 예를 들면, 제 4 경우(Case 4)에 불 휘발성 메모리 장치(100)는 선택된 워드 라인에 인접한 상위 워드 라인들 중 적어도 하나에 인가되는 비선택 읽기 전압을 하강시킬 수 있다.
S355 단계에서, 불 휘발성 메모리 장치(100)는 선택된 워드 라인과 접지 선택 라인(GSL) 사이에서 선택된 워드 라인에 인접한 적어도 하나의 워드 라인에 Vread-β를 인가할 수 있다. 예를 들면, 제 4 경우(Case 4)에 불 휘발성 메모리 장치(100)는 선택된 워드 라인에 인접한 상위 워드 라인뿐만 아니라 선택된 워드 라인에 인접한 하위 워드 라인들 중 적어도 하나에 인가되는 비선택 읽기 전압을 하강시킬 수 있다. 또한, 선택된 워드 라인에 인접한 하위 워드 라인들 중 적어도 하나와 선택된 워드 라인에 인접한 상위 워드 라인들 중 적어도 하나에는 서로 다른 비선택 읽기 전압이 인가될 수 있다.
S360 단계에서, 불 휘발성 메모리 장치(100)는 S320 내지 S355 단계를 통해 결정된 전압들을 워드 라인(WL)들에 인가하여 선택된 워드 라인의 읽기 동작을 수행할 수 있다. LSB만 프로그램된 페이지는 주변 워드 라인들의 상태에 따라 다양한 커플링 영향을 받을 수 있다. 예를 들면, LSB만 프로그램된 페이지의 문턱 전압 산포는 주변 워드 라인들의 상태에 따라 도 10에서 설명된 제 4 내지 제 4 경우(Case 4~Case 6)를 가질 수 있다. 불 휘발성 메모리 장치(100)는 제 4 내지 제 6 경우(Case 4~Case 6)에 따라 워드 라인에 인가되는 전압들을 조정하여 선택된 워드 라인의 읽기 동작을 수행할 수 있다. 따라서, 본 발명에 따른 불 휘발성 메모리 장치(100)는 LSB만 프로그램된 워드 라인의 읽기 동작 시 신뢰성을 향상시킬 수 있다.
도 13은 본 발명의 실시 예에 따른 SSD를 예시적으로 보여주는 블록도이다. 도 13을 참조하면, SSD(1000)는 복수의 불 휘발성 메모리 장치들(1100) 및 SSD 제어기(1200)를 포함할 수 있다.
불 휘발성 메모리 장치들(1100)은 선택적으로 외부 고전압(Vpp)을 제공받도록 구현될 수 있다. 불 휘발성 메모리 장치들(1100) 각각은 도 1 내지 도 12에서 설명된 바와 LSB만 프로그램된 페이지의 읽기 동작 시 커플링 효과를 감소시킬 수 있다.
SSD 제어기(1200)는 복수의 채널들(CH1 ~ CHi, i는 2 이상의 정수)을 통하여 불 휘발성 메모리 장치들(1100)에 연결된다. SSD 제어기(1200)는 적어도 하나의 프로세서(1210), 버퍼 메모리(1220), 에러 정정 회로(1230), 호스트 인터페이스(1250) 및 불 휘발성 메모리 인터페이스(1260)를 포함할 수 있다.
버퍼 메모리(1220)는 메모리 제어기(1200)의 구동에 필요한 데이터를 임시로 저장할 것이다. 버퍼 메모리(1220)는 데이터 혹은 명령을 저장하는 복수의 메모리 라인들을 포함할 수 있다.
에러 정정 회로(1230)는 쓰기 동작에서 프로그램될 데이터의 에러 정정 코드 값을 계산하고, 읽기 동작에서 읽혀진 데이터를 에러 정정 코드 값에 근거로 하여 에러 정정하고, 데이터 복구 동작에서 불 휘발성 메모리 장치(1100)로부터 복구된 데이터의 에러를 정정할 수 있다. 도시되지 않았지만, 메모리 제어기(1200)를 구동하는 데 필요한 코드 데이터를 저장하는 코드 메모리가 더 포함될 수 있다. 코드 메모리는 불 휘발성 메모리 장치로 구현될 수 있다.
호스트 인터페이스(1240)는 외부의 장치와 인터페이스 기능을 제공할 수 있다. 여기서 호스트 인터페이스(1240)는 낸드 인터페이스일 수 있다. 불 휘발성 메모리 인터페이스(1250)는 불 휘발성 메모리 장치(1100)와 인터페이스 기능을 제공할 수 있다.
본 발명은 eMMC(embedded multi media card, moviNAND, iNAND)에도 적용 가능하다.
도 14은 본 발명의 실시 예에 따른 eMMC를 예시적으로 보여주는 블록도이다. 도 14을 참조하면, eMMC(2000)는 적어도 하나의 낸드 플래시 메모리 장치(2100) 및 제어기(2200)를 포함할 수 있다.
낸드 플래시 메모리 장치(2100)는 SDR(Single Data Rate) 낸드 혹은 DDR(Double Data Rate) 낸드일 수 있다. 혹은 낸드 플래시 메모리 장치(2100)는 수직형 낸드 플래시 메모리 장치(Vertical NAND; VNAND)일 수 있다. 낸드 플래시 메모리 장치(2100)는 도 1 내지 도 12에서 설명된 바와 같이 LSB만 프로그램된 페이지의 읽기 동작 시 커플링 효과를 감소시킬 수 있다.
제어기(2200)는 복수의 채널들을 통하여 낸드 플래시 메모리 장치(2100)에 연결될 수 있다. 제어기(2200)는 적어도 하나의 제어기 코어(2210), 호스트 인터페이스(2240) 및 낸드 인터페이스(2250)를 포함할 수 있다. 적어도 하나의 제어기 코어(2210)는 eMMC(2000)의 전반적인 동작을 제어할 수 있다. 호스트 인터페이스(2240)는 제어기(2210)와 호스트의 인터페이싱을 수행할 수 있다. 낸드 인터페이스(2250)는 낸드 플래시 메모리 장치(2100)와 제어기(2200)의 인터페이싱을 수행한다. 실시 예에 있어서, 호스트 인터페이스(2240)는 병렬 인터페이스(예를 들어, MMC 인터페이스)일 수 있다. 다른 실시 예에 있어서, eMMC(2000)의 호스트 인터페이스(2240)는 직렬 인터페이스(예를 들어, UHS-II, UFS 인터페이스)일 수 있다.
eMMC(2000)는 호스트로부터 전원 전압들(Vcc, Vccq)을 제공받을 수 있다. 여기서, 제 1 전원 전압(Vcc, 예를 들어 3.3V)은 낸드 플래시 메모리 장치(2100) 및 낸드 인터페이스(2250)에 제공되고, 제 2 전원 전압(Vccq, 예를 들어 1.8V/3.3V)은 제어기(2200)에 제공될 수 있다. 실시 예에 있어서, eMMC(2000)는 외부 고전압(Vpp)을 선택적으로 제공받을 수 있다.
본 발명은 UFS(Universal Flash Storage) 시스템에도 적용 가능하다.
도 15은 본 발명의 실시 예에 따른 UFS 시스템을 예시적으로 보여주는 블록도이다. 도 15을 참조하면, UFS 시스템(3000)은 UFS 호스트(3100)와 UFS 장치(3200)를 포함할 수 있다.
UFS 호스트(3100)는 애플리케이션(3110), 장치 드라이버(3120), 호스트 컨트롤러(3130), 그리고 버퍼 램(3140)을 포함할 수 있다. 그리고 호스트 컨트롤러(3130)는 커맨드 큐(CMD queue, 3131), 호스트 DMA(3132), 그리고 전원 관리자(3133)를 포함할 수 있다. 커맨드 큐(3131), 호스트 DMA(3132), 그리고 전원 관리자(3133)는 호스트 컨트롤러(3130) 내에서 알고리즘, 소프트웨어, 또는 펌웨어로 동작할 수 있다.
UFS 호스트(3100)의 애플리케이션(3110)과 장치 드라이버(3120)에서 생성된 커맨드(예를 들면, 쓰기 커맨드)는 호스트 컨트롤러(3130)의 커맨드 큐(3131)에 입력될 수 있다. 커맨드 큐(3131)는 UFS 장치(3200)로 제공될 커맨드를 순서대로 저장할 수 있다. 커맨드 큐(3131)에 저장된 커맨드는 호스트 DMA(3132)로 제공될 수 있다. 호스트 DMA(3132)는 커맨드를 호스트 인터페이스(3101)를 통해 UFS 장치(3200)로 보낸다.
계속해서 도 15을 참조하면, UFS 장치(3200)는 플래시 메모리(3210), 장치 컨트롤러(3230), 그리고 버퍼 램(3240)을 포함할 수 있다. 그리고 장치 컨트롤러(3230)는 중앙처리장치(CPU, 3231), 커맨드 관리자(CMD manager, 3232), 플래시 DMA(3233), 보안 관리자(security manager, 3234), 버퍼 관리자(3235), 플래시 변환 계층(FTL; Flash Translation Layer, 3236), 그리고 플래시 관리자(3237)를 포함할 수 있다. 여기에서, 커맨드 관리자(3232), 보안 관리자(3234), 버퍼 관리자(3235), 플래시 변환 계층(3236), 그리고 플래시 관리자(3237)는 장치 컨트롤러(3230) 내에서 알고리즘, 소프트웨어, 또는 펌웨어로 동작할 수 있다.
플래시 메모리(3210)는 도 1 내지 도 12에서 설명된 바와 같이 LSB만 프로그램된 페이지의 읽기 동작 시 커플링 효과를 감소시킬 수 있다.
UFS 호스트(3100)로부터 UFS 장치(3200)로 입력된 커맨드는 장치 인터페이스(3201)를 통해 커맨드 관리자(3232)로 제공될 수 있다. 커맨드 관리자(3232)는 UFS 호스트(3100)로부터 제공된 커맨드를 해석하고, 보안 관리자(3234)를 이용하여 입력된 커맨드를 인증할 수 있다. 커맨드 관리자(3232)는 버퍼 관리자(3235)를 통해 데이터를 입력받을 수 있도록 버퍼 램(3240)을 할당할 수 있다. 커맨드 관리자(3232)는 데이터 전송 준비가 완료되면, UFS 호스트(3100)로 RTT(READY_TO_TRANSFER) UPIU를 보낸다.
UFS 호스트(3100)는 RTT UPIU에 응답하여 데이터를 UFS 장치(3200)로 전송할 수 있다. 데이터는 호스트 DMA(3132)와 호스트 인터페이스(3101)를 통해 UFS 장치(3200)로 전송될 수 있다. UFS 장치(3200)는 제공받은 데이터를 버퍼 관리자(3235)를 통해 버퍼 램(3240)에 저장할 수 있다. 버퍼 램(3240)에 저장된 데이터는 플래시 DMA(3233)를 통해 플래시 관리자(3237)로 제공될 수 있다. 플래시 관리자(3237)는 플래시 변환 계층(3236)의 어드레스 맵핑 정보를 참조하여, 플래시 메모리(3210)의 선택된 어드레스에 데이터를 저장할 수 있다.
UFS 장치(3200)는 커맨드에 필요한 데이터 전송과 프로그램이 완료되면, 인터페이스를 통해 UFS 호스트(3100)로 응답 신호(response)를 보내고, 커맨드 완료를 알린다. UFS 호스트(3100)는 응답 신호를 전달받은 커맨드에 대한 완료 여부를 장치 드라이버(3120)와 애플리케이션(3110)에 알려주고, 해당 커맨드에 대한 동작을 종료할 수 있다.
본 발명은 모바일 장치에도 적용 가능하다.
도 16는 본 발명의 실시 예에 따른 모바일 장치를 예시적으로 보여주는 블록도이다. 도 16를 참조하면, 모바일 장치(4000)는 어플리케이션 프로세서(4100), 통신 모듈(4200), 디스플레이/터치 모듈(4300), 저장 장치(4400), 및 모바일 램(4500)을 포함할 수 있다.
어플리케이션 프로세서(4100)는 모바일 장치(4000)의 전반적인 동작을 제어할 수 있다. 통신 모듈(4200)은 외부와의 유선/무선 통신을 제어하도록 구현될 것이다. 디스플레이/터치 모듈(4300)은 어플리케이션 프로세서(4100)에서 처리된 데이터를 디스플레이 하거나, 터치 패널로부터 데이터를 입력 받도록 구현될 것이다. 저장 장치(4400)는 사용자의 데이터를 저장하도록 구현될 것이다. 저장 장치(4400)는 eMMC, SSD, UFS 장치일 수 있다. 모바일 램(4500)은 모바일 장치(4000)의 처리 동작 시 필요한 데이터를 임시로 저장하도록 구현될 수 있다.
저장 장치(4400)는 도 1 내지 도 12에서 설명된 바와 같이 LSB만 프로그램된 페이지의 읽기 동작 시 커플링 효과를 감소시킬 수 있다.
본 발명의 실시 예에 따른 메모리 시스템 혹은 저장 장치는 다양한 형태들의 패키지를 이용하여 실장 될 수 있다. 실시 예에 있어서, 본 발명의 실시 예에 따른 메모리 시스템 혹은 저장 장치는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.
이상에서와 같이 도면과 명세서에서 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허 청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100 : 불 휘발성 메모리 장치
110 : 메모리 셀 어레이
120 : 어드레스 디코더
130 : 전압 발생기
140 : 페이지 버퍼 회로
150 : 제어 로직
151 : 커플링 량 검출기
151-1 : 페일 비트 카운더
151-2 : 비교기
151-3 : 전압 변경 회로

Claims (10)

  1. 선택된 워드 라인에 제 1 읽기 전압을 인가하여 상기 선택된 워드 라인이 최하위 비트 페이지만 프로그램 된 메모리 셀들을 포함하는지 여부를 판별하는 단계;
    상기 선택된 워드 라인이 상기 최하위 비트 페이지만 프로그램 된 메모리 셀들을 포함하는 경우, 상기 선택된 워드 라인에 상기 제 1 읽기 전압을 인가하여 오프 셀(Off cell)의 수를 카운트하는 단계; 그리고
    읽기 동작 시, 상기 오프 셀(Off cell)의 수에 따라 상기 선택된 워드 라인에 인가되는 선택 읽기 전압을 변경하는 단계를 포함하는 불 휘발성 메모리 장치의 읽기 방법.
  2. 제 1 항에 있어서,
    상기 오프 셀(Off cell)의 수에 따라 상기 선택된 워드 라인과 스트링 선택 라인 사이에서 상기 선택된 워드 라인에 인접한 적어도 하나의 워드 라인에 인가되는 제 1 비선택 읽기 전압을 변경하는 단계를 더 포함하는 불 휘발성 메모리 장치의 읽기 방법.
  3. 제 2 항에 있어서,
    상기 오프 셀(Off cell)의 수에 따라 상기 선택된 워드 라인과 접지 선택 라인 사이에서 상기 선택된 워드 라인에 인접한 적어도 하나의 워드 라인에 인가되는 제 2 비선택 읽기 전압을 변경하는 불 휘발성 메모리 장치의 읽기 방법.
  4. 제 3 항에 있어서,
    상기 제 1 비선택 읽기 전압은 상기 제 2 비선택 읽기 전압과 동일한 레벨을 가지도록 제어되는 불 휘발성 메모리 장치의 읽기 방법.
  5. 제 1 항에 있어서,
    상기 선택된 워드 라인이 최하위 비트 페이지만 프로그램 된 메모리 셀들을 포함하는지 여부를 판별하는 단계에서, 상기 선택된 워드 라인에 포함된 플래그 셀이 소거 상태인 경우, 상기 선택된 워드 라인은 상기 최하위 비트 페이지만 프로그램 된 메모리 셀들을 포함하는 워드 라인으로 결정하는 불 휘발성 메모리 장치의 읽기 방법.
  6. 선택된 워드 라인에 제 1 선택 읽기 전압을 인가하여 상기 선택된 워드 라인에 포함된 플래그 셀이 턴 온 되는지 여부를 판별하는 단계;
    상기 플래그 셀이 턴 온 되는 경우, 상기 선택된 워드 라인에 상기 제 1 선택 읽기 전압을 인가하여 페일 비트의 수를 카운트하는 단계;
    상기 페일 비트의 수가 제 1 기준값보다 큰 경우, 상기 선택된 워드 라인에 제 2 선택 읽기 전압보다 상승된 제 1 추가 선택 읽기 전압을 인가하여 읽기 동작을 수행하는 단계를 포함하되,
    상기 제 2 선택 읽기 전압은 소거 상태와 상기 소거 상태에 인접한 프로그램 상태를 판별하기 위한 레벨을 가지는 불 휘발성 메모리 장치의 읽기 방법.
  7. 제 6 항에 있어서,
    상기 페일 비트의 수가 제 1 기준값보다 큰 경우, 상기 선택된 워드 라인과 스트링 선택 라인 사이에서 상기 선택된 워드 라인에 인접한 적어도 하나의 워드 라인에 인가되는 제 1 비선택 읽기 전압을 하강시키는 불 휘발성 메모리 장치의 읽기 방법.
  8. 제 6 항에 있어서,
    상기 읽기 동작을 수행하는 단계는:
    상기 페일 비트의 수가 제 2 기준값보다 크고 상기 제 1 기준값보다 작거나 같은 경우, 상기 선택된 워드 라인에 상기 제 2 선택 읽기 전압보다 높고 상기 제 1 추가 선택 읽기 전압보다 낮은 제 2 추가 선택 읽기 전압을 인가하여 읽기 동작을 수행하는 단계를 포함하는 불 휘발성 메모리 장치의 읽기 방법.
  9. 제 8 항에 있어서,
    상기 페일 비트의 수가 제 2 기준값보다 크고 상기 제 1 기준값보다 작거나 같은 경우, 상기 선택된 워드 라인과 스트링 선택 라인 사이에서 상기 선택된 워드 라인에 인접한 적어도 하나의 워드 라인에 인가되는 제 1 비선택 읽기 전압을 하강시키는 불 휘발성 메모리 장치의 읽기 방법.
  10. 제 8 항에 있어서,
    상기 읽기 동작을 수행하는 단계는:
    상기 페일 비트의 수가 상기 제 2 기준값보다 작거나 같은 경우, 상기 선택된 워드 라인에 상기 제 2 선택 읽기 전압을 인가하는 단계;
    상기 선택된 워드 라인과 스트링 선택 라인 사이에서 상기 선택된 워드 라인에 인접한 적어도 하나의 워드 라인에 인가되는 제 1 비선택 읽기 전압을 하강시키는 단계; 그리고
    상기 선택된 워드 라인과 접지 선택 라인 사이에서 상기 선택된 워드 라인에 인접한 적어도 하나의 워드 라인에 인가되는 제 2 비선택 읽기 전압을 하강시키는 단계를 포함하는 불 휘발성 메모리 장치의 읽기 방법.
KR1020150016170A 2015-02-02 2015-02-02 불 휘발성 메모리 장치 및 그것의 읽기 방법 KR102320955B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020150016170A KR102320955B1 (ko) 2015-02-02 2015-02-02 불 휘발성 메모리 장치 및 그것의 읽기 방법
US14/990,817 US9508423B2 (en) 2015-02-02 2016-01-08 Nonvolatile memory device and method of reading the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150016170A KR102320955B1 (ko) 2015-02-02 2015-02-02 불 휘발성 메모리 장치 및 그것의 읽기 방법

Publications (2)

Publication Number Publication Date
KR20160095282A true KR20160095282A (ko) 2016-08-11
KR102320955B1 KR102320955B1 (ko) 2021-11-05

Family

ID=56554607

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150016170A KR102320955B1 (ko) 2015-02-02 2015-02-02 불 휘발성 메모리 장치 및 그것의 읽기 방법

Country Status (2)

Country Link
US (1) US9508423B2 (ko)
KR (1) KR102320955B1 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190079327A (ko) * 2017-12-27 2019-07-05 삼성전자주식회사 메모리 장치의 데이터 독출 방법, 메모리 컨트롤러의 제어 방법 및 이들을 포함하는 저장 장치
KR20200024355A (ko) * 2017-08-31 2020-03-06 마이크론 테크놀로지, 인크. 메모리 셀의 데이터 상태 결정
US11380398B2 (en) 2020-07-17 2022-07-05 Samsung Electronics Co., Ltd. Storage device and the read operating method thereof

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11437094B2 (en) 2015-08-13 2022-09-06 Samsung Electronics Co., Ltd. Nonvolatile memory device, storage device, and operation method of storage device
KR102291456B1 (ko) * 2015-08-13 2021-08-23 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 프로그램 방법 및 프로그램 검증 방법
KR102381218B1 (ko) * 2015-09-25 2022-04-01 에스케이하이닉스 주식회사 데이터 저장 장치 및 그것의 동작 방법
KR102589259B1 (ko) * 2016-06-20 2023-10-12 에스케이하이닉스 주식회사 데이터 저장 장치 및 그것의 동작 방법
TWI705330B (zh) * 2017-02-02 2020-09-21 慧榮科技股份有限公司 資料儲存裝置以及參數改寫方法
CN112992231A (zh) 2017-02-02 2021-06-18 慧荣科技股份有限公司 数据储存装置以及参数改写方法
US10381090B2 (en) * 2017-03-31 2019-08-13 Samsung Electronics Co., Ltd. Operation method of nonvolatile memory device and storage device
US10229749B2 (en) * 2017-03-31 2019-03-12 Samsung Electronics Co., Ltd. Nonvolatile memory storage system
CN109841259B (zh) * 2017-11-29 2020-12-29 北京兆易创新科技股份有限公司 提高nor型存储阵列读取速度的方法及装置
KR102366973B1 (ko) 2018-03-26 2022-02-24 삼성전자주식회사 메모리 장치
TWI677879B (zh) * 2018-09-03 2019-11-21 慧榮科技股份有限公司 資料儲存裝置與資料處理方法
KR102599123B1 (ko) 2018-11-14 2023-11-06 삼성전자주식회사 인공 신경망 모델에 기초하여 읽기 레벨들을 추론하는 스토리지 장치 및 인공 신경망 모델의 학습 방법
CN111383697B (zh) * 2018-12-30 2022-09-06 北京兆易创新科技股份有限公司 用于部分页编程的位扫描方法，部分页编程方法及非易失性存储器
US11361830B2 (en) * 2020-03-18 2022-06-14 Micron Technology, Inc. Adjusting read voltage levels based on a programmed bit count in a memory sub-system
US11189351B2 (en) * 2020-03-27 2021-11-30 Sandisk Technologies Llc Peak and average current reduction for sub block memory operation

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110132072A (ko) * 2010-06-01 2011-12-07 삼성전자주식회사 리드 디스터번스를 줄일 수 있는 불휘발성 메모리 장치 및 그것의 읽기 방법
KR20120013603A (ko) * 2010-08-05 2012-02-15 삼성전자주식회사 플래시 메모리 장치 및 플래시 메모리 장치의 독출 방법
KR20120056422A (ko) * 2010-11-25 2012-06-04 삼성전자주식회사 불 휘발성 메모리 장치 및 그것의 읽기 방법
KR20120057284A (ko) * 2010-11-26 2012-06-05 삼성전자주식회사 불휘발성 메모리 장치 및 메모리 시스템 그리고 그것의 읽기 방법
KR20130045495A (ko) * 2011-10-26 2013-05-06 에스케이하이닉스 주식회사 불휘발성 메모리 장치 및 그것의 읽기 방법
KR20130118033A (ko) * 2012-04-19 2013-10-29 삼성전자주식회사 플래그 셀을 포함하는 불휘발성 메모리 장치 및 그것의 사용자 장치
KR20150014702A (ko) * 2013-07-30 2015-02-09 삼성전자주식회사 불휘발성 메모리 장치의 동작 방법 및 불휘발성 메모리 장치를 제어하는 메모리 컨트롤러의 동작 방법

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7499326B2 (en) 2006-04-12 2009-03-03 Sandisk Corporation Apparatus for reducing the impact of program disturb
JP2008084485A (ja) 2006-09-28 2008-04-10 Toshiba Corp 不揮発性半導体記憶装置及びデータ読出方法
US7518923B2 (en) 2006-12-29 2009-04-14 Sandisk Corporation Margined neighbor reading for non-volatile memory read operations including coupling compensation
KR100875979B1 (ko) 2007-04-19 2008-12-24 삼성전자주식회사 비휘발성 메모리 장치, 그것을 포함한 메모리 시스템 및그것의 엘에스비 읽기 방법
US7619920B2 (en) 2007-07-05 2009-11-17 Kabushiki Kaisha Toshiba NAND type flash memory and write method of the same
KR101226685B1 (ko) 2007-11-08 2013-01-25 삼성전자주식회사 수직형 반도체 소자 및 그 제조 방법.
KR101264112B1 (ko) * 2007-12-07 2013-05-13 삼성전자주식회사 최상위 비트 프로그램 판정방법을 개선한 플래시 메모리장치
KR101691092B1 (ko) 2010-08-26 2016-12-30 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
US8553466B2 (en) 2010-03-04 2013-10-08 Samsung Electronics Co., Ltd. Non-volatile memory device, erasing method thereof, and memory system including the same
JP2011204299A (ja) 2010-03-24 2011-10-13 Toshiba Corp 不揮発性半導体記憶装置
US9536970B2 (en) 2010-03-26 2017-01-03 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices and methods of fabricating the same
KR20110116473A (ko) 2010-04-19 2011-10-26 주식회사 하이닉스반도체 반도체 메모리 장치의 동작 방법
US8565022B2 (en) * 2010-07-09 2013-10-22 Hynix Semiconductor Inc. Memory system and method of operating the same
KR101682666B1 (ko) 2010-08-11 2016-12-07 삼성전자주식회사 비휘발성 메모리 장치, 그것의 채널 부스팅 방법, 그것의 프로그램 방법 및 그것을 포함하는 메모리 시스템
JP2012195036A (ja) 2011-03-17 2012-10-11 Toshiba Corp 不揮発性半導体記憶装置
KR20130060749A (ko) * 2011-11-30 2013-06-10 에스케이하이닉스 주식회사 불휘발성 메모리 장치, 그것의 읽기 방법 및 그것을 포함하는 데이터 저장 장치
JP6088751B2 (ja) 2012-06-07 2017-03-01 株式会社東芝 半導体メモリ
US9236136B2 (en) 2012-12-14 2016-01-12 Intel Corporation Lower page read for multi-level cell memory
US9042172B2 (en) * 2013-05-02 2015-05-26 Windbond Electronics Corporation Flash memory having dual supply operation
KR20150139116A (ko) * 2014-06-02 2015-12-11 에스케이하이닉스 주식회사 반도체 장치 및 이의 동작 방법

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110132072A (ko) * 2010-06-01 2011-12-07 삼성전자주식회사 리드 디스터번스를 줄일 수 있는 불휘발성 메모리 장치 및 그것의 읽기 방법
KR20120013603A (ko) * 2010-08-05 2012-02-15 삼성전자주식회사 플래시 메모리 장치 및 플래시 메모리 장치의 독출 방법
KR20120056422A (ko) * 2010-11-25 2012-06-04 삼성전자주식회사 불 휘발성 메모리 장치 및 그것의 읽기 방법
KR20120057284A (ko) * 2010-11-26 2012-06-05 삼성전자주식회사 불휘발성 메모리 장치 및 메모리 시스템 그리고 그것의 읽기 방법
KR20130045495A (ko) * 2011-10-26 2013-05-06 에스케이하이닉스 주식회사 불휘발성 메모리 장치 및 그것의 읽기 방법
KR20130118033A (ko) * 2012-04-19 2013-10-29 삼성전자주식회사 플래그 셀을 포함하는 불휘발성 메모리 장치 및 그것의 사용자 장치
KR20150014702A (ko) * 2013-07-30 2015-02-09 삼성전자주식회사 불휘발성 메모리 장치의 동작 방법 및 불휘발성 메모리 장치를 제어하는 메모리 컨트롤러의 동작 방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200024355A (ko) * 2017-08-31 2020-03-06 마이크론 테크놀로지, 인크. 메모리 셀의 데이터 상태 결정
KR20190079327A (ko) * 2017-12-27 2019-07-05 삼성전자주식회사 메모리 장치의 데이터 독출 방법, 메모리 컨트롤러의 제어 방법 및 이들을 포함하는 저장 장치
US11380398B2 (en) 2020-07-17 2022-07-05 Samsung Electronics Co., Ltd. Storage device and the read operating method thereof
US11923011B2 (en) 2020-07-17 2024-03-05 Samsung Electronics Co., Ltd. Storage device and the read operating method thereof

Also Published As

Publication number Publication date
KR102320955B1 (ko) 2021-11-05
US20160225439A1 (en) 2016-08-04
US9508423B2 (en) 2016-11-29

Similar Documents

Publication Publication Date Title
KR102320955B1 (ko) 불 휘발성 메모리 장치 및 그것의 읽기 방법
KR102302187B1 (ko) 비휘발성 메모리 장치의 동작 방법 및 비휘발성 메모리 장치
US9824761B2 (en) Storage device and a write method including a coarse program operation and fine program operation
CN111009275B (zh) 存储器装置和存储器装置的操作方法
KR102435026B1 (ko) 저장 장치의 동작 방법
US9899097B2 (en) Nonvolatile memory device and method of programming the same
US9715344B2 (en) Memory device and controlling method of the same
KR102118979B1 (ko) 불휘발성 메모리 장치 및 그것의 프로그램 방법
KR101891164B1 (ko) 프로그램 스케줄러를 포함하는 플래시 메모리 장치
US11210004B2 (en) Controller memory system to perform a single level cell (SLC), or multi level cell (MLC) or triple level cell (TLC) program operation on a memory block
TWI746844B (zh) 記憶體裝置及其操作方法
US20140043901A1 (en) Nonvolatile memory device and operating method with variable memory cell state definitions
KR102452994B1 (ko) 반도체 메모리 장치 및 그 동작 방법
KR102128825B1 (ko) 불휘발성 메모리 장치 및 그것의 동작 방법
KR102504295B1 (ko) 비휘발성 메모리 장치 및 이의 프로그램 방법
KR20100010355A (ko) 플래시 메모리 장치 및 그것의 프로그램 및 소거 방법
KR20190012771A (ko) 컨트롤러 및 그 동작 방법
CN110851375A (zh) 存储器控制器及操作该存储器控制器的方法
US8218371B2 (en) Multi-bit flash memory device and method of analyzing flag cells of the same
US11163491B2 (en) Memory system and method of operating the same
KR101642930B1 (ko) 더미 셀을 갖는 불휘발성 메모리 장치 및 그것의 프로그램 방법
KR20100045739A (ko) 불휘발성 메모리 장치, 그것의 프로그램 방법, 그리고 그것을 포함하는 메모리 시스템
KR101435889B1 (ko) 공통 소스 라인 전압을 제어하는 플래시 메모리 장치,그것의 프로그램 검증 방법, 그리고 그것을 포함하는메모리 시스템
CN111341370A (zh) 半导体存储器装置、控制器、存储装置及其操作方法
US11093325B2 (en) Controller, memory system including the same, and method of operating memory system

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right