KR20160092145A - Liquid Crystal Display - Google Patents

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KR20160092145A
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Abstract

A display device according to the present invention includes a display panel, a timing controller, a shift resister, a level shifter, and a selection output part. The timing controller generates a gate timing control signal for controlling the output timing of a gate pulse. The shift resister generates a gate output by using the gate timing control signal. The level shifter shifts the voltage level of the gate output and outputs the same. The selection output part selectively connects at least two output terminals of the level shifter, adds up the signals of the connected output terminals of the level shifter, and generates a gate pulse. So, the delay phenomenon of the gate pulse can be prevented.

Description

표시장치{Liquid Crystal Display}A liquid crystal display (LCD)

본 발명은 표시장치에 관한 것이다.
The present invention relates to a display device.

표시장치는 시각정보의 전달매체로서 각종 정보기기나 사무기기 등에 적용되고 있다. 가장 널리 보급된 표시장치인 음극선관(Cathode Ray Tube) 또는 브라운관은 무게와 부피가 큰 문제점이 있다. 이러한 음극선관의 한계를 극복할 수 있는 많은 종류의 평판표시소자(Flat Panel Display)가 개발되고 있다. 평판표시장치에는 표시장치(Liquid Crystal Display : LCD), 전계 방출 표시장치(Field Emission Display : FED), 플라즈마 디스플레이 패널(Plasma Display Panel : PDP) 및 유기 발광다이오드소자(Organic Light Emitting Diode Device, OLED) 등이 있다. The display device is applied to various information devices, office machines, and the like as a delivery medium of visual information. Cathode Ray Tube or CRT, which is the most widely used display device, has a problem in weight and volume. Many types of flat panel displays capable of overcoming the limitations of the cathode ray tube have been developed. The flat panel display device includes a liquid crystal display (LCD), a field emission display (FED), a plasma display panel (PDP), and an organic light emitting diode (OLED) .

평판표시장치는 데이터라인들과 게이트라인들이 교차되도록 배치되고 픽셀들이 매트릭스 형태로 배치된다. 데이터라인들에는 표시하고자 하는 비디오 데이터전압이 공급되고 게이트라인들에는 게이트펄스가 순차적으로 공급된다. 게이트펄스가 공급되는 표시라인의 픽셀들에 비디오 데이터전압이 공급되며, 모든 표시라인들이 게이트펄스에 의해 순차적으로 스캐닝되면서 비디오 데이터를 표시한다. The flat panel display is arranged such that the data lines and the gate lines cross each other and the pixels are arranged in a matrix form. Video data voltages to be displayed are supplied to the data lines and gate pulses are sequentially supplied to the gate lines. The video data voltage is supplied to the pixels of the display line to which the gate pulse is supplied and all of the display lines are sequentially scanned by the gate pulse to display the video data.

근래에는 패널의 크기가 커지면서 게이트라인의 길이가 증가되고, 이에 따라서 게이트펄스의 딜레이(delay) 현상이 심해지고 있다. 게이트라인의 딜레이가 심해지면 데이터전압을 충전하는 시간이 줄어들고, 결국 데이터전압을 충전하는 동작이 불안정해진다. In recent years, as the size of the panel increases, the length of the gate line increases, and the delay of the gate pulse becomes worse. If the delay of the gate line becomes severe, the time to charge the data voltage is reduced, and eventually the operation of charging the data voltage becomes unstable.

이러한 현상은 하나의 게이트라인을 스캔하는 시간이 줄어드는 고해상도의 표시장치나 고속 구동으로 동작하는 표시장치에서 더욱 두드러진다. 따라서, 고해상도 또는 고속 구동에 적합하도록 게이트펄스의 딜레이 현상을 개선할 수 있는 표시장치의 필요성이 대두된다.
This phenomenon is more noticeable in a high-resolution display device in which the time required to scan one gate line is reduced or in a display device that operates at high speed. Therefore, there is a need for a display device capable of improving the delay phenomenon of the gate pulse so as to be suitable for high-resolution or high-speed driving.

본 발명은 게이트펄스의 딜레이 현상을 개선할 수 있는 표시장치를 제공하기 위한 것이다.
The present invention is intended to provide a display device capable of improving a delay phenomenon of a gate pulse.

본 발명에 의한 표시장치는 표시패널, 타이밍 콘트롤러, 쉬프트 레지스터, 레벨쉬프터 및 선택 출력부를 포함한다. 타이밍 콘트롤러는 게이트펄스의 출력 타이밍을 제어하는 게이트 타이밍 제어신호를 생성한다. 쉬프트레지스터는 게이트 타이밍 제어신호를 이용하여 게이트출력을 생성한다. 레벨쉬프터는 게이트출력의 전압레벨을 쉬프팅하여 출력한다. 선택 출력부는 레벨쉬프터의 출력단을 선택적으로 적어도 두 개 이상 연결하여, 연결되는 레벨쉬프터 출력단들의 신호를 합산하여 게이트펄스를 생성한다.
A display device according to the present invention includes a display panel, a timing controller, a shift register, a level shifter, and a selection output unit. The timing controller generates a gate timing control signal for controlling the output timing of the gate pulse. The shift register generates a gate output using a gate timing control signal. The level shifter shifts the voltage level of the gate output and outputs it. The selection output unit selectively connects at least two output terminals of the level shifter and adds the signals of the connected level shifter output terminals to generate gate pulses.

본 발명은 두 개 이상의 게이트출력을 합산하여 게이트펄스를 생성함으로써, 게이트펄스가 딜레이 되는 것을 개선할 수 있다.
The present invention can improve the delay of a gate pulse by summing two or more gate outputs to generate a gate pulse.

도 1은 본 발명의 실시 예에 의한 표시장치를 나타내는 도면.
도 2는 표시장치의 화소를 나타내는 도면.
도 3 및 도 4는 본 발명의 실시 예에 의한 게이트 드라이브 IC의 구성을 나타내는 도면.
도 5는 게이트 드라이브 IC를 입력과 출력신호의 타이밍을 나타내는 도면.
도 6은 비교 예에 의한 레벨쉬프터 출력단의 등가회로도.
도 7은 본 발명의 실시 예에 의한 레벨쉬프터 출력단의 등가회로도.
도 8은 비교 예에 의한 게이트펄스의 프로파일을 나타내는 도면.
도 9는 본 발명의 실시 예에 의한 게이트펄스의 프로파일을 나타내는 도면.1 is a view showing a display device according to an embodiment of the present invention.
2 is a diagram showing pixels of a display device;
3 and 4 are diagrams showing a configuration of a gate drive IC according to an embodiment of the present invention.
5 is a diagram showing the timing of input and output signals to the gate drive IC;
6 is an equivalent circuit diagram of a level shifter output stage according to a comparative example;
7 is an equivalent circuit diagram of a level shifter output stage according to an embodiment of the present invention.
8 is a view showing a profile of a gate pulse according to a comparative example;
9 is a view showing a profile of a gate pulse according to an embodiment of the present invention.

이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시 예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Reference will now be made in detail to the preferred embodiments of the present invention, examples of which are illustrated in the accompanying drawings. Like reference numerals throughout the specification denote substantially identical components. In the following description, a detailed description of known functions and configurations incorporated herein will be omitted when it may make the subject matter of the present invention rather unclear.

도 1은 본 발명에 의한 표시장치를 나타내는 도면이고, 도 2는 본 발명의 화소의 일례를 나타내는 도면이다. Fig. 1 is a diagram showing a display device according to the present invention, and Fig. 2 is a diagram showing an example of a pixel of the present invention.

도 1을 참조하면, 본 발명에 의한 표시장치는 표시패널(100), 타이밍 콘트롤러(200), 데이터 구동회로(300) 및 게이트 구동회로(33)를 구비한다. 데이터 구동회로(300)는 다수의 소스 IC들을 포함한다. 게이트 구동회로(33)는 다수의 게이트 IC들(400)을 포함한다.Referring to FIG. 1, a display device according to the present invention includes a display panel 100, a timing controller 200, a data driving circuit 300, and a gate driving circuit 33. The data driving circuit 300 includes a plurality of source ICs. The gate drive circuit 33 includes a plurality of gate ICs 400.

표시패널(100)은 복수 개의 화소(P)를 포함하고, 각각의 화소(P)들이 표시하는 계조를 기반으로 영상을 표시한다. 화소(P)들은 수평 방향으로 배열되는 스캔라인(SL) 및 센스라인(SEL)을 통해서 각각 스캔신호(SCAN) 및 센스신호(SENSE)를 제공받는다. 그리고 화소(P)들은 데이터구동부(120)와 연결되는 데이터라인(DL)을 통해서 데이터전압(Vdata)을 제공받는다. The display panel 100 includes a plurality of pixels P and displays an image based on the gradation displayed by each of the pixels P. [ The pixels P are supplied with a scan signal SCAN and a sense signal SENSE through a scan line SL and a sense line SEL arranged in a horizontal direction. The pixels P are supplied with a data voltage Vdata through a data line DL connected to the data driver 120.

각각의 화소(P)들은 유기발광다이오드(OLED), 구동트랜지스터(DT), 제1 및 센스트랜지스터(ST1,ST2) 및 스토리지 커패시터(Cst)를 포함한다. Each of the pixels P includes an organic light emitting diode OLED, a driving transistor DT, first and sense transistors ST1 and ST2, and a storage capacitor Cst.

유기발광다이오드(OLED)는 구동트랜지스터(DT)로부터 공급되는 구동 전류에 의해 발광한다. 유기발광다이오드(OLED)의 애노드전극과 캐소드전극 사이에는 다층의 유기 화합물층이 형성된다. 유기 화합물층은 정공주입층(Hole Injection layer, HIL), 정공수송층(Hole transport layer, HTL), 발광층(Emission layer, EML), 전자수송층(Electron transport layer, ETL) 및 전자주입층(Electron Injection layer, EIL)을 포함한다. 유기발광다이오드(OLED)의 애노드전극은 구동트랜지스터(DT)의 소스전극에 접속되고, 캐소드전극은 접지단(VSS)에 연결된다.The organic light emitting diode OLED emits light by a driving current supplied from the driving transistor DT. A multilayer organic compound layer is formed between the anode electrode and the cathode electrode of the organic light emitting diode (OLED). The organic compound layer includes a hole injection layer (HIL), a hole transport layer (HTL), an emission layer (EML), an electron transport layer (ETL), and an electron injection layer EIL). The anode electrode of the organic light emitting diode (OLED) is connected to the source electrode of the driving transistor DT, and the cathode electrode is connected to the ground terminal (VSS).

구동 트랜지스터(DT)는 게이트-소스 간 전압(Vgs)에 따라 유기발광다이오드(OLED)에 흐르는 구동전류(Ioled)를 제어한다. 스토리지 커패시터(Cst)는 게이트 노드(N1)와 소스 노드(N2) 사이에 접속되어서, 데이터라인(DL)으로부터 제공받는 데이터전압을 한 프레임 동안 유지한다. 스캔트랜지스터(ST1)는 스캔신호(SCAN)에 따라 스위칭되어, 구동 트랜지스터(DT)의 게이트 전극 전위를 제어한다. 센스트랜지스터(ST2)는 센스신호(SENSE)에 따라 스위칭되어, 구동 트랜지스터(DT)의 소스 전극 전위를 제어한다. The driving transistor DT controls the driving current Ioled flowing through the organic light emitting diode OLED according to the gate-source voltage Vgs. The storage capacitor Cst is connected between the gate node N1 and the source node N2 to maintain the data voltage supplied from the data line DL for one frame. The scan transistor ST1 is switched according to the scan signal SCAN to control the gate electrode potential of the drive transistor DT. The sense transistor ST2 is switched in accordance with the sense signal SENSE to control the source electrode potential of the drive transistor DT.

타이밍 콘트롤러(200)는 수직/수평 동기신호(Vsync, Hsync), 데이터 인에이블신호(DE) 및 클럭신호(CLK) 등의 타이밍신호를 입력받아 데이터 구동회로(300), 및 게이트 구동회로(33)의 동작 타이밍을 제어하기 위한 제어신호들을 발생한다. 이러한 제어신호들은 게이트 타이밍 제어신호와 데이터 타이밍 제어신호를 포함한다. 또한, 타이밍 콘트롤러(200)는 데이터 구동회로(300)에 디지털 비디오 데이터(RGB)를 공급한다.The timing controller 200 receives the timing signals such as the vertical / horizontal synchronizing signals Vsync and Hsync, the data enable signal DE and the clock signal CLK and outputs the timing signals to the data driving circuit 300 and the gate driving circuit 33 And the control signals for controlling the operation timing of the control signal. These control signals include a gate timing control signal and a data timing control signal. In addition, the timing controller 200 supplies the digital video data RGB to the data driving circuit 300.

타이밍 콘트롤러(200)에 의해 생성되는 게이트 타이밍 제어신호는 게이트 스타트 펄스(GSP), 게이트 쉬프트 클럭신호(Gate Shift Clock, GSC) 및 게이트 출력 인에이블신호(Gate Output Enable, GOE)를 포함한다.The gate timing control signal generated by the timing controller 200 includes a gate start pulse GSP, a gate shift clock signal GSC and a gate output enable signal GOE.

게이트 스타트 펄스(GSP)는 게이트 드라이브 IC(400)에 인가되어 첫 번째 게이트펄스가 발생되도록 스캔이 시작되는 시작 라인을 지시한다. 게이트 쉬프트 클럭신호(GSC)는 게이트 스타트 펄스(GSP)를 쉬프트시키기 위한 클럭신호이다. 게이트 IC(400)들의 쉬프트 레지스터는 게이트 쉬프트 클럭신호(GSC)의 라이징 에지에서 게이트 스타트 펄스(GSP)를 쉬프트시킨다. 게이트 출력 인에이블신호(GOE)는 각 게이트 드라이브 IC(400)에 공통으로 입력된다. 게이트 드라이브 IC(400)은 게이트 출력 인에이블신호(GOE)의 로우논리기간 즉, 펄스의 폴링타임 직후로부터 그 다음 펄스의 라이징 타임 직전까지의 기간 동안 게이트 펄스를 출력한다. The gate start pulse GSP is applied to the gate drive IC 400 to indicate the start line at which the scan is started so that the first gate pulse is generated. The gate shift clock signal GSC is a clock signal for shifting the gate start pulse GSP. The shift register of the gate ICs 400 shifts the gate start pulse GSP at the rising edge of the gate shift clock signal GSC. The gate output enable signal GOE is commonly input to each gate drive IC 400. The gate drive IC 400 outputs a gate pulse during the low logic period of the gate output enable signal GOE, that is, just after the polling time of the pulse until just before the rising time of the next pulse.

타이밍 콘트롤러(200)에 의해 생성되는 데이터 타이밍 제어신호는 소스 스타트 펄스(Source Start Pulse, SSP), 소스 샘플링 클럭(Source Sampling Clock, SSC), 극성제어신호(Polarity : POL) 및 소스 출력 인에이블신호(Source Output Enable, SOE) 등을 포함한다. 소스 스타트 펄스(SSP)는 데이터가 표시될 라인에서 시작 화소를 지시한다. 소스 샘플링 클럭(SSC)은 라이징 또는 폴링 에지에 기준하여 데이터 구동회로(300) 내에서 데이터의 래치동작을 지시한다. The data timing control signal generated by the timing controller 200 includes a source start pulse (SSP), a source sampling clock (SSC), a polarity control signal (POL), and a source output enable signal (SOE), and the like. The source start pulse (SSP) indicates the starting pixel on the line where data is to be displayed. The source sampling clock SSC indicates the latching operation of data in the data driving circuit 300 based on the rising or falling edge.

데이터 구동회로(300)의 소스 IC들 각각은 쉬프트 레지스터, 래치, 디지털-아날로그 변환기, 출력 버퍼 등을 포함한다. 데이터 구동회로(300)는 타이밍 콘트롤러(200)의 제어 하에 디지털 비디오 데이터(RGB)를 래치한다. Each of the source ICs of the data driving circuit 300 includes a shift register, a latch, a digital-analog converter, an output buffer, and the like. The data driving circuit 300 latches the digital video data RGB under the control of the timing controller 200.

도 3 및 도 4는 본 발명의 게이트 드라이브 IC(400)의 구성을 나타내는 도면들이다. 3 and 4 are views showing the configuration of the gate drive IC 400 of the present invention.

도 3 및 도 4를 참조하면, 본 발명의 게이트 드라이브 IC(400)는 쉬프트 레지스터(410), 레벨 쉬프터(420) 및 출력 선택부(430)를 포함한다. 도 4는 m개의 레벨쉬프터 중에서 제1 내지 제3 레벨쉬프터(420-1,420-2,420-3) 만을 도시하고 있다.3 and 4, the gate drive IC 400 of the present invention includes a shift register 410, a level shifter 420, and an output selector 430. 4 shows only the first to third level shifters 420-1, 420-2, and 420-3 among m level shifters.

쉬프트 레지스터(410)는 종속적으로 접속된 다수의 플립플롭을 이용하여 게이트 스타트 펄스(GSP)를 게이트 쉬프트 클럭(GSC)에 따라 순차적으로 쉬프트시켜서, 제1 내지 제m 게이트출력(Gout1~Goutm)을 생성한다. 제1 내지 제m 게이트출력(Gout1~Goutm)은 각각 제1 내지 제m 레벨쉬프터(420-1~420-m)에 입력된다. The shift register 410 successively shifts the gate start pulse GSP in accordance with the gate shift clock GSC using a plurality of flip flops depending thereon and outputs the first to mth gate outputs Gout1 to Goutm . The first to m-th gate outputs Gout1 to Goutm are input to the first to mth level shifters 420-1 to 420-m, respectively.

레벨쉬프터(420)는 쉬프트 레지스터(410)의 게이트출력(Gout)의 전압레벨을 게이트 하이전압으로 쉬프팅시킨다. 제1 레벨쉬프터(420-1)는 제1 게이트출력(Gout1)을 입력받아서 제1 게이트출력(Gout1)의 전압레벨을 게이트하이전압으로 쉬프팅하고, 마찬가지로 제m 레벨쉬프터는 제m 게이트출력(Goutm)을 입력받아서 제m 게이트출력(Goutm)의 전압레벨을 게이트하이전압으로 쉬프팅한다. 이를 위해서 레벨쉬프터(420)는 제1 및 제2 트랜지스터(Tp,Tn)를 포함한다. 제1 트랜지스터(Tp)는 쉬프트 레지스터(410)의 게이트출력(Gout)을 입력받는 게이트전극, 게이트하이전압(VGH) 전원에 연결되는 제1 전극, 출력단(N1)에 연결되는 제2 전극을 포함한다. 제2 트랜지스터(Tn)는 쉬프트 레지스터의 게이트출력을 입력받는 게이트전극, 게이트로우전압(VGL) 전원에 연결되는 제1 전극, 출력단(N1)에 연결되는 제2 전극을 포함한다. The level shifter 420 shifts the voltage level of the gate output Gout of the shift register 410 to a gate high voltage. The first level shifter 420-1 receives the first gate output Gout1 to shift the voltage level of the first gate output Gout1 to the gate high voltage and likewise the m level shifter shifts the mth gate output Goutm ) To shift the voltage level of the m-th gate output Goutm to the gate high voltage. To this end, the level shifter 420 includes first and second transistors Tp and Tn. The first transistor Tp includes a gate electrode receiving the gate output Gout of the shift register 410, a first electrode connected to a gate high voltage (VGH) power source, and a second electrode coupled to the output node N1 do. The second transistor Tn includes a gate electrode receiving a gate output of the shift register, a first electrode coupled to a gate low voltage (VGL) power source, and a second electrode coupled to the output node N1.

출력 선택부(430)는 게이트 스위치소자(SW) 및 선택 스위치소자(SEL)를 포함한다. The output selection section 430 includes a gate switch element SW and a selection switch element SEL.

게이트 스위치소자(SW)는 레벨쉬프터(420)의 출력단과 게이트라인 사이에 위치하여, 레벨쉬프터(420) 및 게이트라인을 선택적으로 연결한다. 예컨대, 제1 게이트 스위치소자(SW1)는 제1 레벨쉬프터(420-1)의 출력단과 제1 게이트라인을 선택적으로 연결한다. 제1 게이트 스위치소자(SW1)는 제1 게이트 스위치신호에 응답하여 동작한다.The gate switch element SW is disposed between the output terminal of the level shifter 420 and the gate line to selectively connect the level shifter 420 and the gate line. For example, the first gate switch element SW1 selectively connects the output terminal of the first level shifter 420-1 and the first gate line. The first gate switch element SW1 operates in response to the first gate switch signal.

선택 스위치소자(SEL)는 인접하는 레벨쉬프터들 각각의 출력단 사이에 위치하여, 인접하는 레벨쉬프터(420)들의 출력단을 선택적으로 연결한다. 예컨대, 제1 선택 스위치소자(SEL1)는 제1 레벨쉬프터(420-1)의 제1 출력단(N1) 및 제2 레벨쉬프터(420-2)의 제2 출력단(N2)을 선택적으로 연결하고, 제(m-1) 선택 스위치소자는 제(m-1) 레벨쉬프터의 출력단 및 제m 레벨쉬프터의 출력단을 선택적으로 연결한다. 제1 선택 스위치소자(SEL1)는 제1 선택 스위치신호에 응답하여 동작하고, 제(m-1) 선택 스위치소자는 제(m-1) 선택 스위치신호에 응답하여 동작한다.The selection switch element SEL is located between the output terminals of the adjacent level shifters and selectively connects the output terminals of the adjacent level shifters 420. For example, the first selection switch element SEL1 selectively connects the first output terminal N1 of the first level shifter 420-1 and the second output terminal N2 of the second level shifter 420-2, The (m-1) th selection switch element selectively connects the output terminal of the (m-1) -th level shifter and the output terminal of the m-th level shifter. The first selection switch element SEL1 operates in response to the first selection switch signal, and the (m-1) selection switch element operates in response to the (m-1) selection switch signal.

도 5는 본 발명에 의한 레벨쉬프터(420) 및 출력 선택부(430)의 입력 및 출력신호를 나타내는 도면이다. 5 is a diagram showing input and output signals of the level shifter 420 and the output selector 430 according to the present invention.

제1 기간(T1) 동안, 쉬프트레지스터(410)는 제1 게이트출력(Gout1)을 제1 레벨쉬프터(420-1)로 출력하고, 제2 게이트출력(Gout2)을 제2 레벨쉬프터(420-2)로 출력한다. 제1 레벨쉬프터(420-1)는 제1 게이트출력(Gout1)의 전압레벨을 쉬프팅하여 제1 출력단(N1)으로 출력한다. 제2 레벨쉬프터(420-2)는 제2 게이트출력(Gout2)의 전압레벨을 쉬프팅하여 제2 출력단(N2)으로 출력한다. During the first period T1, the shift register 410 outputs the first gate output Gout1 to the first level shifter 420-1 and the second gate output Gout2 to the second level shifter 420- 2). The first level shifter 420-1 shifts the voltage level of the first gate output Gout1 and outputs the shifted voltage level to the first output terminal N1. The second level shifter 420-2 shifts the voltage level of the second gate output Gout2 and outputs the shifted voltage level to the second output terminal N2.

제1 기간(T1) 동안, 제1 선택 스위치신호(SSEL1)는 제1 선택 스위치소자(SEL1)에 입력된다. 제1 선택 스위치소자(SEL1)는 제1 선택 스위치신호(SSEL1)에 의해서 턴-온되고, 제1 레벨쉬프터(420-1)의 제1 출력단(N1) 및 제2 레벨쉬프터(420-2)의 제2 출력단(N2)은 연결된다. 제1 기간(T1) 동안, 제1 게이트 스위치신호(SSW1)는 제1 게이트 스위치소자(SW1)에 입력된다. 제1 게이트 스위치소자(SW1)는 제1 게이트 스위치신호(SSW1)에 의해서 턴-온되고, 제2 내지 제m 게이트 스위치소자(SW1~SWm)는 턴-오프 상태를 유지한다. During the first period T1, the first selection switch signal SSEL1 is input to the first selection switch element SEL1. The first selection switch element SEL1 is turned on by the first selection switch signal SSEL1 and is turned on at the first output terminal N1 of the first level shifter 420-1 and the second level shifter 420-2, Lt; / RTI > are connected. During the first period T1, the first gate switch signal SSW1 is input to the first gate switch element SW1. The first gate switch element SW1 is turned on by the first gate switch signal SSW1 and the second to m-th gate switch elements SW1 to SWm are maintained in the turn-off state.

제1 레벨쉬프터(420-1)의 제1 출력단(N1) 및 제2 레벨쉬프터(420-2)의 제2 출력단(N2)은 제1 선택 스위치소자(SEL1)에 의해서 연결되기 때문에, 제1 레벨쉬프터(420-1) 및 제2 레벨쉬프터(420-2)의 출력은 동시에 제1 게이트라인으로 제공된다. 제1 게이트라인은 제1 레벨쉬프터(420-1) 및 제2 레벨쉬프터(420-2)로부터 출력전압을 동시에 제공받는다. 따라서, 제1 게이트라인에 제공되는 제1 게이트펄스(G1)가 게이트하이전압에 도달하는 시간은 감소된다. Since the first output terminal N1 of the first level shifter 420-1 and the second output terminal N2 of the second level shifter 420-2 are connected by the first selection switch element SEL1, The outputs of the level shifter 420-1 and the second level shifter 420-2 are provided to the first gate line at the same time. The first gate line receives the output voltage from the first level shifter 420-1 and the second level shifter 420-2 at the same time. Therefore, the time for which the first gate pulse G1 provided to the first gate line reaches the gate high voltage is reduced.

제2 기간(T2) 동안, 쉬프트레지스터(410)는 제2 게이트출력(Gout2)을 제2 레벨쉬프터(420-2)로 제공하고, 제3 게이트출력(Gout3)을 제3 레벨쉬프터(Gou3)로 제공한다. 제2 기간(T2) 동안, 제2 게이트 스위치소자(SW2)는 제2 게이트 스위치신호(SSW2)에 의해서 턴-온되고, 제1 게이트 스위치소자(SW1)는 턴-오프된다. 그리고 제2 기간(T2) 동안 제2 선택 스위치소자(SEL2)는 제2 선택 스위치신호(SSEL2)에 의해서 턴-온된다. 제2 기간(T2) 동안에, 제2 게이트라인은 제2 레벨쉬프터(420-2) 및 제3 레벨쉬프터(420-3)로부터 출력전압을 동시에 제공받기 때문에, 제2 게이트펄스(G2)가 게이트하이전압(VGH)에 도달하는 시간은 감소된다. The shift register 410 provides the second gate output Gout2 to the second level shifter 420-2 and the third gate output Gout3 to the third level shifter Gou3 during the second period T2, . During the second period T2, the second gate switch element SW2 is turned on by the second gate switch signal SSW2, and the first gate switch element SW1 is turned off. During the second period T2, the second selection switch element SEL2 is turned on by the second selection switch signal SSEL2. During the second period T2, since the second gate line is simultaneously supplied with the output voltage from the second level shifter 420-2 and the third level shifter 420-3, the second gate pulse G2 is applied to the gate The time to reach the high voltage VGH is reduced.

도 6은 하나의 레벨쉬프터를 이용하여 게이트펄스를 출력하는 비교 예에 의한 레벨쉬프터 출력단의 등가회로를 나타내는 도면이다. 그리고 도 7은 본 발명의 실시 예에 의한 제1 및 제2 출력단(N1,N2)의 등가회로를 나타내는 도면이다. 6 is a diagram showing an equivalent circuit of a level shifter output stage according to a comparative example in which gate pulses are output using one level shifter. And FIG. 7 is a diagram showing an equivalent circuit of the first and second output stages N1 and N2 according to the embodiment of the present invention.

도 6 및 도 7에서 보는 바와 같이, 본 발명에 의한 레벨쉬프터의 출력단은 일반적인 레벨쉬프터의 출력단에 비하여 두 배의 전류량을 게이트펄스에 제공한다. 전압의 변화량은 전류의 변화량에 비례하기 때문에, 동일한 기간 동안에 게이트라인에 제공되는 게이트펄스의 전압레벨의 변화량은 하나의 레벨쉬프터의 출력을 할 때보다 두 배 빠른 속도로 변화한다. 즉, 본 발명의 게이트펄스는 게이트펄스의 전압레벨이 저전위에서 게이트하이전압으로 스윙되는 시간을 단축시킬 수 있다. 따라서 레벨쉬프터에서 멀리 위치한 화소에 제공되는 게이트펄스가 지연되는 정도를 줄일 수 있다. 6 and 7, the output stage of the level shifter according to the present invention provides twice the amount of current to the gate pulse as compared with the output stage of a general level shifter. Since the amount of change in the voltage is proportional to the amount of change in the current, the amount of change in the voltage level of the gate pulse supplied to the gate line during the same period of time changes twice as fast as the output of one level shifter. That is, the gate pulse of the present invention can shorten the time for the voltage level of the gate pulse to swing from the low level to the gate high level. Therefore, it is possible to reduce the delay of the gate pulse provided to the pixel located far away from the level shifter.

도 8은 하나의 레벨쉬프터 출력을 게이트펄스로 이용하는 비교 예를 나타내는 도면이다. 도 9는 본 발명의 실시 예에 의한 게이트펄스의 파형을 나타내는 도면이다. 8 is a diagram showing a comparative example in which one level shifter output is used as a gate pulse. 9 is a diagram showing a waveform of a gate pulse according to an embodiment of the present invention.

도 8에서와 같이 비교 예에 의하면, 게이트펄스를 출력하는 레벨쉬프터의 가까운 영역에서는 게이트펄스가 지연되는 정도가 매우 작고, 레벨쉬프터로부터 먼 영역에서는 게이트펄스의 지연이 심해진다. 따라서 레벨쉬프터로부터 먼 영역에서는 게이트하이전압(VGH)에 도달하는 시점이 't' 시간만큼 지연된다. According to the comparative example as shown in Fig. 8, the degree of delay of the gate pulse is extremely small in the region near the level shifter for outputting the gate pulse, and the delay of the gate pulse is increased in the region far from the level shifter. Therefore, in the region far from the level shifter, the time point at which the gate high voltage VGH is reached is delayed by 't' time.

이에 반해서, 도 9에서와 같이 본 발명에 의한 게이트펄스는 레벨쉬프터로부터 먼 지점에서도 게이트하이전압(VGH)까지 도달하는 시점이 't1' 시간만큼 지연된다. 즉, 본 발명은 비교 예에 대비하여 게이트하이전압(VGH)까지 도달하는 시간을 △t 만큼 감소시킬 수 있다. On the other hand, as shown in FIG. 9, the gate pulse according to the present invention is delayed by 't1' time when the gate high voltage (VGH) reaches a point far from the level shifter. That is, the present invention can reduce the time to reach the gate high voltage (VGH) by? T as compared with the comparative example.

또한, 본 발명에 의한 게이트펄스는 게이트로우전압(VGL)까지 방전하는 시간도 비교 예에 대비하여 감소시킬 수 있다.Also, the time for discharging the gate pulse according to the present invention to the gate low voltage (VGL) can also be reduced in comparison with the comparative example.

상술한 본 발명의 실시 예는 두 개의 레벨쉬프터의 출력을 합산하여 게이트펄스를 출력하는 것에 대해서 설명하고 있다. 본 발명의 기술적 사상은 복수의 레벨쉬프터의 출력을 이용하여 게이트펄스를 생성하는 것으로, 게이트펄스를 생성하기 위해서 합산되는 레벨쉬프터 출력의 개수는 3 개 이상으로 설정될 수도 있다. The embodiments of the present invention described above explain the output of gate pulses by summing the outputs of two level shifters. The technical idea of the present invention is to generate gate pulses by using outputs of a plurality of level shifters, and the number of level shifter outputs to be summed to generate gate pulses may be set to three or more.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification, but should be defined by the claims.

100: 표시패널 200: 타이밍 콘트롤러
300: 소스 드라이브 IC 400: 게이트 드라이브 IC
410: 직병렬 변환부 420: DAC
430: 출력회로100: display panel 200: timing controller
300: Source drive IC 400: Gate drive IC
410: serial / parallel converter 420: DAC
430: output circuit

Claims (4)

게이트펄스를 제공받는 게이트라인들이 배열되는 표시패널;
상기 게이트펄스의 출력 타이밍을 제어하는 게이트 타이밍 제어신호를 생성하는 타이밍 콘트롤러;
상기 게이트 타이밍 제어신호를 이용하여 게이트출력을 생성하는 쉬프트레지스터;
상기 게이트출력의 전압레벨을 쉬프팅하여 출력하는 레벨쉬프터; 및
상기 레벨쉬프터의 출력단을 선택적으로 적어도 두 개 이상 연결하여, 연결되는 상기 레벨쉬프터 출력단들의 신호를 합산하여 게이트펄스를 생성하는 선택 출력부를 포함하는 표시장치.
A display panel in which gate lines receiving gate pulses are arranged;
A timing controller for generating a gate timing control signal for controlling an output timing of the gate pulse;
A shift register for generating a gate output using the gate timing control signal;
A level shifter for shifting and outputting a voltage level of the gate output; And
And a selection output unit for selectively connecting at least two output terminals of the level shifter and summing signals of the level shifter output terminals connected to generate a gate pulse.
제 1 항에 있어서,
상기 선택 출력부는
상기 레벨쉬프터의 출력단과 게이트라인 사이에 위치하는 게이트 스위치소자; 및
인접하는 상기 레벨쉬프터들 각각의 출력단 사이에 위치하는 선택 스위치소자를 포함하는 표시장치.
The method according to claim 1,
The selection output
A gate switch element positioned between the output terminal of the level shifter and the gate line; And
And a selection switch element positioned between the output terminals of the adjacent level shifters.
제 2 항에 있어서,
상기 선택 출력부는
제1 레벨쉬프터의 출력단과 제1 게이트라인 사이에 위치하는 제1 게이트 스위치소자;
제2 레벨쉬프터의 출력단과 제2 게이트라인 사이에 위치하는 제2 게이트 스위치 소자; 및
상기 제1 레벨쉬프터의 출력단과 상기 제2 레벨쉬프터의 출력단을 연결하는 제1 선택 스위치소자를 포함하고,
상기 제1 선택 스위치소자는 턴-온되는 동안에는 상기 제1 게이트 스위치소자 또는 상기 제2 게이트 스위치 소자 중에서 어느 하나의 스위치 소자가 턴-온되는 표시장치.
3. The method of claim 2,
The selection output
A first gate switch element positioned between the output terminal of the first level shifter and the first gate line;
A second gate switch element positioned between the output terminal of the second level shifter and the second gate line; And
And a first selection switch element for connecting an output terminal of the first level shifter and an output terminal of the second level shifter,
And the switch element of the first gate switch element or the second gate switch element is turned on while the first select switch element is turned on.
제 3 항에 있어서,
상기 레벨쉬프터는
상기 쉬프트 레지스터의 게이트출력을 입력받는 게이트전극, 게이트하이전압원에 연결되는 제1 전극, 상기 출력단에 연결되는 제2 전극을 포함하는 제1 트랜지스터; 및
상기 쉬프트 레지스터의 게이트출력을 입력받는 게이트전극, 게이트로우전압원에 연결되는 제1 전극, 상기 출력단에 연결되는 제2 전극을 포함하는 제2 트랜지스터를 포함하는 표시장치.The method of claim 3,
The level shifter
A first transistor including a gate electrode receiving a gate output of the shift register, a first electrode connected to a gate high voltage source, and a second electrode connected to the output terminal; And
And a second transistor including a gate electrode for receiving a gate output of the shift register, a first electrode connected to a gate low voltage source, and a second electrode connected to the output terminal.
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