KR20190032959A - Shift Resiter and Organic Light Emitting Display having the Same - Google Patents

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KR20190032959A
KR20190032959A KR1020170121450A KR20170121450A KR20190032959A KR 20190032959 A KR20190032959 A KR 20190032959A KR 1020170121450 A KR1020170121450 A KR 1020170121450A KR 20170121450 A KR20170121450 A KR 20170121450A KR 20190032959 A KR20190032959 A KR 20190032959A
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김인섭
김상진
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Abstract

According to the present invention, an organic light emitting display device comprises pixels, emission drivers, and scan drivers. The pixels are driven based on emission signals and scan signals. Each of the emission drivers sequentially generates the emission signals. Each of the scan drivers sequentially generates the scan signals. An n^th scan driver includes a pull-down transistor applying a turn-off voltage to an output terminal in response to a voltage of a QB node and a QB node holding unit supplying a turn-on voltage to the QB node in response to a holding control signal in a section where the output terminal is the turn-off voltage. The holding control signal uses the emission signals.

Description

시프트레지스터 및 이를 포함하는 유기발광 표시장치{Shift Resiter and Organic Light Emitting Display having the Same}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a shift register and an OLED display including the shift register,

본 발명은 시프트레지스터 및 이를 포함하는 유기발광 표시장치에 관한 것이다.The present invention relates to a shift register and an organic light emitting display including the shift register.

평판 표시장치(FPD; Flat Panel Display)는 소형화 및 경량화에 유리한 장점으로 인해서 데스크탑 컴퓨터의 모니터뿐만 아니라, 노트북컴퓨터, 태블릿 등의 휴대용 컴퓨터나 휴대 전화 단말기 등에 폭넓게 이용되고 있다. 이러한 평판 표시장치는 액정표시장치{Liquid Crystal Display; LCD), 플라즈마 표시장치(Plasma Display Panel; PDP), 전계 방출표시장치{Field Emission Display; FED) 및 유기발광다이오드 표시장치(Organic Light Emitting diode Display; 이하, OLED) 등이 있다. 2. Description of the Related Art Flat panel displays (FPDs) are widely used not only for monitors of desktop computers but also for portable computers such as notebook computers and tablets, as well as mobile phone terminals, because they are advantageous in miniaturization and weight reduction. Such a flat panel display device includes a liquid crystal display (LCD) (LCD), a plasma display panel (PDP), a field emission display (FED) and an organic light emitting diode display (OLED).

이 중에서 유기발광다이오드 표시장치는 응답속도가 빠르고, 발광효율이 높은 휘도를 표현할 수 있으며 시야각이 큰 장점이 있다. Among these organic light emitting diode display devices, the organic light emitting diode display device has a high response speed, high luminance efficiency, and a large viewing angle.

유기발광 표시장치는 스캔신호 및 에미션신호를 이용하여 구동된다. 스캔신호 및 에미션신호를 생성하는 게이트 구동부는 표시패널의 베젤 영역에 게이트-인-패널(Gate In Panel, 이하 GIP) 형태로 구현되기도 한다. GIP 형태의 게이트 구동부는 하나의 게이트신호를 생성하기 위해서 서로 종속적으로 연결되는 스캔 드라이버들로 이루어지는 시프트레지스터를 구비한다. The OLED display device is driven by using a scan signal and an emission signal. A gate driver for generating a scan signal and an emission signal may be implemented as a gate-in-panel (GIP) type in a bezel region of a display panel. The gate driver of the GIP type has a shift register composed of scan drivers which are connected to each other to generate one gate signal.

스캔 드라이버들 각각은 순차적으로 스캔신호를 순차적으로 출력하여 픽셀들을 구동하기 때문에, 순차 구동 방식에서 하나의 스캔 드라이버는 한 프레임 기간 내에서 스캔신호를 1회 출력하여야 한다. 하지만, 스캔 드라이버를 구성하는 트랜지스터들의 신뢰성이 저하되면 원치않는 타이밍에 스캔신호를 출력하여, 시프트레지스터가 동시에 두 개 이상의 스캔신호를 출력하는 문제점이 나타나기도 한다.Each of the scan drivers successively outputs the scan signals sequentially to drive the pixels. Thus, in a sequential drive scheme, one scan driver must output a scan signal within one frame period. However, when the reliability of the transistors constituting the scan driver deteriorates, a problem arises in that a shift register outputs two or more scan signals simultaneously by outputting a scan signal at an undesirable timing.

또한, 시프트레지스터에 포함되는 다수의 트랜지스터들 중에서 클럭신호가 인가될 때 부트스트래핑되는 노드와 연결되는 트랜지스터들은 순간적으로 드레인-소스 간의 전압 차이가 커지게 되어서 신뢰성에 영향을 주는 문제점이 나타나기도 한다.In addition, among the plurality of transistors included in the shift register, the transistors connected to the bootstrapped node when the clock signal is applied have a problem that the voltage difference between the drain and the source instantaneously increases, thereby affecting the reliability.

본 발명은 신뢰성을 높여서 멀티 출력을 방지할 수 있는 시프트레지스터 및 이를 포함한 유기발광 표시장치를 제공하기 위한 것이다.The present invention provides a shift register capable of preventing multi-output by enhancing reliability and an OLED display including the shift register.

본 발명에 의한 유기발광 표시장치는 픽셀들, 에미션 드라이버들 및 스캔 드라이버들을 포함한다. 픽셀들은 에미션신호 및 스캔신호를 바탕으로 구동된다. 에미션 드라이버들 각각은 에미션신호를 순차적으로 생성한다. 스캔 드라이버들 각각은 스캔신호를 순차적으로 생성한다. 제n 스캔 드라이버는 QB 노드의 전압에 응답하여, 출력단에 턴-오프전압을 인가하는 풀다운 트랜지스터 및 출력단이 턴-오프 전압인 구간에서, 홀딩 제어신호에 응답하여 QB 노드에 턴-온 전압을 공급하는 QB 노드 홀딩부를 포함한다. 홀딩 제어신호는 에미션신호들 중에서 어느 하나를 이용한다.An organic light emitting diode display according to the present invention includes pixels, emission drivers, and scan drivers. The pixels are driven based on the emission signal and the scan signal. Each of the emission drivers sequentially generates emission signals. Each of the scan drivers sequentially generates scan signals. The nth scan driver supplies a turn-on voltage to the QB node in response to the holding control signal, in response to the voltage of the QB node, in a period in which the pull-down transistor applies a turn-off voltage to the output terminal and the output terminal is a turn- And a QB node holding unit. The holding control signal uses any one of the emission signals.

본 발명에 의한 시프트레지스터는 스캔신호가 출력되지 않는 동안에 QB 노드 홀딩부를 이용하여 풀다운 트랜지스터의 동작을 제어하는 QB 노드의 전압을 안정적으로 턴-온 전압 상태로 유지할 수 있다. 따라서, 시프트레지스터를 구성하는 트랜지스터들의 문턱전압이 시프트되어서 QB 노드의 전압이 불안정해지는 것을 방지할 수 있다. 즉, 본 발명의 시프트레지스터는 트랜지스터들의 문턱전압 변화에 강건한 구조를 갖기 때문에, 스캔 드라이버의 출력단에 턴-오프 전압을 인가하는 풀다운 트랜지스터의 동작을 안정적으로 유지할 수 있다. 그 결과 스캔신호가 출력되지 않아야 할 구간에서 풀업 트랜지스터가 동작되는 불량을 방지하여, 시프트레지스터가 동시에 두 개 이상의 스캔신호를 출력하는 것을 방지할 수 있다. The shift register according to the present invention can stably maintain the voltage of the QB node controlling the operation of the pull-down transistor stably using the QB node holding unit while the scan signal is not outputted. Therefore, the threshold voltages of the transistors constituting the shift register are shifted, and the voltage of the QB node can be prevented from becoming unstable. That is, since the shift register of the present invention has a robust structure against the threshold voltage change of the transistors, the operation of the pull-down transistor for applying the turn-off voltage to the output terminal of the scan driver can be stably maintained. As a result, it is possible to prevent the failure that the pull-up transistor is operated in a period in which the scan signal should not be outputted, and to prevent the shift register from outputting two or more scan signals at the same time.

특히, 본 발명은 새로운 클럭신호를 이용하지 않으면서 QB 노드에 안정적으로 턴-온 전압을 인가할 수 있다. 따라서, 새로운 클럭신호를 생성하기 위한 타이밍 콘트롤러의 재설계를 요구하지 않는다.In particular, the present invention can stably apply a turn-on voltage to the QB node without using a new clock signal. Therefore, there is no need to redesign the timing controller to generate a new clock signal.

도 1은 본 발명에 의한 유기발광다이오드 표시장치의 구성을 나타내는 도면이다.
도 2는 본 발명에 의한 시프트레지스터의 구성을 나타내는 도면이다.
도 3은 본 발명에 의한 픽셀의 구조를 나타내는 모식도이다.
도 4는 도 3에 도시된 픽셀의 구동을 위한 게이트신호들의 타이밍을 나타내는 도면이다.
도 5는 본 발명에 의한 스캔 드라이버의 구성을 나타내는 블록도이다.
도 6는 본 발명에 의한 스캔 드라이버의 실시 예를 나타내는 도면이다.
도 7은 도 6에 도시된 스캔 드라이버를 구동하기 위한 클럭신호들의 타이밍 및 주요 노드의 전압변화를 나타내는 도면이다.1 is a view showing a configuration of an organic light emitting diode display device according to the present invention.
2 is a diagram showing a configuration of a shift register according to the present invention.
3 is a schematic diagram showing the structure of a pixel according to the present invention.
4 is a timing chart of gate signals for driving the pixel shown in FIG.
5 is a block diagram showing a configuration of a scan driver according to the present invention.
6 is a diagram illustrating an embodiment of a scan driver according to the present invention.
FIG. 7 is a diagram illustrating timing of clock signals for driving the scan driver shown in FIG. 6 and voltage changes of major nodes.

이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시 예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Reference will now be made in detail to the preferred embodiments of the present invention, examples of which are illustrated in the accompanying drawings. Like reference numerals throughout the specification denote substantially identical components. In the following description, a detailed description of known functions and configurations incorporated herein will be omitted when it may make the subject matter of the present invention rather unclear.

본 발명의 게이트 구동부에서 스위치 소자들은 n 타입 또는 p 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 구조의 트랜지스터로 구현될 수 있다. 이하의 실시예에서 p 타입 트랜지스터를 예시하였지만, 본 발명은 이에 한정되지 않는다는 것에 주의하여야 한다. 트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. 트랜지스터 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 트랜지스터에서 캐리어가 외부로 나가는 전극이다. 즉, MOSFET에서의 캐리어의 흐름은 소스로부터 드레인으로 흐른다. n 타입 MOSFET(NMOS)의 경우, 캐리어 가 전자(electron)이기 때문에 소스에서 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. n 타입 MOSFET에서 전자가 소스로부터 드레인 쪽으로 흐르기 때문에 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. p 타입 MOSFET(PMOS)의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p 타입 MOSFET에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. MOSFET의 소스와 드레인은 고정된 것이 아니라는 것에 주의하여야 한다. 예컨대, MOSFET의 소스와 드레인은 인가 전압에 따라 변경될 수 있다. 이하의 실시예에서 트랜지스터의 소스와 드레인으로 인하여 발명이 제한되어서는 안된다. In the gate driver of the present invention, the switch elements may be implemented as n-type or p-type metal oxide semiconductor field effect transistor (MOSFET) transistors. In the following embodiments, a p-type transistor is exemplified, but it should be noted that the present invention is not limited to this. A transistor is a three-electrode device including a gate, a source, and a drain. The source is an electrode that supplies a carrier to the transistor. Within the transistor, the carriers begin to flow from the source. The drain is an electrode from which the carrier exits from the transistor. That is, the flow of carriers in the MOSFET flows from the source to the drain. In the case of an n-type MOSFET (NMOS), since the carrier is an electron, the source voltage has a voltage lower than the drain voltage so that electrons can flow from the source to the drain. In an n-type MOSFET, the direction of current flows from drain to source because electrons flow from source to drain. In the case of a p-type MOSFET (PMOS), since the carrier is a hole, the source voltage is higher than the drain voltage so that holes can flow from the source to the drain. In a p-type MOSFET, the current flows from the source to the drain because the holes flow from the source to the drain. It should be noted that the source and drain of the MOSFET are not fixed. For example, the source and drain of the MOSFET may be changed depending on the applied voltage. In the following embodiments, the invention should not be limited to the source and drain of the transistor.

도 1은 본 발명에 의한 표시장치의 구성을 나타내는 도면이다. 1 is a view showing a configuration of a display device according to the present invention.

도 1을 참조하면, 본 발명에 의한 유기발광다이오드 표시장치는 픽셀들(P)이 매트릭스 형태로 배열되는 표시패널(100), 데이터 구동부(120), 게이트 구동부(130,140) 및 타이밍 콘트롤러(110)를 구비한다. 1, the organic light emitting diode display according to the present invention includes a display panel 100, a data driver 120, gate drivers 130 and 140, and a timing controller 110 in which pixels P are arranged in a matrix. Respectively.

표시패널(100)은 픽셀들(P1...Pn)이 배치되어 영상을 표시하는 표시부(100A) 및 시프트레지스터(140)가 배치되고 영상을 표시하지 않는 비표시부(100B)를 포함한다.The display panel 100 includes a display portion 100A in which pixels P 1 ... Pn are arranged to display an image and a non-display portion 100 B in which a shift register 140 is disposed and an image is not displayed.

표시부(100A)는 복수 개의 픽셀들(P1...Pn)을 포함하고, 각각의 픽셀(P)들이 표시하는 계조를 기반으로 영상을 표시한다. 픽셀들(P1...Pn)은 제1 내지 제n 픽셀라인(HL1 내지 HL[n])들을 따라 배열된다. 각각의 픽셀들(P1...Pn)은 컬럼라인(Column Line)을 따라 배열되는 데이터라인(DL)과 연결되고, 픽셀라인(HL)을 따라 배열되는 게이트라인(GL)에 연결된다. 즉, 동일한 픽셀라인에 배치된 픽셀들은 동일한 게이트라인(GL)을 공유하여 동시에 구동된다. 그리고 제1 픽셀라인(HL1)에 배치된 픽셀들을 제1 픽셀(P1)들이라 정의하고, 제n 픽셀라인(HLn)에 배치된 픽셀들을 제n 픽셀(Pn)들이라고 정의할 때, 제1 픽셀(P1)들부터 제n 픽셀(Pn)들은 순차적으로 구동된다. 그리고, 하나의 스캔라인에 데이터를 기입하는 샘플링 기간을 1수평기간(1H)이라고 정의할 수 있다.The display unit 100A includes a plurality of pixels P1 ... Pn and displays an image based on the gradation displayed by each of the pixels P. [ The pixels P1 ... Pn are arranged along the first through n-th pixel lines HL1 through HL [n]. Each of the pixels P1 ... Pn is connected to a data line DL arranged along a column line and connected to a gate line GL arranged along the pixel line HL. That is, the pixels arranged in the same pixel line share the same gate line GL and are simultaneously driven. When the pixels arranged in the first pixel line HL1 are defined as the first pixels P1 and the pixels arranged in the nth pixel line HLn are defined as the nth pixels Pn, (P1) to the n-th pixel (Pn) are sequentially driven. A sampling period for writing data into one scan line can be defined as one horizontal period (1H).

타이밍 콘트롤러(110)는 데이터 구동부(120) 및 게이트 구동부(130,140)의 구동 타이밍을 제어하기 위한 것이다. 이를 위해서 타이밍 콘트롤러(110)는 외부로부터 입력되는 디지털 비디오 데이터(RGB)를 표시패널(100)의 해상도에 맞게 재정렬하여 데이터 구동부(120)에 공급한다. 또한, 타이밍 콘트롤러(110)는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 도트클럭신호(DCLK) 및 데이터 인에이블신호(DE) 등의 타이밍 신호들에 기초하여 데이터 구동부(120)의 동작 타이밍을 제어하기 위한 데이터 제어신호(DDC)와, 게이트 구동부(130,140)의 동작 타이밍을 제어하기 위한 게이트 제어신호(GDC)를 발생한다. The timing controller 110 is for controlling the driving timings of the data driver 120 and the gate drivers 130 and 140. To this end, the timing controller 110 rearranges the digital video data RGB input from the outside according to the resolution of the display panel 100 and supplies the digital video data RGB to the data driver 120. The timing controller 110 is also connected to the data driver 120 based on timing signals such as a vertical synchronization signal Vsync, a horizontal synchronization signal Hsync, a dot clock signal DCLK, and a data enable signal DE. A data control signal DDC for controlling the operation timing and a gate control signal GDC for controlling the operation timing of the gate drivers 130 and 140 are generated.

데이터 구동부(120)는 데이터라인부(DL)를 구동하기 위한 것이다. 이를 위해서 데이터 구동부(120)는 데이터 제어신호(DDC)를 기반으로 타이밍 콘트롤러(110)로부터 입력되는 디지털 비디오 데이터(RGB)를 아날로그 데이터전압으로 변환하여 데이터라인(DL)들에 공급한다. The data driver 120 drives the data line unit DL. To this end, the data driver 120 converts the digital video data RGB input from the timing controller 110 into analog data voltages based on the data control signal DDC and supplies the analog data voltages to the data lines DL.

게이트 구동부(130,140)는 레벨 시프터(130) 및 시프트레지스터(140)를 포함한다. 레벨 시프터(130)는 IC 형태로 표시패널(100)에 접속되는 인쇄회로기판(미도시)에 형성되고, 시프트레지스터(140)는 표시패널(100)의 비표시영역(100B)에 형성되는 게이트-인-패널(Gate In Panel; 이하 GIP) 방식으로 형성된다. The gate drivers 130 and 140 include a level shifter 130 and a shift register 140. The level shifter 130 is formed on a printed circuit board (not shown) connected to the display panel 100 in an IC form and the shift register 140 is connected to the gate (Gate In Panel: GIP) method.

레벨 시프터(130)는 타이밍 콘트롤러(110)의 제어하에 클럭들 및 스타트신호(VST) 등의 게이트 제어신호(GDC)를 레벨 쉬프팅한 후 시프트레지스터(140)에 공급한다. 시프트레지스터(140)는 레벨 시프터(130)로부터 게이트 제어신호(GDC)를 공급받아, 에미션신호 및 스캔신호 등의 게이트신호를 순차적으로 출력한다. The level shifter 130 level-shifts the clocks and the gate control signal GDC such as the start signal VST under the control of the timing controller 110, and supplies the level-shifted signal to the shift register 140. The shift register 140 receives the gate control signal GDC from the level shifter 130 and sequentially outputs gate signals such as an emission signal and a scan signal.

도 2는 본 발명에 의한 시프트레지스터를 나타내는 도면이다. 2 is a diagram showing a shift register according to the present invention.

도 2를 참조하면, 본 발명에 의한 시프트레지스터는 에미션신호 생성부(141) 및 스캔신호 생성부(143)를 포함한다. Referring to FIG. 2, the shift register according to the present invention includes an emission signal generator 141 and a scan signal generator 143.

에미션신호 생성부(141)는 더미 에미션 드라이버(EMD(dmy)), 제1 내지 제n 에미션 드라이버(EMD1~EMD(n))를 포함한다. 더미 에미션 드라이버(EMD(dmy))는 더미 에미션신호(EM(0))를 생성하여, 제1 스캔 드라이버(SD1)에 인가한다. 제1 에미션 드라이버(EMD1)는 에미션신호(EM1)를 생성하여, 제1 픽셀라인(HL1)의 에미션 라인(EML1) 및 제2 스캔 드라이버(SD2)에 인가한다. 제2 에미션 드라이버(EMD2)는 에미션신호(EM2)를 생성하여, 제2 픽셀라인(HL2)의 에미션 라인(EML2) 및 제3 스캔 드라이버(SD3)에 인가한다. 마찬가지로, 제(n-1) 에미션 드라이버(EMD(n-1))는 에미션신호(EM(n-1))를 생성하여, 에미션 라인(EML(n-1)) 및 제n 스캔 드라이버(SD(n))에 인가한다. 제n 에미션 드라이버(EMDn)는 에미션신호(EM(n))를 생성하고, 제n 픽셀라인(HLn)의 에미션 라인(EML(n))에 인가한다. The emission signal generation section 141 includes a dummy emission driver EMD (dmy) and first through nth emission drivers EMD1 through EMD (n). The dummy emission driver EMD (dmy) generates the dummy emission signal EM (0) and applies it to the first scan driver SD1. The first emission driver EMD1 generates an emission signal EM1 and applies it to the emission line EML1 and the second scan driver SD2 of the first pixel line HL1. The second emission driver EMD2 generates an emission signal EM2 and applies it to the emission line EML2 and the third scan driver SD3 of the second pixel line HL2. Similarly, the (n-1) th emission driver EMD (n-1) generates the emission signal EM (n-1) To the driver SD (n). The nth emission driver EMDn generates the emission signal EM (n) and applies it to the emission line EML (n) of the nth pixel line HLn.

스캔신호 생성부(143)는 제1 내지 제n 스캔 드라이버(SD1~SD(n))를 포함한다. 제1 스캔 드라이버(SD1)는 제1 스캔신호(SCAN1)를 생성하여 제1 픽셀라인(HL1)의 스캔라인(SL1)에 인가하고, 제2 스캔 드라이버(SD2)는 제2 스캔신호(SCAN2)를 생성하여 제2 픽셀라인(HL2)의 스캔라인(SL2)에 인가한다. 제(n-1) 스캔 드라이버(SD(n-1))는 제(n-1) 스캔신호(SCAN(n-1))를 생성하여 제(n-1) 스캔라인(SL(n-1))에 인가하고, 제n 스캔 드라이버(SD(n))는 제n 스캔신호(SCAN(n))를 생성하여 제n 스캔라인(SL(n))에 인가한다.The scan signal generating unit 143 includes first to nth scan drivers SD1 to SD (n). The first scan driver SD1 generates and applies the first scan signal SCAN1 to the scan line SL1 of the first pixel line HL1 and the second scan driver SD2 applies the second scan signal SCAN2, And applies it to the scan line SL2 of the second pixel line HL2. The (n-1) th scan driver SD (n-1) generates scan signals SCAN (n-1) ), And the nth scan driver SD (n) generates an nth scan signal SCAN (n) and applies it to the nth scan line SL (n).

스캔 드라이버들(SD1~SD(n))은 이전단의 에미션신호를 인가받아서, 스캔신호들(SCAN1~SCAN(n))이 출력되지 않는 구간에서 스캔 출력단(SRO1~SRO(n))에 안정적으로 턴-오프 전압을 인가한다. 이에 대한 구체적인 동작은 후술하기로 한다.The scan drivers SD1 to SD (n) receive the emission signals from the previous stage and output the scan signals SCAN1 to SCAN (n) in the scan output stages SRO1 to SRO (n) And a turn-off voltage is stably applied. A specific operation will be described later.

도 3은 본 발명의 실시 예에 의한 픽셀 구조를 나타내는 모식도이고, 도 4는 스캔신호의 타이밍을 나타내는 도면이다. 도 4에서 스캔신호들 및 에미션신호는 n번째 픽셀라인의 구동 타이밍을 중심으로 도시되었다. (n-1) 번째 수평기간((n-1)th H)은 n번째 픽셀라인의 이니셜 기간이고, n 번째 수평기간((n)th H)은 n번째 픽셀라인의 센싱 기간이다. (n+1)번째 수평기간((n+1)th H)은 n 번째 픽셀라인의 발광기간 이전의 과도기 기간이다. (n+2)번째 수평기간((n+2)th H) 이후에 제n 에미션신호(EM(n))는 턴-온 전압이 되고, 제n 에미션신호(EM(n))가 턴-온 전압이 되는 구간을 발광기간으로 정의될 수 있다. FIG. 3 is a schematic diagram illustrating a pixel structure according to an embodiment of the present invention, and FIG. 4 is a timing chart of a scan signal. In FIG. 4, the scan signals and the emission signal are shown around the driving timing of the n-th pixel line. The (n-1) th horizontal period ((n-1) th H) is the initial period of the n-th pixel line and the n-th horizontal period (n) th H is the sensing period of the n-th pixel line. (n + 1) th horizontal period ((n + 1) th H) is a transitional period before the light emitting period of the nth pixel line. the nth emission signal EM (n) becomes the turn-on voltage after the (n + 2) th horizontal period ((n + 2) th H) The period during which the turn-on voltage is applied may be defined as a light emission period.

도 3 및 도 4를 참조하면, 실시 예에 의한 픽셀은 제1 및 제2 스위칭 트랜지스터들(SW1,SW2), 구동 트랜지스터(DT), 보상회로(C_com) 및 유기발광다이오드(OLED)를 포함한다. 유기발광다이오드(OLED)는 구동 트랜지스터(DT)에 의해 형성된 구동 전류에 따라 빛을 발광하도록 동작한다. 제1 스위칭 트랜지스터(SW1)는 제(n-1)(n은 자연수) 스캔라인(SL(n-1))을 통해서 인가되는 제(n-1) 스캔신호(SCAN(n-1))에 응답하여, 구동 트랜지스터(DT)의 게이트전압에 초기화 전압(Vini)을 인가한다. 제2 스위칭 트랜지스터(SW2)는 제n 스캔라인(SL(n))을 통해 인가되는 제n 스캔신호(SCAN(N))에 응답하여, 구동 트랜지스터(DT)의 소스전극에 데이터전압(Vdata)을 인가한다. 따라서, 제n 스캔신호(SCAN(N))는 제n 픽셀(P(n))의 데이터기입을 제어하는 스캔신호로 정의할 수 있다. 보상회로(C_com)는 픽셀(P)의 주요 노드들(N1,N2,N3,N4)의 전압을 제어한다. 제n 에미션신호(EM(n))는 보상회로(C_com)를 제어하여 제2 노드(N2) 및 제4 노드(N4)를 스위칭시킬 수 있다. 3 and 4, a pixel according to an embodiment includes first and second switching transistors SW1 and SW2, a driving transistor DT, a compensation circuit C_com, and an organic light emitting diode OLED . The organic light emitting diode OLED operates to emit light in accordance with the driving current formed by the driving transistor DT. The first switching transistor SW1 is connected to the (n-1) th scan signal SCAN (n-1) applied through the (n-1) th scan line SL (n-1) In response to this, the initializing voltage Vini is applied to the gate voltage of the driving transistor DT. The second switching transistor SW2 applies a data voltage Vdata to the source electrode of the driving transistor DT in response to the nth scan signal SCAN (N) applied through the nth scan line SL (n) . Therefore, the nth scan signal SCAN (N) may be defined as a scan signal for controlling data writing of the nth pixel P (n). The compensation circuit C_com controls the voltage of the main nodes N1, N2, N3 and N4 of the pixel P. [ The nth emission signal EM (n) may control the compensation circuit C_com to switch the second node N2 and the fourth node N4.

도 3 및 도 4에 도시된 픽셀 구조는 다양한 실시 예로 변형될 수 있다. 예컨대, 픽셀회로는 제(n-1) 스캔신호(SCAN(n-1))가 보상회로(C_com)를 제어하여 유기발광 다이오드(OLED)의 애노드전극인 제4 노드(N4)에 초기화 전압(Vini)을 인가하도록 구현될 수 있다. 또한 제2 스위치(SW2)는 데이터라인(DL)과 제1 노드(N1) 사이에 연결될 수도 있다. The pixel structure shown in Figs. 3 and 4 can be modified in various embodiments. For example, in the pixel circuit, the (n-1) th scan signal SCAN (n-1) controls the compensation circuit C_com to reset the initializing voltage (V) to the fourth node N4, which is the anode electrode of the organic light emitting diode OLED Vini). ≪ / RTI > The second switch SW2 may be connected between the data line DL and the first node N1.

도 5는 도 2에 도시된 제n 스캔 드라이버의 구성을 나타내는 블록도이고, 도 6은 도 5에 도시된 제n 스캔 드라이버의 구체적인 실시 예를 나타내는 도면이다. FIG. 5 is a block diagram showing the configuration of the n.sup.th scan driver shown in FIG. 2. FIG. 6 is a diagram showing a specific embodiment of the n.sup.th scan driver shown in FIG.

도 5 및 도 6을 참조하면, 제n 스캔 드라이버(SD(n))는 스타트 제어부(10), 노드 제어부(20), QB 노드 홀딩부(30), 풀업부(40) 및 풀다운부(50)를 포함한다. 5 and 6, the n th scan driver SD (n) includes a start control unit 10, a node control unit 20, a QB node holding unit 30, a pull-up unit 40, ).

스타트 제어부(10)는 제1 및 제2 트랜지스터(T1,T2)를 포함한다. 노드 제어부(20)는 제3 내지 제7 트랜지스터들(T3,T4,T5,T6,T7), 안정화 트랜지스터들(Tbv1, Tbv2, Tbv3, Tbv4), 제1 및 제2 커패시터(CQ,CQB)를 포함한다. QB 노드 홀딩부(30)는 제9 트랜지스터(T9)로 구현될 수 있고, 이하 QB 노드 홀딩부(30)는 제9 트랜지스터(T9)로 지칭하기로 한다. 풀업부(40)는 풀업 트랜지스터(Tpu)로 구현될 수 있고, 이하 풀업부(40)는 풀업 트랜지스터(Tpu)로 지칭하기로 한다. 풀다운부(50)는 풀다운 트랜지스터(Tpd)로 구현될 수 있고, 이하 풀다운부(50)는 풀다운 트랜지스터(Tpd)로 지칭하기로 한다.The start control unit 10 includes first and second transistors T1 and T2. The node controller 20 includes the third to seventh transistors T3, T4, T5, T6 and T7, the stabilization transistors Tbv1, Tbv2, Tbv3 and Tbv4, the first and second capacitors CQ and CQB, . The QB node holding unit 30 may be implemented as a ninth transistor T9 and the QB node holding unit 30 may be referred to as a ninth transistor T9. Up section 40 may be implemented by a pull-up transistor Tpu, and the pull-up section 40 is hereinafter referred to as a pull-up transistor Tpu. Down section 50 may be implemented as a pull-down transistor Tpd, and the pull-down section 50 is hereinafter referred to as a pull-down transistor Tpd.

스타트 제어부(T1,T2) 및 제3 안정화 트랜지스터(Tbv3)는 저전위전압(VGL)의 입력단과 Q 노드 사이에서 서로 직렬로 연결된다. 본 명세서는 PMOS 트랜지스터를 실시 예로 설명하고 있기 때문에, 저전위전압(VGL)은 턴-온 전압에 해당하고, 저전위전압(VGL)의 입력단은 턴-온 전압의 입력단으로 지칭될 수 있다. 제1 트랜지스터(T1)의 게이트전극은 스타트신호(VST) 또는 캐리신호(CARRY)를 입력받는 스타트신호 입력단(VP)에 연결되고, 제2 트랜지스터(T2)의 게이트전극은 제4 클럭신호(CLK4)의 입력단에 연결되며, 제3 안정화 트랜지스터(Tbv3)의 게이트전극은 저전위전압(VGL)의 입력단에 연결된다. 제3 안정화 트랜지스터(Tbv3)는 항상 턴-온 상태를 유지한다. 그 결과, 스타트신호 입력단(VP)에 인가되는 스타트 신호와 제4 클럭신호(CLK4)가 동기되는 구간에서 Q 노드는 저전위전압(VGL)으로 프리챠지된다. The start control units T1 and T2 and the third stabilization transistor Tbv3 are connected in series between the input node of the low potential voltage VGL and the Q node. Since the present specification describes the PMOS transistor as an embodiment, the low potential voltage VGL corresponds to the turn-on voltage and the input terminal of the low potential voltage VGL may be referred to as the input terminal of the turn-on voltage. The gate electrode of the first transistor T1 is connected to the start signal input VP receiving the start signal VST or the carry signal CARRY and the gate electrode of the second transistor T2 is connected to the fourth clock signal CLK4 , And the gate electrode of the third stabilization transistor Tbv3 is connected to the input terminal of the low potential voltage VGL. The third stabilization transistor Tbv3 always maintains the turn-on state. As a result, the Q node is precharged to the low potential voltage (VGL) during a period in which the start signal applied to the start signal input terminal (VP) and the fourth clock signal (CLK4) are synchronized.

제3 트랜지스터(T3)는 QB 노드에 연결되는 게이트전극, 제1 안정화 트랜지스터(Tbv1)의 드레인 전극에 연결되는 소스전극 및 고전위전압(VGH)의 입력단에 연결되는 드레인전극을 포함한다. 제3 트랜지스터(T3)는 QB 노드가 턴-온 전압일 때, Q 노드를 턴-오프 전압인 고전위전압(VGH)으로 충전시킨다. 제3 트랜지스터(T3)는 제1 인버터 트랜지스터로 지칭될 수 있다.The third transistor T3 includes a gate electrode connected to the QB node, a source electrode connected to the drain electrode of the first stabilization transistor Tbv1, and a drain electrode connected to the input terminal of the high-potential voltage VGH. The third transistor T3 charges the Q node to the high-potential voltage VGH which is the turn-off voltage when the QB node is the turn-on voltage. The third transistor T3 may be referred to as a first inverter transistor.

제4 트랜지스터(T4)는 제3 클럭신호(CLK3)의 입력단에 연결되는 게이트전극, 저전위전압(VGL)의 입력단에 연결되는 소스전극 및 QB 노드에 연결되는 드레인전극을 포함한다. 제4 트랜지스터(T4)는 제3 클럭신호(CLK3)에 응답하여, QB 노드를 턴-온 전압인 저전위전압(VGL)으로 충전한다. The fourth transistor T4 includes a gate electrode connected to the input terminal of the third clock signal CLK3, a source electrode connected to the input terminal of the low potential voltage VGL, and a drain electrode connected to the QB node. The fourth transistor T4 is responsive to the third clock signal CLK3 to charge the QB node to the low potential voltage VGL which is the turn-on voltage.

제5 트랜지스터(T5)는 스타트신호 입력단(VP)에 연결되는 게이트전극, QB 노드에 연결되는 소스전극 및 고전위전압(VGH)의 입력단에 연결되는 드레인전극을 포함한다. 제5 트랜지스터(T5)는 스타트신호 입력단(VP)에 인가되는 스타트신호(VST) 또는 캐리신호(CARRY)에 응답하여, QB 노드를 턴-오프 전압인 고전위전압으로 충전시킨다. The fifth transistor T5 includes a gate electrode connected to the start signal input VP, a source electrode connected to the QB node, and a drain electrode connected to the input terminal of the high voltage VGH. The fifth transistor T5 charges the QB node to a high-potential voltage which is a turn-off voltage in response to the start signal VST or the carry signal CARRY applied to the start signal input VP.

제6 트랜지스터(T6)는 제2 안정화 트랜지스터(Tbv2)의 드레인전극에 연결되는 게이트전극, QB 노드에 연결되는 소스전극 및 고전위전압(VGH)의 입력단에 연결되는 드레인전극을 포함한다. 제6 트랜지스터(T6)는 Q 노드가 턴-온 전압일 때에, QB 노드의 전압을 턴-오프 전압인 고전위전압(VGH)으로 충전시킨다. 제6 트랜지스터(T3)는 제2 인버터 트랜지스터로 지칭될 수 있다.The sixth transistor T6 includes a gate electrode connected to the drain electrode of the second stabilization transistor Tbv2, a source electrode connected to the QB node, and a drain electrode connected to the input terminal of the high-potential voltage VGH. The sixth transistor T6 charges the voltage of the QB node to the high-potential voltage VGH which is the turn-off voltage when the Q node is the turn-on voltage. The sixth transistor T3 may be referred to as a second inverter transistor.

제7 트랜지스터(T7)는 리셋신호(QRST)의 입력단에 연결되는 게이트전극, 제4 안정화 트랜지스터(Tbv4)의 드레인전극에 연결되는 소스전극 및 고전위전압(VGH)의 입력단에 연결되는 드레인전극을 포함한다. 제7 트랜지스터(T7)는 리셋신호(QRST)에 응답하여, Q 노드를 턴-오프 전압인 고전위전압(VGH)으로 충전시킨다. 제7 트랜지스터(T7)는 리셋 제어부로 지칭될 수 있다.The seventh transistor T7 includes a gate electrode connected to the input terminal of the reset signal QRST, a source electrode connected to the drain electrode of the fourth stabilization transistor Tbv4, and a drain electrode connected to the input terminal of the high voltage VGH . The seventh transistor T7 charges the Q node to the high-potential voltage VGH, which is the turn-off voltage, in response to the reset signal QRST. The seventh transistor T7 may be referred to as a reset control section.

제1 커패시터(CQ)는 스캔신호(SCAN(n))가 출력되는 동안, Q 노드가 부트스트래핑 된 전압을 안정적으로 유지하도록 한다. 제2 커패시터(CQB)는 풀다운 트랜지스터(Tpd)가 턴-온 되는 동안에 QB 노드의 전압이 턴-온 전압을 유지하도록 한다.The first capacitor CQ causes the Q node to stably maintain the bootstrapped voltage while the scan signal SCAN (n) is output. The second capacitor CQB causes the voltage of the QB node to maintain the turn-on voltage while the pull-down transistor Tpd is turned on.

풀업 트랜지스터(Tpu)는 Q 노드에 연결되는 게이트전극, 출력단(SRO)에 연결되는 드레인전극 및 클럭신호 입력단(CP)에 연결되는 소스전극으로 이루어진다. 풀업 트랜지스터(Tpu)는 Q 노드 전압에 응답하여, 클럭신호 입력단(CP)에 인가되는 게이트클럭에 따라 제n 스캔신호(SCAN(n))를 출력한다.The pull-up transistor Tpu includes a gate electrode connected to the Q node, a drain electrode connected to the output terminal SRO and a source electrode connected to the clock signal input terminal CP. The pull-up transistor Tpu outputs the n-th scan signal SCAN (n) in response to the gate clock applied to the clock signal input CP in response to the Q-node voltage.

풀다운 트랜지스터(Tpd)는 QB 노드에 연결되는 게이트전극, 고전위전압(VGH)의 입력단에 연결되는 드레인전극, 출력단(SRO)에 연결되는 소스전극으로 이루어진다. 풀다운 트랜지스터(Tpd)는 QB 노드 전압에 응답하여, 출력단(SRO)을 턴-오프 전압인 고전위전압(VGH)으로 충전한다. The pull-down transistor Tpd includes a gate electrode connected to the QB node, a drain electrode connected to the input terminal of the high-potential voltage VGH, and a source electrode connected to the output terminal SRO. The pull-down transistor Tpd charges the output terminal SRO to the high-potential voltage VGH, which is a turn-off voltage, in response to the QB node voltage.

제9 트랜지스터(T9)는 홀딩 제어신호(EM(n-1))에 응답하여, QB 노드에 턴-온 전압인 저전위전압(VGL)을 인가한다. 홀딩 제어신호(EM(n-1))는 출력단(SRO)이 턴-오프 전압인 구간에서 턴-온 전압을 유지한다. 그 결과, 출력단(SRO)이 턴-오프 전압인 구간에서 풀다운 트랜지스터(Tpd)를 안정적으로 턴-온 시킨다. 특히, 홀딩 제어신호(EM(n-1))는 에미션신호이기 때문에, 별도의 클럭신호를 요구하지 않는다. 이하, 본 명세서에서 홀딩 제어신호(EM(n-1))는 이전단 픽셀라인을 구동하는 에미션신호를 바탕으로 설명하고, 홀딩 제어신호(EM(n-1))를 제(n-1) 에미션신호(EM(n-1))로 지칭하기로 한다.The ninth transistor T9 applies a low potential voltage VGL which is a turn-on voltage to the QB node in response to the holding control signal EM (n-1). The holding control signal EM (n-1) maintains the turn-on voltage in the section where the output terminal SRO is the turn-off voltage. As a result, the pull-down transistor Tpd is stably turned on in the section where the output terminal SRO is the turn-off voltage. In particular, since the holding control signal EM (n-1) is an emission signal, no separate clock signal is required. Hereinafter, the holding control signal EM (n-1) will be described on the basis of the emission signal driving the previous odd pixel line, and the holding control signal EM (n-1) ) Emission signal EM (n-1).

제3 내지 제7 트랜지스터들(T3~T7) 및 제9 트랜지스터(T9)는 듀얼 게이트 구조로 구현하여 채널 길이를 증가시킴으로써, 누설전류 특성을 강화시킬 수 있다. 트랜지스터들의 게이트-소스 간의 전압 또는 드레인-소스 간의 전압이 장시간 크게 편차를 갖는 경우에 누설전류로 인하여 스캔 드라이버 구동에 신뢰성이 저하될 수 있다. 제3 내지 제7 트랜지스터들(T3~T7)이 듀얼 게이트 구조로 구현되는 것은 이처럼 신뢰성을 높이기 위한 것이며, 스캔 드라이버에서 듀얼 게이트 구조로 구현되는 트랜지스터들은 도 5에 도시된 실시 예에 한정되지 않는다.The third to seventh transistors T3 to T7 and the ninth transistor T9 may be implemented with a dual gate structure to increase the channel length, thereby enhancing the leakage current characteristic. When the voltage between the gate and the source of the transistors or the voltage between the drain and the source has a large variation over a long period of time, the reliability of driving the scan driver may be lowered due to the leakage current. The third to seventh transistors T3 to T7 are implemented in a dual gate structure to enhance reliability, and the transistors implemented in a dual gate structure in the scan driver are not limited to the embodiment shown in FIG.

제1 내지 제4 안정화 트랜지스터들(Tbv1, Tbv2, Tbv3, Tbv4)의 게이트전극은 저전위전압(VGL)의 입력단에 연결되고, 소스전극 또는 드레인전극이 Q 노드와 연결된다. 구체적으로, 제1 안정화 트랜지스터(Tbv1)는 저전위전압(VGL)의 입력단에 연결되는 게이트전극, 제3 트랜지스터(T3)의 소스전극에 연결되는 드레인전극 및 Q 노드에 연결되는 소스전극을 포함한다. 제2 안정화 트랜지스터(Tbv2)는 저전위전압(VGL)의 입력단에 연결되는 게이트전극, 제6 트랜지스터(T6)의 게이트전극에 연결되는 드레인전극 및 Q 노드에 연결되는 소스전극을 포함한다. 제3 안정화 트랜지스터(Tbv3)는 저전위전압(VGL)의 입력단에 연결되는 게이트전극, 제2 트랜지스터(T2)의 드레인전극에 연결되는 소스전극 및 Q 노드에 연결되는 드레인전극을 포함한다. 제4 안정화 트랜지스터(Tbv4)는 저전위전압(VGL)의 입력단에 연결되는 게이트전극, 제7 트랜지스터(T7)의 소스전극에 연결되는 드레인전극 및 Q 노드에 연결되는 소스전극을 포함한다.The gate electrodes of the first to fourth stabilization transistors Tbv1, Tbv2, Tbv3 and Tbv4 are connected to the input terminal of the low potential voltage VGL, and the source electrode or the drain electrode is connected to the Q node. Specifically, the first stabilization transistor Tbv1 includes a gate electrode connected to the input terminal of the low potential voltage VGL, a drain electrode connected to the source electrode of the third transistor T3, and a source electrode connected to the Q node . The second stabilization transistor Tbv2 includes a gate electrode connected to the input terminal of the low potential voltage VGL, a drain electrode connected to the gate electrode of the sixth transistor T6, and a source electrode connected to the Q node. The third stabilization transistor Tbv3 includes a gate electrode connected to the input terminal of the low potential voltage VGL, a source electrode connected to the drain electrode of the second transistor T2, and a drain electrode connected to the Q node. The fourth stabilization transistor Tbv4 includes a gate electrode connected to the input terminal of the low potential voltage VGL, a drain electrode connected to the source electrode of the seventh transistor T7, and a source electrode connected to the Q node.

제1 내지 제4 안정화 트랜지스터들(Tbv1, Tbv2, Tbv3, Tbv4)은 Q 노드가 부트스트래핑되는 순간에 Q 노드와 연결되는 트랜지스터들에 인가되는 전압레벨을 낮춘다. Q 노드가 부트스트래핑될 때 Q 노드는 저전위전압(VGL)의 전압레벨 보다 낮은 부트스트래핑 전압레벨(Vboot)로 하강하기 때문에 Q 노드와 접속하는 제1 내지 제4 안정화 트랜지스터들(Tbv1, Tbv2, Tbv3, Tbv4)의 전극은 드레인전극에 해당한다. 제1 내지 제4 안정화 트랜지스터들(Tbv1, Tbv2, Tbv3, Tbv4)이 동작하는 상태에서 게이트전극과 소스전극 간의 전압 차이(Vgs)와 문턱전압(Vth)의 크기는 "Vgs<Vth<0"인 조건을 만족한다. 따라서, 제1 내지 제4 안정화 트랜지스터들(Tbv1, Tbv2, Tbv3, Tbv4)의 게이트전압(Vg)과 문턱전압(Vth) 간의 전압 차이는 소스전압(Vs) 보다 작고, 이를 수식으로 표현하면 "Vg-Vth<Vs"가 된다. 문턱전압(Vth)은 0V 보다 작은 전압이기 때문에, Vg-Vth는 저전위전압(VGL) 보다 큰 값이 된다. 즉, 제1 내지 제4 안정화 트랜지스터들(Tbv1, Tbv2, Tbv3, Tbv4)이 동작하는 상태에서, 제1 내지 제4 안정화 트랜지스터들(Tbv1, Tbv2, Tbv3, Tbv4)의 소스전압(Vs)은 저전위전압(VGL) 보다 큰 전압이 된다. 예컨대, 저전위전압(VGL)이 -10V이고, 문턱전압(Vth)이 -3V일 때, 소스전압(Vs)은 -7V 보다 큰 전압이 된다. 따라서, 제1 내지 제4 안정화 트랜지스터들(Tbv1, Tbv2, Tbv3, Tbv4)과 접속되는 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제6 트랜지스터(T6) 및 제7 트랜지스터(T7)는 Q 노드가 부트스트래핑 되는 과정에서 제1 전압레벨(VL1) 보다 큰 전압레벨을 인가받는다. 만약, 제1 내지 제4 안정화 트랜지스터들(Tbv1, Tbv2, Tbv3, Tbv4)이 없다면, 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제6 트랜지스터(T6) 및 제7 트랜지스터(T7)는 Q 노드가 부트스트래핑 되는 과정에서 저전위전압(VGL) 보다 낮은 전압인 제1 전압레벨(VL1)의 전압을 인가받는다. 따라서, 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제6 트랜지스터(T6) 및 제7 트랜지스터(T7)들의 Vds 또는 Vgs 값은 매우 커지기 때문에 신뢰성에 영향을 줄 수 있다. 이에 반해서 본 발명은 제1 내지 제4 안정화 트랜지스터들(Tbv1, Tbv2, Tbv3, Tbv4)을 이용하여 Q 노드가 부트스트래핑 될 때에도, Q 노드와 접속되는 트랜지스터들에 저전위전압(VGL) 보다 낮은 전압이 인가되는 것을 방지하여 트랜지스터들의 신뢰성을 높일 수 있다.The first to fourth stabilization transistors Tbv1, Tbv2, Tbv3, and Tbv4 lower the voltage level applied to the transistors connected to the Q node at the moment the Q node is bootstrapped. When the Q node is bootstrapped, since the Q node falls to the bootstrapping voltage level (Vboot) lower than the voltage level of the low potential voltage (VGL), the first to fourth stabilization transistors Tbv1, Tbv2, Tbv3, and Tbv4 correspond to the drain electrode. The magnitude of the voltage difference (Vgs) and the threshold voltage (Vth) between the gate electrode and the source electrode in the state where the first to fourth stabilization transistors Tbv1, Tbv2, Tbv3, and Tbv4 are in operation is "Vgs <Vth < Condition. Therefore, the voltage difference between the gate voltage Vg and the threshold voltage Vth of the first to fourth stabilization transistors Tbv1, Tbv2, Tbv3, and Tbv4 is smaller than the source voltage Vs, -Vth &lt; Vs ". Since the threshold voltage Vth is a voltage smaller than 0 V, Vg-Vth becomes a value larger than the low potential voltage VGL. That is, in the state where the first to fourth stabilization transistors Tbv1, Tbv2, Tbv3, and Tbv4 operate, the source voltage Vs of the first to fourth stabilization transistors Tbv1, Tbv2, Tbv3, Becomes a voltage higher than the potential voltage VGL. For example, when the low potential voltage VGL is -10V and the threshold voltage Vth is -3V, the source voltage Vs becomes higher than -7V. Therefore, the second transistor T2, the third transistor T3, the sixth transistor T6, and the seventh transistor T7, which are connected to the first through fourth stabilization transistors Tbv1, Tbv2, Tbv3, and Tbv4, During the bootstrapping of the Q node, a voltage level higher than the first voltage level VL1 is applied. If the first through fourth stabilization transistors Tbv1, Tbv2, Tbv3, and Tbv4 are not present, the second transistor T2, the third transistor T3, the sixth transistor T6, and the seventh transistor T7 During the bootstrapping of the Q node, a voltage of the first voltage level VL1 which is lower than the low potential voltage VGL is applied. Therefore, since the Vds or Vgs of the second transistor T2, the third transistor T3, the sixth transistor T6, and the seventh transistor T7 becomes very large, reliability may be affected. On the other hand, when the Q node is bootstrapped using the first to fourth stabilization transistors Tbv1, Tbv2, Tbv3, and Tbv4, a voltage lower than the low potential voltage VGL is applied to the transistors connected to the Q node The reliability of the transistors can be increased.

도 7은 도 6에 도시된 스캔 드라이버에 인가되는 게이트클럭들의 타이밍과 이에 따른 제n 스캔신호의 출력 타이밍을 나타내는 도면이다. 도 7에서 스타트 입력단(VP)에 인가되는 신호를 스타트신호(VST)로 표시하였지만, 이전단 스캔신호인 제(n-1) 스캔신호(SCAN(n-1))가 제n 스캔 드라이버(SD(n)) 스타트 입력단(VP)에 인가되는 스타트신호로 이용될 수 있다. 도 6 및 도 7을 참조하여, 스캔 드라이버의 동작을 살펴보면 다음과 같다. 도 7은 n번째 픽셀라인의 구동 타이밍을 중심으로 도시되었고, (n-1) 번째 수평기간((n-1)th H)은 n번째 픽셀라인의 이니셜 기간이고, n 번째 수평기간((n)th H)은 n번째 픽셀라인의 센싱 기간이다. (n+1)번째 수평기간((n+1)th H)은 n 번째 픽셀라인의 발광기간 이전의 과도기 기간이다.FIG. 7 is a view showing the timing of gate clocks applied to the scan driver shown in FIG. 6 and the output timing of the n-th scan signal according to the timing. (N-1) th scan signal SCAN (n-1), which is the previous scan signal, is supplied to the n th scan driver SD (n-1), although the signal applied to the start input terminal VP is shown as the start signal VST in Fig. (n)) can be used as a start signal applied to the start input VP. Referring to FIGS. 6 and 7, the operation of the scan driver will be described below. (N-1) th H is the initial period of the n-th pixel line, and the n-th horizontal period (n-1) ) th H is the sensing period of the n-th pixel line. (n + 1) th horizontal period ((n + 1) th H) is a transitional period before the light emitting period of the nth pixel line.

스타트신호(VST)가 인가되기 이전에, 제7 트랜지스터(T7)는 리셋신호(QRST)에 응답하여, Q 노드에 턴-오프 전압인 고전위전압(VGH)을 인가한다. 그 결과, Q 노드는 턴-오프 전압으로 리셋된다. Before the start signal VST is applied, the seventh transistor T7 applies a high-potential voltage VGH, which is a turn-off voltage, to the Q node in response to the reset signal QRST. As a result, the Q node is reset to the turn-off voltage.

제1 타이밍(t1)에서, 스타트신호(VST) 및 제4 클럭신호(CLK4)는 턴-온 전압이 된다. 스타트신호(VST)와 제4 클럭신호(CLK4)이 동기되는 구간에서 스타트 제어부(T1,T2)는 Q 노드를 턴-온전압인 저전위전압(VGL)으로 프리챠지한다. 제5 트랜지스터(T5)는 스타트신호(VST)에 응답하여 QB 노드에 고전위전압(VGH)을 공급함으로써, 풀다운 트랜지스터(Tpd)는 안정적으로 턴-오프 상태를 유지한다. At the first timing t1, the start signal VST and the fourth clock signal CLK4 become the turn-on voltage. The start control units T1 and T2 precharge the Q node to the low potential voltage VGL which is the turn-on voltage in a period in which the start signal VST and the fourth clock signal CLK4 are synchronized. The fifth transistor T5 supplies the high potential voltage VGH to the QB node in response to the start signal VST so that the pull-down transistor Tpd stably maintains the turn-off state.

스타트신호(VST) 및 제4 클럭신호(CLK4)에 의해서 Q 노드가 저전위전압(VGL)으로 프리챠지될 때, 클럭 입력단(CP)의 전압은 고전위전압(VGH)이다. 즉, 풀업 트랜지스터(Tpu)의 Vgs는 턴-온 조건을 만족하는 전압이 된다. 다만, 풀업 트랜지스터(Tpu)의 드레인전극과 접속되는 출력단(SRO)의 전압이 소스전극의 전압과 동일한 수준의 고전위전압(VGH)이기 때문에, 출력단(SRO)의 전압의 변화는 없다. When the Q node is precharged to the low potential voltage VGL by the start signal VST and the fourth clock signal CLK4, the voltage of the clock input terminal CP is the high potential voltage VGH. That is, the voltage Vgs of the pull-up transistor Tpu becomes a voltage satisfying the turn-on condition. However, since the voltage of the output terminal SRO connected to the drain electrode of the pull-up transistor Tpu is the high-potential voltage VGH of the same level as the voltage of the source electrode, there is no change in the voltage of the output terminal SRO.

제(n-1) 에미션신호(EM(n-1))는 턴-오프 전압이 되고, 제9 트랜지스터(T9)는 턴-오프 상태가 된다.The (n-1) th emission signal EM (n-1) becomes the turn-off voltage, and the ninth transistor T9 becomes the turn-off state.

제2 타이밍(t2)에서, 제1 클럭신호(CLK1)는 턴-온 전압이 된다.At the second timing t2, the first clock signal CLK1 becomes the turn-on voltage.

클럭 입력단(CP)은 저전위전압(VGL)의 제1 클럭신호(CLK1)을 인가받고, 풀업 트랜지스터(Tpu)의 소스전극은 고전위전압(VGH)에서 저전위전압(VGL)으로 전압레벨이 낮아진다. 풀업 트랜지스터(Tpu)의 소스전극의 전압 변화에 따라 Q 노드의 전압은 저전위전압(VGL)보다 더 낮은 전압으로 부트스트래핑(Bootstrapping) 된다. 부트스트래핑이 된 상태에서, Q 노드의 전압은 제1 커패시터(CQ)에 의해서 부트스트래핑 전압(Vboot)으로 유지된다. 풀업 트랜지스터(Tpu)의 소스전극의 전압 변화에 따라 출력단(SRO)은 턴-온 전압레벨의 제n 스캔신호(SCAN(n))를 출력한다. The clock input terminal CP is supplied with the first clock signal CLK1 of the low potential voltage VGL and the source electrode of the pull-up transistor Tpu is at the voltage level from the high potential voltage VGH to the low potential voltage VGL Lower. The voltage of the Q node is bootstrapped to a voltage lower than the low potential voltage VGL in accordance with the voltage change of the source electrode of the pull-up transistor Tpu. With the bootstrapped state, the voltage at the node Q is held at the bootstrapping voltage Vboot by the first capacitor CQ. The output terminal SRO outputs the n-th scan signal SCAN (n) at the turn-on voltage level in accordance with the voltage change of the source electrode of the pull-up transistor Tpu.

제3 타이밍(t3)에서 제3 클럭신호(CLK3) 및 제(n-1) 에미션신호(EM(n-1))는 턴-온 전압이 된다. The third clock signal CLK3 and the (n-1) th emission signal EM (n-1) become the turn-on voltage at the third timing t3.

제4 트랜지스터(T4)는 제3 클럭신호(CLK3)에 응답하여, QB 노드에 턴-온 전압인 저전위전압(VGL)을 인가한다. 그 결과 풀업 트랜지스터(Tpu)는 턴-온 되고, 출력단(SRO)에는 턴-오프 전압인 고전위전압(VGH)이 인가된다. The fourth transistor T4, in response to the third clock signal CLK3, applies a low potential voltage VGL which is a turn-on voltage to the QB node. As a result, the pull-up transistor Tpu is turned on and the high-potential voltage VGH, which is a turn-off voltage, is applied to the output terminal SRO.

제9 트랜지스터(T9)는 제(n-1) 에미션신호(EM(n-1))에 응답하여, QB 노드에 턴-온 전압인 저전위전압(VGL)을 인가한다. 그 결과, 풀업 트랜지스터(Tpu)는 턴-온 되고, 출력단(SRO)에는 턴-오프 전압인 고전위전압(VGH)이 인가된다.The ninth transistor T9 applies a low potential voltage VGL which is a turn-on voltage to the QB node in response to the (n-1) -th emission signal EM (n-1). As a result, the pull-up transistor Tpu is turned on and the high-potential voltage VGH, which is a turn-off voltage, is applied to the output terminal SRO.

제9 트랜지스터(T9)는 제n 스캔신호(SCAN(n))가 턴-온 전압인 구간에서 턴-오프 전압을 유지하는 제(n-1) 에미션신호(EM(n-1))에 응답하여 동작한다. 제(n-1) 에미션신호(EM(n-1))는 제n 픽셀(P(n))의 발광기간 동안 턴-온 전압을 유지한다. 제n 픽셀(P(n))의 발광기간은 제n 픽셀(P(n))에 데이터를 기입하는 센싱기간을 제외한 기간이다. 발광기간은 픽셀에 따라서 센싱기간 이전의 이니셜기간부터 센싱기간 이후의 과도기 기간을 제외한 기간으로 설정될 수 있다. 본 발명의 실시 예는 턴-오프 기간이 3H인 발광제어신호를 도시하고 있다. 제(n-1) 에미션신호(EM(n-1))는 1프레임에서 턴-온 기간은 3H를 제외하고는 턴-온 전압을 유지하기 때문에, 제3 타이밍(t3)부터 다음 프레임의 제1 타이밍(t1)까지 턴-온 전압을 유지한다. 따라서, 제9 트랜지스터(T9)는 제1 타이밍(t1)에서 제3 타이밍(t3)까지를 제외하고는 안정적으로 턴-오프 전압을 유지한다. 즉, 제9 트랜지스터(T9)는 주기적으로 턴-온과 턴-오프 동작을 반복하면서 QB 노드에 턴-온 전압을 인가하는 제4 트랜지스터(T4)의 동작을 보완할 수 있다.The ninth transistor T9 is connected to the (n-1) th emission signal EM (n-1) maintaining the turn-off voltage in the period in which the nth scan signal SCAN (n) And operates in response. The (n-1) th emission signal EM (n-1) maintains the turn-on voltage during the light emission period of the nth pixel P (n). The light emitting period of the n-th pixel P (n) is a period excluding the sensing period in which data is written into the n-th pixel P (n). The light emitting period may be set to a period excluding the transient period after the sensing period from the initial period before the sensing period depending on the pixel. The embodiment of the present invention shows a light emission control signal having a turn-off period of 3H. Since the turn-on period of the (n-1) th emission signal EM (n-1) except for 3H is maintained in the turn-on period of one frame, And maintains the turn-on voltage until the first timing (t1). Therefore, the ninth transistor T9 stably maintains the turn-off voltage except for the first timing t1 to the third timing t3. That is, the ninth transistor T9 periodically repeats the turn-on and turn-off operations and compensates the operation of the fourth transistor T4 which applies the turn-on voltage to the QB node.

제3 타이밍(t3)에서, 제4 트랜지스터(T4)는 제3 클럭신호(CLK3)를 이용하여 QB 노드에 턴-온 전압을 인가하고, 이러한 제4 트랜지스터(T4)의 동작은 제9 트랜지스터(T9)와 동일하다. 하지만, 제4 트랜지스터(T4)는 제3 클럭신호(CLK3)를 바탕으로 동작하기 때문에, 주기적으로 턴-온과 턴-오프를 반복한다. 비록 QB 노드가 턴-온전압이 될 경우에, 제2 커패시터(CQB)가 QB 노드의 전압을 턴-온 전압으로 유지하는 동작을 수행하지만, 여전히 신뢰성에 문제가 발생하는 경우가 있다. At the third timing t3, the fourth transistor T4 applies a turn-on voltage to the QB node using the third clock signal CLK3, and the operation of the fourth transistor T4 is the same as the operation of the ninth transistor T4 T9). However, since the fourth transistor T4 operates on the basis of the third clock signal CLK3, it repeatedly turns on and off periodically. Although the second capacitor CQB performs the operation of keeping the voltage of the QB node at the turn-on voltage, when the QB node becomes the turn-on voltage, there is still a problem in reliability.

본 발명의 제n 스캔 드라이버(SDn)의 제9 트랜지스터(T9)는 제(n-1) 에미션신호(EM(n-1))에 응답하여 QB 노드에 턴-온 전압을 인가한다. 앞서 설명한 바와 같이, 제(n-1) 에미션신호(EM(n-1))는 제3 타이밍(t3) 이후에 지속적으로 턴-온 기간을 유지하는 제(n-1) 에미션신호(EM(n-1))이기 때문에, QB 노드의 전압은 안정적으로 턴-온 상태를 유지할 수 있다. The ninth transistor T9 of the nth scan driver SDn of the present invention applies a turn-on voltage to the QB node in response to the (n-1) emission signal EM (n-1). As described above, the (n-1) th emission signal EM (n-1) is the (n-1) th emission signal (n-1) which maintains the turn-on period continuously after the third timing t3 EM (n-1)), the voltage of the QB node can stably maintain the turn-on state.

본 명세서는 제(n-1) 에미션신호(EM(n-1))를 이용하여 제9 트랜지스터(T9)를 제어하는 실시 예를 중심으로 설명되었다. 제9 트랜지스터(T9)를 제어하는 신호는 제(n-1) 에미션신호(EM(n-1))에 한정되지 않는다. 제9 트랜지스터(T9)의 동작을 제어하는 신호는 에미션신호의 펄스 폭에 따라 달라질 수 있다. The present specification has been described mainly on the embodiment in which the ninth transistor T9 is controlled by using the (n-1) emission signal EM (n-1). The signal for controlling the ninth transistor T9 is not limited to the (n-1) th emission signal EM (n-1). The signal for controlling the operation of the ninth transistor T9 may vary depending on the pulse width of the emission signal.

예컨대, 제n 에미션신호(EM(n))는 제n 스캔신호(SCAN(n))가 출력되는 n번째 수평기간((n)th H)에 턴-오프전압을 유지하기 때문에, 제9 트랜지스터(T9)는 제n 에미션신호(EM(n))를 이용하여 동작될 수 있다. 다만, 제1 타이밍(t1)부터 제2 타이밍(t2) 사이에서 제9 트랜지스터(T9)가 턴-온상태이면, 제3 트랜지스터(T3)를 통해서 Q 노드에 고전위전압(VGH)이 인가되기 때문에, Q 노드의 전압이 불안정해진다. 그 결과 제n 스캔신호(SCAN(n))의 출력이 불안정해질 수 있다. 따라서, 제9 트랜지스터(T9)를 제어하는 신호는 Q 노드가 프리챠징 된 상태에서 턴-오프 전압을 유지하는 제(n-1) 에미션신호(EM(n-1))를 이용하는 것이 바람직하다. For example, since the nth emission signal EM (n) maintains the turn-off voltage in the nth horizontal period ((n) th H) at which the nth scan signal SCAN (n) The transistor T9 can be operated using the nth emission signal EM (n). However, when the ninth transistor T9 is turned on from the first timing t1 to the second timing t2, the high-potential voltage VGH is applied to the Q node through the third transistor T3 As a result, the voltage of the Q node becomes unstable. As a result, the output of the nth scan signal SCAN (n) may become unstable. Therefore, it is preferable that the signal for controlling the ninth transistor T9 uses the (n-1) emission signal EM (n-1) that maintains the turn-off voltage in the state where the Q node is precharged .

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification, but should be defined by the claims.

100: 표시패널 110: 타이밍 콘트롤러
120: 데이터 구동회로 130,140: 게이트 구동회로
EMD1~EMDn: 에미션 드라이버 SD1~SDn: 스캔 드라이버
10: 스타트 제어부 20: 노드 제어부
30: QB 노드 홀딩부 40: 풀업부
50: 풀다운부100: display panel 110: timing controller
120: Data driving circuit 130, 140: Gate driving circuit
EMD1 to EMDn: Emission driver SD1 to SDn: Scan driver
10: Start control unit 20: Node control unit
30: QB node holding unit 40:
50: pull down part

Claims (13)

에미션신호 및 스캔신호를 바탕으로 구동되는 픽셀들;
각각이 상기 에미션신호를 순차적으로 생성하는 에미션 드라이버들; 및
각각이 상기 스캔신호를 순차적으로 생성하는 스캔 드라이버들을 포함하고,
상기 스캔 드라이버들 중에서, 출력단을 통해서 제n(n은 자연수) 스캔신호를 출력하는 제n 스캔 드라이버는
QB 노드의 전압에 응답하여, 상기 출력단에 턴-오프전압을 인가하는 풀다운 트랜지스터; 및
상기 출력단이 턴-오프 전압인 구간에서, 홀딩 제어신호에 응답하여 상기 QB 노드에 턴-온 전압을 공급하는 QB 노드 홀딩부를 포함하되, 상기 홀딩 제어신호는 상기 에미션신호를 이용하는 유기발광 표시장치.Pixels driven based on an emission signal and a scan signal;
Emission drivers each for sequentially generating the emission signal; And
Each of the scan drivers sequentially generating the scan signals,
Among the scan drivers, an n-th scan driver that outputs an n-th (n is a natural number) scan signal through an output terminal
A pull-down transistor responsive to a voltage of the QB node for applying a turn-off voltage to the output terminal; And
And a QB node holding unit for supplying a turn-on voltage to the QB node in response to a holding control signal in a period where the output terminal is a turn-off voltage, . 제 1 항에 있어서,
상기 홀딩 제어신호는
상기 제n 스캔신호가 턴-온 전압인 구간에서 턴-오프 전압을 유지하는 유기발광 표시장치.The method according to claim 1,
The holding control signal
Wherein the scan driver maintains a turn-off voltage in a period where the nth scan signal is a turn-on voltage. 제 2 항에 있어서,
상기 스캔 드라이버는 Q 노드에 연결되는 게이트전극, 클럭신호 입력단에 연결되는 소스전극 및 상기 출력단에 연결되는 드레인전극으로 이루어지는 풀업 트랜지스터를 더 포함하고,
상기 홀딩 제어신호는 상기 Q 노드의 전압이 턴-온 전압인 동안 턴-오프 전압을 유지하는 유기발광 표시장치.3. The method of claim 2,
Wherein the scan driver further includes a pull-up transistor including a gate electrode connected to the Q node, a source electrode connected to a clock signal input terminal, and a drain electrode connected to the output terminal,
And the holding control signal maintains a turn-off voltage while the voltage of the Q node is a turn-on voltage. 제 3 항에 있어서,
상기 홀딩 제어신호는 제(n-1) 에미션신호인 유기발광 표시장치.The method of claim 3,
And the holding control signal is an (n-1) -th emission signal. 제 4 항에 있어서,
상기 제n 스캔신호는 n 번째 수평기간에 턴-온 전압을 유지하고,
상기 홀딩 제어신호는 (n-1) 번째 수평기간부터 (n+1) 번째 수평기간까지 턴-오프 전압을 유지하는 유기발광 표시장치.5. The method of claim 4,
The nth scan signal maintains a turn-on voltage in an nth horizontal period,
Wherein the holding control signal maintains a turn-off voltage from the (n-1) -th horizontal period to the (n + 1) -th horizontal period. 픽셀들에 스캔신호를 순차적으로 인가하며, 서로 종속적으로 연결되는 제1 내지 제n 스캔 드라이버를 포함하는 시프트레지스터에 있어서,
상기 제n 스캔 드라이버는
Q 노드 전압에 응답하여, 상기 출력단에 턴-온 전압을 인가하는 풀업 트랜지스터;
QB 노드 전압에 응답하여, 상기 출력단에 턴-오프 전압을 인가하는 풀다운 트랜지스터; 및
홀딩 제어신호에 응답하여, 상기 QB 노드에 턴-온 전압을 인가하는 QB 노드 홀딩부를 포함하고,
상기 홀딩 제어신호는 상기 픽셀들에 발광기간을 정의하는 에미션신호들 중에서 어느 하나인 시프트레지스터.A shift register including first through n-th scan drivers sequentially applying scan signals to pixels and being connected to each other in a dependent manner,
The nth scan driver
A pull-up transistor responsive to a Q node voltage for applying a turn-on voltage to the output terminal;
A pull-down transistor responsive to a QB node voltage for applying a turn-off voltage to the output terminal; And
And a QB node holding unit responsive to the holding control signal for applying a turn-on voltage to the QB node,
Wherein the holding control signal is one of emission signals defining emission periods of the pixels. 제 6 항에 있어서,
상기 에미션신호들 각각을 순차적으로 출력하는 제1 내지 제n 에미션 드라이버를 더 포함하고,
상기 QB 노드 홀딩부는
턴-온 전압 입력단 및 상기 QB 노드 사이에 접속되며, 게이트전극이 상기 제1 내지 제n 에미션 드라이버들 중에서 어느 하나의 출력단과 연결되는 트랜지스터로 이루어지는 시프트레지스터.The method according to claim 6,
Further comprising first through nth emission drivers sequentially outputting each of the emission signals,
The QB node holding unit
And a transistor connected between the turn-on voltage input terminal and the QB node and having a gate electrode connected to an output terminal of any one of the first through nth emission drivers. 제 7 항에 있어서,
상기 QB 노드 홀딩부의 게이트전극은
상기 제(n-1) 에미션 드라이버의 출력단과 연결되는 시프트레지스터.8. The method of claim 7,
The gate electrode of the QB node holding portion
And an output terminal of the (n-1) -th emission driver. 제 8 항에 있어서,
상기 제n 스캔신호는 n 번째 수평기간에 턴-온 전압을 유지하고,
상기 홀딩 제어신호는 (n-1) 번째 수평기간부터 (n+1) 번째 수평기간까지 턴-오프 전압을 유지하는 시프트레지스터.9. The method of claim 8,
The nth scan signal maintains a turn-on voltage in an nth horizontal period,
Wherein the holding control signal maintains a turn-off voltage from the (n-1) -th horizontal period to the (n + 1) -th horizontal period. 제 6 항에 있어서,
상기 제n 스캔 드라이버는
상기 QB 노드 전압에 응답하여, 상기 Q 노드에 턴-오프 전압을 인가하는 제1 인버터 트랜지스터; 및
상기 Q 노드 및 상기 제1 인버터 트랜지스터 사이에 접속되고, 게이트전극이 턴-온 전압의 입력단에 연결되는 제1 안정화 트랜지스터를 더 포함하는 시프트레지스터.The method according to claim 6,
The nth scan driver
A first inverter transistor responsive to the QB node voltage for applying a turn-off voltage to the Q node; And
And a first stabilization transistor connected between the Q node and the first inverter transistor and having a gate electrode connected to an input terminal of a turn-on voltage. 제 6 항에 있어서,
상기 제n 스캔 드라이버는
상기 Q 노드의 전압이 턴-온 전압일 때, 상기 QB 노드에 턴-오프 전압을 인가하는 제2 인버터 트랜지스터; 및
상기 Q 노드 및 상기 제2 인버터 트랜지스터의 게이트전극 사이에 접속되고, 게이트전극이 턴-온 전압의 입력단에 연결되는 제2 안정화 트랜지스터를 더 포함하는 시프트레지스터.The method according to claim 6,
The nth scan driver
A second inverter transistor for applying a turn-off voltage to the QB node when the voltage of the Q node is a turn-on voltage; And
And a second stabilization transistor connected between the Q node and the gate electrode of the second inverter transistor and having a gate electrode connected to an input terminal of a turn-on voltage. 제 6 항에 있어서,
상기 제n 스캔 드라이버는
스타트신호에 응답하여, 상기 Q 노드에 턴-온 전압을 인가하는 스타트 제어부; 및
상기 스타트 제어부와 상기 Q 노드 사이에 접속되고, 게이트전극이 턴-온 전압의 입력단에 연결되는 제3 안정화 트랜지스터를 더 포함하는 시프트레지스터.The method according to claim 6,
The nth scan driver
A start control unit for applying a turn-on voltage to the Q node in response to a start signal; And
And a third stabilization transistor connected between the start control section and the Q node and having a gate electrode connected to an input terminal of a turn-on voltage. 제 6 항에 있어서,
상기 제n 스캔 드라이버는
리셋신호에 응답하여 상기 Q 노드에 턴-오프 전압을 인가하는 리셋 제어부; 및
상기 Q 노드 및 상기 리셋 제어부 사이에 접속되고, 게이트전극이 턴-온 전압의 입력단에 연결되는 제4 안정화 트랜지스터를 더 포함하는 시프트레지스터.The method according to claim 6,
The nth scan driver
A reset control unit for applying a turn-off voltage to the Q node in response to a reset signal; And
And a fourth stabilization transistor connected between the Q node and the reset control section and having a gate electrode connected to an input terminal of a turn-on voltage.
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