KR20110001101A - 불휘발성 메모리 장치 및 그것의 동작 방법 - Google Patents

불휘발성 메모리 장치 및 그것의 동작 방법 Download PDF

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Abstract

본 발명은 소거/프로그램 사이클링(EW Cycling) 횟수가 증가함에 따라 비트 라인 방향의 간섭 현상의 영향이 줄어드는 것을 이용하여, 매 소거/프로그램 사이클마다 스텝 전압의 크기를 증가시켜 프로그램 동작을 실시함으로써, 간섭 현상으로 인한 메모리 셀의 문턱 전압 분포의 변화를 고려하면서 프로그램 스루풋을 개선할 수 있는 불휘발성 메모리 장치의 동작 방법 및 불휘발성 메모리 장치에 관한 것이다.
ISPP, 스텝 전압, EW Cycling, 간섭 현상

Description

불휘발성 메모리 장치 및 그것의 동작 방법{Nonvolatile Memory Device and Operating Method thereof}
본 발명은 불휘발성 메모리 장치 및 그것의 동작 방법에 관한 것으로, 특히, ISPP (Incremental Step Pulse Programming) 방식을 이용한 불휘발성 메모리 장치 및 그것의 동작 방법에 관한 것이다.
불휘발성 메모리 장치의 메모리 셀에 있어서, 멀티 레벨 셀(MLC)은 싱글 레벨 셀(SLC)과 비교하여 다양한 상태의 문턱 전압 분포를 가지기 때문에 각각의 문턱 전압 분포들 사이에 충분한 리드 마진(read margin)을 두는 것이 필요하다. 문턱 전압 분포에 영항을 주는 요인(factor)들 중에서 간섭 현상에 의한 문턱 전압 분포의 변화는 플로팅 게이트(FG)를 사용하는 낸드 플래시 메모리 장치에서는 항상 존재하는 것으로서, 이를 감소시키면 각각의 문턱 전압 분포들의 분포 폭이 줄어들게 되어 필요한 프로그램 전압의 최대값이 작아지게 되고, 따라서 프로그램 시간이 감소하여 프로그램 스루풋(program throughput)이 개선된다. 간섭 현상에 의한 문턱 전압 분포의 변화는 인접한 메모리 셀의 문턱 전압의 변화량이 증가할수록 커지므로 가능한한 인접한 메모리 셀의 문턱 전압의 변화량을 줄일 필요가 있다. 그러 나 멀티 레벨 셀(MLC)에서 요구되는 4 레벨의 문턱 전압 분포와 리드 마진으로 인해, 인접한 메모리 셀의 문턱 전압의 변화량을 감소시키는 것에는 한계가 있다. 기술 노드(Technology node)가 감소할수록 간섭 현상에 의한 인접한 메모리 셀의 문턱 전압 분포의 변화량은 증가하게 되므로 이는 더욱 문제가 된다.
본 발명이 이루고자 하는 기술적 과제는 소거/프로그램 사이클링 횟수가 증가함에 따라 스텝 전압의 크기를 증가시킴으로써, 메모리 셀의 문턱 전압 분포의 변화를 고려하면서 프로그램 시간을 단축하는 불휘발성 메모리 장치의 동작 방법 및 불휘발성 메모리 장치를 제공하는 데 있다.
상기한 기술적 과제를 해결하기 위하여 본 발명의 실시예에 따른 불휘발성 메모리 장치의 동작 방법은,
프로그램 전압의 스텝 전압의 초기값을 설정하는 단계;
메모리 셀 블록의 소거 동작을 실시하고, 상기 스텝 전압을 갖는 프로그램 전압으로 메모리 셀의 프로그램 동작을 실시하는 단계;
현재 소거/프로그램 사이클링 횟수와 목표 소거/프로그램 사이클링 횟수를 비교하여 상기 스텝 전압의 크기를 변경하는 단계; 및
변경된 스텝 전압을 갖는 프로그램 전압으로 소거 동작 및 프로그램 동작을 반복하여 실시하는 단계를 포함한다.
이 실시예에 있어서, 현재 사이클링 횟수가 목표 사이클링 횟수보다 적은 경우, 상기 스텝 전압의 크기를 증가시켜 상기 소거 동작 및 상기 프로그램 동작을 반복하여 실시할 수 있다.
이 실시예에 있어서, 상기 스텝 전압의 크기는 일정하게 증가될 수 있다.
이 실시예에 있어서, 상기 스텝 전압의 크기는 소거/프로그램 사이클 당 비트 라인 간섭 영향의 감소량만큼 증가될 수 있다.
이 실시예에 있어서, 상기 소거/프로그램 사이클 당 비트 라인 간섭 영향의 감소량과 상기 목표 사이클링 횟수는 미리 계산되어 결정될 수 있다.
이 실시예에 있어서, 상기 목표 사이클링 횟수는 상기 비트 라인 간섭 영향이 더 이상 감소하지 않을 때의 소거/프로그램 사이클링 횟수일 수 있다.
이 실시예에 있어서, 상기 소거/프로그램 사이클 당 비트 라인 간섭 영향의 감소량은 상기 목표 사이클링 횟수에 도달할 때까지의 비트 라인 간섭 영향의 감소량을 상기 목표 사이클링 횟수로 나누어 계산할 수 있다.
이 실시예에 있어서, 현재 사이클링 횟수가 목표 사이클링 횟수 이상인 경우, 상기 스텝 전압을 고정시켜 상기 소거 동작 및 상기 프로그램 동작을 반복하여 실시하는 단계를 포함할 수 있다.
이 실시예에 있어서, 상기 스텝 전압의 초기값은 0.3V 이하일 수 있다.
본 발명의 실시예에 따른 불휘발성 메모리 장치는,
다수의 메모리 셀을 포함하는 메모리 셀 어레이;
상기 메모리 셀에 데이터를 프로그램하고, 상기 메모리 셀들로부터 저장된 데이터와 소거/프로그램 사이클링 횟수를 독출하는 페이지 버퍼;
상기 소거/프로그램 사이클링 횟수 정보에 응답하여 프로그램 전압의 스텝 전압의 크기를 변경하도록 제어하는 제어부; 및
변경된 스텝 전압을 갖는 프로그램 전압을 발생하는 고전압 발생부를 포함한 다.
이 실시예에 있어서, 상기 제어부는 상기 메모리 셀들의 소거/프로그램 사이클링 횟수를 카운트하는 카운터부를 포함하고, 상기 소거/프로그램 사이클링 횟수 정보는 상기 카운터부의 카운트값일 수 있다.
이 실시예에 있어서, 상기 제어부는 현재 사이클링 횟수가 목표 사이클링 횟수보다 적은 경우, 상기 스텝 전압의 크기를 증가시키도록 제어할 수 있다.
이 실시예에 있어서, 상기 스텝 전압의 크기는 일정하게 증가될 수 있다.
이 실시예에 있어서, 상기 스텝 전압의 크기는 소거/프로그램 사이클 당 비트 라인 간섭 영향의 감소량만큼 증가될 수 있다.
이 실시예에 있어서, 상기 소거/프로그램 사이클 당 비트 라인 간섭 영향의 감소량과 상기 목표 사이클링 횟수는 미리 계산되어 결정될 수 있다.
이 실시예에 있어서, 상기 목표 사이클링 횟수는 상기 비트 라인 간섭 영향이 더 이상 감소하지 않을 때의 소거/프로그램 사이클링 횟수일 수 있다.
이 실시예에 있어서, 상기 소거/프로그램 사이클 당 비트 라인 간섭 영향의 감소량은 상기 목표 사이클링 횟수에 도달할 때까지의 비트 라인 간섭 영향의 감소량을 상기 목표 사이클링 횟수로 나누어 계산할 수 있다.
이 실시예에 있어서, 상기 제어부는 현재 사이클링 횟수가 목표 사이클링 횟수 이상인 경우, 상기 스텝 전압의 크기를 고정시키도록 제어할 수 있다.
이 실시예에 있어서, 상기 제어부는 상기 스텝 전압의 초기값을 설정할 수 있다.
이 실시예에 있어서, 상기 스텝 전압의 초기값은 0.3V 이하일 수 있다.
ISPP(Incremental Step Pulse Programming) 방식을 이용하여 프로그램 동작을 수행할 때, 처음과 나중 프로그램 전압은 컨트롤러에 의해 미리 설정될 수 있다. 따라서, 스텝 전압(ΔISPP)의 크기를 작게 하면 하나의 프로그램 루프 동안 실시하는 프로그램 동작 횟수가 많아지므로, 메모리 셀의 문턱 전압 분포의 폭은 좁아지지만 프로그램 동작시간은 길어지게 된다. 스텝 전압(ΔISPP)의 크기를 충분히 크게 하는 것이 힘든 이유는 인접한 메모리 셀의 간섭 현상의 영향으로 메모리 셀의 문턱 전압 분포의 폭이 더 넓어질 수 있기 때문이다.
본 발명에 따른 불휘발성 메모리 장치의 동작 방법에 의하면, 소거/프로그램 사이클링(EW Cycling) 횟수가 증가함에 따라 플로팅 게이트(FG)와 기판(substrate) 사이에 트랩되는 전자(oxide trap)의 발생량이 증가하여, 인접하는 메모리 셀의 전계 효과(field effect)에 의한 비트 라인 방향의 간섭 현상의 영향이 점점 감소하게 되므로 메모리 셀의 문턱 전압 분포 폭의 변화를 고려하면서도 스텝 전압(ΔISPP)의 크기를 충분히 크게 할 수 있어 프로그램 스루풋(Program Throughput)을 개선할 수 있고, tPROG(데이터가 프로그램되는 시간)를 개선할 수 있다.
상술한 목적, 특징들 및 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 더욱 분명해질 것이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1a는 일반적인 불휘발성 메모리 장치에서 2비트 데이터의 프로그램 동작을 설명하는 도면이다.
이하에서는 ISPP(incremental step pulse programming) 방식으로 프로그램 동작이 수행되는 것으로 가정하여 설명한다. ISPP 방식에서는, 프로그램 전압이 점진적으로 높아지면서 메모리 셀에 대한 프로그램 동작이 반복적으로 실시되므로, 메모리 셀의 문턱 전압 분포를 정확하게 제어할 수 있다.
불휘발성 메모리 장치의 경우, 사용자의 요구에 따라 하나의 메모리 셀에 1비트 또는 2비트의 데이터가 저장될 수 있다. 1비트의 데이터가 저장되는 경우, 메모리 셀들은 저장되는 데이터에 따라 문턱 전압이 0V보다 낮은 메모리 셀과 0V 보다 높은 메모리 셀로 구분할 수 있다. 2비트의 데이터가 저장되는 경우, 저장되는 데이터에 따라 0V보다 낮은 제1 메모리 셀과 0V보다 높으면서 서로 다른 문턱 전압을 갖는 제2 내지 제4 메모리 셀로 구분할 수 있다.
도 1a를 참조하면, 프로그램 동작은 하위 비트를 프로그램하는 제1 프로세스와 상위 비트를 프로그램하는 제2 프로세스로 구성된다. 제1 프로세스에서는, 프로그램 동작 속도를 빠르게 하기 위해서 큰 증가 폭을 갖는 프로그램 전압을 사용한다. 이에 따라 메모리 셀의 상태는 소거 상태('11')에서 프로그램 상태('10')로 바뀐다. 큰 증가 폭을 갖는 프로그램 전압을 사용하므로 프로그램된 셀은 넓은 문턱 전압 분포를 갖는다.
상위 비트를 프로그램하는 제 2 프로세스는 하위 비트의 상태와 상위 비트로 저장되는 비트에 따라 달라진다. 먼저, 하위 비트가 '1'(즉 소거상태)인 셀들 중 상위 비트로 '1'이 저장되는 셀에 대해서는 프로그램 동작이 수행되지 않는다. 반면, 하위 비트가 '1'(즉 소거상태)인 셀들 중 상위 비트로 '0'이 저장되는 셀은 '01' 상태로 프로그램된다.
또한 하위 비트가 '0'(즉 프로그램된 상태)인 셀들 중 상위 비트로 '1'이 저장되는 셀은 '10'으로 프로그램되고, 하위 비트가 '0'(즉 프로그램된 상태)인 셀들 중 상위 비트로 '0'이 저장되는 셀은 '00'으로 프로그램된다.
도 1b는 2비트 데이터의 상위 비트 데이터와 하위 비트 데이터의 프로그램 순서를 나타내는 도면이다.
도 1b를 참조하면, 우선 이븐 비트 라인(BLe)과 제1 워드 라인(WL0)에 연결된 메모리 셀에 하위 비트 데이터(LSB)를 프로그램한다(0). 그 후, 오드 비트 라인(BLo)과 제1 워드 라인(WL0)에 연결된 메모리 셀에 하위 비트 데이터((LSB)를 프로그램 한다(1). 그 후, 이븐 비트 라인(BLe)과 제2 워드 라인(WL1)에 연결된 메모리 셀에 하위 비트 데이터(LSB)를 프로그램한다(2). 그 후, 오드 비트 라인(BLo)과 제2 워드 라인(WL1)에 연결된 메모리 셀에 하위 비트 데이터((LSB)를 프로그램 한다(3). 그 후, 이븐 비트 라인(BLe)과 제1 워드 라인(WL0)에 연결된 메모리 셀에 상위 비트 데이터(MSB)를 프로그램한다(4). 그 후, 오드 비트 라인(BLo)과 제1 워드 라인(WL0)에 연결된 메모리 셀에 상위 비트 데이터((MSB)를 프로그램 한다(5). 여기까지의 프로그램 동작으로 제1 워드 라인(WL0)에 연결된 메모리 셀의 프로그램 동작이 완료되고, 이와 동일한 방법으로 프로그램 동작을 반복하여 실시한다.
그러나 이와 같은 방식으로 프로그램 동작을 실시하여도 인접한 워드 라인이나 비트 라인에 연결된 메모리 셀에 프로그램 동작을 실시할 때 비트 라인 방향과 워드 라인 방향의 간섭 현상으로 인해 메모리 셀의 문턱 전압 분포에 변화가 생길 수 있다.
도 2는 기술 노드(Technology node)에 따른 비트 라인 방향과 워드 라인 방향의 간섭 현상에 의한 문턱 전압 분포의 변화를 보여주는 도면이고, 도 3은 비트 라인 방향의 간섭 현상의 요인을 나타내는 도면이다.
도 2를 참조하면, 노드가 작아짐에 따라 문턱 전압 분포의 변화량(Vth shift)이 커지는 것을 볼 수 있는데, 워드 라인 방향(ΔVy)의 간섭 현상의 영향보다 비트 라인 방향(ΔVx)의 간섭 현상의 영향이 더 큰 것을 알 수 있다.
도 3을 참조하면, 비트 라인 방향의 간섭 현상의 요인(factor)으로 인접한 메모리 셀의 플로팅 게이트(FG)간의 커패시턴스 커플링 효과(capacitance coupling effect)와 전계 효과(field effect)를 들 수 있는데, 워드 라인 방향의 간섭 현상의 영향에 대비하여 비트 라인 방향의 간섭 현상의 영향이 증가하는 이유는, 노드가 작아짐에 따라 비트 라인 방향의 간섭 현상의 영향에 있어서 커패시턴스 커플링 효과(capacitance coupling effect)보다 전계 효과(field effect)가 차지하는 부분이 커지기 때문인 것으로 판단된다.
이처럼 노드가 작아짐에 따라 비트 라인 방향의 간섭 현상의 영향이 증가하여 인접한 메모리 셀의 문턱 전압 분포의 폭을 더 넓게 만들기 때문에 이를 개선시 킬 필요가 있다. 그 방법 중의 하나로, 전계 효과(field effect)를 줄이기 위해서 공정(process)상에서 유효 필드 산화막 두께(Effective Field Oxide Height, EFH)를 낮추어 컨트롤 게이트가 전계 효과(field effect)를 차단하도록 하는 방법이 있다. 그러나 유효 필드 산화막 두께(EFH)를 감소시키는 것에는 한계가 있다. 따라서, 전기적으로 전계 효과(field effect)를 줄이는 방법이 필요하다.
도 4는 소거/프로그램 사이클링 횟수에 따른 비트 라인 간섭 현상의 영향 변화를 보여주는 그래프이고, 도 5는 소거/프로그램 사이클링과 비트 라인 간섭 현상의 상관 관계 메커니즘을 보여주는 도면이다.
도 4를 참조하면, 소거/프로그램 사이클링(EW Cycling) 횟수가 증가함에 따라 비트 라인 간섭 현상의 영향이 급격히 감소하는 것을 볼 수 있다. 그리고, 소거/프로그램 사이클링(EW Cycling) 후에 열 공정(Bake)을 진행하는 경우 비트 라인 간섭 현상의 영향이 다시 초기값 수준으로 증가하는 것을 볼 수 있다.
도 5를 참조하면, 이에 대해 다음과 같은 메커니즘(mechanism)을 생각해 볼 수 있다.
하나의 메모리 셀에 프로그램 동작을 실시하면, 컨트롤 게이트에 프로그램 전압으로 고전압을 인가하게 되어 전기장(electric field)이 발생하게 된다. 이 전기장(electric field)에 의해 인접한 메모리 셀의 채널 영역에 있는 전자들이 플로팅 게이트(FG)로 유입되어 인접한 메모리 셀의 문턱 전압이 높아지는 간섭 현상(Interference)이 일어나게 된다. 소거/프로그램 동작이 반복됨에 따라 전자들이 플로팅 게이트(FG)로 유입되었다가 빠져나오는 동작이 반복되는데, 이 과정에서 전 자들은 플로팅 게이트(FG)와 기판(substrate) 사이에 있는 터널 산화막(Tunneling Oxide) 등에 트랩될 수 있다. 이 트랩된 전자들이 비트 라인 방향으로 인접한 메모리 셀의 프로그램 동작시 발생하는 전계 효과(field effect)를 차단하기 때문에 비트 라인 방향의 간섭 현상의 영향이 감소하는 것으로 생각된다. 또한, 소거/프로그램 동작 후 열 공정(bake)을 진행하는 경우 가해지는 열에 의해 트랩된 전자들이 빠져나오기 때문에 트랩된 전자들에 의한 전계 효과의 차단이 감소하여 비트 라인 방향의 간섭 현상의 영향이 증가하는 것으로 생각된다.
도 6은 본 발명의 실시예에 따른 불휘발성 메모리 장치를 나타내는 블록도이다.
도 6을 참조하면, 본 발명에 따른 불휘발성 메모리 장치는 메모리 셀 어레이(610), 페이지 버퍼부(620), Y 디코더(630), X 디코더(640), 고전압 발생부(650) 및 제어부(660)를 포함한다.
메모리 셀 어레이(610)는 복수 개의 메모리 셀 블록들을 포함하고, 각각의 메모리 셀 블록은 데이터 저장을 위한 메모리 셀들이 직렬로 연결된 셀 스트링들이 복수 개 포함되며, 각각의 셀 스트링들은 비트 라인에 연결된다. 또한 비트 라인과 직교하는 방향으로 메모리 셀들의 게이트가 워드 라인으로 연결된다.
제어부(660)는 외부로부터 입력되는 명령 신호(CMD)에 따라 프로그램 명령 신호, 리드 명령 신호 또는 소거 명령 신호를 출력한다. 또한, 어드레스 신호(ADD)에 따라 내부 어드레스 신호를 생성한다. 또한, 리드 동작이나 프로그램 동작시 페이지 버퍼부(620)의 동작을 제어하기 위한 제어 신호들을 출력한다. 또한, 페이지 버퍼부(620)로부터 소거/프로그램 사이클링 횟수에 관한 정보를 입력받아 프로그램 전압들의 스텝 전압의 크기를 변경시킨다. 제어부는 특히, 소거/프로그램 사이클링 횟수를 카운트하는 카운터부(661)를 포함할 수 있다.
고전압 발생부(650)는 제어부(660)로부터 생성된 프로그램 명령 신호, 리드 명령 신호 또는 소거 명령 신호에 따라 프로그램 동작, 리드 동작 또는 소거 동작에 필요한 동작 전압들을 출력한다. 특히, 제어부(660)로부터 프로그램 전압의 스텝 전압을 변경하라는 신호를 받아 스텝 전압이 변경된 프로그램 전압을 출력한다.
X 디코더(640)는 제어부(660)로부터 생성된 내부 어드레스에 따라 메모리 셀 어레이(610)에 포함된 다수의 메모리 셀 블록들 중 선택된 메모리 셀 블록으로 고전압 발생부(650)에서 생성된 동작 전압들을 전달한다.
페이지 버퍼부(620)는 비트 라인들에 연결되는 페이지 버퍼들을 포함한다. 하나의 비트 라인마다 페이지 버퍼가 연결될 수 있으며, 이븐 비트 라인과 오드 비트 라인을 포함하는 한 쌍의 비트 라인마다 페이지 버퍼가 연결될 수 있다. 페이지 버퍼부(620)는 제어부(660)로부터 생성된 제어 신호에 따라 리드 동작 시 메모리 셀로부터 독출된 데이터를 외부로 출력하거나, 프로그램 동작 시 외부로부터 입력된 데이터를 메모리 셀 어레이(610)로 전달하는 역할을 한다. 또한 메모리 셀들로부터 소거/프로그램 사이클링 횟수를 독출하여 제어부(660) 내의 카운터부(661)로 전달한다.
Y 디코더(630)는 메인 메모리 셀들로부터 독출되어 페이지 버퍼부(620)에 저장된 데이터를 순차적으로 외부로 출력하거나, 외부로부터 입력되는 데이터를 페이 지 버퍼부(620)로 전달하는 기능을 수행한다. Y 디코더(630)는 컬럼 어드레스에 따라 동작할 수 있으며, 컬럼 어드레스는 제어부(660)에서 생성될 수 있다.
이하, 상기의 구성을 포함하는 본 발명의 불휘발성 메모리 장치의 동작 방법을 설명하기로 한다.
도 7a는 본 발명의 실시예에 따른 불휘발성 메모리 장치의 동작 방법을 보여주는 흐름도이고, 도 7b는 소거/프로그램 사이클링 횟수에 따라 변경되는 스텝 전압을 나타내는 표이다.
도 7a를 참조하면, 우선, 프로그램 전압들의 제1 스텝 전압(ΔISPP1)의 초기값을 설정한다(S710). 이 초기값은 제어부에서 설정될 수 있다. 초기값에는 프로그램 전압과 스텝 전압의 크기가 포함될 수 있는데, 본 발명에서는 프로그램 전압 자체보다는 스텝 전압에 중점을 두고 있다. 프로그램 동작시 인가되는 프로그램 전압 자체는 일반적인 프로그램 전압과 비슷할 수 있다.
그리고 메모리 셀 블록에 대한 소거 동작을 실시(S720)한 후, 설정된 제1 스텝 전압(ΔISPP1)을 갖는 프로그램 전압으로 메모리 셀의 프로그램 동작을 실시한다(S730). 소거/프로그램 사이클링(EW Cycling) 초기에는 플로팅 게이트(FG)와 기판(substrate) 사이에 트랩되는 전자들의 수가 적기 때문에 전계 효과(field effect)가 거의 차단되지 않으므로 비트 라인 방향의 간섭 현상의 영향이 가장 크다. 따라서 소거/프로그램 사이클링(EW Cycling) 초기에는 프로그램 시간이 좀 오래 걸리더라도 스텝 전압의 크기가 가능한한 작은 프로그램 전압들을 사용하여 프로그램 동작을 실시하는 것이 바람직하다.
일반적으로 ISPP 방식으로 프로그램 동작을 실시할 경우, 한번의 프로그램 동작 후 검증 동작을 실시하고 스텝 전압만큼 프로그램 전압을 증가시켜 다시 프로그램 동작을 실시한다. 본 실시예는 스텝 전압이 일정한 한 사이클의 프로그램 동작에 초점을 맞추는 것이 아니라, 스텝 전압의 크기를 변경, 더 구체적으로는 스텝 전압의 크기를 증가시켜 프로그램 동작 루프를 수행함으로써 프로그램 동작 시간을 감소시키는데 목적이 있으므로 프로그램 동작 후의 검증 동작에 대해서는 자세한 설명을 생략하기로 한다.
다음으로, 현재 소거/프로그램 사이클링 횟수(이하 현재 사이클링 횟수라 함)와 목표 소거/프로그램 사이클링 횟수(이하 목표 사이클링 횟수라 함)를 비교한다(S740). 현재 사이클링 횟수가 목표 사이클링 횟수보다 적은 경우에는 제1 스텝 전압의 크기를 증가시킨다(S750). 더 자세하게는, 제어부에서 제1 스텝 전압의 크기를 증가시키도록 제어하면, 이에 따라 고전압 발생부에서 제1 스텝 전압의 크기가 증가된 프로그램 전압을 출력한다. 이때, 스텝 전압의 크기는 일정하게 증가시킬 수 있는데, 그 증가량(α)은 다음과 같이 계산할 수 있다.
소거/프로그램 사이클링(EW cycling)이 진행되면서 사이클링 횟수에 따라 비트 라인 방향의 간섭 현상의 영향이 감소되므로, 간섭 영향의 감소량만큼 스텝 전압(ΔISPP)을 증가시킬 수 있다. 또한, 소거/프로그램 사이클링(EW cycling)횟수가 특정 횟수 이상이 되면 비트 라인 방향의 간섭 영향은 더이상 감소되지 않는다. 이를 이용하여 스텝 전압의 증가량(α)을 구할 수 있다. 이 계산에 필요한 소거/프로그램 사이클링(EW cycling) 횟수와 비트 라인 방향의 간섭 영향의 감소량은 미리 결정될 수 있다. 이 값들은 외부로부터 제공될 수도 있고, 소거/프로그램 동작이 실시되기 전에 불휘발성 메모리 장치의 테스트 과정 중에 계산될 수도 있다.
예를 들어, 측정 결과 소거/프로그램 사이클링(EW cycling) 20번에 의해 비트 라인 방향의 간섭 현상의 영향이 0.2V가 감소하고, 20번의 사이클링 후 비트 라인 방향의 간섭 영향이 더 이상 감소하지 않고 일정해진다면, 목표 사이클링 횟수는 20번이고 스텝 전압의 증가량(α)는 0.01V/#가 된다. 이에 따라, 제1 스텝 전압(ΔISPP1)을 매 사이클링 횟수마다 증가시켜 소거 동작 및 프로그램 동작을 반복 실시한다.
현재 사이클링 횟수가 목표 사이클링 횟수와 같아지면, 이제 더 이상 비트 라인 방향의 간섭 현상의 영향이 감소하지 않는다는 것이므로 제어부에서는 그때의 제1 스텝 전압(ΔISPP1)을 제2 스텝 전압(ΔISPP2)으로 고정시키도록 제어한다(S760). 또한, 고전압 발생부에서는 이 제어신호에 따라 고정된 제2 스텝 전압(ΔISPP2)을 갖는 프로그램 전압을 생성한다. 그리고, 메모리 셀 블록의 소거 동작을 실시하고(S770), 제2 스텝 전압(ΔISPP2)을 갖는 프로그램 전압으로 메모리 셀의 프로그램 동작을 실시한다(S780). 이제는 더이상 스텝 전압을 증가시키지 않고, 소거/프로그램 동작 사이클이 종료될 때까지 제2 스텝 전압(ΔISPP2)을 갖는 프로그램 전압으로 소거 동작 및 프로그램 동작을 반복하여 실시한다.
이와 같은 본 발명의 실시예에 따른 불휘발성 메모리 장치의 동작 방법에 의하면, 예를 들어, 프로그램 초기에 제1 스텝 전압(ΔISPP1)으로 0.3V를 사용한다면, 소거/프로그램 사이클링(EW Cycling)이 진행되면서 비트 라인 방향의 간섭 현 상의 영향이 감소되므로 그 감소되는 양만큼, 즉, 제1 스텝 전압의 초기값(ΔISPP1)과 비교하여α×사이클링 횟수만큼 스텝 전압의 크기를 증가시킬 수 있어, 최종적으로는 제2 스텝 전압(ΔISPP2 = ΔISPP1 + α×목표 사이클링 횟수)을 0.5V(0.5= 0.3 + 0.01×20)로 하여 프로그램 동작을 실시할 수 있다. 따라서 메모리 셀의 문턱 전압 분포의 폭을 고려하면서도 프로그램 시간을 단축시킬 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a는 일반적인 불휘발성 메모리 장치에서 2비트 데이터의 프로그램 동작을 설명하는 도면이다.
도 1b는 2비트 데이터의 상위 비트 데이터와 하위 비트 데이터의 프로그램 순서를 나타내는 도면이다.
도 2는 기술 노드(Technology node)에 따른 비트 라인 방향과 워드 라인 방향의 간섭 현상에 의한 문턱 전압 분포의 변화를 보여주는 도면이다.
도 3은 비트 라인 방향의 간섭 현상의 요인을 나타내는 도면이다.
도 4는 소거/프로그램 사이클링 횟수에 따른 비트 라인 간섭 현상의 영향 변화를 보여주는 그래프이다.
도 5는 소거/프로그램 사이클링과 비트 라인 간섭 현상의 상관 관계 매커니즘을 보여주는 도면이다.
도 6은 본 발명의 실시예에 따른 불휘발성 메모리 장치를 나타내는 블록도이다.
도 7a는 본 발명의 실시예에 따른 불휘발성 메모리 장치의 동작 방법을 보여주는 흐름도이다.
도 7b는 소거/프로그램 사이클링 횟수에 따라 변경되는 스텝 전압을 나타내는 표이다.

Claims (20)

  1. 프로그램 전압의 스텝 전압의 초기값을 설정하는 단계;
    메모리 셀 블록의 소거 동작을 실시하고, 상기 스텝 전압을 갖는 프로그램 전압으로 메모리 셀의 프로그램 동작을 실시하는 단계;
    현재 소거/프로그램 사이클링 횟수와 목표 소거/프로그램 사이클링 횟수를 비교하여 상기 스텝 전압의 크기를 변경하는 단계; 및
    변경된 스텝 전압을 갖는 프로그램 전압으로 소거 동작 및 프로그램 동작을 반복하여 실시하는 단계를 포함하는 불휘발성 메모리 장치의 동작 방법.
  2. 제1항에 있어서,
    현재 사이클링 횟수가 목표 사이클링 횟수보다 적은 경우, 상기 스텝 전압의 크기를 증가시켜 상기 소거 동작 및 상기 프로그램 동작을 반복하여 실시하는 불휘발성 메모리 장치의 동작 방법.
  3. 제2항에 있어서,
    상기 스텝 전압의 크기는 일정하게 증가되는 불휘발성 메모리 장치의 동작 방법.
  4. 제3항에 있어서,
    상기 스텝 전압의 크기는 소거/프로그램 사이클 당 비트 라인 간섭 영향의 감소량만큼 증가되는 불휘발성 메모리 장치의 동작 방법.
  5. 제4항에 있어서,
    상기 소거/프로그램 사이클 당 비트 라인 간섭 영향의 감소량과 상기 목표 사이클링 횟수는 미리 계산되어 결정되는 불휘발성 메모리 장치의 동작 방법.
  6. 제5항에 있어서,
    상기 목표 사이클링 횟수는 상기 비트 라인 간섭 영향이 더 이상 감소하지 않을 때의 소거/프로그램 사이클링 횟수인 불휘발성 메모리 장치의 동작 방법.
  7. 제5항에 있어서,
    상기 소거/프로그램 사이클 당 비트 라인 간섭 영향의 감소량은 상기 목표 사이클링 횟수에 도달할 때까지의 비트 라인 간섭 영향의 감소량을 상기 목표 사이클링 횟수로 나누어 계산하는 불휘발성 메모리 장치의 동작 방법.
  8. 제1항에 있어서,
    현재 사이클링 횟수가 목표 사이클링 횟수 이상인 경우, 상기 스텝 전압을 고정시켜 상기 소거 동작 및 상기 프로그램 동작을 반복하여 실시하는 단계를 포함하는 불휘발성 메모리 장치의 동작 방법.
  9. 제1항에 있어서,
    상기 스텝 전압의 초기값은 0.3V 이하인 불휘발성 메모리 장치의 동작 방법.
  10. 다수의 메모리 셀을 포함하는 메모리 셀 어레이;
    상기 메모리 셀에 데이터를 프로그램하고, 상기 메모리 셀들로부터 저장된 데이터와 소거/프로그램 사이클링 횟수를 독출하는 페이지 버퍼;
    상기 소거/프로그램 사이클링 횟수 정보에 응답하여 프로그램 전압의 스텝 전압의 크기를 변경하도록 제어하는 제어부; 및
    변경된 스텝 전압을 갖는 프로그램 전압을 발생하는 고전압 발생부를 포함하는 불휘발성 메모리 장치.
  11. 제10항에 있어서,
    상기 제어부는 상기 메모리 셀들의 소거/프로그램 사이클링 횟수를 카운트하는 카운터부를 포함하고, 상기 소거/프로그램 사이클링 횟수 정보는 상기 카운터부의 카운트값인 불휘발성 메모리 장치.
  12. 제10항에 있어서,
    상기 제어부는 현재 사이클링 횟수가 목표 사이클링 횟수보다 적은 경우, 상기 스텝 전압의 크기를 증가시키도록 제어하는 불휘발성 메모리 장치.
  13. 제12항에 있어서,
    상기 스텝 전압의 크기는 일정하게 증가되는 불휘발성 메모리 장치.
  14. 제13항에 있어서,
    상기 스텝 전압의 크기는 소거/프로그램 사이클 당 비트 라인 간섭 영향의 감소량만큼 증가되는 불휘발성 메모리 장치.
  15. 제14항에 있어서,
    상기 소거/프로그램 사이클 당 비트 라인 간섭 영향의 감소량과 상기 목표 사이클링 횟수는 미리 계산되어 결정되는 불휘발성 메모리 장치.
  16. 제15항에 있어서,
    상기 목표 사이클링 횟수는 상기 비트 라인 간섭 영향이 더 이상 감소하지 않을 때의 소거/프로그램 사이클링 횟수인 불휘발성 메모리 장치.
  17. 제15항에 있어서,
    상기 소거/프로그램 사이클 당 비트 라인 간섭 영향의 감소량은 상기 목표 사이클링 횟수에 도달할 때까지의 비트 라인 간섭 영향의 감소량을 상기 목표 사이클링 횟수로 나누어 계산하는 불휘발성 메모리 장치.
  18. 제10항에 있어서,
    상기 제어부는 현재 사이클링 횟수가 목표 사이클링 횟수 이상인 경우, 상기 스텝 전압의 크기를 고정시키도록 제어하는 불휘발성 메모리 장치.
  19. 제10항에 있어서,
    상기 제어부는 상기 스텝 전압의 초기값을 설정하는 불휘발성 메모리 장치.
  20. 제19항에 있어서,
    상기 스텝 전압의 초기값은 0.3V 이하인 불휘발성 메모리 장치.
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